CN101410481A - 在半导体加工中蚀刻金属硬掩模材料的组合物 - Google Patents

在半导体加工中蚀刻金属硬掩模材料的组合物 Download PDF

Info

Publication number
CN101410481A
CN101410481A CNA2007800105213A CN200780010521A CN101410481A CN 101410481 A CN101410481 A CN 101410481A CN A2007800105213 A CNA2007800105213 A CN A2007800105213A CN 200780010521 A CN200780010521 A CN 200780010521A CN 101410481 A CN101410481 A CN 101410481A
Authority
CN
China
Prior art keywords
silane
etching solution
methyl
concentration range
hard mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007800105213A
Other languages
English (en)
Other versions
CN101410481B (zh
Inventor
N·米斯特卡维
L·多明格斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN101410481A publication Critical patent/CN101410481A/zh
Application granted granted Critical
Publication of CN101410481B publication Critical patent/CN101410481B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3063—Electrolytic etching
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/08—Etching, surface-brightening or pickling compositions containing an inorganic acid containing a fluorine compound
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00—Etching, surface-brightening or pickling compositions
    • C09K13/04—Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/06—Etching, surface-brightening or pickling compositions containing an inorganic acid with organic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/10—Etching compositions
    • C23F1/14—Aqueous compositions
    • C23F1/16—Acidic compositions
    • C23F1/26—Acidic compositions for etching refractory metals
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • C23F1/44—Compositions for etching metallic material from a metallic material substrate of different composition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • ing And Chemical Polishing (AREA)
  • Weting (AREA)

Abstract

用于金属硬掩模的蚀刻溶液。所述蚀刻溶液包含稀HF(氢氟酸)和含硅前体的混合物。所述蚀刻溶液还包含表面活性剂、羧酸和铜腐蚀抑制剂。所述蚀刻溶液选择性蚀刻所述金属硬掩模材料(例如，钛)，同时抑制钨、铜、氧化物电介质材料和掺碳氧化物。

Description

在半导体加工中蚀刻金属硬掩模材料的组合物
背景技术
技术领域：
[001]本发明的实施方案涉及蚀刻集成电路结构。更特别地，本发明的实施方案涉及选择性蚀刻用于制备集成电路的金属硬掩模层。
技术水平：
[002]微电子器件的制备涉及在微电子衬底例如硅晶片上形成电子元件。这些电子元件可包括晶体管、电阻器、电容器等，具有处于不同水平的中间的和覆盖性的金属化图案，所述金属化图案被绝缘材料分隔，其使所述电子元件相互连接以形成集成电路。金属化图案一般称作“互连”(interconnects)。
[003]已知的用于形成互连的工艺是“镶嵌工艺”(damasceneprocess)。在典型的镶嵌工艺中，在电介质材料上使光致抗蚀材料形成图案并通过所述光致抗蚀材料图案蚀刻该电介质材料以形成洞或沟(此后总称为“开口”)。然后去除光致抗蚀材料(典型地通过氧等离子体或选择性湿法蚀刻)，然后用导电材料(例如，金属或金属合金)填充所述开口。如本领域技术人员所理解的，开口的填充可通过如下工艺完成：物理气相沉积、化学气相沉积或电镀。当开口是洞时，产生的填充结构在本文中称作“通孔(via)”。当开口是沟时，产生的填充结构本文中称作“迹线(trace)”。此处“互联”定义为包括所有互联元件，所述互联元件包括迹线和通孔。
[004]随着器件接近更小的尺寸，通孔和迹线的临界尺寸变得越发难以实现。金属例如钽(Ta)和钛(Ti)和金属化合物例如氮化钽(TaN)和氮化钛(TiN)已被用于帮助集成电路(IC)生产商获得用于形成小的通孔和迹线的临界尺寸。金属和金属化合物也在许多工艺中被用作抗反射涂层和/或阻挡层以形成所述迹线和通孔。因此，当IC生产技术进入0.10μm并超越技术节点时，期待金属和金属化合物用作硬掩模层。
[005]有数种已知的方法用于蚀刻金属硬掩模。一种方法利用高密度等离子体反应器与含氯等离子体的联合。这种方法需要对具有金属硬掩模层和电介质层的IC结构利用两种反应器。对于金属硬掩模层，利用高密度等离子体反应器，对于电介质层，利用中等密度等离子体反应器。这种方法因而是昂贵并复杂的。
[006]目前，没有有效并安全的组合物可用于选择性湿法蚀刻金属硬掩模层。如果采用湿蚀刻组合物，那么它被怀疑是致癌性的、毒性的并且是难于处理的。更重要的是，目前的湿法蚀刻工艺典型的需要长时间(例如，大约70分钟或更长)以去除金属硬掩模层，并且虽然如此，它也不能如期望的那样对所述金属具有选择性。
[007]因此，研制能够安全高效地蚀刻金属硬掩模层的组合物会是有利的。
附图简述
[008]虽然本说明书以特别指出并明确要求保护被认为是本发明的内容的权利要求来结束，但是本发明的优点可结合下列附图的阅读从下面对本发明的描述中容易地确定，其中：
[009]图1图示了根据本发明实施方案配制蚀刻组合物的示例性方法；
[0010]图2图示了根据本发明实施方案配制蚀刻组合物的示例性方法；
[0011]图3-4图示了具有待去除的金属(Ti)硬掩模层的晶片的横截面SEM(扫描电子显微镜)；
[0012]图5-6图示了图3-4所示晶片在利用本发明的组合物进行湿法蚀刻清除之后的横截面SEM，其中完全去除了蚀刻残余物和Ti硬掩模，钨原封未动，并且对电介质材料没有负面影响；
[0013]图7A-7H图示了根据本发明的实施方案可用于制造蚀刻组合物的各种硅前体的化学结构；
[0014]图8图示了具有多种互连水平的半导体器件的横截面侧视图，其可包括金属硬掩模并可受益于本发明；
[0015]图9A-9E图示了利用金属硬掩模(一个或多个)制造半导体结构的示例性工艺；和
[0016]图10A-10J图示了另一种利用金属硬掩模(一个或多个)制造半导体结构的示例性工艺。
示例性实施方案的详细描述
[0017]在下面的详细描述中，参考了通过图示显示了于其中可以实施本发明的特定实施方案的附图。这些实施方案充分详细地描述以使得本领域技术人员可以实施本发明。应理解本发明的各种实施方案，虽然是不同的，但没有必要相互排斥。例如，与一种实施方案相关的此处描述的特定特征、结构或特点可以在不背离本发明精神和范围的情况下在其他实施方案中实施。另外，应理解在每一公开的实施方案中的各个要素的定位或排列可在不偏离本发明的精神和范围的情况下进行改变。因此，下面的详细描述不是限制性意义的，并且本发明的范围仅仅通过所附的权利要求(被正确解释的)以及赋予所述权利要求的全部等同范围一起限定。在附图中，相同的附图标记贯穿所述数个视图表示相同或类似的功能。
[0018]本发明的实施方案涉及蚀刻包括金属硬掩模层的集成电路(IC)结构的组合物和方法。
[0019]所述金属硬掩模层包括金属或金属化合物，例如Ti、Ta、TiN或TaN等。
[0020]本发明的组合物选择性地蚀刻硬掩模层例如Ti层，同时抑制导电互连材料例如钨(W)、铜(Cu)和电介质材料例如硅酸盐玻璃、氧化物、氧化硅(SiOx或SiO2)和掺碳氧化物(CDO)。该组合物因而以比蚀刻W、Cu和电介质材料的速率快得多的速率(例如，10-100倍)选择性蚀刻金属硬掩模。
[0021]相对于多晶硅或其他用于Replacement Metal GateApplications中的金属硬掩模而言，本发明的组合物也可以选择性蚀刻牺牲性光吸收材料(SLAM)。
[0022]在一个实施方案中，提供了选择性蚀刻硬掩模层(例如，Ti)同时抑制W和电介质材料的蚀刻的蚀刻溶液。蚀刻溶液包含稀HF(氢氟酸)和MTES(甲基三乙氧基硅烷)或类似的含硅前体的混合物。在一个实施方案中，蚀刻溶液包含稀HF溶液和MTES或其它硅前体，所述HF溶液浓度范围为0.1wt％到49wt％，替代的，0.1wt％到10wt％，所述MTES或其他硅前体的浓度范围为0.0001wt％到60wt％，替代的，0.5wt％到10wt％。硅前体在稀HF溶液中的存在显著抑制了电介质材料的蚀刻速率，所述电介质材料例如SiOx或SiO2。另外，稀HF导致该溶液具有低pH(例如，1-3)，其显著抑制W的溶解而不会对金属硬掩模的蚀刻速率产生不利影响。本实施方案的蚀刻溶液可用作处于包括电介质膜和W接触(contacts)的图案化设计中的金属硬掩模的湿蚀刻溶液。
[0023]在一个实施方案中，提供了选择性蚀刻硬掩模层(例如，Ti)同时抑制W、Cu和电介质材料的蚀刻的蚀刻溶液。蚀刻溶液包含稀HF和MTES或类似的含硅前体、表面活性剂/乳化剂、羧酸和铜腐蚀抑制剂的混合物。在一个实施方案中，蚀刻溶液包含重量浓度范围为0.001％到49％的稀HF溶液、重量浓度范围为0.0001％到60％的MTES、重量浓度范围为0.0001％到20％的铜腐蚀抑制剂、重量浓度范围为0.0001％到50％的表面活性剂/乳化剂、重量浓度范围为0.0001％到50％的羧酸。表面活性剂/乳化剂的添加有助于稀HF与MTES的混合以形成均匀的溶液。羧酸的添加减缓并防止不期望的副反应，其可能导致聚合物的形成。MTES和铜腐蚀抑制剂在稀HF溶液中的存在显著抑制电介质材料例如SiOx或SiO2或CDO的蚀刻速率，并且抑制Cu溶解同时不对金属硬掩模的蚀刻速率产生不利影响。如前，稀HF使得所述溶液具有低pH(例如，1-3)，其显著抑制W溶解。本实施方案的蚀刻溶液可以用作金属硬掩模的湿法蚀刻溶液，所述金属硬掩模处于包括电介质膜和W和/或Cu接触/金属线的图案化设计(patterning scheme)中。
[0024]可用于本发明的蚀刻溶液的硅前体包括氨基官能性硅烷、环氧官能性硅烷、乙烯基官能性硅烷、烷氧基硅烷、酮肟硅烷、乙酰氧基硅烷、二乙基硅烷和二苯基硅烷。
[0025]氨基官能性硅烷可以是氨基丙基三乙氧基硅烷、氨基丙基三甲氧基硅烷、氨基丙基甲基二乙氧基硅烷、氨基丙基甲基二甲氧基硅烷、氨基乙基氨基丙基三甲氧基硅烷、氨基乙基氨基丙基三乙氧基硅烷、氨基乙基氨基丙基甲基二甲氧基硅烷、二亚乙基三氨基丙基三甲氧基硅烷、二亚乙基三氨基丙基三乙氧基硅烷、二亚乙基三氨基丙基甲基二甲氧基硅烷、二亚乙基三氨基丙基甲基二甲氧基硅烷、二亚乙基三氨基丙基甲基二乙氧基硅烷、环己基氨基丙基三甲氧基硅烷、己二氨基甲基三乙氧基硅烷、苯基氨基甲基三甲氧基硅烷、苯基氨基甲基三乙氧基硅烷、二乙基氨基甲基三乙氧基硅烷、(二乙基氨基甲基)甲基二乙氧基硅烷和甲基氨基丙基三甲氧基硅烷。
[0026]环氧官能性硅烷可以是环氧丙氧基丙基三甲氧基硅烷、环氧丙氧基丙基三乙氧基硅烷、环氧丙氧基丙基甲基二乙氧基硅烷和环氧丙氧基丙基甲基二甲氧基硅烷。
[0027]乙烯基官能性硅烷可以是乙烯基三甲氧基硅烷、乙烯基三乙氧基硅烷和乙烯基三(2-甲氧基乙氧基)硅烷。
[0028]烷氧基硅烷可以是甲基三甲氧基硅烷、甲基三乙氧基硅烷、四甲氧基硅烷(TMOS)、四乙氧基硅烷(TEOS)和四丙氧基硅烷。
[0029]酮肟硅烷可以是甲基三(甲基乙基酮肟)硅烷(MOS)、甲基三(丙酮肟)硅烷、甲基三(甲基异丁基酮肟)硅烷、二甲基二(甲基酮肟)硅烷、三甲基(甲基乙基酮肟)硅烷、乙烯基三(甲基乙基酮肟)硅烷(VOS)、甲基乙烯基二(甲基乙基酮肟)硅烷、甲基乙烯基二(环己酮肟)硅烷、乙烯基三(甲基异丁基酮肟)硅烷和苯基三(甲基乙基酮肟)硅烷(POS)。
[0030]乙酰氧基硅烷可以是甲基三乙酰氧基硅烷和四乙酰氧基硅烷。
[0031]可用于本发明的蚀刻溶液的表面活性剂或乳化剂包括醇、胺、酰胺、酯、酮、醛、羧酸和醚。
[0032]可用于本发明的蚀刻溶液的铜腐蚀抑制剂包括2-巯基苯并噻唑、2-巯基苯并咪唑、5-氯苯并三唑、5-甲基苯并三唑、苯并三唑、羧基苯并三唑、甲苯基三唑、1-苯基-1H-四唑-5-硫醇和十六烷基三甲基溴化铵。
[0033]图1图示了根据本发明的实施方案配制蚀刻溶液的示例性方法100。本实施方案中蚀刻溶液选择性地蚀刻金属硬掩模层(例如，Ti掩模)同时抑制导电材料(例如，W插塞(W plug))和电介质层(例如，SiO2和CDO)的蚀刻。在102，制备了稀HF溶液。例如，通过稀释49％浓度的HF到期望的浓度获得稀HF。在104，将纯硅前体加入到所述溶液中。在一个实施方案中，甲基三乙氧基硅烷(MTES)是硅前体并且在温度范围20℃到99℃下加入到稀HF溶液中。在106，形成了蚀刻溶液。在一个实施方案中，蚀刻溶液包含浓度0.1wt％到10wt％的稀HF溶液和浓度0.5wt％到10wt％的MTES(或其他硅前体)。在108，调节所述蚀刻溶液。在一个实施方案中，加热蚀刻溶液到大约60-99℃范围的温度。蚀刻溶液然后在利用前保持在此温度至少一个小时。然后，允许蚀刻溶液降温到期望的操作温度。在110，应用该蚀刻溶液到湿蚀刻工艺中以除去金属硬掩模例如Ti硬掩模或其残余物。
[0034]蚀刻溶液在108的加热被期望来驱动形成所述蚀刻溶液并且促进所述蚀刻溶液的调节的反应(式1)。硅前体例如MTES在更高的温度下分解动力学，因而增进硅酸的形成并给予所述蚀刻溶液在蚀刻金属方面的选择特征。
CH3Si(OCH2CH3)3+H2O+HF→SiF4+H2SiO3+CH3CH2OH+H2O  (1)
[0035]图2图示了根据本发明的实施方案配制蚀刻溶液的示例性方法200。本实施方案中的蚀刻溶液选择性蚀刻金属硬掩模层(例如，Ti掩模)同时抑制电介质层(例如，SiO2和CDO)的蚀刻和导电材料(例如，W插塞和Cu接触/金属线)的蚀刻，并且特别抑制导电材料的腐蚀。根据方法200制备的蚀刻溶液与方法100类似，增加了更特别地选择性抑制Cu的蚀刻或腐蚀。在202，制备了稀HF溶液。例如，通过将49％浓度的HF稀释到期望的浓度获得稀HF。在一个实施方案中，在0.1℃到99℃范围的温度制备稀HF溶液。
[0036]在204，将羧酸(CA)添加到稀HF溶液中。在206，将纯硅前体(例如，MTES)添加到其中添加了羧酸的稀HF溶液中。在一个实施方案中，硅前体的添加在20℃到99℃范围的温度实施。在208，将表面活性剂或乳化剂添加到该溶液中。可在添加硅前体之前或之后添加表面活性剂或乳化剂(SA)。在210，将铜腐蚀抑制剂(CI)添加到该溶液中。
[0037]在212，形成蚀刻溶液。在一个实施方案中，蚀刻溶液包含浓度0.001wt％到49wt％的稀HF溶液、浓度0.0001wt％到60wt％的MTES、浓度0.0001wt％到20wt％的铜腐蚀抑制剂、浓度0.0001wt％到50wt％的表面活性剂或乳化剂、浓度0.0001wt％到50wt％的羧酸。
[0038]在214，调节所述蚀刻溶液。在一个实施方案中，一旦添加了所有的蚀刻溶液成分，温度就保持在范围可以是0.1℃到99℃的温度长时间直到反应完成。该反应温度保持至少1分钟并可根据该反应温度保持至多72小时。替代的，一旦所有的蚀刻溶液成分都添加了，温度然后升高到高于该混合温度并最高为99℃之间的某温度。一旦达到期望的温度，维持该温度直到反应完成。然后，允许蚀刻溶液降温到期望的操作温度。在110，将蚀刻溶液施加到湿法蚀刻工艺中以去除金属硬掩模例如Ti硬掩模或其残余物。在一个实施方案中，金属硬掩模的蚀刻速率通过控制蚀刻溶液温度和/或蚀刻条件的温度来控制。
[0039]蚀刻溶液的合成和其反应速率是温度依赖性的，并且它是驱动下面反应(式2)和促进调节的原因：
CH3Si(OCH2CH3)3+H2O+HF+SA+CA+CI→SiFx+H2SiO3+CH3CH2OH+H2O
(2)
[0040]硅前体在更高的温度下动力学分解(break down kinetics)并在更短的时间内增进硅酸的形成，并且赋予蚀刻溶液独特的选择性性质，以蚀刻金属硬掩模而不是W或Cu接触和电介质材料。羧酸在防止不希望的沉淀或聚合副反应中是有帮助的。表面活性剂/乳化剂的存在对于稀HF和硅前体的成功混合是关键要素，其促进了热力学稳定的均质溶液的形成，和条件无关。铜腐蚀通过添加铜腐蚀抑制剂(一种或多种)到蚀刻溶液中而被防止。
[0041]图3-4显示了在通孔300已经在电介质层306中形成后典型获得或提供的晶片的例子，所述电介质层306形成于器件例如晶体管(在这些图中不可见)的顶部。在许多例子中，在电介质层306中蚀刻了通孔之后，聚合物副产物302沉淀或以其它方式表面顶部以及通孔中形成。在许多例子中，由金属硬掩模材料或与用于产生金属硬掩模的材料类似的材料制成的蚀刻终止层304被设置以保护下面的接触。在用导电材料(一种或多种)填充通孔和形成另外的金属化层(例如典型地在BackEnd Of Line加工中所做的)之前，聚合物副产物302和蚀刻终止层304会需要被去除。在一个实施方案中，根据本发明的实施方案制备的蚀刻溶液用于去除所述聚合物副产物302和蚀刻终止层304。
[0042]图5-6图示了用本发明的蚀刻溶液处理后的晶片。注意蚀刻残余物、聚合物副产物、和Ti硬掩模被完全去除，并且先前在器件(未显示)上形成的钨插塞502在接触沟内部原封未动。另外，没有观察到对于CDO或电介质层306的不利影响。
[0043]图7A-7H图示了可用于配制或合成根据本发明实施方案的蚀刻溶液的各种硅前体的化学结构。可用于本发明的蚀刻溶液的硅前体包括氨基官能性硅烷(图7A-7C)、环氧官能性硅烷(图7D)、乙烯基官能性硅烷(图7D)、烷氧基硅烷(图7E)、酮肟硅烷(图7F)和乙酰氧基硅烷(图7H)。二乙基硅烷和二苯基硅烷也可被使用(未显示)。
[0044]图8图示了可利用数种金属或金属硬掩模制备的示例性微结构器件800。器件800可以是晶体管或电容器或其他半导体器件。器件800在半导体衬底802(例如，硅晶片)上形成。隔离区域例如STI 804在衬底802中形成以使一个器件和另一个器件隔离，这是本领域公知的。源和漏区806也通过如本领域已知的那样通过掺杂形成在衬底808中。在源和漏区806之间并在衬底808的顶表面之上，形成了栅电介质810。栅电极808形成在栅电介质810的顶部。到器件800的接触可以制备成到源和漏区806和任选的栅电极808的接触。源/漏区或栅电极有时可称作导电表面，以使可制备到器件800的第一接触。经常地，硅化物材料层818在源和漏区806和任选的栅电极808上形成以增强/建立导电接触区域。硅化物层818可如常规做法那样形成。当包括硅化物层818时，接触表面是硅化物表面。间隔侧壁812也设置在栅电极808的每侧上。
[0045]制备到器件的接触。如此处提到的，第一层接触指直接到器件800或在衬底802顶表面上或如图8所示的那样(在硅化物层818顶部)制备的接触。因此，制备到源/漏区806和栅电极808(或它们上面各自形成的硅化物层)的接触。在一个实施方案中，电介质层816形成于衬底808的顶表面上。开口801形成到电介质层816中并暴露硅化物层818。在一个实施方案中，硅化物层818内衬在每个开口801的底部。在一个实施方案中，阻挡层(未标记)可内衬在开口801的整个表面(底表面和侧壁)。开口801然后利用例如沉积、溅射、电镀或无电镀膜法用钨(W)填充以形成第一接触820。在一个实施方案中，形成连接第一接触820的通孔连接件822。通孔连接件822然后与上面的一个或多个金属化层826(例如，MT1到MT8)相互连接。可利用方法例如双镶嵌加工形成通孔连接件822和金属化层MT1-MT8。如本领域已知的那样，在每一金属化层处也使用层间电介质层(interlevel dielectric layer)830。
[0046]在形成用于形成通孔连接件822的通孔之前，可以使用金属蚀刻终止层以在利用蚀刻形成用于通孔连接件822的通孔时保护钨第一接触820。同样，为形成通孔开口801，还可利用金属硬掩模。类似的，在通孔连接件822形成之后在其上设置金属蚀刻终止层，以在采用蚀刻形成用于金属化线MT1的沟时保护导电材料。同样，电介质层也在所述制备的许多过程中存在。本发明的蚀刻溶液可用于在沉积导电材料以填充通孔或沟之前选择性去除金属蚀刻终止层的金属硬掩模材料。本发明的蚀刻溶液具有彻底去除金属材料例如钛而不影响下面的导电材料例如钨或电介质材料例如SiO2的能力。
[0047]图9A-9E图示了根据本发明的实施方案形成互连的示例性方法。这些图图示了在下面的钨或铜互连之上形成互连的过程。典型的集成电路可能具有例如四或五个互联层或线，所述互连层或线各自通过电介质材料互相绝缘。
[0048]图9A图示了具有形成于电介质材料902中的第一W互连线910的集成电路衬底或晶片的部分的横截面侧视图。W互连线910，例如，与下面的类似于前面图8所示的形成于半导体衬底之中或之上的器件(一个或多个)(例如，第一接触820)连接。电介质材料902是，例如，通过原硅酸四乙酯(TEOS)或等离子增强化学气相沉积(PECVD)源形成的SiO2。在此例子中，电介质层902和W互连910被平坦化。平坦化的电介质层902和W互连线910上覆盖的是第一金属掩模层920(例如，Ti层)。代替所述金属掩模层，层920可以是普通的蚀刻终止层，例如碳化硅或本领域已知的其他适合的蚀刻终止层。在一个实施方案中，掩模层920在一个方面作为防止W互连线910氧化的掩模或屏障，以及作为用于该蚀刻工艺的蚀刻终止层以在W互连衬里910之上形成通孔或沟。
[0049]覆盖金属掩模层920的是第二电介质层930。电介质层930是，例如，TEOS或PECVD形成的SiO2。电介质层930的厚度将部分依赖于器件的大小特征和规模考虑。一旦电介质层930被沉积和形成，该材料可例如利用化学机械抛光被平坦化。接下来，如图9B所示，在电介质层930上形成通孔图案或第二掩模层940的图案。第二掩模层940也是，例如，金属掩模并且也可能用光成像材料例如光致抗蚀剂(未显示)形成。第二掩模层940在电介质层930上方限定了通孔或开口945的区域。通孔945然后在电介质层930中形成，如图9C中所示的(通过如常规做法那样蚀刻)。
[0050]如图9D所示，在通孔945形成之后，根据本发明实施方案制备的蚀刻溶液被用于去除掩模层940以及阻挡掩模层920的一部分以暴露下面的W互连线910。然后，可沉积导电材料(例如，铜或铝)以形成到W互连线910的互连950。可利用普通的沉积和抛光技术完成互连950(图9E)。
[0051]图10A-10J图示了用于形成到铜的互连线的双镶嵌工艺，其中使用了金属硬掩模并且当完成形成通孔和沟的蚀刻时利用本发明的蚀刻溶液去除所述硬掩模。
[0052]图10A图示了具有形成于电介质材料1002中的第一Cu互连线1010的集成电路衬底或晶片的部分横截面侧视图。Cu互连线1010例如是与下面的和前面图8所示类似的形成于半导体衬底之中和之上的器件(一个或多个)(例如，通孔连接件822)连接。电介质材料1002例如是通过原硅酸四乙酯(TEOS)或等离子增强化学气相沉积(PECVD)源形成的SiO2。在此例子中，电介质层1002和Cu互连1010是平坦化的。平坦化的电介质层1002和Cu互连1010上覆盖的是第一金属掩模层1020(例如，Ti层)。替代该金属掩模层，层1020可以是普通的蚀刻终止层例如碳化硅或本领域已知的其他适合的蚀刻终止层。在一个实施方案中，掩模层1020在一个方面作为掩模或障碍以防止Cu互连线1010的氧化以及作为在Cu互连衬里1010上方形成通孔或沟的蚀刻工艺的蚀刻终止层。
[0053]覆盖在金属掩模层1020上的是第二电介质层1030。电介质层1030例如是TEOS或PECVD形成的SiO2。电介质层1030的厚度部分依赖于器件的大小特征和规模考虑。一旦电介质层1030被沉积和形成，所述材料可例如用化学机械抛光平坦化。接下来，如图10B所示，在电介质层1030上形成通孔图案或第二掩模层1040的图案。第二掩模层1040例如也是金属掩模并且也可用光成像材料例如光致抗蚀剂(未显示)形成。第二掩模层1040在电介质层1030上限定了通孔或开口1045的区域。通孔1045然后如图10C所示在电介质层1030中形成(通过普通做法那样蚀刻)。
[0054]如图10D所示，形成通孔1045后，利用根据本发明实施方案制备的蚀刻溶液去除掩模层1040。
[0055]在图10E中，牺牲性光吸收材料(SLAM)1050沉积到通孔1045和电介质层1030表面上。如本领域已知的，SLAM 1050已被广泛应用于双重镶嵌工艺中。接下来，如图10F所示，在SLAM材料1050上形成沟图或第三掩模层1060的图案。第三掩模层1060例如也是金属掩模并且也可用光成像材料例如光致抗蚀剂(未显示)形成。第三掩模层1060在电介质层1030上限定了沟开口1070的区域。沟1070然后形成到电介质层1030中，如图10G所示(通过普通做法那样蚀刻)，与先前形成的通孔1045连接。
[0056]在这一点上，SLAM残余物1050以及第三硬掩模1060需要在沉积另一种导电材料以形成另一互连层之前去除。根据本发明的实施方案配制的蚀刻溶液可用于去除SLAM残余物和硬掩模1060，产生的结构显示于图10H。
[0057]阻挡掩模层1020的一部分也被去除(也利用本发明的蚀刻溶液)以暴露下面的Cu互连线1010(图10I)。然后，导电材料(例如，铜或铝)可随后沉积到通孔1045和沟1070中以形成到Cu互连线1010的互连1080。可利用普通的沉积和抛光技术完成互连1080(图10J)。
[0058]本发明的实施方案因而描述了可用于选择性去除典型用于硬掩模、蚀刻终止层或其他微电路制备的金属或金属性材料的新型蚀刻溶液。该蚀刻溶液可选择性去除所述金属性材料，而不影响下面的电介质材料例如氧化硅或导电互连例如Ti或Cu。蚀刻溶液使得Ti硬掩模可以在双重镶嵌图案化方法中使用，并且创造了独特的用途，在该用途中到目前为止还没有解决选择性需求的湿化学可用。目前的针对其他应用设计的湿化学制剂当用于去除金属硬掩模时不是成本有效的，去除金属硬掩膜的工艺时间太长(例如，大约70分钟)，而且操作不安全，并且即使如此，不如期望的那样有选择性。应该认识到根据本发明制备的蚀刻溶液在如下场合具有宽的实用性：需要用于去除在导电材料(例如，Cu和W)和电介质材料上的金属层(例如，Ti掩模)的选择性。
[0059]虽然如此已对本发明的实施方案进行了详细描述，但是应理解通过所附权利要求限定的本发明并不被上述说明书中阐述的特定细节所限制，许多其明显的变化只要不偏离其精神或范围都是可能的。

Claims (16)

1、湿蚀刻溶液，所述湿蚀刻溶液能够选择性蚀刻钛同时抑制钨、铜、氧化物电介质材料和掺碳氧化物。
2、权利要求1的湿蚀刻溶液，进一步包含稀HF(氢氟酸)和含硅前体的混合物、表面活性剂、羧酸和铜腐蚀抑制剂。
3、权利要求1的湿蚀刻溶液，其中所述含硅前体选自：MTES(甲基三乙氧基硅烷)、氨基官能性硅烷、环氧官能性硅烷、乙烯基官能性硅烷、烷氧基硅烷、酮肟硅烷、乙酰氧基硅烷、二乙基硅烷和二苯基硅烷。
4、权利要求3的湿蚀刻溶液，其中所述含硅前体选自：氨基丙基三乙氧基硅烷、氨基丙基三甲氧基硅烷、氨基丙基甲基二乙氧基硅烷、氨基丙基甲基二甲氧基硅烷、氨基乙基氨基丙基三甲氧基硅烷、氨基乙基氨基丙基三乙氧基硅烷、氨基乙基氨基丙基甲基二甲氧基硅烷、二亚乙基三氨基丙基三甲氧基硅烷、二亚乙基三氨基丙基三乙氧基硅烷、二亚乙基三氨基丙基甲基二甲氧基硅烷、二亚乙基三氨基丙基甲基二甲氧基硅烷、二亚乙基三氨基丙基甲基二乙氧基硅烷、环己基氨基丙基三甲氧基硅烷、己二氨基甲基三乙氧基硅烷、苯基氨基甲基三甲氧基硅烷、苯基氨基甲基三乙氧基硅烷、二乙基氨基甲基三乙氧基硅烷、(二乙基氨基甲基)甲基二乙氧基硅烷、甲基氨基丙基三甲氧基硅烷、环氧丙氧基丙基三甲氧基硅烷、环氧丙氧基丙基三乙氧基硅烷、环氧丙氧基丙基甲基二乙氧基硅烷、环氧丙氧基丙基甲基二甲氧基硅烷、乙烯基三甲氧基硅烷、乙烯基三乙氧基硅烷、乙烯基三(2-甲氧基乙氧基)硅烷、甲基三甲氧基硅烷、甲基三乙氧基硅烷、四甲氧基硅烷(TMOS)、四乙氧基硅烷(TEOS)、四丙氧基硅烷、甲基三(甲基乙基酮肟)硅烷(MOS)、甲基三(丙酮肟)硅烷、甲基三(甲基异丁基酮肟)硅烷、二甲基二(甲基酮肟)硅烷、三甲基(甲基乙基酮肟)硅烷、乙烯基三(甲基乙基酮肟)硅烷(VOS)、甲基乙烯基二(甲基乙基酮肟)硅烷、甲基乙烯基二(环己酮肟)硅烷、乙烯基三(甲基异丁基酮肟)硅烷、苯基三(甲基乙基酮肟)硅烷(POS)、甲基三乙酰氧基硅烷、四乙酰氧基硅烷、二乙基硅烷和二苯基硅烷。
5、权利要求3的湿蚀刻溶液，其中所述表面活性剂选自：醇、胺、酰胺、酯、酮、醛、羧酸和醚。
6、权利要求3的湿蚀刻溶液，其中所述铜腐蚀抑制剂选自：巯基苯并噻唑、2-巯基苯并咪唑、5-氯苯并三唑、5-甲基苯并三唑、苯并三唑、羧基苯并三唑、甲苯基三唑、1-苯基-1H-四唑-5-硫醇和十六烷基三甲基溴化铵。
7、权利要求1的湿蚀刻溶液，其中所述蚀刻溶液包含：浓度范围为0.001wt％到49wt％的稀HF溶液、浓度范围为0.0001wt％到60wt％的硅前体、浓度范围为0.0001wt％到20wt％的铜腐蚀抑制剂、浓度范围为0.0001wt％到50wt％的表面活性剂/乳化剂、和浓度范围为0.0001wt％到50wt％的羧酸。
8、湿蚀刻溶液，所述湿蚀刻溶液能够选择性蚀刻钛同时抑制钨、氧化物电介质材料和掺碳氧化物。
9、权利要求8的湿蚀刻溶液，进一步包含稀HF和含硅前体的混合物。
10、权利要求8的湿蚀刻溶液，进一步包含浓度范围为0.1wt％到10wt％的稀HF溶液和浓度范围为0.5wt％到10wt％的硅前体的混合物。
11、权利要求9的湿蚀刻溶液，其中所述含硅前体选自MTES(甲基三乙氧基硅烷)、氨基官能性硅烷、环氧官能性硅烷、乙烯基官能性硅烷、烷氧基硅烷、酮肟硅烷、乙酰氧基硅烷、二乙基硅烷和二苯基硅烷。
12、权利要求9的湿蚀刻溶液，其中所述氨基官能性硅烷选自：氨基丙基三乙氧基硅烷、氨基丙基三甲氧基硅烷、氨基丙基甲基二乙氧基硅烷、氨基丙基甲基二甲氧基硅烷、氨基乙基氨基丙基三甲氧基硅烷、氨基乙基氨基丙基三乙氧基硅烷、氨基乙基氨基丙基甲基二甲氧基硅烷、二亚乙基三氨基丙基三甲氧基硅烷、二亚乙基三氨基丙基三乙氧基硅烷、二亚乙基三氨基丙基甲基二甲氧基硅烷、二亚乙基三氨基丙基甲基二甲氧基硅烷、二亚乙基三氨基丙基甲基二乙氧基硅烷、环己基氨基丙基三甲氧基硅烷、己二氨基甲基三乙氧基硅烷、苯基氨基甲基三甲氧基硅烷、苯基氨基甲基三乙氧基硅烷、二乙基氨基甲基三乙氧基硅烷、(二乙基氨基甲基)甲基二乙氧基硅烷、甲基氨基丙基三甲氧基硅烷、环氧丙氧基丙基三甲氧基硅烷、环氧丙氧基丙基三乙氧基硅烷、环氧丙氧基丙基甲基二乙氧基硅烷、、环氧丙氧基丙基甲基二甲氧基硅烷、乙烯基三甲氧基硅烷、乙烯基三乙氧基硅烷、乙烯基三(2-甲氧基乙氧基)硅烷、甲基三甲氧基硅烷、甲基三乙氧基硅烷、四甲氧基硅烷(TMOS)、四乙氧基硅烷(TEOS)、四丙氧基硅烷、甲基三(甲基乙基酮肟)硅烷(MOS)、甲基三(丙酮肟)硅烷、甲基三(甲基异丁基酮肟)硅烷、二甲基二(甲基酮肟)硅烷、三甲基(甲基乙基酮肟)硅烷、乙烯基三(甲基乙基酮肟)硅烷(VOS)、甲基乙烯基二(甲基乙基酮肟)硅烷、甲基乙烯基二(环己酮肟)硅烷、乙烯基三(甲基异丁基酮肟)硅烷、苯基三(甲基乙基酮肟)硅烷(POS)、甲基三乙酰氧基硅烷、四乙酰氧基硅烷、二乙基硅烷、和二苯基硅烷。
13、制备集成电路(IC)结构的方法，包含：
提供包含电介质层、导电接触或互连的IC结构；
在所述电介质层上形成并图案化金属硬掩模，以限定到所述导电接触的通孔或沟；
形成到所述导电接触的所述通孔或沟；和
利用蚀刻溶液去除所述金属硬掩模，所述蚀刻溶液包含稀HF溶液和硅前体的混合物，其中所述蚀刻溶液选择性去除所述金属硬掩模并且不对所述导电接触或互连和所述电介质层产生影响。
14、权利要求13的方法，其中所述蚀刻溶液进一步包含浓度范围为0.1wt％到10wt％的所述HF溶液和浓度范围为0.5wt％到10wt％的所述硅前体，其中所述蚀刻溶液选择性去除金属硬掩模而不对所述包含钨的导电接触或互连产生影响。
15、权利要求13的方法，其中所述蚀刻溶液进一步包含浓度范围为0.001wt％到49wt％的所述HF溶液、浓度范围为0.0001wt％到60wt％的所述硅前体、浓度范围为0.0001wt％到20wt％的铜腐蚀抑制剂、浓度范围为0.0001wt％到50wt％的表面活性剂/乳化剂和浓度范围为0.0001wt％到50wt％的羧酸，其中所述蚀刻溶液选择性去除所述金属硬掩模而不对包含铜或钨的所述导电接触或互连产生影响。
16、权利要求13的方法，进一步包含，在形成到所述导电接触或互连的所述通孔或沟之前在所述导电接触或互连上方形成包含金属性材料的蚀刻终止层，和在形成所述通孔或沟之后采用所述蚀刻溶液去除至少一部分所述蚀刻终止层，其中所述蚀刻溶液选择性去除所述蚀刻终止层而不对所述导电接触或互连和所述电介质层产生影响。
CN2007800105213A 2006-03-29 2007-03-20 在半导体加工中蚀刻金属硬掩模材料的组合物 Expired - Fee Related CN101410481B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/393,179 US8025811B2 (en) 2006-03-29 2006-03-29 Composition for etching a metal hard mask material in semiconductor processing
US11/393,179 2006-03-29
PCT/US2007/064338 WO2007117880A1 (en) 2006-03-29 2007-03-20 Composition for etching a metal hard mask material in semiconductor processing

Publications (2)

Publication Number Publication Date
CN101410481A true CN101410481A (zh) 2009-04-15
CN101410481B CN101410481B (zh) 2012-10-24

Family

ID=38574237

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800105213A Expired - Fee Related CN101410481B (zh) 2006-03-29 2007-03-20 在半导体加工中蚀刻金属硬掩模材料的组合物

Country Status (6)

Country Link
US (2) US8025811B2 (zh)
JP (1) JP4896995B2 (zh)
KR (1) KR101024813B1 (zh)
CN (1) CN101410481B (zh)
DE (1) DE112007000643T5 (zh)
WO (1) WO2007117880A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044487A (zh) * 2009-10-22 2011-05-04 上海华虹Nec电子有限公司 钨双大马士革工艺
CN102324403A (zh) * 2011-10-13 2012-01-18 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
CN104730870A (zh) * 2013-12-20 2015-06-24 气体产品与化学公司 用于除去氮化钛硬掩模和蚀刻残留物的组合物
CN104781914A (zh) * 2012-11-14 2015-07-15 富士胶片株式会社 半导体基板的蚀刻方法及半导体元件的制造方法
CN104781915A (zh) * 2012-11-16 2015-07-15 富士胶片株式会社 半导体基板的蚀刻液、使用其的蚀刻方法及半导体元件的制造方法

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007085452A1 (de) * 2006-01-25 2007-08-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren und vorrichtung zur präzisionsbearbeitung von substraten mittels eines in einen flüssigkeitsstrahl eingekoppelten laser und dessen verwendung
US8025811B2 (en) 2006-03-29 2011-09-27 Intel Corporation Composition for etching a metal hard mask material in semiconductor processing
US8164773B2 (en) 2006-05-26 2012-04-24 Marvell World Trade Ltd. Wireless system-in-package and image processing control apparatus
KR100802226B1 (ko) * 2006-12-21 2008-02-11 주식회사 하이닉스반도체 듀얼 다마신 패턴 형성 방법
TWI611047B (zh) * 2006-12-21 2018-01-11 恩特葛瑞斯股份有限公司 用以移除蝕刻後殘餘物之液體清洗劑
TWI509690B (zh) * 2006-12-21 2015-11-21 Entegris Inc 選擇性移除氮化矽之組合物及方法
US20090081864A1 (en) * 2007-09-21 2009-03-26 Texas Instruments Incorporated SiC Film for Semiconductor Processing
US20090075480A1 (en) * 2007-09-18 2009-03-19 Texas Instruments Incorporated Silicon Carbide Doped Oxide Hardmask For Single and Dual Damascene Integration
KR20100082012A (ko) * 2007-11-16 2010-07-15 이케이씨 테크놀로지, 인코포레이티드 반도체 기판으로부터의 금속 하드 마스크 에칭 잔류물의 제거를 위한 조성물
JP5438907B2 (ja) * 2008-03-05 2014-03-12 東京応化工業株式会社 チタン除去液及びチタン被膜の除去方法
JP5379389B2 (ja) * 2008-03-05 2013-12-25 東京応化工業株式会社 チタン除去液及びチタン被膜の除去方法
JP5033108B2 (ja) * 2008-11-05 2012-09-26 東京エレクトロン株式会社 液処理方法、液処理装置、および記憶媒体
KR101097275B1 (ko) 2009-10-07 2011-12-22 솔브레인 주식회사 실리콘질화막에 대한 고선택비 식각용 조성물
KR101156057B1 (ko) * 2010-01-13 2012-06-20 고려대학교 산학협력단 알루미나용 식각액 조성물
KR20110109118A (ko) 2010-03-30 2011-10-06 삼성전자주식회사 티타늄 식각액 조성물 및 이를 이용한 반도체 장치의 제조 방법
US10312107B2 (en) * 2011-09-08 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Forming interconnect structure using plasma treated metal hard mask
CN103050374B (zh) * 2011-10-17 2015-11-25 中芯国际集成电路制造(北京)有限公司 蚀刻后的处理方法
WO2013101907A1 (en) * 2011-12-28 2013-07-04 Advanced Technology Materials, Inc. Compositions and methods for selectively etching titanium nitride
JP6063206B2 (ja) * 2012-10-22 2017-01-18 富士フイルム株式会社 エッチング液、これを用いたエッチング方法及び半導体素子の製造方法
US8932911B2 (en) 2013-02-27 2015-01-13 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with capping layers between metal contacts and interconnects
US10472567B2 (en) * 2013-03-04 2019-11-12 Entegris, Inc. Compositions and methods for selectively etching titanium nitride
KR102077150B1 (ko) 2013-09-16 2020-02-13 삼성전자주식회사 반도체 장치의 제조방법
US9472456B2 (en) 2013-12-24 2016-10-18 Intel Corporation Technology for selectively etching titanium and titanium nitride in the presence of other materials
US9431250B2 (en) 2014-03-06 2016-08-30 International Business Machines Corporation Deep well implant using blocking mask
US9425053B2 (en) 2014-06-27 2016-08-23 International Business Machines Corporation Block mask litho on high aspect ratio topography with minimal semiconductor material damage
US9222018B1 (en) * 2014-07-24 2015-12-29 Air Products And Chemicals, Inc. Titanium nitride hard mask and etch residue removal
US10377978B2 (en) 2014-11-13 2019-08-13 Mitsubishi Gas Chemical Company, Inc. Alkaline earth metal-containing cleaning solution for cleaning semiconductor element, and method for cleaning semiconductor element using same
JP6555273B2 (ja) 2014-11-13 2019-08-07 三菱瓦斯化学株式会社 タングステンを含む材料のダメージを抑制した半導体素子の洗浄液、およびこれを用いた半導体素子の洗浄方法
WO2018063376A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Selective metal removal for conductive interconnects in integrated circuitry
US10483108B2 (en) 2017-04-28 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
SG11202001854VA (en) 2017-09-06 2020-03-30 Entegris Inc Compositions and methods for etching silicon nitride-containing substrates
US10354922B1 (en) 2017-12-27 2019-07-16 International Business Machines Corporation Simplified block patterning with wet strippable hardmask for high-energy implantation
KR102562023B1 (ko) * 2018-01-30 2023-08-01 도쿄엘렉트론가부시키가이샤 기판 처리 방법, 기판 처리 장치 및 에칭액
US10964636B2 (en) * 2018-09-19 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure with low resistivity and method for forming the same
US11053440B2 (en) 2018-11-15 2021-07-06 Entegris, Inc. Silicon nitride etching composition and method
WO2021192210A1 (ja) * 2020-03-27 2021-09-30 株式会社日立ハイテク 半導体製造方法
CN116710597A (zh) 2021-01-07 2023-09-05 中央硝子株式会社 湿式蚀刻溶液及湿式蚀刻方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01125938A (ja) * 1987-11-11 1989-05-18 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5803980A (en) * 1996-10-04 1998-09-08 Texas Instruments Incorporated De-ionized water/ozone rinse post-hydrofluoric processing for the prevention of silicic acid residue
KR100278561B1 (ko) 1996-10-15 2001-02-01 포만 제프리 엘 테이퍼를구비하며에칭성이감소된다층의금속샌드위치구조및그형성방법
US6083419A (en) * 1997-07-28 2000-07-04 Cabot Corporation Polishing composition including an inhibitor of tungsten etching
US6074960A (en) 1997-08-20 2000-06-13 Micron Technology, Inc. Method and composition for selectively etching against cobalt silicide
JPH11111680A (ja) 1997-09-30 1999-04-23 Yasuhiro Horiike エッチング方法
US6383928B1 (en) * 1999-09-02 2002-05-07 Texas Instruments Incorporated Post copper CMP clean
JP3439402B2 (ja) * 1999-11-05 2003-08-25 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7071041B2 (en) 2000-01-20 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
KR100504359B1 (ko) * 2000-02-04 2005-07-28 쇼와 덴코 가부시키가이샤 Ｌｓｉ 디바이스 연마용 조성물 및 ｌｓｉ 디바이스의제조 방법
US6646348B1 (en) * 2000-07-05 2003-11-11 Cabot Microelectronics Corporation Silane containing polishing composition for CMP
JP3816743B2 (ja) * 2000-11-24 2006-08-30 Ｎｅｃエレクトロニクス株式会社 化学的機械的研磨用スラリー
US6492270B1 (en) 2001-03-19 2002-12-10 Taiwan Semiconductor Manufacturing Company Method for forming copper dual damascene
US6780783B2 (en) 2001-08-29 2004-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of wet etching low dielectric constant materials
TWI260735B (en) * 2002-01-18 2006-08-21 Nanya Technology Corp Method preventing short circuit between tungsten metal wires
JP2004172576A (ja) 2002-10-30 2004-06-17 Sony Corp エッチング液、エッチング方法および半導体装置の製造方法
US7223685B2 (en) 2003-06-23 2007-05-29 Intel Corporation Damascene fabrication with electrochemical layer removal
US7018560B2 (en) * 2003-08-05 2006-03-28 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Composition for polishing semiconductor layers
US20050032464A1 (en) * 2003-08-07 2005-02-10 Swisher Robert G. Polishing pad having edge surface treatment
JP2005097715A (ja) * 2003-08-19 2005-04-14 Mitsubishi Chemicals Corp チタン含有層用エッチング液及びチタン含有層のエッチング方法
US7300480B2 (en) * 2003-09-25 2007-11-27 Rohm And Haas Electronic Materials Cmp Holdings, Inc. High-rate barrier polishing composition
US20050211952A1 (en) * 2004-03-29 2005-09-29 Timothy Mace Compositions and methods for chemical mechanical planarization of tungsten and titanium
US7427362B2 (en) * 2005-01-26 2008-09-23 Rohm And Haas Electronic Materials Cmp Holdings, Inc. Corrosion-resistant barrier polishing solution
US20080207005A1 (en) * 2005-02-15 2008-08-28 Freescale Semiconductor, Inc. Wafer Cleaning After Via-Etching
JP2007005656A (ja) * 2005-06-24 2007-01-11 Mitsubishi Gas Chem Co Inc メタル材料用エッチング剤組成物及びそれを用いた半導体デバイスの製造方法
US8025811B2 (en) 2006-03-29 2011-09-27 Intel Corporation Composition for etching a metal hard mask material in semiconductor processing

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102044487A (zh) * 2009-10-22 2011-05-04 上海华虹Nec电子有限公司 钨双大马士革工艺
CN102044487B (zh) * 2009-10-22 2013-03-13 上海华虹Nec电子有限公司 钨双大马士革工艺
CN102324403A (zh) * 2011-10-13 2012-01-18 上海华力微电子有限公司 超低介电常数薄膜铜互连的制作方法
CN104781914A (zh) * 2012-11-14 2015-07-15 富士胶片株式会社 半导体基板的蚀刻方法及半导体元件的制造方法
US9548217B2 (en) 2012-11-14 2017-01-17 Fujifilm Corporation Etching method of semiconductor substrate, and method of producing semiconductor device
CN104781915A (zh) * 2012-11-16 2015-07-15 富士胶片株式会社 半导体基板的蚀刻液、使用其的蚀刻方法及半导体元件的制造方法
CN104730870A (zh) * 2013-12-20 2015-06-24 气体产品与化学公司 用于除去氮化钛硬掩模和蚀刻残留物的组合物
CN104730870B (zh) * 2013-12-20 2020-09-08 弗萨姆材料美国有限责任公司 用于除去氮化钛硬掩模和蚀刻残留物的组合物

Also Published As

Publication number Publication date
DE112007000643T5 (de) 2009-04-02
US20070235684A1 (en) 2007-10-11
US8025811B2 (en) 2011-09-27
JP2009527131A (ja) 2009-07-23
WO2007117880A1 (en) 2007-10-18
CN101410481B (zh) 2012-10-24
KR20080104349A (ko) 2008-12-02
JP4896995B2 (ja) 2012-03-14
US8426319B2 (en) 2013-04-23
US20080318435A1 (en) 2008-12-25
KR101024813B1 (ko) 2011-03-24

Similar Documents

Publication Publication Date Title
CN101410481B (zh) 在半导体加工中蚀刻金属硬掩模材料的组合物
TWI738062B (zh) 積體電路結構及其形成方法
KR101231019B1 (ko) 집적회로장치 제조방법
US7008872B2 (en) Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
CN102237272B (zh) 半导体装置和半导体装置制造方法
CN101553907B (zh) 用于低k或者超低k级间电介质图案转移的结构和方法
US20100301491A1 (en) High yield and high throughput method for the manufacture of integrated circuit devices of improved integrity, performance and reliability
JP2007081113A (ja) 半導体装置の製造方法
CN104823267A (zh) 半导体元件用清洗液及使用它的清洗方法
US7732304B2 (en) Method of manufacturing semiconductor device
JP2002026124A (ja) 半導体素子の金属配線形成方法
KR100607323B1 (ko) 반도체 소자의 금속배선 형성방법
US20130277810A1 (en) Method for forming heat sink with through silicon vias
KR100652317B1 (ko) 반도체 소자의 금속 패드 제조 방법
KR100603703B1 (ko) 포토 레지스트 제거방법 및 이를 이용한 반도체 소자의금속배선 형성방법
US20040140288A1 (en) Wet etch of titanium-tungsten film
KR101538386B1 (ko) 반도체 소자의 금속배선 형성방법
CN102468227A (zh) 半导体结构的制造方法
KR100783989B1 (ko) 반도체 소자의 배선 형성방법
KR100578230B1 (ko) 듀얼다마신공정을 이용한 비트라인 형성 방법
Sidhwa Advantages of using PVD two-step titanium nitride barrier process and the impact of residual by-products from tungsten film deposition on process integration due to non-uniformity of the tungsten film
US7601633B2 (en) Semiconductor device and method for fabricating the same
KR20070082997A (ko) 반도체 소자 제조 방법
KR20080051352A (ko) 반도체 소자 및 그 제조 방법
KR20090025432A (ko) 반도체 소자의 금속 배선 형성방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121024

Termination date: 20190320