CN101371332B - 低电阻和电感的背面通孔及其制造方法 - Google Patents

低电阻和电感的背面通孔及其制造方法 Download PDF

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Abstract

一种背面接触结构及其制造方法。所述方法包括：在衬底(100)中形成介质隔离(250)，所述衬底(100)具有正面和相反的背面；在所述衬底(100)的所述正面上形成第一介质层(105)；在所述第一介质层(105)中形成沟槽(265C)，所述沟槽(265C)对准所述介质隔离(250)并延伸到所述介质隔离(250)；延伸形成在所述第一介质层(105)中的所述沟槽(265C)穿过所述介质隔离(250)并进入所述衬底(100)到小于所述衬底(100)的厚度的深度(D1)；填充所述沟槽(265C)并共平坦化所述沟槽(265C)的顶表面与所述第一介质层(105)的顶表面以形成导电通孔(270C)；以及从所述衬底(100)的背面减薄所述衬底(100)，以暴露所述通孔(270C)。

Description

低电阻和电感的背面通孔及其制造方法
技术领域
本发明涉及集成电路领域；更具体而言，涉及用于到集成电路的基元的电连接的背面通孔及其制造方法。
背景技术
在很多集成电路应用中，希望减小电路中的信号线路的电阻和电感，其与正面布线接合衬垫连接相关。例如，由于与到NPN异质结双极晶体管(HBT)的发射极的布线接合衬垫连接相关的电感，即使晶体管能够运行在较高频率，在布线接合封装中使用了NPN HBT的电路的最大实际工作频率仍约为3GHz。因此，需要用于将信号连接到集成电路的电路基元的具有减小的电感和电阻的互连结构及其制造方法。
发明内容
本发明的第一方面是一种用于形成接触的方法，包括：在衬底中形成介质隔离，所述衬底具有正面以及相反的背面；在所述衬底的所述正面上形成第一介质层；在所述第一介质层中形成沟槽，所述沟槽对准介质隔离并延伸到所述介质隔离；延伸在所述第一介质层中形成的所述沟槽穿过所述介质隔离并进入所述衬底到小于所述衬底厚度的深度；填充所述沟槽并共平坦化所述沟槽的顶表面与所述第一介质层的顶表面以形成导电通孔；以及从所述衬底的背面减薄所述衬底，以暴露所述通孔。
本发明的第二方面是所述第一方面，还包括：在所述第一介质层中形成器件接触开口，并在填充所述沟槽并共平坦化的同时；填充所述器件接触开口并共平坦化所述填充的器件接触开口的顶表面与所述第一介质层的顶表面，以形成导电器件接触。
本发明的第三方面是所述第一方面，还包括：在形成所述通孔之前，在所述第一介质层中形成器件接触开口，填充所述器件接触开口并共平坦化所述填充的器件接触开口的顶表面与所述第一介质层的顶表面以形成导电器件接触。
本发明的第四方面是所述第一方面，还包括：在形成所述通孔之后，在所述第一介质层中形成器件接触开口，填充所述器件接触开口并共平坦化所述填充的器件接触开口的顶表面与所述第一介质层的顶表面以形成导电器件接触。
本发明的第五方面是所述第一方面，其中填充所述沟槽包括：在所述沟槽的侧壁和底部上形成绝缘层，并在所述绝缘层之上形成钨层，所述钨层具有足够填充所述沟槽的厚度；或者在所述沟槽的所述侧壁和所述底部上形成所述钨层，所述钨层具有足够填充所述沟槽的厚度。
本发明的第六方面是所述第一方面，其中填充所述沟槽包括：在所述沟槽的侧壁和底部上形成绝缘层，在所述绝缘层之上形成保形多晶硅层，并在所述多晶硅层之上形成钨层，所述钨层具有足够填充所述沟槽的厚度；或者在所述沟槽的所述侧壁和所述底部上形成所述多晶硅层，并在所述多晶硅层之上形成钨层，所述钨层具有足够填充所述沟槽的厚度。
本发明的第七方面是所述第一方面，其中填充所述沟槽包括：在所述沟槽的侧壁和底部上形成绝缘层，在所述绝缘层之上形成保形钨层，并在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度；或者在所述沟槽的所述侧壁和所述底部上形成保形钨层，并在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度。
本发明的第八方面是所述第一方面，其中填充所述沟槽包括：在所述沟槽的侧壁和底部上形成绝缘层，在所述绝缘层之上形成保形多晶硅层，在所述多晶硅层之上形成保形钨层，并在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度；或者在所述沟槽的所述侧壁和所述底部上形成保形多晶硅层，在所述多晶硅层之上形成保形钨层，并在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度。
本发明的第九方面是所述第一方面，还包括：在所述衬底中和上形成异质结双极晶体管；在所述第一介质层中形成器件接触，所述器件接触物理和电接触所述异质结双极晶体管的发射极；以及在第二介质层中形成布线，所述第二介质层形成在所述第一介质层之上，并且所述布线直接物理和电接触所述器件接触和所述通孔。
本发明的第十方面是所述第一方面，其中所述沟槽延伸到并接触衬底中的掩埋氧化物层，并且减薄所述衬底去除了所述掩埋氧化物层。
附图说明
在所附权利要求中阐明了本发明的特征。然而，当结合附图阅读时，通过参考下列示例性实施例的详细描述，将最好地理解本发明本身，其中：
图1A至1E是示例了制造根据本发明的第一实施例的背面互连结构的截面图；
图1F至1H是示例了根据本发明的第一实施例的背面互连结构的变化截面图；
图2A至2E是示例了制造根据本发明的第二实施例的背面互连结构的截面图；
图3A1至3A5是示例了制造根据本发明的第三实施例的第一变化的背面互连结构的截面图；
图3B1至3B3是示例了制造根据本发明的第三实施例的第二变化的背面互连结构的截面图；
图3C1至3C3是示例了制造根据本发明的第三实施例的第三变化的背面互连结构的截面图；
图4A1至4A3是示例了根据本发明的第三实施例的填充通孔或柱接触的第一方法的截面图；
图4B1至4B4是示例了根据本发明的第三实施例的填充通孔或柱接触的第二方法的截面图；
图4C1至4C4是示例了根据本发明的第三实施例的填充通孔或柱接触的第三方法的截面图；
图4D1至4D5是示例了根据本发明的第三实施例的填充通孔或柱接触的第四方法的截面图；
图5A和5B是示例了制造根据本发明的第三实施例的任何一个变化的使用可选的衬底的背面互连结构的截面图；
图6A和6B是示例了制造根据本发明的第四实施例的背面互连结构的截面图；以及
图7是具有至衬底的背面连接的示例性异质结双极晶体管的截面视图。
具体实施方式
镶嵌工艺是这样的工艺：在介质层中形成布线沟槽或者过孔开口(过孔开口也称为过孔沟槽)，在介质的顶表面淀积足够厚度的电导体以填充沟槽，并进行平坦化工艺，例如一个或多个化学机械抛光(CMP)工艺或者反应离子蚀刻(RIE)工艺，以去除多余的导体从而使导体的表面与介质层的表面共面或基本上共面，从而形成镶嵌布线(或者镶嵌过孔)。当仅形成沟槽和布线(或者过孔开口和过孔)时，工艺称为单镶嵌。还采用单镶嵌工艺形成柱(stud)接触(其等价于单镶嵌布线和过孔，并形成在半导体衬底之上的第一介质层中)。
双镶嵌工艺是这样的工艺：在金属化之前，在介质中形成布线和过孔开口。例如，穿过整个介质层的厚度形成过孔开口，然后形成在任何给出的截面视图中穿过部分介质层的沟槽。(可选地，可能首先形成布线沟槽，然后形成过孔开口)。旨在传导电流的所有过孔开口与之上的一体的布线沟槽和之下的布线沟槽相交，但是不是所有的沟槽需要与过孔开口相交。在介质的顶表面上淀积足够厚度的电导体以填充沟槽和过孔开口，然后进行CMP工艺以使沟槽中的导体的表面与介质层的表面共面，从而形成双镶嵌布线和具有一体的双镶嵌过孔的双镶嵌布线。
图1A至1H是示例了制造根据本发明的第一实施例的背面互连结构的截面图。在图1A中，示例了划片前的集成电路芯片的一部分。在衬底100上形成第一介质层105。衬底100通常还称为“晶片”。第一介质层105是包括例如接触衬底100的二氧化硅层(SiO2)、在二氧化硅层的顶部上的氮化硅层，以及在SiO2顶部上的硅酸磷玻璃(PSG)或者硅酸硼磷玻璃层(BPSG)的多层介质层。在第一实例中，衬底100是体硅衬底。在第二实例中，衬底100是绝缘体上硅(SOI)衬底。
在第一介质层105的顶上形成第二介质层110。在第二介质层110的顶上形成第三介质层115。在第三介质层115的顶上形成第四介质层120。在一个实例中，第二、第三和第四介质层110、115和120每一个包括一个或多个低K(介电常数)材料层，氢倍半硅氧烷(silsesquioxane)聚合物(HSQ)、甲基倍半硅氧烷聚合物(MSQ)，由Dow Chemial，Midland，TX制造的SiLKTM(聚亚苯基低聚物(polyphenylene oligomer)、由AppliedMaterials，Santa Clara，CA制造的Black DiamondTM(甲基掺杂的硅石或SiOx(CH3)y或SiCxOyHy或SiOCH)、有机硅酸盐玻璃(SiCOH)、多孔SiCOH，高，二氧化硅(SiO2)、氮化硅(Si3N4)、碳化硅(SiC)、硅氧氮化物(SiON)，硅氧碳化物(SiOC)、等离子体增强氮化硅(PSiNx)或NBLok(SiC(N，H))。低K介质材料具有约3或小于3的相对介电常数。在第四介质层120的顶上形成绝缘层125。在一个实例中，绝缘层125包括SiO2、Si3N4、聚酰亚胺的层或者以上层的组合。第四介质层的使用是示例性的，可以采用或多或少的介质层以及对应的布线和过孔。
部分地在衬底100中和部分地在第一介质层105中形成示例性的HBT130。HBT 130，可由本领域公知的其他器件替代，例如金属-氧化物-硅场效应晶体管(MOSFET)、标准双极晶体管、二极管、薄膜或者扩散硅衬底电阻器以及薄膜电容器。(也参见图8A)。形成在部分的衬底100中和部分的第一介质层105中的是示例性的MOSFET 135。MOSFET 135，可由本领域公知的其他器件替代，例如标准双极晶体管、二极管、电阻器以及电容器。在第一介质层105中形成柱接触140A、140B和140C。由于柱接触140A和140C接触器件(即HBT 130或MOSFET 135)，所以称为器件接触从而与接触140B相区别，其将用于接触下面描述的通孔。在第二介质层110中形成镶嵌布线145和150。镶嵌布线145与柱接触140A和140B直接物理和电接触，以及布线150与柱接触140C直接物理和电接触。柱接触140A与HBT 130(例如HBT 130的发射极)直接物理和电接触。柱接触140B与制造时该点处的衬底100直接物理和电接触。柱接触140C与MOSFET 135(例如MOSFET 135的栅极)直接物理和电接触。在一个实例中，柱接触140A、140B和140C包括钨(W)的芯导体，该芯导体由其侧壁和底部上的衬里所围绕，该衬里包括钛(Ti)、氮化钛(TiN)或其层的组合。
在第三介质层115中形成双镶嵌布线/过孔155。在第四介质层中形成双镶嵌布线接合衬垫/过孔160A和160B。在一个实例中，双镶嵌布线/过孔155和双镶嵌布线接合衬垫/过孔160A和160B包括铜(Cu)芯导体，该芯导体由其侧壁和底部上的衬里所围绕，该衬里包括Ta、TaN、钽硅氮化物(TaSiN)、钨(W)、氮化钨(WN)、氮化钛(TiN)或其层的组合。双镶嵌布线接合衬垫/过孔160A和160B还包括在芯导体的暴露的顶表面上的铝(Al)层。
在图1B中，将衬底100减薄到厚度T1。在一个实例中，T1在约100微米到约400微米之间，(在一个实例中约150微米)。在一个实例中，可以通过背面研磨、湿法蚀刻或者其组合来实现衬底100的减薄。适宜的湿法蚀刻剂的实例包括(但不限于)：氢氧化四甲基铵(TMAH)水液、氢氧化钾(KOH)乙醇液、以及其他水基/乙醇基溶液。
在图1C中，从衬底100的背面穿过衬底蚀刻通孔开口165，以暴露第一介质层105以及通孔的底部中的柱接触140B的至少底表面。可以通过在衬底的背面上施加光致抗蚀剂层，将光致抗蚀剂暴露到光化辐射，并显影曝光的抗蚀剂(正性抗蚀剂)或者未曝光的抗蚀剂(负性抗蚀剂)，然后反应离子蚀刻(RIE)衬底，来形成通孔开口165。可以采用RIE与湿法蚀刻的组合。适合的湿法蚀刻剂的实例包括(但不限于)：氢氧化四甲基铵(TMAH)水液、氢氧化钾(KOH)乙醇液以及其他水基/乙醇基溶液。在一个实例中，背面开口的面积在约2500平方微米到约10000平方微米之间，并具有至少T1的深度(参见图1B)。在一个实例中，光致抗蚀剂层到柱接触140B的对准可以利用装备有红外对准系统的曝光工具，其允许对准晶片正面上的结构例如柱或布线。虽然图1D示出了不存在到对介质层105的过蚀刻，但是在硅通孔蚀刻期间，仍会发生一些过蚀刻，例如，10-500nm。
虽然图1C和1D未示出在过孔处理期间当减薄的晶片被倒置处理时将如何处理减薄的晶片，但是应当理解，衬底正面将附着到临时或永久的晶片载体，例如第二石英(second quartz)或聚酰亚胺衬底；或者层125、160A以及160B足够耐久以经受住图1C和1D所示的处理。使层125、160A以及160B足够耐久的一个方法是增加层125的厚度至几十微米，以便在图1C和1D所示的处理期间，将层160A以及160B升高到支撑晶片的卡盘平面之上；可选的方法是将晶片处理和卡紧限制在晶片的最外边缘，(在一个实例中约2mm到约3mm)自边缘，以防止机械损伤晶片表面。
在图1D中，在衬底100的所有暴露的表面上形成难熔材料例如W、Ti、TiN、Ta、TaN或其组合的第一保形和导电层170，衬底100的所有的暴露的表面包括通孔开口165的侧壁、第一介质层105的表面以及在通孔开口165的底部暴露的柱接触140B。然后，形成直接物理和电接触第一导电层170的暴露的表面的第二保形和导电层175，以形成通孔165A。在一个实例中，第二导电层175包括铜。在一个实例中，第一导电层170的厚度在约10nm到约200nm之间。在一个实例中，第二导电层175的厚度在约500nm到约10000nm之间。在一个实例中，通孔165A的电阻为约0.002ohm每10000平方微米。因而，至第二导电层175，经过第一导电层170、柱接触140B、镶嵌布线145以及柱接触140A到HBT 130建立了短的、低电阻、低电感的通路；并且所有与通孔有布线的结构都被短路到了一起。在一个实例中，方法在该处终结，因此所有柱接触被短路在一起。在一个实例中，方法从图1E继续。
在图1E中，进行可选的背面化学机械抛光(CMP)以从衬底100的背面去除任何的第一和第二导电层170和175，仅在过孔开口165中留下第一和第二导电层170和175。
图1F至1E是截面图，示例了根据本发明的第一实施例的背面互连结构的变化。除了在通孔165的侧壁185上形成可选的介质隔离物180以便通孔165B与衬底100电隔离之外，图1F与图1E相似。(图1D和1E的通孔165A被短路到衬底100)。例如，可以通过淀积保形介质材料，然后是本领域公知的RIE来形成介质隔离物180。在一个实例中，介质隔离物180是SiO2并且厚度在约100nm到约2500nm之间，并使用化学气相淀积(CVD)或者原子层淀积(ALD)方法淀积介质隔离物180，例如液相CVD(LPCVD)SiO2、等离子体增强CVD(PECVD)SiO2、或者ALD SiO2。
除了衬底100是SOI衬底之外，图1G与图1F相似，其中SOI衬底在衬底的体硅与薄硅层195之间具有掩埋氧化物层(BOX)190。在一个实例中，硅层195的厚度为约30nm。同样，介质隔离物180是可选的，使用CMP步骤从衬底100的背面表面去除第一和第二导电层170和175。
图1H与图1F相似，除了衬底100包括嵌入的对准标记200之外，在图1A中示例以及上面描述的处理期间暴露对准标记200。例如，在淀积介质层105之前，可以从衬底正面光刻构图并蚀刻窄沟槽(例如宽度3μm)到等于或大于图1B中的层100的厚度的深度，然后使用SiO2填充。可以采用任何公知的方法例如LPCVD淀积SiO2，并对其进行上述的平坦化。由于在衬底100背面去除期间的光致抗蚀剂施加之前暴露对准标记200，因此不需要IR对准系统。在一个实例中，对准标记200包括SiO2。本发明的第一实施例的该变化还使用SOI衬底。
图2A至2E是示例了制造根据本发明的第二实施例的背面互连结构的截面图。在图2A中，在轻掺杂的P-型(P-)衬底205上形成构图的光致抗蚀剂层210。在一个实例中，衬底205是体100硅衬底。进行第一硼离子注入以在衬底205中形成高P型掺杂(P+)的区域215和220。在一个实例中，衬底205的电阻率在约10ohm-cm到约500ohm-cm之间。在一个实例中，第一硼离子注入剂量在约1E15原子/cm2到约1E16原子/cm2之间，能量在约3KeV到约30KeV之间。
在图2B中，去除光致抗蚀剂层210(参见图2A)并进行可选的退火以激活和扩散杂质(例如，约800到约1100℃，约1到约60分钟)以及进行湿法(或者干法)氧化以在衬底205的暴露的顶表面之上生长氧化物层225。由于区域215和220具有较高的掺杂水平，因此在区域215和220之上的氧化物层225比衬底205其余位置上的氧化物层厚，并凹进到衬底205的表面中。
在图2C中，去除氧化物层225(参见图2B)并生长掺杂的P型外延层230。在去除氧化物层225之后，在外延层230中限定台阶221和222，并且台阶221可以作为对准标记用于图2D示例的工艺和下述的工艺。在外延生长期间，区域215和220扩散到衬底205以及外延层230中以形成扩散区域215A和220A。在一个实例中，外延层230的厚度至少约20微米，并且电阻率在约10ohm-cm到约500ohm-cm之间。在一个实例中，外延层230的硼浓度在约1E19原子/cm3到约1E20原子/cm3之间。
在图2D中，在外延层230上形成构图的光致抗蚀剂层235。采用与上述参考图2A描述的条件相似的条件进行第二硼离子注入，形成高P-型掺杂区域240，其延伸到外延层230中。在扩散区域220A之上未进行对外延层230的离子注入。
在图2E中，首先在惰性气氛中进行退火，其驱动注入区域240和215A(参见图2D)合并到一起以形成扩散的通孔245。在一个实例中，进行退火约6小时，温度为约1200℃。在一个实例中，通孔245的硼掺杂水平在约1E18原子/cm3到约5E18原子/cm3之间。在一个实例中，通孔245的电阻率在约0.005ohm-cm到约0.05ohm-cm之间。在一个实例中通孔245的电阻约0.8ohm每10000平方微米。因此，从衬底205，经过通孔245、柱接触140B、镶嵌布线145以及柱接触140A到HBT 130建立了短的、低电阻、低电感通路。可以根据上面的描述参考本发明的第一实施例，来减薄衬底205，然而，不应该在减薄的衬底205的新背面上暴露通孔245。
然后，制造集成电路的附加的层，形成图2E中示出和之前描述的示例性的HBT、MOSFET 135、柱接触140A、140B和140C以及其他结构。可以将用于制造附加的层的光掩膜中的至少一个掩模对准台阶221(参见图2C)。
图3A1至3A5是示例了制造根据本发明的第三实施例的第一变化的背面互连结构的截面图。在图3A1中，在HBT 130与MOSFET 135之间形成浅沟槽隔离(STI)250介质。可选地，厚场氧化物例如凹进的氧化(ROX)层可以替代STI 250。STI 250从衬底100的顶表面延伸固定的深度到衬底中。如果衬底100是SOI衬底，那么STI 250接触例如在衬底的顶表面之下约0.03微米的BOX层。在一个实例中，STI包括SiO2。可选地，可以采用本领域任何公知的方法形成隔离氧化物例如ROX。
在图3A1中，使用光刻方法已经形成了通过第一介质层105的开口265A和265B。介质层105可以包括多个层，例如包括与衬底接触的Si3N4、SiC以及SiCN的薄层的组中的一个，以及用于层的平衡的包括SiO2、PSG、BPSG以及SiCOH的厚层的组中的一个。
开口265A对准HBT 130的发射极，开口265B对准STI 250，并且开口265C在MOSFET 135的栅极之上。在HBT 130的发射极和在开口265C中暴露的FET 265C的栅极上，预先形成(在形成介质层105之前)可选的硅化物层(未示出)。还在HBT 130的基极和集电极、MOSFET 135的源极和漏极、到衬底100的接触以及其他需要欧姆接触的结构之上形成可选的硅化物层(未示出)。金属硅化物的实例包括但不限于：钛、钴和镍硅化物。通常采用自对准选择性方法形成硅化物，该方法通过在硅表面上淀积金属，加热到约400℃到约900℃之间(在一个实例中，加热到约600℃)并蚀刻掉未反应的金属来形成硅化物；或者其他方法，例如可以采用使用光刻构图和RIE或湿法蚀刻的多晶化物(polycide)。
在图3A2中，采用光刻方法形成开口265C，其穿过第一介质层105、STI 250并到达衬底100中。开口265C的宽度为W1，并且延伸到衬底100中的深度为D1。在一个实例中，W1为约3微米并且D1为至少约140微米。在一个实例中，所有开口265C的总的底表面面积为约100平方微米。在一个实例中，采用Bosch RIE方法将开口265C蚀刻到衬底100中。在Bosch RIE方法中，在硅蚀刻化学与聚合物淀积化学之间每隔几秒切换化学，以形成高纵横比(深度/宽度)的开口。因为开口265B相对小并具有非常高的蚀刻后纵横比(约50∶1，定义为高度∶宽度)，所以硅蚀刻方法应当具有低的STI 250底切，基本上垂直的侧壁(例如，过孔侧壁的最小的扇形化(scalloping)，过孔侧壁的最小的桶形化(barreling out)以及约90度的蚀刻角)。为了在随后的晶片背面去除期间能够暴露过孔，过孔蚀刻深度需要具有良好的均匀性。为了能够使过孔金属化而不会过度地弯曲晶片，需要最小化过孔的尺寸。表1中的数据示出了这些参数的可接受的和示例性的值。
表1
参数 可接受的 示例性的
过孔标称宽度 5μm 2μm
过孔平均深度 100μm 200μm
过孔深度变化 +/-10％ +/-1％
介质的过孔蚀刻底切 ＜0.5μm ＜0.05μm
过孔扇形化最小到最大 ＜0.5μm ＜0.05μm
过孔桶形化最小到最大 ＜0.5μm ＜0.05μm
过孔角度 90+/-0.5 90+/-0.05
在图3A3中，通过均厚(blanket)蚀刻去除上介质层107并进行可选的清洁例如500∶1 BHF随后Huang A和B清洁。然后，采用图4A1至4A3中示例的填充方法或者图4C1至4C4示例的以及下述的填充方法同时填充开口265A、265B和265C(参见图3A2)，以形成柱接触270A和270B以及通孔270C。由于柱接触270A和270B接触器件(即HBT 130和MOSFET 135)，所以柱接触270A和270B称为器件接触，从而将其与通孔270C相区别。
在图3A4中，进行常规的集成电路制造，并形成示例性的介质层110、115、120和125，镶嵌布线145和150，双镶嵌布线/过孔155以及双镶嵌布线接合衬垫/过孔160A和160B。
在图3A5中，为了暴露通孔270C，将衬底100减薄到厚度T2。在一个实例中，T1在约100微米到约150微米之间。可以通过背面研磨、湿法蚀刻及其组合来实现减薄。适合的湿法蚀刻剂的实例包括但不限于：氢氧化四甲基铵(TMAH)水液，氢氧化钾(KOH)乙醇液、以及其他水基/乙醇基溶液。
在一个实例中，通孔265C的电阻约0.003ohm每10000平方微米。由此，从衬底100的背面，经过通孔270C、镶嵌布线145以及柱接触140A到HBT 130构建了短而且低电阻、低电感的通路。
图3B1至3B3是示例了制造根据本发明的第三实施例的第二变化的背面互连结构的截面图。除了在本发明的第三实施例的第二变化中首先完全形成柱接触，然后形成通孔之外，本发明的第三实施例的第二变化与第一变化相似。
在图3B1中，在第一介质层105中形成开口265A和265B。在图3B2中，填充开口265A和265B(参见图3B1)以形成柱接触270A和270B。在一个实例中，柱接触270A和270B包括钨的芯导体，其由在芯导体的侧壁和底部上的衬里围绕，衬里包括Ti、TiN或其层的组合。在图3B3中，通过形成穿过第一介质层105、穿过STI 250并且到衬底100中的开口，来形成通孔270C。然后，通过进行均厚蚀刻去除上介质层107(参见图3B2)并进行可选的清洁，例如，500∶1 BHF随后Huang A和B清洁。然后，采用图4A1至4A3示例的填充方法、图4B1至4B4示例的填充方法、图4C1至4C4示例的填充方法或者图4D1至4D5示例的填充方法以及下述的填充方法填充开口，以形成柱接触270A和270B以及通孔270C。接下来进行图3A4和3A5中示例的以及上述的工艺。
图3C1至3C3是示例了制造根据本发明的第三实施例的第三变化的背面互连结构的截面图。除了在本发明的第三实施例的第三变化中在通孔形成之后形成柱接触之外，本发明第三实施例的第三变化与第一变化相似。
如上所述，参考本发明的第三实施例的第一变化，在图3C1中，通过蚀刻开口穿过介质层105，穿过STI 250并到达衬底100中，来形成通孔270C。然后使用图4A1至4A3示例的填充方法、图4B1至4B4示例的填充方法、图4C1至4C4示例的填充方法或者图4D1至4D5示例的填充方法以及下述的填充方法填充开口，以形成通孔270C。在图3C2中，在第一介质层105中形成开口265A和265C。在图3C3中，通过均厚蚀刻去除上介质层107(见图3C2)并进行可选的清洁，例如，500∶1 BHF随后HuangA和B清洁。然后，填充开口265A和265C(参见图3C2)以形成柱接触270A和270B。在一个实例中，柱接触270A和270B包括钨的芯导体，其由在芯导体的侧壁和底部上的衬里围绕，衬里包括Ti、TiN或其层的组合。接下来进行图3A4和3A5中示例的和上述的工艺。
同样，对于本发明的第三实施例的三个变化中的任何一个，衬底100可以是SOI衬底。
在下列四种将要进行的依赖于本发明的第三实施例的变化的填充通孔和/或柱接触的方法中，仅仅示例了示例性的通孔。
图4A1至4A3是示例了根据本发明的第三实施例的填充通孔或柱接触的第一方法的截面图。在图4A1中，采用例如缓冲氢氟酸(BHF)和HuangA和B清洁以清洁开口265C。然后，在开口265C的侧壁和底部上形成可选的保形绝缘层275。可以通过热氧化暴露的硅表面，或通过使用LPCVD淀积介质膜，或者采用ALD SiO2方法淀积介质膜，来形成绝缘层275。可选的绝缘层275的重要特征是其具有接近100％的保形性(例如，其具有足够的膜覆盖过孔侧壁和底部以使过孔与衬底电绝缘)。仅当希望使过孔与衬底100电绝缘时使用绝缘层275。然后，在绝缘层275之上形成保形导电衬里280，其包括由本领域公知的化学气相淀积(CVD)形成并由氢等离子体致密步骤分离的一个或者多个TiN层，如果不存在绝缘层，其在开口265C的侧壁和底部上。
在图4A2中，进行用六氟化钨(WF6)的金属有机CVD(MOCVD)W淀积，以在衬里280之上形成钨层285并填充开口265B。钨层285过填充开口265C。钨层285需要具有在填充通孔时的淀积部分期间的良好的侧壁覆盖和最小的发孔(bread loafing)(在钨层285顶部的凹口)以及在淀积的覆盖部分期间的低应力。通过在相对低的温度(例如，约350℃到约400℃)并在可以造成高拉伸应力的WF6饱和区域(例如高WF6流量)淀积膜，来获得最优的W侧壁覆盖。为了减小应力和晶片(衬底)弯曲，这样是有利的，在贫WF6区域采用最小的WF6流量进行W淀积的覆盖部分或者在最大可能温度(例如，约418℃到约450℃)进行淀积，或者两者兼有。为了减小WF6对硅的侵蚀，本领域公知混合硅烷(SiH4)或乙硼烷(B2H6)与WF6(例如硅烷或者乙硼烷CVD W成核)是有利的。
在图4A3中，进行CMP，共平面化第一介质层105和通孔270C的顶表面。可选地，可能通过采用例如双氧水(H2O2)湿法蚀刻去除多余的W并接着CMP。
图4B1至4B4是示例了根据本发明的第三实施例的填充通孔或者柱接触的第二方法的截面图。在图4B1中，采用例如缓冲氢氟酸(BHF)以及Huang A和B清洁来清洁开口265C。然后，如上所述，在开口265C的侧壁和底部上形成可选的绝缘层275。
在图4B2中，在绝缘层275之上形成保形多晶硅层290，如果不存在绝缘层，多晶硅层290则在开口265C的侧壁和底部上。如果在柱接触之下存在硅化物，那么为了避免硅化物的劣化，LPCVD多晶硅温度应在对CoSi而言当保持不高于约620℃以及对TiSi而言不高于约800℃。
在图4B3中，在多晶硅层290之上形成包括TiN的衬里280(如上所述)，并在衬里280之上形成钨层285以过填充开口265C。如上所述，为了减小应力和晶片(衬底)弯曲，采用最小的WF6流量进行W覆盖淀积或者在最大可能温度处进行淀积或者两者兼有是有利的。
在图4B4中，进行CMP，共平坦化第一介质层105和通孔270C的顶表面。
图4C1至4C4是示例了根据本发明的第三实施例的填充通孔或柱接触的第三方法的截面图。在图4C1中，使用例如缓冲氢氟酸(BHF)以及Huang A和B清洁来清洁开口265C。然后，如上所述，在开口265C的侧壁和底部上形成可选的绝缘层275。
在图4C2中，在绝缘层275之上形成包括TiN衬里280(如上所述)，，如果不存在绝缘层，衬里280则在开口265C的侧壁以及底部上。然后在衬里280之上形成保形钨层300。
在图4C3中，介质层300例如SiO2过填充开口265B钨层285。在一个实例中，氧化物层300是使用PECVD在400℃淀积的四乙氧基硅烷氧化物(TEOS)。
在图4C4中，进行CMP，共平坦化第一介质层105和通孔270C的顶表面。
图4D1至4D5是示例了根据本发明的第三实施例的填充通孔或柱接触的第四方法的截面图。在图4D1中，使用例如缓冲氢氟酸(BHF)以及Huang A和B清洁来清洁开口265C。然后，如上所述，在开口265C的侧壁和底部上形成可选的绝缘层275。
在图4D2中，在绝缘层275之上形成保形多晶硅层290，如果没有绝缘层，多晶硅层290则在开口265C的侧壁和底部上。如果在柱接触之下存在硅化物，那么为了避免硅化物的劣化，LPCVD多晶硅温度应当保持在对CoSi而言不高于约620℃以及对TiSi而言不高于约800℃。
在图4D3中，在多晶硅层290之上形成包括TiN的衬里280(如上所述)，并且在衬里280之上形成保形钨层295。为了减小应力和晶片(衬底)弯曲，采用最小的WF6流量进行W淀积或者在最大可能温度(见上文)处进行淀积或者两者兼有是有利的。为了减小WF6对硅的侵蚀，本领域公知混合乙硼烷(B2H6)与WF6是有利的。在图4D4中，在钨层295之上淀积氧化物层300(如上所述)，其过填充开口265B。在一个实例中，氧化物层300是TEOS。
在图4D5中，进行CMP，共平坦化第一介质层105和通孔270C的顶表面。
上述的第一(图4A1至4A3)和第三(图4C1至4C4)填充方法可以与本发明的第三实施例的第一变化(图3A1-3A5)连用。上述的第一(图4A1至4A3)、第二(图4B1至4B4)、第三(图4C1至4C4)以及第四(图4D1至4D5)填充方法可以与本发明的第三实施例的第二变化(图3B1-3B3)以及第三变化(图3B1-3B3)连用。
图5A和5B是示例了制造根据本发明的第三实施例的变化中的任何一种的使用可选的衬底的背面互连结构的截面图。本发明的第三实施例的所有三种变化可以采用如下所述的可选的衬底。图5A和5B分别替代图3A4和3A5。
除了由衬底310替代衬底100以外，图5A与图3A4相似，其中衬底310在下部320与上部325之间具有掩埋氧化物层(BOX)315。上部325是单晶硅或者标准SOI。下部320也可是单晶硅。在一个实例中，衬底310是其中形成了BOX 315的体硅衬底。在第二实例中，衬底310是接合的衬底并且下部320与硅层325通过掩埋氧化物层315接合在一起。硅层325厚度为T3。在一个实例中，T3在约140微米到约160微米之间，并且掩埋氧化物层315的厚度在约0.2微米到约5微米之间。硅层325可为SOI层，例如在硅层325的顶表面之下约300nm处包含附加的BOX层。BOX层315作为蚀刻开口265C(例如参见图3A2)时的硅蚀刻停止，以便开口265C具有均匀的深度和相对均匀的宽度。如上所述，在形成第一布线层110之前，金属化通孔270C。
在图5B中，为了暴露通孔270C，将衬底310减薄到厚度T4，去除所有的BOX层315(参见图5A)。这一个实例中，T4在约100微米到约150微米之间。可通过背面研磨、湿法蚀刻及其组合进行减薄。适合的湿法蚀刻剂的实例包括但不限于：氢氧化四甲基铵(TMAH)水液、氢氧化钾(KOH)乙醇液以及其他水基/乙醇基溶液。
图6A和6B是示例了制造根据本发明的第四实施例的背面互连结构的截面图。除了使用不同的衬底以及在衬底背面未暴露通孔270C(参见图6B)之外，本发明的第四实施例与第三实施例是相似的。可以结合本发明的第四实施例来实践用于形成柱接触和通孔的本发明的第三实施例的所有三种变化以及四种填充方法中的任何一种。图6A和6B分别替代图3A4和3A5。
图6A与图3A4相似，除了衬底100被替换为衬底600，衬底600包括具有厚度为T5的上衬底605。上衬底605接合到下衬底610，或者采用如图2B和2C所示例的以及上述的方法来形成。相对于P型重掺杂的下衬底610而言，上衬底是P型轻掺杂的。在第一实例中，上衬底605和下衬底610都是体硅衬底。在第二实例中，上衬底605是SOI衬底，而下衬底610是体硅衬底。可以从减薄的SOI衬底形成上衬底605或者在接合之后可以在上衬底中形成BOX层。通孔物理和电接触下衬底610并可以被轻微地嵌入到下衬底610中。在一个实例中，下衬底610的电阻率在约0.005ohm-cm到约0.05ohm-cm之间。在一个实例中，上衬底605的电阻率在约10ohm-cm到约500ohm-cm之间。在一个实例中，T5在约40微米到约100微米之间。
在图6B中，通过背面研磨、湿法蚀刻及其组合来减薄下衬底610(参见图6A)，以形成减薄的下衬底610A，其厚度为T6。在一个实例中，T6在约50微米到约100微米之间。在一个实例中，减薄的下衬底610A和通孔270C的电阻之和小于约0.4ohms每10000平方微米。
图7是具有到衬底的背面连接的示例性异质结双极晶体管的截面视图。在图7中，HBT 700包括形成在衬底705中的子集电极710，其形成在由深沟槽隔离720围绕的N阱715中并与达通路径(reach through)725联系、以及STI 730。HBT 700还包括形成在衬底705的顶部上的P型低温外延(LTE)基极735、P型多晶硅基极740、N型单晶发射极745以及多晶硅发射极750。LTE基极735包括SiGe或者SiGeC。SiGe(以及SiGeC)双极晶体管是异质结双极晶体管的实例。由与LTE基极735直接物理接触的多晶硅发射极750的部分形成单晶发射极745。类似的，由与N阱720直接物理接触的多晶硅基极的部分形成LTE基极735。
在第一介质层755中形成柱接触760，柱接触760物理和电接触多晶硅发射极750。在柱接触760与多晶硅发射极750之间存在金属硅化物层。根据本发明的各种实施例中的任何一种，还在第一介质层755中形成通孔765，该通孔765延伸到衬底705中/通过衬底705。在第二介质层770中形成镶嵌布线775。镶嵌布线770直接物理和电接触柱接触755和通孔765，由此提供了从HBT 700的发射极到衬底705的背面的电通路。应当将到HBT 700的发射极的连接考虑为示例性的，并可以将连接制造到基极或集电极达通路径。在第二介质层770和布线775的顶部上形成第三介质层780。根据需要，可以形成附加的介质层和布线层。
因而，本发明的各种实施例提供了互连结构以及制造互连结构的方法，该互连结构具有减小的电感和电阻，用于将信号连接到集成电路的电路基元。
上面给出本发明的实施例的描述以用于理解本发明。应当理解，本发明不局限于上述具体的实施例，对于本领域的技术人员而言显而易见，能够对本发明进行各种修改、重置以及替换而不背离本发明的内容。因此，旨在下列权利要求覆盖落入本发明的真实精神和范围内的所有这样的修改和改变。

Claims (48)

1.一种用于形成接触的方法，包括以下步骤：
在衬底中形成介质隔离，所述衬底具有正面和相反的背面；
在所述衬底的所述正面上形成第一介质层；
在所述第一介质层中形成浅沟槽，所述沟槽对准介质隔离并延伸到所述介质隔离；
延伸在所述第一介质层中形成的所述沟槽穿过所述介质隔离并进入到所述衬底中至小于所述衬底的厚度的深度；
填充所述沟槽并共平坦化所述沟槽的顶表面和所述第一介质层的顶表面，以形成导电通孔；
从所述衬底的背面减薄所述衬底以暴露所述通孔；
在所述衬底中和上形成异质结双极晶体管；
在所述第一介质层中形成器件接触，所述器件接触物理和电接触所述异质结双极晶体管的发射极；以及
在第二介质层中形成布线，所述第二介质层形成在所述第一介质层之上，并且所述布线直接物理和电接触所述器件接触和所述通孔。
2.根据权利要求1的方法，还包括：
在所述第一介质层中形成器件接触开口，并在填充所述沟槽并共平坦化的同时，填充所述器件接触开口并共平坦化所述填充的器件接触开口的顶表面与所述第一介质层的顶表面，以形成导电器件接触。
3.根据权利要求1的方法，还包括：
在形成所述通孔之前，在所述第一介质层中形成器件接触开口，填充所述器件接触开口并共平坦化所述填充的器件接触开口的顶表面与所述第一介质层的顶表面，以形成导电器件接触。
4.根据权利要求1的方法，还包括：
在形成所述通孔之后，在所述第一介质层中形成器件接触开口，填充所述器件接触开口并共平坦化所述填充的器件接触开口的顶表面与所述第一介质层的顶表面，以形成导电器件接触。
5.根据权利要求1的方法，其中填充所述沟槽包括：
在所述沟槽的侧壁和底部上形成绝缘层，并在所述绝缘层之上形成钨层，所述钨层具有足够填充所述沟槽的厚度；或者
在所述沟槽的所述侧壁和所述底部上形成所述钨层，所述钨层具有足够填充所述沟槽的厚度。
6.根据权利要求1的方法，其中填充所述沟槽包括：
在所述沟槽的侧壁和底部上形成绝缘层，在所述绝缘层之上形成保形多晶硅层，并在所述多晶硅层之上形成钨层，所述钨层具有足够填充所述沟槽的厚度；或者
在所述沟槽的所述侧壁和所述底部上形成所述多晶硅层，并在所述多晶硅层之上形成钨层，所述钨层具有足够填充所述沟槽的厚度。
7.根据权利要求1的方法，其中填充所述沟槽包括：
在所述沟槽的侧壁和底部上形成绝缘层；
在所述绝缘层之上形成保形钨层；以及
在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度；或者
在所述沟槽的所述侧壁和所述底部上形成保形钨层，并在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度。
8.根据权利要求1的方法，其中填充所述沟槽包括：
在所述沟槽的侧壁和底部上形成绝缘层，在所述绝缘层之上形成保形多晶硅层，在所述多晶硅层之上形成保形钨层，并在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度；或者
在所述沟槽的所述侧壁和所述底部上形成保形多晶硅层，在所述多晶硅层之上形成保形钨层，并在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度。
9.根据权利要求1的方法，其中所述沟槽延伸到并接触所述衬底中的掩埋氧化物层，并且减薄所述衬底去除了所述掩埋氧化物层。
10.一种半导体结构，包括：
介质隔离，在衬底中，所述衬底具有正面和相反的背面；
第一介质层，在所述衬底的所述正面上；
导电通孔，其延伸穿过所述第一介质层、所述介质隔离以及所述衬底，并暴露在所述衬底的所述背面；
异质结双极晶体管，在所述衬底中和上形成；
器件接触，在所述第一介质层中，所述器件接触物理和电接触所述异质结双极晶体管的发射极；以及
布线，在第二介质层中，所述第二介质层形成在所述第一介质层之上，并且所述布线直接物理和电接触所述器件接触和所述通孔。
11.根据权利要求10的结构，还包括：
附加的器件接触，延伸穿过所述第一介质层并电接触器件，所述器件形成在所述衬底中、所述第一介质层中、或者在所述衬底和所述第一介质层中。
12.根据权利要求10的结构，其中所述器件接触与所述通孔都包括相同材料的层，所述相同材料的层以相同的顺序彼此层叠。
13.根据权利要求10的结构，其中所述通孔包括在所述通孔的侧壁上的绝缘层，所述绝缘层包括TiN或者富氢的硅。
14.根据权利要求10的结构，其中所述通孔包括：
氮化钛衬里和在所述氮化钛衬里的侧壁和底部上的钨芯；或者
绝缘层、在所述绝缘层的侧壁和底部上的氮化钛衬里以及在所述氮化钛衬里的侧壁和底部上的钨芯。
15.根据权利要求10的结构，其中所述通孔包括：
多晶硅层、在所述多晶硅层的侧壁和底部上的氮化钛衬里、在所述氮化钛衬里的侧壁和底部上的钨芯；或者
绝缘层、在所述绝缘层的侧壁和底部上的多晶硅层、在所述多晶硅层的侧壁和底部上的氮化钛衬里以及在所述氮化钛衬里的侧壁和底部上的钨芯。
16.根据权利要求10的结构，其中所述通孔包括：
氮化钛衬里、在所述氮化钛衬里的侧壁和底部上的钨衬里、在所述钨衬里的侧壁和底部上的氧化物芯；或者
绝缘层、在所述绝缘层的侧壁和底部上的氮化钛衬里、在所述氮化钛衬里的侧壁和底部上的钨衬里以及在所述钨衬里的侧壁和底部上的氧化物芯。
17.根据权利要求10的结构，其中所述通孔包括：
多晶硅层、在所述多晶硅层的侧壁和底部上的钨层、在所述钨层的侧壁和底部上的氧化物芯；或者
绝缘层、在所述绝缘层的侧壁和底部上的多晶硅层、在所述多晶硅层的侧壁和底部上的钨层以及在所述钨层的侧壁和底部上的氧化物芯。
18.一种用于形成接触的方法，包括以下步骤：
在衬底的正面上形成第一介质层，所述衬底具有与正面相反的背面；
在所述第一介质层中形成导电的第一柱接触，所述第一柱接触延伸穿过所述第一介质层至所述衬底的所述正面；
从所述衬底的所述背面减薄所述衬底以形成所述衬底的新背面；
在所述衬底中形成沟槽，所述沟槽从所述衬底的所述新背面延伸到所述第一介质层，在所述沟槽中暴露所述第一柱接触的底表面；
在所述衬底的所述新背面、所述沟槽的侧壁、所述第一介质层的暴露的表面以及所述第一柱接触的暴露的表面上形成保形导电层，所述导电层的厚度不足以完全填充所述沟槽；
在所述衬底中和上形成异质结双极晶体管；
在所述第一介质层中形成器件接触，所述器件接触物理和电接触所述异质结双极晶体管的发射极；以及
在第二介质层中形成布线，所述第二介质层形成在所述第一介质层之上，并且所述布线直接物理和电接触所述第一柱接触和所述器件接触。
19.根据权利要求18的方法，还包括，从所述衬底的所述新背面去除所述导电层。
20.根据权利要求18的方法，还包括：
在形成保形导电层之前，在所述沟槽的所述侧壁上形成保形介质层。
21.根据权利要求18的方法，其中所述保形导电层包括在第二层之上的第一层，所述第一层包括铜，所述第二层包括W层、Ti层、TiN层、Ta层、TaN层或其组合。
22.一种半导体结构，包括：
第一介质层，在衬底的正面上，所述衬底具有与正面相反的背面；
导电的第一柱接触，在所述第一介质层中，所述第一柱接触延伸穿过所述第一介质层到所述衬底的所述正面；
沟槽，在所述衬底中，所述沟槽从所述衬底的所述背面延伸到所述第一介质层，在所述沟槽中暴露所述第一柱接触的底表面；
保形导电层，在所述沟槽的侧壁之上，并在所述第一介质层的暴露的表面和所述第一柱接触的暴露的表面上，所述导电层的厚度不足以完全填充所述沟槽；
异质结双极晶体管，在所述衬底中和上形成；
器件接触，在所述第一介质层中，所述器件接触物理和电接触所述异质结双极晶体管的发射极；以及
布线，在第二介质层中，所述第二介质层形成在所述第一介质层之上，所述布线直接物理和电接触所述第一柱接触和所述器件接触。
23.根据权利要求22的结构，还包括，其中所述导电层在所述衬底的所述背面之上延伸。
24.根据权利要求22的结构，还包括：
保形介质层，在所述沟槽的所述侧壁与所述导电层之间。
25.根据权利要求22的结构，其中所述保形导电层包括在第二层之上的第一层，所述第一层包括铜，所述第二层包括W层、Ti层、TiN层、Ta层、TaN层或其组合。
26.一种用于形成接触的方法，包括以下步骤：
在衬底的正面的区域中进行第一离子注入以在所述衬底中形成第一掺杂区域，所述衬底具有与正面相反的背面；
在所述衬底的所述正面上生长外延层；
在所述外延层的区域中进行第二离子注入以在所述外延层中形成第二掺杂区域，所述第二掺杂区域对准所述第一掺杂区域的至少一部分；以及
加热所述衬底与外延层，以便将所述第一和第二掺杂区域转变为连续的扩散通孔，所述连续的扩散通孔从所述外延层的顶表面延伸到所述衬底中；
在所述衬底中和上形成异质结双极晶体管；
在所述外延层的所述顶表面上形成第一介质层；
在所述第一介质层中形成第一柱接触，所述第一柱接触物理和电接触所述扩散的通孔；
在所述第一介质层中形成器件接触，所述器件接触物理和电接触所述异质结双极晶体管的发射极；以及
在第二介质层中形成布线，所述第二介质层形成在所述第一介质层之上，并且所述布线直接物理和电接触所述第一柱接触和所述器件接触。
27.根据权利要求26的方法，还包括：
在所述第一和第二离子注入之间，在所述衬底上生长氧化物层，然后去除所述氧化物层。
28.根据权利要求26的方法，其中：
所述衬底是P-型掺杂的，并具有在10ohm·cm到500ohm·cm之间的电阻率；
所述外延层是P-型掺杂的，并具有在10ohm·cm到500ohm·cm之间的电阻率；以及
所述通孔是P-型掺杂的，并具有在0.005ohm·cm到0.05ohm·cm之间的电阻率；
29.根据权利要求26的方法，其中所述外延层的厚度至少为40微米。
30.根据权利要求26的方法，还包括：
在衬底的正面的所述区域中进行所述第一离子注入以在所述衬底中形成所述第一掺杂区域的同时，在所述衬底的所述正面的附加的掺杂区域中对衬底进行所述第一离子注入以在所述衬底中形成第二第一掺杂区域，并且其中在所述衬底的所述正面上生长了所述外延层之后，在所述附加的掺杂区域之上的所述外延层的顶表面中形成凹陷。
31.根据权利要求30的方法，还包括：
对准光掩模与所述凹陷。
32.一种用于形成接触的方法，包括：
在上衬底中形成介质隔离，所述上衬底的底表面被接合到下衬底的顶表面，所述下衬底被掺杂至第一浓度并且所述上衬底被掺杂至第二浓度，所述第二浓度小于所述第一浓度；
在所述上衬底的顶表面上形成第一介质层；
在所述第一介质层中形成沟槽，所述沟槽对准所述介质隔离并延伸至所述介质隔离；
延伸在所述第一介质层中形成的所述沟槽穿过所述介质隔离并进入和穿过所述上衬底到所述下衬底或者进入到所述下衬底中至小于所述下衬底的第一厚度的距离；
填充所述沟槽并共平坦化所述沟槽的顶表面与所述第一介质层的顶表面，以形成导电通孔；
从所述下衬底的底表面减薄所述下衬底；
在所述上衬底中和上形成异质结双极晶体管；
在所述第一介质层中形成器件接触，所述器件接触物理和电接触所述异质结双极晶体管的发射极；以及
在第二介质层中形成布线，所述第二介质层形成在所述第一介质层之上，并且所述布线直接物理和电接触所述器件接触和所述通孔。
33.根据权利要求32的方法，还包括：
在所述第一介质层中形成器件接触开口，并在填充所述沟槽并共平坦化的同时；填充所述器件接触开口并共平坦化所述填充的器件接触开口的顶表面与所述第一介质层的顶表面，以形成导电器件接触。
34.根据权利要求32的方法，还包括：
在形成所述通孔之前，在所述第一介质层中形成器件接触开口，填充所述器件接触开口并共平坦化所述填充的器件接触开口的顶表面与所述第一介质层的顶表面，以形成导电器件接触。
35.根据权利要求32的方法，还包括：
在形成所述通孔之后，在所述第一介质层中形成器件接触开口，填充所述器件接触开口并共平坦化所述填充的器件接触开口的顶表面与所述第一介质层的顶表面，以形成导电器件接触。
36.根据权利要求32的方法，其中填充所述沟槽包括：
在所述沟槽的侧壁和底部上形成绝缘层；以及
在所述绝缘层之上形成钨层，所述钨层具有足够填充所述沟槽的厚度。
37.根据权利要求32的方法，其中填充所述沟槽包括：
在所述沟槽的侧壁和底部上形成绝缘层；
在所述绝缘层之上形成保形多晶硅层；以及
在所述多晶硅层之上形成钨层，所述钨层具有足够填充所述沟槽的厚度。
38.根据权利要求32的方法，其中填充所述沟槽包括：
在所述沟槽的侧壁和底部上形成绝缘层；
在所述绝缘层之上形成保形钨层；以及
在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度。
39.根据权利要求32的方法，其中填充所述沟槽包括：
在所述沟槽的侧壁和底部上形成绝缘层；
在所述绝缘层之上形成保形多晶硅层；
在所述多晶硅层之上形成保形钨层；以及
在所述钨层之上形成氧化物层，所述氧化物层具有足够填充所述沟槽的厚度。
40.一种半导体结构，包括：
介质隔离，在上衬底中，所述上衬底的底表面被接合到下衬底的顶表面，所述下衬底被掺杂至第一浓度并且所述上衬底被掺杂至第二浓度，所述第二浓度小于所述第一浓度；
第一介质层，在所述上衬底的顶表面上；
导电通孔，其延伸穿过所述第一介质层、所述介质隔离以及所述上衬底至所述下衬底或者进入到所述下衬底中至小于所述下衬底的第一厚度的距离；
异质结双极晶体管，在所述上衬底中和上形成；
器件接触，在所述第一介质层中，所述器件接触物理和电接触所述异质结双极晶体管的发射极；以及
布线，在第二介质层中，所述第二介质层形成在所述第一介质层之上，并且所述布线直接物理和电接触所述器件接触和所述通孔。
41.根据权利要求40的结构，还包括：
附加的器件接触，延伸穿过所述第一介质层并电接触器件，所述器件形成在所述上衬底中、所述第一介质层中、或者在所述上衬底和所述第一介质层中。
42.根据权利要求40的结构，其中所述器件接触和所述通孔都包括相同材料的层，所述相同材料的层以相同的顺序彼此层叠。
43.根据权利要求40的结构，其中所述通孔包括在所述通孔的侧壁上的绝缘层，所述绝缘层包括TiN或者富氢的硅。
44.根据权利要求40的结构，其中所述通孔包括：
绝缘层；以及
在所述绝缘层的侧壁和底部上的钨芯。
45.根据权利要求40的结构，其中所述通孔包括：
绝缘层；
在所述绝缘层的侧壁和底部上的多晶硅层；以及
在所述多晶硅层的侧壁和底部上的钨芯。
46.根据权利要求40的结构，其中所述通孔包括：
绝缘层；
在所述绝缘层的侧壁和底部上的钨层；以及
在所述钨层的侧壁和底部上的氧化物芯。
47.根据权利要求40的结构，其中所述通孔包括：
绝缘层；
在所述绝缘层的侧壁和底部上的多晶硅层；
在所述多晶硅层的侧壁和底部上的钨层；以及
在所述钨层的侧壁和底部上的氧化物芯。
48.根据权利要求40的结构，其中：
所述上衬底具有在40微米到100微米之间厚度，以及所述下衬底具有在40微米到100微米之间的厚度。
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