CN1196581A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构,它包括具有这样的栅极导体的晶体管,此棚极导体有由凸起的隔离结构包围的第一和第二边缘(例如STI)。源扩散自对准到所述栅极的所述第三边缘,而漏扩散自对准到所述栅极的所述第四边缘。

Description

半导体结构及其形成方法

一般地说，本发明涉及半导体隔离技术。准确地说，本发明涉及这样的浅沟槽隔离(STI)，其中绝缘材料隆起在半导体表面之上。更准确地说，本发明涉及能减少漏电的DRAM单元的晶体管的隔离结构。

当代CMOS技术使用由沟槽邻接或耦合的场效应晶体管。所述沟槽被用作浅沟槽隔离(STI)或形成沟槽电容存储单元。

在半导体器件接近任一类型的沟槽的边缘或角处，一直以来都产生寄生漏电通道。在下述论文描述的漏电机理中，寄生漏电通道由于在沟槽角附近栅极电场增强而造成，此文是T.Furukawa和J.A.Mandelman在1988年l0月9-14日的Proceedings of theElectrochemical Society Meeting(电化学学会会议)上发表的“Processand Device Simulation of Trench Isolation Corner Parasitic Device沟槽隔离角寄生器件的工艺与器件模拟”。电场由于角的曲率半径小和接近栅极导体而增强。使角变尖和使接近角处的栅极介质变薄的处理方法会使问题恶化。此外，关于角电场增强的最坏情况是，栅极导体包围着沟槽角。在形成氧化物之后对氧化物刻蚀期间，隔离沟槽中的氧化物填充物凹进到硅表面以下时会发生这种情况。

由于电场增强，角有比器件平面部分的低的阈值电压(Vt)。这样，就形成了电流导电的平行通道。可是，对于当代技术使用的器件宽度而言，器件的上平面部分流过大部分导通电流。沟槽角导电是一种寄生导电，它通常只对亚阈值(sub-threshold)漏电有相当的贡献。这种沿着角的寄生漏电电流最容易在窄MOSFET的亚阈值电流曲线的隆起部分看到。

正如从Andres Bryant，W.Haensch，S.Geissler，Jack Mandelman，D.Poindexter和M.Steger在1993年8月在IEEE Electron DeviceLetters，Vol.14，No.8发表的“The Current-Carrying Corner Inherent toTrench Isolation，沟槽隔离固有的载流角”所描述的那样，角器件在例如要求窄沟道宽度以达到高密度的DRAM的应用中甚至能支配导通电流。这种平行载流角器件对于低备用功率逻辑应用的备用电流和对于DRAM单元的漏电来说变成主要的MOSFET消耗源。此外，存在着这样的利害关系：由于在角处电力线聚集产生的增强的电场强度会冲击介质的完整性。

D.Foty，J.Mandelman，和T.Furukawa在1989年10月在Proceedingof the Electrochemical Society Meeting(电化学学会会议)上发表的论文“Behavior of an NMOS Trench-Isolated Corner Parasitic Device at LowTemperature低温下NMOS沟槽隔离角寄生器件的特性”提出，角寄生器件随温度降低的改善没有平面亚阈值斜率那么多。这样，角寄生器件在低温下可能比平面器件有更多问题。

这种角漏电问题通常用提高阈值调整(tailor)离子注入剂量来控制，不过这会使器件特性变坏。这样，需要有另外控制角的方案。

T.Ishijima等在1990年的Proceedings of the IEDM(IEDM会报)的p257上发表的论文“A Deep-Submicron Isolation Technology withT-shaped Oxide(TSO)Structure带T形氧化物(TSO)结构的深亚微米隔离工艺”中提出沟槽侧壁倒置(inversion)的问题。该文提出使用一对校准光学掩模来在邻近隔离沟槽拐角处形成T形氧化物和沿着沟槽的侧壁使用沟道截断(stop)硼离子注入。这种结构使器件离开沟槽侧壁，并提供硼来提高沿着侧壁的Vt。可是，当在这双掩模和离子注入方案中有光学掩模对准公差时，就增大了隔离，从而使得这方案不够理想。虽然M.M.Armacost等的共同转让的待批的专利申请“A Corner ProtectedShallow Trench Isolation Device，角受保护的浅沟槽隔离器件”提供一种方案来保护角而又不增大隔离，但仍然有角变尖和氧化物变薄的根本问题。这样，需要有控制角寄生的改进方法，而下述的发明就提供这种改进方法。

因此，本发明的一个目的是避免角落漏电而又不会使器件特性变坏。

本发明的另一个目的是防止栅极导体包着沟槽角。

本发明的另一个目的是避免在邻近角处栅极介质变薄。

本发明的另一个目的是避免角变尖。

本发明的再另一个目的是提供这样的晶体管，它有单独的栅极导体段和在分开的(separate)布线层上形成的衬垫栅栏栅极连接条(spacerrail gate connector)。

本发明的再另一个目的是，把栅极导体限制在有源器件区域，而隔离是与栅极导体自对准的。

本发明的再另一个目的是提供把阵列中的晶体管的单独的栅极导体段互连的布线层，其中布线层是亚极小尺寸的导电衬垫栅栏。

本发明的这些和别的目的通过包括这样的晶体管的半导体结构来实现，该晶体管包括在薄介质上的单独的栅极导体段的栅极。栅极导体基本上与薄介质一起延伸。栅极导体的顶面有相对的第一和第二边缘以及相对的第三和第四边缘。凸起的隔离物限定了栅极导体的第一和第二边缘。源极与第三边缘自对准，而漏极与第四边缘自对准。导电布线层与顶面接触。

本发明的另一个方面提供了一种形成FET的方法，此方法包括这样的步骤：形成其栅极叠层包括栅极介质层和栅极导体层的衬底，该栅极叠层有顶面；去掉栅极叠层的第一部分，并在衬底上刻蚀出沟槽，从而暴露出凸起的隔离物；淀积绝缘层并使其在栅极叠层的顶面形成平面；去掉源/漏区的栅极叠层的第二部分，以便暴露出邻近源/漏区的栅极叠层的侧壁；形成邻近暴露的栅极叠层的侧壁的隔离层；和在源/漏区的暴露部分形成源/漏扩散。

从附图和对本发明描述，就会清楚本发明的这些和其它目的、特征和优点。

如附图所说明的那样，根据下面对本发明的详细描述，就会清楚本发明的上述和其它目的、特征和优点，附图中：

图1-8是说明制造本发明的第一方面的半导体结构的几个工艺步骤中的结构的剖视图；

图9-13是说明制造本发明的第二方面的半导体结构的几个工艺步骤中的结构的剖视图；

本发明提供一种其栅极由单独的栅极导体段形成的晶体管。所述栅极导体被限制在有薄的栅极介质的有源器件区域。STI是与栅极导体自对准的。栅极介质和栅极导体在刻蚀隔离沟槽之前作为在晶片上的复盖层而形成，因而可避免使角变尖和使栅极介质变薄。导电布线层与这种栅极段接触，并且该布线层由于是通过沿着侧壁定向刻蚀导体的方法而形成的，故可具有亚极小尺寸。

在共同转让的由Dash等提出的美国专利5,173,439中描述了STI和形成STI的工艺过程，该文被结合作为本文的参考。

在本申请中所用的词“水平”定义为与半导体芯片或晶片的通常的平面平行的平面，而不管芯片实际的取向。词“垂直”表示垂直于上述水平方向的方向。前置词如“在..上”“侧”(例如“侧壁”)“高于”“低于”“在..上面”“在..下面”等是相对处在半导体芯片或晶片顶面的通常的平面来定义的，而不管芯片实际的取向。

用于图1-13中所说明的工艺步骤的单晶半导体晶片是由例如硅、锗、和砷化镓等材料形成的。因为硅使用最广泛，且大部分人都知道它的刻蚀性能，在下面的说明中将采用硅。在开始下面描述的工艺程序之前，晶片可能已经完成离子注入、扩散、氧化和其它工艺步骤。

图1-8表示根据本发明的一个方面的制造晶体管或DRAM单元的过程的步骤。现在参考图1，在可能包含芯片扩展部分或基本上是整个芯片的区域的衬底上进行“复盖”Vt沟道离子注入。例如，如果要形成器件阵列，复盖离子注入的区域基本上包括整个阵列区域。然后在同一个区域用一系列的层来形成栅极叠层12，这些层包括栅极介质14、栅极导体16和栅极顶层18。首先，热生长或淀积栅极介质复盖层(blanket)14。然后复盖(blanket)淀积栅极导体层16。栅极导体16由多晶硅形成。可在淀积期间在现场掺杂或可在淀积后进行离子注入来提供适当的栅极掺杂。最后，复盖层Si₃N₄顶层18被淀积在栅极导体16的顶上达到适当的厚度，以用作平面化刻蚀的截断层。

在下一步，涂敷光刻胶、曝光、和显影以确定将要形成沟槽的区域。沟槽可以是STI或存储电容。首先在栅极顶层介质18上刻蚀这图案。然后去掉光刻胶，在氮化物栅极顶层18上的图案被用来继续在栅极导体16上的刻蚀，并把栅极介质14暴露出来。最后，刻蚀伸展到硅衬底10，以便形成电容用的凸起的深沟槽20，如图2所示，或形成STI用的凸起的浅沟槽30，如图4所示。词“凸起的沟槽”表示这样的事实，即沟槽延伸在衬底10表面之上到达栅极叠层的顶部。在这过程中，单次掩模步骤确定沟槽与栅极叠层的边缘，并且为它们之间提供了理想的对准。这样，栅极就在两个相反侧被凸起的沟槽所包围。可是，因为栅极介质和栅极导体是在刻出沟槽之前作为复盖层而形成，故没有角变尖、没有栅极介质变薄和没有栅极卷曲。

如图3所示，存储节点绝缘层22和存储电极24在凸起的深沟槽20处形成，如D.M.Kenney提出的题为“Diffused Buried Plate TrenchDram Cell Array扩散埋藏板沟槽DRAM单元阵列”的美国专利5,264,716(“即‘716专利”)所描述的那样，该文在此结合为本文的参考。简单地说，存储节点绝缘层22用热生长氧化物、淀积氮化硅和使氮化物表面层氧化的方法形成。然后用掺杂多晶硅填充凸起的深沟槽20作为电容的存储电极24。这多晶硅可以凹进而形成绝缘环26。图3说明工艺过程中这一步骤的所述单元。

用与上述形成凸起的深沟槽相似的过程来形成凸起的浅沟槽隔离(凸起的STI)30。参考图4，经过如上述的光掩模处理和栅极叠层刻蚀步骤后，在硅衬底10上用硅刻蚀来形成凸起STI30的浅沟槽。然后沿着由此而暴露的硅表面进行热生长钝化氧化物。然后淀积四乙氧基硅烷(TEOS)来填充浅沟槽(和深沟槽20的顶部)。其后，进行平面化步骤，直到栅极叠层的氮化物盖层为止。这样，凸起的STI就在栅极叠层的侧壁近旁形成。当然，凸起的STI30可以按照类似于在‘716专利中表示的标准STI的方式与深沟槽20相交。

其后，用相似于上述的凸起的深沟槽20和凸起STI30所描述的过程来形成有源区域的源/漏区。参考图5，一个与图4的剖视图正交的剖视图，使用上述的光掩模处理和栅极叠层刻蚀来形成所希望的栅极段32的图案。这种刻蚀只在沟道区域34上留下多晶硅，其上有栅极介质14，并且确定了制造过程中的晶体管的沟道长度。在栅极叠层两侧暴露出来的硅将被扩散而成为源/漏。栅极叠层的另外两侧被凸起的存储沟槽20或凸起的STI30所包围。

在图6所说明的下一步中，在栅极叠层32的两暴露的边缘上生长或淀积介质侧壁隔离层36。隔离层36通常由沿着栅极导体16的侧壁热生长氧化物，并淀积氮化硅，再用定向刻蚀把沿水平表面的氮化物去掉，而留下沿侧壁的氮化物而形成。隔离层36形成后，晶体管39的源/漏区38用扩散或离子注入法形成。扩散或离子注入是与沿着栅极叠层32的边缘形成的隔离层36自对准的，并被凸起的STI30或凸起的存储沟槽20所包围。源/漏区38的扩散可通过淀积掺杂玻璃或掺杂多晶硅层形成。把淀积层平面化，并可用掩模处理和刻蚀来确定NMOS和PMOS区域。然后对晶片进行激活、主热循环处理(drvie-in thermalcycle)。扩散区或掺杂多晶硅可用硅化来降低电阻。用掺杂多晶硅作为源/漏区38的掺杂源具有允许形成浅结同时又为源/漏区38提供大量材料的优点。浅结减小了短沟道效应。大量材料允许硅化而无高结漏电的危险。

下面的步骤提供节点连接带、字线连接线和位线接触，而这些步骤在Wendell Noble的共同未决的专利申请“A Five Square Folded-Bitline DRAM Cell折叠位线DRAM单元”(即“Noble专利申请”)中作了描述，此申请书在此结合作为本文的参考。简单地说，淀积本征多晶硅心轴(mandrel)，并在那里形成接触开口。然后淀积重掺杂多晶硅，在节点多晶硅与节点扩散之间形成所述连接带。然后用选择性刻蚀把本征多晶硅去掉，留下重掺杂连接带。

亚极小尺寸的字线互连线40以沿着在第二本征多晶硅心轴(mandrel)46上的槽44的侧壁42的隔离层的形式形成，如图7和8所说明的那样。在淀积绝缘层48并使其平面化并止于盖层18之后，淀积本征多晶硅心轴(mandrel)46(图7)。用光刻对准方式在心轴46中形成槽44，使得侧壁42在栅极导体16的一部分上延伸。形成槽44的刻蚀穿过心轴46向下伸展而暴露出在栅极段上的氮化物盖层18。定向刻蚀从栅极导体16去掉氮化物盖层18暴露在槽44内的部分。一种例如钨、铝或掺杂多晶硅等的导体被淀积和定向刻蚀，留下沿着侧壁42(图8)的、与栅极导体16接触的亚极小尺寸导电侧壁隔离层栅栏40。

图9-13表示本发明的另一方面的步骤，其中导电的布线层140与被凸起的STI30隔离的晶体管139的栅极段132互连。晶体管139可以是逻辑电路、SRAM、或其它半导体电路的一部分。在本发明的这一方面，导电的布线层140在图5所说明的步骤之前形成。在凸起的STI30的介质被平面化(图4)之后，继续平面化，直至到达栅极导体116表面为止，如图9所示。然后淀积导电的布线层140用的第二层导体，例如掺杂多晶硅或钨，如图10所示。导电的布线层140由例如金属或金属硅化物等低导电率的材料形成。例如钨、钼、钛、或铝等金属都适用。低导电率材料可以用在本领域熟知的方法来淀积，例如用化学气相淀积。它也可用重掺杂多晶硅形成。然后也可淀积一层绝缘层150。如上(图5)所述，利用源/漏定界掩模，并刻蚀出两个导体层(栅极导体116和导电的布线层140)，使得栅极导体116基本上被限制在每个晶体管的有源区域，而导电的布线层140在STI30上延伸以便与晶体管或单元互连，如图11所示。介质隔离层152在下一步骤(图12)形成，它们覆盖栅极段和导电的布线层互连线。虽然在本发明的这一方面，互连布线不是亚极小尺寸，但是，本发明的这一方面提供较简单的制造过程，而且还提供下面要描述的其它优点。

在图9-13所说明的本发明的这个方面，在隔离层152形成之前(图11)，首先用离子注入中等剂量(少于1×10¹⁴cm^-2)的例如砷或硼的掺杂物，形成源/漏138的源/漏外延部分。然后，在隔离层152形成(图12)之后，为凸起的源/漏154淀积本征多晶硅(或本征非晶硅)，如图13所示。以低能量离子注入用于凸起的源/漏的掺杂物，以避免损伤其下的单晶硅。然后使掺杂物从多晶硅扩散，以便形成超浅的结156而不造成损伤。然后淀积一种例如钛的难熔金属，并退火以便在多晶硅的凸起的源/漏154内形成硅化物。这样，形成了超浅的结156，它既具有硅化物的低电阻，又具有非常低的漏电。这样形成的结能具有小到500的深度。当然，可以用其它对凸起的源/漏154多晶硅的掺杂方法，例如原位掺杂。

上面描述的本发明的器件和隔离结构显示出几种优点。第一，减少了STI和存储沟槽角的寄生问题，因为(1)消除了角变尖和栅极介质变薄的现象(因为栅极介质是在确定器件边缘之前在平面上形成的)；和(2)消除了沟道侧壁或栅极附近的角控制作用，因为栅极被凸起的隔离所包围--栅极不会使角卷曲。

第二，因为多晶硅栅极116不伸展到STI30的下面的电场区，对STI30下面的场掺杂和对STI厚度的要求可以放松。

第三，如Noble专利申请所描述那样，考虑到(when)把各栅极段互连的字线导体是亚极小尺寸的隔离层栅栏，各个器件栅极的布局距离可大大缩短。例如在Noble专利申请所描述DRAM单元中，可达到节省37.5％的DRAM面积的效果。

虽然在此已与其改型一起详细地描述了本发明的几个实施例并结合附图加以说明，很显然，还可提出各种进一步的改型而不超出本发明的范围。例如，各种各样的材料可用于心轴46和栅栏40或导电布线层140。可用n-或p-沟道晶体管以及相应的对多晶硅连接带和节点多晶硅的掺杂的改变来实施本发明。没有打算用上面的具体特征来把本发明限制到窄于所附的权利要求书的范围。所给出的例子只打算起说明作用而没有排它性。

Claims (20)

1.一种半导体结构，其特征在于包括：

一种晶体管，它有栅极，所述栅极包括薄的介质和单独的栅极导体段，所述栅极导体基本上与所述薄介质一起延伸，所述栅极导体的顶面有相对的第一和第二边缘以及相对的第三和第四边缘；

包着所述第一和第二边缘的凸起的隔离物；

与所述第三边缘自对准的源和与所述第四边缘自对准的漏；和

与所述顶面接触的导电布线层。

2.一种如权利要求1所叙述的半导体结构，其特征在于在平表面上的复盖薄隔离物上复盖淀积所述栅极导体，然后利用掩模工艺来确定所述栅极导体图案。

3.一种如权利要求1所叙述的半导体结构，其特征在于所述薄隔离物有延伸到所述凸起的隔离物的均匀厚度。

4.一种如权利要求1所叙述的半导体结构，其特征在于所述凸起的隔离物包括浅沟槽隔离。

5.一种如权利要求1所叙述的半导体结构，其特征在于所述凸起的隔离物包括沟槽电容。

6.一种如权利要求1所叙述的半导体结构，其特征在于所述源和漏包括凸起的源/漏。

7.一种如权利要求1所叙述的半导体结构，其特征在于所述凸起的源和漏由淀积的多晶硅和淀积的非晶硅中的一种材料形成。

8.一种如权利要求1所叙述的半导体结构，其特征在于所述凸起的源和漏由有选择地生长的硅来形成。

9.一种如权利要求1所叙述的半导体结构，其特征在于所述凸起的源和漏还包括硅化物。

10.一种如权利要求1所叙述的半导体结构，其特征在于所述凸起的源和漏包括超浅结。

11.一种半导体结构，其特征在于包括：

一种晶体管，它有栅极，所述栅极包括薄介质和单独的栅极导体段，所述栅极导体基本上与所述薄介质一起延伸，所述栅极导体的顶面有相对的第一和第二边缘，

包着所述第一和第二边缘隔离结构，所述隔离结构有邻接着所述第一和第二边缘的几乎垂直的侧壁，

所述介质具有延伸到凸起的隔离结构的基本上均匀的厚度。

12.一种形成FET的方法，其特征在于包括如下的步骤：

a)提供具有包括栅极介质层和栅极导体层的栅极叠层的衬底，所述栅极叠层有顶面；

b)去掉所述栅极叠层第一部分，在由此而暴露出来的所述衬底上刻蚀用于凸起的隔离的沟槽；

c)淀积绝缘层并使之形成向着所述栅极叠层的所述顶面的平面；

d)去掉所述栅极叠层的用于源/漏区的第二部分，并暴露出邻近所述源/漏区的所述栅极叠层的侧壁；

e)形成邻近所述栅极叠层的所述暴露的侧壁的隔离层；和

f)在所述源和漏区的暴露的部分形成源/漏扩散。

13.一种如权利要求12所叙述的方法，其特征在于所述步骤(f)是通过形成凸起的源/漏和从所述凸起的源和漏的扩散过程这样的步骤来完成的。

14.一种如权利要求13所叙述的方法，其特征在于所述凸起的源/漏是通过以下步骤来形成的：淀积非晶硅或多晶硅，使所述硅平面化和刻蚀所述硅，所述刻蚀步骤在所述源/漏区的所述暴露的部分留下所述硅的一部分。

15.一种如权利要求14所叙述的方法，其特征在于进一步包括在所述硅中掺杂的步骤。

16.一种如权利要求14所叙述的方法，其特征在于所述平面化步骤是通过抛光来完成的。

17.一种如权利要求14所叙述的方法，其特征在于所述平面化步骤是通过平面化刻蚀来完成的。

18.一种如权利要求13所叙述的方法，其特征在于所述凸起的源/漏是通过从所述源和漏区上有选择地生长硅的步骤来形成的。

19.一种如权利要求13所叙述的方法，其特征在于进一步包括使所述凸起的源和漏形成硅化物的步骤。

20.一种形成集成电路的方法，其特征在于包括如下步骤：

在半导体衬底上形成栅极，所述栅极有第一和第二边缘；

在邻近所述第一和第二边缘的所述衬底上形成隔离结构；

刻蚀所述栅极以形成第三和第四边缘；和

在邻近所述第三和第四边缘的所述衬底上形成扩散区域。

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