CN101211027B - 显示装置 - Google Patents

显示装置 Download PDF

Info

Publication number
CN101211027B
CN101211027B CN2007103058907A CN200710305890A CN101211027B CN 101211027 B CN101211027 B CN 101211027B CN 2007103058907 A CN2007103058907 A CN 2007103058907A CN 200710305890 A CN200710305890 A CN 200710305890A CN 101211027 B CN101211027 B CN 101211027B
Authority
CN
China
Prior art keywords
mentioned
projection
pattern
semi
conductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007103058907A
Other languages
English (en)
Other versions
CN101211027A (zh
Inventor
田中靖洋
川仓秀雄
菊池秀德
并木智
泽畑正人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Display Inc
Panasonic Intellectual Property Corp of America
Original Assignee
Hitachi Display Devices Ltd
Hitachi Displays Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Display Devices Ltd, Hitachi Displays Ltd filed Critical Hitachi Display Devices Ltd
Publication of CN101211027A publication Critical patent/CN101211027A/zh
Application granted granted Critical
Publication of CN101211027B publication Critical patent/CN101211027B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/20—Modifications to facilitate cooling, ventilating, or heating
    • H05K7/20954—Modifications to facilitate cooling, ventilating, or heating for display panels
    • H05K7/20963—Heat transfer by conduction from internal heat source to heat radiating structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K7/00—Constructional details common to different types of electric apparatus
    • H05K7/20—Modifications to facilitate cooling, ventilating, or heating
    • H05K7/2039—Modifications to facilitate cooling, ventilating, or heating characterised by the heat transfer by conduction from the heat generating element to a dissipating body
    • H05K7/205—Heat-dissipating body thermally connected to heat generating element via thermal paths through printed circuit board [PCB]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED

Abstract

本发明提供一种高品质的显示装置，能够抑制安装在与显示装置的绝缘性基板连接的挠性基板上的半导体芯片的发热，并且能够抑制提供给半导体芯片的电压的标准离差。本发明的显示装置，在与显示装置的绝缘性基板连接、且在其上安装有半导体芯片的挠性基板上设有散热图案，通过连接半导体芯片的散热用凸块和散热图案，来用散热图案使从半导体芯片产生的热散发出去，并且经由散热图案和散热用凸块对半导体芯片提供预定的电压，从而抑制半导体芯片中的输入电压的标准离差。

Description

显示装置
技术领域
本发明涉及显示装置，尤其涉及有效应用于在便携设备、个人电脑及电视机等中使用的液晶显示装置及有机EL(OLED)显示装置、等离子显示器、场效应型显示装置(FED)的技术。
背景技术
在显示装置中，使一对玻璃等绝缘性的基板对置，在该一对基板间形成用于进行显示的像素的结构被广泛应用。例如，在用于电视机等的透射型液晶显示装置中，在一对透明基板间密封液晶，利用在形成于其中一个基板上或两个基板上的电极之间所产生的电场来驱动液晶，由此控制光的透射率来进行显示。
在这样的显示装置中，在基板上设有用于对上述电极提供电位(或电流)的布线。该布线在基板端部与驱动电路电连接。作为将驱动电路连接在基板上的形式，公知有将作为驱动电路的半导体芯片直接粘贴在基板上的形式、将安装了作为驱动电路的半导体芯片的挠性基板连接在基板上的形式；或将驱动电路的功能赋予外部电路，仅以挠性基板连接外部电路和基板的形式等。
以往，安装了作为驱动电路的半导体芯片的挠性基板，主要使用在挠性基板上设有开口并将配置在开口部分的半导体芯片和设置在挠性基板上的布线用飞线(flying wire)等连接的TCP(Tape CarrierPackage，载体捆绑式封装)。但是，最近几年以来，不在与挠性基板上的半导体芯片对应的部位设置开口而是在挠性基板上安装半导体芯片并以异向性导电膜等连接形成在挠性基板上的布线和半导体芯片的COF(Chip On Film：覆晶薄膜)被广泛使用。
与本申请的发明相关的在先技术文献如下。
[专利文献1]：日本特开2004-61892号公报
[专利文献2]：日本特开2004-240235号公报
[专利文献3]：日本特开2002-278522号公报
发明内容
在上述COF中，由于不使用飞线，因此能使布线间隔和半导体芯片的凸块(bump)间隔与以往的TCP相比更窄。因此，与TCP相比，能够提高布线密度，且能够降低用于显示装置的半导体芯片的个数，能够抑制显示装置的成本。
但是，COF与TCP相比，能提高半导体芯片的集成度，由此导致半导体芯片的发热量提高。此外，在COF中没有在TCP中所设置的半导体芯片配置部位的挠性基板的开口，因此如何将半导体芯片产生的热散发出去的问题逐渐表露出来。此外，随着半导体芯片的集成度提高，存在输出电压因半导体芯片的从电源凸块到输出电路的距离而变得不稳定的趋势。
此外，在连接了半导体芯片的凸块和挠性基板的端子之后，为了使可靠性提高而在芯片和基板之间封入树脂，但这样有可能在树脂内残留有气泡等，在树脂密封中留有不完整地部分而损害可靠性。这些问题有可能会明显损害显示装置的显示性能。
另外，即便使用COF，也与以往的TCP一样，依然需要在半导体芯片外设置电容元件，这将制约显示装置整体成本的降低。
本发明是为了解决上述问题而做出的，其目的在于提供如下的技术：能够在显示装置具有的COF中，使半导体芯片的热量有效地散发，抑制半导体芯片中的电压变得不稳定的现象，以更高的可靠性进行芯片与挠性基板的固定。
本发明的上述及其他目的以及新的特征，将通过本发明的说明书的记载和附图而得以明确。
在本申请公开的发明中，若要简单说明其中具有代表性的发明的概要，则如下所述。
为了实现上述目的，本发明的显示装置，包括绝缘性基板、连接在上述绝缘性基板上的挠性基板、以及安装在上述挠性基板上的半导体芯片，其特征在于：上述半导体芯片具有第一长边和第二长边，在上述半导体芯片上沿着上述第一长边设有第一凸块、沿着上述第二长边设有第二凸块，上述第一凸块和上述第二凸块连接在设于上述挠性基板上的多条布线上，上述挠性基板上的上述第一凸块和上述第二凸块之间设有由与上述多条布线同层的金属层构成的图案。
在此，本发明的显示装置的特征在于，其宽度比上述多条布线的每一条的宽度宽。另外，本发明的显示装置的特征在于，上述图案从上述挠性基板上的安装有上述半导体芯片的部位延伸到上述挠性基板上的未安装上述半导体芯片的部位而形成，在未安装上述半导体芯片的部位中，上述图案形成在上述挠性基板和保护膜之间。
本发明的显示装置的特征还在于：上述半导体芯片具有与上述第一长边正交的第一短边和第二短边，上述图案经由上述第一短边和上述挠性基板之间，从安装有上述半导体芯片的部位延伸到未安装上述半导体芯片的部位而形成。
另外，本发明的显示装置的特征在于：在上述半导体芯片上，在上述第一凸块和上述第二凸块之间形成有第三凸块，上述图案和上述第三凸块相连接。在此，也可以是上述第三凸块沿着上述第一长边设有多个。另外，也可以是，上述第三凸块的面积大于上述第一凸块的面积和上述第二凸块的面积。
另外，本发明的显示装置的特征在于：上述挠性基板在设有上述图案的区域的一部分上具有开口。也可以是，在上述挠性基板的开口中，在上述图案的一部分上具有开口。另外，既可以是上述挠性基板的开口设在安装有上述半导体芯片的部位，也可以是上述挠性基板的开口设在未安装上述半导体芯片的部位。
另外，本发明的显示装置的特征在于：上述图案具有第一图案和第二图案，在上述第一图案和上述第二图案之间形成有电容。在此，也可以是，上述第一图案设在上述挠性基板和上述半导体芯片之间，上述第二图案设在上述第一图案和上述半导体芯片之间，在上述第一图案和上述第二图案之间设有绝缘层。
另外，也可以是，在与上述挠性基板的安装有上述半导体芯片的面相反一侧的面设有背面图案，上述图案连接在上述第三凸块中的一部分上，上述背面图案连接在上述第三凸块的与上述一部分不同的部分上。
除上述之外，本发明的显示装置，也可以是包括绝缘性基板、连接在上述绝缘性基板上的挠性基板、以及安装在上述挠性基板上的半导体芯片，其中，上述半导体芯片具有第一长边和第二长边，在上述半导体芯片上沿着上述第一长边设有第一凸块、沿着上述第二长边设有第二凸块，在上述第一凸块和上述第二凸块之间设有多个第三凸块和多个第四凸块，在上述挠性基板上设有与上述多个第三凸块共用连接的第一图案和与上述第四凸块共用连接的第二图案。
在此，本发明的显示装置的特征在于：上述第一图案和上述第二图案在上述半导体芯片和上述挠性基板之间形成有电容。另外，也可以是，上述第一图案设在上述半导体芯片和上述挠性基板之间，上述第二图案设在上述第一图案和上述半导体芯片之间，上述第一图案和上述第二图案在上述挠性基板上的未安装上述半导体芯片的部位形成有电容。
也可以是，上述第一图案和上述第二图案为梳齿形状，通过将上述第一图案的梳齿和上述第二图案的梳齿交替配置而形成上述电容。在此，也可以是，上述第一图案被施加提供给上述半导体芯片的第一电压，上述第二图案被施加提供给上述半导体芯片的第二电压。
简单说明由本发明申请所公开的发明中具有代表性的技术方案所得到的效果如下。
根据本发明的显示装置，能够在显示装置具有的COF中，使半导体芯片的热量有效地散发，抑制半导体芯片中的电压变得不稳定的现象，以更高的可靠性进行芯片与挠性基板的固定。
附图说明
图1是表示本发明的实施例的漏极驱动器的俯视图。
图2是表示本发明的实施例的显示装置的概要结构的框图。
图3是图1所示的漏极驱动器的剖视图。
图4是表示本发明的另一实施方式的漏极驱动器的俯视图。
图5是表示本发明的另一实施方式的漏极驱动器的俯视图。
图6是表示本发明的另一实施方式的漏极驱动器的俯视图。
图7是表示图6所示的漏极驱动器的剖视图。
图8是表示本发明的另一实施方式的漏极驱动器的俯视图。
图9是表示图8所示的漏极驱动器的剖视图。
图10是表示本发明的另一实施方式的漏极驱动器的俯视图。
图11是表示图10所示的漏极驱动器的剖视图。
图12是表示本发明的另一实施方式的漏极驱动器的俯视图。
图13是表示本发明的另一实施方式的漏极驱动器的俯视图。
图14是表示本发明的另一实施方式的漏极驱动器的俯视图。
图15是表示图14所示的漏极驱动器的剖视图。
图16是表示本发明的另一实施方式的漏极驱动器的俯视图。
图17是表示本发明的另一实施方式的漏极驱动器的俯视图。
图18是表示本发明的另一实施方式的漏极驱动器的俯视图。
图19是表示本发明的另一实施方式的漏极驱动器的俯视图。
图20是表示本发明的另一实施方式的漏极驱动器的俯视图。
图21是表示本发明的另一实施方式的漏极驱动器的俯视图。
图22A、22B、22C是表示图21所示的电容的其他实施方式的电容的图。
图23是表示本发明的另一实施方式的漏极驱动器的俯视图。
图24是表示本发明的另一实施方式的漏极驱动器的俯视图。
图25是表示图24所示的漏极驱动器的剖视图。
图26是表示图24所示的漏极驱动器的另一结构的剖视图。
图27是表示图24所示的漏极驱动器的另一结构的剖视图。
具体实施方式
以下，参照附图详细说明本发明的实施例。
另外，在用于说明实施例的全部附图中，对具有相同功能的部件施加相同的标号，省略对其的重复说明。
[实施例]
本发明涉及有效应用于液晶显示装置及有机EL(OLED)显示装置、等离子显示器、场效应型显示装置(FED)等显示装置的技术。
以下，对液晶显示装置的结构加以说明。液晶显示装置包括液晶显示面板、驱动电路、背光灯及外壳等。液晶显示面板包括形成有TFT(薄膜晶体管)的TFT基板、与TFT基板相对设置的对置基板、以及密封在TFT基板和对置基板之间的液晶组成物。驱动电路包括对设置在TFT基板上的栅极线提供扫描信号的栅极驱动器、对设置在TFT基板上的漏极线提供影像信号的漏极驱动器、以及对这两个驱动器提供影像数据和定时信号的TFT控制电路(也称为T-CON)等。
图2示出构成液晶显示装置的部件中设有的TFT基板(SUB1)、栅极驱动器(GD)、漏极驱动器(DD)、以及TFT控制电路等的印刷电路板(PCB)。在实际的液晶显示装置中，还需要除了上述之外的其他构成元件，但因为与本发明申请没有直接关系所以省略图示。TFT基板包括由玻璃或塑料构成的绝缘性基板、由在该绝缘性基板的一个面上形成的栅极线和漏极线等构成的绝缘性基板上的布线、以及TFT等。另外，虽然有时TFT基板还包括由形成在绝缘性基板的另一面的偏振片、相位差片等构成的光学部件，但在本发明的说明书中省略对这些光学部件的说明。形成在绝缘性基板上的多条栅极线(或扫描线)(GL)被并列设置，在与栅极线正交的方向上多条漏极线(或影像线)(DL)被并列设置。栅极线和漏极线的条数取决于液晶显示装置的分辨率，但在图2中仅示出其一部分。在2条栅极线(GL)和2条漏极线(DL)所包围的部位形成像素区域(PX)。像素区域部分在TFT基板上按矩阵状配置。在各像素区域中，设有在栅极线上连接栅电极(也包含一体形成的情况)、且在漏极线上连接漏电极的TFT。此外，TFT的源电极连接在像素电极上。像素电极使电场在设于未图示的对置基板上的对置电极之间产生，从而驱动在两个电极之间存在的液晶组成物中的液晶分子，由此控制光的透射率来进行显示。此外，在绝缘性基板上形成有未图示的保持电容线，在像素电极和保持电容线之间形成有保持电容。
在本说明书中，在TFT基板上形成有TFT，但并没有特别限制，也可以是象二极管那样的2端子元件。另外，像素电极具有在设于对置基板上的对置电极之间产生电场的结构，但也可以是如所谓的横向电场方式(IPS方式)那样在设于TFT基板侧的对置电极和像素电极之间产生与TFT基板平行的电场并用上述平行的电场驱动液晶分子的结构。另外，并不限于在像素电极和保持电容线之间形成保持电容的结构，也可以是在与像素电极相邻的栅极线之间形成保持电容那样的结构。此外，也可以在TFT基板上设置虚设的漏极线和栅极线、或用于防止静电损坏的布线等。另外，在本说明书中，将薄膜晶体管的电极中连接在像素电极的一侧取为源电极，但源电极与漏电极的关系有时也因偏压的关系而发生互换。也可以将连接在像素电极上的电极称为漏电极，将上述漏极线称为源极线，将上述漏极驱动器称为源极驱动器。
连接在栅极线上的栅极驱动器(GD)和连接在漏极线上的漏极驱动器(DD)配置在TFT基板的周边。漏极驱动器还连接在设有TFT控制电路的印刷电路板(PCB)上。栅极驱动器和漏极驱动器包括：由树脂构成的如基膜那样的挠性基板、形成在挠性基板上的布线层、安装在挠性基板上且连接在布线层上的半导体芯片。栅极驱动器和漏极驱动器的结构将在后面详细说明。从液晶显示装置的外部对印刷电路板输入电源电压、显示数据、以及控制信号等。在印刷电路板上除了安装有对栅极驱动器和漏极驱动器提供定时信号等的TFT控制电路之外，虽无特别限制，但还安装有用于生成灰度电压的电源电路等。
在图2中，印刷电路板仅连接在漏极驱动器上。针对栅极驱动器的定时信号、电源电压以及时钟信号等从印刷电路板经由漏极驱动器内的布线层和形成在TFT基板上的布线而提供。此外，取为栅极驱动器间的定时信号、电源电压、时钟信号等的传送也经由形成在TFT基板上的布线进行的结构。但是，并不限于这样的结构，也可以是栅极驱动器也与漏极驱动器同样地连接在印刷电路板上的结构。此外，也可以是印刷电路板仅连接在栅极驱动器上，提供给漏极驱动器的影像数据、定时信号等经由栅极驱动器的布线和设在TFT基板上的布线提供的方式。也可以将设置在印刷电路板上的电源电路或TFT控制电路的一部分功能设在漏极驱动器内、栅极驱动器内或TFT基板上。虽然也存在仅对安装在挠性基板上的半导体芯片使用漏极驱动器、栅极驱动器这样的称呼的情况，但在本说明书中，包含半导体芯片以及安装了半导体芯片的挠性基板而称为漏极驱动器、栅极驱动器。
在上述说明中，对液晶显示装置进行了详细说明，但对于有机EL(OLED)显示装置，由于上述的TFT基板、漏极驱动器、栅极驱动器的结构也能成立，因此能够应用本发明。另外，在等离子显示装置、场效应型显示装置(FED)等显示装置中，尽管不使用TFT基板，但只要是在绝缘性基板上形成像素区域，在绝缘性基板的周围设有相当于上述那样的漏极驱动器或栅极驱动器的驱动电路的结构，就能够应用本发明。
图1是表示图2的漏极驱动器(DD)的详细结构的图。图1中的上边连接在TFT基板上，下边连接在印刷电路板上。在漏极驱动器中，在由树脂构成的挠性基板(F-SUB)上安装有半导体芯片(IC)。另外，在挠性基板上设有用于电连接半导体芯片的输入凸块(BMP1)和印刷电路板的端子的第一布线(W1)、以及用于连接半导体芯片的输出凸块(BMP2)和形成在TFT基板上的端子的第二布线(W2)。另外，在第一布线的端部形成有连接在半导体芯片的凸块和印刷电路板的端子上的端子部分。只要没有特别说明，则在本说明书中这些端子部分也认为是第一布线的一部分，包含在第一布线中。同样地，第二布线也取为包含连接在半导体芯片的凸块和TFT基板的端子上的端子部分。
在图1中，沿着半导体芯片的相对的长边的各条边形成有输入凸块和输出凸块，在输入凸块和输出凸块之间设有散热图案(PTN)。散热图案用于使半导体芯片产生的热散发，其一部分设在挠性基板和半导体芯片之间。此外，散热图案用与设在挠性基板上的第一布线或第二布线相同的材料形成。当对设置在挠性基板上的整个面上的由铜等构成的金属层进行蚀刻而形成第一布线和第二布线时，散热图案也一并形成。就是说，散热图案没有与第一布线、第二布线以及后面说明的第三布线(W3)重叠的部位。换言之，在挠性基板上安装半导体芯片之前的状态下，散热图案、第一布线、第二布线及第三布线电绝缘。此外，散热图案的宽度形成得比第一布线、第二布线以及第三布线的宽度宽。另外，散热图案从安装有挠性基板的半导体芯片的部位形成到未安装半导体芯片的部位。即，设置在半导体芯片和挠性基板之间的散热图案跨过半导体芯片的相对的2个短边部分，在比半导体芯片更靠外的一侧延伸。这样一来，通过使散热图案跨过半导体芯片的2个短边部分而延伸，能够提高散热效率，但即便是仅跨过任一个短边部分或不跨过短边而仅形成在半导体芯片和挠性基板之间，也能够得到散热效果。
此外，在挠性基板上设有第三布线(W3)作为不与半导体芯片连接的布线。第三布线是直接连接印刷电路板和TFT基板的布线，是对对置电极、保持电容线或用于防止静电破坏的布线等提供预定的电位，并对栅极驱动器提供定时信号、电源电压及时钟信号等的布线。该第三布线形成在挠性基板上的离开半导体芯片的部位。散热图案从半导体芯片的短边部分延伸到第三布线附近。在图1中，在漏极驱动器的左右各设有1条第三布线，但并不限于设置1条，也可以设置多条第三布线。另外，第三布线与第一布线、第二布线相比是较粗的布线，但这并没有特别限制。
另外，在图1中，在沿着半导体芯片的相对的长边的每一条而设置的输入凸块和输出凸块之间设有多个用于与散热图案连接的第三凸块(BMP3)。多个第三凸块被与半导体芯片的长边平行地排列多列。在本实施方式中，取为用于散热的第三凸块的每一个的面积大于输入凸块或输出凸块的每一个的面积。由此，能够将来自半导体芯片的热有效率地传导至散热图案。另一方面，也可以将用于散热的第三凸块的每一个的面积取为与输入凸块或输出凸块的每一个的面积相同。由此，不需要形成较大的凸块，容易进行半导体芯片的制造。另外，虽然在图1中沿着半导体芯片的相对的长边设置了两列第三凸块，但并不限于此。例如，可以仅形成1列比图1所示的第三凸块大的凸块。另外，既可以设置多列，也可以使例如靠近输出凸块一侧的第三凸块的每一个的面积不同于靠近输入凸块一侧的第三凸块的每一个的面积。即，越接近输出凸块，半导体芯片的内部电压越高，有由输出放大器等电路导致发热量增加的倾向，因此为了以更好的效率使半导体芯片的热量散发出去，也可以使靠近输出凸块一侧的第三凸块的每一个的面积大于靠近输入凸块一侧的第三凸块的每一个的面积。当然，也可以不使第三凸块的面积在输出凸块侧和输入凸块侧不同，而是使第三凸块的形成密度在输出凸块侧和输入凸块侧不同。此外，也可以使长度方向的中心部分的第三凸块的每一个的面积不同于长度方向的端部侧(半导体芯片的相对的短边侧)的第三凸块的每一个的面积。也就是说，考虑到长度方向上的中心部分的热量难以散发出去的情况，而使长度方向的中心部分的第三凸块的每一个的面积大于长度方向的端部侧的第三凸块的每一个的面积。当然，在这种情况下，也可以不使面积不同，而是使第三凸块的配置密度不同。另外，本发明的散热图案具有覆盖半导体芯片的主面的结构，因此能够得到屏蔽效果。另外，也可以经由半导体芯片上的布线层而将预定的输入凸块和第三凸块电连接，来向散热图案提供预定的电位。
图3是图1的漏极驱动器的剖视图。挠性基板(F-SUB)上设置有与半导体芯片(IC)的输入凸块(BMP1)连接的第一布线、与半导体芯片的输出凸块(BMP2)连接的第二布线。另外，在第一布线与第二布线之间，设置有散热图案。第一布线、第二布线以及散热图案，由设置在挠性基板上的铜箔等构成的金属层(W1-1、W2-1、PTN-1)、和设置在金属层上的电镀层(W1-2、W2-2、PTN-2)形成。在挠性基板上的整个面形成金属层和电镀层并对它们进行刻蚀从而进行图案化的方法是较为普遍的，但不特别限于该方法，也可以用印刷这样的方法形成。第一布线、第二布线、散热图案分别与半导体芯片的输入凸块(BMP1)、输出凸块(BMP2)、第三凸块(BMP3)连接。并且，由于外界空气会阻断各凸块与布线及散热图案的连接部位，所以在半导体芯片与挠性基板之间填充由树脂形成的下层膜(UF)作为保护膜。在现有技术中说明的TCP(Tape Carrier Packaging：载体捆绑式封装)中，挠性基板的安装半导体芯的位置形成有开口，但在本发明的COF中，挠性基板的安装半导体芯片的位置没有形成开口。因此，下层膜将从形成有半导体芯片的一例注入。
在图3中，半导体芯片的挠性基板侧的面与挠性基板平行。但是，会发生由于在挠性基板上安装半导体芯片时的键合工具的表面平坦度而使得二者不平行的情况。因此，也可以形成输入凸块和输出凸块的高度与第三凸块的高度不同的结构。另外，也可以不是使凸块本身的高度不同的结构，而是通过使凸块之下形成的半导体芯片上的绝缘膜或布线层的厚度不同或将其除去来使凸块顶端的高度不同的结构。
图4是表示另一漏极驱动器的图。在图中也是上边与TFT基板连接，下边与印刷电路板连接。图4的漏极驱动器与图1的漏极驱动器类似，因此对与图1的说明重复的点省略记载。图4的漏极驱动器中安装的半导体芯片的输出凸块，沿半导体芯片的一个长边和2个相对的短边设置。通过从1个半导体芯片得到更多的输出，能够降低在1个液晶显示装置中使用的漏极驱动器的数量，能够降低整体的部件成本。设置于半导体芯片的3个边的输出凸块，经由与上述输出凸块对应设置的第二布线而与TFT基板的端子电连接。由于输出凸块设置于半导体芯片的3个边，因此半导体芯片的输入凸块沿剩余的1个边设置。并且，设置于半导体芯片和挠性基板之间的图案散热图案(PTN)，从设置有输入凸块的边的一部分向没有安装半导体芯片的位置引出。但是，在图1的漏极驱动器和图4的漏极驱动器中，设置于半导体芯片和挠性基板之间的图案散热图案，经由输出凸块和输入凸块之间而被引出到没有安装半导体芯片的位置，所引出的图案散热图案设置于由第一布线、第二布线、第三布线所围成的区域内。
在图4中，与图1的结构相同，图案散热图案与半导体芯片的第三凸块电连接。图4的图案散热图案还与第四凸块(BMP4)电连接，该第四凸块与输入凸块设置在同列。在图4中，为第四凸块的形状是与输入凸块相同的形状，凸块间的间距也与输入凸块相同，但也可以是输入凸块的面积与第四凸块的面积不同的结构，也可以是输入凸块间的间距与第四凸块间的间距不同的结构。另外，也可以是预定的输入凸块和第四凸块经由半导体芯片上的布线层电连接，对图案散热图案提供预定电位的这样结构。当然，还可以是不形成第四凸块的结构，即、也可以是在图案散热图案从半导体芯片与挠性基板之间向没有安装半导体芯片的位置引出的部位未形成凸块的结构。
图5是表示另一漏极驱动器的俯视图。在图中也是上边连接TFT基板，下边连接印刷电路板。与图4相同，与图1的说明重复的点省略记载。图5的漏极驱动器中安装的半导体芯片的输出凸块，沿半导体芯片的2个相对的长边和2个相对的短边设置。对于靠近印刷电路板侧的长边(图中的下侧)，在其两端侧设置有输出凸块，在其中央侧(两端侧的输出凸块所夹的部位)设置有输入凸块。通过这样的结构，与图4的漏极驱动器相比能够减小半导体芯片的大小，或者如果半导体芯片的大小相同则能够增加输出凸块的数量，能够进一步降低液晶显示装置整体的部件成本。设置于半导体芯片的4个边的输出凸块，经由与该输出凸块对应设置的第二布线，与TFT基板的端子电连接。设置于半导体芯片和挠性基板之间的图案散热图案(PTN)，从在靠近印刷电路板侧的长边(图中的下侧)的两端侧设置的输出凸块与设置于其间的输入凸块之间向没有安装半导体芯片的部位引出。在图5的漏极驱动器中，设置于半导体芯片和挠性基板之间的图案散热图案，经由输出凸块和输入凸块之间而被引出到没有安装半导体芯片的部位，所引出的图案散热图案设置于由第一布线、第二布线、第三布线所围成的区域内。另外，图5的图案散热图案还与第四凸块(BMP4)电连接，该第四凸块与输入凸块设置在同列。在图5中，第四凸块的形状、凸块间的间距与输入凸块相同，但也可以是第四凸块的形状、凸块间的间距与输入凸块的形状、凸块间的间距不同的结构。另外，与图4相同，也可以是预定的输入凸块和第四凸块经由半导体芯片上的布线层电连接，对散热图案提供预定电位的结构。当然，可以使第四凸块与输出凸块形状相同，或与输出凸块的间距相同，还可以是不形成第四凸块的结构。
图6是表示本发明的另一实施方式的漏极驱动器的图。在图6中也是上边连接TFT基板，下边连接印刷电路板。本实施方式是对图1加以变更的实施方式，因此与图1的说明重复的点省略记载。图6的漏极驱动器的特征在于，在形成有散热图案(PTN)的部位的挠性基板(F-SUB)上设置有开口(HL1)。在本实施方式中，在挠性基板的左右各设置3个圆形开口，但开口的形状和数量不特别限于此。
图7是图6所示的实施方式的漏极驱动器的剖视图。设置在挠性基板上的散热图案，由以铜箔等构成的金属层(PTN-1)、和设置在焊料抗蚀剂(SR)与金属层之间的电镀层(PTN-2)形成。并且，在形成有散热图案的挠性基板上，设置有图6所示的开口(HL1)。在本实施方式中，在设置有开口的部位的金属层(PNT-1)的表面形成电镀层(PNT-2)。由此，能够防止金属层直接暴露在外部。由于散热图案的一部分没有覆盖挠性基板，所以散热效果更好。
图8是图6和图7的实施方式的变形例。在图8的漏极驱动器中，不仅在挠性基板上设置有开口(HL2)，在焊料抗蚀剂(SR)上也设置有开口(HL2)。由此，焊锡附着性提高，因此对印刷电路板的连接变得容易。在本实施方式中，在散热图案中也设置有开口(HL2)。所以散热效果更好。
图9是图8所示的实施方式的漏极驱动器的剖视图。在本实施方式中，如前所述，不仅在挠性基板上设置有开口(HL2)，在焊料抗蚀剂(SR)上也设置有开口(HL2)。在由两个表面形成有电镀层(PNT-2)的金属层(PNT-1)构成的散热图案上也设置有开口(HL2)。所以散热效果更好。在本实施方式中，使散热图案的开口小于挠性基板的开口和焊料抗蚀剂的开口(HL2)，但不特别限于此，也可以是不在散热图案上设置开口的结构。
图10是图6和图7的实施方式的变形例。图10的漏极驱动器，在挠性基板的形成有半导体芯片的部位设置有开口(HL3)。由此，通过在作为热源的半导体芯片的下侧设置开口，能够得到更好的散热效果。
图11是图10所示的实施方式的漏极驱动器的剖视图。在本实施方式中，如前所述，在挠性基板的形成有半导体芯片的部位设置有开口(HL3)。在开口部位，在金属层(PNT-1)的表面形成电镀层(PNT-2)。在本实施方式中，是半导体芯片的散热用凸块(BMP3)与开口重叠的结构，但也可以做成在形成有散热用凸块的位置不设置开口的结构。
图12是图6和图7的实施方式的变形例。在图12的漏极驱动器中，在挠性基板的形成有半导体芯片的部位设置有矩形形状的开口(HL4)。与图10的实施方式相比，开口面积大，所以能够期待更好的散热效果。在本实施方式中，也是半导体芯片的散热用凸块(BMP3)与开口重叠的结构，但也可以做成在形成有散热用凸块的位置不设置开口的结构。
在图13的实施方式中，在挠性基板上设置有由金属构成的第一散热图案(PT1)和第二散热图案(PT2)。形成在挠性基板上的第一散热图案与用于跟印刷电路板的端子电连接的第四布线(W4)一体地形成，第二散热图案与用于跟印刷电路板的端子电连接的第五布线(W5)一体地形成。在本实施方式中，是在挠性基板上第一散热图案与第二散热图案不电连接的结构。从印刷电路板经由第四布线对第一散热图案提供第一电压，经由第五布线对第二散热图案提供第二电压。不特别进行限制，也可以是例如电源电压作为第一电压，GND(接地)电压作为第二电压。并且，第一散热图案伸出到图中右侧，第二散热图案伸出到图中左侧。通过做成这样的结构，与先前说明的实施方式相同，能够用2个散热图案将半导体芯片的热高效地散发出来。并且，将2个散热图案分别做成梳型形状，并将这些梳齿交替配置，由于做成这样的结构，能够在2个散热图案间形成电容。即、按照上述结构，能够在电源与GND之间形成电容。并且，有时为了抑制半导体芯片内部的电位降，在半导体芯片上分散地设置多个对半导体芯片提供电源的电源用凸块、或提供GND的GND用凸块。在这样的结构下，通过将电源用凸块或GND用凸块与本实施方式的2个散热图案连接，能够以低阻抗向半导体芯片提供来自印刷电路板的电压。以往，在设置了多个电源用凸块或GND用凸块的情况下，需要分散地设置从印刷电路板对这些凸块提供电压的挠性基板上的布线，或在挠性基板上复杂地引绕布线，但本实施方式不需要那样，就能够简单地进行挠性基板的布线，并能够减少挠性基板的端子数。并且容易进行印刷电路板的电压供给图案的引绕。在以上记载中，采用了电源用凸块或GND用凸块，但不限于此，也可以分别替换成提供第一电压的第一凸块或提供第二电压的第二凸块。在以下的实施方式中也相同。
图14是图13的实施方式的变形例。在本实施方式中设置有金属构成的第一散热图案(PT1)和第二散热图案(PT2)。与图13的实施方式的差别在于，将第一散热图案设置于挠性基板的半导体芯片侧，将第二散热图案设置于挠性基板的与半导体芯片相反的一侧。详细的结构用后述的图15来说明。与先前的实施方式相同，第一散热图案与用于跟印刷电路板的端子电连接的第四布线(W4)一体地形成。第二散热图案通过设置于挠性基板的开口，与用于跟印刷电路板的端子电连接的第五布线(W5)电连接。其部位在图中未示出。在挠性基板上，第一散热图案和第二散热图案不电连接，但不特别限制，作为第一电压提供电源电压，作为第二电压提供GND(接地)电压。在半导体芯片中，设置有多个电源用凸块(BMP3-1)和提供GND的GND用凸块(BMP3-2)，电源用凸块与第一散热图案连接。另外，GND用凸块经由设置于挠性基板的开口与第二散热图案连接。在该结构中，需要将第二散热图案设置于挠性基板的背面，但通过第一散热图案和第二散热图案能将半导体芯片的热从设置于挠性基板两面的散热图案散发出来，散热效果好。并且，与先前的实施方式相比能够增大半导体芯片下的散热图案的宽度，因此能够以更低的阻抗对半导体芯片提供电压，能够形成更大的电容成分。通过这样的结构，不需要旁路电容作为外围零件，能够降低零件费。
图15是图14的实施方式的A-A’的剖视图。夹着挠性基板设置有第一散热图案和第二散热图案。设置于半导体芯片的电源用凸块与第一散热图案连接，GND用凸块经由设置于挠性基板的开口与第二散热图案连接。在本实施方式中，将GND用凸块连接于在挠性基板的背面设置的第二散热图案，因此，使GND用凸块的高度高于电源用凸块的高度。但是，不限于这种结构，也可以是用其他金属预先填充设置于挠性基板的开口的结构。另外，还可以是不需要交替设置电源用凸块和GND用凸块，而将电源用凸块排列于半导体芯片的相对的长边的一边侧，将GND用凸块排列于另一边侧这样的结构。
在图16的实施方式中，在半导体芯片上设置有多个电源用凸块(BMP3-1)和提供GND的GND用凸块(BMP3-2)，还设置有共用连接这些凸块的第五布线(W5)和第六布线(W6)。即、如先前所述，有时为了稳定地提供电源或GND而在半导体芯片中设置多个电源用凸块或GND用凸块。在本实施方式中，通过用第五布线或第六布线共用连接这些凸块，能够实现低阻抗。这里，多个电源用凸块(BMP3-1)和提供GND的GND用凸块(BMP3-2)，形成得比输出凸块(BMP2)和输入凸块(BMP1)大。由此能够高效地放出半导体芯片的热。
图17是图16的实施方式的变形例。在本实施方式中，第五布线(W5)和第六布线(W6)与输入凸块(BMP1)连接。与这些布线连接的输入凸块是输入电压或GND的凸块。第五布线、第六布线以及连接于输入凸块的第一布线设置于半导体芯片的1个长边侧，因此，能够使输出凸块从半导体芯片的3个边进行输出。
在图18的实施方式中，用多个第五布线和多个第六布线对多个电源用凸块(BMP3-1)和提供GND的GND用凸块(BMP3-2)提供电源和GND。通过该结构，能够进一步降低阻抗。在本实施方式中，是按每3个配1条的比例将电源用凸块或GND用凸块与第五布线或第六布线连接的结构，但不限于此。但是，通过做成用1条布线对多个凸块提供电压的结构，能够在GND用凸块的间隙设置第五布线，能够使布线不交叉地形成在1个平面上。当然，如果着眼于没有布线交叉，也可以做成仅对GND用凸块的多个凸块用1条布线提供电压，并将电源用凸块的所有凸块共用连接这样的结构。在本实施方式中，从半导体芯片的长边侧引出第五布线和第六布线，但也可以是如图16那样，从短边侧引出2条布线或仅引出第五布线的结构。
图19是图16的实施方式的变形例。在本实施方式中，做成将第五布线和第六布线形成为梳齿状并使这些布线在挠性基板上俯视啮合的结构。由此，能够在挠性基板上在电源与GND之间形成电容，能够如前所述减少零件点数。并且，通过做成这样的结构能够提高散热效果。形成了电容的梳齿的组合，被设置在挠性基板上的半导体芯片与第三布线之间的没有形成其他布线的部位。但是不限于此，也可以是与半导体芯片重叠这样的结构，或设置于半导体芯片下的结构。
图20的实施方式是在图18的实施方式中附加了电容的结构。对共用连接在设置于半导体芯片与挠性基板之间的多个电源用凸块上的1条第五布线和共用连接在多个GND用凸块上共用连接的1条第六布线的每一个设置梳齿，并使这些梳齿啮合，由此形成电容。当然，如先前所述，也可以是使电源用凸块的所有凸块共用连接的结构。
图21表示着眼于在挠性基板上形成电容的实施方式。在本实施方式中，将不经由半导体芯片的第三布线(W3)的一部分和与半导体芯片的输入凸块(BMP1)连接的第一布线(W1)的一部分形成为梳齿状，并使这些梳齿啮合，由此形成电容。如先前所述，形成电容的部位不特别限制。并且，在本实施方式中，在第一布线与第三布线之间形成电容，但也可以是使2条第一布线的一部分形成为梳齿状，在2条第一布线之间形成电容的结构。
图22A、22B、22C示出由配置在挠性基板上的布线形成的电容的其他方式。在图21的实施方式中，将第一布线和第三布线做成梳齿状，并将这些梳齿配置于套管中，从而形成电容，但在图22A中，将梳齿的每个齿再做成梳齿，并将这些梳齿交替地配置。在图22B中，倾斜地形成对梳齿的每个齿设置的齿。另外，在图22C中，将一个布线做成漩涡状，将另一布线在该漩涡之间设置成漩涡状。在图22C中，设置有2个漩涡，但也可以是1个或3个以上。通过这样的结构，能够进一步增加电容。
图23的实施方式中，在半导体芯片与挠性基板之间设置有上述的电容。由此能够实现更高的电容。在本实施方式中，没有对半导体芯片设置散热用图案凸块，但能够通过形成电容的金属布线在挠性基板上的较大范围内放出半导体芯片的热，能够期待散热效果。当然，也可以是将先前所示那样的散热用图案凸块设置于半导体芯片并将它们与形成电容的布线连接的结构。另外，还可以是在半导体芯片与挠性基板之间不形成电容，而仅将设置于半导体芯片两侧的电容用设置于半导体芯片与挠性基板之间的布线电连接的结构。
在图24的实施方式中，设置与第三布线和第六布线分别连接的金属层，并在这些金属层之间设置有绝缘物，以此状态配置于半导体芯片与挠性基板之间。通过该结构，能够实现比先前所示的电容更大的电容。
图25是图24所示的实施方式的剖视图。第一金属层(BPTN1)和设置于挠性基板上的布线由同一层形成，第二金属层(BPTN2)隔着绝缘物(INS)设置于第一金属层与半导体芯片之间。这里的绝缘物，可以是与焊料抗蚀剂或下层膜相同的材料，也可以是在焊料抗蚀剂或下层膜以外将介电常数高的物质设置于一面或一部分的结构。
图26是图24的实施方式所对应的另一实施方式的剖视图。在与布线和相同的第一金属层之间形成电容的第二金属层(BPTN2)，设置于挠性基板的背面。设置于背面的第二金属层的表面被焊料抗蚀剂所覆盖。通过该结构，2个金属层将挠性基板用作电介体，不必像图25的实施方式那样在挠性基板的表面设置其它金属层。
图27是图24的实施方式所对应的另一实施方式的剖视图。在该实施方式中，形成电容的2个金属层(BPTN2、BPTN3)均设置于挠性基板的背面。设置于2个金属层间的绝缘层，可以是与焊料抗蚀剂或下层膜相同的材料，也可以是在焊料抗蚀剂或下层膜以外将介电常数高的物质设置于一面或一部分的结构。另外，由2个金属层形成的电容被焊料抗蚀剂所覆盖。通过该结构，可以在半导体芯片中设置如先前所示的实施方式那样的散热用凸块，也可以在半导体芯片与挠性基板之间设置散热图案。另外，在本实施方式中，不必将由2个金属层形成的电容仅设置在安装有半导体芯片的部位，可以用比半导体芯片的表面积更大的金属层形成电容。还可以用实质上与挠性基板相同大小的金属层形成电容。当然，在先前所示的实施方式中，也可以用比半导体芯片面积大的金属层形成电容。
在以上示出的实施方式中，示出了漏极驱动器，但也可以应用于栅极驱动器，另外，不限于漏极驱动器、栅极驱动器，可以应用于与显示装置的玻璃等基板连接并安装有半导体芯片的挠性基板整体。另外，在本实施方式中，示出将一方连接于玻璃基板、将另一方连接于印刷电路板的结构，但也可以是不连接于印刷电路板，而从玻璃基板上对半导体芯片提供输入信号这样的结构。此时，也可以是将设置于挠性基板两侧的第三布线相互连接且这些布线与半导体芯片的端子电连接这样的结构。本发明不限于本说明书和附图所示的结构，在不脱离本申请的思想的范围内可以适当变更结构。

Claims (19)

1.一种显示装置，包括绝缘性基板、连接在上述绝缘性基板上的挠性基板、以及安装在上述挠性基板上的半导体芯片，其特征在于：
上述半导体芯片具有第一长边和第二长边，在上述半导体芯片上沿着上述第一长边设有第一凸块、沿着上述第二长边设有第二凸块，
上述第一凸块和上述第二凸块连接在设于上述挠性基板上的多条布线上，
在上述挠性基板上的上述第一凸块和上述第二凸块之间设有由与上述多条布线同层的金属层构成的图案，
上述半导体芯片具有与上述第一长边正交的第一短边和第二短边，
上述图案经由上述第一短边和上述挠性基板之间，从安装有上述半导体芯片的部位延伸到未安装上述半导体芯片的部位而形成。
2.根据权利要求1所述的显示装置，其特征在于：
上述图案的宽度比上述多条布线中的每一条布线的宽度都宽。
3.根据权利要求1所述的显示装置，其特征在于：
上述图案从上述挠性基板上的安装有上述半导体芯片的部位延伸到上述挠性基板上的未安装上述半导体芯片的部位而形成，
在未安装上述半导体芯片的部位中，上述图案形成在上述挠性基板和保护膜之间。
4.根据权利要求1所述的显示装置，其特征在于：
在上述半导体芯片上，在上述第一凸块和上述第二凸块之间形成有第三凸块，
上述图案和上述第三凸块相连接。
5.根据权利要求4所述的显示装置，其特征在于：
上述第三凸块在与上述第一长边平行的方向上设有多个。
6.根据权利要求4所述的显示装置，其特征在于：
上述第三凸块的面积大于上述第一凸块的面积和上述第二凸块的面积。
7.根据权利要求1所述的显示装置，其特征在于：
上述挠性基板在设有上述图案的区域的一部分上具有开口。
8.根据权利要求7所述的显示装置，其特征在于：
在上述挠性基板的开口中，在上述图案的一部分上具有开口。
9.根据权利要求7所述的显示装置，其特征在于：
上述挠性基板的开口设在安装有上述半导体芯片的部位。
10.根据权利要求7所述的显示装置，其特征在于：
上述挠性基板的开口设在未安装上述半导体芯片的部位。
11.根据权利要求1所述的显示装置，其特征在于：
上述图案具有第一图案和第二图案，在上述第一图案和上述第二图案之间形成有电容。
12.根据权利要求11所述的显示装置，其特征在于：
上述第一图案设在上述挠性基板和上述半导体芯片之间，
上述第二图案设在上述第一图案和上述半导体芯片之间，
在上述第一图案和上述第二图案之间设有绝缘层。
13.根据权利要求5所述的显示装置，其特征在于：
在上述挠性基板的与安装有上述半导体芯片的面相反一侧的面上设有背面图案，
上述图案连接在上述多个第三凸块中的一部分第三凸块上，
上述背面图案连接在上述多个第三凸块中的、与上述一部分第三凸块不同的另一部分第三凸块上。
14.一种显示装置，包括绝缘性基板、连接在上述绝缘性基板上的挠性基板、以及安装在上述挠性基板上的半导体芯片，其特征在于：
上述半导体芯片具有第一长边和第二长边，在上述半导体芯片上，沿着上述第一长边设有第一凸块，沿着上述第二长边设有第二凸块，
在上述第一凸块和上述第二凸块之间设有多个第三凸块和多个第四凸块，
在上述挠性基板上设有与上述多个第三凸块共用连接的第一图案和与上述多个第四凸块共用连接的第二图案。
15.根据权利要求14所述的显示装置，其特征在于：
上述第一图案和上述第二图案在上述半导体芯片和上述挠性基板之间形成有电容。
16.根据权利要求14所述的显示装置，其特征在于：
上述第一图案设在上述半导体芯片和上述挠性基板之间，
上述第二图案设在上述第一图案和上述半导体芯片之间。
17.根据权利要求14所述的显示装置，其特征在于：
上述第一图案和上述第二图案在上述挠性基板上的未安装上述半导体芯片的部位上形成有电容。
18.根据权利要求17所述的显示装置，其特征在于：
上述第一图案和上述第二图案呈梳齿形状，且通过交替配置上述第一图案的梳齿和上述第二图案的梳齿而形成有上述电容。
19.根据权利要求14所述的显示装置，其特征在于：
上述第一图案被施加提供给上述半导体芯片的第一电压，
上述第二图案被施加提供给上述半导体芯片的第二电压。
CN2007103058907A 2006-12-28 2007-12-28 显示装置 Active CN101211027B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006353695 2006-12-28
JP2006353695A JP5273333B2 (ja) 2006-12-28 2006-12-28 表示装置
JP2006-353695 2006-12-28

Publications (2)

Publication Number Publication Date
CN101211027A CN101211027A (zh) 2008-07-02
CN101211027B true CN101211027B (zh) 2011-07-13

Family

ID=39594043

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007103058907A Active CN101211027B (zh) 2006-12-28 2007-12-28 显示装置

Country Status (3)

Country Link
US (1) US20080165483A1 (zh)
JP (1) JP5273333B2 (zh)
CN (1) CN101211027B (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008275803A (ja) * 2007-04-27 2008-11-13 Hitachi Displays Ltd 画像表示装置
KR100889533B1 (ko) * 2008-03-13 2009-03-19 삼성에스디아이 주식회사 플라즈마 디스플레이 장치
JP5325684B2 (ja) * 2009-07-15 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
WO2011070709A1 (ja) * 2009-12-10 2011-06-16 パナソニック株式会社 表示パネルモジュールおよび表示装置
JP5452290B2 (ja) * 2010-03-05 2014-03-26 ラピスセミコンダクタ株式会社 表示パネル
JP5445292B2 (ja) * 2010-04-07 2014-03-19 セイコーエプソン株式会社 放熱部材、電気光学装置および電子機器
JP2012083597A (ja) * 2010-10-13 2012-04-26 Sony Corp 表示装置
TWI446464B (zh) * 2011-05-20 2014-07-21 Subtron Technology Co Ltd 封裝結構及其製作方法
JP6082922B2 (ja) * 2011-10-05 2017-02-22 株式会社Ｊｏｌｅｄ 表示装置
JPWO2013118219A1 (ja) * 2012-02-08 2015-05-11 パナソニック株式会社 Ｅｌ表示装置およびその製造方法
JP5959395B2 (ja) * 2012-09-29 2016-08-02 京セラ株式会社 配線基板
KR101996653B1 (ko) * 2012-10-30 2019-07-05 삼성디스플레이 주식회사 평판표시장치
JP6055275B2 (ja) 2012-11-05 2016-12-27 ローム株式会社 半導体集積回路装置および電子機器
JP5405679B2 (ja) * 2013-01-25 2014-02-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2015070086A (ja) * 2013-09-27 2015-04-13 シナプティクス・ディスプレイ・デバイス株式会社 集積回路モジュール及び表示モジュール
JP2016115751A (ja) 2014-12-12 2016-06-23 ラピスセミコンダクタ株式会社 半導体パッケージ
JP2015156492A (ja) * 2015-03-05 2015-08-27 セイコーエプソン株式会社 半導体回路、転写元基板、転写先基板、半導体回路装置、及び電気光学装置
KR20200145964A (ko) * 2019-06-21 2020-12-31 삼성디스플레이 주식회사 표시 장치
KR20210048630A (ko) * 2019-10-23 2021-05-04 삼성디스플레이 주식회사 연성 회로 필름 및 이를 포함하는 표시 장치
WO2023220985A1 (zh) * 2022-05-18 2023-11-23 京东方科技集团股份有限公司 显示模组、显示装置和驱动电路板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1259008A (zh) * 1998-12-21 2000-07-05 精工爱普生株式会社 电路基板及使用它的显示装置、以及电子设备
CN1665383A (zh) * 2003-11-28 2005-09-07 三星Sdi株式会社 散热改进的装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184965B1 (en) * 1996-03-26 2001-02-06 Canon Kabushiki Kaisha Circuit connection structure
JPH11126792A (ja) * 1997-10-22 1999-05-11 Seiko Epson Corp フェースダウン用多出力ドライバの電極位置，フェースダウン用ｉｃの電極位置，配線基板およびディスプレイモジュール
JP3573034B2 (ja) * 1999-11-17 2004-10-06 日本電気株式会社 多層プリント配線板およびその放熱構造
JP2002278522A (ja) * 2001-03-19 2002-09-27 Matsushita Electric Ind Co Ltd 携帯用映像表示装置
JP3866058B2 (ja) * 2001-07-05 2007-01-10 シャープ株式会社 半導体装置、配線基板及びテープキャリア
JP3854905B2 (ja) * 2002-07-30 2006-12-06 株式会社 日立ディスプレイズ 液晶表示装置
JP2004240235A (ja) * 2003-02-07 2004-08-26 Hitachi Ltd 表示装置用ｌｓｉ
JP2005109254A (ja) * 2003-09-30 2005-04-21 Optrex Corp 集積回路搭載基板およびこれを備えた表示装置
JP4455074B2 (ja) * 2004-01-28 2010-04-21 オプトレックス株式会社 電気光学装置
US7306466B2 (en) * 2004-12-10 2007-12-11 Finisar Corporation Electrical printed circuit board
JP4781097B2 (ja) * 2005-12-05 2011-09-28 ルネサスエレクトロニクス株式会社 テープキャリアパッケージ及びそれを搭載した表示装置
JP4804308B2 (ja) * 2005-12-08 2011-11-02 株式会社デンソー 湿度センサ
US7982307B2 (en) * 2006-11-22 2011-07-19 Agere Systems Inc. Integrated circuit chip assembly having array of thermally conductive features arranged in aperture of circuit substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1259008A (zh) * 1998-12-21 2000-07-05 精工爱普生株式会社 电路基板及使用它的显示装置、以及电子设备
CN1665383A (zh) * 2003-11-28 2005-09-07 三星Sdi株式会社 散热改进的装置

Also Published As

Publication number Publication date
JP5273333B2 (ja) 2013-08-28
CN101211027A (zh) 2008-07-02
JP2008166460A (ja) 2008-07-17
US20080165483A1 (en) 2008-07-10

Similar Documents

Publication Publication Date Title
CN101211027B (zh) 显示装置
KR100453306B1 (ko) 표시 소자 구동 장치 및 이를 이용한 표시 장치
KR100497047B1 (ko) 표시장치
JP5032199B2 (ja) 電源供給線を備えた液晶表示パネル及びこれを備える液晶表示装置
US7876122B2 (en) Display device
KR20140064156A (ko) 플렉서블 유기발광 디스플레이 장치
US9118324B2 (en) Driver IC chip and pad layout method thereof
KR20080049912A (ko) 구동회로장치 및 이를 구비한 표시장치
KR20140055607A (ko) 플렉서블 유기발광다이오드 표시소자 및 연성 회로기판의 본딩방법
US20080018849A1 (en) Display element
JP5512589B2 (ja) ドライバー集積回路チップの電源連結構造
US20210066439A1 (en) Display apparatus
TW201034543A (en) Display apparatus, display module and flexible circuit board
KR100919190B1 (ko) 라인-온-글래스 방식의 액정표시패널
KR101024648B1 (ko) 액정표시장치
US20230005963A1 (en) Driving circuit film and display device having the same
JP2006066674A (ja) 電気光学装置及び電子機器
KR20060125326A (ko) 액정 표시 장치
KR100603848B1 (ko) 캐리어 테이프를 가진 액정표시장치
US20100002181A1 (en) Display device
KR100999010B1 (ko) 라인 온 글래스형 액정표시장치
KR100855493B1 (ko) 라인 온 글래스형 액정표시장치 및 그 제조방법
KR101023345B1 (ko) 액정표시장치
KR20140143605A (ko) 유기발광 디스플레이 장치
KR20200115998A (ko) 반도체 패키지

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PANASONIC LCD CO., LTD.

Free format text: FORMER OWNER: IPS ALPHA SUPPORT CO., LTD.

Owner name: IPS ALPHA SUPPORT CO., LTD.

Free format text: FORMER OWNER: HITACHI DISPLAYS DEVICE CO., LTD.

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20111019

Address after: Chiba County, Japan

Co-patentee after: Panasonic Liquid Crystal Display Co.,Ltd.

Patentee after: Hitachi Displays, Ltd.

Address before: Chiba County, Japan

Co-patentee before: IPS pioneer support society

Patentee before: Hitachi Displays, Ltd.

Effective date of registration: 20111019

Address after: Chiba County, Japan

Co-patentee after: IPS Pioneer Support Society

Patentee after: Hitachi Displays, Ltd.

Address before: Chiba County, Japan

Patentee before: Hitachi Displays, Ltd.

Effective date of registration: 20111019

Address after: Chiba County, Japan

Patentee after: Hitachi Displays, Ltd.

Address before: Chiba County, Japan

Co-patentee before: Hitachi Display Devices Ltd.

Patentee before: Hitachi Displays, Ltd.

C56 Change in the name or address of the patentee

Owner name: JAPAN DISPLAY, INC.

Free format text: FORMER NAME: APAN DISPLAY EAST, INC.

Owner name: APAN DISPLAY EAST, INC.

Free format text: FORMER NAME: HITACHI DISPLAY CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Chiba County, Japan

Patentee after: Japan Display East Inc.

Patentee after: Panasonic Liquid Crystal Display Co.,Ltd.

Address before: Chiba County, Japan

Patentee before: Hitachi Displays, Ltd.

Patentee before: Panasonic Liquid Crystal Display Co.,Ltd.

CP03 Change of name, title or address

Address after: Tokyo port xixinqiao Japan three chome 7 No. 1

Patentee after: JAPAN DISPLAY Inc.

Patentee after: Panasonic Liquid Crystal Display Co.,Ltd.

Address before: Chiba County, Japan

Patentee before: Japan Display East Inc.

Patentee before: Panasonic Liquid Crystal Display Co.,Ltd.

EE01 Entry into force of recordation of patent licensing contract

Application publication date: 20080702

Assignee: BOE TECHNOLOGY GROUP Co.,Ltd.

Assignor: JAPAN DISPLAY Inc.|Panasonic Liquid Crystal Display Co.,Ltd.

Contract record no.: 2013990000688

Denomination of invention: Image display

Granted publication date: 20110713

License type: Common License

Record date: 20131016

LICC Enforcement, change and cancellation of record of contracts on the licence for exploitation of a patent or utility model
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20231204

Address after: Tokyo, Japan

Patentee after: JAPAN DISPLAY Inc.

Patentee after: PANASONIC INTELLECTUAL PROPERTY CORPORATION OF AMERICA

Address before: Tokyo port xixinqiao Japan three chome 7 No. 1

Patentee before: JAPAN DISPLAY Inc.

Patentee before: Panasonic Liquid Crystal Display Co.,Ltd.