CN101043004A - 等离子体蚀刻方法 - Google Patents

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Abstract

本发明提供一种等离子体蚀刻方法，该方法在确保充分的对掩模的选择比和蚀刻率的同时，能够以抗蚀剂膜作为掩模来蚀刻层积膜中的硅层。在等离子体处理装置(100)的处理室内，对于具有以硅为主要成分的硅层、和在该硅层的上层至少层积形成有氧化硅膜、氮化硅膜以及抗蚀剂膜的被处理体，使用由包括碳氟化合物气体、氢氟烃气体、稀有气体以及氧气的处理气体生成的等离子体，以抗蚀剂膜作为掩模，一并对氮化硅膜、氧化硅膜以及硅层进行蚀刻。

Description

等离子体蚀刻方法
技术领域
本发明涉及一种包括使用等离子体来蚀刻被处理体工艺的等离子体蚀刻方法。
背景技术
在半导体装置的制造过程中，反复进行使用形成有图形的抗蚀剂膜等掩模来蚀刻层积膜的工艺。例如，在栅极电极的制造过程中，首先，准备在半导体基板上按照由下至上的顺序层积形成作为栅极绝缘膜的氧化硅膜和氮化硅膜、作为栅极电极的多结晶硅层、由氮化硅等构成的硬质掩模、氧化硅等构成的防止反射膜以及抗蚀剂膜。接着，以利用光刻技术形成图形的抗蚀剂膜作为掩模来蚀刻防止反射膜以及硬质掩模，然后，通过灰化除去抗蚀剂膜之后，以硬质掩模作为掩模来蚀刻多结晶硅层，按照这个顺序形成栅极电极。
在这种情况下，当蚀刻防止反射膜以及硬质掩模时，使用绝缘膜蚀刻专用的蚀刻装置，在蚀刻多晶硅时，使用硅蚀刻专用的等离子体蚀刻装置。此外，抗蚀剂膜的灰化除去使用专用的灰化装置进行。
此外，在相对硅基板形成元件分离用沟槽的STI(Shallow TrenchIsolation：浅沟槽隔离)技术中，例如，准备在硅基板上按照由下至上的顺序层积形成氧化硅膜、氮化硅膜、氮氧化硅(SiON)膜、氧化物(oxide)掩模以及抗蚀剂膜。然后，以利用光刻技术形成有图形的抗蚀剂膜作为掩模，蚀刻氧化物掩模、氮氧化硅(SiON)膜、氮化硅(SiON)膜以及氧化硅膜，接着，以氧化物掩模、氮氧化硅(SiON)膜以及氮化硅膜作为掩模对硅基板进行蚀刻，于是，在硅基板上形成沟槽。在这种情况下，在蚀刻氧化物掩模、氮氧化硅(SiON)膜、氮化硅膜以及氧化硅膜时，使用绝缘膜蚀刻专用的蚀刻装置，在蚀刻硅基板时，使用硅蚀刻专用的蚀刻装置。此外，抗蚀剂膜的灰化除去使用专用的灰化装置进行。
如上所述，在现有的蚀刻工艺中，至少需要两个步骤的蚀刻工艺，即在蚀刻硅层之前，首先使用抗蚀剂膜对硬质掩模进行蚀刻，然后再把抗蚀剂膜图形转印在硬质掩模上，接着，使用硬质掩模进行硅蚀刻。这是因为，如果以抗蚀剂膜作为掩模而蚀刻硅，那么，就无法得到充分的对掩模选择比，而且也难以确保蚀刻率，以及因line/space(行间隔)等图形的疏密和半导体晶片的中央部和周边部等面内位置，通过蚀刻所形成的沟槽侧壁的角度和临界尺寸(CD：Critical Dimension)等蚀刻形状产生差异。
而且，在绝缘膜蚀刻和硅蚀刻中所使用的气体不同，由于在硅蚀刻中主要使用耐腐蚀性的气体，以及因各种气体的混合而使蚀刻精度下降等原因，所以，需要根据蚀刻的对象，区分使用绝缘膜专用的蚀刻装置和硅专用的蚀刻装置(例如，专利文献1)。
专利文献1：日本特开平7-263415公报(段落0006～0010)
发明内容
本发明的目的在于提供一种等离子体蚀刻方法，该方法在确保充分的对掩模的选择比和蚀刻率的同时，能够以抗蚀剂膜作为掩模来蚀刻层积膜中的硅层。同时，本发明还提供一种等离子体蚀刻方法，该方法在上述蚀刻中，不会因图形的疏密或者被处理体上的位置而导致蚀刻形状出现差异。
为了解决上述问题，本发明的第一观点提供一种等离子体蚀刻方法，该方法包括下述工艺：对于具有以硅为主要成分的硅层、以及在该硅层的上层形成并且预先形成有图形的抗蚀剂膜的被处理体，使用从包含碳氟化合物气体、氢氟烃(Hydrofluorocarbon)气体、稀有气体以及氧气的处理气体中生成的等离子体，以所述抗蚀剂膜作为掩模蚀刻所述硅层的工艺。
此外，本发明的第二观点提供一种等离子体蚀刻方法，其特征在于：在等离子体处理装置的处理室内，对于具有以硅为主要成分的硅层、以及在该硅层的上层至少层积形成有氧化硅膜、氮化硅膜以及预先形成有图形的抗蚀剂膜的被处理体，使用从包括碳氟化合物气体、氢氟烃气体、稀有气体以及氧气的处理气体中生成的等离子体，以所述抗蚀剂膜作为掩模，一并蚀刻所述氮化硅膜、所述氧化硅膜以及所述硅层。
在上述第一以及第二观点中，所述碳氟化合物气体优选为CF4气体、C2F6气体、C3F8气体或者C4F8气体。所述氢氟烃气体优选为CHF3气体、CH2F2气体或者CH3F气体。
此外，所述碳氟化合物气体的流量优选为10～50mL/min。所述O2气体的流量优选为1～30mL/min。所述氢氟烃气体与所述稀有气体的流量比(氢氟烃气体流量/稀有气体流量)优选是0.019～0.173。
处理压力优选是8～12Pa。
此外，在上述第一观点以及第二观点中，优选利用所述碳氟化合物气体或者O2气体的流量来控制所述图形的稀疏部位和密集部位中蚀刻后的临界尺寸。此外，优选利用所述碳氟化合物气体的流量来控制被处理体的面内中蚀刻后的临界尺寸。
此外，在上述第二观点中，与蚀刻所述氮化硅膜时的处理压力相比，优选使蚀刻所述硅层时的处理压力下降，或者，与蚀刻所述氮化硅膜时的所述氢氟烃气体的流量相比，优选使蚀刻所述硅层时的所述氢氟烃气体的流量下降。
此外，在上述第一以及第二观点中，所述硅层优选以多晶硅或者单晶硅为主要成分。
本发明的第三观点提供一种控制程序，当在计算机上操作、运行时，控制所述等离子体处理装置，从而实施上述第一观点或者第二观点的等离子体蚀刻方法。
本发明的第四观点提供一种计算机可读取的存储介质，其是一种存储着在计算机上操作的控制程序的计算机可读取的存储介质，所述控制程序运行时，控制所述等离子体处理装置，从而实施上述第一观点或者第二观点的等离子体蚀刻方法。
本发明的第五观点提供一种等离子体处理装置，其包括：用于对被处理体进行等离子体蚀刻处理的处理室、在所述处理室内载放被处理体的支承体、用于对所述处理室内进行减压的排气装置、用于向所述处理室内供给处理气体的气体供给装置、以及进行控制，使得在所述处理室内实施上述第一观点或者第二观点的等离子体蚀刻方法的控制部。
根据本发明的等离子体蚀刻方法，通过使用包含碳氟化合物气体、氢氟烃气体、稀有气体以及氧气的气体作为处理气体，而能够在确保充分的蚀刻率的同时，以所述抗蚀剂膜作为掩模来蚀刻硅。
通过调整碳氟化合物气体和O2气体的流量，则可以消除因图形的疏密而导致的蚀刻沟侧壁的角度差以及因被处理体上的位置而导致的蚀刻后的临界尺寸差，从而能够确保蚀刻形状的均匀性。
因此，使用本发明的等离子体蚀刻方法，在硅蚀刻工艺中能够大幅度实现工艺数量的大幅度减少和处理时间的缩短。由于本发明的等离子体蚀刻方法能够实现蚀刻形状的均匀化，因此，能够在制造可靠性高的半导体装置方面很好地利用，同时也能够适应半导体装置的设计规则的微细化、高集成化。
附图说明
图1是适用于实施本发明方法的磁控管(magnetron)RIE等离子体蚀刻装置的剖面图。
图2是图1中的处理气体供给系统的结构图。
图3是配置在图1装置的腔室周围的偶极环磁铁(Dipole RingMagnet)的模式水平剖面图。
图4是用来说明在腔室内形成的电场以及磁场的模式图。
图5是表示应用本发明方法的半导体晶片的层积结构的剖面模式图。
图6是表示蚀刻后的半导体晶片的剖面示意图。
图7是表示应用本发明的方法的其它例子的半导体晶片的层积结构的剖面模式图。
图8是表示蚀刻后的半导体晶片的剖面示意图。
图9表示试验所使用的样本晶片，(a)表示蚀刻前的剖面，(b)表示蚀刻后的剖面，(c)表示样本晶片表面的CD的测定位置。
图10是改变气体流量比和压力时的氮化硅膜与抗蚀剂膜的蚀刻选择比的示意图。
图11是表示改变气体流量比和压力时的氮化硅膜的蚀刻率的示意图。
图12是表示改变气体流量比和压力时的硅与抗蚀掩模的蚀刻选择比的示意图。
图13是表示改变气体流量比和压力时的硅的蚀刻率的示意图。
图14是表示改变压力时的图形的疏密导致的侧壁倾斜角度差的变化的示意图。
图15是表示改变CHF3/Ar流量比时的图形的疏密导致的侧壁倾斜角度差的变化的示意图。
图16是表示改变CF4流量时的图形的疏密导致的侧壁倾斜角度差的变化的示意图。
图17是表示改变O2流量时的图形的疏密导致的侧壁倾斜角度差的变化的示意图。
图18是表示改变压力时的晶片面内位置导致的临界尺寸差的变化的示意图。
图19是表示改变CHF3/Ar流量比时的晶片面内位置导致的临界尺寸差的变化的示意图。
图20是表示改变CF4流量时的晶片面内位置导致的临界尺寸差的变化的示意图。
图21是表示改变O2流量时的晶片面内位置导致的临界尺寸差的变化的示意图。
符号说明
1：腔室(处理容器)；2：支承台(电极)；12：排气系统；15：高频电源；17：制冷剂室；18：气体导入机构；20：喷头(电极)；25：处理气体供给系统；30：偶极环磁铁；101：硅基板；102：氧化硅膜(SiO2)；103：氮化硅膜(Si3N4)；104：多晶硅层；105：氮化硅膜(Si3N4)；106：防止反射膜(Barc)；107：抗蚀剂膜(PR)；110：被处理体；201：硅基板；202：氧化硅(SiO2)膜；203：氮化硅(Si3N4)膜；204：氮氧化硅(SiON)膜；205：氧化硅(SiO2)膜；206：抗蚀剂膜(PR)；301：硅基板；302：氧化硅(SiO2)膜；303：氮化硅(Si3N4)膜；304：抗蚀剂膜(PR)；W：晶片。
具体实施方式
下面，参照附图，对本发明的最优实施方式进行说明。
图1是可适用于实施本发明的等离子体蚀刻方法的磁控管RIE等离子体蚀刻装置100的剖面概图。该等离子体蚀刻装置100采用气密方式构成，并且形成由小径的上部1a和大径的下部1b组成的阶梯圆筒状，壁部具有例如铝制的腔室(处理容器)1。
在该腔室1内设置有水平支承作为被处理体的单结晶Si基板的半导体晶片(以下简称“晶片”)W的支承台2。支承台2例如使用铝构成，并通过绝缘板3被导体的支承台4所支承。此外，在支承台2的上方的外周设置有使用Si以外的材料例如石英形成的聚焦环5。上述支承台2和支承台4可利用包括滚珠丝杠7的滚珠丝杠机构升降，支承台4下方的驱动部分被不锈钢(SUS)的波纹管8所包覆。在波纹管8的外侧设置有波纹管盖9。此外，在上述聚焦环5的外侧设置有缓冲板10，该缓冲板10通过支承台4、波纹管8而与腔室1导通。腔室1被接地。
在腔室1的下部1b的侧壁上形成有排气口11，该排气口11与排气系统12连接。通过操作排气系统12的真空泵，而能够将腔室1内减压至规定的真空度。另一方面，在腔室1的下部1b的侧壁上侧设置有用来开关晶片W的搬入搬出口的闸阀13。
支承台2通过匹配器14与等离子体形成用的高频电源15连接，于是，规定频率例如13.36MHz的高频电力就从该高频电源15被供给至支承台2。另一方面，在与支承台2相向的上方，喷头12以相互平行的方式而设，该喷头20被接地。因此，支承台2以及喷头20具有用作一对电极的功能。
在支承台2的表面上设置有静电吸附以保持晶片W的静电卡盘6。该静电卡盘6在绝缘体6b之间配置有电极6a，电极6a与直流电源16连接。通过从直流电源16向电极6a施加电压，而能够利用静电力例如库仑力来吸附晶片W。
在支承台2的内部设置有制冷剂室17，制冷剂通过制冷剂导入管17a而被导入到该制冷剂室17中，并从制冷剂排出管17b被排出，这样进行循环，于是，制冷剂的冷热通过支承台2而相对晶片W进行传热，这样，使晶片W的处理面被控制在预期的温度。
此外，为了在腔室1通过排气系统12被排气并保持为真空的状态下，也能够利用在制冷剂室17中循环的制冷剂而有效地冷却晶片W，冷却气体通过气体导入机构18并经由气体供给管道19而被导入到静电卡盘6的表面和晶片W的背面之间。于是，通过导入冷却气体，制冷剂的冷热被有效地传达给晶片W，从而，能够提高晶片W的冷却效率。作为冷却气体例如可以使用氦(He)等气体。
上述喷头20按照与支承台2相向的方式被设置在腔室1的顶壁部分。该喷头20在其下面设置有多个气体排出孔22，并且，在其上部具有气体导入部20a，而且，在其内部形成有空间21。气体导入部20a与具有阀23的气体供给配管24连接，在该气体供给管24的另一端与用来供给由蚀刻气体以及稀释气体组成的处理气体的处理气体供给系统25连接。
如图2所示，处理气体供给系统25具有CF4气体供给源41、CHF3气体供给源42、Ar气体供给源43以及O2气体供给源44，在这些气体供给源的配管中，分别设置有质量流量控制器45以及阀46。作为蚀刻气体的CF4气体/CHF3气体/Ar气体/O2气体，从处理气体系统25的各个气体供给源并通过气体供给配管24、气体导入部20a而到达喷头20内的空间21，然后，从各个气体排出孔22被排出。
另一方面，在腔室1的上部1a的周围配置有同心状的偶极环磁铁(Dipole Ring Magnet)30。如图3水平剖面图所示，偶极环磁铁30通过多个各向异性片段(segment)柱状磁铁31而被安装在环状的磁性体的外壳32上而构成。在本例中，形成圆柱形的16个各向异性片段柱状磁铁31被配置成环状。在图3中，各向异性片段柱状磁铁31中所示的箭头表示磁化的方向，如该图所示，使多个各向异性片段柱状磁铁31的磁化方向略微偏离，而能够形成整体朝着一个方向的一样的水平磁场B。
因此，如图4模式所示，在支承台2和喷头20之间的空间，利用高频电源15形成垂直方向的电场EL，并且利用偶极环磁铁30形成水平磁场B，利用这种方式所形成的正交电磁场而生成磁控管放电。这样，就能形成高能状态的蚀刻气体的等离子体，晶片W被蚀刻。
此外，等离子体蚀刻装置100的各个构成部分与具备CPU的工艺控制器50连接并被其所控制。工艺控制器50与由工艺管理者为管理等离子体蚀刻装置100而进行命令的输入操作等的键盘、可以通过屏幕观察到等离子体蚀刻装置100的工作情况的显示器等构成的用户界面51连接。
此外，工艺控制器50与容纳有存储着方案的存储部52连接，在该方案中记录有用来在工艺处理器50的控制下而实现在等离子体蚀刻装置100中实施的各种处理的控制程序和处理条件数据等。
根据需要，按照用户界面51发出的指令等，从存储部52中读取任意的方案并使其在工艺控制器50中运行，这样，就能够在工艺控制器50的控制下，在等离子体蚀刻装置100中实施预期的处理。此外，所述方案可以存储在例如CD-ROM、硬盘、软盘、闪存等计算机可读取的存储介质中，或者还可以从其它装置，例如通过专线进行随时传送从而进行在线使用。
下面，对使用上述构造的等离子体蚀刻装置100来对具有硅层(单晶硅或多晶硅)的晶片W实施等离子体蚀刻的本发明的蚀刻方法进行说明。
首先，打开闸阀13，将晶片W搬入腔室1内，并载放在支承台2上，之后，使支承台2上升至图中所示的位置，利用排气系统12的真空泵并通过排气口11对腔室1内进行排气。
接着，从处理气体供给系统25按照规定流量将包含蚀刻气体以及稀释气体的处理气体导入至腔室1内，并将腔室1内设定为规定的压力，在该状态下，从高频电源15向支承台2供给规定的高频电力。此时，从直流电源16向静电卡盘6的电极6a施加规定的电压，由此，通过库仑力使晶片W被吸附保持在静电卡盘6上，同时，在作为上部电极的喷头20和作为下部电极的支承台2之间形成高频电场。由于通过偶极环磁铁30在喷头20和支承台2之间形成水平磁场B，因此，在存在晶片W的电极间的处理空间形成正交电磁场，于是，通过所产生的电子漂移而生成磁控管放电。接着，利用通过磁控管放电形成的蚀刻气体的等离子体，使晶片W被蚀刻。
从确保充分的对掩模的选择比和蚀刻率并且控制蚀刻形状的观点来看，作为蚀刻气体优选使用包含CF4和CHF3和Ar以及O2的气体。CF4气体在等离子体中主要根据CF4→CF3 *+F*所示的反应，主要生成有利于蚀刻的F自由基(F*)。F自由基和氧化硅膜、氮化硅膜、硅层发生下面的(反应1)～(反应3)，以此来进行蚀刻。
(反应1)SiO2+4F*→SiF4↑+O2
(反应2)Si3N4+12F*→3SiF4↑+2N2↑
(反应3)Si+4F*→SiF4↑
如果CHF3气体添加在上述CF4中，则会生成HF，并且使F自由基减少，同时，通过生成CH和CF的聚合物，而使其具有保护膜的作用，因此，可以提高对抗蚀剂膜的选择比。
Ar气体在促进生成上述F自由基的离解反应的同时，还具有保持等离子体中的自由基分布的均匀性的作用。而且，通过溅射除去蚀刻反应的膜也很有效。
此外，O2气体具有防止上述CH和CF的聚合物过多地堆积在蚀刻之后的沟槽或孔的底部的作用。
调节晶片W的温度对于改善蚀刻的形状也很有效。因此，设置制冷剂室17，制冷剂在该制冷剂室17中循环，其冷热通过支承台2向晶片W传热，于是，晶片W的处理面被控制为预期的温度。
为了形成预期的等离子体，而可以适当地对等离子体生成用的高频电源15的频率以及输出进行设定。在硅蚀刻中，从提高晶片W正上方的等离子体密度的观点来看，频率优选为13.56MHz或者其以上的数值。
为了提高晶片W正上方的等离子体密度，偶极环磁铁30向作为对置电极的支承台2以及喷头20之间的处理空间施加磁场，但是，为了有效地发挥其效果，偶极环磁铁30优选能够在处理空间内形成10000μT(100G)以上的磁场这种强度的磁铁。磁场越强，则提高等离子体密度的效果越大，从安全性的观点来看，预选为100000μT(1kG)以下。
使用等离子体蚀刻装置100，一并蚀刻层积膜时的最佳条件如下。
例如，处理气体的流量可以按照以下范围进行设定：CF4为10～50mL/min(sccm)，优选为20～40mL/min(sccm)，CHF3为10～100mL/min(sccm)，优选为20～70mL/min(sccm)，Ar为100～2000mL/min(sccm)，优选为300～1200mL/min(sccm)，O2为1～30mL/min(sccm)，优选为6～15mL/min(sccm)。
此外，从确保蚀刻率和确保蚀刻形状的均匀性(即，控制图形的疏密所导致的蚀刻沟槽的侧壁的倾斜角度差，抑制晶片面内位置所导致的临界尺寸差)观点出发，其流量比优选设定为CF4/CHF3/Ar/O2＝1～3/2～4/20～40/0.5～2左右。
从确保氧化硅膜、氮化硅膜及硅层的蚀刻中的对掩模选择比的观点来看，处理压力优选为1.3～40Pa，更优选为5～13.3Pa。
从提高蚀刻气体的离解度的观点来看，高频电源15的高频的频率为13.56MHz，作为高频功率，基板的表面积除以供给下部电极的高频电力所得到的电力大小，优选为300W～500W(0.96W/cm2～1.59W/cm2)。
从控制好蚀刻形状即各向异性的观点来看，优选将晶片W的温度调整为例如40～70℃。
第一实施方式
图5是应用第一实施方式的等离子体蚀刻方法的半导体晶片W等被处理体110的剖面构造的模式示意图。该被处理体110在硅基板101上由下至上依次形成氧化硅(SiO2)膜102、氮化硅(Si3N4)膜103、多结晶硅层104、氮化硅(Si3N4)膜105、无机防止反射膜(Barc)106，而且，在其上面形成有已预先形成图形的抗蚀剂膜(PR)107。该蚀刻工艺是将多晶硅层104作为电极层而形成栅极电极的一个工艺，氧化硅(SiO2)膜102以及氮化硅(Si3N4)膜103成为栅极绝缘膜。
在现有的蚀刻方法中，采用以下这种手法，在图5状态的被处理体110上，首先，将抗蚀剂膜(PR)107作为掩模来蚀刻防止反射膜106以及氮化硅(Si3N4)膜105，接着，通过灰化处理除去抗蚀剂膜(PR)107之后，使用氮化硅(Si3N4)膜105作为硬质掩模来蚀刻多晶硅层104。在蚀刻防止反射膜106以及氮化硅(Si3N4)膜105时，使用绝缘膜蚀刻专用蚀刻装置，在蚀刻多晶硅层104时，使用硅专用蚀刻装置。此外，抗蚀剂膜(PR)107的灰化除去使用专用灰化装置。
与此相反，在本实施方式所涉及的等离子体蚀刻方法中，在等离子体蚀刻装置100中，使用包含碳氟化合物气体、氢氟烃气体、稀有气体以及氧气的处理气体(例如CF4/CHF3/Ar/O2)作为处理气体，以抗蚀剂膜(PR)107作为掩模，并根据其图形成一并对防止反射膜(Barc)106、氮化硅(Si3N4)膜105、多晶硅层104、氮化硅(Si3N4)膜103、氧化硅(SiO2)膜102进行蚀刻。通过该层积膜的一并蚀刻，在第一阶段的蚀刻工艺中，如图6所示那样，能够形成凹部108。
第二实施方式
图7是应用第二实施方式的等离子体蚀刻方法的半导体晶片W等被处理体210的剖面构造的模式示意图。该被处理体210在硅基板201上由下至上依次形成有氧化硅(SiO2)膜202、氮化硅(Si3N4)膜203、氮氧化硅(SiON)膜204、氧化硅(SiO2)膜205，而且在其上面形成有已经预先形成图形的抗蚀剂膜(PR)206。该蚀刻工艺是用来利用STI在硅基板201上形成绝缘膜埋入用的槽207的一个工艺。
在现有的蚀刻方法中，采用以下这种手法，在图7状态的被处理体210上，首先，将抗蚀剂膜(PR)206作为掩模来蚀刻氧化硅(SiO2)膜205、氮氧化硅(SiON)膜204、氮化硅(Si3N4)膜203以及氧化硅(SiO2)膜202，接着，通过灰化处理除去抗蚀剂膜(PR)206之后，使用氧化硅(SiO2)膜205、氮氧化硅(SiON)膜204以及氮化硅(Si3N4)膜203作为掩模来蚀刻硅基板201。接着，当蚀刻氧化硅(SiO2)膜205、氮氧化硅(SiON)膜204、氮化硅(Si3N4)膜203以及氧化硅(SiO2)膜202时，使用绝缘膜蚀刻专用的蚀刻装置，当蚀刻硅基板201时，使用硅专用的蚀刻装置。此外，抗蚀剂膜(PR)的灰化除去使用专用的灰化装置。
与此相反，在本实施方式所涉及的等离子体蚀刻方法中，使用等离子体蚀刻装置100，并且使用包含碳氟化合物气体、氢氟烃气体、稀有气体以及氧气的处理气体(例如CF4/CHF3/Ar/O2)作为处理气体，不间断地蚀刻氧化硅(SiO2)膜205、氮氧化硅(SiON)膜204、氮化硅(Si3N4)膜203、氧化硅(SiO2)膜202以及硅基板201。通过该层积膜的一并蚀刻，使得在一次的蚀刻工艺中，如图8所示，能够在硅基板201上形成绝缘膜埋入用的槽207
从上述第一以及第二实施方式中可知，通过使用上述特定组合的处理气体，而能够使用单一的蚀刻装置，在一次蚀刻工艺中蚀刻处理至少包括硅层和绝缘膜的层积体，所以，可以通过共用化来减少装置数量，并能够实现工艺数以及处理时间的大幅缩短。
下面，通过实施例、试验例来进一步说明本发明，但是本发明并不受这些例子的限制。
实施例1
对于图5所示的具有层积构造的被处理体110，使用等离子体蚀刻装置100，使用CF4/CHF3/Ar/O2作为蚀刻气体来实施蚀刻，以抗蚀剂膜(PR)107作为掩模而形成凹部108。此处，作为抗蚀剂膜(PR)107，使用膜厚为400nm并且组成元素为C、H、F以及O的材料，防止反射膜(Barc)106的膜厚为58nm，氮化硅(Si3N4)膜105的膜厚为60nm，多晶硅层104的膜厚为65nm。此外，抗蚀剂膜(PR)107的图形采用线宽为0.6μm、间距为0.24μm的行间隔(Line/Space)。
蚀刻条件如下：
CF4/CHF3/Ar/O2＝20/25/300/10mL/min(sccm)
压力＝13.3Pa(100mTorr)
RF频率(高频电源15)＝13.56MHz
RF功率＝400W(1.27W/cm2)
背压(中心部/边缘部)＝1066Pa/2000Pa(8/15Torr，氦气(He))
上部以及下部电极之间距离＝27mm
温度(上部电极/腔室侧壁/下部电极)＝60℃/60℃/30℃
蚀刻时间＝111秒
表1表示蚀刻的结果。
上部CD(防止反射膜(Barc)106和氮化硅膜105的界面的CD，Critical Dimension：临界尺寸)，在晶片W的中心部以及边缘部(参照图9(c))均为270nm，在晶片W的面内能够实施均匀的蚀刻。通过抗蚀剂膜(PR)107的残存膜厚可以确认能够充分确保其与抗蚀剂膜的选择比。此外，表中的抗蚀剂膜残存膜厚中的“平面Flat”表示抗蚀剂膜(PR)107的平坦面的膜厚(抗蚀剂膜的总厚度)，“刻面Facet”表示在抗蚀剂膜(PR)107的角部因离子溅射等作用而被削去(所谓直线下降部分)时，从抗蚀剂膜(PR)107的总厚度中减去直线下降部分的膜厚。
【表1】
        晶片上的位置
    中心部     边缘部
上部CD[nm]     270     270
蚀刻深度[nm]     158     136
抗蚀剂膜残存膜厚(平面)[nm]     250     252
抗蚀剂膜残存膜厚(刻面)[nm]     214     222
实施例2
对于图7所示的具有层积构造的被处理体210，使用等离子体蚀刻装置100，使用CF4/CHF3/Ar/O2作为蚀刻气体来实施蚀刻，以抗蚀剂膜(PR)206作为掩模而形成槽207。此处，作为抗蚀剂膜(PR)206，使用膜厚为320nm并且组成元素为C、H、F以及O的材料，氧化硅(SiO2)膜205的膜厚为20nm，氮氧化硅(SiON)膜204的膜厚为32nm，氮化硅(Si3N4)膜203的膜厚为265nm，氧化硅(SiO2)膜202的膜厚为8nm。此外，抗蚀剂膜(PR)206的图形，其线度为0.17μm、槽宽为0.18μm。
蚀刻条件如下：
CF4/CHF3/Ar/O2＝20/25/300/10mL/min(sccm)
压力＝13.3Pa(100mTorr)
RF频率(高频电源15)＝13.56MHz
RF功率＝400W(1.27W/cm2)
背压(中心部/边缘部)＝933Pa/5332Pa(7/40Torr，氦气)
上部以及下部电极之间距离＝27mm
温度(上部电极/下部电极)＝60℃/30℃
蚀刻时间＝130秒
表2表示蚀刻的结果。
在晶片W的中心部以及边缘部，上部CD(在本试验中是氧化硅膜202和氮化硅膜203的界面的CD)均为206nm，槽207的底部的CD为174nm，因此，在晶片W的面内能够实施均匀的蚀刻。
此外，在硅基板201上形成的槽深以及侧壁角度(180°-θ，参照图8)在晶片W的中心部以及边缘部也相同，蚀刻形状表示能够获得高的面内均匀性。
【表2】
       晶片上的位置
    中心部     边缘部
上部CD[nm]     206     206
槽底部CD[nm]     174     174
槽侧壁角度[°]     87.1     87.1
硅蚀刻深度[nm]     58     58
下面，关于蚀刻条件对蚀刻率、对掩模选择比以及蚀刻形状的影响而进行了试验。在该试验中，使用图9(a)所示的具有层积构造的样本晶片。该样本晶片具有在硅基板301上层积氧化硅(SiO2)膜302、氮化硅(Si3N4)膜303以及抗蚀剂膜304的构造。作为处理气体使用CF4/CHF3/Ar/O2，如图3所示，根据实验计划方法而改变蚀刻条件，然后，进行蚀刻处理，形成凹部305。测定并比较此时的蚀刻率、对抗蚀掩模选择比以及蚀刻形状。
关于蚀刻中的其它条件，RF频率(高频电源15)为13.56MHz，RF功率是300W(0.96W/cm2)，背压(中心部/边缘部)为933Pa/2666Pa(7/20Torr，氦气)，上部以及下部电极之间的距离＝27毫米(mm)，温度(上部电极/下部电极)为60℃/30℃。
图4以及图10～图13表示蚀刻率、对抗蚀掩模选择比的结果。图5以及图14～图21表示蚀刻形状的结果。此外，在图10～图13中，横坐标为CHF3/Ar的流量比，纵坐标是处理压力。
【表3】
 试验分类      压力  CF4流量    CHF3/Ar流量比     CHF3流量[ml/min(sccm)]     Ar流量[ml/min(sccm)]      O2流量[ml/min(sccm)]
    1  8Pa(60mTorr)     0     0.019        23     1200        3
    2  8Pa(60mTorr)     20     0.058        46     800        6
    3  8Pa(60mTorr)     40     0.173        69     400        9
    4  10Pa(75mTorr)     40     0.019        23     1200        6
    5  10Pa(75mTorr)     0     0.058        46     800        9
    6  10Pa(75mTorr)     20     0.173        69     400        3
    7  12Pa(90mTorr)     20     0.019        23     1200        9
    8  12Pa(90mTorr)     40     0.058        46     800        3
    9  12Pa(90mTorr)     0     0.173        69     400        6
【表4】
 试验分类   抗蚀剂膜蚀刻率[nm/min]    SiO2蚀刻率[nm/min]      SiO2对掩膜选择比   SiN蚀刻率[nm/min]       SiN对掩膜选择比
    1      17.15      16.45      0.96     57.62       3.36
    2      35.08      37.78      1.08     99.60       2.84
    3      51.28      68.05      1.33     134.96       2.63
    4      46.36      46.50      1.00     85.42       1.84
    5      55.50      60.64      1.09     93.08       1.68
    6      14.65      18.07      1.23     109.45       7.47
    7      45.15      57.78      1.28     75.72       1.68
    8      19.28      31.65      1.64     116.26       6.03
    9      11.76      36.22      3.08     137.57       11.70
【表5】
 试验分类  疏密图形间的侧壁的倾斜角度差[度]  晶片面内的CD之差[nm]
    1              -3.10         26
    2              -1.54         8
    3              -1.08         -14
    4              0.60         2
    5              -1.28         18
    6              -2.44         2
    7              0.00         0
    8              -1.92         -8
    9              -3.14         16
图10表示氮化硅(Si3N4)膜303与抗蚀剂膜304的蚀刻选择比。由于蚀刻氮化硅(Si3N4)膜303时的对掩模选择比为1以上即可，因此，由该图10可知，只要是在所设定的条件范围内就能够获得基本充分的对掩模选择比。而且，通过选择CHF3/Ar的流量比大并且处理压力高的条件(图10的右上区域)，而能够进一步改善对掩模的选择比。
图11表示氮化硅(Si3N4)膜303的蚀刻率。由该图11可知，作为提高氮化硅(Si3N4)膜303的蚀刻率的条件，处理压力效果不佳，而在所设定的条件范围之中，增大CHF3/Ar的流量比则有效。
图12表示硅基板301与抗蚀剂膜304的蚀刻选择比。由于硅蚀刻的对掩模选择比为1以上即可，因此，由图12中可知，只要是在所设定的条件范围之内就能够获得大概充分的对掩模选择比。而且，通过选择CHF3/Ar的流量比大并且处理压力高的条件(图12的右上区域)，则能够进一步改善硅蚀刻中的对掩模选择比。
图13表示硅基板301的蚀刻率。从图1 3中可以看出，在所设定的条件范围之中，如果CHF3/Ar的流量比大，那么，处理压力小的则能获得高的蚀刻率，而如果CHF3/Ar的流量比小，那么，处理压力大的则能获得高的蚀刻率。
综述以上的结果，如果想进一步改善蚀刻氮化硅(Si3N4)膜303以及硅基板301时的对掩模选择比，那么，在表3的条件范围之中，将压力设定为较高的值，并且将CHF3/Ar的流量比设定为较高的值则很有效。在该条件下，也能提高氮化硅(Si3N4)膜303的蚀刻率。另一方面，在重视硅基板301的蚀刻率的情况下，如图13所示，考虑到CHF3/Ar的流量比大时处理压力小的更好，CHF3/Ar的流量比小时处理压力大的更好，优选在蚀刻中途改变CHF3的流量或者处理压力。
例如，在蚀刻氮化硅(Si3N4)膜303的阶段，为了获得足够的对掩模的选择比和蚀刻率，在表3的条件范围之内较高地设定压力以及CHF3/Ar的流量比，在凹部305到达硅基板301之后的硅蚀刻阶段，CHF3的流量保持不变而降低处理压力，或者反之处理压力保持不变而降低CHF3的流量，这样，则能够改善硅基板301的蚀刻率。在上述这些情况下，由于硅蚀刻的对掩模选择比为1以上即可，因此，由图12的结果可知，不必担心会大大损坏对掩模的选择比。
此外，在蚀刻氮化硅(Si3N4)膜303的阶段，也能在表3的条件范围之中将处理压力以及CHF3/Ar的流量比都设定为较低的值，在这种情况下，在凹部305到达硅基板301之后的硅蚀刻阶段，CHF3的流量保持不变而使处理压力上升，或者反之，使处理压力保持不变而增加CHF3的流量，这样，则能够改善硅基板301的蚀刻率。
下面，对图5中的“疏密图形之间的侧壁的倾斜角度差”和与之对应的图14～图17的结果进行说明。
表5的结果表示为了确认晶片W上的蚀刻形状的均匀性而采用以下的方法计测器件中槽的侧壁的倾斜角度差。侧壁倾斜角度差是测定图9(b)所示的密集部位的凹部305的侧壁的倾斜角度θ1和稀疏部位的凹部305的侧壁的倾斜角度θ2，然后，根据它们的差“(稀疏部位的侧壁倾斜角度θ2)-(密集部位的侧壁倾斜角度θ1)”而计算出来的。
图14～图17是对表示上述侧壁倾斜角度差的结果的表5进行分散分析的结果。这样，由图中可知，各个工艺参数(压力、CF4流量、CHF3/Ar流量比、O2流量)变动时侧壁倾斜角度差的变化趋势。
更为具体地讲，如图9(a)～(c)所示，在晶片W的中心部和边缘部中的图形稀疏的部位(iso)的侧壁倾斜角度各测量三处，并求出它们的平均值。同样，在晶片W的中心部和边缘部中的图形密集的部位(dense)的侧壁倾斜角度各测量三处，并求出它们的平均值。接着，求出稀疏部位的侧壁倾斜角度的平均值和密集部位的侧壁倾斜角度的平均值的差，作为图14～图17的坐标图的纵坐标(单位：度)。纵坐标的绝对值越小，侧壁倾斜角度的疏密差越小。
如图14所示，在所设定的条件范围中，压力为9.3～10.6Pa(70～80mTorr)良好，当压力比这个范围大或小时，图形的疏密所导致的侧壁倾斜角度差就有扩大的趋势。
由图15中可知，对于CHF3和Ar的流量比CHF3/Ar，如果流量比增大(即，使CHF3流量增加)，则图形的疏密所导致的侧壁倾斜角度差就有扩大的趋势，因此，很难利用流量比CHF3/Ar来抵消上述侧壁倾斜角度差。
通过图16可以确认，在所设定的条件范围中，随着CF4流量的增加，图形的疏密所导致的侧壁倾斜角度差有缩小的趋势。同样，通过图17也可以确认，在所设定的条件范围中，随着O2流量的增加，上述侧壁倾斜角度差有缩小的趋势。因此，我们可以断定通过调整CF4流量及/或O2流量，而能够控制图形的疏密所导致的侧壁倾斜角度差。
下面，对表5中的“晶片面内的CD之差”和与此对应的图18～图21的结果进行说明。
该表5所表示的结果是为了确认晶片W上的蚀刻形状的均匀性，通过以下的方法计测晶片面内的临界尺寸(CD：critical dimension)之差。如图9(b)所示，CD是在氧化硅(SiO2)膜302和氮化硅(Si3N4)膜303的界面中通过计测其宽度而求出的。
更为具体地讲，分三处计测晶片W的中心部和边缘部分中的CD，并求出各自的平均值。所求出中心部的CD的平均值和边缘部的CD的平均值之差是表5中的“晶片面内的CD差”。图18～图21是对该表5中的CD差的结果进行分散分析的结果。从图中可知，对于各个工艺参数(压力、CF4流量、CHF3/Ar流量比、O2流量)变动时，晶片面内的CD之差的变化趋势。各个坐标图的纵坐标是晶片面内的CD差(单位nm)。
由图18以及图21可知，对于处理压力以及O2流量，在所设定的条件范围中并无较大的差异。通过图19，对于流量比CHF3/Ar，在所设定的条件范围中，流量比越增加(即，CHF3越增加)，CD的差就有越缩小的趋势得到确认，并且显示出通过调节流量比CHF3/Ar而能够控制CD的面内差的可能性。
此外，由图20可以确认，在所设定的条件范围中，随着使CF4流量增加，CD的面内差有缩小的趋势。于是可以断定，通过调整CF4流量，这样就可以控制CD的面内差。
综述以上的结果(图14～图21)，调节CF4的流量对改善图形的疏密所导致的侧壁倾斜角度差以及面内位置中的CD差有效，为此目的，优选将CF4的流量设定为20～40mL/min(sccm)。调节O2的流量对改善图形的疏密所导致的侧壁倾斜角度差也有效，为此目的，优选将O2的流量设定为6～15mL/min(sccm)。
如上所述，根据本发明的等离子体蚀刻方法，则可以以抗蚀剂膜作为掩模，对包括绝缘膜和硅层的层积膜一并进行蚀刻。这样，就能大幅缩短形成晶体管的栅极电极和通过STI形成元件分离用沟槽等的工艺。
抑制晶片W的面内中蚀刻形状的变动以及图形的疏密所导致的蚀刻形状的变动，于是就能确保蚀刻形状的均匀性。
因此，本发明的等离子体蚀刻方法能够适用于各种半导体的制造。
以上阐述了本发明的实施方式，但是本发明并非局限于上述实施方式，本发明可以进行各种各样的变形。例如，在上述实施方式中，作为磁控管RIE等离子体蚀刻装置的磁场形成手段使用了偶极环磁铁，但也并非局限于此，磁场的形成也并非必须。此外，只要是能够利用本发明的气体种类而形成等离子体，装置并无特别限制，可以使用电容耦合式或诱导耦合式等各种等离子体蚀刻装置
工业上的可利用性
本发明在例如制造晶体管等各种半导体装置的过程中能够适用。

Claims (16)

1.一种等离子体蚀刻方法，其特征在于，包括：
对具有以硅为主要成分的硅层、以及在该硅层的上层形成的并且预先形成有图形的抗蚀剂膜的被处理体，
使用由包含碳氟化合物气体、氢氟烃气体、稀有气体以及O2气体的处理气体生成的等离子体，以所述抗蚀剂膜作为掩模，蚀刻所述硅层的工艺。
2.一种等离子体蚀刻方法，其特征在于：
在等离子体处理装置的处理室内，对具有以硅为主要成分的硅层并在该硅层的上层至少层积形成有氧化硅膜、氮化硅膜以及预先形成有图形的抗蚀剂膜的被处理体，使用由包括碳氟化合物气体、氢氟烃气体、稀有气体以及O2的处理气体生成的等离子体，以所述抗蚀剂膜作为掩模，一并蚀刻所述氮化硅膜、所述氧化硅膜以及所述硅层。
3.如权利要求1或2所述的等离子体蚀刻方法，其特征在于：
所述碳氟化合物气体为CF4气体、C2F6气体、C3F8气体或者C4F8气体。
4.如权利要求1～3中任一项所述的等离子体蚀刻方法，其特征在于：
所述氢氟烃气体为CHF3气体、CH2F2气体或者CH3F气体。
5.如权利要求1～4中任一项所述的等离子体蚀刻方法，其特征在于：
所述碳氟化合物气体的流量为10～50mL/min。
6.如权利要求1～5中任一项所述的等离子体蚀刻方法，其特征在于：
所述O2气体的流量为1～30mL/min。
7.如权利要求1～6中任一项所述的等离子体蚀刻方法，其特征在于：
所述氢氟烃气体与所述稀有气体的流量比(氢氟烃气体流量/稀有气体流量)是0.019～0.173。
8.如权利要求1～7中任一项所述的等离子体蚀刻方法，其特征在于：
处理压力是8～12Pa。
9.如权利要求1～8中任一项所述的等离子体蚀刻方法，其特征在于：
利用所述碳氟化合物气体或者O2气体的流量，控制所述图形的稀疏部位和密集部位中的蚀刻后的临界尺寸。
10.如权利要求1～8中任一项所述的等离子体蚀刻方法，其特征在于：
利用所述碳氟化合物气体的流量，控制被处理体的面内中的蚀刻后的临界尺寸。
11.如权利要求2所述的等离子体蚀刻方法，其特征在于：
与蚀刻所述氮化硅膜时的处理压力相比，使蚀刻所述硅层时的处理压力下降。
12.如权利要求2所述的等离子体蚀刻方法，其特征在于：
与蚀刻所述氮化硅膜时的所述氢氟烃气体的流量相比，使蚀刻所述硅层时的所述氢氟烃气体的流量下降。
13.如权利要求1～12中任一项所述的等离子体蚀刻方法，其特征在于：
所述硅层以多晶硅或者单晶硅为主要成分。
14.一种控制程序，其特征在于：
当在计算机上操作、运行时，控制所述等离子体处理装置，从而实施权利要求1至权利要求13中任一项所述的等离子体蚀刻方法。
15.一种计算机可读取的存储介质，其特征在于：
其是存储有在计算机上操作的控制程序的计算机可读取的存储介质，其中，
所述控制程序运行时，控制所述等离子体处理装置，使得实施权利要求1～13中任一项所述的等离子体蚀刻方法。
16.一种等离子体处理装置，其特征在于，包括：
用于对被处理体进行等离子体蚀刻处理的处理室、
在所述处理室内载放被处理体的支承体、
用于对所述处理室内进行减压的排气装置、
用于向所述处理室内供给处理气体的气体供给装置、以及
进行控制，使得在所述处理室内实施权利要求1～13中任一项所述的等离子体蚀刻方法的控制部。
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101621000B (zh) * 2008-07-04 2011-12-28 东京毅力科创株式会社 等离子体蚀刻方法
CN101521158B (zh) * 2008-02-29 2012-06-06 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
CN102792446A (zh) * 2011-01-17 2012-11-21 住友电气工业株式会社 用于制造碳化硅半导体器件的方法
CN103210478A (zh) * 2010-12-14 2013-07-17 应用材料公司 两阶段的均匀干式蚀刻
CN103489757A (zh) * 2013-10-16 2014-01-01 信利半导体有限公司 一种用于叠层绝缘薄膜的刻蚀方法
CN105206525A (zh) * 2015-09-28 2015-12-30 上海华力微电子有限公司 解决锗硅生长工艺中栅极顶角缺陷的方法
CN105390388A (zh) * 2014-08-28 2016-03-09 东京毅力科创株式会社 蚀刻方法
CN106206287A (zh) * 2015-05-29 2016-12-07 东京毅力科创株式会社 蚀刻方法
CN106206286A (zh) * 2015-05-29 2016-12-07 东京毅力科创株式会社 蚀刻方法
CN109075068A (zh) * 2016-05-10 2018-12-21 东京毅力科创株式会社 蚀刻方法
CN109427607A (zh) * 2017-08-25 2019-03-05 东京毅力科创株式会社 处理被处理体的方法
CN110808228A (zh) * 2018-08-06 2020-02-18 东京毅力科创株式会社 蚀刻方法和半导体器件的制造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5264231B2 (ja) * 2008-03-21 2013-08-14 東京エレクトロン株式会社 プラズマ処理装置
JP5457021B2 (ja) * 2008-12-22 2014-04-02 東京エレクトロン株式会社 混合ガスの供給方法及び混合ガスの供給装置
US8435901B2 (en) * 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
JP5719648B2 (ja) * 2011-03-14 2015-05-20 東京エレクトロン株式会社 エッチング方法、およびエッチング装置
JP5968130B2 (ja) * 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6929148B2 (ja) * 2017-06-30 2021-09-01 東京エレクトロン株式会社 エッチング方法およびエッチング装置
JP2022032467A (ja) 2020-08-12 2022-02-25 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62154627A (ja) * 1985-12-26 1987-07-09 Matsushita Electric Ind Co Ltd ドライエツチング方法
JP2758754B2 (ja) * 1991-12-05 1998-05-28 シャープ株式会社 プラズマエッチング方法
JPH05217954A (ja) * 1992-02-05 1993-08-27 Sharp Corp ドライエッチング終点検出方法
JP3665701B2 (ja) * 1998-01-23 2005-06-29 株式会社東芝 半導体装置の製造方法
US6218309B1 (en) * 1999-06-30 2001-04-17 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
JP2001274141A (ja) * 2000-03-27 2001-10-05 Sony Corp 半導体装置の製造方法
JP2001358061A (ja) * 2000-04-12 2001-12-26 Mitsubishi Electric Corp 半導体装置の製造方法
JP3946724B2 (ja) * 2004-01-29 2007-07-18 シャープ株式会社 半導体装置の製造方法
US20060032833A1 (en) * 2004-08-10 2006-02-16 Applied Materials, Inc. Encapsulation of post-etch halogenic residue

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101521158B (zh) * 2008-02-29 2012-06-06 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
CN101621000B (zh) * 2008-07-04 2011-12-28 东京毅力科创株式会社 等离子体蚀刻方法
CN103210478A (zh) * 2010-12-14 2013-07-17 应用材料公司 两阶段的均匀干式蚀刻
CN103210478B (zh) * 2010-12-14 2016-06-01 应用材料公司 两阶段的均匀干式蚀刻
CN102792446A (zh) * 2011-01-17 2012-11-21 住友电气工业株式会社 用于制造碳化硅半导体器件的方法
CN103489757A (zh) * 2013-10-16 2014-01-01 信利半导体有限公司 一种用于叠层绝缘薄膜的刻蚀方法
CN105390388B (zh) * 2014-08-28 2018-12-25 东京毅力科创株式会社 蚀刻方法
CN105390388A (zh) * 2014-08-28 2016-03-09 东京毅力科创株式会社 蚀刻方法
CN106206287A (zh) * 2015-05-29 2016-12-07 东京毅力科创株式会社 蚀刻方法
CN106206286A (zh) * 2015-05-29 2016-12-07 东京毅力科创株式会社 蚀刻方法
CN106206286B (zh) * 2015-05-29 2019-06-11 东京毅力科创株式会社 蚀刻方法
CN106206287B (zh) * 2015-05-29 2019-06-18 东京毅力科创株式会社 蚀刻方法
CN105206525A (zh) * 2015-09-28 2015-12-30 上海华力微电子有限公司 解决锗硅生长工艺中栅极顶角缺陷的方法
CN109075068A (zh) * 2016-05-10 2018-12-21 东京毅力科创株式会社 蚀刻方法
CN109075068B (zh) * 2016-05-10 2023-06-09 东京毅力科创株式会社 蚀刻方法
CN109427607A (zh) * 2017-08-25 2019-03-05 东京毅力科创株式会社 处理被处理体的方法
CN109427607B (zh) * 2017-08-25 2022-12-23 东京毅力科创株式会社 处理被处理体的方法
CN110808228A (zh) * 2018-08-06 2020-02-18 东京毅力科创株式会社 蚀刻方法和半导体器件的制造方法
CN110808228B (zh) * 2018-08-06 2023-05-26 东京毅力科创株式会社 蚀刻方法和半导体器件的制造方法

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