TW201721739A - 電漿蝕刻方法 - Google Patents

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Sho Tominaga
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Abstract

本發明之目的在於將於氧化矽膜與氮化矽膜之界面產生之階差去除。 本發明提供一種電漿蝕刻方法，其包含：第1步驟，其係使用第1高頻電源所輸出之第1高頻電力自包含含氟氣體之第1處理氣體生成電漿，並利用所生成之電漿對氧化矽膜與氮化矽膜之積層膜進行蝕刻；及第2步驟，其係於上述第1步驟之後，使用上述第1高頻電力自包含含溴氣體之第2處理氣體生成電漿，並利用所生成之電漿對上述積層膜進行蝕刻。

Description

電漿蝕刻方法
本發明係關於一種電漿蝕刻方法。
已知有如下方法，即，於製造3D-NAND(Not AND，反及)快閃記憶體等三維積層半導體記憶體時，藉由進行電漿蝕刻，而對氧化矽膜與氮化矽膜之積層膜進行蝕刻，從而形成高縱橫比之孔(hole)或溝槽(槽)。 於該方法中，於氧化矽膜之蝕刻速度與氮化矽膜之蝕刻速度不同之情形時，會於氧化矽膜與氮化矽膜之界面產生階差(紋狀凹凸構造)。若如此般產生階差，則例如於之後之步驟中形成於孔或溝槽之膜容易剝離等而可靠性降低。 因此，先前，例如使用NF3 氣體與CH3 F氣體之混合氣體進行電漿蝕刻，藉此，一面抑制階差之產生一面對積層膜進行蝕刻(例如參照專利文獻1)。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開2015-144158號公報
[發明所欲解決之問題] 然而，於上述方法中，雖然於積層膜之蝕刻時產生之階差得到抑制，但未揭示產生階差之情形時將階差去除之方法。因此，於上述方法中，於因對氧化矽膜與氮化矽膜之積層膜進行蝕刻而於氧化矽膜與氮化矽膜之界面產生階差之情形時，蝕刻形狀變差。 針對上述課題，於一態樣中，本發明之目的在於將於氧化矽膜與氮化矽膜之界面產生之階差去除。 [解決問題之技術手段] 為了解決上述課題，根據一態樣，提供一種電漿蝕刻方法，其包含：第1步驟，其係使用第1高頻電源所輸出之第1高頻電力自包含含氟氣體之第1處理氣體生成電漿，並利用所生成之電漿對氧化矽膜與氮化矽膜之積層膜進行蝕刻；及 第2步驟，其係於上述第1步驟之後，使用上述第1高頻電力自包含含溴氣體之第2處理氣體生成電漿，並利用所生成之電漿對上述積層膜進行蝕刻。 [發明之效果] 根據一態樣，可將於氧化矽膜與氮化矽膜之界面產生之階差去除。
以下，參照圖式對用以實施本發明之形態進行說明。再者，於本說明書及圖式中，對於實質上相同之構成，藉由標註相同之符號而省略重複之說明。 [電漿蝕刻裝置之整體構成] 首先，基於圖1對本發明之一實施形態之電漿蝕刻裝置進行說明。圖1係表示本實施形態之電漿蝕刻裝置之縱截面之一例之圖。 電漿蝕刻裝置1包含例如表面經氧化鋁膜處理(陽極氧化處理)之包含鋁之圓筒形之腔室10。腔室10接地。 於腔室10之內部設置有載置台12。載置台12例如由鋁(Al)或鈦(Ti)、碳化矽(SiC)等材質構成，且經由絕緣性之保持部14支持於支持部16。藉此，載置台12設置於腔室10之底部。 於腔室10之底部設置有排氣管26，排氣管26與排氣裝置28連接。排氣裝置28包含渦輪分子泵或乾式泵等真空泵，將腔室10內之處理空間減壓至特定之真空度，並且將腔室10內之氣體引導至排氣通路20及排氣口24，進行排氣。於排氣通路20安裝有用以控制氣體之流動之擋板22。 於腔室10之側壁設置有閘閥30。藉由閘閥30之開閉而進行晶圓W自腔室10之搬入及搬出。 於載置台12，經由匹配器33連接有用以生成電漿之第1高頻電源31，且經由匹配器34連接有用以將電漿中之離子提取至晶圓W之第2高頻電源32。例如，第1高頻電源31對載置台12施加適於在腔室10內生成電漿之第1頻率、例如100 MHz之第1高頻電力HF(電漿生成用之高頻電力)。第2高頻電源32對載置台12施加適於將電漿中之離子提取至載置台12上之晶圓W之低於第1頻率之第2頻率、例如3.2 MHz之第2高頻電力LF(偏壓電壓產生用之高頻電力)。第2高頻電力LF例如與第1高頻電力HF同步地施加。如此，載置台12載置晶圓W，並且具有作為下部電極之功能。 於載置台12之上表面設置有用以利用靜電吸附力保持晶圓W之靜電吸盤40。靜電吸盤40係將包含導電膜之電極40a夾入至一對絕緣層40b(或絕緣片)之間而成者，於電極40a，經由開關43連接有直流電壓源42。靜電吸盤40藉由來自直流電壓源42之電壓而利用庫侖力將晶圓W吸附保持於靜電吸盤上。於靜電吸盤40設置有溫度感測器77，測定靜電吸盤40之溫度。藉此，測定靜電吸盤40上之晶圓W之溫度。 於靜電吸盤40之周緣部，以包圍載置台12之周圍之方式配置有聚焦環18。聚焦環18例如由矽或石英形成。聚焦環18以提高蝕刻之面內均一性之方式發揮功能。 於腔室10之頂壁設置有氣體簇射頭38作為接地電位之上部電極。藉此，將自第1高頻電源31輸出之第1高頻電力HF電容性地施加至載置台12與氣體簇射頭38之間。 氣體簇射頭38包含具有多個氣體通氣孔56a之電極板56、及將電極板56可裝卸地支持之電極支持體58。氣體供給源62經由氣體供給配管64自氣體導入口60a向氣體簇射頭38內供給處理氣體。處理氣體於氣體擴散室57擴散，並自多個氣體通氣孔56a導入至腔室10內。於腔室10之周圍配置有呈環狀或同心圓狀地延伸之磁鐵66，藉由磁力控制上部電極與下部電極之電漿生成空間中所生成之電漿。 亦可於靜電吸盤40埋入加熱器75。加熱器75亦可貼附於靜電吸盤40之背面而代替埋入至靜電吸盤40內。自交流電源44輸出之電流經由饋電線而供給至加熱器75。藉此，加熱器75對載置台12進行加熱。 於載置台12之內部形成有冷媒管70。自冷卻器單元71供給之冷媒(以下，亦稱作「鹽水(Brine)」)於冷媒管70及冷媒循環管73中循環而使載置台12冷卻。 藉由該構成，載置台12藉由特定溫度之鹽水於載置台12內之冷媒管70中流動而冷卻。藉此，將晶圓W調整為所需之溫度。又，氦氣(He)等傳熱氣體經由傳熱氣體供給管線72而供給至靜電吸盤40之上表面與晶圓W之背面之間。 控制部50包含CPU(Central Processing Unit，中央處理單元)51、ROM(Read Only Memory，唯讀記憶體)52、RAM(Random Access Memory，隨機存取記憶體)53及HDD(Hard Disk Drive，硬磁驅動器)54。CPU51按照由ROM52、RAM53或HDD54之記錄部中記錄之配方所設定之程序，進行蝕刻等電漿蝕刻。又，記錄部中記錄有下述之資料表等各種資料。控制部50對利用加熱器75之加熱機構或利用鹽水之冷卻機構之溫度進行控制。 於進行電漿蝕刻時，控制閘閥30之開閉，將晶圓W搬入至腔室10內並載置於靜電吸盤40上。閘閥30於搬入晶圓W後關閉。腔室10內之壓力藉由排氣裝置28而減壓至設定值。藉由對靜電吸盤40之電極40a施加來自直流電壓源42之電壓，而將晶圓W靜電吸附於靜電吸盤40上。 繼而，自氣體簇射頭38呈簇射狀地向腔室10內導入特定之氣體，並對載置台12施加特定功率之電漿生成用之第1高頻電力HF。所導入之氣體藉由第1高頻電力HF而進行游離及解離，藉此生成電漿，藉由電漿之作用對晶圓W實施蝕刻等電漿蝕刻。亦可對載置台12施加偏壓電壓產生用之第2高頻電力LF。電漿蝕刻結束後，將晶圓W搬出至腔室10外。 [電漿蝕刻方法] 其次，基於圖2對使用含氟氣體之氧化矽膜(SiO2 )與氮化矽膜(SiN)之積層膜之蝕刻進行說明。圖2係說明蝕刻前後之積層膜之剖面形狀之圖，圖2(a)表示蝕刻前之積層膜之概略剖面，圖2(b)表示蝕刻後之積層膜之概略剖面。 如圖2(a)所示，於晶圓W上形成有氧化矽膜201與氮化矽膜202交替地積層複數層而成之積層膜200，於積層膜200上形成有具有開口300a之遮罩膜300。晶圓W例如為矽晶圓。遮罩膜300例如為多晶矽膜、有機膜、非晶形碳膜、氮化鈦膜。 如圖2(b)所示，若將遮罩膜300作為蝕刻遮罩，藉由自包含含氟氣體之第1處理氣體生成之電漿對積層膜200進行蝕刻，則於積層膜200形成孔200h。此時，存在如下情形，即，於形成於積層膜200之孔200h之側壁200sw，於氧化矽膜201與氮化矽膜202之界面產生階差(紋狀凹凸構造)。其原因在於，於蝕刻時，氧化矽膜201被蝕刻之速度(蝕刻速度)與氮化矽膜202被蝕刻之速度(蝕刻速度)不同。若如此般於氧化矽膜201與氮化矽膜202之界面產生階差，則於在形成孔200h之後之步驟中於孔200h形成膜之情形時，所形成之膜容易剝離等而可靠性降低。此種氧化矽膜201與氮化矽膜202之界面之階差於在晶圓W之溫度為-30℃以下之極低溫環境下進行蝕刻之情形時容易產生。再者，第1處理氣體亦可包含含氫氣體。 作為一例，對藉由以下文所示之極低溫環境下之製程條件對氧化矽膜201與氮化矽膜202之積層膜200進行蝕刻而形成之孔200h之形狀進行說明。製程條件如下所述。 ・冷卻器單元之設定溫度：-60℃ ・氣體：氫(H2 )/四氟化碳(CF4 )/三氟甲烷(CHF3 ) ・壓力：60 mTorr(8.0 Pa) ・第1高頻電力HF：2500 W、連續波 ・第2高頻電力LF：4000 W、脈衝波、頻率0.3 kHz、工作比55% 圖3係說明於氧化矽膜與氮化矽膜之界面產生之階差之圖，下圖表示將上圖中之區域A放大之剖面。 如圖3所示，於將遮罩膜300作為蝕刻遮罩，藉由自包含含氟氣體之第1處理氣體生成之電漿對積層膜200進行蝕刻之情形時，於形成於積層膜200之孔200h之側壁200sw產生階差。 因此，以下，對可將於積層膜200之蝕刻時於氧化矽膜201與氮化矽膜202之界面產生之階差去除的第1實施形態及第2實施形態之電漿蝕刻方法進行說明。 ＜第1實施形態＞ 基於圖4對第1實施形態之電漿蝕刻方法進行說明。圖4係表示第1實施形態之電漿蝕刻方法之一例之流程圖。 如圖4所示，於本實施形態之電漿蝕刻方法中，首先，將晶圓表面之溫度控制為-30℃以下之極低溫(步驟S2)。繼而，將包含含氟氣體之第1處理氣體供給至腔室10內(步驟S4)。例如，供給包含H2 /CF4 /CHF3 之處理氣體。 繼而，使用第1處理氣體對氧化矽膜201與氮化矽膜202之積層膜200進行蝕刻(步驟S6：第1步驟)。具體而言，自第1高頻電源31輸出(接通)第1高頻電力HF，對載置台12施加電漿生成用之高頻電力。又，自第2高頻電源32輸出(接通)第2高頻電力LF，對載置台12施加偏壓電壓產生用之高頻電力。此時，第1高頻電力HF及第2高頻電力LF可為連續波，亦可為脈衝波。第1步驟之執行時間(特定時間)根據形成於積層膜200之孔200h之深度、第1高頻電力HF之輸出、第2高頻電力LF之輸出等而規定。經過特定時間時，將第1高頻電力HF及第2高頻電力斷開(步驟S8)。 繼而，將向包含含氟氣體之第1處理氣體中添加含溴氣體所得之第2處理氣體供給至腔室10內(步驟S10)。例如，供給包含H2 /CF4 /CHF3 /溴化氫(HBr)之處理氣體。 繼而，使用第2處理氣體對氧化矽膜201與氮化矽膜202之積層膜200進行蝕刻(步驟S12：第2步驟)。具體而言，自第1高頻電源31輸出(接通)第1高頻電力HF，對載置台12施加電漿生成用之高頻電力。又，自第2高頻電源32輸出(接通)第2高頻電力LF，對載置台12施加偏壓電壓產生用之高頻電力。此時，第1高頻電力HF可為連續波，亦可為脈衝波，第2高頻電力LF較佳為連續波。第2步驟之執行時間(特定時間)根據第1高頻電力HF之輸出、第2高頻電力LF之輸出等而規定。經過特定時間時，將第1高頻電力HF及第2高頻電力斷開(步驟S14)。 藉由以上步驟於積層膜200形成孔200h。 再者，於本實施形態中，於第1步驟後暫時將第1高頻電力HF及第2高頻電力LF斷開，然後於第2步驟中再次將第1高頻電力HF及第2高頻電力LF接通，但並不限定於此。例如，亦可於第1步驟後不將第1高頻電力HF及第2高頻電力LF斷開而繼續進行第2步驟。 具體而言，以下文所示之製程條件將遮罩膜300作為蝕刻遮罩而對氧化矽膜201與氮化矽膜202之積層膜200進行電漿蝕刻。製程條件如下所述。 (第1步驟) ・冷卻器單元之設定溫度：-60℃ ・氣體：H2 /CF4 /CHF3 ・壓力：60 mTorr(8.0 Pa) ・第1高頻電力HF：2500 W、連續波 ・第2高頻電力LF：4000 W、脈衝波、頻率0.3 kHz、工作比55% (第2步驟) ・冷卻器單元之設定溫度：-60℃ ・氣體：H2 /CF4 /CHF3 /HBr ・壓力：60 mTorr(8.0 Pa) ・第1高頻電力HF：2500 W、連續波 ・第2高頻電力LF：5500 W、連續波 此時，作為比較例，於第2步驟中不添加HBr，除此以外，藉由與第1實施形態同樣之步驟進行電漿蝕刻。製程條件如下所述。 (第1步驟) ・冷卻器單元之設定溫度：-60℃ ・氣體：H2 /CF4 /CHF3 ・壓力：60 mTorr(8.0 Pa) ・第1高頻電力HF：2500 W、連續波 ・第2高頻電力LF：4000 W、脈衝波、頻率0.3 kHz、工作比55% (第2步驟) ・冷卻器單元之設定溫度：-60℃ ・氣體：H2 /CF4 /CHF3 ・壓力：60 mTorr(8.0 Pa) ・第1高頻電力HF：2500 W、連續波 ・第2高頻電力LF：5500 W、連續波 圖5係說明第1實施形態之電漿蝕刻之效果之圖，下圖表示將上圖中之區域A放大之剖面。具體而言，圖5(a)表示於第1步驟後進行本實施形態之第2步驟之蝕刻後之積層膜200之剖面，圖5(b)表示於第1步驟後進行比較例之第2步驟之蝕刻後之積層膜200之剖面。 如圖5(a)所示，藉由在第2步驟中使用包含HBr之第2處理氣體作為蝕刻氣體而對積層膜200進行蝕刻，可將於第1步驟中產生之於氧化矽膜201與氮化矽膜202之界面產生之階差去除。其原因在於，藉由在第2步驟中添加HBr，而矽自積層膜200被擊出，並以含矽物之形式堆積於在氧化矽膜201與氮化矽膜202之界面產生之階差之凹部，並且將階差之凸部削落，從而使階差平坦化。此時，就促進階差之凸部之削落之觀點而言，較佳為於第2步驟中施加第2高頻電力LF，特佳為第2高頻電力LF大於第1高頻電力HF。又，藉由添加HBr，可縮小氧化矽膜201之蝕刻速度與氮化矽膜202之蝕刻速度之差。因此，於第2步驟中，與第1步驟相比不易於氧化矽膜201與氮化矽膜202之界面產生階差。 又，於第1步驟中不添加HBr地對積層膜200進行蝕刻。因此，可不使遮罩膜300相對於積層膜200之選擇比(遮罩選擇比)降低而於積層膜200形成孔200h。 相對於此，如圖5(b)所示，於在第2步驟中未添加HBr作為蝕刻氣體之情形時，幾乎未看出於氧化矽膜201與氮化矽膜202之界面產生之階差有所改善。 再者，於本實施形態中，將第2步驟中之腔室10內之壓力設為60 mTorr(8.0 Pa)，但腔室10內之壓力亦可為60 mTorr(8.0 Pa)以下，例如亦可為25 mTorr(3.3 Pa)、15 mTorr(2.0 Pa)。藉由使第2步驟中之腔室10內之壓力降低，可使形成於積層膜200之孔200h之底部之直徑(底部CD(Critical Dimension，臨界尺寸))擴大。其結果，除了可將於氧化矽膜201與氮化矽膜202之界面產生之階差去除以外，亦可提高形成於積層膜200之孔200h之側壁200sw之垂直性。 如以上所說明般，於第1實施形態之電漿蝕刻方法中，於使用包含含氟氣體之第1處理氣體之電漿對積層膜200進行蝕刻後，使用包含含溴氣體之第2處理氣體之電漿對積層膜200進行蝕刻。藉此，可將於氧化矽膜201與氮化矽膜202之界面產生之階差去除。 ＜第2實施形態＞ 對第2實施形態之電漿蝕刻方法進行說明。於第1實施形態中，對第2步驟中所使用之第2處理氣體為向第1步驟中所使用之第1處理氣體中添加含溴氣體所得之處理氣體的形態進行了說明。相對於此，於第2實施形態中，對第2步驟中所使用之第2處理氣體為向與第1步驟中所使用之第1處理氣體不同之處理氣體中添加含溴氣體的形態進行說明。 具體而言，以下文所示之製程條件將遮罩膜300作為蝕刻遮罩而對氧化矽膜201與氮化矽膜202之積層膜200進行電漿蝕刻。製程條件如下所述。 (第1步驟) ・冷卻器單元之設定溫度：-60℃ ・氣體：H2 /CF4 /CHF3 ・壓力：60 mTorr(8.0 Pa) ・第1高頻電力HF：2500 W、連續波 ・第2高頻電力LF：4000 W、脈衝波、頻率0.3 kHz、工作比55% (第2步驟) ・冷卻器單元之設定溫度：-60℃ ・氣體：二氟甲烷(CH2 F2 )/甲烷(CH4 )/三氟化氮(NF3 )/HBr ・壓力：60 mTorr(8.0 Pa) ・第1高頻電力HF：2500 W、連續波 ・第2高頻電力LF：5500 W、連續波 圖6係說明第2實施形態之電漿蝕刻之效果之圖，下圖表示將上圖中之區域A放大之剖面。具體而言，圖6表示於第1步驟後進行本實施形態之第2步驟之蝕刻後之積層膜200之剖面。 如圖6所示，藉由使用包含HBr之第2處理氣體作為蝕刻氣體而對積層膜200進行蝕刻，可與第1實施形態同樣地將於氧化矽膜201與氮化矽膜202之界面產生之階差去除。 如以上所說明般，於第2實施形態之電漿蝕刻方法中，於使用包含含氟氣體之第1處理氣體之電漿對積層膜200進行蝕刻後，使用包含含溴氣體之第2處理氣體之電漿對積層膜200進行蝕刻。藉此，可將於氧化矽膜201與氮化矽膜202之界面產生之階差去除。 以上，藉由上述實施形態對電漿蝕刻方法進行了說明，但本發明之電漿蝕刻方法並不限定於上述實施形態，可於本發明之範圍內進行各種變化及改良。 例如，本發明之電漿蝕刻方法不僅可應用於在積層膜形成孔之情形，亦可應用於在積層膜形成溝槽之情形。 又，例如本發明之電漿蝕刻方法不僅可應用於電容耦合型電漿(CCP：Capacitively Coupled Plasma)裝置，亦可應用於其他蝕刻處理裝置。作為其他蝕刻處理裝置，亦可為電感耦合型電漿(ICP：Inductively Coupled Plasma)、使用放射狀線槽孔天線之電漿蝕刻裝置、螺旋波激發型電漿(HWP：Helicon Wave Plasma)裝置、電子迴旋共振電漿(ECR：Electron Cyclotron Resonance Plasma)裝置等。 又，例如，由本發明之蝕刻處理裝置處理之基板不限於晶圓，例如亦可為平板顯示器(Flat Panel Display)用之大型基板、EL(Electro Luminescence，電致發光)元件或太陽電池用之基板。
1‧‧‧電漿蝕刻裝置
10‧‧‧腔室
12‧‧‧載置台
14‧‧‧保持部
16‧‧‧支持部
18‧‧‧聚焦環
20‧‧‧排氣通路
22‧‧‧擋板
24‧‧‧排氣口
26‧‧‧排氣管
28‧‧‧排氣裝置
30‧‧‧閘閥
31‧‧‧第1高頻電源
32‧‧‧第2高頻電源
33‧‧‧匹配器
34‧‧‧匹配器
38‧‧‧氣體簇射頭
40‧‧‧靜電吸盤
40a‧‧‧電極
40b‧‧‧絕緣層
42‧‧‧直流電壓源
43‧‧‧開關
44‧‧‧交流電源
50‧‧‧控制部
51‧‧‧CPU
52‧‧‧ROM
53‧‧‧RAM
54‧‧‧HDD
56‧‧‧電極板
56a‧‧‧氣體通氣孔
57‧‧‧氣體擴散室
58‧‧‧電極支持體
60a‧‧‧氣體導入口
62‧‧‧氣體供給源
64‧‧‧氣體供給配管
66‧‧‧磁鐵
70‧‧‧冷媒管
71‧‧‧冷卻器單元
72‧‧‧傳熱氣體供給管線
73‧‧‧冷媒循環管
75‧‧‧加熱器
77‧‧‧溫度感測器
200‧‧‧積層膜
200h‧‧‧孔
200sw‧‧‧側壁
201‧‧‧氧化矽膜
202‧‧‧氮化矽膜
300‧‧‧遮罩膜
300a‧‧‧開口
A‧‧‧區域
HF‧‧‧第1高頻電力
LF‧‧‧第2高頻電力
S2‧‧‧步驟
S4‧‧‧步驟
S6‧‧‧步驟
S8‧‧‧步驟
S10‧‧‧步驟
S12‧‧‧步驟
S14‧‧‧步驟
W‧‧‧晶圓
圖1係表示本實施形態之電漿蝕刻裝置之縱截面之一例之圖。 圖2(a)、(b)係說明蝕刻前後之積層膜之剖面形狀之圖。 圖3係說明於氧化矽膜與氮化矽膜之界面產生之階差之圖。 圖4係表示第1實施形態之電漿蝕刻方法之一例之流程圖。 圖5(a)、(b)係說明第1實施形態之電漿蝕刻之效果之圖。 圖6係說明第2實施形態之電漿蝕刻之效果之圖。
200‧‧‧積層膜
200h‧‧‧孔
200sw‧‧‧側壁
300‧‧‧遮罩膜
A‧‧‧區域

Claims (10)

  1. 一種電漿蝕刻方法，其包含： 第1步驟，其係使用第1高頻電源所輸出之第1高頻電力自包含含氟氣體之第1處理氣體生成電漿，並利用所生成之電漿對氧化矽膜與氮化矽膜之積層膜進行蝕刻；及 第2步驟，其係於上述第1步驟之後，使用上述第1高頻電力自包含含溴氣體之第2處理氣體生成電漿，並利用所生成之電漿對上述積層膜進行蝕刻。
  2. 如請求項1之電漿蝕刻方法，其中 上述第2步驟係將於上述氧化矽膜與上述氮化矽膜之界面產生之階差去除。
  3. 如請求項1或2之電漿蝕刻方法，其中 上述第1步驟及上述第2步驟係於-30℃以下之極低溫環境下執行。
  4. 如請求項1或2之電漿蝕刻方法，其中 上述第2處理氣體係向上述第1處理氣體中添加含溴氣體所得之處理氣體。
  5. 如請求項1或2之電漿蝕刻方法，其中 上述第2處理氣體係向與上述第1處理氣體不同之處理氣體中添加含溴氣體所得之處理氣體。
  6. 如請求項1或2之電漿蝕刻方法，其中 於上述第2步驟中，與上述第1高頻電力同步地施加第2高頻電源所輸出之頻率低於上述第1高頻電力之第2高頻電力。
  7. 如請求項6之電漿蝕刻方法，其中 於上述第2步驟中，上述第2高頻電力大於上述第1高頻電力。
  8. 如請求項1或2之電漿蝕刻方法，其中 上述第1處理氣體包含含氫氣體。
  9. 如請求項8之電漿蝕刻方法，其中 上述含氟氣體係CF4 ，上述含氫氣體係H2 。
  10. 如請求項1或2之電漿蝕刻方法，其中 上述含溴氣體係HBr。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6948181B2 (ja) * 2017-08-01 2021-10-13 東京エレクトロン株式会社 多層膜をエッチングする方法
JP6945388B2 (ja) * 2017-08-23 2021-10-06 東京エレクトロン株式会社 エッチング方法及びエッチング処理装置
KR102376841B1 (ko) * 2017-11-02 2022-03-18 쇼와 덴코 가부시키가이샤 에칭 방법 및 반도체의 제조 방법
US10811267B2 (en) 2017-12-21 2020-10-20 Micron Technology, Inc. Methods of processing semiconductor device structures and related systems
JP7018801B2 (ja) 2018-03-29 2022-02-14 東京エレクトロン株式会社 プラズマ処理装置、及び被処理体の搬送方法
US10555412B2 (en) 2018-05-10 2020-02-04 Applied Materials, Inc. Method of controlling ion energy distribution using a pulse generator with a current-return output stage
WO2019138654A1 (ja) 2018-10-26 2019-07-18 株式会社日立ハイテクノロジーズ プラズマ処理装置及びプラズマ処理方法
US11476145B2 (en) 2018-11-20 2022-10-18 Applied Materials, Inc. Automatic ESC bias compensation when using pulsed DC bias
CN113169026B (zh) 2019-01-22 2024-04-26 应用材料公司 用于控制脉冲电压波形的反馈回路
US11508554B2 (en) 2019-01-24 2022-11-22 Applied Materials, Inc. High voltage filter assembly
KR20200100555A (ko) * 2019-02-18 2020-08-26 도쿄엘렉트론가부시키가이샤 에칭 방법
US20220157614A1 (en) * 2019-03-22 2022-05-19 Central Glass Company, Limited Dry Etching Method and Method for Producing Semiconductor Device
US11087989B1 (en) 2020-06-18 2021-08-10 Applied Materials, Inc. Cryogenic atomic layer etch with noble gases
JP2022021226A (ja) 2020-07-21 2022-02-02 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US11848176B2 (en) 2020-07-31 2023-12-19 Applied Materials, Inc. Plasma processing using pulsed-voltage and radio-frequency power
US11798790B2 (en) 2020-11-16 2023-10-24 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11901157B2 (en) 2020-11-16 2024-02-13 Applied Materials, Inc. Apparatus and methods for controlling ion energy distribution
US11495470B1 (en) 2021-04-16 2022-11-08 Applied Materials, Inc. Method of enhancing etching selectivity using a pulsed plasma
US11791138B2 (en) 2021-05-12 2023-10-17 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11948780B2 (en) 2021-05-12 2024-04-02 Applied Materials, Inc. Automatic electrostatic chuck bias compensation during plasma processing
US11967483B2 (en) 2021-06-02 2024-04-23 Applied Materials, Inc. Plasma excitation with ion energy control
US11984306B2 (en) 2021-06-09 2024-05-14 Applied Materials, Inc. Plasma chamber and chamber component cleaning methods
US11810760B2 (en) 2021-06-16 2023-11-07 Applied Materials, Inc. Apparatus and method of ion current compensation
US11569066B2 (en) 2021-06-23 2023-01-31 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
US11776788B2 (en) 2021-06-28 2023-10-03 Applied Materials, Inc. Pulsed voltage boost for substrate processing
US11476090B1 (en) 2021-08-24 2022-10-18 Applied Materials, Inc. Voltage pulse time-domain multiplexing
US11694876B2 (en) 2021-12-08 2023-07-04 Applied Materials, Inc. Apparatus and method for delivering a plurality of waveform signals during plasma processing
WO2023132889A1 (en) * 2022-01-04 2023-07-13 Applied Materials, Inc. Electrode tuning, depositing, and etching methods
US11972924B2 (en) 2022-06-08 2024-04-30 Applied Materials, Inc. Pulsed voltage source for plasma processing applications
WO2024073390A1 (en) * 2022-09-29 2024-04-04 Lam Research Corporation Post etch plasma treatment for reducing sidewall contaminants and roughness

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01200624A (ja) * 1988-02-05 1989-08-11 Toshiba Corp ドライエッチング方法
JPH05326499A (ja) * 1992-05-19 1993-12-10 Fujitsu Ltd 半導体装置の製造方法
US6686292B1 (en) * 1998-12-28 2004-02-03 Taiwan Semiconductor Manufacturing Company Plasma etch method for forming uniform linewidth residue free patterned composite silicon containing dielectric layer/silicon stack layer
US6287974B1 (en) * 1999-06-30 2001-09-11 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
JP2007081383A (ja) * 2005-08-15 2007-03-29 Fujitsu Ltd 微細構造の製造方法
JP2012079792A (ja) * 2010-09-30 2012-04-19 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP5981106B2 (ja) * 2011-07-12 2016-08-31 東京エレクトロン株式会社 プラズマエッチング方法
TWI497586B (zh) * 2011-10-31 2015-08-21 Hitachi High Tech Corp Plasma etching method
WO2013118660A1 (ja) * 2012-02-09 2013-08-15 東京エレクトロン株式会社 半導体製造装置の製造方法及び半導体製造装置
JP6211947B2 (ja) * 2013-07-31 2017-10-11 東京エレクトロン株式会社 半導体装置の製造方法
JP6267953B2 (ja) * 2013-12-19 2018-01-24 東京エレクトロン株式会社 半導体装置の製造方法
JP6277004B2 (ja) * 2014-01-31 2018-02-07 株式会社日立ハイテクノロジーズ ドライエッチング方法
JP6230930B2 (ja) * 2014-02-17 2017-11-15 東京エレクトロン株式会社 半導体装置の製造方法
JP6289996B2 (ja) * 2014-05-14 2018-03-07 東京エレクトロン株式会社 被エッチング層をエッチングする方法

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