CN105206525A - 解决锗硅生长工艺中栅极顶角缺陷的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 78
- 230000007547 defect Effects 0.000 title claims abstract description 29
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 title claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 43
- 238000005530 etching Methods 0.000 claims abstract description 29
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000011248 coating agent Substances 0.000 claims abstract description 16
- 238000000576 coating method Methods 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 238000005137 deposition process Methods 0.000 claims description 5
- 239000006117 anti-reflective coating Substances 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 239000013618 particulate matter Substances 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 238000000151 deposition Methods 0.000 abstract description 7
- 238000007781 pre-processing Methods 0.000 abstract 1
- 238000009987 spinning Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 33
- 230000008021 deposition Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明提供了一种解决锗硅生长工艺中栅极顶角缺陷的方法，包括：在衬底上沉积多晶硅层，并利用图案化硬掩膜执行多晶硅层刻蚀以形成多晶硅栅极；利用原子层沉积工艺沉积SiN层；在晶圆表面旋涂抗反射涂层和光阻层；使得光阻层曝光，从而仅仅留下与多晶硅栅极相对应的光阻图案；利用光阻图案执行干法刻蚀以形成SiGe沟槽，其中在多晶硅栅极下方形成突出衬底表面的突起部，完全去除抗反射涂层和光阻层，并使得SiN层仅留下图案化硬掩膜和多晶硅栅极侧壁上的SiN部分；对图案化硬掩膜及其侧壁上的SiN部分进一步进行湿法刻蚀以及预处理。
Description
技术领域
本发明涉及半导体制造领域，更具体地说，本发明涉及一种解决锗硅生长工艺中栅极顶角缺陷的方法。
背景技术
半导体制造工艺流程中对器件性能的调节有时需要使用SiGe工艺流程。如图1至图4所示，SiGe的形成工艺包括：在衬底10上沉积多晶硅层，并利用图案化硬掩膜20执行多晶硅层刻蚀以形成多晶硅栅极30；利用原子层沉积工艺沉积SiN层40；对衬底10执行沟槽刻蚀以在多晶硅栅极30下方形成突出衬底10表面的突起部50，并仅留下多晶硅栅极30侧壁上的SiN层40；进一步执行湿法刻蚀及预处理。
其中，对于SiGe沟槽之后经过一系列的湿法刻蚀和SiGe生长前的预处理工艺，该工艺会造成本来就比较脆弱的多晶硅顶角位置的缺损(如图4的虚线圆圈部分所示)。多晶硅暴露出来会在后续的SiGe生长工艺中因Si和Ge反应造成SiGe的残留。SiGe残留的存在会造成电性的退化，需要改善。
发明内容
本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够保护SiGe工艺中因多晶硅顶角位置缺损造成的SiGe残留问题的技术方案。其中优化的工艺是在利用原子层沉积工艺沉积SiN层之后增加一道光刻工艺，在多晶硅上方形成足够厚的光阻保护层，可以抵挡后续干刻和湿法工艺中造成的多晶硅顶角损伤，避免多晶硅暴露出来造成的SiGe残留问题。
为了实现上述技术目的，根据本发明，提供了一种解决锗硅生长工艺中栅极顶角缺陷的方法，包括：
第一步骤：在衬底上沉积多晶硅层，并利用图案化硬掩膜执行多晶硅层刻蚀以形成多晶硅栅极；
第二步骤：利用原子层沉积工艺沉积SiN层；
第三步骤：在晶圆表面旋涂抗反射涂层和光阻层；
第四步骤：使得光阻层曝光，从而仅仅留下与多晶硅栅极相对应的光阻图案；
第五步骤：利用光阻图案执行干法刻蚀以形成SiGe沟槽，其中在多晶硅栅极下方形成突出衬底表面的突起部，完全去除抗反射涂层和光阻层，并使得SiN层仅留下图案化硬掩膜和多晶硅栅极侧壁上的SiN部分；
第六步骤：对图案化硬掩膜及其侧壁上的SiN部分进一步进行湿法刻蚀以及预处理。
优选地，所述解决锗硅生长工艺中栅极顶角缺陷的方法在SiGe生长之前执行。
优选地，所述解决锗硅生长工艺中栅极顶角缺陷的方法还包括：清除第五步骤中干法刻蚀残留下的聚合物和颗粒型物质。
优选地，光阻图案的关键尺寸比多晶硅栅极的关键尺寸大3-8nm。
优选地，第五步骤包括：抗反射涂层的刻蚀、SiN层的刻蚀、硅衬底刻蚀、沟槽刻蚀。
优选地，抗反射涂层的刻蚀使用含F成分的气体或者HBr搭配O2气体进行刻蚀，压力在3-10mt,功率在500-100w之间。
优选地，SiN层的刻蚀和硅衬底刻蚀使用含F成分的气体进行刻蚀，压力3-10mt,功率在150-1000w之间。
优选地，SiN层的厚度为50-200A。
优选地，抗反射涂层和光阻层的厚度在500-1200A之间。
优选地，第四步骤还包括对光刻胶进行烘烤。
附图说明
结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：
图1至图4示意性地示出了根据现有技术的SiGe工艺流程。
图5示意性地示出了根据本发明优选实施例的解决锗硅生长工艺中栅极顶角缺陷的方法的第一步骤。
图6示意性地示出了根据本发明优选实施例的解决锗硅生长工艺中栅极顶角缺陷的方法的第二步骤。
图7示意性地示出了根据本发明优选实施例的解决锗硅生长工艺中栅极顶角缺陷的方法的第三步骤。
图8示意性地示出了根据本发明优选实施例的解决锗硅生长工艺中栅极顶角缺陷的方法的第四步骤。
图9示意性地示出了根据本发明优选实施例的解决锗硅生长工艺中栅极顶角缺陷的方法的第五步骤。
图10示意性地示出了根据本发明优选实施例的解决锗硅生长工艺中栅极顶角缺陷的方法的第六步骤。
需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图5至图10示意性地示出了根据本发明优选实施例的解决锗硅生长工艺中栅极顶角缺陷的方法的各个步骤。
如图5至图10所示，根据本发明优选实施例的解决锗硅生长工艺中栅极顶角缺陷的方法包括：
第一步骤：在衬底10上沉积多晶硅层，并利用图案化硬掩膜20执行多晶硅层刻蚀以形成多晶硅栅极30；
第二步骤：利用原子层沉积工艺沉积SiN层40；SiN层40的具体厚度可根据器件的需求进行调节，SiN层40的厚度一般为50-200A。
第三步骤：在晶圆表面旋涂抗反射涂层60和光阻层70；优选地，抗反射涂层60和光阻层70的厚度在500-1200A之间。
第四步骤：使得光阻层70曝光，从而仅仅留下与多晶硅栅极30相对应的光阻图案71；
优选地，光阻图案71的关键尺寸比多晶硅栅极30的关键尺寸大3-8nm。由此，可充分的保护多晶硅栅极30及其上方的硬掩膜图案。
优选地，第四步骤还包括对光刻胶进行烘烤。
第五步骤：利用光阻图案71执行干法刻蚀以形成SiGe沟槽51，其中在多晶硅栅极30下方形成突出衬底10表面的突起部50，完全去除抗反射涂层60和光阻层70，并使得SiN层40仅留下图案化硬掩膜20和多晶硅栅极30侧壁上的SiN部分41；
第五步骤的工艺中可经过如下步骤：抗反射涂层的刻蚀、SiN层40的刻蚀、硅衬底刻蚀、沟槽刻蚀。该工艺可在kiyo或者kiyo45的工艺腔体内进行。抗反射涂层的刻蚀一般使用含F成分的气体或者HBr搭配O2气体进行刻蚀，压力在3-10mt,功率在500-100w之间。SiN层40的刻蚀和硅衬底刻蚀可以使用含CF4等含F成分的气体进行刻蚀，压力3-10mt,功率在150-1000w之间，其中SiN层40因其厚度较薄尽量使用低压低功率，同时配以合适的稀释气体(如He)以降低刻蚀速率，防止工艺不稳定。沟槽刻蚀工艺中根据对其形貌的要求使用合适气体配以适当功率和压力进行刻蚀。多晶硅栅极上方的光刻胶的去除可以在沟槽形成过程中去除，若沟槽形成之后仍有交残留可使用专用的光刻胶剥离的工艺腔完成去除工作。
第六步骤：对图案化硬掩膜20及其侧壁上的SiN部分41进一步进行湿法刻蚀以及预处理。
还可以根据SiGe生长前的需求清除第五步骤中干法刻蚀残留下的聚合物、颗粒型物质等残留物。其中，第六步骤可包括SPM+SC1清洗或者是HCl烘烤等工艺。
此后即可执行SiGe生长工艺。
本发明通过在SiN沉积之后、沟槽形成之前增加光刻工艺(抗反射涂层和光阻旋涂、曝光显影等工艺),在多晶硅栅极上方形成较厚保护层,可以抵挡在后续沟槽刻蚀工艺和后续湿法刻蚀工艺以及SiGe生长前的预处理工艺所造成的多晶硅顶角位置损伤，避免出现多晶硅顶角位置SiGe残留问题。
可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (10)
1.一种解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于包括：
第一步骤：在衬底上沉积多晶硅层，并利用图案化硬掩膜执行多晶硅层刻蚀以形成多晶硅栅极；
第二步骤：利用原子层沉积工艺沉积SiN层；
第三步骤：在晶圆表面旋涂抗反射涂层和光阻层；
第四步骤：使得光阻层曝光，从而仅仅留下与多晶硅栅极相对应的光阻图案；
第五步骤：利用光阻图案执行干法刻蚀以形成SiGe沟槽，其中在多晶硅栅极下方形成突出衬底表面的突起部，完全去除抗反射涂层和光阻层，并使得SiN层仅留下图案化硬掩膜和多晶硅栅极侧壁上的SiN部分；
第六步骤：对图案化硬掩膜及其侧壁上的SiN部分进一步进行湿法刻蚀以及预处理。
2.根据权利要求1所述的解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于，所述解决锗硅生长工艺中栅极顶角缺陷的方法在SiGe生长之前执行。
3.根据权利要求1或2所述的解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于还包括：清除第五步骤中干法刻蚀残留下的聚合物和颗粒型物质。
4.根据权利要求1或2所述的解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于，光阻图案的关键尺寸比多晶硅栅极的关键尺寸大3-8nm。
5.根据权利要求1或2所述的解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于，第五步骤包括：抗反射涂层的刻蚀、SiN层的刻蚀、硅衬底刻蚀、沟槽刻蚀。
6.根据权利要求5所述的解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于，抗反射涂层的刻蚀使用含F成分的气体或者HBr搭配O2气体进行刻蚀，压力在3-10mt,功率在500-100w之间。
7.根据权利要求5所述的解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于，SiN层的刻蚀和硅衬底刻蚀使用含F成分的气体进行刻蚀，压力3-10mt,功率在150-1000w之间。
8.根据权利要求1或2所述的解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于，SiN层的厚度为50-200A。
9.根据权利要求1或2所述的解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于，抗反射涂层和光阻层的厚度在500-1200A之间。
10.根据权利要求1或2所述的解决锗硅生长工艺中栅极顶角缺陷的方法，其特征在于，第四步骤还包括对光刻胶进行烘烤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510626870.4A CN105206525A (zh) | 2015-09-28 | 2015-09-28 | 解决锗硅生长工艺中栅极顶角缺陷的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510626870.4A CN105206525A (zh) | 2015-09-28 | 2015-09-28 | 解决锗硅生长工艺中栅极顶角缺陷的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105206525A true CN105206525A (zh) | 2015-12-30 |
Family
ID=54954121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510626870.4A Pending CN105206525A (zh) | 2015-09-28 | 2015-09-28 | 解决锗硅生长工艺中栅极顶角缺陷的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105206525A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101043004A (zh) * | 2006-03-23 | 2007-09-26 | 东京毅力科创株式会社 | 等离子体蚀刻方法 |
| CN103077925A (zh) * | 2011-10-25 | 2013-05-01 | 中芯国际集成电路制造(上海)有限公司 | 存储器的制造方法 |
| CN103730417A (zh) * | 2012-10-10 | 2014-04-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104022063A (zh) * | 2013-03-01 | 2014-09-03 | 中芯国际集成电路制造(上海)有限公司 | 浅槽的形成方法 |
| CN104064521A (zh) * | 2014-07-03 | 2014-09-24 | 上海华力微电子有限公司 | 半导体工艺方法以及半导体结构 |
| CN104412373A (zh) * | 2012-07-16 | 2015-03-11 | 德克萨斯仪器股份有限公司 | 减少应变沟道PMOS晶体管的聚晶电极上的SiGe异常生长的形成的方法 |
-
2015
- 2015-09-28 CN CN201510626870.4A patent/CN105206525A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101043004A (zh) * | 2006-03-23 | 2007-09-26 | 东京毅力科创株式会社 | 等离子体蚀刻方法 |
| CN103077925A (zh) * | 2011-10-25 | 2013-05-01 | 中芯国际集成电路制造(上海)有限公司 | 存储器的制造方法 |
| CN104412373A (zh) * | 2012-07-16 | 2015-03-11 | 德克萨斯仪器股份有限公司 | 减少应变沟道PMOS晶体管的聚晶电极上的SiGe异常生长的形成的方法 |
| CN103730417A (zh) * | 2012-10-10 | 2014-04-16 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104022063A (zh) * | 2013-03-01 | 2014-09-03 | 中芯国际集成电路制造(上海)有限公司 | 浅槽的形成方法 |
| CN104064521A (zh) * | 2014-07-03 | 2014-09-24 | 上海华力微电子有限公司 | 半导体工艺方法以及半导体结构 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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|
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