CN104064521A - 半导体工艺方法以及半导体结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000000034 method Methods 0.000 title claims abstract description 67
- 238000005516 engineering process Methods 0.000 title claims abstract description 38
- 230000005669 field effect Effects 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 35
- 239000000956 alloy Substances 0.000 claims abstract description 35
- 238000000137 annealing Methods 0.000 claims abstract description 18
- 238000005468 ion implantation Methods 0.000 claims abstract description 13
- 239000011241 protective layer Substances 0.000 claims description 62
- 239000010410 layer Substances 0.000 claims description 38
- 230000008569 process Effects 0.000 claims description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 15
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 5
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 claims description 4
- 238000000407 epitaxy Methods 0.000 claims description 4
- 239000007789 gas Substances 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 claims description 3
- 229910052986 germanium hydride Inorganic materials 0.000 claims description 3
- 239000001307 helium Substances 0.000 claims description 3
- 229910052734 helium Inorganic materials 0.000 claims description 3
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 3
- 229910000041 hydrogen chloride Inorganic materials 0.000 claims description 2
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 3
- 230000008021 deposition Effects 0.000 abstract description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 13
- 239000000725 suspension Substances 0.000 description 8
- 239000002800 charge carrier Substances 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 229910000676 Si alloy Inorganic materials 0.000 description 4
- 238000010276 construction Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000006911 nucleation Effects 0.000 description 3
- 238000010899 nucleation Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000000739 chaotic effect Effects 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
Abstract
本发明提供半导体工艺方法以及半导体结构,包括:提供半导体衬底,所述半导体衬底上形成有N型场效应晶体管和P型场效应晶体管;在所述N型场效应晶体管和所述P型场效应晶体管表面形成一第一保护层;对所述第一保护层进行一离子注入过程和一峰值退火过程,形成第二保护层;对所述P型场效应晶体管的所述第二保护层和所述半导体衬底进行选择性刻蚀,形成漏凹槽、源凹槽;在所述漏凹槽和所述源凹槽中生长一半导体合金层;去除所述第二保护层。本发明中,抑制半导体合金层在所述第二保护层上沉积,提高半导体合金层生长工艺窗口,改善器件性能。
Description
技术领域
本发明涉及半导体器件制造技术领域,特别是涉及一种半导体工艺方法以及半导体结构。
背景技术
随着超大规模集成电路技术的迅速发展,场效应晶体管器件(MOSFET)的尺寸在不断减小,如何改善迁移率以及器件性能(特别是PMOS)成为新工艺开发中最难以解决的问题。源漏端嵌入式锗硅技术(EmbeddingSiGe)能够非常有效地改善空穴的迁移率。载流子的迁移率取决于载流子的有效质量和运动过程中受到的各种机制的散射,降低载流子有效质量或者减小散射几率都可以提高载流子的迁移率。源漏端嵌入式锗硅技术通过在沟道中产生单轴压应力来提高PMOS的空穴迁移率,从而提高它的电流驱动能力。其原理是:通过在硅衬底上刻蚀凹槽,选择性地外延生长锗硅(GeSi)层,因锗硅晶格常数与硅的不匹配,在垂直沟道方向硅晶格受到拉伸产生张应力,沿沟道方向Si晶格受到压缩产生压应力,当施加了适当的应力以后,原子之间的作用力会随之变化,从而使原来简并的能带发生偏移或者分裂,进而可以降低载流子有效质量或者减小散射几率,最终使得载流子的迁移率得到提高。此外,由于锗硅具有较小的电阻率,可提高电流驱动能力。
现有的源漏端嵌入锗硅技术的各步骤相应结构的剖面示意图具体请参考图1a至图1d。
参考图1a,首先提供半导体衬底1000,所述半导体衬底1000上形成有N型场效应管晶体管1100和P型场效应晶体管1200。较佳的,所述N型场效应晶体管和所述P型场效应晶体管之间有浅沟槽隔离结构1300。所述N型场效应晶体管有一栅极1110,所述栅极1110包括栅极氧化层1111以及覆盖栅极氧化层1111的栅极电极1112。所述P型场效应晶体管有一栅极1210,所述栅极1210包括栅极氧化层1211以及覆盖栅极氧化层1211的栅极电极1212。所述半导体衬底1100上有一第一保护层1400。现有技术中,所述半导体衬底1000为硅衬底,所述第一保护层1400为氮化硅。
参考图1b,在所述N型场效应晶体管上形成一光阻1120,刻蚀所述P型场效应晶体管1200的所述第一保护层1400和所述半导体衬底1100,形成漏凹槽1230、源凹槽1240,在所述漏凹槽1230和所述源凹槽1240生长一半导体合金层1250,如图1c所示。现有技术中,所述半导体合金层1250的材料为硅锗合金,采用外延工艺在所述漏凹槽1230和所述源凹槽1240内生长所述半导体合金层1250,所述漏凹槽1230和所述源凹槽1240内通入二氯二氢硅(DCS)、氯化氢(HCl)、四氢化锗(GeH4,)气体生长所述半导体合金层1250。
参考图1d,去除所述光阻1120,和所述第一保护层1400,形成最终的半导体器件结构1。
然而,现有的源漏端嵌入锗硅技术中存在以下缺陷:在锗硅外延工艺中,由于是选择性外延工艺,锗硅合金很容易在源漏区的硅表面的沟槽中生长,而多晶硅栅极上由于有氮化硅保护层,锗硅很难在其表面成核生长。但是由于氮化硅中有硅原子的自由悬挂键,并且只要这种自由悬挂键浓度高过一定值,锗硅会在氮化硅上生长,给源漏凹槽区锗硅外延以及后续的氮化硅保护层的去除带来了很大的影响。
发明内容
本发明的目的在于,提供半导体工艺方法,可以抑制锗硅合金在多晶硅栅极上的沉积,从而不影响后续氮化硅保护层的去除,改善半导体器件的性能。
为解决上述技术问题,本发明提供的半导体工艺方法,包括:
提供半导体衬底,所述半导体衬底上形成有N型场效应晶体管和P型场效应晶体管;
在所述N型场效应晶体管和所述P型场效应晶体管表面形成一第一保护层;
对所述第一保护层进行一离子注入过程和一峰值退火过程,形成第二保护层;
对所述P型场效应晶体管的所述第二保护层和所述半导体衬底进行选择性刻蚀,在所述半导体衬底中形成漏凹槽、源凹槽;
在所述漏凹槽和所述源凹槽中生长一半导体合金层;
去除所述第二保护层。
进一步的,所述半导体衬底为硅衬底。
进一步的,所述第一保护层为氮化硅。
进一步的,所述离子注入过程注入的离子为碳离子,注入浓度为大于等于5E14。
进一步的,所述离子注入过程注入的离子为氮离子,注入浓度为大于等于5E14。
进一步的,所述峰值退火过程采用的退火温度为850℃-1150℃。
进一步的,通入氮气和氦气进行所述峰值退火过程。
进一步的,所述半导体合金层的材料为硅锗合金。
进一步的,采用外延工艺在所述漏凹槽和所述源凹槽内生长所述半导体合金层。
进一步的,所述漏凹槽和所述源凹槽内通入二氯二氢硅(DCS)、氯化氢(HCl)、四氢化锗(GeH4,)气体生长所述半导体合金层。
根据本发明的另一面,还提供一种采用如上任意一项所述半导体工艺方法制备的半导体结构,包括:
半导体衬底,所述半导体衬底上形成有N型场效应晶体管和P型场效应晶体管;
所述P型场效应晶体管的所述半导体衬底中形成有漏凹槽、源凹槽;
所述漏凹槽和所述源凹槽中生长有一半导体合金层。
与现有技术相比,本发明提供的半导体工艺方法具有以下优点:在所述N型场效应晶体管和所述P型场效应晶体管表面形成一第一保护层,对所述第一保护层进行一离子注入过程和一峰值退火过程,使得所述第一保护层中的自由悬挂键与注入的离子反应形成稳定的共价键,从而形成第二保护层的结构,抑制所述半导体合金层在所述第二保护层上沉积,从而不影响后续对所述第二保护层的去除,使得所述半导体合金层合金生长工艺窗口得到明显的提高,改善半导体器件的性能。
附图说明
图1a至图1d为现有的源漏端嵌入锗硅技术的各步骤相应结构的剖面示意图;
图2为本发明一实施例中半导体工艺方法的流程图;
图3a至图3e为本发明一实施例中半导体工艺方法中各步骤相应结构的剖面示意图;
图4为本发明一实施例中半导体合金层在不同衬底上成膜厚度与成核时间的关系。
具体实施方式
下面将结合示意图对本发明的半导体工艺方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
为了清楚,不描述实际实施例的全部特征。在下列描述中,不详细描述公知的功能和结构,因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中,必须做出大量实施细节以实现开发者的特定目标,例如按照有关系统或有关商业的限制,由一个实施例改变为另一个实施例。另外,应当认为这种开发工作可能是复杂和耗费时间的,但是对于本领域技术人员来说仅仅是常规工作。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明的核心在于,提供的半导体工艺方法具有以下优点:在所述N型场效应晶体管和所述P型场效应晶体管表面形成一第一保护层,对所述第一保护层进行一离子注入过程和一峰值退火过程,使得所述第一保护层中的自由悬挂键与注入的离子反应形成稳定的共价键,从而形成第二保护层的结构,抑制所述半导体合金层在所述第二保护层上沉积,从而不影响后续对所述第二保护层的去除,使得所述半导体合金层合金生长工艺窗口得到明显的提高,改善半导体器件的性能。
具体的,结合上述核心思想,本发明提供的半导体工艺方法,流程图参考图2,具体步骤包括:
步骤S100,提供半导体衬底,所述半导体衬底上形成有N型场效应晶体管和P型场效应晶体管;
步骤S101,在所述N型场效应晶体管和所述P型场效应晶体管表面形成一第一保护层;
步骤S102,对所述第一保护层进行一离子注入过程和一峰值退火过程,形成第二保护层;
步骤S103,对所述P型场效应晶体管的所述第二保护层和所述半导体衬底进行选择性刻蚀,在所述半导体衬底中形成漏凹槽、源凹槽;
步骤S104,在所述漏凹槽和所述源凹槽中生长一半导体合金层;
步骤S105,去除所述第二保护层。
以下列举所述半导体工艺方法的几个实施例,以清楚说明本发明的内容,应当明确的是,本发明的内容并不限制于以下实施例,其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。
以下结合图3a至图3e,具体说明本发明的半导体工艺方法。
参考图3a,首先提供半导体衬底1000,所述半导体衬底1000上形成有N型场效应管晶体管1100和P型场效应晶体管1200,较佳的,所述N型场效应晶体管和所述P型场效应晶体管之间有浅沟槽隔离结构1300。所述N型场效应晶体管有一栅极1110,所述栅极1110包括栅极氧化层1111以及覆盖栅极氧化层1111的栅极电极1112。所述P型场效应晶体管有一栅极1210,所述栅极1210包括栅极氧化层1211以及覆盖栅极氧化层1211的栅极电极1212。所述半导体衬底1100上有一第一保护层1400。在本实施例中,所述半导体衬底1000为硅衬底,所述第一保护层1400为氮化硅。
参考图3b,对所述第一保护层1400进行一离子注入过程,将所述离子1510注入到所述第一保护层1400中,并对所述第一保护层1400进行一峰值退火过程,所述第一保护层1400中的自由悬挂键与注入的离子反应形成稳定的共价键,使所述第一保护层1400形成第二保护层1600。较佳的,所述离子注入过程1500注入的离子为碳离子或者氮离子,注入浓度为大于等于5E14,如5E14,所述峰值退火过程1520采用的退火温度为850℃-1150℃,如1000℃。较佳的,通入氮气和氦气进行所述峰值退火过程,用于维持所述峰值退火过程中的气压并快速升温。
参考图3c,在所述N型场效应晶体管上形成一光阻1120,刻蚀所述P型场效应晶体管1200的所述第一保护层1400和所述半导体衬底1100,形成漏凹槽1230、源凹槽1240,在所述漏凹槽1230和所述源凹槽1240生长一半导体合金层1250,如图3d所示。在本实施例中,所述半导体合金层1250的材料为硅锗合金,采用外延工艺在所述漏凹槽1230和所述源凹槽1240内生长所述半导体合金层1250,所述漏凹槽1230和所述源凹槽1240内通入DCS,HCl,GeH4等气体生长所述半导体合金层1250。所述第二保护层1600中硅的自由悬挂键与注入的碳离子或氮离子反应形成稳定的共价键,抑制所述半导体合金层1250生长过程中采用的锗硅合金在所述第二保护层1600上沉积,从而不影响后续第二保护层1600的去除,使得所述半导体合金层生长工艺窗口得到明显的提高。
参考图3e,去除所述光阻1120和所述第二保护层1600,形成最终的半导体结构2。所述半导体结构2包括半导体衬底1000,所述半导体衬底1000上形成有N型场效应晶体管1100和P型场效应晶体管1200,所述P型场效应晶体管1200的所述半导体衬底1000中形成有漏凹槽1230、源凹槽1240;所述漏凹槽1230和所述源凹槽124中生长有一半导体合金层1240。
在本实施例中,所述第二保护层1600中硅的自由悬挂键与注入的碳离子或氮离子反应形成稳定的共价键,抑制所述半导体合金层1250生长过程中采用的锗硅合金在所述第二保护层1600上沉积,从而不影响后续第二保护层1600的去除,使得所述半导体合金层生长工艺窗口得到明显的提高。图4为本发明一实施例中所述半导体合金层1250在所述第一保护层1400和所述第二保护层1600上成膜厚度与成核时间的关系。在相同时间内,所述半导体合金层1250在所述第二保护层1600上成膜厚度小于在所述第一保护层1400上成膜厚度,更好的验证本发明的效果。
综上所述,本发明提供的半导体工艺方法具有以下优点:在所述N型场效应晶体管和所述P型场效应晶体管表面形成一第一保护层,对所述第一保护层进行一离子注入过程和一峰值退火过程,使得所述第一保护层中的自由悬挂键与注入的离子反应形成稳定的共价键,从而形成第二保护层的结构,抑制所述半导体合金层在所述第二保护层上沉积,从而不影响后续对所述第二保护层的去除,使得所述半导体合金层合金生长工艺窗口得到明显的提高,改善半导体器件的性能。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (11)
1.一种半导体工艺方法,包括:
提供半导体衬底,所述半导体衬底上形成有N型场效应晶体管和P型场效应晶体管;
在所述N型场效应晶体管和所述P型场效应晶体管表面形成一第一保护层;
对所述第一保护层进行一离子注入过程和一峰值退火过程,形成第二保护层;
对所述P型场效应晶体管的所述第二保护层和所述半导体衬底进行选择性刻蚀,在所述半导体衬底中形成漏凹槽、源凹槽;
在所述漏凹槽和所述源凹槽中生长一半导体合金层;
去除所述第二保护层。
2.如权利要求1所述的半导体工艺方法,其特征在于,所述半导体衬底为硅衬底。
3.如权利要求1所述的半导体工艺方法,其特征在于,所述第一保护层为氮化硅。
4.如权利要求1所述的半导体工艺方法,其特征在于,所述离子注入过程注入的离子为碳离子,注入浓度为大于等于5E14。
5.如权利要求1所述的半导体工艺方法,其特征在于,所述离子注入过程注入的离子为氮离子,注入浓度为大于等于5E14。
6.如权利要求1所述的半导体工艺方法,其特征在于,所述峰值退火过程采用的退火温度为850℃-1150℃ 。
7.如权利要求6所述的半导体工艺方法,其特征在于,通入氮气和氦气进行所述峰值退火过程。
8.如权利要求1所述的半导体工艺方法,其特征在于,所述半导体合金层的材料为硅锗合金。
9.如权利要求7所述的半导体工艺方法,其特征在于,采用外延工艺在所述空腔内生长所述半导体合金层。
10.如权利要求7所述的半导体工艺方法,其特征在于,向所述漏凹槽和所述源凹槽内通入二氯二氢硅、氯化氢、四氢化锗气体生长所述半导体合金层。
11.一种采用如权利要求1-10中任意一项所述半导体工艺方法制备的半导体结构,包括:
半导体衬底,所述半导体衬底上形成有N型场效应晶体管和P型场效应晶体管;
所述P型场效应晶体管的所述半导体衬底中形成有漏凹槽、源凹槽;
所述漏凹槽和所述源凹槽中生长有一半导体合金层。
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