CN104538448A - 具有SiGe源漏区的PMOS结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种具有SiGe源漏区的PMOS结构，通过在SiGe主体层内设置Ge浓度递增的第一主体层以及Ge浓度递减的第二主体层，形成Ge浓度的梯度变化，从而避免主体层与缓冲层界面处Ge浓度骤变而引起的位错和应力释放，而在主体层与盖帽层的界面处回复到低Ge浓度作为结束生长浓度，以保证盖帽层对主体层的良好包覆；在第一主体层和第二主体层交界处或中间的中间层处，即为Ge浓度最高位置，用以提高对沟道的应力，从而增强器件良率，提高器件性能。
Description
技术领域
本发明涉及半导体集成电路制造工艺技术领域，尤其涉及一种具有SiGe源漏区的PMOS结构及其制造方法。
背景技术
随着半导体集成电路的发展，MOSFET(金属氧化物半导体场效应晶体管)尺寸的减小，不断地改进了集成电路的速度、性能、密度和功能单位成本。进入90nm工艺时代后，随着集成电路器件尺寸的大幅度减少，源/漏极(elevatedsource/drain)的结深越来越浅，需要采用选择性外延技术(selective epi SiGe，缩写SEG)以增厚源/漏极，其中的Si盖帽层可以保护SiGe，并且作为后续硅化(silicide)反应的牺牲层(sacrificial layer)，从而降低串联电阻。
而对于65/45nm技术工艺，一种提升PMOS晶体管性能的方法是：刻蚀PMOS源/漏极形成源/漏区凹槽(即源/漏区U or Sigma shape，“U”或“Σ”形状)，然后在源/漏区(S/D)凹槽内部外延SiGe层来引入对沟道的压应力(compressive stress)，这种应力使得半导体晶体晶格发生畸变(拉伸或压缩)，生成沟道区域内的单轴应力(uniaxial stress)，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴(hole)的迁移率(mobility)，从而改善器件的性能。
嵌入式锗硅源漏技术(embedded SiGe，缩写eSiGe)是一种用来提高PMOS性能的应变硅技术。它是通过在沟道中产生单轴压应力来增加PMOS的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。其原理是通过在Si上刻蚀出凹槽作为源/漏区，在凹槽中选择性地外延生长SiGe层，利用SiGe晶格常数与Si不匹配，使沿沟道方向的Si受到压缩产生压应力，从而提高了沟道Si中的空穴迁移率。
目前主要采用选择性外延SiGe(selective epi SiGe,SEG)的方法在PMOS的源/漏区域(PSD)直接外延SiGe薄膜。图1和图2显示了该现有技术的制造方法，其包括：提供形成有栅极205的N型衬底201，所述栅极205具有牺牲层204保护，在栅极205和浅沟道隔离STI 202之间的衬底201上刻蚀出将要形成源漏的凹槽203；用SEG方法外延SiGe薄膜206，形成具有SiGe的PMOS源/漏区。其中，用SEG方法外延SiGe薄膜包括，先外延低Ge浓度SiGe缓冲层207(Seed layer)，然后外延一层高Ge浓度的SiGe主体层208(Bulk layer)，最后外延一层Si盖帽层209(Si cap)，如图3所示，最终形成具有SiGe的PMOS源/漏区。
但是，在外延高Ge浓度的SiGe的工艺中，由于SiGe缓冲层和SiGe主体层之间、SiGe主体层和Si盖帽层之间界面处的Ge浓度突变，会在界面处产生位错等缺陷，如图4所示。位错会导致应力的驰豫，造成沟道应力降低，器件性能变差。另一方面，高Ge浓度的主体层表面不能很好地被Si盖帽层包覆，导致SiGe裸露，如图5所示，造成后续NiSi生长困难，从而导致器件的接触性能变差，器件良率降低。
因此，如何提高源漏区SiGe晶体的质量以降低位错的产生，在增加沟道应力的同时保持较低的源漏电阻，并保证Si盖帽层对SiGe主体层的良好包覆，是本领域技术人员亟待解决的技术问题之一。
发明内容
本发明的目的在于弥补上述现有技术的不足，提供一种具有SiGe源漏区的PMOS结构及其制造方法，能够在提高沟道应力的同时，提高源漏区SiGe晶体的质量以降低位错的产生，并保证Si盖帽层对SiGe主体层的良好包覆，从而增强器件良率，提高器件性能。
为实现上述目的，本发明提供一种具有SiGe源漏区的PMOS结构，所述PMOS结构包括衬底、衬底上的栅极以及栅极两侧的源漏区，所述源漏区自下而上依次包括SiGe缓冲层、SiGe主体层和Si盖帽层，其中，所述SiGe主体层自下而上依次包括第一主体层和第二主体层，所述第一主体层的Ge浓度自下而上递增，所述第二主体层的Ge浓度自下而上递减，且所述第一主体层的最高Ge浓度与第二主体层的最高Ge浓度相同。
进一步地，所述SiGe主体层还包括第一主体层和第二主体层中间的中间层，所述中间层的Ge浓度与所述第一主体层和第二主体层的最高Ge浓度相同。
进一步地，所述中间层的厚度为所述SiGe主体层厚度的1/4-4/5，且所述中间层的纵向中间位置与所述源漏区下方衬底的距离为所述SiGe缓冲层和SiGe主体层总厚度的2/3-5/6，以提高沟道应力。
进一步地，所述SiGe缓冲层中的Ge浓度为10-25％，所述SiGe主体层中的Ge浓度为20-50％，所述最高Ge浓度为40％-50％，且所述第一主体层中的起始Ge浓度不低于所述SiGe缓冲层中的Ge浓度。
进一步地，所述SiGe主体层中还含有掺杂B，所述第一主体层中B浓度随着Ge浓度的递增而递增，所述第二主体层中B浓度随着Ge浓度的递减而递增。
进一步地，所述SiGe主体层掺杂B的浓度为1×1019-5×1020cm-3，所述Si盖帽层还含有掺杂B，其掺杂B的浓度为3×1020-6×1021cm-3。
本发明还提供一种上述PMOS结构的制造方法，其包括以下步骤：
步骤S01，提供形成有栅极的N型衬底，并在栅极两侧刻蚀出将要形成源漏区的凹槽；
步骤S02，在所述凹槽中外延生长SiGe缓冲层；
步骤S03，依次在所述SiGe缓冲层上外延生长SiGe主体层的第一主体层和第二主体层，所述第一主体层的Ge浓度自下而上递增，所述第二主体层的Ge浓度自下而上递减，且所述第一主体层的最高Ge浓度与第二主体层的最高Ge浓度相同；
步骤S04，在所述SiGe主体层上外延生长Si盖帽层，形成具有SiGe源漏区的PMOS结构。
进一步地，步骤S03包括依次在所述SiGe缓冲层上外延生长SiGe主体层的第一主体层、中间层和第二主体层，所述中间层的Ge浓度与所述第一主体层和第二主体层的最高Ge浓度相同。
进一步地，步骤S03采用原位掺杂B的外延生长工艺，生长第一主体层时控制B浓度递增，生长第二主体层时控制B浓度递增以使Ge浓度递减。
进一步地，步骤S03的工艺温度为500-700℃，工艺中Ge源为GeH4，其流量为300-600sccm，B源为B2H6，流量为30-100sccm。
本发明提供的具有SiGe源漏区的PMOS结构，通过在SiGe主体层内设置Ge浓度递增的第一主体层以及Ge浓度递减的第二主体层，形成Ge浓度的梯度变化，即在主体层与缓冲层的界面处由接近或等于缓冲层Ge浓度作为起始生长浓度，从而避免主体层与缓冲层界面处Ge浓度骤变而引起的位错和应力释放，而在主体层与盖帽层的界面处回复到低Ge浓度作为结束生长浓度，以保证盖帽层对主体层的良好包覆；在第一主体层和第二主体层交界处或中间的中间层处，即为Ge浓度最高位置，用以提高对沟道的应力，从而增强器件良率，提高器件性能。此外，由于源漏区生长原位B掺杂的高Ge浓度SiGe时，B和Ge原子具有一定相互影响和替换关系，本发明的制造方法中优选通过控制B浓度来使第二主体层中的Ge浓度递减，该方法尤其适用于生长Ge浓度高于40％的SiGe主体层。
附图说明
为能更清楚理解本发明的目的、特点和优点，以下将结合附图对本发明的较佳实施例进行详细描述，其中：
图1至图3是现有技术中SiGe源漏区制造方法的示意图；
图4是现有技术中主体层和盖帽层界面处位错缺陷的示意图；
图5是现有技术中盖帽层包覆主体层缺陷的示意图；
图6是本发明具有SiGe源漏区的PMOS结构示意图；
图7a至7d是本发明PMOS结构制造方法的各步骤器件剖视图；
图8是现有技术中SiGe源漏区各层Ge和B浓度变化示意图；
图9是本发明中SiGe源漏区各层Ge和B浓度变化示意图；
图10是本发明SiGe源漏区与现有技术的Ge浓度分布比较示意图；
图11是现有技术中SiGe源漏区的横向应力Sxx(Stress-XX)分布图；
图12是本发明SiGe源漏区的横向应力Sxx分布图；
图13是本发明PMOS结构与现有技术的沟道应力比较示意图。
具体实施方式
请参阅图6，本实施例的具有SiGe源漏区的PMOS结构，包括衬底101、衬底101上的栅极104以及栅极104两侧并与浅沟道隔离102之间的源漏区，源漏区制作于刻蚀出的凹槽103内，源漏区自下而上依次包括SiGe缓冲层105、SiGe主体层106以及Si盖帽层107，其中，SiGe主体层自下而上依次包括第一主体层和第二主体层，第一主体层的Ge浓度自下而上递增，第二主体层的Ge浓度自下而上递减，且两者的最高Ge浓度相同。
本实施例通过上述设置，在SiGe主体层内设置Ge浓度递增的第一主体层以及Ge浓度递减的第二主体层，形成Ge浓度的梯度变化，即在主体层与缓冲层的界面处由接近或等于缓冲层Ge浓度作为起始生长浓度，从而避免主体层与缓冲层界面处Ge浓度骤变而引起的位错和应力释放，而在主体层与盖帽层的界面处回复到低Ge浓度作为结束生长浓度，以保证盖帽层对主体层的良好包覆；在第一主体层和第二主体层交界处或中间的中间层处，即为Ge浓度最高位置，用以提高对沟道的应力，从而增强器件良率，提高器件性能。
本实施例在第一主体层和第二主体层中间设置中间层，中间层的Ge浓度与第一主体层和第二主体层的最高Ge浓度相同，从而形成梯形的Ge浓度梯度，具有一定厚度的最高Ge浓度中间层的可以提高对沟道的应力。请同时参阅图8和图9，为源漏区各层次厚度与Ge浓度的关系，现有技术中缓冲层、主体层中的Ge、B掺杂浓度都是固定的，会造成界面之间的浓度骤变，引起位错和应力释放；本发明实施例的主体层Ge浓度，由接近缓冲层的较低Ge浓度作为起始浓度，逐渐递增到最大浓度，并保持一定的厚度a即中间层，随后逐渐递减。
由于主体层中Ge浓度和B浓度变化存在相互影响和替代作用，尤其是高浓度Ge情况下(>30％)，B浓度增加，会导致SiGe中的Ge浓度下降，并且B有应力补偿作用，但B浓度过高会导致沟道的压应力降低，从而电性变差，本实施例第一主体层中B浓度随着Ge浓度的增加也不断增加，当Ge浓度达到最大值时，B浓度也保持不变，当第二主体层中Ge浓度开始下降时，B浓度同步开始继续上升，B浓度的上升可以促进Ge浓度的降低，还可以减小源漏区的电阻，提高后续盖帽层的生长速率，从而改善其对SiGe主体层的包覆性。B浓度的变化一方面可以通过B源流量的控制，另一方面也受到Ge浓度变化的影响。
为了使具有高Ge浓度的SiGe对沟道应力的贡献最大，含有最高Ge浓度的中间层必须靠近沟道(沟道位置一般认为在栅氧化层下0-10nm的深度)，本实施例的中间层纵向中间位置与源漏区下方衬底的距离c与整个凹槽深度b的比值越大越靠近沟道，且中间层越厚，产生的应力越大。综合考虑其他因素，c/b较佳地为2/3-5/6，中间层厚度较佳地为主体层厚度的1/4-4/5。
本实施例中，SiGe缓冲层的Ge浓度较佳地为10-25％，SiGe主体层的Ge浓度较佳地为20-50％。由于本实施例利用通过控制B浓度来调节Ge浓度递减的方法，尤其适用于高浓度Ge的源漏区，因此，主体层中最高Ge浓度较佳地高于40％。但是，主体层中Ge含量也不宜过高，如过高会在后续生长盖帽层过程中降低盖帽层的生长速率，尤其在<111>晶面上，导致盖帽层不能很好覆盖SiGe主体层，因此，一般而言主体层中Ge最高浓度不宜高于50％。
本实施例中，SiGe主体层掺杂B的浓度为1×1019-5×1020cm-3，Si盖帽层中掺杂B的浓度为3×1020-6×1021cm-3。
本实施例中较佳地，第一主体层的起始Ge浓度优选不低于SiGe缓冲层中的Ge浓度，以避免界面处Ge浓度骤变而引起的位错和应力释放。
请继续参阅图7a至7d，以上述实施例的具有SiGe源漏区的PMOS结构作为制作对象，本实施例PMOS结构的制造方法包括以下步骤：
步骤S01，如图7a所示，提供形成有栅极104的N型衬底101，并在栅极104两侧与浅沟道隔离102之间的衬底上刻蚀出将要形成源漏区的凹槽103，凹槽深度为
步骤S02，如图7b所示，在凹槽103中外延生长SiGe缓冲层105。本步骤利用低温外延工艺，缓冲层的Ge浓度为20％，厚度为
步骤S03，如图7c所示，依次在SiGe缓冲层105上外延生长SiGe主体层的第一主体层、中间层和第二主体层，第一主体层106a的Ge浓度自下而上由30％递增至45％，厚度为中间层106b的Ge浓度为45％，厚度为第二主体层106c的Ge浓度自下而上由45％递减至30％，厚度为本步骤利用原位掺杂B的低温外延工艺，B掺杂的浓度为6e19cm-3。
步骤S04，在SiGe主体层上外延生长Si盖帽层107，形成具有SiGe源漏区的PMOS结构。本步骤利用低温外延工艺，盖帽层厚度为B掺杂的浓度为8e20cm-3。
较佳地，步骤S03中，通过控制B浓度递增使第二主体层中的Ge浓度递减。
本实施例中，步骤S03的工艺温度为500-700℃，工艺中Ge源为GeH4，其流量为300-600sccm，B源为B2H6，流量为30-100sccm。
请参阅图10至13，均为用Synopsys公司的TCAD仿真软件Sentaurus对PMOS进行应力仿真。
图10为现有技术SiGe主体层Ge浓度恒定和本实施例的Ge浓度梯度变化的SiGe主体层中，Ge浓度变化的对比图。图中，现有SiGe外延的PMOS源漏区域包括20％Ge的SiGe缓冲层，40％Ge的SiGe主体层(B掺杂浓度6e19cm-3)，以及的Si盖帽层(B掺杂浓度8e20cm-3)。
图11和12分别是图10中现有技术SiGe源漏区以及本实施例SiGe源漏区的横向应力Sxx分布图。可以看到采用本实施例的Ge浓度梯度变化的SiGe主体层结构的PMOS中，源漏区域压应力最高点明显更靠近沟道区域，对沟道应力的贡献更大。
图13为图10中现有技术PMOS结构与本实施例沟道应力的比较示意图。可见，采用本实施例的方法，PMOS沟道应力从-1.06×109Pa提升到-1.12×109Pa(压应力为负数，绝对值越大，压应力越大)，证明本发明能有效提升沟道应力。
在实际制造过程中，SiGe缓冲层的厚度不宜太薄，以防止B的扩散进入沟道影响器件开关特性。另外，在源漏限定区域内当SiGe中浓度较高时(>30％)，Ge和B的浓度会相互影响，B浓度太高会导致SiGe压应力的降低，因此当Ge浓度较高时，B浓度必须保持低于一定的浓度。在Ge浓度下降时，可以增加B的浓度，进一步促进Ge浓度的降低。并且B浓度增加可以减小源漏区的电阻，提高之后Si盖帽层的生长速率，改善其对SiGe的包覆性。
Claims (10)
1.一种具有SiGe源漏区的PMOS结构，所述PMOS结构包括衬底、衬底上的栅极以及栅极两侧的源漏区，所述源漏区自下而上依次包括SiGe缓冲层、SiGe主体层和Si盖帽层，其特征在于：所述SiGe主体层自下而上依次包括第一主体层和第二主体层，所述第一主体层的Ge浓度自下而上递增，所述第二主体层的Ge浓度自下而上递减，且所述第一主体层的最高Ge浓度与第二主体层的最高Ge浓度相同。
2.根据权利要求1所述的PMOS结构，其特征在于：所述SiGe主体层还包括第一主体层和第二主体层中间的中间层，所述中间层的Ge浓度与所述第一主体层和第二主体层的最高Ge浓度相同。
3.根据权利要求2所述的PMOS结构，其特征在于：所述中间层的厚度为所述SiGe主体层厚度的1/4-4/5，且所述中间层的纵向中间位置与所述源漏区下方衬底的距离为所述SiGe缓冲层和SiGe主体层总厚度的2/3-5/6。
4.根据权利要求1所述的PMOS结构，其特征在于：所述SiGe缓冲层中的Ge浓度为10-25％，所述SiGe主体层中的Ge浓度为20-50％，所述最高Ge浓度为40％-50％，且所述第一主体层中的起始Ge浓度不低于所述SiGe缓冲层中的Ge浓度。
5.根据权利要求1所述的PMOS结构，其特征在于：所述SiGe主体层中还含有掺杂B，所述第一主体层中B浓度随着Ge浓度的递增而递增，所述第二主体层中B浓度随着Ge浓度的递减而递增。
6.根据权利要求5所述的PMOS结构，其特征在于：所述SiGe主体层掺杂B的浓度为1×1019-5×1020cm-3，所述Si盖帽层还含有掺杂B，其掺杂B的浓度为3×1020-6×1021cm-3。
7.一种权利要求1至6任一项所述PMOS结构的制造方法，其包括以下步骤：
步骤S01，提供形成有栅极的N型衬底，并在栅极两侧刻蚀出将要形成源漏区的凹槽；
步骤S02，在所述凹槽中外延生长SiGe缓冲层；
步骤S03，依次在所述SiGe缓冲层上外延生长SiGe主体层的第一主体层和第二主体层，所述第一主体层的Ge浓度自下而上递增，所述第二主体层的Ge浓度自下而上递减，且所述第一主体层的最高Ge浓度与第二主体层的最高Ge浓度相同；
步骤S04，在所述SiGe主体层上外延生长Si盖帽层，形成具有SiGe源漏区的PMOS结构。
8.根据权利要求7所述的PMOS结构的制造方法，其特征在于：步骤S03包括依次在所述SiGe缓冲层上外延生长SiGe主体层的第一主体层、中间层和第二主体层，所述中间层的Ge浓度与所述第一主体层和第二主体层的最高Ge浓度相同。
9.根据权利要求7所述的PMOS结构的制造方法，其特征在于：步骤S03采用原位掺杂B的外延生长工艺，生长第一主体层时控制B浓度递增，生长第二主体层时控制B浓度递增。
10.根据权利要求9所述的PMOS结构的制造方法，其特征在于：步骤S03的工艺温度为500-700℃，工艺中Ge源为GeH4，其流量为300-600sccm，B源为B2H6，流量为30-100sccm。
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