CN100580951C - 半导体器件及其制造方法 - Google Patents

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Abstract

在传统的半导体器件中，绝缘膜被形成在超级结结构的p型半导体区和n型半导体区之间，由此防止两个区之间的杂质的相互扩散。用于制造具有这样的构造的半导体器件的制造工艺很复杂。本发明的半导体器件包括超级结结构，在该超级结结构中，沿至少一个方向重复布置成对的半导体区，所述成对的半导体区包括p型半导体区和n型半导体区，其中，至少沿所述的方向重复布置Si1-x-yGexCy(0≤x＜1，0＜y＜1，0＜1-x-y＜1)晶体区，形成所述p型半导体区或者所述n型半导体区的Si晶体区布置在一对所述Si1-x-yGexCy晶体区之间。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种用于在形成超级结结构的p型半导体区和n型半导体区之间防止杂质的相互扩散的方法。
背景技术
具有超级结结构的半导体器件是已知的，其中，所述超级结结构通过重复p型半导体区和n型半导体区来形成。在此类半导体器件中，可能发生形成超级结结构的p型半导体区和n型半导体区中的杂质的相互扩散。这样的扩散可以导致半导体器件的特性的劣化。
为了消除这样的扩散，如图18所示，在专利文件1的半导体器件中的p型半导体区124和n型半导体区122之间形成绝缘膜(SiO2)128。由此防止了P型半导体区124和n型半导体区122之间的杂质扩散。为了实现此结构，多个沟槽123被形成在n型Si晶体衬底中。沟槽123从n型Si晶体衬底的顶表面朝向底部延伸，并且在相邻沟槽之间保留预定距离的情况下被重复地布置。绝缘膜128被形成在沟槽123的内壁的整个表面上，形成在沟槽123的底部上的绝缘膜128随后被去除。接着，如粗体箭头所示，通过外延法从沟槽123的底部生长包含p型杂质的Si晶体。由此形成超级结结构。这类半导体器件在例如日本特开专利公布No.2005-142240中有描述。
在其中用于防止杂质扩散的膜是绝缘膜(SiO2)的实例中，已知的是由于该绝缘膜为无定型态，所以难以使得Si晶体从绝缘膜外延生长。因此，必须进行用于使得Si晶体在被绝缘膜包围的沟槽中外延生长的工艺。例如，在前述的现有技术中，进行用于将绝缘膜128从沟槽123的底部去除的工艺，然后利用外延法，从已经去除了绝缘膜128的沟槽123的底部生长Si晶体。在现有技术中，从沟槽123的底部去除绝缘膜128的工艺是必须的。
本发明用于解决上述问题。
本发明公开了一种半导体器件和制造该半导体器件的方法，其中，形成超级结结构的p型半导体区和n型半导体区之间的杂质的相互扩散可以被防止，并且制造工艺可以被简化。
发明内容
根据本发明的半导体器件包括：超级结结构，其中沿至少一个方向重复布置成对的半导体区，所述成对的半导体区包括p型半导体区和n型半导体区。在这个超级结结构中，至少沿所述的方向重复布置Si1-x-yGexCy(0≤x＜1，0＜y＜1，0＜1-x-y＜1)晶体区，且Si晶体区布置在一对所述Si1-x- yGexCy晶体之间。
Si1-x-yGexCy晶体可以独立地通过晶体生长来形成。此外，Si1-x-yGexCy晶体可以通过Ge和C到Si晶体中的气相扩散来形成。此外，Si1-x-yGexCy晶体可以通过将Ge和C注入到Si晶体来形成。
此外，Si1-x-yGexCy晶体可以是p型、n型或者非掺杂型(i型)中的任何一种。
杂质在Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)中的扩散长度比杂质在Si晶体中的扩散长度小大约3个数量级。因此，如果通过重复布置Si晶体和Si1-x-yGexCy晶体的接合结构来形成超级结结构，可以防止形成超级结结构的p型半导体区和n型半导体区之间的杂质的相互扩散。例如，p型半导体区和n型半导体区都可以由Si晶体形成，而Si1-x-yGexCy晶体膜可以被布置在两者之间。在此实例中，Si1-x-yGexCy晶体膜充当防扩散膜。或者，p型半导体区和n型半导体区中的之一可以由Si晶体形成，而另一个区由Si1-x-yGexCy晶体形成。在此实例中，在由Si1-x-yGexCy晶体形成的区中的扩散速度较低，由此可以防止p型半导体区和n型半导体区之间的杂质的相互扩散。
此外，Si1-x-yGexCy晶体可以通过从Si晶体的晶体生长来形成。或者，Si晶体可以通过从Si1-x-yGexCy晶体的晶体生长来形成。由此，可以简化半导体器件的制造工艺。
在根据本发明的半导体器件中，所述Si1-x-yGexCy晶体区可以布置在形成所述p型半导体区的所述p型Si晶体区和形成所述n型半导体区的所述n型Si晶体区之间。
在此实例中，Si1-x-yGexCy晶体膜分隔了形成超级结结构的p型半导体区和n型半导体区。因为在布置在p型半导体区和n型半导体区之间的Si1-x-yGexCy晶体中，扩散速度很慢，所以可以防止p型杂质和n型杂质的相互扩散。此外，因为不需要去除Si1-x-yGexCy晶体的工艺，所以可以简化半导体器件的制造工艺。
在根据本发明的半导体器件中，所述Si1-x-yGexCy晶体区的′y′的数值沿着所述的方向变化。
通过变化Si1-x-yGexCy晶体中的′y′的数值，可以调节杂质的扩散速度。此外，通过变化′x′的数值，可以调节晶格常数。当通过不同的′x′和′y′的值来形成多个膜时，可以通过提供其中杂质的扩散长度较低的膜来防止p型Si晶体和n型Si晶体之间的杂质的扩散。此外，通过减小Si晶体和Si1-x- yGexCy晶体之间的结处的晶格常数之间的差异，可以控制由晶格常数失配导致的错配位错的发生。
在根据本发明的半导体器件中，所述Si1-x-yGexCy晶体区的′x′的数值和′y′的数值从所述Si1-x-yGexCy晶体区的一侧朝向其另一侧减小，所述Si1-x- yGexCy晶体区的所述一侧面向处于一侧的Si晶体区，所述Si1-x-yGexCy晶体区的所述另一侧面向处于另一侧的另一Si晶体区。
在此实例中，膜越靠近邻接所述另一侧Si晶体的表面，Si的元素比可以增大。由此，可以控制在与所述另一侧Si晶体的邻接的结处的晶格失配。同时，膜越靠近邻接所述一侧的Si晶体的表面，C的元素比可以增大。由此，通过含有C的膜，可以有效地防止所述一侧的Si晶体和所述另一侧的Si晶体之间的杂质的相互扩散。此外，如果必要，还可以通过在其中C的元素比较大一侧增大Ge的元素比，控制所述结处的晶格失配。
在根据本发明的半导体器件中，所述p型半导体区和所述n型半导体区的其中之一可以由Si晶体制成，其中的另一个由Si1-x-yGexCy晶体制成。
利用这样的结构，同样可以实现超级结结构。
在此实例中，可以简化超级结结构的制造工艺。
在根据本发明的半导体器件中，所述Si1-x-yGexCy(0≤x＜1，0＜y＜1，0＜1-x-y＜1)晶体中的′y′的数值可以大于或者等于0.5×10-2。
当Si1-x-yGexCy晶体中的C的元素比大于或者等于0.5％时，杂质在Si1- x-yGexCy晶体中的扩散长度被显著降低。当利用其中C的元素比大于或者等于0.5％的Si1-x-yGexCy晶体形成超级结结构时，可以有效地防止p型半导体区和n型半导体区之间的杂质的扩散。而且，这不仅可适用于其中p型Si晶体和n型Si晶体由Si1-x-yGexCy晶体分隔的实例，而且适用于其中p型半导体区和n型半导体区中的之一由Si晶体形成而另一个由Si1-x-yGexCy晶体形成的实例。
在本发明的制造半导体器件(其中，所述半导体器件包括超级结结构，在所述超级结结构中，包括p型半导体区和n型半导体区的成对半导体区被沿着至少一个方向重复布置)的方法中，所述方法包括：形成多个沟槽，所述沟槽中的每一个从由Si晶体制成的半导体衬底的顶表面朝向所述半导体衬底的底表面延伸，并且在相邻沟槽之间保留预定距离的情况下被重复布置。所述方法还包括在所述沟槽中形成Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)。
在沟槽中形成Si1-x-yGexCy晶体的工艺中，Si1-x-yGexCy晶体可以从沟槽的壁表面生长。此外，在此工艺中，Si1-x-yGexCy晶体可以通过Ge和C到包围沟槽的Si晶体中的气相扩散来形成。此外，在此工艺中，Si1-x-yGexCy晶体可以通过将Ge和C注入到Si晶体中来形成。
此外，在此工艺中，在沟槽中形成了Si1-x-yGexCy晶体的膜之后，沟槽中的剩余空间可以由Si晶体来填充，或者可以由Si1-x-yGexCy晶体来填充。
此外，Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)可以是p型、n型或者非掺杂型(i型)中的任何一种。
在此制造方法中，Si1-x-yGexCy晶体(在此，0≤x＜1，0＜y＜1，0＜1-x-y＜1)被形成在沟槽中。杂质在Si1-x-yGexCy晶体中的扩散长度比杂质在Si晶体中的扩散长度小大约3个数量级。因此，如果沿超级结结构的重复布置方向，在Si晶体之间形成Si1-x-yGexCy晶体，可以在Si晶体之间防止Si晶体中所包含的杂质的相互扩散。
此外，Si1-x-yGexCy晶体可以通过晶体生长从Si晶体生长，Si晶体也可以通过晶体生长从Si1-x-yGexCy晶体生长。由此，不必从沟槽的底部去除防杂质扩散膜，而这在传统技术中是必要的。因此，可以简化半导体器件的制造工艺。
本发明所限定的制造方法可以包括在涂覆所述沟槽的内表面的所述Si1-x-yGexCy晶体的表面上生长Si晶体。
此方法可用于实现其中p型Si晶体和n型Si晶体由Si1-x-yGexCy晶体膜分隔的结构。
在此制造方法中，沟槽的中心部分由Si晶体形成。Si晶体的晶体生长速度比Si1-x-yGexCy晶体的快。因此，可以减少用半导体晶体填充沟槽所需的时间。此外，因为可以从沟槽的侧壁生长Si晶体，所以可以使得用Si晶体填充沟槽所需的时间比其中仅仅从沟槽的底部生长晶体的传统技术的短。
在本发明所限定的制造方法中，所述生长Si1-x-yGexCy晶体的工艺可以被控制，使得Si1-x-yGexCy晶体中的′y′的数值至少沿着所述的方向变化。
通过变化Si1-x-yGexCy晶体中的′y′的数值，可以调节杂质扩散速度。此外，如果必要，可以通过变化′x′的数值，调节晶格常数。当通过不同的′x′和′y′的值来形成多个膜时，可以通过提供其中杂质的扩散速度较低的膜来防止p型Si晶体和n型Si晶体之间的杂质的扩散。此外，通过减小Si晶体和Si1-x-yGexCy晶体之间的结处的晶格常数之间的差异，可以控制由晶格常数失配导致的错配位错的发生。
在本发明所限定的制造方法中，所述生长Si1-x-yGexCy晶体的工艺可以被控制，使得Si(1-x-y)的元素比随着所述Si1-x-yGexCy晶体的生长逐渐增大。此外，所述生长Si晶体的工艺可以即使在Si的元素比达到′1.0′之后仍然被持续，至少到所述沟槽被填满为止。
相应地，通过例如在进行晶体生长的同时增大用于气相生长的蒸汽中的Si的浓度，可以在生长晶体的连续工艺中，在沟槽的中心部分中形成单一的Si晶体。Si晶体的晶体生长速度大于Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)。因此，可以减少用晶体填充沟槽所需的时间。
在本发明所限定的方法中，所述生长Si1-x-yGexCy晶体的工艺可以被持续到所述沟槽被所述Si1-x-yGexCy晶体填满为止。
此方法可适用于其中p型半导体区和n型半导体区中的之一由Si晶体形成，而其中另一个由Si1-x-yGexCy晶体形成的实例。
相应地，因为在超级结结构的一侧处的区域仅由Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成，所以可以简化形成超级结结构的工艺。
根据本发明的半导体器件及其制造方法，可以防止形成超级结结构的p型半导体区和n型半导体区之间的杂质的相互扩散，并且可以简化制造工艺。可以简化其中p型半导体区和n型半导体区被重复布置的极精细超级结结构的制造工艺，其中，p型半导体区和n型半导体区具有极小的间距，该间距小到足以由于杂质的扩散距离而干扰超级结结构。
附图说明
图1示意性地示出了作为垂直MOS型FET的半导体器件的构造。
图2是示出了半导体器件的制造工艺的视图。
图3是示出了半导体器件的制造工艺的视图。
图4是示出了半导体器件的制造工艺的视图。
图5是示出了半导体器件的制造工艺的视图。
图6是示出了半导体器件的制造工艺的视图。
图7是示出了半导体器件的制造工艺的视图。
图8示意性地示出了半导体器件的变例的构造。
图9示意性地示出了半导体器件的变例的构造。
图10示意性地示出了作为水平MOS型FET的半导体器件的构造。
图11示意性地示出了被构造为二极管的半导体器件的构造。
图12是示出了半导体器件的防杂质扩散膜的构造的视图。
图13是示出了半导体器件的防杂质扩散膜的构造的视图。
图14是示出了半导体器件的防杂质扩散膜的构造的视图。
图15是示出了半导体器件的构造的视图，其中，n型半导体区22h的整体由Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成。
图16是示出了半导体器件的防杂质扩散膜的构造的视图。
图17是示出了半导体器件的防杂质扩散膜的构造的视图。
图18示意性地示出了传统半导体器件的构造。
具体实施方式
优选特征的描述
下面将描述本发明的优选特征。
(第一优选特征)
Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)的厚度d被设定为厚于在制造工艺(制造工艺1～制造工艺N)中所要求的厚度的总和，其中这些厚度为：d1＞2(D1×t1)1/2，d2＞2(D2×t2)1/2...，dN＞2(DN×tN)1/2。在此，Di为在第i个制造工艺处的杂质扩散系数，ti为第i个制造工艺的持续时间。
优选实施方式的描述
(第一优选实施方式)
参考图1到图7来描述本发明的半导体器件适用于其上的半导体器件1。第一实施方式的半导体器件1被构造为在漂移区中包括超级结结构的垂直MOS型FET。在半导体器件1中，由Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成的防杂质扩散膜被形成在超级结结构的p型半导体区的边缘处。
图1示意性地示出了半导体器件1的构造。图2到图7是示出了半导体器件1的制造工艺的视图。
如图1所示，源极S和栅极G被设置在半导体器件1的顶表面侧(图1中的顶侧)。源极S和栅极G由层间绝缘膜绝缘。此外，漏极D被设置在半导体器件1的底表面侧(图1中的下侧)。
n+型漏区21被形成在漏极D上。包括超级结结构26的漂移区22被形成在漏区21上。p型体区32形成在漂移区22(sic)上。n+型源区34和p+型体接触区38被选择性地形成在p型体区32中。n+型源区34和p+型体接触区38与源极S相连。
此外，半导体器件1具有沟槽栅极30，所述沟槽栅极30沿接合n+型源极S和漂移区的方向(图1中的z方向)延伸。沟槽栅极30邻接n+型源区34。此外，沟槽栅极30经过p型体区32，并且到达形成有超级结结构26的n型半导体区22。沟槽栅极30经由栅极绝缘膜31面向p型体区32。
在超级结结构26中，p型半导体区24被形成在n型半导体区22中，并且这些p型半导体区24沿z方向延伸到预定深度。p型半导体区24沿图中的x方向连续地延伸，并且沿图中的y方向以预定的间距重复出现。由此实现了超级结结构26。防杂质扩散膜28被形成在超级结结构26的n型半导体区22和p型半导体区24之间的结处。防杂质扩散膜28使用Si0.91Ge0.08C0.01来形成。
接着，参考图2到图7描述制造半导体器件1的方法的关键步骤。
如图2所示，在由n+型Si单晶衬底(厚度700μm)构成的漏极21上，n型Si外延生长膜被生长到100μm的厚度。
然后，如图3所示，通过诸如RIE的干法刻蚀(各向异性刻蚀)形成沟槽23(深度50μm、开口宽度1μm、沟槽之间的间隔1μm)。由此可以形成在其中具有空间间隔的n型半导体区22。
接着，如图4所示，通过使得p型Si0.91Ge0.08C0.01膜在表面侧进行晶体生长(厚度80nm)，形成防杂质扩散膜28。防杂质扩散膜28与形成n型半导体区22的Si外延生长膜形成完全的晶格匹配。
然后，如图5所示，在防杂质扩散膜28上生长p型Si膜(厚度800nm)，完全密封沟槽23的内部。在此，可以利用防杂质扩散膜28，沿图5中粗体箭头所示的方向，进行晶体生长。
接着，如图6所示，通过化学机械抛光(CMP)，去除表面Si膜和防杂质扩散膜28，形成超级结结构26。
然后，如图7所示，通过在超级结结构26上的晶体生长形成p型体区32，然后在体区32的表面上形成源区34和体接触区38。然后，形成沟槽33，所述沟槽33从源区34的表面，通过体区32，进入到形成有超级结结构26的n型半导体区22。然后，在表面侧施加掩模(没有示出)，并且在沟槽33的内壁上形成栅极氧化膜31(SiO2)。此外，电极材料被填充到沟槽33中，形成沟槽栅极30。源区34、体接触区38和沟槽栅极30在表面侧的布置具有已知的构造，并且这些区根据已知的方法来制造。因此，对其的详细描述被省略。
在图2到图7中，构造要素以较之实际尺寸被减小的尺寸示出(例如，源区21被示出得更薄，沟槽23被示出得更深，防杂质扩散膜28被示出得更厚)，以便使得这些视图更容易理解。
在此，虽然本实施方式的半导体器件1的防杂质扩散膜28由Si0.91Ge0.08C0.01膜形成，但是其元素比不限于该实施方式。当此合金膜的组成表示为Si1-x-yGexCy时，硅(Si)，锗(Ge)和碳(C)的元素比可以变化，只要满足条件0≤x＜1，0＜y＜1，以及0＜1-x-y＜1。结果，合金膜可以是SiC膜(其中x＝0的膜)。虽然防杂质扩散膜28的厚度达到10nm即可，但是优选的是，在其中防杂质扩散膜28的厚度为10nm或者10nm以上的实例中，合金膜的组成包括锗(Ge)。下面描述前述的优选方式的原因。
通过使得防杂质扩散膜28的组成包括碳(C)，可以有效地防止来自p型半导体区24的p型杂质和来自n型半导体区22的n型杂质的相互扩散。但是，碳(C)的晶格常数小于硅(Si)，因此，由SiGeC合金膜构成的防杂质扩散膜28的晶格常数减小。防杂质扩散膜28和与其邻接的n型硅(Si)膜之间的晶格常数差异越大，越容易由于在防杂质扩散膜28和n型硅(Si)膜之间的晶格失配而发生错配位错。为了解决此问题，锗(Ge)被包括在防杂质扩散膜28的组成中。锗(Ge)的晶格常数大于硅(Si)，因此，由SiGeC合金膜构成的防杂质扩散膜28的晶格常数增大。如果Si、Ge和C的元素比被这样调节，则如下的合金膜可以被用于膜28，所述合金膜的晶格常数仅仅稍不同于与防杂质扩散膜28邻接的n型硅(Si)膜的晶格常数。可以形成其中不容易发生与n型硅(Si)膜的晶格常数失配的防杂质扩散膜28。
对于Si1-x-yGexCy中的′x′和′y′的数值，已知的是，一般来说，满足关系x＝8.22y(Si1-9.22yGe8.22yCy)的晶体在0≤y≤0.108的范围内形成与Si晶体膜的完全晶格匹配。同时，如果碳(C)的元素比大于或者等于0.005，则可以获得对于杂质的足够的防扩散作用。因此，如果防杂质扩散膜28由具有满足上述条件的组成的合金膜形成，则即使防杂质扩散膜28的厚度为10nm或者10nm以上，也不容易发生错配位错。因此，在本实施方式中，描述了其中y＝0.01以及x＝0.08的实施例。
因为p型半导体区和n型半导体区之间的杂质的相互扩散往往由于在制造工艺过程中加热半导体膜而加速，所以防杂质扩散膜28的厚度被设定为适应于制造工艺的温度随时间变化的历程。例如，在其中制造工艺(此后，其被定义为第一制造工艺)的温度随时间变化的历程具有1000℃的温度和t(s)的持续时间，并且杂质扩散系数为D(cm2/s)的情况下，此温度随时间变化的历程所需的防杂质扩散膜28的厚度d1(nm)可以是满足条件′d1＞2(D×t)1/2′的任意厚度。在此，如果D＝1.2×10-17(cm2/s)，并且t＝3600(s)，则′d1＞2(nm)′。通过针对通常用作杂质的硼(B)或磷(P)调节碳(C)的元素比，可以相对容易地实现D＝1.2×10-17(cm2/s)。
由此计算在第一～第N制造工艺(加热工艺)中的每一个中所需的防杂质扩散膜28的厚度d1(nm)～dN(nm)，找出其总和，并且将防杂质扩散膜28的厚度d设定为厚于此总和(即，2(D1×t1)1/2+2(D2×t2)1/2...(DN×tN)1/2＝d1+d2+...dN＜d)在此，Di是在第i个制造工艺处的杂质扩散系数，ti是第i制造工艺的持续时间。
在本实施方式的半导体器件1中，包含厚度为80nm的Si0.91Ge0.08C0.01晶体的防杂质扩散膜28被形成在沟槽23的内壁上，所述沟槽23中形成有p型半导体区24。当Si0.91Ge0.08C0.01晶体中的碳(C)的元素比大于或者等于0.005时，杂质的扩散长度比杂质在Si晶体中的扩散长度小大约3个数量级。因此，如果在p型半导体区24和n型半导体区n型半导体区22之间的超级结结构26的重复方向上形成此类晶体，可以防止p型半导体区24和n型半导体区22之间的包含于Si晶体中的p型杂质和n型杂质的相互扩散。
此外，Si0.91Ge0.08C0.01晶体可以是p型、n型或者非掺杂型(i型)中的任何一种类型。半导体器件1的载流子流过n型半导体区22，即使当Si0.91Ge0.08C0.01是i型时，电阻也不会增大。
此外，当将要形成邻接Si0.91Ge0.08C0.01晶体的p型半导体区24时，可以从Si0.91Ge0.08C0.01晶体生长p型半导体区24的Si晶体。此外，因为Si晶体和Si0.91Ge0.08C0.01晶体满足其中Si1-x-yGexCy中的′x′和′y′的数值基本为x＝8.22y并且0≤y≤0.108的关系，所以不容易发生错配位错。因此，不必像现有技术一样去除形成在沟槽的底部处的膜。因此，可以简化半导体器件的制造工艺。
而且，p型半导体区24的中心部分由Si晶体形成。Si晶体的晶体生长速率大于Si0.91Ge0.08C0.01晶体。结果，可以缩短用半导体晶体填充沟槽23所需的时间。此外，因为也可以从沟槽23的侧壁生长Si晶体，所以用Si晶体填充沟槽23所需的时间少于其中晶体生长仅仅从沟槽的底部进行的传统技术。
(第二实施方式)
下面，参考图8中所示的示意性构造，描述第二实施方式的半导体器件2。如图8所示，在半导体器件2中，超级结结构26a的p型半导体区24a的整体由Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成。它其余的构造与图1中所示的半导体器件1的相同，并且相同的标号被用于相同的构造要素。
在以与如图3所示的半导体器件1的相同的方式在半导体器件2中形成沟槽23之后，通过p型Si0.91Ge0.08C0.01膜的晶体生长形成p型半导体区24a，以完全覆盖沟槽23。由此形成包括多个n型半导体区22和p型半导体区24a的超级结结构26a。其余的制造工艺与第一实施方式的半导体器件1的相同，因此对其的描述被省略。
在本实施方式的半导体器件2中，仅仅由Si0.91Ge0.08C0.01晶体形成p型半导体区24a。结果，可以简化形成p型半导体区24a的工艺。
(第三实施方式)
下面，参考图9所示的示意性构造描述第三实施方式的半导体器件3。如图9所示，超级结结构的p型半导体区24b按以下方式被形成，即，在与形成n型半导体区22的n型半导体区的结处，p型SiGeC膜中的碳(C)的元素比较大，并且使得硅(Si)的元素比随着靠近p型半导体区24b的中心部分而增大。它其余的构造与图1所示的半导体器件1的相同，相同的标号被用于相同的构造要素。
在以与如图3所示的半导体器件1的相同的方式在半导体器件3中形成沟槽23之后，通过在沟槽23上的晶体生长形成p型SiGeC膜。在通过CVD(化学气相沉积)生长SiGeC膜的情况下，含原料Si、Ge和C的气体中元素比被设定为随着晶体生长的进行，碳(C)的元素比减小并且硅(Si)的元素比增大。晶体生长进行到p型半导体区24b被覆盖为止，由此形成包括多个n型半导体区22和p型半导体区24b的超级结结构26b。其余的制造工艺与第一实施方式的半导体器件1的相同，因此对其的描述被省略。
优选的是，p型半导体区24b的中心部分由硅(Si)单晶构成。
在晶体生长的持续过程中，用于气相沉积的蒸汽中的Si的浓度可以随着晶体生长的进行而增大。Si晶体的晶体生长速率快于Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)。结果，可以减少用晶体填充沟槽23所需的时间。
(第四实施方式)
下面，参考图10所示的示意性构造描述第四实施方式的半导体器件4。如图10所示，第四实施方式的半导体器件4被构造为在漂移区中设置有超级结结构26c的水平MOS型FET，并且厚度为80nm、包含Si0.91Ge0.08C0.01晶体的防杂质扩散膜28c被形成在超级结结构26c的p型半导体区24c的边缘处。
与图1所示的垂直MOS型FET半导体器件1不同，在半导体器件4中，漏极D和源极S形成在同一平面侧(图10中的顶表面侧)。结果，载流子沿相对于半导体器件4的厚度方向的水平方向漂移。
超级结结构26c通过重复n型半导体区22c和p型半导体区24c来形成，n型半导体区22c和p型半导体区24c中的每一个沿源极S和漏极D的接合方向延伸。防杂质扩散膜28c被形成在超级结结构26c的n型半导体区22c和p型半导体区24c之间的结处，并且在p型半导体区24c的整个边缘区范围上延伸。防杂质扩散膜28c(sic)使用Si0.91Ge0.08C0.01来形成。
在包含于防杂质扩散膜28c中的Si0.91Ge0.08C0.01晶体中，碳(C)的元素比大于或者等于0.005，杂质的扩散长度比杂质在Si晶体中的扩散长度小大约3个数量级。因此，如果在形成超级结结构26c的p型半导体区24c和n型半导体区22c之间形成此类晶体，可以防止p型半导体区24c和n型半导体区22c之间的包含于Si晶体中的p型杂质和n型杂质的相互扩散。
此外，当将要形成邻接Si0.91Ge0.08C0.01晶体的p型半导体区24c时，可以从Si0.91Ge0.08C0.01晶体生长p型半导体区24(sic)的Si晶体。此外，因为Si晶体和Si0.91Ge0.08C0.01晶体满足其中Si1-x-yGexCy中的′x′和′y′的数值基本为x＝8.22y并且0≤y≤0.108的关系，所以不容易发生错配位错。因此，可以简化半导体器件4的制造工艺。
(第五实施方式)
下面，参考图11所示的示意性构造描述第五实施方式的半导体器件5。
如图11所示，半导体器件5被构造为在阴极C和阳极A之间的半导体区设置有超级结结构26d的二极管，并且Si0.91Ge0.08C0.01晶体防杂质扩散膜28d被形成在超级结结构的p型半导体区24d的边缘处。
超级结结构26d被形成在与阴极C接触的n+型半导体区21d上。并且p+型半导体区32d被形成在超级结结构26d上，此半导体区32d与阳极A接触。
在超级结结构26d中的n型半导体区22d和p型半导体区24d的交替膜的组合在垂直于阴极C和阳极A的接合方向的平面内重复。
在包含于防杂质扩散膜28d中的Si0.91Ge0.08C0.01晶体中，碳(C)的元素比大于或者等于0.005，杂质的扩散长度比杂质在Si晶体中的扩散长度小大约3个数量级。因此，如果沿超级结结构26d的重复方向在p型半导体区24d和n型半导体区22d之间形成此类晶体，可以防止p型半导体区24d和n型半导体区22d之间的包含于Si晶体中的p型杂质和n型杂质的相互扩散。
此外，当要形成邻接Si0.91Ge0.08C0.01晶体的p型半导体区24d时，可以从Si0.91Ge0.08C0.01晶体生长p型半导体区24d的Si晶体。此外，因为Si晶体和Si0.91Ge0.08C0.01晶体满足其中Si1-x-yGexCy中的′x′和′y′的数值基本为x＝8.22y并且0≤y≤0.108的关系，所以不容易发生错配位错。因此，可以简化半导体器件5的制造工艺。
在实施方式1的半导体器件1中，形成防杂质扩散膜28的由SiGeC构成的合金膜被形成在p型半导体区24与n型半导体区22的结的整个区域上。但是，防杂质扩散膜28e可以形成在p型半导体区24e与n型半导体区22e的结的一部分上，如图12的半导体器件6所示。
此外，防杂质扩散膜28被形成在半导体器件1中的p型半导体区24侧。但是，防杂质扩散膜28可以同样良好地形成在n型半导体区侧，如图13一图15所示。在图13所示的半导体器件7中，防杂质扩散膜28f被形成在n型半导体区22f与p型半导体区24f的结处的n型半导体区22f的内壁的整个区域上。此防杂质扩散膜28f由Si0.91Ge0.08C0.01形成。防杂质扩散膜28f可以是n型、p型或者i型。这里，载流子可以流过n型半导体区22，所以即使Si0.91Ge0.08C0.01i为i型也不会增大导通阻抗。此外，防杂质扩散膜28可以形成在n型半导体区22g与p型半导体区24g的结的一部分上，如在图14所示的半导体器件8中。此外，n型半导体区22h的整体可以由Si0.91Ge0.08C0.01形成，如在图15所示的半导体器件9中。
此外，在图16所示的半导体器件10中，形成防杂质扩散膜28j的Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)中的Si的元素比朝向形成p型半导体区24j的Si晶体不断增大。就是说，′x′和′y′的数值从n型半导体区22j侧朝向p型半导体区24j侧减小。而且，在n型半导体区28j(sic)与防杂质扩散膜28j的结处，Si1-x-yGexCy中的′x′和′y′的数值被设为满足其中基本上x＝8.22y并且0≤y≤0.108的关系的值。防杂质扩散膜28j与n型半导体区22j的结由此形成完全的晶格匹配。
利用此构造，膜越靠近邻接p型半导体区24j的表面，Si的元素比可以增大，并且在与p型半导体区24j的结处的晶格失配可以被控制。同时，膜越靠近邻接n型半导体区22j的表面，C的元素比可以增大，并且由于该膜含有C，所以可以有效地防止n型半导体区22j和p型半导体区24j之间的杂质的相互扩散。此外，′x′和′y′的数值可以被调节，以防止邻接n型半导体区22j的结处的晶格失配。
此外，在图17所示的半导体器件11中，形成防杂质扩散膜28k的Si1-x-yGexCy晶体(0≤x＜1，0＜y＜1，0＜1-x-y＜1)中的Si元素比朝向形成n型半导体区22k的Si晶体逐步增大，并且朝向形成p型半导体区24k的Si晶体逐步增大。就是说，防杂质扩散膜28k由多个其中′x′和′y′的数值不同的膜形成。
利用这样的构造，在靠近防杂质扩散膜28k的中心部分时，碳(C)的元素比可以增大。此外，在靠近邻接Si晶体的边缘部分时，可以增大硅(Si)的元素比。结果，在防杂质扩散膜28k和Si晶体接合的表面处，不容易发生晶格失配，并且含C区可以有效地防止n型半导体区和p型半导体区之间的杂质的相互扩散。
此外，在第一到第四实施方式中，描述了本发明应用于MOS型FET的情形。但是，本发明可以同样地适用于IGBT。
上面详细描述了本发明的具体实施例，但是这些实施例仅仅是示例性的，并且不对本专利的权利要求的范围施加任何限制。在本专利的权利要求中所描述的技术方案还覆盖对于上述的具体实施例的各自变化和修改。
此外，在本说明书和附图中解释的技术要素独立地或者通过各种组合提供技术价值和实用性。本发明不限于在递交权利要求时所描述的组合。此外，由本说明书和附图所示出的实施例的目的是为了同时满足多个目标。并且对于这些目标的任何之一的满足为本发明提供了技术价值和实用性。
相关申请的交叉引用
本申请要求2006年4月19日递交的日本专利申请2006-115316的优选权，该日本申请的内容通过引用被包含于本申请中。

Claims (9)

1.一种半导体器件，包括：
超级结结构，其中沿至少一个方向重复布置成对的半导体区，所述成对的半导体区包括p型半导体区和n型半导体区，
其中，至少沿所述的方向重复布置Si1-x-yGexCy晶体区，其中0≤x＜1，0＜y＜1且0＜1-x-y＜1，
形成所述p型半导体区或者所述n型半导体区的一方的Si晶体区布置在一对所述Si1-x-yGexCy晶体区之间。
2.根据权利要求1所述的半导体器件，
其中，所述Si1-x-yGexCy晶体区布置在形成所述p型半导体区的所述p型Si晶体区和形成所述n型半导体区的所述n型Si晶体区之间。
3.根据权利要求2所述的半导体器件，
其中，所述Si1-x-yGexCy晶体区的′x′的数值和′y′的数值从所述Si1-x- yGexCy晶体区的一侧朝向其另一侧沿着所述的方向减小，所述Si1-x-yGexCy晶体区的所述一侧面向处于一方的Si晶体区，所述Si1-x-yGexCy晶体区的所述另一侧面向处于另一方的Si晶体区。
4.根据权利要求1所述的半导体器件，
其中，所述p型半导体区和所述n型半导体区的其中之一由Si晶体制成，其中的另一个由Si1-x-yGexCy晶体制成。
5.根据权利要求1-4中任何一项所述的半导体器件，
其中，′y′的数值大于或者等于0.5×10-2。
6.一种制造半导体器件的方法，其中，所述半导体器件包括超级结结构，在所述超级结结构中，包括p型半导体区和n型半导体区的成对半导体区被沿着至少一个方向重复布置，所述方法包括：
形成多个沟槽的步骤，所述沟槽中的每一个从由Si晶体制成的半导体衬底的顶表面朝向所述半导体衬底的底表面延伸，并且在相邻沟槽之间保留预定距离的情况下被重复布置；以及
在所述沟槽中形成Si1-x-yGexCy晶体的步骤，其中0≤x＜1，0＜y＜1且0＜1-x-y＜1。
7.根据权利要求6所述的制造半导体器件的方法，还包括：
在覆盖所述沟槽的内表面的所述Si1-x-yGexCy晶体的表面上生长Si晶体的步骤。
8.根据权利要求7所述的制造半导体器件的方法，
其中，所述生长Si1-x-yGexCy晶体的步骤被控制，使得Si的元素比(1-x-y)随着所述Si1-x-yGexCy晶体的生长至少沿着所述的方向逐渐增大，以及
所述生长Si晶体的步骤即使在Si的元素比(1-x-y)达到′1.0′之后仍然被持续，至少到所述沟槽被填满为止。
9.根据权利要求6所述的制造半导体器件的方法，
其中，所述生长Si1-x-yGexCy晶体的步骤被持续到所述沟槽被所述Si1-x- yGexCy晶体填满为止。
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