CN100555621C - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法，在半导体器件的制造工艺中，电镀和CMP已经导致增加用于形成布线的制造成本的一种问题。相应地，在其上形成掩模之后，在多孔绝缘膜中形成开口，并将含有Ag的导电材料注入开口内。进一步地，通过选择性激光照射烘焙注入开口内的导电材料，形成第一导电层。随后，通过溅射，在整个表面之上形成金属膜，此后去除掩模，以便在第一导电层之上仅仅保留金属膜，由此形成由含有Ag的第一导电层和第二导电层(金属膜)的叠层形成的嵌入布线层。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有集成电路的半导体器件及其制造方法。本发明具体地涉及一种具有作为部件的含有嵌入布线的半导体元件的电子器件。
注意，本说明书中的半导体器件是指其具有利用半导体特性工作的常规器件和设备；例如，光电器件、半导体电路和电子器件都包含在半导体器件中。
背景技术
近年来，在半导体元件中形成包括多个布线层的多层互连线的情况下，在上层中不规则性就会更加突出，并且布线就会难于被加工。相应地，通常通过称作镶嵌工艺的布线形成技术，在布线开口诸如在绝缘膜中形成的布线沟槽或孔中嵌入布线材料。
镶嵌工艺是这样一种方法，其中在绝缘膜中首先形成一个沟槽，利用金属材料覆盖整个表面(填充沟槽)，并通过CMP(化学机械抛光)等抛光整个表面，从而形成金属布线。进一步包含在金属布线之下设置用于与下层中的金属布线或半导体区接触的孔的步骤的方法被称为双镶嵌工艺。双镶嵌工艺包括这样一个步骤，在该步骤中，在形成用于与下层布线连接的孔和布线沟槽之后，淀积布线材料，通过CMP去除除了布线部分之外的布线材料。
对于采用双镶嵌工艺的金属布线，通常采用通过电镀而形成的铜(Cu)。在电镀中，需要对电镀液或待施加的电场进行复杂的控制，以使铜(Cu)完全嵌入到连接通孔中。而且，难于通过采用蚀刻剂或蚀刻气体的蚀刻处理来处理铜(Cu)；因此，为了进行铜(Cu)的抛光处理，就需要一种特殊的CMP法。
电镀和CMP已经导致了增加用于形成布线的制造成本的问题。
而且，为了获得能够高速工作的高性能的半导体器件，未来就更加需要这样一种结构，其中对于绝缘膜除了采用具有比铜(Cu)更低电阻率的布线材料之外、采用具有更低介电常数的绝缘膜以提供布线开口。
因此，本发明人考虑，为了获得由分别具有比铜更低电阻率的银或主要含银的合金形成的布线而采用银纳米颗粒。然而，本发明人却发现了以下问题，即因为用作常规层间绝缘膜的二氧化硅膜或氮化硅膜是致密的、所以与银纳米颗粒接触的区域就很小且粘接性差。
而且，因为已经用作常规层间绝缘膜的二氧化硅膜(ε＝4.1～3.7)的介电常数高，因此需要一种介电常数更低的绝缘膜。
发明内容
鉴于上述问题而做出了本发明，本发明的目的在于，提供一种用于制造含有对于更快速度的半导体器件所必须的更低电阻率的布线和更低介电常数的层间绝缘膜的半导体器件的方法。
根据本发明的用于制造半导体器件的方法的特征在于，形成银布线，该银布线通过层间绝缘膜中的连接孔连接到层间绝缘膜之下形成的布线。该方法包括：在下层布线之上形成层间绝缘膜并形成连接到下层布线的连接孔和层间绝缘膜中的布线沟槽的步骤，并且还至少包括：形成用于形成层间绝缘膜中的上层布线的布线沟槽的构图步骤；通过液滴排出法(典型地，喷墨方法)将液体导电材料(典型地，Ag)注入连接孔和布线沟槽的步骤；烘焙步骤，其中选择性烘焙注入的导电材料以形成第一导电层；以及形成覆盖第一导电层表面以防止第一导电层的导电材料扩散的第二导电层、由此形成由第一布线和第二布线的叠层形成的上层布线的步骤。
因此，涉及本说明书中公开的用于制造半导体器件的方法的本发明的结构1，是一种用于制造具有布线层的半导体器件的方法。该方法包括以下步骤：形成绝缘膜；通过选择性蚀刻在绝缘膜中形成开口(连接孔和布线沟槽)；通过液滴排出法将含有导电材料的液滴注入开口中；通过选择性激光照射，加热开口中的导电材料，由此形成嵌入在绝缘膜的开口中的第一导电层；以及形成覆盖第一导电层的上表面的第二导电层。
在上述结构1中，用于防止第一导电层的导电材料扩散的作为阻挡膜的第二导电层是通过溅射法形成的含有选自W、Mo、Ti、Cr和Ta的组中的一种或多种材料的金属层。
而且，优选形成阻挡膜，以在通过液滴排出法将含有导电膜的液滴注入开口(连接孔和布线沟槽)中之前防止导电材料(Ag)的扩散。涉及用于制造半导体器件的方法的本发明的结构2，是一种用于制造具有集成电路和布线的半导体器件的方法，该方法包括以下步骤：形成绝缘膜；在绝缘膜之上形成掩模；通过选择性蚀刻在绝缘膜中形成开口(连接孔和布线沟槽)；在掩模之上和开口中形成第一导电层；通过液滴排出法将含有导电材料的液滴注入开口中；通过选择性激光照射，加热开口中的导电材料，由此形成在绝缘膜的开口中嵌入的第二导电层；在掩模和第二导电层上形成第三导电层；以及去除掩模的同时去除在该掩模之上形成的第一导电层和第三导电层，以致保留在开口之中形成的第三导电层。
在上述结构2中，为了获得低介电常数的绝缘膜，优选采用多孔绝缘膜作为该绝缘膜。在本说明书中，多孔绝缘膜指具有微孔的绝缘膜、优选是选自具有≥20％且＜90％的孔隙率的无机绝缘膜、有机绝缘膜和有机-无机混合绝缘膜的膜。如果孔隙率小于该范围，就不能充分地减少介电常数。而且，孔隙率大于该孔隙率的范围，就会导致薄膜的机械强度减弱。
而且，本发明不限于其中通过选择性激光照射烘焙导电膜的方法。涉及用于制造半导体器件的方法的本发明的结构3，是一种用于制造具有集成电路和布线的半导体器件的方法，该方法包括以下步骤：形成绝缘膜；通过选择性蚀刻在绝缘膜中形成开口(连接孔和布线沟槽)；形成第一导电膜；通过液滴排出法将含有导电材料的液滴注入开口中或注入它的四周，由此通过烘焙形成导电膜；选择性蚀刻导电膜，由此形成第二导电层；在第二导电层之上形成第三导电膜；以及采用一个掩模来蚀刻第一导电膜和第三导电膜，由此形成第一导电层和第三导电层，其中为了在注入液滴之前减少待注入液滴的接触角，对第一导电膜的表面进行表面处理。
进行了表面处理的区域就是具有小接触角的区域，该区域具有高浸润性(此后，称为高浸润区)。当接触角大时，具有流体性的液体混合物就不能够扩散且不能通过区域表面进行吸附；因此，表面就不浸润。同时，当接触角小时，具有流体性的混合物就会在表面之上扩散，并且表面浸润良好。在本发明中，高浸润区的接触角优选为10°或更小。作为表面处理，例如，可以使用通过光选择性提高浸润性的处理。特别地，在构图形成区周围形成具有低浸润性的材料，并施加能够分解具有低浸润性的材料的光，以便分解并去除处理区中的低浸润性的物质。由此，就能够提高待处理区域的浸润性，从而形成高浸润区。
通过进行如结构3中的表面处理，当注入含有导电材料的液滴时，就能够填充连接孔和布线沟槽，以致液滴浸润并扩散。与不用表面处理而通过喷墨方法沿着连接孔和布线沟槽进行涂敷的方法相比，通过注入含有导电材料的液滴直至浸润并扩散，就能够减少涂敷工艺的处理时间(tact time)。而且，与通过在涂层上旋涂(spin-on-coating)进行涂敷的方法相比，还能够减少材料消耗。
通过结构2的制造方法获得的半导体器件也包含在本发明中。半导体器件的结构4是一种半导体器件，该半导体器件包括：集成电路；布线层；以及多孔绝缘膜，其中布线层具有一个叠层：与多孔绝缘膜中形成的布线沟槽或接触孔(也称为连接孔)的底部和内壁接触的第一导电层、在第一导电层之上的第二导电层、和与第一导电层和第二导电层的上表面接触的第三导电层，第二导电层被第一导电层和第三导电层包围，并且包括多孔绝缘膜的上表面的第一表面和包括第三绝缘层的上表面的第二表面之间具有台阶部分。
在结构4中，多孔绝缘膜由含有氧化硅的材料组成。
本发明不特别限于多孔绝缘膜。结构5是一种半导体器件，该半导体器件包括：集成电路；布线层；以及绝缘膜，其中布线层具有一个叠层：与绝缘膜中形成的布线沟槽或接触孔的底部和内壁接触的第一导电层、在第一导电层之上的第二导电层、和与第一导电层和第二导电层的上表面接触的第三导电层，第二导电层被第一导电层和第三导电层包围，并且包括绝缘膜的上表面的第一表面和包括第三绝缘层的上表面的第二表面之间具有台阶部分。
在结构2～5中，集成电路包括控制器、CPU和存储器中的至少一种。而且，集成电路可以具有天线。
而且，在结构2～5中，第一导电层和第三导电层是每层都含有选自W、Mo、Ti、Cr和Ta中的一种或多种材料的通过溅射法形成的金属层。此外，第一导电层和第三导电层可以由相同材料或不同材料形成。
而且，在结构2～5中，第二导电层由含有银的材料形成。在通过液滴排出法形成导电层等的图形的方法中，排出被处理成颗粒的图形形成材料，通过烘焙熔合或熔接并接合，以便固化图形形成材料。通过溅射法等形成的图形通常具有柱状结构；同时，通过根据本发明的方法形成的图形主要是含有众多颗粒边界的多晶结构。
而且，在结构2～5中，第二导电层由含有树脂的材料形成。该树脂是诸如在含有导电材料的液滴中所包含的键合剂(binder)的材料。混合树脂、溶剂和银纳米颗粒，以便通过喷墨方法进行排出。
通过选择性地形成本发明的布线，与常规方法相比，就能够减少工艺数量。而且，通过采用液体导电材料，就能够将导电膜完全嵌入到具有高孔径比(aspect ratio)的层间绝缘膜中。
而且，在本发明中，通过采用多孔绝缘膜作为层间绝缘膜，就能够减少层间绝缘膜的介电常数；除此之外，还能够提高层间绝缘膜和含有Ag的浆料(paste)之间的粘接性。
附图说明
图1A～1E是本发明的制造工艺的示意图(实施方式1)。
图2A～2C是本发明的制造工艺的示意图(实施方式1)。
图3A～3F是本发明的制造工艺的示意图(实施方式2)。
图4是示出本发明的FET的制造工艺的剖面图。
图5是封装器件的剖面结构的透视图。
图6A和6B是示出将本发明应用于显示屏组件的实例的俯视图。
图7是示出将本发明应用于卡的一个实例的俯视图。
图8A～8E是电子器件的实例的示意图。
具体实施方式
以下将解释本发明的实施方式。
(实施方式1)
在本实施方式中，将参照图1A～1E和图2A～2C来说明根据本发明的嵌入在层间绝缘膜中的银布线的形成方式。这里，为了简化，没有示出半导体元件和集成电路，仅仅示出了嵌入的银布线和下层布线的连接部分。
首先，在形成有诸如晶体管(未示出)的元件的半导体衬底之上设置绝缘膜101，在该绝缘膜101之上形成第一层布线(下层布线)102。形成层间绝缘膜103以覆盖布线102(图1A)。
半导体衬底是单晶硅衬底或化合物半导体衬底。典型地采用n-型或p-型单晶硅衬底、GaAs衬底、InP衬底、GaN衬底、SiC衬底、蓝宝石衬底或ZnSe衬底。而且，可以采用层叠有绝缘层和单晶半导体层的SOI(硅在绝缘体上)。作为SOI衬底，例如，可以采用SIMOX(注入氧隔离)衬底。SIMOX衬底是通过将氧分子注入到比单晶半导体层的表面稍微深的部分之中并利用高温对其进行氧化、由此形成绝缘层和绝缘层上的单晶半导体层所制造的衬底。该衬底是第一单晶半导体层、绝缘层和第二单晶半导体层的叠层。
为了防止因电容引起的信号延迟，就选择具有低介电常数的材料作为层间绝缘膜103。对于层间绝缘膜103，通过采用多孔绝缘膜就能够获得此目的。在本实施方式中，采用多孔绝缘膜作为层间绝缘膜103，由此就获得了更低的介电常数并改善了与此后将形成的布线材料的粘接性。将在此后说明为什么需要改善布线材料和具有低介电常数的多孔绝缘膜之间的粘接性的原因。
在形成层间绝缘膜103之后，通过光刻进行构图，以便形成由光刻胶形成的第一掩模104a。随后，各向异性地蚀刻层间绝缘膜103，从而形成如图1B所示的第一开口(也称为沟槽)105。
在去除了第一掩模104a之后，通过光刻进行构图，以形成另一掩模。由此，如图1C中所示，形成由光刻胶形成的第二掩模104b。随后，再次各向异性地蚀刻层间绝缘膜103，从而形成含有连接孔106a和布线沟槽106b的第二开口。
此后，如图1D中所示，通过溅射在整个表面之上形成阻挡膜107，而不用去除由光刻胶形成的第二掩模104b。如图1D中所示，利用阻挡膜107，薄薄地涂敷连接孔106a和布线沟槽106b的内壁；然而，优选是几乎不涂敷厚的第二掩模104b的内壁。
这里，对于阻挡膜107，采用TiN膜。注意，阻挡膜107可称为第一导电膜。采用阻挡膜107作为用于抑制缺陷诸如漏电的防扩散膜，该缺陷是由于此后通过液滴排出法排出的布线材料扩散到层间绝缘膜103之中而引起的。另外，可以通过CVD而不限于通过溅射的淀积来淀积阻挡膜107。
接着，如图1E中所示，通过喷墨方法将含有Ag的浆料108仅仅注入到开口之中。在喷墨方法中，当排出的液滴到达衬底时，液滴位置的精确性就很差(例如，±10μm)，所以在本实施方式下通过采用作为隔壁的由光刻胶形成的第二掩模104b来补足液滴的位置精度。因此，甚至在10μm或更小的工艺尺寸的情况下，也能够采用喷墨方法。
Ag纳米颗粒包含于将通过喷墨将排出的含有Ag的浆料108中，以致与作为常规布线材料所采用的Cu相比、就能够降低电阻。而且，由于浆料是液体，因此它就能够覆盖任何形状的基底。因此，就能够与基底形状无关地形成布线。
包含于含有Ag的浆料108中的Ag纳米颗粒的尺寸为大约3nm～5nm。因此，在将含有Ag的浆料施加到作为多孔绝缘膜的层间绝缘膜103之上或施加到在层间绝缘膜103之上淀积的阻挡膜107之上的情况下，Ag颗粒就会穿透层间绝缘膜103的洞或凹陷、或在层间绝缘膜103之上淀积的阻挡膜107上的凹陷。因此，通过所谓的固着效应(anchoring effect)，就提高了粘接性。
含有Ag的浆料108不具有足够的导电性，除非进行大约3000下的烘焙。因此，采用激光设备，仅对含有Ag的浆料108进行选择性加热并烘焙。此后将解释采用激光设备的原因。
注意，在本实施方式下，通过烘焙含有Ag的浆料来产生的形成物也称为含有Ag的浆料108。实际上，该形成物是一种通过烘焙被熔合或熔接并接合而已经固化的导体，并且它也称为第二导电层。
接着，如图2A中所示，通过溅射形成导电膜109，从而覆盖含有Ag的浆料108的整个表面。如图2A中所示，优选是几乎不覆盖厚的第二掩模的内壁。而且，在图2A中，几乎不在连接孔106a和布线沟槽106b的内壁上形成导电膜109，但也可以在其上形成导电膜109。采用导电膜109作为用于防止器件缺陷诸如漏电的阻挡物，该缺陷是在烘焙含有Ag的浆料108之后因含有Ag的浆料108扩散进入层间绝缘膜103中而引起的。
而且，存在一个问题，即蚀刻气体会浸蚀含有Ag的浆料108并降低导电性。将解释制造图2C中所示的结构的情况。在此结构中，在层间绝缘膜112中形成连接孔114，以便连接含有Ag的浆料111和上电极113。在形成连接孔114时，如果通过干法蚀刻蚀刻层间绝缘膜112，那么激发的蚀刻气体就会浸蚀含有Ag的浆料111，并且会显著降低导电性。
为了防止这种浸蚀，如图2A中所示，采用导电膜109作为阻挡物是有效的。注意，导电膜109还称为第三导电层。
由于上述原因，优选是以至少具有低电阻特性、抑制导电性的含有Ag的浆料108的扩散的阻挡性、且在干法蚀刻中具有与硅素层间绝缘膜的足够高选择性的材料来形成导电膜109。例如，导电膜109可以由W、Mo、Ti、Cr和Ta或者它们的混合物中选择的材料形成。
在形成导电膜109之后，如图2B中所示，去除具有光刻胶功能的第二掩模104b。此时，与由光刻胶形成的第二掩模104b同时地去除在由光刻胶形成的第二掩模104b之上淀积的阻挡膜107和导电膜109的一部分；因此，就能够形成在层间绝缘膜103中嵌入的布线110。嵌入布线110具有其中Ag被阻挡膜107和导电膜109包围的结构。
这里，将解释采用用于烘焙上述的导电性的含有Ag的浆料108的激光设备的原因。通过与光刻胶一起去除在光刻胶之上的淀积物的方法称为剥离(lift-off)方法。为了采用这种方法，就需要光刻胶与衬底分离、分离光刻胶上的淀积物与衬底之上的淀积物。在本发明的制造工艺中，如果采用诸如扩散炉(oven)的加热设备，那么就会整体地加热衬底，除此之外，也会将光刻胶加热至几百摄氏度。由于在高温下被加热之后通常去除光刻胶就会变得困难，在此情况下就不能采用剥离方法。因此，在本实施方式下，采用激光设备来选择性烘焙布线，以致在布线烘焙步骤之后也能够采用剥离方法。
而且，这里将说明采用绝缘膜101的一个实例，在其中形成有诸如晶体管的元件的半导体衬底之上设置该绝缘膜101。然而，在此不必进行限制，可以采用在玻璃衬底之上设置的绝缘膜。例如，可以在玻璃衬底之上设置的TFT的层间绝缘膜之上形成下层布线，并且可以形成连接到下层布线的嵌入布线。
(实施方式2)
在本实施方式中，将参照图3A～3F来说明其部分工艺不同于上述实施方式1的本发明的一种方式。这里，为了简化，如图1A～1F中所示，未示出半导体元件和集成电路，并且仅仅示出了嵌入的银布线和下层布线的连接部分。
首先，与实施方式1一样，执行图1A～图1C的步骤。随后，去除掩模以获得如图3A中所示的状态。图3A示出了在半导体衬底之上设置的绝缘膜201之上形成的下层布线202和层间绝缘膜203、以及在层间绝缘膜203中设置的连接孔204a和布线沟槽204b，在该半导体衬底中形成有诸如晶体管(未示出)的元件。
接着，如图3B中所示，通过溅射或CVD，在整个表面之上形成阻挡膜205。同样用阻挡膜来覆盖开口的内壁。而且，阻挡膜205还称为第一导电层。
此后，为了改善此后将注入的液滴的浸润性，通过紫外光照射对阻挡膜205进行表面处理。这里，进行用于改善浸润性的表面处理，以致与液滴的接触角为100或更小。作为这种处理，除了紫外光照射之外，可以进行采用诸如氧、氩、氢或氦的气体的等离子体处理，或进行电晕放电处理。
随后，如图3C中所示，采用喷墨方法，用含有Ag的浆料206来填充连接孔204a和布线沟槽204b。这里，通过上述表面改进处理，含有Ag的浆料206就会浸润且扩展。溢出连接孔204a和布线沟槽204b的部分含有Ag的浆料206浸润且扩展，以至填充在连接孔204a和布线沟槽204b的四周形成的开口诸如连接孔和布线沟槽(未示出)。
如上所述，注入含有Ag的浆料206，以至浸润并扩展；因此，与通过喷墨方法沿着连接孔204a和布线沟槽204b进行注入的方法相比，就能够减少注入工艺的处理时间。而且，与通过涂层上旋涂进行涂敷的方法相比，就能够减少材料消耗。
接着，采用加热设备诸如扩散炉，在3000下执行1小时烘焙。在本实施方式中，通过蒸发在含有Ag的浆料中所包含的溶剂产生的形成物还称为含有Ag的浆料206。实际上，该形成物是一种通过烘焙被熔合或熔接并接合已经固化的导体，并且它还称为第二导电层。
此后，如图3D中所示，通过光刻法进行构图，并采用硝酸和乙酸的混合酸溶液来进行湿法蚀刻，从而形成Ag布线207。
随后，如图3E中所示，通过溅射形成导电膜208。注意，导电膜208也称为第三导电膜。
接着，如图3F中所示，通过各向异性蚀刻，蚀刻阻挡膜205和导电膜208。因此，就获得了在层间绝缘膜203中嵌入的布线。嵌入布线具有其中Ag被阻挡膜205和导电膜208包围的结构。
本实施方式可以与实施方式1自由组合。
在以下的实施例中，将更加详细地解释具有上述结构的本发明。
(实施例1)
此后，将参照图4简单地说明采用了本发明的制造TFT的步骤。这里，示出了一个实例，该实例采用连接到FET杂质区的布线作为下层布线以便在覆盖下层布线的多孔绝缘膜中形成嵌入布线。
制备由单晶硅形成的硅衬底301。在硅衬底的主表面(也称为元件形成表面或电路形成表面)上的第一元件形成区中形成n-阱302，并且在相同表面上的第二元件形成区中形成p-阱303。
接着，形成将作为用于区分第一元件形成区和第二元件形成区的元件隔离区的场氧化膜306。场氧化膜306是一种厚的热氧化膜并且可以通过公知的LOCOS来形成。注意，元件隔离方法不限于LOCOS。例如，元件隔离区可以具有通过采用沟槽隔离方法形成的沟槽结构，或者可以组合LOCOS和沟槽结构。
随后，通过例如热氧化硅衬底表面来形成栅绝缘膜。还可以通过CVD来形成栅绝缘膜。可以采用氮氧化硅膜、氧化硅膜、氮化硅膜或它们的叠层。例如，形成通过热氧化获得的5nm厚度的氧化硅膜和通过CVD获得的10nm～15nm厚度的氮氧化硅膜的叠层膜。
在整个表面之上，形成多晶硅层311a、317a和硅化物层(silicidelayer)311b、317b的叠层膜，并通过光刻和干法蚀刻构图叠层膜，以便在栅绝缘膜之上形成具有难熔多晶(polycide)结构的栅电极311和317。为了降低电阻，多晶硅层311a和317a可以预先掺杂大约1021/cm3浓度的磷(P)。可选择地，在形成多晶硅层311a和317a-之后，可以扩散高浓度的n-型杂质。而且，硅化物层311b和317b可以由诸如硅化钼(MoSix)、硅化钨(WSix)、硅化钽(TaSix)或硅化钛(TaSix)的材料采用公知方法形成。
随后，将离子通过栅绝缘膜注入到硅半导体衬底中，以形成扩散区。在本实施方式中，在沟道形成区和源区或漏区的任何一个之间形成的每个杂质区称为扩散区。扩散区307和313中的杂质浓度可以低于或高于、或者等于源区和漏区中的杂质浓度。因此，根据半导体器件所需的特性，就可以确定扩散区的杂质区。
由于本实施例说明了制造CMOS的情况，用光刻胶材料覆盖用于形成p-沟道FET的第一元件形成区，并且采用栅电极317作为掩模、将n-型杂质的砷(As)或磷(P)注入到硅衬底中。而且，用光刻胶材料覆盖用于形成n-沟道FET的第二元件形成区，并且采用栅电极311作为掩模、将p-型杂质的棚(B)注入到硅衬底中。
随后，为了激活注入的杂质并减少硅衬底中通过离子注入产生的晶体缺陷，执行第一激活处理。
在栅电极的侧壁上形成侧壁(sidewall)312和318。例如，通过CVD在整个表面之上淀积由氧化硅形成的绝缘材料层，并且可以回蚀刻绝缘材料层以形成侧壁。通过形成该侧壁，就可以提高绝缘膜331的台阶覆盖率，并且当形成杂质区时可以将该侧壁作为掩模。在回蚀刻中，可以按照自对准方式选择性去除栅绝缘膜。可选择地，可以在回蚀刻之后蚀刻栅绝缘膜。因此，就形成了具有栅电极和在栅电极的两个侧面上设置的侧壁的总宽度的栅绝缘膜310和316。通过选择性去除栅绝缘膜获得的结构就能够容易地形成接触孔，并且由于增加了将与绝缘膜311接触的源区或漏区的表面面积，所以能够提高绝缘膜的粘接性。
接着，将离子注入到暴露的硅衬底，形成源区和漏区。由于这种方法是制造CMOS的情况，所以就用光刻胶材料覆盖用于形成p-沟道FET的第一元件形成区，并且采用栅电极317和侧壁318作为掩模，将n-型杂质的砷(As)或磷(P)注入到硅衬底中，从而形成源区314和漏区315。而且，用光刻胶材料覆盖用于形成n-沟道FET的第二元件形成区，并且采用栅电极311和侧壁312作为掩模，将p-型杂质的硼(B)注入到硅衬底中，从而形成源区308和漏区309。
此后，为了激活注入的杂质并减少因离子注入产生的硅衬底中的晶体缺陷，执行第二激活处理。
在激活之后，形成层间绝缘膜、插塞电极、金属布线等。通过等离子体CVD或低压CVD，利用氧化硅膜、氮氧化硅膜等，将第一层间绝缘膜331形成为100nm～2000nm的厚度。而且，在其上形成由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)或硼磷硅酸盐玻璃(PBSG)组成的第二层间绝缘膜332。通过旋涂或常压CVD来制造第二层间绝缘膜332，以提高平坦性。
在第一层间绝缘膜331和第二层间绝缘膜332中形成到达各自FET的源区和漏区的接触孔之后，形成源电极333和335以及漏电极334和336，并且优选采用通常使用的作为低电阻材料的铝(Al)。而且，各电极可以具有Al和钛(Ti)的层叠结构。
虽然这里未进行示出，在第一层间绝缘膜331和第二层间绝缘膜332中设置到达栅电极的接触孔，并且在开口中暴露的部分第一层间绝缘膜之上，形成与在第二层间绝缘膜之上设置的布线电连接的电极。
随后，形成将作为第三层间绝缘膜的多孔绝缘膜342。多孔绝缘膜342是在其中彼此隔离的微孔均匀分布的绝缘膜，并且它可以通过包括等离子体反应的CVD法或旋涂法来获得多孔绝缘膜342。
接着，根据实施方式1中描述的用于形成嵌入布线的方法，执行使用掩模的蚀刻，形成到达源电极333和335的连接孔和布线沟槽。
随后，形成将作为第一导电层350的阻挡膜，并且通过喷墨方法排出含有Ag的浆料。通过选择性激光照射烘焙含有Ag的浆料，以形成第二导电层351。形成第三导电层352以覆盖第二导电层351的上表面。一起去除掩模与其上设置的阻挡膜和第三导电层，以便形成嵌入布线。由此形成的嵌入布线就具有在第三导电层352的上表面和多孔绝缘膜342的上表面之间形成的台阶部分。而且，设置了第一导电层350，在台阶部分处、第一导电层350比第三导电层352更加凸出。
随后，形成第四层间绝缘膜343。利用有机树脂材料，将第四层间绝缘膜343形成为1μm～2μm的厚度。作为有机树脂材料，可以采用聚酰亚胺、聚酰胺、丙烯树酯、苯丙环丁烯树脂(BCB)等。由于膜的形成方法简单，其低介电常数能够降低寄生电容，且适合于平坦化等，所以优选采用有机树脂膜。实际上，还可以采用除了上述涉及的材料之外的有机树脂膜。
接着，形成到达导电层352的接触孔，通过溅射淀积导电膜，并且通过构图形成电极353。
最后，形成钝化膜344，以便覆盖电极353，从而获得了如图4中所示的状态。在图4中，p-沟道FET 401位于左侧，且n-沟道晶体管位于右侧。通过互补组合这些FET就能够形成CMOS电路。
CMOS电路可以构成反相器电路、NAND电路、AND电路、NOR电路、OR电路、移位寄存器电路、取样电路、D/A转换器电路、A/D转换器电路、锁存电路或缓冲器电路等。此外，可以通过组合这种CMOS电路来形成诸如SRAM或DRAM的存储器元件、CPU、控制器电路或其它集成电路。
而且，钝化膜344由通过等离子体CVD的氮化硅膜、氧化硅膜或氮氧化硅膜形成。
在本实施例中，作为FET的一个实例，示出了顶栅型FET；然而，FET的结构不限于此，并且例如，它可以是堆叠型FET。
根据本发明，就能够获得了一种结构，其中采用比铜更低电阻率的银作为布线材料，且采用低介电常数的多孔绝缘膜作为用于其中形成有布线开口的绝缘膜的材料。因此，就能够获得能够高速工作的高性能半导体器件。
而且，根据本发明，通过形成嵌入布线而不用进行电镀或CMP，就能够降低用于形成布线所耗费的制造成本。
注意，在本实施例中，示出了通过采用嵌入布线用作多层互连线的一部分来降低电阻的一个实例；然而，可以在更多层中设置嵌入布线。
本实施例可以任意地与实施方式1或实施方式2组合。
(实施例2)
在半导体衬底之上形成在实施例1中描述的每个电路都具有一个FET的多个集成电路。单独分离每个集成电路，从而形成IC芯片。进行划片，以便单独地分离各芯片。随后，就从晶片中逐个地获得将在引线框架上安装的各芯片。此后，采用具有20μm～30μm直径的用于电连接的金丝，使芯片的电极端子和引线框架的内引线彼此连接。接着，采用模塑树脂层来进行密封，从而易于处理。随后，给引线镀上焊料，以防止生锈。此后，从引线框架将各芯片分离为单独的封装。按照这种方式，就形成了封装。
图5示出了展示已经封装的器件的剖面结构的透视图。在图5中所示的结构中，芯片702通过引线键合与引线框架701连接。用模塑树脂层703密封芯片702。而且，利用用于进行安装的粘接剂，在引线框架701之上安装芯片702。
引线框架701是设置有焊料球705的球栅阵列型。焊料球705被设置在引线框架701的设置有芯片702的面的相反面上。在引线框架701上设置的布线706通过在引线框架中设置的接触孔电连接到焊料球705。
注意，在本实施例中，在安装有芯片的引线框架701的表面之上，安装用于电连接芯片702和焊料球705的布线706。然而，引线框架不限于此。例如，可以在引线框架内侧设置多层导线。
在图4中，采用金丝707电连接芯片702和布线706。芯片702设置有半导体元件，并且焊盘被设置在设置有引线框架701的芯片702的相反侧面之上。焊盘与半导体元件电连接。采用金丝707，使焊盘连接到在引线框架701之上设置的布线706。
本实施例可以与实施方式1、实施方式2或实施例1自由组合。
(实施例3)
利用其中采用本发明的嵌入布线来制造集成电路的IC芯片就能够完成各种电子器件。而且，采用FET作为开关元件，并且采用连接到开关元件的反射电极的反射型有源矩阵衬底来构成电子器件的显示区。就能够完成各种电子器件。
例如，利用采用FET作为开关元件并采用设置有液晶元件的有源矩阵液晶显示器装置的显示区，就能够完成各种电子器件，该液晶元件包括连接到开关元件的像素电极、液晶层和相对电极。
例如，利用采用FET作为开关元件并采用有源矩阵发光器件的显示区，就能够完成各种电子器件，该有源矩阵发光器件设置有连接到开关元件的第一电极、含有有机化合物的层和第二电极的叠层。
作为这种电子器件，就能够完成个人计算机、游戏机、便携式信息终端(诸如移动计算机、蜂窝电话、便携式游戏机或电子书本)、诸如摄像机或数字照相机的照相机、反射型投影机、导航系统、声音再现装置(诸如汽车音响系统、音频组件)、设置有存储介质的图像再现装置(特别地，装配有显示器和IC芯片的装置，通过该装置就能够再现存储介质诸如数字多功能盘(DVD)的内容并且能够显示图像)，等等。
在本发明中作为一种电子器件的蜂窝电话是一个实例。图6A示出了如何实际用封装来装配的电子器件。
图6A中所示的蜂窝电话模块包括：安装有在存储器之上叠置的CPU 811和802的印刷布线板816、电源电路803、在声音处理电路829之上设置的控制器801、发射-接收电路804和其它元件诸如电阻、缓冲器和电容器。此外，采用FPC 808，在印刷布线板816之上安装显示屏800。显示屏800设置有像素区805、用于选择包含于像素区805中的像素的扫描线驱动电路806、用于将图像信号提供到选择的像素的信号线驱动电路807。
通过其中设置有多个输入端子的印刷布线板的接口部分809，将电源电压提供到印刷布线板816和提供用键盘输入的各种信号。而且，在印刷布线板816之上设置天线端口810，该天线端口810传输并接收印刷布线板和天线之间的信号。
在本实施方式中，通过采用FPC，在显示屏800上安装印刷布线板816。此结构不限于此。可以利用COG(玻璃上芯片)方法，在显示屏800上直接安装控制器801、音频处理电路829、存储器811、CPU 802或电源电路803。
而且，在印刷布线板816中，存在一种情况，即在引出的布线之间形成的电容和布线本身的电阻就会对电源电压或信号产生噪声、或者增加信号的失真。对应地，在印刷布线板816之上设置各种元件诸如电容器元件和缓冲器，由此防止对电压或信号引起噪声并防止在印刷布线板816中的信号失真增加。
而且，图6B示出了装配有在FPC之上设置的集成电路的模块的一个实例。
如图6B中所示，在FPC 908之上安装集成电路(控制器901、CPU(中央处理单元)902和存储器903)。显示屏900设置有像素区905和驱动电路(信号线驱动电路907和扫描线驱动电路906)，并且利用粘接剂909，将用于将它们连接到在外部设置的外部电源(未示出)等的FPC 908粘贴到显示屏900。在FPC 908之上安装使用半导体衬底的集成电路(控制器901、CPU 902和存储器903)；因此，就能够防止电源电压或信号中的噪声并防止失真信号的增加。
而且，本实施例可以任意地与实施方式1、实施方式2、实施例1或实施例2组合。
(实施例4)
采用制造使用本发明的嵌入布线的集成电路的IC芯片来作为非接触薄膜集成电路装置(还称为无线IC标签或RFID(射频标识))。
图7示出了ID卡的一个实例，其中将根据本发明的IC芯片1516粘贴到设置有作为天线的导电层1517的卡状衬底1518。因此，根据本发明的IC芯片1516就很小、薄且重量轻，以致就能够实现多样性使用，并且甚至将它粘贴到商品上时它也不会毁坏商品的设计。
根据本发明的IC芯片1516不限于粘贴到卡状衬底1518的情况，并且它可以被粘贴到具有弯曲表面或各种形状的商品上。例如，可以在纸币、硬币、债券、承载电路焊接、证书(诸如驾照、居住卡、包装壳(诸如包装物或瓶子)、存储介质(诸如DVD、录像带)、车胎(诸如自行车)、附属品(诸如包、眼镜)、食品、服装、日用品、等等中使用IC芯片。
本实施例可以任意地与实施方式1、实施方式2、实施例1、实施例2或实施例3组合。
(实施例5)
安装使用本发明的嵌入布线制造的集成电路的IC芯片，从而完成各种电子器件。图8A～8E示出了具体的实例。
图8A示出了一种显示器装置，该显示器装置包括：外壳1901、支架1902、显示区1903、扬声器部分1904、图像输入端子1905等。将通过在实施方式和其它实施例中展示的制造方法形成的FET用在驱动集成电路来制造显示器装置。显示器装置包括液晶显示器装置、发光器件等，并且它包括用于信息显示、例如用于计算机、TV接收机和广告显示器的信息显示的所有显示器装置。
图8B示出了个人计算机，该个人计算机包括：外壳1911、显示区1912、键盘1913、外部连接端口1914、移动鼠标1915等。通过采用在上述实施方式和其它实施例中展示的制造方法，就能够将它应用于显示区1912的驱动IC、CPU或在主体部分之内的存储器等。
图8C示出了作为便携式信息终端的典型实例的蜂窝电话。蜂窝电话包括：外壳1921、显示区1922、传感器部分1924、操作键盘1923等。传感器部分1924具有光传感元件，并且能够通过根据在传感器部分1924中获得的背景光水平来控制显示区1922的亮度、或进行对应于通过传感器部分1924所获得的背景光水平的操作键盘1923的光控制来抑制蜂窝电话的电流消耗量。此外，在具有摄像功能诸如CCD等的蜂窝电话的情况下，当通过在光学取景器附近设置的传感器部分1924的传感器接收的光量改变时，对照相的人是否在观测光学取景器进行检测。在进行照相的人观测光学取景器的情况下，通过关断显示区1922就能够抑制电源功耗的量。
以上述移动电话、PDA(个人数字助理)、数字照相机、紧凑型游戏机等为代表的电子器件的显示屏具有小的显示区，这是因为每个电子器件都是一种移动信息终端。因此，通过采用在上述实施方式中所示的FET来形成功能电路诸如CPU、存储器、传感器，就能够制造出更小且更轻的功能电路。
此外，通过将IC标签粘贴到各种电子器件，就能够揭示电子器件的分布路径等。图8D示出了将射频IC标签1942粘贴到护照1941的状态。可以在护照1941中嵌入射频IC标签。按照相同方式，就能够将射频IC标签粘贴到或嵌入到驾照、信用卡、纸币、硬币、债券、礼品赠券、票、旅行签证(T/C)、健康保险、居住卡、户口簿等。在此情况下，只有显示真实的信息才被输入到射频IC标签中，并设置访问权限以防止非官方读取或写入信息。通过采用在其它实施方式和实施例中所展示出的存储器，就能够实现。在这种方式下，通过采用IC芯片作为标签，就能够从真实身份中识别出假冒品。
除了上述方式之外，还可以采用射频IC标签作为存储器。图8E示出了一种其中采用射频IC标签1951用于粘贴到植物包装的标签的一个实例。此外，射频IC标签可以被粘贴到或嵌入到包装体中。射频IC标签1951可以存储商品流通的过程、价格、数字质量、使用、形状、重量、失效期、各种识别信息、和/或等等，以及制造工艺阶段诸如产地、生产者、制造日期、处理方法。通过读取器1952的天线部分1953来接收并读取来自于射频IC标签1951的信息，并且在读取器1952的显示区1954上进行显示。因此，信息就易于被商人、零售商和用户了解。系统就是其分别设置有制造者、贸易商和用户的访问权限，没有权限就不能进行读取、写入和擦除。
而且，可以按以下方式来使用射频IC标签。在商品中，在射频IC标签中写入已经进行了支付的信息，在外部设置的验证装置处对是否已经进行了支付进行检测。如果人们不支付而保留了商品，警报就会响。通过这种方法，就能够防止忘记支付或偷窃。
在考虑保护用户秘密时，可以采用以下方法。当进行支付时采用以下任何一种方法：(1)利用密码锁定射频IC标签中输入的数据；(2)校验射频IC标签中输入的数据本身；(3)擦除射频IC标签中输入的数据；或(4)销毁射频IC标签中输入的数据。通过采用在上述实施方式中展示的存储器，就能够实现这些方法。在外部设置检测装置，对是否执行了(1)～(4)的步骤的任一个，或是否对射频IC标签的数据进行写入进行验证，由此验证是否已经进行了支付。按照这种方式，就能够验证商品是否已经进行了支付，并且在用户不希望的情况下在商店外部就能够防止射频IC标签中的信息被读取。
通过采用本发明，就能够实现一种其中采用电阻率比铜更低的银作为布线材料，并且采用低介电常数的多孔绝缘膜作为其中形成有布线开口的绝缘膜材料的结构。因此，就能够实现在无线IC标签中设置的IC芯片的最小化。由于随着它的尺寸更小就提高了IC芯片的耐冲击强度，所以提高了可靠性。而且，不用电镀或CMP就形成了本发明的嵌入布线；因此，就能够降低用于制造无线标签所耗费的成本。
如上所述，通过本发明制造的半导体器件的应用范围非常广泛，并且可以将通过本发明制造的半导体器件用于各种领域的电子器件。
此外，本实施例可以任意地与实施方式1、实施方式2、实施例1、实施例2、实施例3或实施例4组合。
通过将本发明应用于形成半导体器件的多层互连线，就进一步促进多层互连线的最小化并增加层数，从而进一步提高半导体器件的集成度。
而且，根据本发明，不用电镀或CMP就能够形成本发明的嵌入布线，由此，就能够降低半导体器件的制造成本。

Claims (38)

1、一种半导体器件，包括：
布线层；以及
具有布线沟槽和连接到所述布线沟槽的接触孔的多孔绝缘膜，
其特征在于，该布线层包括：
与在该多孔绝缘膜中形成的该布线沟槽和该接触孔的每一个的底部和内壁接触的第一导电层；
在该第一导电层上的第二导电层；以及
与该第一导电层和该第二导电层的上表面接触的第三导电层，并且
在包括该多孔绝缘膜的上表面的第一表面和包括该第三导电层的上表面的第二表面之间具有台阶部分，并且
所述第二导电层被第一导电层和第三导电层包围。
2、根据权利要求1的半导体器件，其特征在于，该多孔绝缘膜由包括氧化硅的材料形成。
3、根据权利要求1的半导体器件，其特征在于，该第一导电层由含有选自W、Mo、Ti、Cr和Ta中的一种或多种材料的金属材料形成。
4、根据权利要求1的半导体器件，其特征在于，该第三导电层由含有选自W、Mo、Ti、Cr和Ta中的一种或多种材料的金属材料形成。
5、根据权利要求1的半导体器件，其特征在于，该第二导电层由包含银的材料形成。
6、根据权利要求1的半导体器件，其特征在于，该第二导电层由包含树脂的材料形成。
7、根据权利要求1的半导体器件，其特征在于，该半导体器件包括控制器、CPU和存储器中的至少一种。
8、根据权利要求1的半导体器件，其特征在于，所述半导体器件具有多层互连线，并且所述布线层包含于所述多层互连线中。
9、根据权利要求1的半导体器件，其特征在于，在半导体衬底之上形成该布线层。
10、一种半导体器件，包括：
布线层；以及
具有布线沟槽和连接到所述布线沟槽的接触孔的绝缘膜，
其特征在于，该布线层包括：
与在该绝缘膜中形成的该布线沟槽和该接触孔的每一个的底部和内壁接触的第一导电层；
在该第一导电层上的第二导电层；以及
与该第一导电层和该第二导电层的上表面接触的第三导电层，并且
在包括该绝缘膜的上表面的第一表面和包括该第三导电层的上表面的第二表面之间具有台阶部分，并且
所述第二导电层被第一导电层和第三导电层包围。
11、根据权利要求10的半导体器件，其特征在于，该第一导电层由含有选自W、Mo、Ti、Cr和Ta中的一种或多种材料的金属材料形成。
12、根据权利要求10的半导体器件，其特征在于，该第三导电层由含有选自W、Mo、Ti、Cr和Ta中的一种或多种材料的金属材料形成。
13、根据权利要求10的半导体器件，其特征在于，该第二导电层由包含银的材料形成。
14、根据权利要求10的半导体器件，其特征在于，该第二导电层由包含树脂的材料形成。
15、根据权利要求10的半导体器件，其特征在于，该半导体器件包括控制器、CPU和存储器中的至少一种。
16、根据权利要求10的半导体器件，其特征在于，所述半导体器件具有多层互连线，并且所述布线层包含于所述多层互连线中。
17、根据权利要求10的半导体器件，其特征在于，在半导体衬底之上形成该布线层。
18、一种用于制造包括布线层的半导体器件的方法，包括以下步骤：
形成绝缘膜；
在该绝缘膜之上形成掩模；
通过使用该掩模的蚀刻，在该绝缘膜中形成开口；
在该掩模之上并在该开口中形成第一导电层；
将含有导电材料的液滴注入到该开口中；
选择性加热该开口中的该导电材料，形成在该绝缘膜的该开口中嵌入的第二导电层；
在该掩模和该第二导电层之上形成第三导电层；以及
与该掩模的去除一起，去除在该掩模之上形成的该第一导电层和该第三导电层，从而在该开口中保留所形成的部分第三导电层。
19、根据权利要求18的用于制造半导体器件的方法，其特征在于，该绝缘膜是由包括氧化硅的材料形成的多孔绝缘膜。
20、根据权利要求18的用于制造半导体器件的方法，其特征在于，该第一导电层和该第三导电层是金属层，每层金属层都包含通过溅射形成的选自W、Mo、Ti、Cr和Ta中的一种或多种材料。
21、根据权利要求18的用于制造半导体器件的方法，其特征在于，该第二导电层由包含银的材料形成。
22、根据权利要求18的用于制造半导体器件的方法，其特征在于，该第二导电层由包含树脂的材料形成。
23、根据权利要求18的用于制造半导体器件的方法，其特征在于，所述半导体器件具有多层互连线，并且所述布线层包含于所述多层互连线中。
24、根据权利要求18的用于制造半导体器件的方法，其特征在于，在半导体衬底之上形成该布线层。
25、一种用于制造包括布线层的半导体器件的方法，包括以下步骤：
形成绝缘膜；
在该绝缘膜中形成开口；
在该绝缘膜之上并在该绝缘膜中的该开口中形成第一导电膜；
将含有导电材料的液滴注入到该开口中或注入到它的四周，由此通过烘焙形成导电膜；
选择性蚀刻该导电膜，形成第二导电层；
在该第一导电膜和该第二导电层之上形成第三导电膜；以及
采用一个掩模来蚀刻该第一导电膜和该第三导电膜，形成第一导电层和第三导电层，
其中在注入液滴之前，为了减少待注入液滴的接触角，对该第一导电膜的表面进行表面处理。
26、根据权利要求25的用于制造半导体器件的方法，其特征在于，该绝缘膜是由包括氧化硅的材料形成的多孔绝缘膜。
27、根据权利要求25的用于制造半导体器件的方法，其特征在于，该第一导电层和该第三导电层是金属层，每层金属层都包含通过溅射形成的选自W、Mo、Ti、Cr和Ta中的一种或多种材料。
28、根据权利要求25的用于制造半导体器件的方法，其特征在于，该第一导电层由包含银的材料形成。
29、根据权利要求25的用于制造半导体器件的方法，其特征在于，该第一导电层由包含树脂的材料形成。
30、根据权利要求25的用于制造半导体器件的方法，其特征在于，所述半导体器件具有多层互连线，并且所述布线层包含于所述多层互连线中。
31、根据权利要求25的用于制造半导体器件的方法，其特征在于，在半导体衬底之上形成该布线层。
32、一种用于制造包括布线层的半导体器件的方法，包括以下步骤：
形成绝缘膜；
在该绝缘膜中形成开口；
将含有导电材料的液滴注入到该开口中，从而用该导电材料填充该开口；
加热在该开口中的该导电材料，形成在该绝缘膜中的该开口中嵌入的第一导电层；
形成覆盖该第一导电层的上表面的第二导电层。
33、根据权利要求32的用于制造半导体器件的方法，其特征在于，该绝缘膜是由包括氧化硅的材料形成的多孔绝缘膜。
34、根据权利要求32的用于制造半导体器件的方法，其特征在于，该第二导电层是一种金属层，该金属层包含通过溅射形成的选自W、Mo、Ti、Cr和Ta中的一种或多种材料。
35、根据权利要求32的用于制造半导体器件的方法，其特征在于，该第一导电层由包含银的材料形成。
36、根据权利要求32的用于制造半导体器件的方法，其特征在于，该第一导电层由包含树脂的材料形成。
37、根据权利要求32的用于制造半导体器件的方法，其特征在于，所述半导体器件具有多层互连线，并且所述布线层包含于所述多层互连线中。
38、根据权利要求32的用于制造半导体器件的方法，其特征在于，在半导体衬底之上形成该布线层。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7135405B2 (en) * 2004-08-04 2006-11-14 Hewlett-Packard Development Company, L.P. Method to form an interconnect
US7985677B2 (en) * 2004-11-30 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7732349B2 (en) * 2004-11-30 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of insulating film and semiconductor device
US7517791B2 (en) * 2004-11-30 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7687326B2 (en) * 2004-12-17 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
JP2008153470A (ja) * 2006-12-18 2008-07-03 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP4873160B2 (ja) * 2007-02-08 2012-02-08 トヨタ自動車株式会社 接合方法
US8823522B2 (en) * 2007-03-21 2014-09-02 James Neil Rodgers RFID tracking of chose in action
CN101533826B (zh) * 2008-03-13 2012-07-04 世界先进积体电路股份有限公司 半导体装置及其制作方法
US7579232B1 (en) * 2008-07-11 2009-08-25 Sandisk 3D Llc Method of making a nonvolatile memory device including forming a pillar shaped semiconductor device and a shadow mask
TWI607670B (zh) 2009-01-08 2017-12-01 半導體能源研究所股份有限公司 發光裝置及電子裝置
JP5476185B2 (ja) * 2010-03-31 2014-04-23 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR20130007378A (ko) * 2011-07-01 2013-01-18 삼성전자주식회사 반도체 장치
KR20130008876A (ko) * 2011-07-13 2013-01-23 삼성전기주식회사 터치패널의 제조방법
CN102915949A (zh) * 2011-08-01 2013-02-06 中国科学院微电子研究所 在基板中嵌入金属材料的方法
CN103000623B (zh) * 2011-09-16 2015-06-17 北大方正集团有限公司 一种铝栅半导体器件及其制造方法
WO2014100012A1 (en) 2012-12-20 2014-06-26 The Regents Of The University Of California Electrostatic graphene speaker
JP2015053444A (ja) * 2013-09-09 2015-03-19 パナソニックＩｐマネジメント株式会社 フレキシブル半導体装置およびその製造方法ならびに画像表示装置
US20170309565A1 (en) * 2016-04-25 2017-10-26 Infineon Technologies Ag Method of manufacturing semiconductor devices
CN106952927A (zh) * 2017-03-27 2017-07-14 合肥京东方光电科技有限公司 叠层结构及其制备方法
DE102019208330A1 (de) * 2019-06-07 2020-12-10 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Verbindungs-Bereichs auf einem Substrat für eine elektrische Baugruppe und Substrat dazu
KR20210033581A (ko) * 2019-09-18 2021-03-29 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
CN112186025B (zh) * 2020-10-13 2024-03-29 合肥鑫晟光电科技有限公司 一种显示面板及其制作方法、显示装置
CN113683053A (zh) * 2021-09-14 2021-11-23 深圳清华大学研究院 一种微型块阵列移动组件及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1138217A (zh) * 1995-06-15 1996-12-18 北京工业大学 高电迁徒阻力的多层金属化结构及其设计方法
US6051508A (en) * 1997-09-09 2000-04-18 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
CN1429405A (zh) * 2000-05-08 2003-07-09 电气化学工业株式会社 低相对介电常数的SiOx膜、制造方法和使用它的半导体装置
CN1479567A (zh) * 2002-07-23 2004-03-03 精工爱普生株式会社 布线基板、半导体器件及其制造方法、电路板和电子仪器

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5164337A (en) 1989-11-01 1992-11-17 Matsushita Electric Industrial Co., Ltd. Method of fabricating a semiconductor device having a capacitor in a stacked memory cell
US5126231A (en) 1990-02-26 1992-06-30 Applied Materials, Inc. Process for multi-layer photoresist etching with minimal feature undercut and unchanging photoresist load during etch
US5656834A (en) 1994-09-19 1997-08-12 Philips Electronics North America Corporation IC standard cell designed with embedded capacitors
EP0736892B1 (en) * 1995-04-03 2003-09-10 Canon Kabushiki Kaisha Manufacturing method for electron-emitting device, electron source, and image forming apparatus
JPH09306988A (ja) 1996-03-13 1997-11-28 Sony Corp 多層配線の形成方法
AU3055599A (en) * 1998-04-01 1999-10-25 Asahi Kasei Kogyo Kabushiki Kaisha Method of manufacturing interconnection structural body
JP3819604B2 (ja) * 1998-08-31 2006-09-13 株式会社東芝 成膜方法
TW429576B (en) * 1998-10-14 2001-04-11 United Microelectronics Corp Manufacturing method for metal interconnect
US6693038B1 (en) 1999-02-05 2004-02-17 Taiwan Semiconductor Manufacturing Company Method for forming electrical contacts through multi-level dielectric layers by high density plasma etching
JP3519632B2 (ja) * 1999-03-11 2004-04-19 株式会社東芝 半導体装置の製造方法
JP2000323479A (ja) 1999-05-14 2000-11-24 Sony Corp 半導体装置およびその製造方法
US6399486B1 (en) 1999-11-22 2002-06-04 Taiwan Semiconductor Manufacturing Company Method of improved copper gap fill
JP3926076B2 (ja) 1999-12-24 2007-06-06 日本電気株式会社 薄膜パターン形成方法
JP3365554B2 (ja) 2000-02-07 2003-01-14 キヤノン販売株式会社 半導体装置の製造方法
US6309957B1 (en) 2000-04-03 2001-10-30 Taiwan Semiconductor Maufacturing Company Method of low-K/copper dual damascene
JP3868713B2 (ja) 2000-05-18 2007-01-17 独立行政法人科学技術振興機構 超短光パルスによりガラス中に作製した三次元光メモリー素子のデータの書き換え方法
US6734029B2 (en) 2000-06-30 2004-05-11 Seiko Epson Corporation Method for forming conductive film pattern, and electro-optical device and electronic apparatus
US6376353B1 (en) 2000-07-03 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects
US6429118B1 (en) 2000-09-18 2002-08-06 Taiwan Semiconductor Manufacturing Company Elimination of electrochemical deposition copper line damage for damascene processing
US6383920B1 (en) 2001-01-10 2002-05-07 International Business Machines Corporation Process of enclosing via for improved reliability in dual damascene interconnects
US6753249B1 (en) 2001-01-16 2004-06-22 Taiwan Semiconductor Manufacturing Company Multilayer interface in copper CMP for low K dielectric
US6492708B2 (en) 2001-03-14 2002-12-10 International Business Machines Corporation Integrated coil inductors for IC devices
JP3886779B2 (ja) * 2001-11-02 2007-02-28 富士通株式会社 絶縁膜形成用材料及び絶縁膜の形成方法
US6781853B2 (en) * 2002-03-13 2004-08-24 Virginia Tech Intellectual Properties, Inc. Method and apparatus for reduction of energy loss due to body diode conduction in synchronous rectifiers
JP2003273041A (ja) 2002-03-15 2003-09-26 Catalysts & Chem Ind Co Ltd 集積回路の製造方法および該製造方法により形成された集積回路付基板
US7045861B2 (en) * 2002-03-26 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, liquid-crystal display device and method for manufacturing same
JP4042497B2 (ja) 2002-04-15 2008-02-06 セイコーエプソン株式会社 導電膜パターンの形成方法、配線基板、電子デバイス、電子機器、並びに非接触型カード媒体
JP4182468B2 (ja) * 2002-04-16 2008-11-19 セイコーエプソン株式会社 デバイスの製造方法及びデバイス製造装置、デバイス及び電子機器
US6726535B2 (en) * 2002-04-25 2004-04-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for preventing localized Cu corrosion during CMP
JP3974023B2 (ja) 2002-06-27 2007-09-12 富士通株式会社 半導体装置の製造方法
US7404990B2 (en) 2002-11-14 2008-07-29 Air Products And Chemicals, Inc. Non-thermal process for forming porous low dielectric constant films
US7041748B2 (en) 2003-01-08 2006-05-09 International Business Machines Corporation Patternable low dielectric constant materials and their use in ULSI interconnection
JP3886459B2 (ja) 2003-01-28 2007-02-28 株式会社神戸製鋼所 誘電体線路の製造方法
JP2004304021A (ja) 2003-03-31 2004-10-28 Ebara Corp 半導体装置の製造方法及び製造装置
US20040219298A1 (en) 2003-02-27 2004-11-04 Akira Fukunaga Substrate processing method and substrate processing apparatus
CA2517216A1 (en) 2003-02-28 2004-10-07 Brown University Nanopores, methods for using same, methods for making same and methods for characterizing biomolecules using same
JP2004304162A (ja) * 2003-03-17 2004-10-28 Seiko Epson Corp コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス
KR101084962B1 (ko) * 2003-04-25 2011-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 하전 빔을 사용한 액적 토출장치 및 상기 장치를 사용한패턴의 제작 방법
TWI257120B (en) * 2003-06-18 2006-06-21 Fujitsu Ltd Method for manufacturing semiconductor device
JP2005032769A (ja) * 2003-07-07 2005-02-03 Seiko Epson Corp 多層配線の形成方法、配線基板の製造方法、デバイスの製造方法
KR100510915B1 (ko) 2003-07-18 2005-08-26 매그나칩 반도체 유한회사 반도체 소자의 절연막 형성 방법
KR101100625B1 (ko) * 2003-10-02 2012-01-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선 기판 및 그 제조방법, 및 박막트랜지스터 및 그제조방법
WO2005048221A1 (en) 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method for fabricating the same
WO2005047967A1 (en) 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
JP4194508B2 (ja) 2004-02-26 2008-12-10 三洋電機株式会社 半導体装置の製造方法
US7732349B2 (en) 2004-11-30 2010-06-08 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of insulating film and semiconductor device
US7517791B2 (en) 2004-11-30 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7985677B2 (en) 2004-11-30 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1138217A (zh) * 1995-06-15 1996-12-18 北京工业大学 高电迁徒阻力的多层金属化结构及其设计方法
US6051508A (en) * 1997-09-09 2000-04-18 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device
CN1429405A (zh) * 2000-05-08 2003-07-09 电气化学工业株式会社 低相对介电常数的SiOx膜、制造方法和使用它的半导体装置
CN1479567A (zh) * 2002-07-23 2004-03-03 精工爱普生株式会社 布线基板、半导体器件及其制造方法、电路板和电子仪器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104981099A (zh) * 2015-06-18 2015-10-14 镇江华印电路板有限公司 高精度贯孔板

Also Published As

Publication number Publication date
US7935626B2 (en) 2011-05-03
US20100136782A1 (en) 2010-06-03
JP2011035426A (ja) 2011-02-17
CN1783480A (zh) 2006-06-07
US20060113671A1 (en) 2006-06-01
JP5538186B2 (ja) 2014-07-02
US7696625B2 (en) 2010-04-13

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