CN115732445A - 用于半导体裸片组合件的导电缓冲层以及相关联的系统和方法 - Google Patents

用于半导体裸片组合件的导电缓冲层以及相关联的系统和方法 Download PDF

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Abstract

公开用于半导体裸片组合件的导电缓冲层以及相关联的系统和方法。在实施例中，半导体裸片组合件包含直接接合到彼此的第一半导体裸片和第二半导体裸片。所述第一半导体裸片包含第一铜垫且所述第二半导体裸片包含第二铜垫。所述第一铜垫和第二铜垫形成所述第一半导体裸片和第二半导体裸片之间的互连件，且所述互连件包含处于在所述第一铜垫和第二铜垫之间的导电缓冲材料，其中所述导电缓冲材料包含导电粒子聚合体。在一些实施例中，所述第一铜垫和第二铜垫不相连但通过所述导电缓冲材料彼此电连接。在一些实施例中，所述导电缓冲材料是多孔的以使得所述导电粒子聚合体可响应于施加到所述导电缓冲层的所述压力而被压缩在一起。

Description

用于半导体裸片组合件的导电缓冲层以及相关联的系统和 方法
技术领域
本公开大体上涉及半导体装置组合件，且更具体地说，涉及用于半导体裸片组合件的导电缓冲层以及相关联的系统和方法。
背景技术
半导体封装通常包含安装在封装衬底上且包覆在保护性覆盖物中的一或多个半导体裸片(例如存储器芯片、微处理器芯片、成像器芯片)。半导体裸片可包含功能特征，例如存储器单元、处理器电路或成像器装置，以及电连接到所述功能特征的接合垫。接合垫可电连接到封装衬底的对应导电结构，所述对应导电结构可耦合到保护性覆盖物外部的端子，使得半导体裸片可连接到更高电平的电路。
在一些半导体封装中，两个或更多个半导体裸片堆叠在彼此之上以减少半导体封装的占据面积。堆叠中的半导体裸片可以类似阶梯的图案布置(这可称作“叠瓦堆叠”)，使得半导体裸片的一部分可自由地可接近，例如，用以将接合线附接到位于所述部分中的一或多个接合垫。在一些情况下，半导体裸片可堆叠成“Z形”图案以相对于上覆于接合垫上方的半导体裸片增加接合垫上方的空间，以便有助于形成接合线。然而，此类布置往往会增加半导体封装的总高度。此外，接合线可增加高度和/或引入信号传播延迟。
发明内容
在一个方面中，本公开涉及一种半导体裸片，其包括：半导体衬底；处于所述半导体衬底上方的介电层；处于所述介电层中的接合垫，所述接合垫包含相对于所述介电层的与所述半导体衬底相对的表面凹进的顶表面；和处于所述接合垫上的导电缓冲层，其中所述导电缓冲层包含导电粒子聚合体，并且是柔性的以响应于施加到所述导电缓冲层的压力而变形。
在另一方面中，本公开涉及一种方法，其包括：提供包含第一介电层的第一半导体裸片，其中所述第一介电层包含具有相对于所述第一介电层的第一表面凹进的第一顶表面的第一接合垫，且其中导电缓冲层安置在所述接合垫上，所述导电缓冲层包含导电粒子聚合体并且是柔性的以响应于施加到所述导电缓冲层的压力而变形；提供包含具有第二表面的第二介电层的第二半导体裸片，其中所述第二介电层包含具有第二顶表面的第二接合垫；附接所述第一半导体裸片和第二半导体裸片以使得所述第一表面与所述第二表面接触以形成接合界面，且所述第一接合垫对准到并面向所述第二接合垫；和加热附接到彼此的所述第一半导体裸片和第二半导体裸片。
在另一方面中，本公开涉及一种半导体裸片组合件，其包括：第一半导体裸片，其包含：第一半导体衬底；处于所述第一半导体衬底上方的第一介电层；和处于所述第一介电层中的第一铜垫，所述第一铜垫具有与所述第一半导体衬底相对的第一表面；和第二半导体裸片，其包含：第二半导体衬底；处于所述第二半导体衬底上方的第二介电层；和处于所述第二介电层中的第二铜垫，所述第二铜垫具有与所述第二半导体衬底相对的第二表面，其中：在所述第一半导体裸片和第二半导体裸片之间的接合界面处，所述第一介电层与所述第二介电层直接接触；且所述第一铜垫和第二铜垫形成所述第一半导体裸片和第二半导体裸片之间的互连件，所述互连件具有处于所述第一铜垫和第二铜垫之间的导电缓冲材料，其中所述导电缓冲层包含导电粒子聚合体，且其中所述导电缓冲层与所述第一铜垫和第二铜垫相比较不致密。
附图说明
参照附图可以更好地理解本发明技术的许多方面。附图中的组件不一定按比例。实际上，重点在于清楚地说明本发明技术的总特征和原理。
图1说明直接接合方案的工艺步骤的各个阶段。
图2A-B和3A-C说明描绘根据本发明技术的实施例的形成半导体裸片组合件的工艺的阶段的示意图。
图4说明根据本发明技术的实施例的用于半导体裸片组合件的互连件的横截面示意图。
图5是示意性地说明包含根据本发明技术的实施例的半导体裸片组合件的系统的框图。
图6是根据本发明技术的实施例的形成半导体裸片组合件的方法的流程图。
具体实施方式
下文描述用于半导体裸片组合件的导电缓冲层以及相关联的系统和方法的若干实施例的具体细节。术语“半导体装置或裸片”一般指包含一或多种半导体材料的固态装置。半导体装置(或裸片)的实例包含逻辑装置或裸片、存储器装置或裸片、控制器或微处理器(例如，中央处理单元(CPU)、图形处理单元(GPU))等等。
此类半导体装置可包含集成电路或组件、数据存储元件、处理组件和/或在半导体衬底上制造的其它特征。此外，术语“半导体装置或裸片”可指成品装置或成为成品功能装置之前的各个处理阶段时的组合件或其它结构。取决于所使用的上下文，术语“衬底”可包含半导体晶片、封装衬底、中介层、半导体装置或裸片等。本文中所描述的方法的合适的步骤可通过与制造半导体装置(晶片级和/或裸片级)和/或制造半导体封装相关联的处理步骤来执行。
各种计算系统或环境(例如，高性能计算(HPC)系统)需要高带宽和低功耗。在半导体裸片之间形成互连件的某些方案(例如，直接接合方案)可有助于满足要求以及提供适合于缩放HPC系统的半导体裸片组合件的物理尺寸(例如高度)的形状因子。直接接合方案包含第一半导体裸片(或包含第一半导体裸片的第一晶片)的个别导电组件(例如，铜垫、导电垫)与第二半导体裸片(或包含第二半导体裸片的第二晶片)的导电组件中的对应一者对准且直接接合。
此外，环绕第一半导体裸片的导电垫中的每一个的介电材料可直接接合到环绕第二半导体裸片的导电垫中的每一个的另一介电材料。换句话说，接合界面包含直接接合到第二半导体裸片的对应材料(例如，在介电材料之间，在导电材料之间)以形成互连件和周围介电层的第一半导体裸片的两种或更多种不同材料。由此，直接接合方案还可称作组合接合方案、混合式接合方案等。
在一些实施例中，导电材料包含铜(或其它合适的导电材料或金属，例如钨、铝或金)作为主要成分，且介电材料包含氧化硅(例如SiO2)、氮化硅(例如Si3N4)、硅碳氮化物(例如SiCN)、碳酸硅(例如SiCO)等。在直接接合工艺期间，第一半导体裸片和第二半导体裸片(或包含第一半导体裸片和第二半导体裸片的第一晶片和第二晶片)的介电材料放在一起以使得介电材料粘附到彼此并且气密式密封彼此对准的导电组件。
随后，将半导体裸片在高温下退火(例如，接合后退火工艺)，以使得导电垫的导电材料可至少部分地归因于导电材料和介电材料之间的热膨胀系数(CTE)的差异而膨胀，例如朝向接合界面竖直胀大。此现象可被称为导电垫的基于CTE的膨胀。最终，导电材料相连以形成其间的永久性接合，例如冶金接合。另外，介电材料可在接合后退火工艺期间增强其接合强度。在一些实施例中，可在大约250℃下执行接合后退火工艺达2时数左右。
在一些实施例中，导电垫具有相关于介电材料的表面的凹进表面。以此方式，当半导体裸片的介电材料粘附到彼此(例如，在接合后退火工艺之前)时，可在没有来自突出的导电垫的任何干扰的情况下实现介电材料的接合。另外，可将导电垫的凹进量(例如，凹进深度、凹部深度、凹陷量)设计和控制在某一范围内。凹进量可确定导电材料(例如，铜)是否可在接合后退火工艺期间适当地彼此相连而不会有损接合强度或互连特性。
举例来说，如果导电垫的凹进深度不足(例如，太浅)，那么导电材料在退火工艺期间可膨胀，以至少在靠近导电垫的区中，撬开(例如，拉开、剥离)介电材料之间的接合界面，例如产生氧化物开口。另一方面，如果凹进深度过大(例如，太深)，那么导电材料在退火工艺期间可能并不能彼此充分相连为形成稳健互连件，这例如会产生电阻性铜接头或铜接头开口。
因此，控制凹进深度可影响直接接合工艺的良率或可靠性，并且往往会造成对各种处理条件和/或设计因素的严格要求。举例来说，导电垫可被设计(例如，布置)成具有特定范围的宽度(或长度)以减少凹进深度的变化。在一些实施例中，导电垫可被虚设垫分割或环绕以满足特定面密度需求。
在一些情况下，可对凹进深度进行精密标定(targeting)以确定适当的处理条件，例如，在用以产生导电垫的化学机械抛光(CMP)工艺步骤期间的过度抛光标定。即使如此，统计性随机工艺变化(例如，CMP垫的寿命、CMP浆料的变化)可给凹进深度控制带来挑战。在一些实施例中，凹进深度在整个晶片上(例如，在晶片的300mm直径上)的变化需要小于±5纳米(nm)。凹进深度的变化可被称为导电垫的共面性，且将导电垫的共面性维持在可容许限值内(例如，±5nm内)可增加半导体裸片组合件的成本。
本发明技术提供导电缓冲层以促进放宽凹进深度需求，即针对混合式接合方案扩大导电垫共面性的可容许限值。这类导电缓冲层可在混合式接合工艺期间在两个或更多个半导体裸片附接到彼此之前安置于导电垫之间。在一些实施例中，导电缓冲层是多孔的并且包含导电粒子，例如铜粒子、银粒子、金粒子、镍粒子或其它合适的导电纳米粒子。在一些实施例中，导电粒子具有大约15nm到50nm的直径。
在一些实施例中，在施加到导电缓冲层的压力下，导电缓冲层是柔性的(例如，可延展、可挤压、弹性、可压缩，或者可调适)。响应于施加到导电缓冲层的压力(例如，当导电垫响应于施加到导电垫的热能而膨胀到导电缓冲层中时)，导电缓冲层可变形(例如，由于输送到具有相对较小压力的区的导电粒子)。另外或替代地，导电粒子可更靠近彼此或压缩在一起(例如，在导电缓冲层内迁移)以使得导电缓冲层占用较小体积。因而，导电缓冲层可由于经历压力变得具有较少孔。
在一些实施例中，响应于接纳热能(例如，在250℃下持续2小时的接合后退火工艺期间)和/或经历压力，导电粒子可合并(例如，集合、汇合、融合、混合)以形成导电结构(例如，类似于烧结的金属)。在特定实施例中，接合后退火工艺为导电粒子提供烧结。导电结构可具有多孔性质。在一些实施例中，导电结构具有大约30％的孔隙度，这预期对导电性没有显著影响。此外，导电结构的孔隙度可基于施加到导电粒子的热能(例如，接合后退火温度或时间)和/或压力量值(例如，归因于凹进深度的变化)而发生变化。在一些实施例中，导电结构包含30±10％的孔隙度。在其它实施例中，导电结构包含小于20％的孔隙度。
由于在将直接接合的上部导电垫与下部导电垫之间存在导电缓冲层，凹进深度可被标定为相对激进的，例如这在与不存在导电缓冲层下的凹进深度相比时，产生显著更大的凹进量。以此方式，当导电垫例如在接合后退火工艺期间膨胀时，导电缓冲层可抵靠彼此碰撞的刚性导电垫提供可挤压的软垫(例如，缓冲区、可压缩空间)，例如在没有导电缓冲层的情况下，一或多个导电垫的凹进深度不够浅会趋向于产生氧化物开口。替代地，导电缓冲层可在完成接合后退火工艺之后在导电垫之间提供导电性介质，即使导电垫物理上不连接到彼此仍会提供导电性介质，例如在没有导电缓冲层的情况下，一或多个导电垫的凹进深度不够深会趋向于产生电阻性铜接头或铜接头开口。
如本文中所使用，术语“前”、“后”、“竖直”、“横向”、“顶部”、“底部”、“向下”、“向上”、“上部”和“下部”可指半导体装置组合件中的特征鉴于图中展示的定向的相对方向或位置。举例来说，“上部”或“最上部”可指比另一特征更接近页面的顶部定位的特征。然而，这些术语应当广义地解释为包含具有其它定向的半导体装置。除非以其它方式陈述，否则例如“第一”和“第二”等术语用于任意地区别这些术语所描述的元件。因此，这些术语未必意图指示此类元件的时间或其它优先级排序。
图1说明直接接合方案的工艺步骤的各个阶段。图100A说明具有衬底110的半导体裸片101的一部分，所述衬底具有集成电路系统(未示出)和与所述集成电路系统耦合的穿透衬底通孔(TSV)115。在一些实施例中，TSV 115包含第一导电材料117(例如，钨)和导电势垒层118(例如，TiN)。半导体裸片101还包含形成于介电层120(例如，氧化硅、氮化硅、硅碳氮化物、碳酸硅或其组合)中的导电垫125。导电垫125电连接到TSV 115(并且通过TSV 115电连接到集成电路系统)。在一些实施例中，导电垫125包含第二导电材料127(例如，铜)和另一导电势垒层128(例如，TaN)。
图100A中描绘的导电垫125包含相对于介电层120的表面(即，与衬底110相对的表面)凹进深度D的表面。在一些实施例中，CMP工艺步骤用于形成导电垫125，且所述凹进可由CMP工艺产生。举例来说，可在移除介电层120表面上过多导电材料127的过度抛光步骤期间形成凹进。此外，可标定凹进量(例如，凹进深度D)以确保导电垫125的表面不会突出到高于介电层120的表面，以例如避免此类突出的导电垫125干扰参考图100B所描述的接合工艺。凹进量可标定在某一范围内，使得导电材料127可形成互连件140，而不损害参考图100C所描述的整体接合完整性。
图100B说明将两个半导体裸片101a和101b(或包含半导体裸片101a和101b的两个晶片)附接在一起，使得顶部半导体裸片101b和底部半导体裸片101a的介电材料彼此粘附以在接合界面105处形成介电到介电接合130。在一些实施例中，激活介电表面(例如，使用等离子体处理工艺)以促进介电表面的接合。另外，顶部半导体裸片101a和底部半导体裸片101b的导电垫(例如，顶部导电垫125b和底部导电垫125a)相互对准为面朝彼此，但由于导电垫125a/b的凹进表面而彼此不连接。
图100C说明在高温(例如，约400℃)下将接合的裸片/晶片退火，使得顶部和底部导电垫125a/b的导电材料可响应于在接合后退火工艺期间接收到热能(例如，由于导电材料与介电材料之间的CTE的不匹配)而在由凹进表面和环绕导电垫125a/b的介电材料限定的开放空间内朝向彼此膨胀。
当顶部和底部导电材料的表面由于基于CTE的膨胀而接触时，导电材料相连(例如，经由从一种导电材料到另一种导电材料的原子迁移(互混、扩散))以形成金属到金属接合135，例如，冶金接合、永久接合。一旦在导电垫125a/b之间形成冶金接合(因此，形成互连件140)，导电材料在接合的裸片/晶片处于半导体裸片组合件的环境温度或操作温度时不会分离(或断裂)。以此方式，接合界面105包含介电到介电接合130和金属到金属接合135。
图2A-B说明描绘根据本发明技术的实施例的形成半导体裸片组合件的工艺的阶段的示意图200A到200D。图200A说明半导体裸片201的一部分，其可为参考图1描述的半导体裸片101的实例或包含其方面。举例来说，半导体裸片201包含具有集成电路系统(未示出)和介电层120的衬底110。
半导体裸片201还包含形成于介电层120中的一或多个导电垫225。导电垫225可为参考图1描述的导电垫125的实例或包含其方面。在图2A-B中省略将导电垫225耦合到集成电路系统的TSV 115。导电垫225具有例如由于参考图1描述的CMP工艺而相对于介电层120的表面235凹进(凹进量标示为D)的表面230。如图200A中所示，在工艺的此阶段不覆盖(即，暴露)导电垫225的表面。
图200B说明形成于导电垫225上的导电缓冲层210。图200B中还说明导电垫225和导电缓冲层210之间的任选牺牲层215和介电层120的表面235上的任选掩模237。在一些实施例中，导电缓冲层210粘附到牺牲层215。因而，牺牲层215可被视为导电缓冲层210的粘性层(或粘附层)。在一些实施例中，牺牲层215包含保护导电垫225的表面230免于氧化的焊剂。在一些实施例中，牺牲层215被配置成在高温下，例如在约100℃或更大的温度下分解。在一些实施例中，使用掩蔽沉积工艺步骤，例如在介电层120的表面235上使用掩模层(例如，光致抗蚀剂层、硬掩模层)，将牺牲层215仅形成于导电垫225上，所述掩模层包含对应于导电垫225的开口。
在一些实施例中，可基于在导电垫225上方沉积导电粒子(例如，铜粒子)，同时阻挡导电粒子沉积于介电层120的未被导电垫225占用的表面235上，以此在导电垫225上形成导电缓冲层210。在一些实施例中，使用丝网印刷技术仅在导电垫225上方沉积导电粒子。在其它实施例中，使用掩蔽沉积技术仅在导电垫225上方沉积导电粒子。在一些实施例中，可在高温(例如，100℃或更大)下烧结沉积于导电垫225上方的导电粒子。
在一些实施例中，可基于选择性地烧结已安置于导电垫225上方的导电粒子，在导电垫225上形成导电缓冲层210。举例来说，将包含导电粒子的液体层涂覆于半导体裸片201上(例如，导电垫225的表面230上和介电层120的表面235上)。随后，精密电磁辐射(例如，激光)可用于选择性地烧结仅导电垫225上的导电粒子。此后，(例如，从介电层120的表面235)移除未烧结的导电粒子。
在一些实施例中，可基于在导电垫225上方选择性地喷涂包含导电粒子(例如，铜纳米粒子墨水)的溶液，在导电垫225上形成导电缓冲层210。举例来说，可使用精密喷嘴将铜纳米粒子墨水直接喷涂于导电垫225的表面230上。随后，可在高温(例如，100℃或更大)下烧结沉积于导电垫225上方的铜纳米粒子墨水。
在一些实施例中，当在导电垫225上形成导电缓冲层210时，在介电层120的表面235上部署任选的掩模237(例如，光致抗蚀剂、有机和/或无机材料)的硬掩模)。在导电缓冲层210已仅形成于导电垫225上之后，移除掩模237。以此方式，可在与在导电垫225上形成导电缓冲层210相关联的各个工艺步骤期间保护介电层120的表面235。
另外，在烧结工艺步骤期间，可保护导电粒子免于氧化。举例来说，可在烧结工艺期间使用氧泵送(以将环境中的氧分压减到最小)。在一些情况下，可在H2环境中执行烧结。在一些情况下，可以使用甲酸清洗来减少(或移除)形成于导电粒子的表面上的氧化物。
图式200C说明附接到一起以形成参考图1(例如，图100B)所描述的接合界面205的两个半导体裸片201(还个别地识别为半导体裸片201a和201b)。在图200C中示出的实施例的特定方面中，下部(底部)半导体裸片201a包含导电缓冲层210和任选牺牲层215，而上部(顶部)半导体裸片201b不包含这些层。在此实施例的另一特定方面中，半导体裸片201a的介电层120a的表面235a与半导体裸片201b的介电层120b的表面235b接触，在接合界面205处形成介电到介电接合。
如图200C中所示，两个半导体裸片201a和201b被布置成使得半导体裸片201a和201b的导电垫225(还个别地识别为导电垫225a/b)彼此对准，例如导电垫225a与导电垫225b对准。随后，半导体裸片201a和201b(或包含半导体裸片201a和201b的晶片)进入高温(例如，接合后退火工艺步骤)以促进导电垫225的基于CTE的膨胀。
图200D说明例如由于接合后退火工艺，形成互连件240。换句话说，导电垫225a和225b在接收到高温热能之后(例如，在接合后退火工艺期间)即可膨胀，使得导电垫225a和225b的表面230朝向接合界面205前进。此外，牺牲层215可在经历热能时(例如，在接合后退火工艺期间)分解。因此，在图200D中省略牺牲层215。
在一些实施例中，导电缓冲层210允许凹进深度的更大范围的变化，例如扩大导电垫225的共面性的可容许限值。举例来说，在不存在导电缓冲层210时，可要求导电垫225的共面性在±5nm内。在导电缓冲层210包含在半导体裸片201a/b中的至少一个中的情况下，可将导电垫225的共面性的可容许限值扩大(例如，增大、放松)为更大值，例如±7nm、±10nm、±15nm或甚至更大。
由于使用导电缓冲层210，互连件240包含导电缓冲材料(即，包含在导电缓冲层210中的导电缓冲材料)以及导电垫225，例如处于导电垫225a/b之间。在一些实施例中，导电缓冲层与上部和下部导电垫225(例如，由电镀工艺步骤形成的铜垫)相比较不致密。虽然图200D说明大体处于对应于接合界面205的平面中的导电缓冲层210，但由于如参考图4更详细描述的导电垫225的凹进深度变化，导电缓冲层210的方位可相对于接合界面205而变化。另外，导电缓冲层210在特定方位处可不连续，例如互连件240可包含其中来自下部和上部半导体裸片201a/b的导电垫225形成直接金属到金属接合的部分。
虽然以上的实例示意图说明具有导电缓冲层210的半导体裸片201a或201b中的仅一个，但本发明技术不限于此。举例来说，半导体裸片201a和201b两者可包含导电缓冲层210。
图3A-C说明描绘根据本发明技术的实施例的形成半导体裸片组合件的工艺的阶段的示意图300A到300E。图300A说明如参考图200B所描述在导电缓冲层210a已形成于导电垫225上之后的半导体裸片201a。在一些实施例中，半导体裸片201a是与半导体裸片201a承载的半导体裸片(例如，存储器裸片)相同的类型的半导体裸片(例如，半导体裸片201b、半导体裸片301a/b)。在其它实施例中，半导体裸片201a是接口裸片。
接口裸片可为与半导体裸片201a承载的半导体裸片不同类型的半导体裸片(例如，逻辑裸片、控制器裸片)。在一些实施例中，逻辑裸片被配置成与其承载的半导体裸片交换电信号并且与耦合到逻辑裸片的较高层级电路系统(例如，主机装置)交换电信号。在一些实施例中，接口裸片是中介裸片，其具有被配置成在其承载的半导体裸片与较高层级电路系统(例如，与中介裸片耦合的中央处理单元(CPU))之间路由电信号的各种导电结构(例如，重布层、通孔、互连件)。
图300A还说明半导体裸片301a，其可为半导体裸片201b的实例或包含其方面。举例来说，半导体裸片301a包含衬底110，其包含集成电路系统(未示出)。另外，半导体裸片301a包含形成于衬底110的两侧上的介电层120c/d。半导体裸片301a可被称为半导体裸片堆叠的中间裸片。半导体裸片301a包含处于介电层120c/d两者中的导电垫225(还个别地识别为导电垫225c和225d)，使得半导体裸片301a可附接到下方的半导体裸片(例如，半导体裸片201a)和上方的半导体裸片(例如，如图300C/D中所示的半导体裸片301b)。
图300B说明半导体裸片301a已经直接附接到半导体裸片201a，例如半导体裸片201a的介电层120a和半导体裸片301a的介电层120c在接合界面205a处形成介电到介电接合。随后，导电缓冲层210b形成于半导体裸片301a的导电垫225d上。图300B中还说明任选牺牲层215b。
图300C说明另一半导体裸片301b，其可为半导体裸片201b的实例或包含其方面。举例来说，半导体裸片301b包含具有集成电路系统(未示出)的衬底110b和介电层120e。半导体裸片301b可被称为半导体裸片堆叠的顶部裸片。半导体裸片301b包含处于其介电层120中的导电垫225(还个别地识别为导电垫225e)。衬底110b可比中间半导体裸片的衬底厚。
图300D说明半导体裸片301b已经直接附接到半导体裸片301a，例如半导体裸片301b的介电层120e和半导体裸片301a的介电层120d在接合界面205b处形成另一介电到介电接合。随后，半导体裸片201a、301a和301b的堆叠可进入高温(例如，接合后退火工艺步骤)以使所有半导体裸片(例如，半导体裸片201a、301a和301b)的导电垫225膨胀(例如，在接合后退火工艺期间)以形成互连件。此外，牺牲层215可在高温下分解。
图300E说明包含半导体裸片201a、301a和301b的半导体裸片组合件370。由于接合后退火工艺，来自上部和下部半导体裸片的导电垫225相连以在半导体裸片之间形成互连件240(还个别地识别为互连件240a/b)。互连件240中的每一个包含导电缓冲材料(例如，导电缓冲层210的导电缓冲材料)以及来自上部和下部半导体裸片的导电垫(例如，在导电垫之间)。任选牺牲层215a/b不再包含在图300E中，因为其已经在如上文所描述的接合后退火工艺期间分解。虽然如图300E中所示的半导体裸片组合件370包含一个中间半导体裸片301a，但本发明技术不限于此。举例来说，在其它实施例中，半导体裸片组合件370包含两个或更多个中间半导体裸片301a，例如四(4)个、八(8)个、十二(12)个或甚至更大数量的中间半导体裸片。
图4说明根据本发明技术的实施例的半导体裸片组合件的互连件440a-e的横截面示意图400A到400E。互连件440a-e可为参考图1到3描述的互连件140或240的实例或包含其方面。举例来说，互连件440a-e中的每一个相对于接合界面205分别包含导电缓冲层210(还个别地识别为导电缓冲层210a-e)(或导电缓冲层210的导电缓冲材料)以及来自顶部(上部)半导体裸片(例如，半导体裸片201b、半导体裸片301b)和底部(下部)半导体裸片(例如，半导体裸片201a)的导电垫225(还个别地识别为上部导电垫225-1和下部导电垫225-2)。
图400A描绘包含大体位于接合界面205处的导电缓冲层210a的互连件440a导电垫225-1/2的凹进深度可能彼此相当以使得导电垫225-1/2的基于CTE的膨在大致接合界面205处引入导电缓冲层210a。如图400A中所描绘，导电垫225-1的表面与导电垫225-2的表面分开，但导电缓冲层210a将导电垫225-1与导电垫225-2电耦合以避免互连件440a具有高电阻或电开口。
图400B描绘包含位于略微偏离接合界面205处的导电缓冲层210b的互连件440b。至少部分地归因于产生导电垫225-1/2时的工艺变化，导电垫225-1/2的凹进深度可能不同(例如，导电垫225-2的凹进深度小于导电垫225-1的凹进深度)。由于导电垫225-1/2的凹进深度的变化，导电垫225-1/2的基于CTE的膨胀可使导电缓冲层210b偏离接合界面205。
图400C描绘包含可在特定区处不连续的导电缓冲层210c的互连件440c。换句话说，导电垫225-1的表面的至少一部分相连到导电垫225-2的表面的至少另一部分例如，在导电垫225-1和225-2之间发生至少部分金属到金属接合。虽然导电缓冲层210c示出为大体处于接合界面205处，但由于导电垫225-1/2的凹进深度的变化，导电缓冲层210c可位于偏离接合界面205处。
图400D描绘包含位于接合界面205下方的导电缓冲层210d的互连件440d。另外，互连件440d包含延伸超过接合界面205的导电垫225-1。导电垫225-1可表示突出到高于介电层的表面的导电垫，其中例的如在产生导电垫的CMP工艺完成之后形成导电垫。这类突出的导电垫可被视为混合式接合工艺的极端进入条件，这在不使用本发明技术的情况下往往会阻碍形成稳健的混合式接合界面。
然而，图400D展示本发明技术有助于克服与这类极端条件相关联的挑战。举例来说，例如由于导电垫共面性的扩大的可容许限值，对应导电垫225-2具有适合的凹进深度以适应突出的导电垫225-1。另外，导电缓冲层210d可在导电垫225-1/2的基于CTE的膨胀期间提供可挤压的软垫。因此，尽管突出的导电垫225-1，互连件440d仍预期具有与其它互连件(例如，互连件440a-c)类似的特性。
图400E描绘大体上类似于互连件440d的互连件440e。另外，类似于导电缓冲层210c，互连件440e的导电缓冲层210e可特定区处不连续。换句话说，导电垫225-1的表面的至少一部分相连到导电垫225-2的表面的至少另一部分，例如在导电垫225-1和225-2之间发生至少部分金属到金属接合。
图5是示意性地说明包含根据本发明技术的实施例的半导体裸片组合件的系统500的框图。系统500可包含半导体装置组合件570、电源572、驱动器574、处理器576和/或其它子系统或组件578。半导体装置组合件570可并入到大量更大和/或更复杂系统中的任一个中，其代表性实例是图5中示意性地展示的系统500。参考图5描述的半导体裸片组合件370可包含在系统500的半导体装置组合件570中。
半导体装置组合件570可具有大体上类似于本文参考图3A-C描述的半导体裸片组合件370的特征。举例来说，半导体装置组合件570包含两个或更多个彼此直接接合的半导体裸片(例如，半导体裸片201a、301a和301b)。另外，半导体装置组合件570包含形成于半导体裸片之间的互连件。互连件中的每一个可分别包含导电缓冲材料以及来自顶部半导体裸片和底部半导体裸片的第一导电垫和第二导电垫(例如，处于第一导电垫和第二导电垫之间)。
在一些实施例中，半导体装置组合件570包含第一半导体裸片，其包含第一半导体衬底、第一半导体衬底上方的第一介电层，以及第一介电层中的第一铜垫，所述第一铜垫具有与第一半导体衬底相对的第一表面。另外，半导体装置组合件570包含第二半导体衬底、第二半导体衬底上方的第二介电层，以及所述第二介电层中的第二铜垫，所述第二铜垫具有与第二半导体衬底相对的第二表面。此外，在第一半导体裸片与第二半导体裸片之间接合界面处，第一介电层与第二介电层直接接触，且第一铜垫和第二铜垫形成第一半导体裸片和第二半导体裸片之间的互连件，所述互连件具有处于第一铜垫和第二铜垫之间的导电缓冲材料。在一些实施例中，导电缓冲层包含导电粒子的聚合体。在一些实施例中，导电缓冲层与第一铜垫和第二铜垫相比较不致密。
在一些实施例中，导电缓冲材料是多孔的并且包含铜粒子。在一些实施例中，第一表面的至少第一部分相连到第二表面的至少第二部分。在一些实施例中，第一表面与第二表面分开，其中第一铜垫通过导电缓冲材料电连接到第二铜垫。在一些实施例中，第一表面或第二表面延伸超过接合界面。
所得系统500可以执行多种功能中的任何一种，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统500可包含但不限于手持装置(例如，移动电话、平板计算机、数字阅读器和数字音频播放器)、计算机和家用电器。系统500的组件可以封装在单个单元中，或者分布在多个互连单元上(例如，通过通信网络)。系统500的组件还可包含远程装置和各种计算机可读媒体中的任何一种。
图6是根据本发明技术的实施例的形成半导体裸片组合件的方法的流程图600。流程图600可包含参考图1到4所描述的方法的各方面。
所述方法包括提供包含第一介电层的第一半导体裸片，其中第一介电层包含第一接合垫，所述第一接合垫具有相对于第一介电层的第一表面凹进的第一顶表面，且其中导电缓冲层安置在接合垫上，导电缓冲层是可延展的以响应于施加到导电缓冲层的压力而变形(方框610)。所述方法另外包括提供包含具有第二表面的第二介电层的第二半导体裸片，其中所述第二介电层包含具有第二顶表面的第二接合垫(方框615)。所述方法另外包括附接所述第一半导体裸片和第二半导体裸片以使得所述第一表面与第二表面接触以形成接合界面，且所述第一接合垫对准并面向第二接合垫(方框620)。所述方法另外包括加热附接到彼此的第一半导体裸片和第二半导体裸片(方框625)。
在一些实施例中，牺牲层安置于第一接合垫的第一顶表面与导电缓冲层之间，且导电缓冲层粘附到牺牲层。在一些实施例中，加热附接到彼此的第一半导体裸片和第二半导体裸片包含使牺牲层在大于100℃的温度下分解。在一些实施例中，第二接合垫的第二顶表面相对于第二介电层的第二顶表面凹进，且第一接合垫和第二接合垫的第一顶表面和第二顶表面两者响应于加热第一半导体裸片和第二半导体裸片而朝向接合界面膨胀。
在一些实施例中，由于第一接合垫和第二接合垫朝向接合界面膨胀，第一顶表面的至少第一部分相连到第二顶表面的至少第二部分。在一些实施例中，在加热第一半导体裸片和第二半导体裸片之后，第一顶表面与第二顶表面分开，且第一接合垫通过导电缓冲层电连接到第二接合垫。在一些实施例中，第二接合垫的第二顶表面相对于第二介电层的第二顶表面突出，且第一接合垫和第二接合垫的第一顶表面和第二顶表面两者响应于加热第一半导体裸片和第二半导体裸片而朝向彼此膨胀。
在一些实施例中，由于第一接合垫和第二接合垫朝向彼此膨胀，第一顶表面的至少第一部分相连到第二顶表面的至少第二部分。在一些实施例中，第一顶表面与第二顶表面分开，且第一接合垫通过导电缓冲层电连接到第二接合垫。
应注意，上文所描述的方法描述了可能的实施方案，且操作和步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自所述方法中的两个或更多个的实施例。综上所述，应了解，本文中已经出于说明的目的描述了本发明技术的具体实施例，但是可以在不偏离本公开的情况下进行各种修改。另外，虽然在说明的实施例中，某些特征或组件已展示为具有某些布置或配置，但其它布置和配置也是可能的。此外，在特定实施例的上下文中描述的本发明技术的某些方面也可在其它实施例中组合或去除。
本文所论述的包含半导体装置的装置可形成在例如硅、锗、硅锗合金、砷化镓、氮化镓等半导体衬底或裸片上。在一些情况下，衬底为半导体晶片。在其它情况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区的导电性。可在衬底的初始形成或生长期间，通过离子植入或通过任何其它掺杂方法执行掺杂。
如本文中所使用，包含在权利要求书中，如在项列表(例如，后加例如“……中的至少一个”或“……中的一或多个”的短语的项列表)中所使用的“或”指示包含端点的列表，使得例如A、B或C中的至少一个的列表意指A或B或C或AB或AC或BC或ABC(即，A和B和C)。另外，如本文所用，短语“基于”不应理解为提及封闭条件集。举例来说，在不脱离本公开的范围的情况下，描述为“基于条件A”的示范性步骤可基于条件A和条件B两者。换句话说，如本文所用，短语“基于”应同样地解释为短语“至少部分地基于”。本文中所使用的术语“示范性”是指“充当实例、例子或说明”，且不“优选于”或“优于”其它实例。
从上文中将了解，本文中已经出于说明的目的描述了本发明的具体实施例，但是可以在不偏离本发明的精神和范围的情况下进行各种修改。相反，在以上描述中，论述了众多具体细节以提供对本发明技术的实施例的透彻及启发性描述。然而，相关领域的技术人员将认识到，可在并无具体细节中的一或多个的情况下实践本公开。在其它情况下，未展示或未详细地描述通常与存储器系统和装置相关联的众所周知的结构或操作，以避免混淆技术的其它方面。一般来说，应理解，除了本文中所公开的那些具体实施例之外的各种其它装置、系统和方法可在本发明技术的范围内。

Claims (20)

1.一种半导体裸片，其包括：
半导体衬底；
处于所述半导体衬底上方的介电层；
处于所述介电层中的接合垫，所述接合垫包含相对于所述介电层的与所述半导体衬底相对的表面凹进的顶表面；和
处于所述接合垫上的导电缓冲层，其中所述导电缓冲层包含导电粒子聚合体，并且是柔性的以响应于施加到所述导电缓冲层的压力而变形。
2.根据权利要求1所述的半导体裸片，其另外包括：
处于所述接合垫的所述顶表面与所述导电缓冲层之间的牺牲层，其中所述导电缓冲层粘附到所述牺牲层。
3.根据权利要求2所述的半导体裸片，其中所述牺牲层被配置成在大于100℃的温度下分解。
4.根据权利要求1所述的半导体裸片，其中所述导电缓冲层是多孔的以使得所述导电粒子聚合体响应于施加到所述导电缓冲层的所述压力而被压缩在一起。
5.根据权利要求4所述的半导体裸片，其中所述导电粒子包含铜。
6.根据权利要求1所述的半导体裸片，其中所述导电缓冲层基于以下各项中的至少一个而形成：
将导电粒子沉积于所述接合垫上方，同时阻挡所述导电粒子沉积在所述介电层的未被所述接合垫占用的所述表面上；
选择性地烧结已安置于所述接合垫上方的导电粒子；或
在所述接合垫上方选择性地喷涂包含导电粒子的溶液。
7.一种方法，其包括：
提供包含第一介电层的第一半导体裸片，其中所述第一介电层包含具有相对于所述第一介电层的第一表面凹进的第一顶表面的第一接合垫，且其中导电缓冲层安置在所述接合垫上，所述导电缓冲层包含导电粒子聚合体并且是柔性的以响应于施加到所述导电缓冲层的压力而变形；
提供包含具有第二表面的第二介电层的第二半导体裸片，其中所述第二介电层包含具有第二顶表面的第二接合垫；
附接所述第一半导体裸片和第二半导体裸片以使得所述第一表面与所述第二表面接触以形成接合界面，且所述第一接合垫对准到并面向所述第二接合垫；和
加热附接到彼此的所述第一半导体裸片和第二半导体裸片。
8.根据权利要求7所述的方法，其中牺牲层安置于所述第一接合垫的所述第一顶表面与所述导电缓冲层之间，且其中所述导电缓冲层粘附到所述牺牲层。
9.根据权利要求8所述的方法，其中加热附接到彼此的所述第一半导体裸片和第二半导体裸片包括：
在大于100℃的温度下分解所述牺牲层。
10.根据权利要求7所述的方法，其中所述第二接合垫的所述第二顶表面相对于所述第二介电层的所述第二表面凹进，且其中所述第一接合垫和第二接合垫的所述第一顶表面和第二顶表面两者响应于加热所述第一半导体裸片和第二半导体裸片而朝向所述接合界面膨胀。
11.根据权利要求10所述的方法，其中由于所述第一接合垫和第二接合垫朝向所述接合界面膨胀，所述第一顶表面的至少第一部分相连到所述第二顶表面的至少第二部分。
12.根据权利要求10所述的方法，其中在加热所述第一半导体裸片和第二半导体裸片之后，所述第一顶表面与所述第二顶表面分开，且其中所述第一接合垫通过所述导电缓冲层电连接到所述第二接合垫。
13.根据权利要求7所述的方法，其中所述第二接合垫的所述第二顶表面相对于所述第二介电层的所述第二表面突出，且其中所述第一接合垫和第二接合垫的所述第一顶表面和第二顶表面两者响应于加热所述第一半导体裸片和第二半导体裸片而朝向彼此膨胀。
14.根据权利要求13所述的方法，其中由于所述第一接合垫和第二接合垫朝向彼此膨胀，所述第一顶表面的至少第一部分相连到所述第二顶表面的至少第二部分。
15.根据权利要求13所述的方法，其中所述第一顶表面与所述第二顶表面分开，且其中所述第一接合垫通过所述导电缓冲层电连接到所述第二接合垫。
16.一种半导体裸片组合件，其包括：
第一半导体裸片，其包含：
第一半导体衬底；
处于所述第一半导体衬底上方的第一介电层；和
处于所述第一介电层中的第一铜垫，所述第一铜垫具有与所述第一半导体衬底相对的第一表面；和
第二半导体裸片，其包含：
第二半导体衬底；
处于所述第二半导体衬底上方的第二介电层；和
处于所述第二介电层中的第二铜垫，所述第二铜垫具有与所述第二半导体衬底相对的第二表面，其中：
在所述第一半导体裸片和第二半导体裸片之间的接合界面处，所述第一介电层与所述第二介电层直接接触；且
所述第一铜垫和第二铜垫形成所述第一半导体裸片和第二半导体裸片之间的互连件，所述互连件具有处于所述第一铜垫和第二铜垫之间的导电缓冲材料，其中所述导电缓冲层包含导电粒子聚合体，且其中所述导电缓冲层与所述第一铜垫和第二铜垫相比较不致密。
17.根据权利要求16所述的半导体裸片组合件，其中所述导电缓冲材料是多孔的并且包含铜粒子。
18.根据权利要求16所述的半导体裸片组合件，其中所述第一表面的至少第一部分相连到所述第二表面的至少第二部分。
19.根据权利要求16所述的半导体裸片组合件，其中所述第一表面与所述第二表面分开，且其中所述第一铜垫通过所述导电缓冲材料电连接到所述第二铜垫。
20.根据权利要求16所述的半导体裸片组合件，其中所述第一表面或所述第二表面延伸超过所述接合界面。
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