CN100517699C - 具有垂直形成的热沉的层叠封装 - Google Patents
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Abstract
一种层叠封装,包括:基板,具有位于其上表面的连接焊垫和位于其下表面的球焊盘;至少两个半导体芯片,通过插入间隔物而层叠于所述基板上,且在对应于所述连接焊垫的位置定义有用于电连接的通孔;电连接构件,用于将所述层叠半导体芯片和所述基板相互电连接;一对热沉,形成为接触所述层叠半导体芯片的侧表面并沿垂直于所述基板的方向延伸;以及外部连接端子,附着到位于所述基板的下表面上的所述球焊盘。
Description
技术领域
本发明涉及层叠封装,更具体涉及所有层叠半导体芯片均衡地向外部放热的层叠封装。
背景技术
响应于电子设备朝微型化和多功能化的进展,半导体封装技术持续发展。例如,微型化的增长已经加速了尺寸接近芯片的尺寸的芯片级封装的发展。此外,多功能的增长已经加速了将能够执行各种功能的若干芯片布置在一个封装内的层叠封装的发展。
半导体封装发展以适应于电子设备的增长的微型化和多功能,当半导体封装安装在所述设备上时,通常产生大量的热量,其必须快速释放到外部。如果在半导体芯片内产生的热量没有快速地被释放,则半导体芯片的工作速度减小。此外,由于所产生的热量引起的内部温度上升会导致对半导体芯片的严重损伤。因此,通常在半导体芯片或者半导体封装的上表面上形成热沉,以辅助所产生的热量的散逸。然而,在半导体封装的上表面上形成这种热沉增大了半导体封装的总厚度,由此降低了最后产品的价值。
此外,当热沉形成于层叠封装的上表面上时,只有最上面的半导体芯片内产生的热量才快速释放。热散逸效率从最上面半导体芯片到最下面半导体芯片逐渐减小;因此,在其余半导体芯片内产生的热量无法与在最上面半导体芯片内产生的热量一样被快速释放。由于几乎所有在最下面半导体芯片内产生的热量未被释放,最下面半导体芯片可能受损伤或者半导体封装的总体性能可能被降低。
发明内容
本发明的实施例涉及一种层叠封装,其中热沉的形成并不增大该层叠封装的总厚度,且其中各个层叠半导体芯片中产生的热量被均衡地释放。
在一个实施例中,层叠封装包括:基板,具有位于其上表面的连接焊垫和位于其下表面的球焊盘;至少两个半导体芯片,通过插入间隔物而层叠于该基板上,且在对应于该连接焊垫的位置定义有用于电连接的通孔;电连接构件,用于将该层叠半导体芯片和该基板相互电连接;一对热沉,形成为接触该层叠半导体芯片的侧表面并沿垂直于该基板的方向延伸;以及外部连接端子,附着到位于该基板的下表面上的该球焊盘。
该连接焊垫形成于该基板的上表面上,使得该连接焊垫邻接两个边缘。
该间隔物小于该半导体芯片。
该层叠封装还包括传热层,覆盖将与该热沉接触的半导体芯片的表面,以与热沉接触。该传热层沉积于各个半导体芯片的下表面上。
在各个半导体芯片的上表面上实施焊垫重布线,使得布线形成于通孔或者通孔周围的表面上。
该电连接构件包括铜引脚。铜引脚插入层叠半导体芯片的通孔内并连接到基板的连接焊垫,由此相互电连接层叠半导体芯片和基板。
各个热沉定义有位于与该层叠半导体芯片接触的其侧表面上的插入凹槽,该半导体芯片分别插入该插入凹槽内。此外,各个热沉形成为在与上述侧表面相对的表面上具有多个分支。
该外部连接端子包括焊球。
附图说明
图1为根据本发明一个实施例的层叠封装的剖面视图。
图2为根据本发明该实施例的层叠封装的扩展剖面视图。
图3为根据本发明另一实施例的层叠封装的剖面视图。
具体实施方式
在本发明中,热沉释放层叠在半导体封装内的半导体芯片中所产生的热量。热沉沿与基板垂直的方向延伸并接触层叠半导体芯片的侧表面。这种情况下,由于热沉沿与基板垂直的方向延伸,不会导致半导体封装的厚度增加。此外,由此热沉接触所有层叠的半导体芯片而不限于层叠在最上面的半导体芯片,因此相同数量的热量从各个半导体芯片释放。
因此,本发明的一个实施例提供了一种层叠封装,其具有优良的热散逸特性同时维持纤细的配置,因此增大了最后产品的价值。因此可以实现具有优异热性能的电子设备。
下面将参照附图描述本发明的各种实施例。
图1为根据本发明一个实施例的层叠封装的剖面视图,图2为根据本发明该实施例的层叠封装的扩展剖面视图。
参考图1和2,根据本发明一个实施例的层叠封装100包括基板110、位于基板110上的至少两个半导体芯片120、用于相互电连接层叠半导体芯片120和基板110的电连接构件160、安装成接触层叠半导体芯片120的两个侧表面的一对热沉170、以及附着到基板110的下表面的外部连接端子180。
基板110具有位于其上表面上的多个连接焊垫112和位于其下表面上的多个球焊盘114。基板110在此具有将连接焊垫112和球焊盘114相互连接的电路图案(未示出)。连接焊垫112邻近基板110的上表面上的两个边缘。
至少两个,例如图1和2所示三个半导体芯片120层叠在基板110的上表面上,间隔物130夹置于两个紧邻的半导体芯片120之间。层叠半导体芯片120定义有用于电连接的通孔150,通孔150邻接半导体芯片120的两个边缘并对应于基板110的连接焊垫112。这里,在根据本发明一个实施例的层叠半导体芯片120中,在半导体芯片120的上表面上实施重布线,使得布线(未示出)形成于通孔150或者通孔150周围的表面上。
间隔物130的尺寸小于半导体芯片120的尺寸。优选地,各个间隔物130尺寸为使得间隔物130可以置于两个相对面向的通孔150之间。传热层140沉积在与形成有接合焊垫(未示出)的上表面相对的各个层叠半导体芯片120的下表面上,从而保护半导体芯片120并将半导体芯片120工作所必然产生的热量快速地传递到热沉170。通过沉积特征为具有优良热导率的聚合物树脂至预定厚度,由此形成传热层140。
电连接构件160包括铜引脚。电连接构件160分别插入层叠半导体芯片120的通孔150内并连接到基板110的连接焊垫112。据此,电连接构件160电连接到层叠半导体芯片120以及基板110的连接焊垫112,由此相互电连接层叠半导体芯片120和基板110。
热沉170安装在层叠半导体芯片120的两侧上,使得热沉170接触层叠半导体芯片120的两个侧表面并沿与基板110垂直的方向延伸。此时,各个热沉170具有位于与层叠半导体芯片接触的表面上的多个插入凹槽172。包括传热层140的层叠半导体芯片120的侧表面分别插入该插入凹槽172内。此外,各个热沉170具有位于与层叠半导体芯片120相对的表面上的多个分支,用于改善热沉170的热散逸能力。插入凹槽172具有特定深度,使得热沉170可以最大程度接近电连接构件160而不与其接触,但与包括传热层140的层叠半导体芯片120的侧表面接触。因此,当包括传热层140的层叠半导体芯片120插入热沉170的插入凹槽172时,热沉170与包括传热层140的层叠半导体芯片120接触。由于热沉170与所有半导体芯片120接触,在半导体芯片120内产生的热量可以被均衡地释放。
外部连接端子180作为用于外部电路的安装区域,且优选地包括焊球。外部连接端子180分别附着到位于基板110下表面上的球焊盘114。
在如上所述根据本发明一个实施例的层叠封装中,热沉沿与基板垂直的方向延伸同时接触层叠半导体芯片的侧表面。因此,热沉的安装不会导致层叠封装的总厚度增大。具体而言,热沉安置成与层叠半导体芯片接触,这可以实现所产生的热量通过热沉均衡地释放。
因此,本发明维持薄配置的层叠封装并改善了层叠封装的热性能,由此实现了具有优异热性能的紧凑的多功能电子设备。
图3为根据本发明另一实施例的层叠封装的剖面视图。参考图3,根据本发明该实施例的层叠封装300包括基板310、层叠在基板310上的至少两个层叠封装单元300a、安装成接触层叠封装单元300a的两个侧表面的一对热沉370、以及附着到基板310下表面的外部连接端子380。
层叠封装单元300a包括图案带390,以及通过凸块396倒装片接合到图案带390的上表面和下表面的半导体芯片320。半导体芯片320在其上表面上具有接合焊垫322,由特征为具有优良热导率的聚合物树脂制成的传热层340沉积在其下表面上。图案带390在其上表面和下表面上具有第一和第二凸块焊盘392和394。此外,图案带390中具有用于相互电连接第一和第二凸块焊盘392和394的电路图案(未示出)。凸块396将半导体芯片320的接合焊垫322电连接且物理连接到图案带390的第一和第二凸块焊盘392和394。
热沉370安装成接触层叠半导体封装单元300a的两个侧表面。热沉370安装成使得该热沉沿与基板310垂直的方向延伸并接触层叠封装单元300a的所有半导体芯片320。与上述实施例相似,各个热沉370具有位于与半导体芯片320接触的其侧面上的多个插入凹槽372,其中包括传热层340的层叠半导体芯片320分别插入该插入凹槽372。各个热沉370还具有位于半导体芯片320的相对表面上的多个分支374,用于改善热沉370的热散逸能力。
此外,尽管未在图3中示出,图案带390具有连接到第一和第二凸块焊盘392和394的接合手指(未示出)。这些接合手指通过金属布线(未示出)电连接到基板310的连接焊垫(未示出)。
外部连接端子380优选包括焊球并附着到形成于基板310下表面上的球焊盘314。
在如上所述根据本发明一个实施例中,无需在各个层叠封装单元300a的半导体芯片320内定义用于电连接的通孔,由此无需重布线焊垫。此外,由于图案带和金属布线用做半导体芯片和基板之间的电连接,因此不需要例如铜引脚的构件。
类似地,在如上所述根据本发明一个实施例的层叠封装中,由于热沉沿与基板垂直的方向延伸而且保持与层叠半导体芯片的侧表面接触,因此热沉的安装不会增大层叠封装的厚度。因此可以从各个半导体芯片均衡地释放热量。
因此本发明确保了薄配置的层叠封装同时改善了层叠封装的热性能,由此实现了具有优异热性能的电子设备。
尽管已经出于说明目的描述了本发明的具体实施例,但是本领域技术人员应该理解,在不背离由权利要求所揭示的本发明的范围和精神的情况下可以进行各种改进、添加和替代。
本申请主张于2006年6月29日提交的韩国专利申请No.10-2006-0059815和2006年12月21日提交的韩国专利申请No.10-2006-132019的优先权,其全部内容于此引入作为参考。
Claims (12)
1.一种层叠封装,包括:
基板,具有位于其上表面上的连接焊垫和位于其下表面上的球焊盘;
至少两个半导体芯片,通过插入间隔物而层叠于所述基板上,且在对应于所述连接焊垫的位置定义有用于电连接的通孔;
电连接构件,用于将所述层叠半导体芯片和所述基板相互电连接;
一对热沉,形成为接触所述层叠半导体芯片的侧表面并沿垂直于所述基板的方向延伸;以及
外部连接端子,附着到位于所述基板的下表面上的所述球焊盘。
2.根据权利要求1的层叠封装,其中所述连接焊垫邻近所述基板的上表面的两个边缘。
3.根据权利要求1的层叠封装,其中所述间隔物的尺寸小于所述半导体芯片的尺寸。
4.根据权利要求1的层叠封装,还包括:
传热层,覆盖所述半导体芯片的表面,所述半导体芯片与所述热沉接触。
5.根据权利要求4的层叠封装,其中所述传热层沉积于各个半导体芯片的下表面上。
6.根据权利要求1的层叠封装,其中在各个半导体芯片的上表面上实施焊垫重布线,使得布线形成于所述通孔或者通孔周围的表面上。
7.根据权利要求1的层叠封装,其中所述电连接构件包括铜引脚。
8.根据权利要求7的层叠封装,其中所述铜引脚插入所述层叠半导体芯片的通孔内并接触所述基板的连接焊垫。
9.根据权利要求8的层叠封装,其中所述铜引脚分别插入所述层叠半导体芯片的通孔,电连接到所述层叠半导体芯片和所述基板的连接焊垫,并相互电连接所述层叠半导体芯片和所述基板。
10.根据权利要求1的层叠封装,其中各个热沉定义有位于与所述层叠半导体芯片接触的其侧表面上的插入凹槽,所述半导体芯片分别插入所述插入凹槽内。
11.根据权利要求10的层叠封装,其中各个热沉形成为在与所述热沉的侧表面相对的表面上具有多个分支。
12.根据权利要求1的层叠封装,其中所述外部连接端子包括焊球。
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KR101013556B1 (ko) * | 2008-02-01 | 2011-02-14 | 주식회사 하이닉스반도체 | 스택 패키지의 제조방법 |
US7795073B2 (en) | 2008-02-01 | 2010-09-14 | Hynix Semiconductor Inc. | Method for manufacturing stack package using through-electrodes |
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KR101069499B1 (ko) * | 2009-10-05 | 2011-09-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
US8492911B2 (en) * | 2010-07-20 | 2013-07-23 | Lsi Corporation | Stacked interconnect heat sink |
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US8816494B2 (en) * | 2012-07-12 | 2014-08-26 | Micron Technology, Inc. | Semiconductor device packages including thermally insulating materials and methods of making and using such semiconductor packages |
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CN106449443B (zh) * | 2016-11-29 | 2019-01-01 | 海安浩驰科技有限公司 | 一种具有鳍形结构的晶圆封装方法 |
KR102086364B1 (ko) | 2018-03-05 | 2020-03-09 | 삼성전자주식회사 | 반도체 패키지 |
KR102435517B1 (ko) * | 2018-04-12 | 2022-08-22 | 에스케이하이닉스 주식회사 | 칩 스택 패키지 |
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CN109449130A (zh) * | 2018-10-16 | 2019-03-08 | 深圳市安德斯诺科技有限公司 | 一种新型封装结构及方法 |
CN110459511A (zh) * | 2019-07-08 | 2019-11-15 | 南通沃特光电科技有限公司 | 一种半导体器件叠置封装结构及其封装方法 |
CN111128977A (zh) * | 2019-12-25 | 2020-05-08 | 华进半导体封装先导技术研发中心有限公司 | 一种多层芯片的封装结构和封装方法 |
CN111785698B (zh) * | 2020-07-13 | 2021-11-02 | 江苏友润微电子有限公司 | 一种集成电路封装工艺 |
CN115719736A (zh) * | 2022-11-30 | 2023-02-28 | 无锡芯光互连技术研究院有限公司 | 一种芯片堆叠结构及其制作方法 |
CN117133760A (zh) * | 2023-10-23 | 2023-11-28 | 北京宏动科技股份有限公司 | 一种PoP封装器件及其制备方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C17 | Cessation of patent right | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090722 Termination date: 20140322 |