KR20190063108A - 반도체 패키지 구조체 및 이를 포함하는 반도체 모듈 - Google Patents

반도체 패키지 구조체 및 이를 포함하는 반도체 모듈 Download PDF

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KR20190063108A
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Abstract

본 발명의 실시예에 따른 반도체 모듈은 회로 기판, 상기 회로 기판 상에 배치되는 제 1 반도체 패키지 및 상기 회로 기판 상에 배치되고, 상기 회로 기판과 상기 제 1 반도체 패키지 사이를 연결하는 연결 구조물을 포함하되, 상기 제 1 반도체 패키지는 제 1 패키지 기판을 포함하고, 상기 연결 구조물과 상기 회로 기판 간의 열팽창 계수 차이는 상기 회로 기판과 상기 제 1 패키지 기판 간의 열팽창 계수 차이보다 작을 수 있다.

Description

반도체 패키지 구조체 및 이를 포함하는 반도체 모듈{Semiconductor package structure and semiconductor Module including the same}
본 발명은 반도체 패키지 구조체 및 이를 포함하는 반도체 모듈에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구와 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예를 들어, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속시키고 있고, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적 및 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 모듈을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 반도체 패키지 구조체를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 모듈은 회로 기판, 상기 회로 기판 상에 배치되는 제 1 반도체 패키지 및 상기 회로 기판 상에 배치되고, 상기 회로 기판과 상기 제 1 반도체 패키지 사이를 연결하는 연결 구조물을 포함하되, 상기 제 1 반도체 패키지는 제 1 패키지 기판을 포함하고, 상기 연결 구조물과 상기 회로 기판 간의 열팽창 계수 차이는 상기 회로 기판과 상기 제 1 패키지 기판 간의 열팽창 계수 차이보다 작을 수 있다.
본 발명의 실시예에 따른 반도체 패키지 구조체는 아웃터 리드들 및 상기 아웃터 리드들 사이에 배치되는 이너 리드들을 포함하는 연결 구조물 및 상기 연결 구조물 상에 배치되는 반도체 패키지, 상기 반도체 패키지는 패키지 기판, 상기 패키지 기판의 일면 상의 솔더볼들, 및 상기 패키지 기판의 상기 일면에 대향하는 타면 상의 반도체 칩을 포함하되, 상기 이너 리드들은 상기 솔더볼들과 접촉할 수 있다.
본 발명의 실시예에 따른 반도체 모듈은 회로 기판 및 상기 회로 기판 상의 반도체 패키지 구조체를 포함하되, 상기 반도체 패키지 구조체는 아웃터 리드들 및 상기 아웃터 리드들 사이에 배치되는 이너 리드들을 포함하는 연결 구조물 및 상기 연결 구조물 상에 배치되는 반도체 패키지, 상기 반도체 패키지는 패키지 기판, 상기 패키지 기판의 일면 상의 솔더볼들, 및 상기 패키지 기판의 상기 일면에 대향하는 타면 상의 반도체 칩을 포함하되, 상기 이너 리드들은 상기 솔더볼들과 접촉하고, 상기 아웃터 리드들은 상기 회로 기판과 접촉할 수 있다.
본 발명의 실시예에 따르면, 회로 기판과 반도체 패키지 사이를 연결 구조물을 통해 전기적으로 연결할 수 있다. 연결 구조물은 회로 기판의 열팽창 계수와 유사한 열팽창 계수를 갖는 물질을 포함하여, 연결 구조물과 회로 기판 사이의 팽창과 수축의 차이를 줄일 수 있다. 이에 따라, 연결 구조물과 회로 기판 사이의 접합 신뢰성이 향상될 수 있다.
본 발명의 실시예에 따르면, 반도체 패키지에서 발생된 열이 연결 구조물을 통해 회로 기판으로 방출될 수 있어, 반도체 패키지의 열 방출 효과를 기대할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 모듈을 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 반도체 모듈을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3은 본 발명의 실시예에 따른 반도체 모듈을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 4는 본 발명의 실시예에 따른 반도체 모듈을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 5는 본 발명의 실시예에 따른 반도체 모듈을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 모듈의 제조 방법을 나타낸 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 모듈을 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 반도체 모듈을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
반도체 모듈(1000)은 반도체 패키지 구조체(50) 및 회로 기판(100)을 포함할 수 있다.
회로 기판(100)은 제 1 코어부(101), 제 1 회로 배선(103a), 제 2 회로 배선들(103b), 절연막들(105) 및 제 1 및 제 2 솔더 레지스트막들(107a, 107b)을 포함할 수 있다.
제 1 코어부(101)는 유리섬유 또는 레진(resin)일 수 있다. 유리섬유는 보강기재 중 하나로 글라스 필라멘트(glass filament)를 수백가닥 꼬아서 섬유다발을 만들고, 이를 직조한 것일 수 있다. 글라스 필라멘트는 실리카(Silica)를 주성분으로 하는 광석 가공품일 수 있다. 유리섬유는 우수한 내열성, 기계적 강도 및 전기 절연성을 가질 수 있다.
제 1 회로 배선(103a) 및 제 2 회로 배선들(103b)이 제 1 코어부(101) 상에 배치될 수 있다. 제 1 회로 배선(103a)은 제 1 코어부(101)의 일면 상에 배치될 수 있다. 제 2 회로 배선들(103b)은 제 1 코어부(101)의 일면에 대향하는 타면 상에 배치될 수 있다. 일 예로, 제 1 코어부(101)의 일면은 제 1 코어부(101)의 상면일 수 있고, 제 1 코어부(101)의 타면은 제 1 코어부(101)의 하면일 수 있다. 제 2 회로 배선들(103b)은 제 1 코어부(101)의 타면 상에 차례로 적층될 수 있다. 제 1 및 제 2 회로 배선들(103a, 103b)의 개수는 이에 한정되지 않는다. 도면에 도시하지 않았지만, 제 1 및 제 2 회로 배선들(103a, 103b)은 비아를 통해 전기적으로 연결될 수 있다. 제 1 및 제 2 회로 배선들(103a, 103b) 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 철(Fe), 텅스텐(W), 은(Ag), 또는 금(Au)과 같은 금속 또는 이들의 합금을 포함할 수 있다.
절연막들(105)이 제 2 회로 배선들(103b) 사이에 배치될 수 있다. 절연막들(105)은 산화막 또는 질화막을 포함할 수 있다.
제 1 솔더 레지스트막(107a)이 제 1 회로 배선(103a) 상에 배치될 수 있고, 제 2 솔더 레지스트막(107b)이 최하층 제 2 회로 배선(103b) 상에 배치될 수 있다. 일 예로, 제 1 솔더 레지스트막(107a)은 회로 기판(100)의 최상층에 배치될 수 있고, 제 2 솔더 레지스트막(107b)은 회로 기판(100)의 최하층에 배치될 수 있다. 제 1 솔더 레지스트막(107a)은 제 1 회로 배선(103a)의 일부를 노출시킬 수 있고, 제 2 솔더 레지스트막(107b)은 최하층 제 2 회로 배선(103b)의 일부를 노출시킬 수 있다.
일 예에 있어서, 회로 기판(100)의 열팽창 계수(coefficient of expansion)는 제 1 코어부(101)의 물질, 제 1 및 제 2 회로 배선들(103a, 103b)의 물질, 제 1 및 제 2 회로 배선들(103a, 103b)의 개수 및/또는 제 1 및 제 2 회로 배선들(103a, 103b)에 포함된 물질의 조성비에 따라 달라질 수 있다. 회로 기판(100)의 열팽창 계수는 예를 들어 0ppm 내지 30ppm일 수 있다. 보다 구체적으로, 회로 기판(100)의 열팽창 계수는 15ppm 내지 20ppm일 수 있다.
반도체 패키지 구조체(50)가 회로 기판(100) 상에 배치될 수 있다. 반도체 패키지 구조체(50)는 연결 구조물(200) 및 제 1 반도체 패키지(300)를 포함할 수 있다. 연결 구조물(200)이 회로 기판(100) 상에 배치될 수 있다. 연결 구조물(200)은 단일막(single layer)으로 이루어질 수 있다. 연결 구조물(200)은 중앙 패드(202) 및 리드들(204, 206)을 포함할 수 있다. 중앙 패드(202)는 평면적 관점에서 사각형 형상을 가질 수 있다. 중앙 패드(202)의 모서리들에는 바들(bars, 202a)이 배치될 수 있다. 도면에 도시하지 않았지만, 바들(202a)은 회로 기판(100) 상에 배치될 수 있다. 중앙 패드(202)의 바들(202a)은 리드들(204, 206)과 물리적/전기적으로 분리될 수 있다. 도면에 도시된 것과 달리, 연결 구조물(200)은 중앙 패드(202)를 포함하지 않을 수 있다.
리드들(204, 206)은 중앙 패드(202)를 둘러쌀 수 있다. 리드들(204, 206)은 이너 리드들(204) 및 아웃터 리드들(206)을 포함할 수 있다. 이너 리드들(204)은 중앙 패드(202) 둘레에 배치되며, 서로 교차하는 제 1 방향(X) 및 제 2 방향(Y)으로 배열될 수 있다. 각 아웃터 리드들(206)은 이너 리드들(204) 각각에 물리적 및 전기적으로 연결될 수 있다. 이너 리드들(204)은 서로 마주보는 아웃터 리드들(206) 사이에 배치될 수 있다. 제 1 방향(X)으로 서로 마주보는 이너 리드들(204)과 연결된 아웃터 리드들(206)은 제 1 방향(X)으로 연장할 수 있고, 제 2 방향(Y)으로 서로 마주보는 이너 리드들(204)과 연결된 아웃터 리드들(206)은 제 2 방향(Y)으로 연장할 수 있다. 아웃터 리드들(206)은 서로 일정 간격으로 이격 배치될 수 있다. 아웃터 리드들(206)은 이너 리드들(204)을 둘러쌀 수 있다.
아웃터 리드들(206)은 이너 리드들(204)로부터 구부러질 수 있다. 예를 들어, 아웃터 리드들(206)은 회로 기판(100) 쪽으로 구부러질 수 있다. 이너 리드들(204)과 중앙 패드(202)가 배치된 연결 구조물(200)의 일부는 돌출된 형상을 가질 수 있다. 연결 구조물(200)은 아웃터 리드들(206)에 의해 둘러싸인 함몰부(G)을 가질 수 있다. 아웃터 리드들(206)은 경사면들(206a)을 가질 수 있다. 아웃터 리드들(206)은 회로 기판(100)과 접촉할 수 있다. 구체적으로, 아웃터 리드들(206)은 제 1 회로 배선(103a)과 접촉할 수 있다. 도면에 도시하지 않았지만, 솔더 물질이 아웃터 리드들(206)과 제 1 회로 배선(103a) 사이에 개재될 수 있다. 연결 구조물(200)은 회로 기판(100)과 전기적으로 연결될 수 있다.
연결 구조물(200)은 회로 기판(100)의 열팽창 계수와 유사하거나 또는 동일한 열팽창 계수를 가지는 물질을 포함할 수 있다. 일 예로, 연결 구조물(200)은 제 1 및 제 2 회로 배선들(103a, 103b)의 물질들과 동일한 물질을 포함할 수 있다. 다른 예로, 연결 구조물(200)은 제 1 및 제 2 회로 배선들(103a, 103b)의 열팽창 계수와 유사하거나 또는 동일한 열팽창 계수를 가지는 물질을 포함할 수 있다. 다른 예로, 연결 구조물(200)은 제 1 코어부(101)의 열팽창 계수와 유사하거나 또는 동일한 열팽창 계수를 가지는 물질을 포함할 수 있다. 연결 구조물(200)의 열팽창 계수는 예를 들어 0ppm 내지 30ppm일 수 있다. 보다 구체적으로, 연결 구조물(200)의 열팽창 계수는 17ppm일 수 있다. 연결 구조물(200)은 예를 들어, 구리(Cu), 니켈(Ni), 철(Fe), 알루미늄(Al), 텅스텐(W), 은(Ag), 또는 금(Au)과 같은 금속 또는 이들의 합금을 포함할 수 있다.
제 1 반도체 패키지(300)가 회로 기판(100) 상에 배치될 수 있다. 예를 들어, 제 1 반도체 패키지(300)는 회로 기판(100)과 연결 구조물(200) 사이에 배치될 수 있다. 제 1 반도체 패키지(300)는 연결 구조물(200)의 함몰부(G) 내에 배치될 수 있다. 제 1 반도체 패키지(300)는 제 1 패키지 기판(301), 제 1 반도체 칩(310), 제 2 반도체 칩(320), 관통 비아들(313), 제 1 본딩 와이어들(323), 및 제 1 몰딩막(330)을 포함할 수 있다.
제 1 패키지 기판(301)은 제 2 코어부(302), 제 1 및 제 2 금속 배선들(304a, 304b), 및 제 3 및 제 4 솔더 레지스트막들(306a, 306b)을 포함할 수 있다. 제 2 코어부(302)는 예를 들어, 유리섬유 또는 레진(resin)일 수 있다. 유리섬유는 보강기재 중 하나로 글라스 필라멘트(glass filament)를 수백가닥 꼬아서 섬유다발을 만들고, 이를 직조한 것일 수 있다. 글라스 필라멘트는 실리카(Silica)를 주성분으로 하는 광석 가공품일 수 있다. 유리섬유는 우수한 내열성, 기계적 강도 및 전기 절연성을 가질 수 있다.
제 1 금속 배선들(304a) 및 제 2 금속 배선들(304b)이 제 2 코어부(302) 상에 배치될 수 있다. 제 1 금속 배선들(304a)은 제 2 코어부(302)의 일면 상에 배치될 수 있다. 제 2 금속 배선들(304b)은 제 2 코어부(302)의 일면에 대향하는 타면 상에 배치될 수 있다. 일 예로, 제 2 코어부(302)의 일면은 제 2 코어부(302)의 하면일 수 있고, 제 2 코어부(302)의 타면은 제 2 코어부(302)의 상면일 수 있다. 제 1 및 제 2 금속 배선들(304a, 304b)은 예를 들어, 구리(Cu), 알루미늄(Al), 니켈(Ni), 철(Fe), 텅스텐(W), 은(Ag), 또는 금(Au)과 같은 금속 또는 이들의 합금을 포함할 수 있다.
제 3 솔더 레지스트막(306a)은 제 2 코어부(302)의 일면 상에 배치될 수 있고, 제 4 솔더 레지스트막(306b)은 제 2 코어부(302)의 타면 상에 배치될 수 있다. 제 3 솔더 레지스트막(306a)은 제 1 금속 배선들(304a)을 노출시킬 수 있고, 제 4 솔더 레지스트막(306b)은 제 2 금속 배선들(304b)을 노출시킬 수 있다.
제 1 패키지 기판(301)의 열팽창 계수는 제 2 코어부(302)의 물질, 제 1 및 제 2 금속 배선들(304a, 304b)의 물질, 제 1 및 제 2 금속 배선들(304a, 304b)의 개수, 및/또는 제 1 및 제 2 금속 배선들(304a, 304b)에 포함된 물질의 조성비에 따라 달라질 수 있다. 제 1 패키지 기판(301)의 열팽창 계수는 예를 들어 0ppm 내지 30ppm일 수 있다. 보다 구체적으로, 제 1 패키지 기판(301)의 열팽창 계수는 5ppm 내지 15ppm일 수 있다. 제 1 패키지 기판(301)의 열팽창 계수는 회로 기판(100)의 열팽창 계수와 다를 수 있다. 제 1 패키지 기판(301)의 열팽창 계수는 연결 구조물(200)의 열팽창 계수와 다를 수 있다. 실시예에 있어서, 회로 기판(100)의 열팽창 계수와 연결 구조물(200)의 열팽창 계수 간의 차이는 회로 기판(100)의 열팽창 계수와 제 1 패키지 기판(301)의 열팽창 계수 간의 차이보다 작을 수 있다.
솔더볼들(308)이 제 1 패키지 기판(301)의 일면 상에 배치될 수 있다. 제 1 패키지 기판(301)의 일면은 제 1 패키지 기판(301)의 하면일 수 있다. 솔더볼들(308)은 제 1 금속 배선들(304a) 상에 배치되어, 제 1 금속 배선들(304a)과 접촉할 수 있다. 각 솔더볼들(308)은 이너 리드들(204) 각각 상에 배치될 수 있다. 솔더볼들(308)은 제 1 금속 배선들(304a)과 이너 리드들(204) 사이에 배치될 수 있다. 솔더볼들(308)이 이너 리드들(204) 상에 부착되어, 제 1 패키지 기판(301)이 연결 구조물(200)에 고정될 수 있다. 제 1 패키지 기판(301)은 솔더볼들(308)에 의해 연결 구조물(200)과 전기적으로 연결될 수 있다. 솔더볼들(308)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin) 및 금(Au) 중 적어도 하나를 포함할 수 있다. 솔더볼들(308)은 다중층 또는 단일층으로 형성될 수 있다.
제 1 패키지 기판(301)은 연결 구조물(200)을 통해 회로 기판(100)과 전기적으로 연결될 수 있다. 솔더볼들(308)과 이너 리드들(204) 사이의 접착 면적이 넓어, 이들 사이의 접착 신뢰성이 향상될 수 있다. 일 실시예에 있어서, 솔더볼들(308)과 전기적으로 연결된 아웃터 리드들(206)은 솔더볼들(308)의 위치에 제한 없이 회로 기판(100) 상에 자유롭게 배치될 수 있다. 예를 들어, 아웃터 리드들(206)은 제 1 반도체 패키지(300)와 중첩하지 않는 회로 기판(100)의 영역 상에 배치되어 제 1 회로 배선(103a)과 접촉할 수 있다. 따라서, 솔더볼들(308)을 회로 기판(100)에 전기적으로 연결시키는 배선들(즉, 아웃터 리드들(206))의 라우팅 자유도를 높일 수 있다.
본 발명의 실시예에 따르면, 회로 기판(100)과 제 1 반도체 패키지(300) 사이를 연결하는 연결 구조물(200)이 회로 기판(100)의 열팽창 계수와 유사하거나 또는 동일한 열팽창 계수를 갖는 물질로 제공되어, 온도로 인한 연결 구조물(200)과 회로 기판(100) 사이의 팽창과 수축의 차이를 줄일 수 있다. 이에 따라, 연결 구조물(200)과 회로 기판(100) 사이의 접합면에 크랙(crack)이 발생하지 않아, 접합 신뢰성이 향상될 수 있다. 또한, 연결 구조물(200)을 통해 제 1 반도체 패키지(300)에서 발생된 열이 외부로 방출되는 효과도 기대할 수 있다.
제 1 반도체 칩(310)이 제 1 패키지 기판(301)의 일면에 대향하는 타면 상에 배치될 수 있다. 제 1 패키지 기판(301)의 타면은 제 1 패키지 기판(301)의 상면일 수 있다. 제 1 반도체 칩(310)은 접착막에 의해 제 1 패키지 기판(301)의 타면 상에 고정될 수 있다. 예를 들어, 제 1 반도체 칩(310)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 관통 비아들(313)이 제 1 반도체 칩(310) 내에 배치될 수 있다. 예를 들어, 관통 비아들(313)은 제 1 반도체 칩(310)을 관통할 수 있다. 관통 비아들(313)은 제 1 패키지 기판(301)과 제 1 반도체 칩(310) 사이를 전기적으로 연결할 수 있다. 관통 비아들(313)은 도전 물질(예를 들어, 실리콘) 또는 금속 물질을 포함할 수 있다.
제 2 반도체 칩(320)이 제 1 반도체 칩(310) 상에 배치될 수 있다. 제 2 반도체 칩(320)은 접착막에 의해 제 1 반도체 칩(310) 상에 고정될 수 있다. 예를 들어, 제 2 반도체 칩(320)은 로직 반도체 칩 또는 메모리 반도체 칩일 수 있다. 제 1 본딩 와이어들(323)이 제 2 반도체 칩(320)과 제 1 패키지 기판(301) 사이에 배치되어 이들 사이를 전기적으로 연결할 수 있다. 제 1 본딩 와이어들(323)은 금속 물질(예를 들어, 금)을 포함할 수 있다.
제 1 몰딩막(330)이 제 1 패키지 기판(301)의 타면 상에 배치될 수 있다. 제 1 몰딩막(330)은 제 1 패키지 기판(301)의 타면, 제 1 및 제 2 반도체 칩들(310, 320), 및 제 1 본딩 와이어들(323)을 덮을 수 있다. 제 1 몰딩막(330)은 연결 구조물(200)과 물리적으로 이격될 수 있다. 제 1 몰딩막(330)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 모듈을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 3을 참조하면, 제 2 본딩 와이어들(333)이 제 1 반도체 칩(310)과 제 1 패키지 기판(301) 사이에 배치되어, 이들 사이를 전기적으로 연결할 수 있다. 즉, 도 2 에 도시된 관통 비아들(313)이 제공되지 않을 수 있다. 제 2 본딩 와이어들(333)은 금속 물질(예를 들어, 금)을 포함할 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 모듈을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
반도체 모듈(100)은 반도체 패키지 구조체(50) 및 회로 기판(100)을 포함할 수 있다. 반도체 패키지 구조체(50)는 연결 구조물(200) 및 반도체 패키지(600)를 포함할 수 있다. 반도체 패키지(600)는 제 1 반도체 패키지(300), 제 2 반도체 패키지(400) 및 연결 단자들(500)을 포함할 수 있다. 제 1 반도체 패키지(300)는 회로 기판(100)과 연결 구조물(200) 사이에 배치될 수 있다. 제 1 반도체 패키지(300)는 제 1 패키지 기판(301), 솔더볼들(308), 제 1 반도체 칩(310), 칩 단자들(341), 및 제 1 몰딩막(330)을 포함할 수 있다. 제 1 패키지 기판(301)은 제 2 코어부(302), 제 1 및 제 2 금속 배선들(304a, 304b), 및 제 3 및 제 4 솔더 레지스트막들(306a, 306b)을 포함할 수 있다.
솔더볼들(308)이 연결 구조물(200)과 제 1 패키지 기판(301) 사이에 배치될 수 있다. 솔더볼들(308)은 이너 리드들(204)과 접촉할 수 있다. 제 1 반도체 칩(310)이 제 1 패키지 기판(301)의 타면 상에 배치될 수 있다. 제 1 반도체 칩(310)은 칩 단자들(341)에 의해 제 1 패키지 기판(301) 상에 부착될 수 있다. 즉, 칩 단자들(341)은 제 1 패키지 기판(301)과 제 1 반도체 칩(310) 사이에 배치될 수 있다. 칩 단자들(341)은 제 1 패키지 기판(301)과 제 1 반도체 칩(310) 사이를 전기적으로 연결할 수 있다. 제 1 몰딩막(330)이 제 1 패키지 기판(301)의 타면 상에 배치될 수 있다. 제 1 몰딩막(330)은 제 1 반도체 칩(310)의 측면들 상에 배치되며, 제 1 패키지 기판(301)과 제 1 반도체 칩(310) 사이의 공간을 채울 수 있다. 제 1 몰딩막(330)은 연결 구조물(200)과 물리적으로 이격될 수 있다. 제 1 몰딩막(330)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
제 2 반도체 패키지(400)가 회로 기판(100)과 제 1 반도체 패키지(300) 사이에 배치될 수 있다. 제 2 반도체 패키지(400)는 제 2 패키지 기판(401), 제 2 반도체 칩(320), 본딩 와이어들(403) 및 제 2 몰딩막(405)을 포함할 수 있다. 제 2 패키지 기판(401)은 제 1 패키지 기판(301)과 동일한 막들로 구성될 수 있다. 예를 들어, 제 2 패키지 기판(401)은 코어부, 금속 배선들 및 솔더 레지스트막들을 포함할 수 있다.
제 2 반도체 칩(320)이 제 2 패키지 기판(401)의 일면 상에 배치될 수 있다. 제 2 패키지 기판(401)의 일면은 제 2 패키지 기판(401)의 상면일 수 있다. 제 2 반도체 칩(320)은 접착막에 의해 제 2 패키지 기판(401)의 일면 상에 부착될 수 있다. 본딩 와이어들(403)이 제 2 반도체 칩(320)과 제 2 패키지 기판(401) 사이에 배치되어, 이들 사이를 전기적으로 연결할 수 있다. 본딩 와이어들(403)은 금속 물질(예를 들어, 금)을 포함할 수 있다. 제 2 몰딩막(405)이 제 2 패키지 기판(401)의 일면 상에 배치될 수 있다. 제 2 몰딩막(405)은 제 2 반도체 칩(320) 및 본딩 와이어들(403)을 덮을 수 있다. 제 2 몰딩막(405)은 연결 구조물(200)과 물리적으로 이격될 수 있다. 제 2 몰딩막(405)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
연결 단자들(500)이 제 1 반도체 패키지(300)와 제 2 반도체 패키지(400) 사이에 배치될 수 있다. 연결 단자들(500)은 제 1 몰딩막(330) 내에 배치될 수 있으며, 제 1 패키지 기판(301) 및 제 2 패키지 기판(401)과 접촉할 수 있다. 연결 단자들(500)은 제 1 반도체 패키지(300)와 제 2 반도체 패키지(400) 사이를 전기적으로 연결할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 모듈을 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 설명의 간결함을 위해, 도 1 및 도 2를 참조하여 설명된 동일한 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
도 5를 참조하면, 반도체 모듈(1000)은 반도체 패키지 구조체(50) 및 회로 기판(100)을 포함할 수 있다. 반도체 패키지 구조체(50)는 회로 기판(100) 상에 배치될 수 있다. 반도체 패키지 구조체(50)는 연결 구조물(200) 및 제 1 반도체 패키지(300)를 포함할 수 있다. 제 1 반도체 패키지(300)는 회로 기판(100) 상에 배치될 수 있고, 연결 구조물(200)은 회로 기판(100)과 제 1 반도체 패키지(300) 사이에 배치될 수 있다. 제 1 반도체 패키지(300)는 연결 구조물(200)의 이너 리드들(204) 보다 높은 레벨에 배치될 수 있다. 다시 말해, 제 1 반도체 패키지(300)는 연결 구조물(200)의 (G) 내에 배치되지 않을 수 있다. 솔더볼들(308)은 제 1 패키지 기판(301)과 연결 구조물(200) 사이에 배치되며, 이너 리드들(204)과 접촉할 수 있다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체 모듈의 제조 방법을 나타낸 단면도들이다.
도 6a을 참조하면, 제 1 반도체 패키지(300)를 준비한다. 제 1 반도체 패키지(300)는 제 1 패키지 기판(301), 솔더볼들(308), 제 1 반도체 칩(310), 관통 비아들(313), 제 2 반도체 칩(320), 제 1 본딩 와이어들(323), 및 제 1 몰딩막(330)을 포함할 수 있다.
제 1 패키지 기판(301)은 제 2 코어부(302), 제 1 및 제 2 금속 배선들(304a, 304b), 및 제 3 및 제 4 솔더 레지스트막들(306a, 306b)을 포함할 수 있다. 제 1 패키지 기판(301)에 대한 설명은 도 1 및 도 2를 참조하여 전술하였으므로 생략하도록 한다.
제 1 반도체 칩(310) 및 제 2 반도체 칩(320)이 제 1 패키지 기판(301)의 일면에 대향하는 타면 상에 차례로 실장될 수 있다. 제 1 반도체 칩(310)은 제 1 패키지 기판(301)의 타면 상에 접착막에 의해 접착되어 제 1 패키지 기판(301)에 고정될 수 있다. 제 1 반도체 칩(310)은 관통 비아들(313)을 포함할 수 있다. 관통 비아들(313)은 제 1 반도체 칩(310) 내에 형성될 수 있다. 관통 비아들(313)은 제 1 패키지 기판(301)과 제 1 반도체 칩(310) 사이를 전기적으로 연결할 수 있다. 제 2 반도체 칩(320)은 접착막에 의해 제 1 반도체 칩(310) 상에 고정될 수 있다. 제 1 본딩 와이어들(323)이 제 2 반도체 칩(320)과 제 1 패키지 기판(301) 사이에 형성될 수 있다. 제 1 본딩 와이어들(323)은 제 2 반도체 칩(320)에서 제 2 금속 배선들(304b)로 연결되도록 형성되어, 제 2 반도체 칩(320)과 제 1 패키지 기판(301) 사이를 전기적으로 연결할 수 있다.
제 1 몰딩막(330)이 제 1 및 제 2 반도체 칩들(310, 320), 및 제 1 본딩 와이어들(323)을 덮도록 형성될 수 있다. 제 1 몰딩막(330)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있다.
솔더볼들(308)이 제 1 패키지 기판(301)의 일면 상에 형성될 수 있다. 솔더볼들(308)은 제 1 금속 배선들(304a)과 접촉하여 이들과 전기적으로 연결될 수 있다. 솔더볼들(308)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Tin), 니켈(Ni) 및 금(Au) 중 적어도 하나를 포함할 수 있다. 솔더볼들(308)은 다중층 또는 단일층으로 형성될 수 있다. 솔더볼들(308)은 솔더링 공정으로 제 1 금속 배선들(304a) 상에 형성될 수 있다. 솔더링 공정은 제 1 금속 배선들(304a) 상에 금속막들을 형성하고, 금속막들에 리플로우(reflow) 공정을 수행할 수 있다. 금속막들이 리플로우되면, 금속막들이 액상으로 변화될 수 있고, 금속막들은 비드(bead) 형태의 솔더볼들(308)로 형성될 수 있다.
도 6b을 참조하면, 연결 구조물(200)이 제 1 반도체 패키지(300) 상에 형성될 수 있다. 연결 구조물(200)은 중앙 패드(202), 이너 리드들(204) 및 아웃터 리드들(206)을 포함할 수 있다. 이너 리드들(204)은 중앙 패드(202)를 둘러쌀 수 있다. 각 아웃터 리드들(206)은 이너 리드들(204) 각각에 물리적 및 전기적으로 연결될 수 있다. 이너 리드들(204)은 아웃터 리드들(206) 사이에 배치될 수 있다. 연결 구조물(200)을 제 1 반도체 패키지(300) 상에 형성하는 것은 이너 리드들(204)이 솔더볼들(308)과 맞닿도록 연결 구조물(200)을 제 1 반도체 패키지(300) 상에 배치시키고, 솔더볼들(308)을 용융시키거나 및/또는 솔더볼들(308)과 이너 리드들(204) 사이를 물리적인 힘을 가하여 솔더볼들(308)과 이너 리드들(204)을 접합하고, 서로 물리적으로 연결된 중앙 패드(202)의 모서리 부분들에 연결된 바들(bars, 202a) 및 아웃터 리드들(206)을 트리밍 공정을 통해 분리하는 것을 포함할 수 있다. 연결 구조물(200)은 예를 들어, 구리(Cu), 니켈(Ni), 철(Fe), 알루미늄(Al), 텅스텐(W), 은(Ag), 또는 금(Au)과 같은 금속 또는 이들의 합금을 포함할 수 있다.
도 6c를 참조하면, 연결 구조물(200)에 포밍 공정(forming process)을 수행하여, 아웃터 리드들(206)을 구부릴 수 있다. 포밍 공정은 아웃터 리드들(206)을 구부리기 위해 외부의 기계적인 힘을 아웃터 리드들(206)에 가하는 공정이다. 이에 따라, 아웃터 리드들(206)은 구부러지고, 이너 리드들(204)과 중앙 패드(202)가 배치된 연결 구조물(200)의 일부는 돌출된 형상을 가질 수 있다. 아웃터 리드들(206)은 경사면들(206a)을 가질 수 있다.
다른 실시예에 있어서, 도면에 도시된 것과 달리, 제 1 반도체 패키지(300)은 이미 구부러진 상태의 아웃터 리드들(206)을 갖는 연결 구조물(200) 상에 부착될 수 있다.
다시 도 2를 참조하면, 제 1 반도체 패키지(300)가 부착된 연결 구조물(200)을 회로 기판(100) 상에 실장할 수 있다. 회로 기판(100)은 제 1 코어부(101), 제 1 회로 배선(103a), 제 2 회로 배선들(103b), 절연막들(105) 및 제 1 및 제 2 솔더 레지스트막들(107a, 107b)을 포함할 수 있다. 회로 기판(100)에 대한 설명은 도 1 및 도 2를 참조하여 전술하였으므로 생략하도록 한다. 아웃터 리드들(206)이 제 1 회로 배선(103a) 상에 부착될 수 있다. 아웃터 리드들(206) 및 제 1 회로 배선(103a)은 서로 접촉할 수 있다. 도면에 도시하지 않았지만, 제 1 회로 배선(103a) 상에 도포된 솔더 물질을 통해 아웃터 리드들(206) 및 제 1 회로 배선(103a)이 서로 접촉 및 부착될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 회로 기판;
    상기 회로 기판 상에 배치되는 제 1 반도체 패키지; 및
    상기 회로 기판 상에 배치되고, 상기 회로 기판과 상기 제 1 반도체 패키지 사이를 연결하는 연결 구조물을 포함하되,
    상기 제 1 반도체 패키지는 제 1 패키지 기판을 포함하고,
    상기 연결 구조물과 상기 회로 기판 간의 열팽창 계수 차이는 상기 회로 기판과 상기 제 1 패키지 기판 간의 열팽창 계수 차이보다 작은 반도체 모듈.
  2. 제 1 항에 있어서,
    상기 연결 구조물은 구리(Cu), 알루미늄(Al), 니켈(Ni), 철(Fe), 텅스텐(W), 은(Ag), 금(Au) 또는 이들의 합금을 포함하는 반도체 모듈.
  3. 제 1 항에 있어서,
    상기 회로 기판은 회로 배선을 포함하되,
    상기 연결 구조물은 상기 회로 배선의 물질과 동일한 물질을 포함하는 반도체 모듈.
  4. 제 1 항에 있어서,
    상기 연결 구조물은 아웃터 리드들, 및 상기 아웃터 리드들 사이에 배치되며 이들과 각각 연결되는 이너 리드들을 포함하고,
    상기 아웃터 리드들은 상기 회로 기판과 접촉하는 반도체 모듈.
  5. 제 4 항에 있어서,
    상기 이너 리드들은 서로 교차하는 제 1 및 제 2 방향들로 배열되고,
    상기 아웃터 리드들은 상기 제 1 방향으로 연장하고,
    상기 아웃터 리드들은 상기 제 2 방향으로 서로 이격 배치된 반도체 모듈
  6. 제 4 항에 있어서,
    상기 제 1 반도체 패키지는 상기 회로 기판과 상기 연결 구조물 사이에 배치되는 반도체 모듈.
  7. 제 6 항에 있어서,
    상기 제 1 반도체 패키지는:
    상기 제 1 패키지 기판의 일면 상에 배치되는 솔더볼들; 및
    상기 제 1 패키지 기판의 상기 일면에 대향하는 타면 상에 배치되는 제 1 반도체 칩을 더 포함하되,
    상기 솔더볼들은 상기 이너 리드들과 접촉하는 반도체 모듈.
  8. 제 7 항에 있어서,
    상기 제 1 반도체 패키지는:
    상기 제 1 반도체 칩 상에 배치된 제 2 반도체 칩;
    상기 제 1 반도체 칩을 관통하며, 상기 제 1 반도체 칩 및 상기 제 1 패키지 기판 사이를 연결하는 관통 비아들;
    상기 제 2 반도체 칩과 상기 제 1 패키지 기판 사이를 연결하는 본딩 와이어들; 및
    상기 제 1 및 제 2 반도체 칩들을 덮는 제 1 몰딩막을 더 포함하는 반도체 모듈.
  9. 제 7 항에 있어서,
    상기 제 1 반도체 패키지는:
    상기 제 1 반도체 칩 상에 배치된 제 2 반도체 칩;
    상기 제 1 반도체 칩과 상기 제 1 패키지 기판 사이를 연결하는 제 1 본딩 와이어들;
    상기 제 2 반도체 칩과 상기 제 1 패키지 기판 사이를 연결하는 제 2 본딩 와이어들; 및
    상기 제 1 및 제 2 반도체 칩들을 덮는 제 1 몰딩막을 더 포함하는 반도체 모듈.
  10. 제 7 항에 있어서,
    상기 제 1 반도체 패키지는:
    상기 제 1 반도체 칩과 상기 제 1 패키지 기판 사이의 칩 단자들; 및
    상기 제 1 반도체 칩의 측벽들 상의 제 1 몰딩막을 더 포함하고,
    상기 반도체 모듈은 상기 제 1 반도체 패키지와 상기 회로 기판 사이의 제 2 반도체 패키지; 및
    상기 제 1 반도체 패키지와 상기 제 2 반도체 패키지 사이의 연결 단자들을 더 포함하되,
    상기 제 2 반도체 패키지는:
    제 2 패키지 기판;
    상기 제 2 패키지 기판의 일면 상의 제 2 반도체 칩;
    상기 제 2 패키지 기판과 상기 제 2 반도체 칩 사이를 연결하는 본딩 와이어들; 및
    상기 제 2 반도체 칩을 덮는 제 2 몰딩막을 포함하는 반도체 모듈.
  11. 제 4 항에 있어서,
    상기 연결 구조물은 상기 회로 기판과 상기 제 1 반도체 패키지 사이에 배치되고,
    상기 제 1 반도체 패키지는 상기 제 1 패키지 기판의 일면 상에 배치되는 솔더볼들을 더 포함하되,
    상기 아웃터 리드들은 상기 회로 기판과 접촉하고,
    상기 이너 리드들은 상기 솔더볼들과 접촉하는 반도체 모듈.
  12. 제 1 항에 있어서,
    상기 연결 구조물은 단일막으로 이루어진 반도체 모듈.
  13. 아웃터 리드들 및 상기 아웃터 리드들 사이에 배치되는 이너 리드들을 포함하는 연결 구조물; 및
    상기 연결 구조물 상에 배치되는 반도체 패키지, 상기 반도체 패키지는 패키지 기판, 상기 패키지 기판의 일면 상의 솔더볼들, 및 상기 패키지 기판의 상기 일면에 대향하는 타면 상의 반도체 칩을 포함하되,
    상기 이너 리드들은 상기 솔더볼들과 접촉하는 반도체 패키지 구조체.
  14. 제 13 항에 있어서,
    상기 아웃터 리드들은 상기 이너 리드들에 각각 연결되고,
    상기 이너 리드들은 서로 교차하는 제 1 및 제 2 방향들로 배열되고,
    상기 아웃터 리드들은 상기 제 1 방향으로 연장하고,
    상기 아웃터 리드들은 상기 제 2 방향으로 서로 이격 배치된 반도체 패키지 구조체.
  15. 제 13 항에 있어서,
    상기 아웃터 리드들은 상기 이너 리드들로부터 구부러지고,
    상기 연결 구조물은 상기 아웃터 리드들로 둘러싸인 함몰부를 갖되,
    상기 반도체 패키지는 상기 함몰부 내에 배치되는 반도체 패키지 구조체.
  16. 제 13 항에 있어서,
    상기 연결 구조물은 구리(Cu), 알루미늄(Al), 니켈(Ni), 철(Fe), 텅스텐(W), 은(Ag), 금(Au) 또는 이들의 합금을 포함하는 반도체 패키지 구조체.
  17. 제 13 항에 있어서,
    상기 연결 구조물은 단일막으로 이루어진 반도체 패키지 구조체.
  18. 제 13 항에 있어서,
    상기 반도체 패키지는 상기 패키지 기판의 상기 타면 상에 배치되는 몰딩막을 더 포함하되,
    상기 몰딩막은 상기 연결 구조물과 물리적으로 이격되는 반도체 패키지 구조체.
  19. 회로 기판; 및
    상기 회로 기판 상의 반도체 패키지 구조체를 포함하되,
    상기 반도체 패키지 구조체는:
    아웃터 리드들 및 상기 아웃터 리드들 사이에 배치되는 이너 리드들을 포함하는 연결 구조물; 및
    상기 연결 구조물 상에 배치되는 반도체 패키지, 상기 반도체 패키지는 패키지 기판, 상기 패키지 기판의 일면 상의 솔더볼들, 및 상기 패키지 기판의 상기 일면에 대향하는 타면 상의 반도체 칩을 포함하되,
    상기 이너 리드들은 상기 솔더볼들과 접촉하고,
    상기 아웃터 리드들은 상기 회로 기판과 접촉하는 반도체 모듈.
  20. 제 19 항에 있어서,
    상기 연결 구조물과 상기 회로 기판 간의 열팽창 계수 차이는 상기 회로 기판과 상기 패키지 기판 간의 열팽창 계수 차이보다 작은 반도체 모듈.


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