KR19990054283A - 적층형 멀티 칩 모듈 - Google Patents

Abstract

본 발명은 적층형 멀티 칩 모듈에 관한 것으로, 적어도 3매 이상의 칩 서브스트레이트를 상하로 적층하여서된 멀티 칩 조립체와, 상기 멀티 칩 조립체의 상하면에 각각 부착되며 외부연결단자인 다수의 컨택트 핀이 일측변부에 일정 간격으로 배열됨과 아울러 상기 컨택트 핀과 연결되는 회로 패턴을 갖는 상,하기판을 포함하여 구성되며, 상기 멀티 칩 조립체는 각각의 칩 서브스트레이트에 칩 패드로부터 일측 가장자리로 이어지는 금속 배선이 형성되어 절연막의 개재하에 적층되고, 각각의 칩 서브스트레이트에 형성된 금속 배선과 상,하기판의 회로 패턴이 금속 배선으로 연결되어 구성된 것을 특징으로 한다. 여기서, 상기 멀티 칩 조립체의 양측에는 칩 서브스트레이트의 보호 및 수분 침투를 방지하기 위한 보호막이 형성되고, 배선 연결부위에는 절연막이 라미네이션된다. 이러한 적층형 멀티 칩 모듈은, 수개의 베어 칩을 적층하여 모듈화한 것으로, 별도의 기판을 필요로 하지 않으며, 시스템의 마더 보드상에 작접 꽂아 장착할 수 있다. 또 기존의 모듈에 비하여 보다 많은 수의 칩을 적층하여 구성할 수 있으므로 디바이스의 밀도 및 메모리 용량을 증대시킬 수 있고, 또 램 칩과 로직 칩을 교대로 적층하는 것에 의하여 다기능의 모듈을 쉽게 구성할 수 있다.

Description

적층형 멀티 칩 모듈

본 발명은 칩 모듈(Chip module)에 관한 것으로, 특히 여러개의 베어 칩을 상,하로 적층하고, 적층 칩의 상,하부에 컨택트 핀을 갖는 기판을 부착하여 시스템의 마더 보드에 직접 꽂아 장착할 수 있는 적층형 멀티 칩 모듈에 관한 것이다.

모듈이란, 여러개의 칩이나 패키지를 하나의 소형 기판에 마운팅하여 일체화시킨 것으로, 디바이스의 밀도 및 용량을 증대시킬 수 있다. 이러한 모듈은 소형 기판의 일측변부에 마련된 패드를 마더 보드상에 설치되어 있는 소켓에 끼워 전기적으로 연결되도록 장착된다.

상기와 같은 모듈의 전형적인 한 예가 도 1에 나타나 있는 바, 이를 간단히 살펴보면 다음과 같다.

도면에서 참조 부호 1은 패키지 이고, 2는 기판이다. 도시된 바와 같이, 상기 패키지(1)는 그의 아웃리드(1a)가 기판(2)에 납땜되는 것에 의하여 마운팅되어 구성된다. 도면에서는 하나의 패키지가 기판에 마운팅된 것을 도시하고 있으나, 실제 4개 내지 5개, 또는 그 이상의 패키지가 기판에 마운팅되어 구성되는 것이 보통이며, 상기 기판(2)의 일측변부에는 전기적인 접속을 위한 패드가 형성되어 시스템의 마더 보드에 설치된 소켓 등에 꽂아 장착할 수 있도록 되어 있으나, 도면에서는 도시를 생략하고 있다.

이와 같이 이루어지는 모듈은 여러개의 패키지를 하나의 소형 기판에 마운팅하여 일체화함으로써 마더 보드상에서 차지하는 실장면적을 줄이면서도 그 용량은 소형 기판에 마운팅된 패키지 수만큼 증대시킬 수 있다. 따라서 시스템의 소형화에 큰 기여를 하게 된다.

그러나, 상기한 바와 같은 일반적인 모듈은, 여러개의 패키지를 기판에 마운팅하여 모듈화 하는데, 풋 프린트(Foot print)가 너무 커서 시스템을 소형화하는데 어려움이 있고, 또한 패키지를 소형 기판에 실장함에 있어서 솔더 조인트 크랙 및/또는 팝콘 크랙이 발생됨으로써 디바이스의 신뢰성이 저하되는 문제가 있었다.

또한, 종래의 모듈은 패키지의 크기가 점점 축소됨에 따라 PCB 모듈 제작시 비어 홀 제작에 어려움이 있고 디자인 룰(Design rule)의 제한 때문에 제조 비용이 상승하는 문제도 있었다.

본 발명은 상기와 같은 문제를 해소하기 위하여 안출한 것으로, 여러개의 베어 칩 스트립을 상,하로 적층하여 모듈화함으로써 별도의 소형 기판에 마운팅할 필요가 없어, 종래와 같은 솔더 조인트 크랙 및 팝콘 크랙 등의 발생 여지가 없고, 크기를 작게하면서도 밀도 및 용량을 대폭 증대시킬 수 있는 적층형 멀티 칩 모듈을 제공하는데 그 목적이 있다.

도 1은 종래 PCB 기판을 이용한 칩 모듈의 한 예를 보인 단면도.

도 2는 본 발명에 의한 적층형 멀티 칩 모듈의 구조를 보인 사시도.

도 3은 도 2의 정면도.

도 4a 및 4b는 웨이퍼 상태에서 하나의 칩을 발췌하여 보인 평면도 및 단면도.

도 5는 칩 위에 제 1 절연막을 형성한 상태의 단면도.

도 6은 제 1 절연막의 패드 부분을 에칭하여 오픈시킨 상태의 단면도.

도 7a 및 7b는 제 1 절연막의 오픈 부위에 금속 배선을 형성한 상태의 단면도 및 평면도.

도 8은 금속 배선이 형성된 칩 위에 제 2 절연막을 형성한 상태의 단면도.

도 9는 도 8까지의 공정을 거친 웨이퍼의 평면도.

도 10은 도 9의 웨이퍼 상태에서 소잉된 3개의 칩을 적층한 상태의 사시도.

도 11은 도 10에 나타낸 적층 칩의 상,하면에 기판을 부착한 상태의 사시도.

도 12는 상,하기판이 부착된 칩의 양측에 보호판이 설치된 상태의 사시도.

(도면의 주요 부분에 대한 부호의 설명)

10;멀티 칩 조립체 11,12,13;칩 서브스트레이트

11a;칩 11b;칩 패드

11c;금속 배선 14;제 1 절연막

15;제 2 절연막 16;배선 연결용 금속 배선

20,20';상,하기판 21;컨택트 핀

22;회로 패턴 30;보호막

상기와 같은 본 발명의 목적에 따라, 적어도 3매 이상의 칩 서브스트레이트를 상하로 적층하여서된 멀티 칩 조립체와, 상기 멀티 칩 조립체의 상하면에 각각 부착되며 외부연결단자인 다수의 컨택트 핀이 일측변부에 일정 간격으로 배열됨과 아울러 상기 컨택트 핀과 연결되는 회로 패턴을 갖는 상,하기판을 포함하여 구성되며, 상기 멀티 칩 조립체는 각각의 칩 서브스트레이트에 칩 패드로부터 일측 가장자리로 이어지는 금속 배선이 형성되어 절연막의 개재하에 적층되고, 각각의 칩 서브스트레이트에 형성된 금속 배선과 상,하기판의 회로 패턴이 금속 배선으로 연결되어 구성된 것을 특징으로 하는 적층형 멀티 칩 모듈이 제공된다.

여기서, 상기 멀티 칩 조립체의 양측에는 칩 서브스트레이트의 보호 및 수분 침투를 방지하기 위한 보호막이 형성되고, 각 칩 서브스트레이트의 배선 연결부위에는 절연막이 라미네이션되어 구성된다.

이와 같은 본 발명에 의한 적층형 멀티 칩 모듈은, 수개의 베어 칩을 적층하여 모듈화한 것으로, 별도의 기판을 필요로 하지 않으며, 시스템의 마더 보드상에 작접 꽂아 장착할 수 있다. 또한, 기존의 모듈에 비하여 보다 많은 수의 칩을 적층하여 구성할 수 있으므로 밀도 및 메모리 용량을 증대시킬 수 있고, 또 램 칩과 로직 칩을 교대로 적층하는 것에 의하여 다기능을 갖는 모듈을 구성할 수도 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.

도 2는 본 발명에 의한 적층형 멀티 칩 모듈의 구조를 보인 사시도 이고, 도 3은 도 2의 정면도로서, 도면에서 참조 부호 10은 멀티 칩 조립체, 20 및 20'는 상,하기판, 30은 보호막이다.

도시된 바와 같이, 상기 멀티 칩 조립체(10)는 3개의 칩 서브스트레이트(11)(12)(13)가 접착 테이프 또는 접착 수지(도시되지 않음)에 의해 상,하로 적층되어 이루어져 있다. 도면에서는 3개의 칩 서브스트레이트가 적층된 예를 도시하고 있으나, 이를 꼭 한정하는 것은 아니며, 4개를 적층할 수도 있고, 그 이상으로 적층할 수도 있다.

상기 상,하기판(20)(20')은 멀티 칩 조립체(10)의 상,하부에 각각 부착되어 있으며, 보호막(30)은 멀티 칩 조립체(10)의 양측에 형성되어 있다. 여기서 상기 보호막(30)은 폴리이미드계열의 수지를 인캡슐레이션하는 것에 의하여 성형되며, 이러한 보호막(30)은 칩 서브스트레이트(11)(12)(13)를 보호함과 아울러 외부로부터의 수분 침투를 방지할 목적으로 형성되어 있다.

이하, 각각의 구성 부품을 첨부한 도 4 내지 도 12를 참조하여 구체적으로 살펴본다.

첨부한 도 4a 및 4b는 웨이퍼 상태에서 하나의 칩을 발췌하여 보인 평면도 및 단면도, 도 5는 칩 위에 제 1 절연막을 형성한 상태의 단면도, 도 6은 제 1 절연막의 패드 부분을 에칭하여 오픈시킨 상태의 단면도, 도 7a 및 7b는 제 1 절연막의 오픈 부위에 금속 배선을 형성한 상태의 단면도 및 평면도, 도 8은 금속 배선이 형성된 칩 위에 제 2 절연막을 형성한 상태의 단면도이다. 그리고, 도 9는 도 8까지의 공정을 거친 웨이퍼의 평면도, 도 10은 도 9의 웨이퍼 상태에서 소잉된 3개의 칩을 적층한 상태의 사시도, 도 11은 도 10에 나타낸 적층 칩의 상,하면에 기판을 부착한 상태의 사시도, 도 12는 상,하기판이 부착된 칩의 양측에 보호판이 설치된 상태의 사시도이다.

도시된 바와 같이, 상기 멀티 칩 조립체(10)를 이루는 각각의 칩 서브스트레이트(11)(12)(13)는 적어도 3개의 칩(11a)을 포함하고 있다. 그리고 각각의 칩 서브스트레이트(11)(12)(13)에는 칩 패드(11b)로부터 가장자리에 이르는 금속 배선(11c)이 각각 형성되어 있다. 여기서 상기 다수의 금속 배선(11c)은 제 1 절연막(14)에 의해 이웃하는 배선끼리 절연되어 있고, 그 상부에 형성된 제 2 절연막(15)에 의해 외부로부터 보호되어 있다. 상기 금속 배선(11c)은 구리, 알루미늄, 크롬 및 니켈 등을 스퍼터링법을 이용하여 증착, 형성할 수 있으며, 그 단부는 칩 서브스트레이트의 측면으로 노출되어 있다. 이와 같이 노출된 금속 배선(11c)의 단부는 칩 서브스트레이트(11)(12)(13)의 적층후 별도의 금속 배선(16)에 의해 서로 전기적으로 연결된다. 상기 제 1 절연막(14)과 제 2 절연막(15)은 폴리이미드 계열의 절연제를 스핀 코팅하는 것에 의하여 형성할 수 있다.

한편, 상기한 상,하기판(20)(20')은 칩 서브스트레이트(11)(12)(13)의 길이보다 약간 큰 길이로 형성되어 있으며, 2mm 이하의 두께를 가진다. 그리고 일측변부에는 외부연결단자인 수개의 컨택트 핀(21)이 일정 간격을 유지하여 배열되어 있고, 이 컨택트 핀(21)과 연결되는 소정의 회로 패턴(22)을 가지고 있다. 여기서 상기 회로 패턴(22)은 컨택트 핀(21)의 반대측면으로 노출되어 있으며, 이와 같이 노출된 호로 패턴(22)의 단부는 상기한 금속 배선(16)에 의해 안쪽의 칩 서브스트레이트(11)(12)(13)에 형성되어 있는 금속 배선(11c)과 전기적으로 연결되어 있다.

그리고, 구체적으로 도시하지는 않았으나, 상기 칩 서브스트레이트(11)(12)(13)의 금속 배선(11c)과 상,하기판(20)(20')의 회로 패턴(22)을 전기적으로 연결하는 금속 배선(16) 부위에는 절연막이 형성되어, 금속 배선 연결 부위를 절연 및 보호하고 있다.

즉, 본 발명은 개개의 칩을 별도로 패키징 하지 않고, 베어 칩 상태로 적층한 후, 적층 칩의 상,하부에 컨택트 핀을 갖는 상,하기판을 부착하고, 상기 칩에 형성된 금속 배선과 상,하기판의 회로 패턴을 별도의 금속 배선으로 연결하여 전기적인 신호 전달 경로를 가지도록 구성한 것으로써, 이러한 본 발명에 의한 적층형 멀티 칩 모듈의 제작방법을 구체적으로 살펴보면 다음과 같다.

먼저, 웨이퍼의 전면에 걸쳐 폴리이미드계열의 절연제를 코팅하여 일정 두께의 제 1 절연막을 형성한다. 여기서 웨이퍼는 소정의 단위 공정을 거쳐 소자가 형성된 것을 말한다. 그런 다음 상기 제 1 절연막의 칩 패드 부위를 에칭하여 오픈시키고, 오픈 부위에 금속을 스퍼터링하여 금속 배선을 형성한다. 그런 다음 금속 배선이 형성된 웨이퍼의 전면에 걸쳐 다시 절연제를 코팅하여 제 2 절연막을 형성한다. 이와 같은 공정이 도 4 내지 도 8에 잘 나타나 있다.

도 8까지의 공정을 마친 후, 소잉 공정을 진행하여 개개의 칩 서브스트레이트(11)(12)(13)로 분리하는 바, 이 때 도 9에 나타낸 바와 같이, 적어도 3개의 칩이 포함하도록 절단하여 칩 서브스트레이트를 형성한다. 여기서 하나의 칩 서브스트레이트에 포함되는 칩은 도면과 같이 3개일 수도 있고, 4개 또는 그 이상일 수도 있다.

이후, 상기와 같이 분리된 각각의 칩 서브스트레이트(11)(12)(13)를 접착제를 매개로 상,하로 적층하여 멀티 칩 조립체(10)를 구성한다.

그런 다음 멀티 칩 조립체(10)의 양면에 상,하기판(20)(20')을 부착한 후, 멀티 칩 조립체(10)의 양쪽 공간부에 폴리이미드계열의 수지를 인캡슐레이션하여 보호막(30)을 형성한다.

멀티 칩 조립체(10)의 양쪽 공간부를 인캡슐레이션한 후, 칩 서브스트레이트(11)(12)(13)의 금속 배선 끝단이 상,하기판(20)(20')의 회로 패턴(22)과 연결되도록 금속 배선(16) 공정을 진행한 후, 폴리이미드계열의 수지로 표면을 라미네이션하여 배선 보호용 절연막을 형성한다. 이와 같은 공정을 진행하여 완성된 멀티 칩 모듈이 도 12에 나타나 있다.

한편, 본 발명에 의한 적층형 멀티 칩 모듈을 구성함에 있어서, 각각의 칩 서브스트레이트는 모두 램 칩으로 구성할 수 있고, 또 모두 로직 칩으로 구성할 수도 있으며, 하나는 램 칩으로, 다른 하나는 로직 칩으로 구성할 수도 있다. 이 때 모두 램 칩으로 구성하는 경우는 메모리 용량을 대폭 증대시킬 수 있고, 램 칩과 로직 칩을 적층하여 구성하는 경우에는 다기능을 갖는 모듈을 구성할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 적층형 멀티 칩 모듈은, 수개의 베어 칩을 적층하여 모듈화한 것으로, 별도의 기판을 필요로 하지 않으며, 시스템의 마더 보드상에 작접 꽂아 장착할 수 있다. 따라서 종래와 같은 솔더 조인트 크랙 및 팝콘 크랙 발생 여지가 없으므로 신뢰성을 향상시킬 수 있고, 또 칩을 패키징하지 않고 베어 칩 상태로 적층하므로 제작 시간을 단축할 수 있을 뿐만 아니라 크기를 최소화할 수 있다. 즉 시스템의 소형화에 큰 기여를 할 수 있다.

또한, 본 발명에 의한 적층형 멀티 칩 모듈은 기존의 모듈에 비하여 보다 많은 수의 칩을 적층하여 구성할 수 있으므로 디바이스의 밀도 및 메모리 용량을 증대시킬 수 있고, 또 램 칩과 로직 칩을 교대로 적층하는 것에 의하여 다기능의 모듈을 쉽게 구성할 수 있다.

이상에서는 본 발명에 의한 적층형 멀티 칩 모듈을 실시하기 위한 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

1. 적어도 3매 이상의 칩 서브스트레이트를 상하로 적층하여서된 멀티 칩 조립체와, 상기 멀티 칩 조립체의 상하면에 각각 부착되며 외부연결단자인 다수의 컨택트 핀이 일측변부에 일정 간격으로 배열됨과 아울러 상기 컨택트 핀과 연결되는 회로 패턴을 갖는 상,하기판을 포함하여 구성되며, 상기 멀티 칩 조립체는 각각의 칩 서브스트레이트에 칩 패드로부터 일측 가장자리로 이어지는 금속 배선이 형성되어 절연막의 개재하에 적층되고, 각각의 칩 서브스트레이트에 형성된 금속 배선과 상,하기판의 회로 패턴이 금속 배선으로 연결되어 구성된 것을 특징으로 하는 적층형 멀티 칩 모듈.
2. 제 1 항에 있어서, 상기 멀티 칩 조립체의 양측에는 칩 서브스트레이트의 보호 및 수분 침투를 방지하기 위한 보호막이 형성되고, 각 칩 서브스트레이트의 배선 연결부위에는 절연막이 라미네이션된 것을 특징으로 하는 적층형 멀티 칩 모듈.
3. 제 2 항에 있어서, 상기 보호막 및 절연막은 폴리이미드계열의 수지로 형성된 것을 특징으로 하는 적층형 멀티 칩 모듈.
4. 제 2 항에 있어서, 상기 멀티 칩 조립체를 이루는 적어도 3개 이상의 칩 서브스트레이트는 램 칩 및/또는 로직 칩인 것을 특징으로 하는 적층형 멀티 칩 모듈.
5. 제 4 항에 있어서, 상기 칩 서브스트레이트는 적어도 3개 이상의 칩을 포함하고 있는 것을 특징으로 하는 적층형 멀티 칩 모듈.
6. 제 1 항에 있어서, 상기 상,하기판의 두께는 2mm 이하인 것을 특징으로 하는 적층형 멀티 칩 모듈.