CN100505008C - 显示装置和含显示装置的电子设备 - Google Patents

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Abstract

在采用多线路驱动法的显示装置方面研究了数据线驱动电路及扫描线驱动电路等的结构，提高了显示装置的显示质量。例如，备有2帧的帧存储器(252)，按每1帧切换这些存储器的输入输出。在只使用1帧的存储器的情况下，将对应于同时驱动的扫描线数的数据集中起来同时写入。因此能防止显示质量的下降。用ROM(262)构成数据线驱动电路中的译码器。因此能简化数据线驱动电路的结构。在无助于图象显示的期间内使供给各数据线的电压固定。因此能防止交叉失真。在扫描线驱动电路(2200)中，将选择扫描线所必要的数据和确定供给扫描线的电压所必要的数据分开处理。因此能简化扫描线驱动电路的结构。在周期性地改变扫描电压图形的情况下，扫描线驱动电路和数据线驱动电路互相传送有关扫描电压图形的信息。

Description

显示装置和含显示装置的电子设备
本发明是发明名称为“显示装置、显示装置的驱动方法及电子设备”、于1995年11月17日提交的申请号为95191996.2的中国申请的分案申请。
技术领域
本发明涉及显示装置、显示装置的驱动方法及电子设备，尤其涉及同时选择扫描线中的h条(h为2以上的整数)扫描线进行显示的采用所谓多线路驱动法的显示装置及其驱动方法。
背景技术
简单矩阵式液晶显示装置与活动矩阵式液晶显示装置相比较，由于在底板上不需要使用价格贵的开关元件因而成本低廉，所以被广泛地应用于便携式个人计算机的监视器等。
以降低这种简单矩阵式液晶显示装置的驱动电压、提高其显示品质为目的，已提出了所谓多线路驱动法。
有关多线路驱动法的文献例如有：
①“A GENERALIZED ADDRESSING TECHNEQUE FORRMS RESPONDING MATRIX LCDS，1988 INTERNATIONALDISPLAY RESEARCH CONFERENCE P80～P85”
②“日本国特许公开公报，平成5年第46127号公报”
③“日本国特许公开公报，平成5年第100462号公报”
④“日本国特许公开公报，平成6年第4049号公报”
本发明者对采用多线路驱动法的液晶显示装置的数据线驱动电路、扫描线驱动电路及与它们有关的电路进行了各种研究，结果弄清了现有电路的问题。
本发明就是根据上述本发明者的研究结果开发的。
发明内容
本发明的目的之一是提供一种失真小的能进行自然显示的采用多线路驱动法的显示装置。
本发明的另一目的是简化采用多线路驱动法的显示装置的数据线驱动电路中的译码器的结构。
本发明的另一目的是防止在无助于图象显示期间产生交叉失真现象，防止采用多线路驱动法的显示装置的显示品质下降。
本发明的另一目的是简化采用多线路驱动法的显示装置的扫描线驱动电路的结构。
本发明的另一目的是抑制1帧期间液晶面板的亮度变化，防止图象闪烁。
在采用多线路驱动法的本发明的显示装置中，数据线驱动电路的构成要素之一的帧存储器最好至少由第1RAM和第2RAM构成，在某帧期间将第1RAM作为读出数据用，将第2RAM作为写入数据用，在下一帧将读出和写入反过来用，每变1帧将读出用存储器和写入用存储器互相交替使用。
因此在决定供给数据线的电压时，属于不同帧期间的图象数据怎么也不会混在一起，能实现正确的显示。
在只使用一个帧存储器的实施形态中，最好将与同时驱动的扫描线数对应数量的图象数据同时写入帧存储器。
因此为了确定供给数据线的电压，在必要的多个图象数据的一部分中不会混入属于不同帧期间的图象数据，其结果是能防止在显示图象的局部形成不需要的条纹状图样，能防止图象品质下降。
利用上述结构可进行失真小的自然显示，能实现采用多线路驱动法的显示装置。
另外，在采用多线路驱动法的本发明的显示装置中，最好用ROM构成对确定供给数据线的电压进行处理用的译码器。
这样就能简化译码器的结构，IC化后能大幅度减小芯片面积。
另外，在采用多线路驱动法的本发明的显示装置中，最好设置在无助于图象显示期间使供给数据线的电压固定的电路。所谓“无助于图象显示期间”是指回扫期间或检测触摸式面板上的触摸位置期间。
这样能防止在无助于图象显示期间产生交叉失真现象，能防止采用多线路驱动法的显示装置的显示品质下降。
另外，在采用多线路驱动法的本发明的显示装置中，最好在扫描线驱动电路中将选择扫描线所必要的数据同确定供给扫描线的电压所必要的数据分开处理。
这样能大幅度减少移位寄存器的级数。即，当同时驱动的扫描线数为“h”、扫描线的总数为“n”时，所需要的移位寄存器的级数为“n/h”就可以了。因此能达到简化采用多线路驱动法的显示装置的扫描线驱动电路的结构的目的。
另外，采用多线路驱动法的本发明的显示装置在1帧期间内周期性地改变扫描电压图形(也称为选择电压图形)时，扫描线驱动电路和数据线驱动电路可互相处理有关扫描电压图形的信息。
因此，只要将有关扫描电压图形的信息输入扫描线驱动电路或数据线驱动电路两者之一即可，显示装置的控制容易。
按照本发明，提供了一种显示装置，它具有矩阵式面板、扫描线驱动电路及数据线驱动电路，上述矩阵式面板有多条扫描线、多条数据线、以及利用扫描信号和数据信号进行驱动的显示元件；上述扫描线驱动电路同时选择多条上述扫描线后施加有规定的选择电压图形的扫描电压；上述数据线驱动电路根据上述选择电压图形和表示上述矩阵式面板的显示元件的通/断的显示数据的比较结果，确定加在上述数据线上的电压，并将该确定了的电压加在上述数据线上，该显示装置的特征在于：设有多个存储上述显示数据的帧存储器，从这些多个帧存储器中的一个读出属于第1帧期间的显示数据，并将属于第2帧期间的显示数据写入上述多个帧存储器中的与前一个存储器不同的另一存储器中，上述两种动作是并行进行的。
按照本发明，还提供了一种显示装置，它具有矩阵式面板、扫描线驱动电路及数据线驱动电路，上述矩阵式面板有多条扫描线、多条数据线、以及利用扫描信号和数据信号进行驱动的显示元件；上述扫描线驱动电路同时选择多条上述扫描线后施加有规定的选择电压图形的扫描电压；上述数据线驱动电路根据上述选择电压图形和表示上述矩阵式面板的显示元件的通/断的显示数据的比较结果，确定加在上述数据线上的电压，并将该确定了的电压加在上述数据线上，该显示装置的特征在于：还具有存储上述显示数据的一个帧存储器和缓冲存储器，假定连接一条扫描线的显示元件数为m个(m为自然数)、同时选择的扫描线数为h条(h为2以上的自然数)时，上述缓冲存储器至少能存储与(h×m)个显示元件对应的显示数据，读出上述缓冲存储器中存储的确定加在一条数据线上的电压所必要的h个显示数据，这些h个显示数据按同一定时被写入上述一个帧存储器。
本发明还提供了包含上述显示装置的电子设备。
附图说明
图1是本发明的概要说明图。
图2是本发明的显示装置的总体结构图。
图3A是驱动数据线用的电路之一的配置例图，图3B是驱动数据线用的电路的另一配置例图。
图4A是说明采用现有的对帧存储器的访问技术时的不适当的情况用的一个图，图4B是说明现有技术的不适当的情况用的另一图。
图5A是说明现有的对帧存储器的访问技术用的图，图5B是说明本发明的第1实施例中的访问技术用的图。
图6A是说明现有的对帧存储器的访问技术用的图，图6B是说明本发明的第2实施例中的访问技术用的图。
图7是说明利用图6B所示的第2实施例的对帧存储器的访问技术消除不适当的情况的原因用的图。
图8是表示实现对图6B所示的帧存储器的访问用的电路结构图。
图9是表示图8中的输入缓冲电路2011的动作的时间图。
图10同样是表示图8中的输入缓冲电路2011的动作的时间图。
图11是表示图8中的输入缓冲电路2011的局部电路结构之一例图。
图12是表示图11中的电路动作的时间图。
图13是表示图8中的输入缓冲电路2011的局部电路结构的另一例图。
图14是表示图13中的电路动作的时间图。
图15同样是表示图13中的电路动作的时间图。
图16是表示图8中的输入缓冲电路2011的局部电路结构的又一例图。
图17是表示图16中的电路动作的时间图。
图18是表示同时选择3条扫描线时显示装置的控制例的时间图。
图19是本发明的第3实施例的电路图。
图20是图19中的电路的更具体的结构图。
图21是说明本发明的第3实施例的特征(用ROM构成译码器)用的电路图。
图22是表示图21所示的ROM的结构例图。
图23是表示图21中的预充电电路10的电路结构之一例的电路图。
图24是表示图21所示的ROM的动作的时间图。
图25是表示图21所示的ROM的预充电(PC)信号传输线的特征用的图。
图26是现有的译码器的结构图。
图27是表示同时驱动4条扫描线时选择时使用的电压值的图。
图28A、图28B分别表示扫描图形之一例图。
图29是本发明的第4实施例的数据线驱动电路的总体结构框图。
图30A是电压阻断电路结构之一例图，图30B是电压阻断电路结构的另一例图。
图31是回扫期间检测电路结构之一例图。
图32是图31所示电路动作的时间图。
图33是回扫期间检测电路结构的另一例的框图。
图34是第4实施例的变形例的结构(数据线驱动电路的总体结构)图。
图35是回扫期间检测电路结构的另一例图。
图36是第4实施例的另一变形例的结构框图。
图37是表示图36中的电压确定电路267的结构例的电路图。
图38是表示由ROM构成电压确定电路267的例图。
图39A是表示多路驱动时的数据线的驱动电位的图，图39B是表示多路驱动时的数据线的驱动电位的图。
图40是表示向数据线驱动电路传送数据的时间的时间图。
图41是本发明的第5实施例的总体结构图。
图42是本发明的第5实施例的主要部分的结构例图。
图43是说明图41及图42中的电路的动作用的时间图。
图44是图41所示的电路的一部分电路图。
图45是第5实施例的变形例的结构(扫描线驱动电路的结构例)图。
图46是图45中的图形译码器602的结构之一例图。
图47是图45中的图形译码器602的结构的另一例图。
图48A是扫描图形之一例图，图48B是扫描图形的另一例图。
图49是图45中的寄存器控制器601的结构之一例图。
图50是表示图49中的电路的动作用的时间图。
图51是表示在本发明之前由本发明者讨论过的扫描线驱动电路的结构之一例图。
图52是表示在本发明之前由本发明者讨论过的扫描线驱动电路的结构的另一例图。
图53是表示液晶显示面板上的电极配置图。
图54是说明采用多线路驱动法时的优点用的图。
图55是说明多线路驱动法的内容用的图。
图56是说明采用多线路驱动法时的驱动电路的动作用的时间图。
图57是表示采用多线路驱动法时向包含数据线驱动电路的帧存储器进行数据输入输出动作的时间图。
图58是表示采用多线路驱动法时向包含数据线驱动电路的帧存储器进行数据输入动作的时间图。
图59是表示将多个IC芯片级联构成扫描线驱动电路例的框图。
图60A是表示本发明的第6实施例的4线同时驱动时的扫描电压图形(选择电压图形)之一例图，图60B是说明列图形的配置情况用的图，图60C是表示3线同时驱动时的扫描电压图形(选择电压图形)之一例图。
图61是表示本发明的第6实施例的数据线驱动电路(Y驱动器)的译码器(ROM)的结构图。
图62A是现有扫描电压图形的例图，图62B是表示本发明的第6实施例的扫描电压图形的变化的图。
图63是本发明的第6实施例的液晶显示装置的总体结构例图。
图64是说明图65所示的电路动作用的时间图。
图65是本发明的第6实施例的数据线驱动电路内的图形数据生成电路的结构图。
具体实施方式
本发明注重于多线路驱动法(以下称MLS驱动法)的特征，在电路结构上下工夫。为了理解本发明，了解MLS驱动法的内容是重要的，因此首先说明MLS驱动法的概要。
A.MLS驱动法的优点
MLS驱动法是一种在STN(Super Twisted Nematic)(超扭转向列)液晶面板等简单矩阵方式的液晶面板中同时选择多条扫描线的技术。
因此能降低扫描线的驱动电压。
另外，如图54的上侧所示，在现有的线顺序驱动法中，选择脉冲的间隔宽，液晶的透射率随时间的推移而下降。因此图象显示的对比度和液晶接通时的亮度降低。与此相反，如图54的下侧所示，如果采用MLS驱动法，则能使选择脉冲的间隔狭窄，因此能提高对比度和亮度。
B.MLS驱动法的原理
如图55所示，考虑同时驱动2条扫描线X1、X2、且将这些扫描线和数据线Y1相交位置处的象素导通/阻断的情况。
将导通象素记作“-1”，将阻断象素记作“+1”。表示该导通/阻断的数据被存入帧存储器内。另外，选择脉冲用“+1”、“-1”2个值表示。数据线Y1的驱动电压为“-V2”、“+V2”、“V1”3个值。
将“-V2”、“+V2”、“V1”中的哪一个电压加到数据线Y1上，由显示数据矢量d和选择矩阵β的积决定。
图55(a)的情况为d·β＝-2，图55(b)的情况为d·β＝+2，图55(c)的情况为d·β＝+2，图55(d)的情况为d·β＝0。
而且，显示数据矢量d和选择矩阵β的积为“-2”时，选择“-V2”作为数据线驱动电压，“+2”时，选择“+V2”，“0”时，选择“V1”。
利用电子电路进行显示数据矢量d和选择矩阵β的积的运算时，最好设置判断显示数据矢量d和选择矩阵β与对应的数据的不一致数的电路。
就是说，不一致数为“2”时，选择“-V2”作为数据线驱动电压。不一致数为“0”时，选择“+V2”作为数据线驱动电压。而不一致数为“1”时，选择“V1”作为数据线驱动电压。在同时选择2条线的MLS驱动中，通过象上述那样确定数据线驱动电压并在1帧期间内进行2次选择，进行象素的导通/阻断。因此能降低驱动电压，另外，由于从第1选择期间结束到第2选择期间开始留有一定间隔，所以对比度和亮度提高.
这样，为了实现MLS驱动，在每一选择期间都必须进行显示图象的数据(即显示图形)和选择脉冲的图形即扫描电压图形(有时也称选择电压图形)的不一致判断.
为了将显示图象的数据存入帧存储器，对帧存储器进行有效的访问是重要的。另外，为了使液晶面板的大型化成为可能，不一致判断电路的简化是重要的。另外，注重于MLS驱动的特征，防止显示品质的降低是重要的。另外，经常保持显示图象的数据和选择脉冲的图形的一致性，同时简化扫描驱动电路的结构是重要的。
C.MLS驱动的具体例
以下用图53、图56、图57、图58具体说明同时选择4条扫描线驱动简单矩阵型液晶显示装置时的动作。
在图53中，在2片透明玻璃基板上由透明电极形成扫描线(X1～Xn)和数据线(Y1～Ym)，液晶被夹在2片基板之间。
数据线与数据线驱动电路(Y驱动器)2100连接，扫描线与扫描线驱动电路(X驱动器)2200连接.为了简化附图，图中将数据线驱动电路记作“Y驱动器”，将扫描线驱动电路记作“X驱动器”。
在各扫描线和各数据线相交部位形成象素，用供给各扫描线和各数据线的扫描信号和数据信号驱动该显示部件。
扫描线驱动电路由控制器(图53中未示出)控制。而且，-根据由预先选择的正交函数关系定义的扫描电压图形，适当地选择3个(+V1、0、-V1)电压电平，分别加在4条扫描线上。例如，同时选择图56(a)所示的4条扫描线X1～X4。
另外，对这时的扫描图形和在选择线上的象素显示的数据决定的显示图形进行比较后，由其不一致数决定的电压电平(-V3、-V2、0、+V2、+V3这5个电压电平中的某一个)从数据线驱动电路被加到各数据线上。以下说明确定加到各数据线上的电压电平的顺序.
假定选择电压为+V1时，扫描电压图形为(+)，选择电压为-V1时，扫描电压图形为(-)，数据为导通显示时，显示图形为(+)，数据为阻断显示时，显示图形为(-)。在非选择期间不考虑不一致数。
在图56中，将显示1画面所需要的期间设为1帧期间(F)，将对全部扫描线选择1次所需要的期间设为半帧期间(f)，将选择1次扫描线所需要的期间设为1选择期间(H)。
这里，图56中的“H1st”为开始的选择期间，“H2nd”为第2选择期间。
另外，f1st为开始的半帧期间，“f2nd”为第2半帧期间。F1st为开始的帧期间，“F2nd”为第2帧期间。
在图56的情况下，在开始的半帧期间f1st中的开始的选择期间(H1st)中所选择的4条线路的(X1～X4)的扫描图形如图56(a)所示，预先已设定好，所以不管显示画面的状态如何，总是(++-+)。
现在考虑进行全面导通显示的情况，与(象素(X1、Y1)、象素(X2、Y1)象素(X3、Y1)及象素(X4、Y1))对应的第1列显示图形为(++++)。按顺序比较两图形，则第1、第2及第4极性一致，第3极性相反。就是说，不一致数为“1”。不一致数为“1”时，在5种电平(+V3、+V2、0、-V2、-V3)的电压电平中，选择-V2。这样一来，在选择+V1的扫描线X1、X2及X4的情况下，通过选择-V2，加在液晶元件上的电压变高，另一方面，在选择-V1的扫描线X3的情况下，通过选择-V2，加在液晶元件上的电压变低。
这样，加在数据线上的电压相当于正交变换时的“矢量加权”，将对4次扫描图形的全部权重相加后，设定电压电平，以便能再生实际的显示图形。
同样，不一致数为“0”时，选择-V3，不一致数为“2”时，选择0电平，不一致数为“3”时，选择+V2，不一致数为“4”时，选择+V3。设定V2和V3，使其电压比为(V2:V3＝1:2)。
按同样的顺序，对X1～X4的4条扫描线确定从Y2到Ym的数据线的列的不一致数，将得到的选择电压的数据传送给数据线驱动电路，在开始的选择期间，施加按上述顺序确定的电压。
同样，对全部扫描线(X1～Xn)重复以上顺序，结束开始的半帧期间(f1st)的动作。
同样，对第2个以后的半帧期间，也对全部扫描线重复以上顺序，结束1帧(F1st)，于是进行了1个画面的显示。
按照上述顺序求出加在全面导通时的数据线(Y1)上的电压波形，如图56(b)所示，加在象素(X1、Y1)上的电压波形如图56(c)所示.
这里，按上述顺序进行时，为了确定半帧期间的全部不一致数，需要显示画面的全部数据(1帧期间的全部数据)。
同时选择驱动图56所示的4条线路时，每半帧期间需要1帧期间的全部数据.就是说，在1帧期间中必须共计4次从全部帧存储器读出图象数据.
同时选择8条线路时，每半帧期间需要1帧期间的全部数据。在1帧期间中必须共计8次从帧存储器读出全部图象数据.同时选择16条线路时，在1帧期间中必须共计16次从帧存储器读出全部图象数据。同时选择32条线路时，在1帧期间中必须共计32次从帧存储器读出全部图象数据。
由于必须保持正交性，所以在同时选择3条线路时，每半帧期间需要1帧期间的全部数据(共计4次)，同时选择5～7条线路时，每半帧期间需要1帧期间的全部数据(共计8次)，同时选择9～15条线路时，每半帧期间需要1帧期间的全部数据(共计16次)，同时选择17～31条线路时，每半帧期间需要1帧期间的全部数据(共计32次)。
以上说明了MLS驱动法的具体例。
D.本发明的优选形态的特征
其次，用图1简略地说明本发明的优选形态的特征。
本发明的优选形态之一(实施例1、实施例2)如图1的(1)所示，是有关对帧存储器的数据输入的控制。在设有多个帧存储器252并按每一帧切换输入输出时或使用一个帧存储器时，可同时写入多个数据。
另外，在本发明的优选形态之一(实施例3)中，如图1的(2)所示，由ROM262构成译码器258内的不一致判断电路。
另外，本发明的优选形态之一(实施例4)如图1的(3)所示，由回扫期间检测电路272检测回扫期间后，将加在液晶面板2250的数据线上的电压固定。
另外，在本发明的优选形态之一(实施例5)中，如图1的(4)所示，在扫描线驱动电路(X驱动器)2200中将选择扫描线所必要的数据同确定供给扫描线的电压所必要的数据分开处理，简化扫描线驱动电路的结构。
另外，在本发明的优选形态之一(实施例6)中，在扫描电压图形上下工夫，防止其闪烁等，另外，如图1的(5)所示，在扫描线驱动电路(X驱动器)2200和数据线驱动电路(Y驱动器)之间，一边进行扫描图形信息的传递，一边变更扫描电压图形，防止交叉失真等。
以下说明本发明的实施例。
(实施例1)
本实施例涉及图1所示的帧存储器252.
(A)数据传送的说明
图57表示1帧期间的时间图。图中，“YT”表示1帧期间开始的帧信号，“LP”表示1次选择期间开始的选择信号.
图57的上侧示出了线路单元的写入数据(DATA(LINE))的写入定时，图57的上侧示出了线单元的读出数据(DATA_O(LINE))的读出数据。
图58表示1次选择期间的点单元的数据的传送定时图，详细地示出了图57中的1次选择期间内的动作。图57中的“LP”信号与图58中的“LP”信号相同。由图58可知，在1次选择期间传送1条扫描线的显示数据(m个)。因此，在1帧期间传送1画面的显示数据(n×m个)。
另外，由图57可知，同时驱动4条扫描线时，数据输入速度和数据输出速度之比为1：4。
(B)本发明者已明确的问题
①第1个问题
现有的多路驱动法由于1条扫描线在1帧期间只被选择1次，所以只对一个帧存储器进行通常的读/写就足够了。
可是，MLS驱动时，当同时选择的扫描线数为2条、3条、4条、5条、6条、7条、8条时，在1帧期间读出全部数据的次数分别为2次、4次、4次、8次、8次、8次、8次。另外，当扫描线的条数为2条、3条、4条、5条、6条、7条、8条时，输入和输出的速度之比分别为1：1、1：1.3、1：1、1：1.16、1：1.13、1：1.11、1：1。
因此，对一个帧存储器同时进行输入和输出时，要在1帧期间进行2次、4次、4次、8次…等全部数据的读出的过程中，依次写入下一次的数据，新旧数据就会混在一起。结果每当分别读出2次、4次、4次、8次…等全部数据时，读出的数据的内容却不相同。
②第2个问题
已用图55说明过，当同时选择h条扫描线时，要同时从帧存储器读出2个、4个、4个、8个、8个、8个、8个、16个…图象数据，还必须检测与选择图形的不一致。这时，如果在同时读出的数据中新旧数据混在一起，则会作出错误的不一致判断，其结果是例如在显示图象的局部出现线状条纹，显示品质显著下降。
其形态示于图4B及图7.
图4B示出了同时选择4条扫描线、而且扫描线的总数n＝240时对一个帧存储器的读/写形态.
如图4A所示，考虑将一个帧存储器的内部分成各与80条扫描线对应的a部、b部、c部.如图4B所示，在开始的帧期间(F1st)中的开始的半帧期间(f1st)，只读出属于前一个帧期间的数据(即旧数据，在图4B的最下栏中表示为“0”)。在第2半帧期间(f2nd)，与帧存储器的a部对应的读出数据变成在本次的帧期间新写入的数据(即新数据，在图4B的最下栏中表示为“1”).因此，造成新旧数据混在一起。
在该第2半帧期间(f2nd)的读出地址和写入地址的关系示于图7的左侧。
如图7的左侧所示，写入地址和读出地址一致者是相当于80线的地址。该地址相当于图4B中的α点。
与77线、78线、79线、80线相当的4个数据是进行不一致判断的必要数据。这时，如图7中所标明的，与77线、78线、79线相当的数据是新数据，与80线相当的数据只是旧数据。就是说，77线～80线的数据中新旧数据混在一起。其结果是不能作出正确的不一致数判断，显示时产生失真。
即，存储器的写入地址超过读出地址后，新数据组和旧数据组一起被读出，成为一种无意义的显示形态。
这种地址的超越也发生在160线(图4B中的β点)及240线(图4B中的γ点)。
一般说来，写入n线的数据而读出n-3线～n线的数据时，n线的数据是属于前一帧的数据，从n-3线到n线的数据是新写入的数据。
本发明者经过研究已明确了这个问题。
(C)本实施例的内容
如图5B所示，准备了具有1帧容量的2个帧存储器252a、252b，输入开关2600和输出开关2610互相反相，周期相同，每一帧进行切换。即，进行双缓冲形式的数据的读/写。
利用这种结构进行不一致数的确定时，不同帧的显示数据不会混在同一帧期间。因此，能正确地进行不一致数的确定，进而能进行正确地显示，其结果是即使进行画面频繁切换的显示时，也能进行更自然的显示。即，解决了上述的①、②两个问题。
(实施例2)
(A)本实施例的特征
由于帧存储器价格贵，所以往往强烈希望减少所必要的帧存储器的容量。
这时，如图5A所示，象以往那样使用一个帧存储器252，变更数据写入方式，解决上述的问题②，即解决伴随属于不同帧期间的数据混入不一致判断所必要的多个数据中而产生的问题。
这时，产生上述的问题①，但显示静止图象或准静止图象时，连续的帧数据大致是相同的，所以能形成大致的图象。另外，在动图象显示时，液晶的响应速度为50msec左右，约为1帧期间(16.6msec)的3倍，所以即使属于新旧帧的数据混在一起，也能进行最低限度的显示。
为了象以往那样使用一个帧存储器解决上述的问题②，采用图6B或图7的右侧所示的写入方式。
即，如图7的右侧所示，将用于不一致判断的多个数据集中起来同时写入。就是说，如图7所示，在本实施例中，在时刻t8同时写入相当于77线、78线、79线、80线的4个数据。因为是同时写入的，所以这些数据都是属于同一帧期间的数据，能防止新旧数据混在一起。因此，能防止发生失真的显示形态。
图6A表示现有技术的数据写入方法。
(B)液晶显示装置的总体结构
图2示出了液晶显示装置的总体结构。
模块控制器2340内的DMA控制电路2344收到来自微处理器(MPU)2300的指示后，访问视频RAM(VRAM)2320，通过系统总线2420，读出1帧的图象数据，将该图象数据(D ATA)与时钟脉冲信号(XCLK)一起送给数据线驱动电路。
数据线驱动电路(图2中用点划线包围的部分)具有控制电路2000、输入缓冲器2011、帧存储器252、输出移位寄存器2021、译码器258、以及电压选择器2100。
参照编号2400是输入用触摸式传感器，参照编号2410是触摸式传感器控制电路。如果不需要输入用触摸式传感器2400及触摸式传感器控制电路2410时，也可以将其去掉。
除了图1所示的系统结构外，还可采用图3A、图3B中的结构.在图3A的情况下，是将控制电路2000、输入缓冲器2011、帧存储器252、输出移位寄存器2021、译码器258安装在MLS译码器2500内的结构.在图3B的情况下，在MLS译码器2500内只有译码器258，而控制电路2000、输入缓冲器2011、帧存储器252、输出移位寄存器2021都装在存储电路2510内。
(C)具体的电路结构
图2所示的输入缓冲电路2011及帧存储器252的具体结构示于图8。图9及图10是表示输入缓冲电路2011的动作的时间图.
图2所示的控制电路2000根据从DMA控制电路2344送来的时钟脉冲信号，生成控制信号CLK1～CLKm及LP1～LP4，将4条线的图象数据存入输入缓冲电路2011。
如图8所示，输入缓冲电路2011由存储1条线的输入数据的D触发器(DFF)DF1～DFm和存储4条线的DFF即B1～B4m构成.
如图9、图10所示，在开始的选择期间(H1st)，CLK1输入DF1后，显示数据中的显示X1和Y1的交点处的象素的数据(DOT1)被存入DF1。同样，CLK2输入DF2后，显示X1和Y2的交点处的象素的数据(DOT2)被存入DF2，CLKm输入DFm后，显示X1和Ym的交点处的象素的数据(DOTm)被存入DFm。
DF1～DFm中存储的数据(LINE1)利用LP1信号被移到B1、B5、B9、…、B4m-3中。
在下一个(第2个)选择期间H2nd，显示X2和Y1～Ym的交点处的象素的数据(LINE2)利用CLK1至CLKm，以同样的动作被存入DF1～DFm。被存入DF1～DFm的数据利用LP2信号被移到B2、B6、B10、…、B4m-2中。
然后在(第3个)选择期间H3rd，显示X3和Y1～Ym的交点处的象素的数据(LINE3)利用CLK1至CLKm，以同样的动作被存入DF1～DFm。被存入DF1～DFm的数据利用LP3信号被移到B3、B7、B11、…、B4m-1中。
最后在(第4个)选择期间H4th，显示X4和Y1～Ym的交点处的象素的数据(LINE4)利用CLK1至CLKm，以同样的动作被存入DF1～DFm。被存入DF1～DFm的图象数据利用LP4信号被移到B4、B8、B12、…、B4m中.
在从开始的4条线(X1～X4)的图象数据被存入输入缓冲电路2011后至下一个半帧期间之间，由控制电路2000选择数据存储装置19的字线WL1，该数据被存入图5中的WL1和从BL1到BL4m所连接的RAM中。下一个4条线(X5～X8)及其以后的数据也一样。
帧存储器252由用通常的CMOS工艺制成的SRAM构成.
即，帧存储器252具有4m条位线(BL)和n/4(整数)条字线(WL)。RAM的容量为4m.×(n/4)＝m×n(数据线条数×扫描线条数)，具有1帧的容量。图8中，帧存储器252内的符号“C”表示存储单元。另外，也可以用DRAM、高阻RAM、及其它具有能暂时存储数据的功能的存储元件代替SRAM。
利用控制电路2000将数据读到字线(WL)单元，输出给输出移位寄存器2021.因此，同一帧期间连续的4条线的数据能一次输出。
输出移位寄存器2021将不一致判断所需要的4个象素数据输出给译码器258。
用图55已说明过，译码器258对扫描图形和图象数据进行比较，检测不一致数，并将确定数据线驱动电压的信号送给电压选择器2100。电压选择器2100选择与送来的信号对应的电压，并将该电压加到数据线上。数据线驱动电压波形之一例示于图56(b).
扫描线驱动电路2200形成图56(a)所示的扫描电压波形。
如上所述，同时选择4条线时，如果设有具备1线+4线即共计5条线的容量的输入缓冲电路，则即使按现有的定时进行读出，也能用与从n-3线到n-1线的数据相同的定时，将n线的数据写入数据存储装置。因此，同时选择的4条线中不同帧的数据不会混在一起。另外，帧存储器的容量有1帧的容量就够了。
以上用4条线进行了说明，但不受此限，即使是在同时选择3、5、6、7、8条线等情况下，如果设有具备其容量为1条线的显示数据容量加上同时选择的线的显示数据容量的缓冲装置，则不同帧的数据就不会混在同时选择的线内。另外，在进行选择电压用的不一致数的数据变换时，该缓冲器可用于同时选择的线路的数据单元的处理。
另外，以简单矩阵式液晶面板为例进行了说明，但本发明不限于此，本发明也能应用于采用MIM面板或EL面板等的显示装置。
以下说明实施例2的变形例。
图11所示的变形例是用具有存储同时选择的线数据的容量的移位寄存器构成输入缓冲电路2011的例.
图11是输入缓冲电路2011的结构例图.输入缓冲电路2011由B1～B4m共计4m个(同时选择的线数×数据线输出条数)DFF构成。该DFF构成从B1向B4m移位的移位寄存器，移位顺序是B1、B5、B9、…、B4m-3、B2、B6、B10、…、B4m-2、B3、B7、B11、…、B4m-1、B4、B8、P12、…、B4m。B1～B4m的输出端连接于图5中的数据存储装置的位线BL1～BL4m。
与DFF的CLK端连接的信号CLKs是在控制电路2000中只将数据的某部分掩蔽而将图58中的CLK取出后反相而成的(参照图12)。如按图12中的定时从B1输入DATA(数据)信号并用CLKs移位，存储4条线的数据，则按上述动作传送给帧存储器。
在本变形例中，使全部DFF按CLKs同步动作，所以用少量的m个(1条线的个数)DFF就够了，能降低成本、节省空间。
其次，说明图13所示的变形例。
图13所示的变形例的特征在于：由存储同时选择的线路的数据的D型透明式锁存器(DTL)和AND(“与”)门电路构成输入缓冲电路2011。
DTL是一种称为直接锁存器的元件，当允许锁存(LE)端子电平高(激活)时，连接D端子的数据直接通过，当电平低(待用)时，保持LE下降时的D端子(数据)的当前状态.
图13中的输入缓冲电路由B1～B4m共计4m个(同时选择的线数×信号电极输出线条数)DTL构成。每一个DTL都配有AND门电路。一般来说，透明锁存器DTL由于其内部门电路数少，所以其电路结构比DFF还小。因此，即使在DTL上附加AND门电路，也只与DFF同等大小.因此，电路的大小与图11所示的结构大致相同，其动作可与实施例1相同。
图14和图15是说明图13中的输入缓冲电路的存储动作用的时间图。
在图14中，在开始的选择期间(H1st)只有LP1G信号变高(激活)。仅输入到与图13中的LP1G连接的AND门电路中的CLK1至CLKm被输入锁存器B1、锁存器B5、…、锁存器B4m-3。
就是说，在开始的选择期间(H1st)，显示X1和Y1～Ym的交点处的象素的数据(LINE1)利用CLK1至CLKm，存入锁存器B1、锁存器B5、…、锁存器B4m-3。
在下一个(第2个)选择期间(H2nd)，只有LP2G信号变高(激活).仅输入到与该LP2G连接的AND门电路中的CLK1至CLKm被输入锁存器B2、B6、…、B4m-2。就是说，在2H时，显示X2和Y1～Ym的交点处的象素的数据(LINE2)利用CLK1至CLKm，存入B2、B6、…、B4m-2。
同样，在第3个选择期间(H3rd)，显示X3和Y1～Ym的交点处的象素的数据(LINE3)利用CLK1至CLKm，存入B3、B7、…、B4m-1.
同样，在第4个选择期间(H4th)，显示X4和Y1～Ym的交点处的象素的数据(LINE4)利用CLK1至CLKm，存入B4、B8、…、B4m.
从X1到X4这4条线的数据存储后，按与图11所示结构相同的动作被传送给数据存储装置。同样，在整个1帧期间，扫描电极反复进行4条线的缓冲动作。
其次，说明图16所示的变形例。
图16中的变形例是数据并行输入的例。图17是表示数据的存储动作的时间图。
在图16中，双稳态多谐振荡器DF1和DF2的时钟脉冲输入端子与公用的时钟脉冲CLK1连接。DF1的数据端子连接于DATA1，DF2的数据端子连接于DATA2.这样，在2条线并行输入信号的情况下，1条线的时钟脉冲被输入2个DFF，DATA1连接着DFF的DF(奇数)，DATA2连接着DFF的DF(偶数)。如图12所示，输入CLK1后，DATA的1点和2点、即显示X1和Y1的交点象素的数据和显示X1和Y2的交点象素的数据被存入DF1和DF2。同样，利用CLK1至CLK(m/2)存储1条扫描线的数据。
这样，与采用进行串行输入的图11中的结构时的情况相比较，由于进行并行输入，时钟脉冲数只需一半(m/2)就够了.因此，能构成消耗功率低的缓冲装置。
另外，再考虑图18所示的变形例。在到此为止说明过的例中，对同时选择的线数没有限制。可是，本发明者发现在输入缓冲电路和帧存储器之间进行数据传送处理时，其控制的容易程度随同时选择的扫描线数的不同而有显著差异。而且，已明确了为了使控制的容易程度最佳，最好同时选择2k(k为自然数)条线。图18是同时选择的线数为2k条线的控制定时例。
具体地说，考虑同时选择4条线，且扫描线总数n＝240的情况。这时，为了确保扫描图形的正交性，必要的半帧数为4.因此，每个半帧期间为(240/4)＝60选择期间，1帧期间为(60×4)＝240选择期间。它与扫描线总数n＝240相等，如图2和图3A、图3B所示，意味着可将来自MPU或一般的控制器的输入信号的YD、LP、输入信号的CLK直接用于输出信号的控制。
其次，考虑同时选择3条线，且扫描线总数n＝240的情况。这时，同样为了确保扫描图形的正交性，必要的半帧数为4。因此，每个半帧期间为(240/3)＝80选择期间，1帧期间为(80×4)＝320选择期间。因此，与同时选择4条线时相比较，1帧期间变长。该情况示于图18。
即使是在输入为240选择期间的情况下，当输出必须为320选择期间时，为了帧响应和防止闪烁，也必须使这些帧期间一致，且使帧频率相同。因此，必须使输出时的选择期间比输入时的选择期间短。
为此，必须在控制电路20内部设置VCO(电压控制发送器)和PLL(锁相环路)等电路，产生比输入信号的CLK高的内部时钟脉冲，以消除选择期间的不同。
另外，从存储器读出时，由于写入和读出不同步动作，所以对数据存储装置的数据输入控制变得复杂了。为了实现非同步写入和读出，不能使用简单的单端口的RAM，必须使用独立进行写入和读出的双端口的RAM。可是，双端口RAM比单端口RAM的价格贵且面积大。这样，在同时选择4条线以外的数量的线(例如，3、5、…)时，不能将输入信号直接用于输出控制，控制电路200的价格变高了。
可是，当同时选择2、8、16、32、64等2k(k为自然数)条线时，与同时选择4条线时一样，可将输入的选择期间的定时直接用于输出时的选择期间。
这时，如果液晶的响应速度慢，则帧响应的亮度变化不大，但若响应速度变得越快，则帧响应的亮度变化也就越大。因此，使用响应速度快的液晶时，必须在一定程度上多设定同时选择的线数。
可是，如果同时选择4至8条以上的线时，实际上能抑制该亮度变化的影响。另一方面，如果同时选择过多的线，则缓冲的容量变大，输入信号对输出信号的控制性也变坏。
因此，将帧响应的亮度变化程度、缓冲的容量、输入信号对输出信号的控制性等综合起来看，同时选择4线或8线时，性能价格比最好。
其次，说明第3实施例。
(实施例3)
(A)不一致判断电路的说明
用图55已说明过，在采用同时选择多条扫描线的驱动方法的矩阵式显示装置中，为了确定供给数据线的电压，必须判断图象数据和扫描图形之间的不一致数。
不一致判断电路设在图1和图2所示的译码器258内。译码器258的内部结构示于图19。
译码器258具有锁存电路261、263、不一致判断电路262、以及从FS信号和YD信号分出扫描图形的状态计数器265。
根据本发明者的研究结果可知，不一致判断电路262能用图26中的电路构成.如图27的右侧所示，图26中的电路是为了从VY1、VY2、VY3、VY4、VY5这5种电平的数据驱动电压中选择适当的电位而进行运算的电路.就是说，检测扫描图形和显示图形的不一致数，当不一致数为0、1、2、3、4时，分别产生选择VY1、VY2、VY3、VY4、VY5的信号。
如图27所示，扫描线电位为VX1(11、30V)、-VX1(-11、30V)及0V三种电平。4线时的扫描图形例示于图28A、图28B.如图所示，扫描图形用4行4列的矩阵表示，行表示扫描线的线顺序，列表示选择的序号。不一致判断电路262对4条线选择4次，4次判断显示图形和扫描图形的不一致数，确定数据线的电压电平。
(B)由本发明者明确了的问题
图26中的电路是用“异或”门(EX_OR)和加法电路(ADDER)判断不一致数的电路。即，图26中的电路是由检测不一致数用的4个EX_OR门电路、ADDER电路中使用的6个EX_OR门电路、5个AND门电路、5个3输入端NAND(“与非”)门电路及3个倒相器构成。
可是，这种结构存在电路规模大的课题。例如，从图26可知，连接各门电路之间的配线相当复杂，另外，还需要加法(ADDER)电路，所以电路规模大。
另外，如果增加同时选择的线数，则复杂程度加大，特别是ADDER电路大致与同时选择的扫描线数的二次方成正比，电路规模变大。
当采用将不一致判断电路设置在数据线驱动电路内的结构(图2所示的结构)时，这种电路规模的增大成为严重的问题。
(C)本实施例的特征
在本实施例中，由只读存储器(ROM)构成不一致检测电路。
(D)本实施例的具体内容
以同时选择4线的情况为例，说明如下。
图20示出了系统结构。内部装有不一致检测电路262的译码器258如图29所示，它位于帧存储器252和电平移动二极管259之间。
图21是装在数据线驱动电路内的每一输出的不一致数判断电路的结构框图。不一致数判断电路具有第1ROM电路1、第2ROM电路2、第3ROM电路3、第4ROM电路4、第5ROM电路5、以及预充电(PC)电路6～10。PC电路6、7、9、10结构相同，但PC电路8的结构稍有不同，其输入输出端各1个。
送给不一致数判断电路的输入信号有区别4个扫描图形用的图形识别信号F1、F2、从帧存储器读出的数据信号data1～data4、预充电信号PC、以及使显示的通、断反转用的信号FR.
这些输入信号通过各倒相器后的正相信号和反相信号两者一起输入第1～第5ROM电路1～5。但FR端只输入正相信号。
第1～第5PC电路6～10的输出信号sw1～sw5通过图20中的电平移动二极管259，被送给电压选择器260的控制端。当输出信号sw1～sw5的某一个为高电平时，在电压选择器内便选择与其对应的电压电平VY1～VY5中的1个，并将其加到数据线上。
图22是图21中的ROM5电路5的模式图，用白圈(○)表示N沟道晶体管(以下称Nch·Tr)。
为了与通常的CMOS晶体管的符号对应，在图22的左侧用(a、c)表示栅极，用(b)表示漏极，用(d)表示源极，用(Vss＝GND)表示衬底。
ROM电路全部用Nch·Tr构成逻辑。这也可以构成仅P沟道晶体管(以下称Pch·Tr)的逻辑，但在实现相同的晶体管驱动能力时，因N沟道晶体管的移动度约为P沟道晶体管的移动度的3倍，所以制作相同能力的晶体管时，采用N沟道晶体管能减小到1/3以下。
在图22中，由XPC信号(PC的反相信号)驱动的Nch·Tr用于防止在预充电时Vdd(5)与Vss(GND)电位呈短路状态。
其次，说明根据输入信号通过译码器运算生成输出信号的过程。
不一致数判断电路的输出线(纵线)通过预充电(PC信号)而呈高电平。如果与一条纵线串联的全部Nch·Tr被由输入线(横线)输入的输入信号导通，则其纵线的电位呈Vss，输出变为低电平。
例如，作为扫描图形假定采用图28A中的图形。
如果在XPC为高电平时，且data1～data4全部呈高电平，则ROM5电路的第1列Nch·Tr全部导通，接通Vss，输出低电平.其它的列有未导通的Nch·Tr，不与Vss接通，仍为高电平。
这样，就可以根据将Nch·Tr置于何处，来选择输出.就是说，根据Nch·Tr的配置情况，对输入信号进行译码，可变换选择电压数据。
这里，ROM电路5是充当扫描图形和显示数据的不一致数为4即全部不同时的ROM。因此，即使施加4次不同的扫描图形，总的输出次数也只有4次。因此，ROM电路5由4列构成就足够了。
其它ROM电路也一样，由输出时的数决定其结构。例如，ROM电路1、ROM电路2、ROM电路3、ROM电路4分别由4、9、16、9列构成即可。
例如将扫描电压图形从图28A变为图28B时，与其对应地改变Nch·Tr的配置即可。这种配置的变更通过变更制造ROM用的掩模很容易进行。
图23是图21中的PC电路10内部的电路结构图。由连接FR信号的倒相器303和2个Nch·Tr301、302构成能选择输入输出端IN1和IN2的结构。
当FR信号为高电平时，选择输入IN1端的信号，为低电平时，选择输入IN2端的信号。
Pch·Tr304接收PC信号后，对与IN1端或IN2端连接的ROM电路进行预充电。
用于输出的有Pch·Tr305和倒相器306。Pch·Tr305用于使输出稳定。
这里，图21中的PC电路8可以只选择电压电平VY3(例如最好这样)，所以也可以不用FR信号选择输入信号。因此可构成没有选择输入用的Nch·Tr301、302的结构，即成为直接连接预充电的Pch·Tr304的源极的结构。
图24是说明不一致数判断电路的动作用的时间图。由该图可知输入信号data1～data4、图形识别信号PD0、PD1、1选择期间信号LP、预充电信号PC、反相信号FR、帧存储器的W/R(以高电平写入，低电平读出)各信号的相关关系。
参照图21～图24，说明电路的动作。
以LP(1选择期间)信号为基准进行说明。LP下降后，在数据被写入帧存储器的写入期间后，有从帧存储器读出同时选择的线数据的读出期间。在该读出期间内，确定输出数据data1～data4、FR信号、以及PD0、PD1信号。为了将该确定前的数据消去后复位，在从确定前转移到确定后的时间内，PC(预充电)信号变为低电平。根据该PC信号，PC电路6～10内的Pch·Tr导通，ROM电路1～5内的Nch·Tr被预充电，上升到高电平(Vdd)。此后，数据data1～data4和图形识别信号PD0、PD1在ROM1～5中被译码，其结果是确定选择加在数据线上的电压电平的信号(从sw1到sw5)。
这里，现有的一般的ROM中所有的Nch·Tr的每一列都必须有预充电用的Pch·Tr。可是，在不一致数判断电路中用的ROM电路中，已用图22说明过，不会有所有的列的输出同时变化的情况。因此，各ROM电路中只要有一个预充电用的Pch·Tr即可。就是说，在各ROM电路中如果有一个只有一个Pch·Tr的PC电路，就能充分地进行预充电动作。因此，在本发明中，PC电路内只有一个Pch·Tr。采用本发明能进一步减少比Nch晶体管的面积比大的Pch晶体管的数量，更能实现小型电路。
如上所述，已确认利用只由Nch·Tr构成的输出时的数更小的ROM电路和由1个预充电用的Pch·Tr构成的PC电路，其面积能比现有的由门电路构成的电路的面积小40％。
在以上说明中，说明了同时选择4条线的情况，但若同时选择的线数增加或减少时，可对应地增加或减少ROM电路内部的行列数。同时选择4条线以上时，与同时选择的线数相比，扫描图形识别信号(PD0、PD1)变得非常少。例如32线时，以往必须有32条线，但如果采用扫描图形识别信号，则只需5条。因此减少了配线。
其次，用图25说明实施例3的变形例。
图25所示的变形例是通过延迟线(多晶硅线)传送图21所示的不一致数判断电路内的预充电(PC)信号，以降低消耗功率.
由图21中的PC信号导通Pch·Tr，并对Nch·Tr的漏极充电。内装RAM的数据线驱动电路具有与驱动数据线的输出线条数相当的不一致数判断电路。因此，通过预充电，与输出线条数相当的Nch·Tr一起被充电，流过大电流。可是，因使用延迟线作为将该预充电信号传给所有的不一致数判断电路的数据线，所以并非一起充电，而是在延迟时间内平均地流过电流，所以能防止大的冲击电流，能实现消耗功率更低的数据线驱动电路。
即，如图25所示，由于用多晶硅形成预充电信号的信号线501、502，所以能降低消耗功率.另外，由于将预充电用的配线作成延迟线，所以能使冲击电流平均化，还能实现低消耗功率的不一致数判断电路.
其次，说明第4实施例。
(实施例4)
(A)本实施例的特征
本实施例的特征在于：在数据线驱动电路内部备有在外部输入下使向数据线输出的全部电压电平相同的电压阻断电路.
另一特征在于：在数据线驱动电路内部具有回扫期间检测电路，能使由于来自回扫期间检测电路的回扫期间信号或由于外部输入而向数据线输出的全部电压电平相同。
(B)由本发明者明确了的问题
即使液晶显示装置处于工作状态，也存在无需显示的期间。
例如，有与CRT回扫期间对应的期间、一帧期间与下一帧期间之间的期间、每个半帧期间与下一个半帧期间之间的期间，以及从与触摸式传感器的接口取入的期间等。将这些期间称为消隐期间。而且，适合代表这些期间的是回扫期间。
在该回扫期间(消隐期间)内，如果使上述译码器258进行通常的动作，则在此期间各种电压加在显示面板的液晶上，会产生干扰等，对显示产生不良影响。
以下进行具体说明。
如图40所示，从控制器等送来的液晶驱动用信号的选择期间信号LP在1帧期间内的数通常比进行实际显示的选择期间的数多。图中，作为一例是表示对具有240条扫描线的显示面板进行同时选择4条线的多线路驱动的情况。同时选择4条线时，为了使240条扫描线的显示装置进行显示，需在240/4＝60选择期间内，完成1次全面扫描。将其作为半帧，为了独立地显示4条线的全部象素，至少需要4个半帧.因此，显示时需要60×4个半帧＝240选择期间。
可是，如图40所示，在1帧期间内的选择期间的数为245，比显示时所需要的选择期间(240)的数多。
这是因为以使CRT等其它形式的显示装置和显示控制通用为目的，与对CRT的扫描结束后返回开始的扫描线用的期间(回扫期间)相对应而增加了选择期间。
另外，进行显示控制时、以及与生成显示数据的CPU等进行显示数据的输入输出的调整时，选择期间的数都会增多。上述的回扫期间是不需要面板显示的期间，在该期间加到显示面板的液晶上的电压将对显示产生不良影响。
在现有的MPX驱动中，如果不选择回扫期间的扫描线电位即为零电位时，则数据线不管是VMY1、VMY2中的哪一种电位，加在液晶上的有效电压是相同的，所以对比度下降(ON/OFF的电压比下降)，显示不随选择电压的变化而出现大的差异。
可是，进行多线路驱动时，与MPX驱动不同，数据线的选择电位高，选择的电位数也多。就是说，假定同时选择的扫描线条数为h条(h为整数)，则数据线一侧需要的电压电平为h+1种。因此，在回扫期间，数据线随选择的电位的不同，显示有很大的差异。
例如，在回扫期间，在数据线上施加与相邻的数据线不同的选择电位时，将看到交叉失真。与现有的MPX驱动不同，即使总体(245H)仅差(5H)期间，但对显示却产生相当大的不良影响，本申请人发现了能观测到交叉失真的课题。
即，在现有的MPX驱动中，如果不选择回扫期间的扫描线电位即为零电位时，如图39A所示，则数据线不管是VMY1、VMY2中的哪一种电位，加在液晶上的有效电压是相同的。因此，对比度下降，显示不随选择电压的变化而出现大的差异。
可是，进行多线路驱动时，如图39B所示，与MPX驱动不同，数据线的选择电位的绝对值大，而且选择的电位数也多。因此，在回扫期间，数据线随选择的电位的不同，显示有很大的差异。
例如，在回扫期间，在数据线上施加与相邻的数据线不同的选择电位时，将看到交叉失真。与现有的MPX驱动不同，例如即使总体(245H)仅差(5H)期间，但对显示却产生相当大的不良影响，本申请人发现了能观测到交叉失真的课题.
(C)本实施例的内容
图29表示本实施例的数据线驱动电路的总体结构.
图29所示结构的特征在于：将显示停止(DSP_OFF)信号输入译码器258后，在回扫线期间，使加在数据线上的电压恒定。为了使加在数据线上的电压恒定，在译码器258内设有电压阻断电路266。
首先说明不通过回扫期间检测电路而直接将显示停止(DSP_OFF)信号输入电压阻断电路266的情况。这时，图29中的开关8000被切换到(a)侧。图2中的模块控制器2340生成显示停止(DSP_OFF)信号，该显示停止(DSP_OFF)信号被直接输入电压阻断电路266。
说明电压阻断电路的结构。
图30A、图30B是与1个输出对应的电压阻断电路结构例。假定有160个输出，就要并联160个图30A、图30B所示的电路。
图30A表示同时选择4条线的情况，图30B表示同时选择3条线的情况。
如图30A所示，同时选择4条线时，从不一致数判断电路输出选择5种电平电位(VY1～VY5)的信号sw1～sw5，且输入到电压阻断电路中。即，sw1、sw2、sw4、sw5各信号分别输入AND门电路2700、2710、2730-2740中。而sw3信号则输入“或”门电路2720。
另一方面，外部信号DSP_OFF同时输入AND门电路2700、2710、2730、2740。而DSP_OFF信号的反相信号输入“或”门电路2720。
即，如果DSP_OFF信号为高电平，则直接输出sw1～sw5信号，而若DSP_OFF信号为低电平，则只有sw3为高电平。因此，当DSP_OFF信号为低电平时，可通过与变成高电平的sw3连接的电压选择器将VY3(参照图39B)加到数据线上。
当同时选择4条线时，与扫描线的非选择电平的零电位相等的Vx3，在回扫期间，被加在数据线上，所以液晶上不加电压，能防止交叉失真。
当同时选择4条线等偶数条线时，在数据线一侧也能选择与扫描线一侧非选择电平相同的电位，该电位最好在回扫期间由数据线选择。可是，当同时选择3、5、7条线等奇数条线时，通常在数据线的电压电平中没有与扫描线的非选择电平相同的电位电平.这时的对应措施有以下2种方法.
1)将扫描侧的非选择电平输入数据线驱动电路，在回扫期间由数据线选择该非选择电平。
2)在回扫期间由数据线选择与扫描侧的非选择电平最接近的电位电平。
当同时选择3条线时，为了实现方法1)，可使图30A所示的选择4条线用的电路的sw3信号(与VY3对应的选择信号)为高电平，而且将数据线驱动电位VY1、VY2变更为3条线时的电压，将VY4、VY5变更为3条线时的VY3、VY4。
另一方面，为了实现方法2)，采用图30B中的电路图。这是在回扫期间选择4个电压电平(VY1、VY2、VY3、VY4)中的VY2的电路。
如上所述，即使同时选择奇数条线时，也能无交叉失真。
其次，说明在图29中通过回扫期间检测电路272将显示停止(DSP_OFF)信号输入电压阻断电路266的情况。
这时，图29中的开关8000被切换到(b)侧。显示停止(DSP_OFF)信号被输入回扫期间检测电路272。
如图31所示，回扫期间检测电路272输入帧信号YD、半帧信号FS及外部输入的DSP_OFF信号。即使暂时没有外部输入的DSP_OFF信号，回扫期间检测电路272具有自己生成相当于DSP_OFF信号的信号的功能。
图31是回扫期间检测电路272的电路结构例图，图32是表示回扫期间检测电路272的动作的时间图。
回扫期间检测电路272对FS信号进行计数，构成利用YD进行复位的3位计数器。同时选择4条线时，必须显示4个半帧。
为了利用FS信号区别各半帧，计数器的最后3位输出Q3为高电平期间构成回扫期间。在取得该计数器的输出Q3和外部输入的DSP_OFF的NOR(或非)的情况下，也可从外部输入，而且，能作为不需要由控制器等外部装置形成回扫期间的数据线驱动电路。
在使用图31中的回扫期间检测电路272的情况下，当NOR门电路2830为高电平时，选择VY3作为数据线驱动电压。
回扫期间检测电路272如果输入YD、FS、DSP_OFF信号而工作，则不仅适用于装有RAM的数据线驱动电路，而且也能适用于从外部依次输入数据的这种型式的数据线驱动电路。
其次，说明实施例4的变形例。
图33是回扫期间检测电路272的另一结构例图，使回扫期间检测电路进一步小型化。
在图33的结构中，回扫期间检测电路272由3个具有复位功能的D双稳态多谐振荡器(DFR)构成。
如图34所示，回扫期间检测电路272可构成利用行地址寄存器257的地址值的译码器检测回扫期间的结构.这时的回扫期间检测电路272如图35所示，从行地址寄存器257接收地址信号(RA信号)，利用译码器2850，检测从241H到245H的回扫期间。地址信号(RA信号)有8位(RA1～RA7)。其中，利用高位的4位AND，能检测从0开始的地址值的240(241H期间)以上。另外，能用1个有4个输入端的AND门电路构成，所以能使电路小型化。
如图36所示，还可以利用集中了不一致数判断电路和电压阻断电路的功能的电压确定电路267，构成使回扫期间的电压保持恒定电平的结构。
图37是构成同时选择4条线时的门电路的电压确定电路267的电路图。
在扫描图形发生电路91中，确定C1～C4的扫描图形信号的电平。利用4个EX_OR门电路92～95，检测从帧存储器输出的4条线的图象数据和扫描图形的不一致，用加法电路96变换成3位(D2、D1、D0)的不一致数。该3位不一致数在译码电路97中被译码成选择5种电平电位(VY1～Y5)的信号sw1～sw5。D_OFF信号输入该译码电路97，当该信号为低电平时，
只有信号sw3变为高电平，选择VY3。当D_OFF信号为高电平时，选择与检测到的不一致数对应的电压电平。
另外，在实施例3中已说明过，也可由ROM构成电压确定电路267。
图38表示电压确定电路267的结构。
电压确定电路267由ROM601～605和PC电路606～610构成。其详细结构已在前面用图21和图22说明过，故从略。
将显示停止信号(D_OFF)输入该ROM电路601～605中，当D_OFF信号为低电平时，选择VY3，当D_OFF信号为高电平时，由不一致数决定电压。
当D_OFF信号为低电平时，连接当D_OFF信号的N沟道晶体管全部截止，ROM电路的输出变为高电平，不选择Vx5。
另外，当D_OFF信号电平低时，仅ROM603的正常输出被截止，通过形成与Vss(低)连接的路径，也能输出低电平。
如上所述，如果采用本实施例，即使采用多线路驱动法时，也能通过使数据线驱动电压的电平完全相同，不产生交叉失真。
其次，说明第5实施例。
(实施例5)
(A)本实施例的特征
本实施例涉及扫描线驱动电路(X驱动器).如果采用本实施例，则能提供一种不需要高频时钟脉冲而以低消耗功率工作、且移位寄存器的级数为m/h(m是扫描输出数，h是同时选择的扫描线数)、消耗功率更低的小型扫描线驱动电路(X驱动器)。
(B)由本发明者明确了的问题
图59是本发明者在本发明之前研究过的扫描线驱动电路(X驱动器)的结构图。
如图59所示，扫描线驱动电路(X驱动器)例如构成将3个IC芯片9000、9010、9020串联(级联)的结构。IC芯片9000为开头芯片，IC芯片9010、9020为从属芯片。图中FS是进位信号输出端，FSI是进位信号接收端。从IC芯片9020输出的进位信号反馈到开头的芯片9000。
同时驱动2条扫描线时的IC芯片9000的内部结构例示于图51。如图51所示，构成扫描线驱动电路的IC芯片有代码发生部1201、第1移位寄存器1202、第2移位寄存器1203、电平移动二极管1204、译码器1205、以及电压选择器1206。
扫描线驱动电压例如选择时为＂+V1＂或＂-V1＂，非选择时为＂0＂，因此共计3种电平。另外，＂V1＂、＂-V1＂与图39B中的＂Vx1＂、＂-Vx1＂意义相同。因此，为了从这3种电平中选择1种，需要2位的控制信息，与此相对应，在图51中设有2级移位寄存器1202、1203。
另外，因扫描线X1～Xn为n条，所以移位寄存器1202、1203各自的位数为n位。例如，如果一个IC芯片承担的扫描线总数为120条，则移位寄存器1202、1203的位数为120位。
另外，同时驱动4条线时的IC芯片的结构如图52所示，如同时驱动的扫描线条数增加，则增加得越多，移位寄存器的容量越要增大。
(C)本实施例的内容
图41是液晶显示装置的总体结构图.与以往不同，本实施例的扫描线驱动电路只有一个移位寄存器102即可.而且，移位寄存器102的位数为n/h(n为扫描线总数，h为同时驱动的扫描线数)即可，与以往相比，电路结构特别简单。
这是因为将选择扫描线所需要的数据同确定供给扫描线的电压所需要的数据分开处理的结果所致。
就是说，以往是将驱动第几条扫描线的信息和用哪一种驱动电位驱动的信息集中存入了移位寄存器。
与此不同，本实施例着眼于按顺序驱动与MLS驱动相邻的h条扫描线群，将h条扫描线群作为一条扫描线考虑。如果这样考虑，则存储指定所驱动的扫描线用的信息的移位寄存器的位数为n/h(n为扫描线总数，h为同时驱动的扫描线数)就足够了。
另一方面，指定驱动电压的数据可由代码发生部简单地生成，而且如果将指定该驱动电压的数据和指定扫描线用的数据输入译码器进行译码，则能生成与以往一样的扫描线控制信号。译码器如图51所示，将现有的译码器稍加改进就可以了，因此，仅使移位寄存器的位数减少这一点就能使电路简化。
就是说，如图41所示，从移位寄存器102输出的数据是按顺序选择4条扫描线组合而成的1组用的选择数据，另一方面，对所选择的1组4条扫描线选择输出电压V1或是选择-V1用的数据D0～D3并行输入译码器103。利用这种结构可使移位寄存器的位数为30位。所以能降低消耗功率，缩小电路规模.
(D)本实施例的具体电路结构
具体说明同时选择4条扫描线、用1个IC芯片驱动120条扫描线的情况。
图42是图41中的扫描线驱动电路2200的具体电路图。代码发生部101由以下部分构成：用YD信号复位的对选择脉冲LP进行计数的计数器201；由根据计数器201的地址和FR信号输出数据D0、D1、D2、D3的ROM构成的图形译码器202；锁存该数据的锁存器203；将LP信号作为时钟脉冲而工作的缓冲用倒相器204、205；根据开头芯片识别信号MS、YD信号及FSI信号，生成输入移位寄存器用的数据SD的电路206；以及延迟线207。
其次，说明译码器103、电平移动二极管104及电压选择器105。图42所示的电路是向开头的4条扫描线(X1、X2、X3、X4)输出的电路.
假定移位寄存器开头的输出为SH1。该SH1同时输入各译码器。数据D1、D2、D3、D4被输入译码器103。用于强制地使电压为0电位的DOFF信号也输入译码器103。
数据(D0、D1、D2、D3)由译码器103进行译码，成为各电压的开关信号，然后由电平移动二极管104及电压选择器105选择+Vx1、0、-Vx1，输出给各X1、X2、X3、X4.
总的逻辑动作是：SH1是表示从Y1至Y4是被选择(高)或是不选择(低)的信号。当SH1低时，与D0～D3信号的高、低无关，确定从Y1～Y4的输出电位。例如，当D0高时，Y1便输出V1，当D0低时，Y1便输出-V1。同样，根据D1～D3各自电平的高低，确定Y2～Y4的电压。
图43是同时选择4条扫描线时的时间图。
设1帧期间为240扫描期间(LP)。这时，图59所示的2个IC芯片级联。YD信号输入开头的芯片后，SH1信号仅在1LP期间变为高电平。
在每1LP期间，数据由移位寄存器102进行移位。将240条扫描线全部扫描一次，需要60个选择脉冲LP，将其作为1个半帧。
1个半帧扫描结束后，级联的从属芯片的FS信号如图43所示，作为开头芯片的FSI信号输入。于是，SH1信号再次变高，再次开始按顺序一一地选择4条扫描线的动作。
象上述那样选择2个半帧、3个半帧、4个半帧，结束1帧的动作。1帧以后反复进行以上说明过的动作。
以上说明了同时选择4条扫描线的情况，但本发明不受此限，同时选择2条时，移位寄存器可取60级结构，同时选择8条时，可取15级结构。本发明能适用于同时选择的扫描线数在2条以上的情况，这是清楚的。
其次，说明实施例5的变形例。
图44表示变形例的结构.在图41中，电平移动二极管104位于译码器103的下级。在图44中，在电平移动二极管503的下级有译码器504。
向电平移动二极管503输入的信号是移位寄存器502输出(SH1～SH30)的30个信号和来自代码发生部501的数据(D0～D3)4个信号。因此，电平移动二极管的位数共计就够了。在图41中，需要120×3＝360位的电平移动二极管，因此电路能进一步简化。
图45表示另一变形例的结构。
在图45中，将代码发生部601的内部分为寄存器控制器601和图形译码器602。
图形译码器602有输入扫描电压图形数据PD1、PD0的输入端子.
扫描电压图形数据PD1、PD0是从数据线驱动电路(Y驱动器)2100送来的.
在数据线驱动电路(Y驱动器)2100的不一致检测电路中，即使变更所使用的图形时，由于该扫描电压图形的变更作为图形数据PD1、PD0通知给扫描线驱动电路(X驱动器)，所以即使不变更扫描线驱动电路(X驱动器)的结构，在数据线驱动电路(Y驱动器)2100中也能对应于所使用的扫描图形，变更列图形的输出顺序。在后面所述的实施例6中将对此详细说明。
另外，图形译码器202的前级所需要的计数器201这时就不需要了，图形译码器本身也不必对例如240个选择脉冲LP进行计数，只需能区分4个图形即可，所以变得较小，具有能使液晶驱动装置进一步小型化的优点。
图46、图47示出了图形译码器602的电路例。图48A、图48B模式地示出了扫描图形.
图46中的图形译码器602用于对图48A中的扫描电压图形进行译码，图47中的图形译码器602用于对图48B中的扫描电压图形进行译码。
现说明用图48A中的扫描电压图形进行显示的情况。图48A中的扫描电压图形模式地示出了所选择的4条扫描线的选择电压，＂+＂意味着＂V1＂，＂-＂意味着＂-V1＂。
例如，第1个半帧中选择的扫描线全部选择V1。第2个半帧中选择的第1、第2条选择V1，第3、第4条选择-V1。
可是，这样在1个半帧用完全相同的图形选择并进行显示，可知这是造成交叉失真和闪烁的原因。因此，有时用从第1半帧开始的使依次成为第4半帧的图形的显示适用于1～16条扫描线的输出电压图形进行显示，用从第2半帧开始的使依次成为第3、4、1半帧的图形的显示适用于下一条17～32条扫描线的输出电压图形进行显示。
这时，1～16条线用开始的4个选择脉冲LP进行选择，17～32条线用以后的4个LP进行选择，因此只要将按每4个LP区别图形的信号输入图46中的图形译码器的输入端PD1、PD0，就能进行以上说明的显示。
在欲变更图48B中的扫描电压图形时，如图47所示，只要变更图形译码器的AND门电路的输入，就能简单地变更.另外，利用FR信号还能进行交替地选择＂V1＂和＂-V1＂的交流驱动。
以上说明了由门电路构成的图形译码电路，但利用ROM构成也具有同样的效果.
图49表示另一变形例。
图49中的变形例是表示图45所示的寄存器控制器601的内部结构的电路图。图50是表示图45中的电路动作的时间图。
如图43所示，1帧期间相当于240个选择脉冲(LP)时，正常情况下，在1帧期间各扫描线选择4次，施加电压V1或0或-V1.可是，当包含回扫期间时(图50中的1帧相当于245个LP时)，显示就混乱了。
这是由于在回扫期间，计数器仍在计数，为了再次开始扫描线的选择动作，不必要的电压施加在液晶显示面板上所致。为了使该显示正常，必须在回扫期间从外部强制地输入DOFF信号，使SD信号的电位为0V。
为了省去从外部强制地输入DOFF信号的麻繁，在图49中增加了回扫期间处理电路1001。
用图50中的时间图说明图49中的回扫期间处理电路1001的动作。在图50中，设所驱动的扫描线的条数为240条，并设1帧期间相当于245个选择脉冲(LP)的期间，而回扫期间相当于5个选择脉冲(LP)的期间。
因扫描线的总数为240条，所以将2个具有120个输出的IC芯片级联起来。其开头芯片的FSI、FS等的变化的定时示于图50。
首先，输入YD信号后，利用图中未示出的LP信号开始扫描。到达30LP时，开头芯片的120个输出的扫描结束，高电平的FS信号被输入级联的从属芯片。从属芯片的扫描结束后，作为开头芯片的FSI信号输入从属芯片的高电平的FS信号，扫描从1半帧移到2半帧。反复进行以上动作，一直扫描到4半帧。
这时，回扫期间处理电路1001中的Q10、Q20、Q30各信号由YD信号复位后，变为低电平，然后第1半帧、第2半帧、第3半帧中的FSI信号上升，变为高电平。G10信号是锁存Q30信号的信号。利用该G10信号使FSI信号在回扫期间的时刻t4不通过图49中的＂与＂门电路1002，因此能防止回扫期间的不必要的显示。
其次，说明本发明的第6实施例。
(实施例6)
实施MLS驱动法时，确定同时驱动的扫描线的条数(h)和选择扫描电压图形是最基本且为最重要的事项。在本实施例中，说明用上述的实施例1～5中的电路结构构成液晶显示装置时，最好采用的同时驱动线数及扫描电压图形。
(A)根据本发明者研究的结果，从防止电路的复杂化及降低消耗功率、防止交叉失真等观点出发，同时选择的线数最好为4条(h＝4)。作为同时驱动4条时的扫描电压图形如图60A(图28B、图48B)所示，在选择4条用的4个选择脉冲中，最好采用一个选择脉冲的极性与其它3个选择脉冲的极性相反的图形。例如，在图60A中，第1列的图形(纵向图形)为(+、+、-、+)。
采用这样的图形时，例如，将位于1条数据线上的象素全部导通进行显示，实际上，在1帧期间内均匀地将选择电压加在象素上。另外，还能抑制1帧期间内的亮度变化。因此，在白画面上显示黑字符等情况下，能减少闪烁，提高对比度，提高图象质量。也有利于采用帧灰度法进行的灰度显示。
为了实现用上述扫描电压图形进行的MLS驱动，可采用例如图61所示的结构构成图21所示的数据线驱动电路(Y驱动器)内的ROM(译码器)5。另外，如图60C所示，从各行的图形(横向图形)来看，即使1个选择脉冲的极性与其它选择脉冲的极性的极性不同，也能获得同样的效果。
(B)如果周期性地改变扫描电压图形，则能减少伴随MLS驱动所产生的高频分量和低频分量，能进一步降低交叉失真和闪烁。在实施例5中，用图45也说明了这一点。
现在具体说明周期性地改变扫描电压图形的技术。如图60B所示，设各列图形为a、b、c、d。
如图62B所示，在1帧期间由4个半帧构成、且采用1次选择1个半帧期间的全部扫描线的驱动方式的情况下，可在1个半帧期间内使用多个不同的扫描电压图形进行扫描线的驱动。就是说，可以采用图62B中举例示出的aabbc、bbccd、ccdda、ddaab周期性地变化的图形，或abcda、bcdab、cdabc、dabcd周期性地变化的图形。这样能抑制1帧期间内的液晶面板的亮度变化，能防止图象的闪烁，还能降低交叉失真的发生。
如图62A所示，假定在1个半帧期间内使用一个图形时，与图62B的情况相比，容易产生高频分量和低频分量。
实现上述的周期性地改变扫描电压图形的方法用的系统的结构示于图63.
图63的特征之一是通过将图形数据信号(图形识别信号)PD0、PD1从数据线驱动电路(Y驱动器)9300送给扫描线驱动电路(X驱动器)2200，只要将控制信号输入数据线驱动电路(Y驱动器)9300，就能进行扫描电压图形的变更.在实施例5中，用图45～图47详细地说明使用图形数据信号PD0、PD1的扫描线驱动电路(X驱动器)2200一侧的工作情况。
另外，图63所示系统的特征之一是通过将进位信号(FS信号)作为半帧识别信号(CA信号)，从扫描线驱动电路(X驱动器)2200送给数据线驱动电路(Y驱动器)9300，在扫描线驱动电路(X驱动器)2200和数据线驱动电路(Y驱动器)9300之间简单地进行信息传送。就是说，不需要附加新的特殊的控制信号。
图65是周期性地改变扫描电压图形用的生成图形数据PD0、PD1的电路结构图。
该电路有地址计数器9500；选择器9510；具有2个分频电路功能的2个D型双稳态多谐振荡器9520、9530；逻辑电路9540、9550；2个D型双稳态多谐振荡器9560、9570；以及＂异＂门电路9580。
图65中的电路按图64所示的定时工作。
选择器9510例如根据来自外部的控制信号，选择从地址计数器9500送来的多种时钟脉冲中的某一种后输出。从该选择器9510输出的时钟脉冲作为2个D型双稳态多谐振荡器9560、9570的工作时钟脉冲使用。
从扫描线驱动电路送来的半帧识别信号CA和表示帧期间开始的YD信号由2个D型双稳态多谐振荡器9520、9530进行分频，其结果是形成周期不同的2个时钟脉冲信号CC1和CC2，根据这些时钟脉冲信号CC1和CC2，生成图形数据PD0、PD1。
而且，如图64的下侧所示，根据图形数据PD0、PD1的电压电平的组合，选择图62B所示的a～d中的某一种图形。就是说，当PD0、PD1都为低电平时，选择图形＂a＂，当PD0为高电平、PD1为低电平时，选择图形＂b＂，当PD0为低电平、PD1为高电平时，选择图形＂c＂，当PD0、PD1都为高电平时，选择图形＂d＂。
如上所述，通过采用图63或图65所示的结构，可以一面周期性地改变扫描电压图形，一面进行MLS驱动.而且，如按本实施例的液晶驱动方法驱动液晶，则即使用响应快的液晶显示器进行灰度显示时，也能获得交叉失真和闪烁少的显示质量高的灰度显示。
因此，如果将本实施例的液晶显示装置作为个人计算机等设备中的显示装置使用，则能提高产品的价值。
另外，本发明不受上述实施例的限制，可以进行各种变形。例如，扫描线的选择电压或非选择电压可采用各种电压电平。

Claims (12)

1.一种显示装置，它具有矩阵式面板、扫描线驱动电路及数据线驱动电路，上述矩阵式面板有多条扫描线、多条数据线、以及利用扫描信号和数据信号进行驱动的显示元件；上述扫描线驱动电路同时选择多条上述扫描线后施加有规定的选择电压图形的扫描电压；上述数据线驱动电路根据上述选择电压图形和表示上述矩阵式面板的显示元件的通/断的显示数据的比较结果，确定加在上述数据线上的电压，并将该确定了的电压加在上述数据线上，该显示装置的特征在于：设有多个存储上述显示数据的帧存储器，从这些多个帧存储器中的一个读出属于第1帧期间的显示数据，并将属于第2帧期间的显示数据写入上述多个帧存储器中的与前一个存储器不同的另一存储器中，上述两种动作是并行进行的。
2.一种显示装置，它具有矩阵式面板、扫描线驱动电路及数据线驱动电路，上述矩阵式面板有多条扫描线、多条数据线、以及利用扫描信号和数据信号进行驱动的显示元件；上述扫描线驱动电路同时选择多条上述扫描线后施加有规定的选择电压图形的扫描电压；上述数据线驱动电路根据上述选择电压图形和表示上述矩阵式面板的显示元件的通/断的显示数据的比较结果，确定加在上述数据线上的电压，并将该确定了的电压加在上述数据线上，该显示装置的特征在于：还具有存储上述显示数据的一个帧存储器和缓冲存储器，假定连接一条扫描线的显示元件数为m个(m为自然数)、同时选择的扫描线数为h条(h为2以上的自然数)时，上述缓冲存储器至少能存储与(h×m)个显示元件对应的显示数据，读出上述缓冲存储器中存储的确定加在一条数据线上的电压所必要的h个显示数据，这些h个显示数据按同一定时被写入上述一个帧存储器。
3.根据权利要求2所述的显示装置，其特征在于：上述缓冲存储器有能暂时存储与一条扫描线所连接的m个显示元件对应的显示数据的移位寄存器，以及可存储(h×m)个显示数据的锁存器。
4.根据权利要求2所述的显示装置，其特征在于：上述缓冲存储器有能暂时存储与h条扫描线所连接的(h×m)个显示元件对应的显示数据的移位寄存器。
5.根据权利要求2所述的显示装置，其特征在于：上述缓冲存储器用(h×m)个透明式锁存器构成。
6.根据权利要求2所述的显示装置，其特征在于：能同时将多个数据写入上述缓冲存储器。
7.根据权利要求2所述的显示装置，其特征在于：在上述数据线驱动电路内装有上述帧存储器及上述缓冲存储器。
8.根据权利要求2所述的显示装置，其特征在于：上述帧存储器及上述缓冲存储器被装于控制上述扫描线驱动电路和上述数据线驱动电路的动作的控制器。
9.根据权利要求2所述的显示装置，其特征在于：上述帧存储器及上述缓冲存储器被装于独立设置的存储装置。
10.根据权利要求2所述的显示装置，其特征在于：同时选择的扫描线数h用下式①表示：
h＝2k(式中k为自然数)......①
11.根据权利要求7所述的显示装置，其特征在于：同时选择的扫描线数为4条。
12.一种电子设备，其特征在于：装有权利要求1～权利要求11中的任意一项所述的显示装置。
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