WO2011152121A1 - 表示装置 - Google Patents

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WO2011152121A1
WO2011152121A1 PCT/JP2011/058765 JP2011058765W WO2011152121A1 WO 2011152121 A1 WO2011152121 A1 WO 2011152121A1 JP 2011058765 W JP2011058765 W JP 2011058765W WO 2011152121 A1 WO2011152121 A1 WO 2011152121A1
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鷲尾　一
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シャープ株式会社
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    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop

Definitions

  • the present invention relates to a display device, and more particularly to a display device having a function of displaying an image based on data held in a memory.
  • liquid crystal display devices have a memory function corresponding to each pixel in order to reduce power consumption.
  • Such a device is called “memory liquid crystal display” or simply “memory liquid crystal”.
  • a memory liquid crystal display can hold 1-bit data for each pixel. When an image with the same content or an image with little change is displayed for a long time, the data held in the memory is used. The displayed image is displayed.
  • the memory liquid crystal display once data is written to the memory, the content of the data written to the memory is held until it is rewritten next time. For this reason, power is hardly consumed in periods other than the period before and after the content of the image changes. As a result, power consumption is reduced as compared with a liquid crystal display device having no memory function.
  • driving the liquid crystal using the memory function is referred to as “memory driving”.
  • a conventional memory liquid crystal display rectangular pixels are arranged in a matrix on the display unit, as in a general active matrix liquid crystal display.
  • a conventional memory liquid crystal display includes a gate driver (scanning signal line driving circuit) and a source driver (video signal line driving circuit) as driving circuits, as in a general active matrix type liquid crystal display.
  • a gate driver scanning signal line driving circuit
  • a source driver video signal line driving circuit
  • Japanese Patent Application Laid-Open No. 2007-286237 discloses an invention of a display device including a pixel memory circuit having the configuration shown in FIG.
  • a pixel memory circuit is provided for each pixel unit including three RGB sub-pixels, not for each RGB sub-pixel.
  • power consumption is reduced by driving using a memory while suppressing an increase in circuit area.
  • a display system for a clock application has been developed as one of applications regarding a liquid crystal display device.
  • a liquid crystal display device provided with such a display system, it is necessary to display an image simulating a second hand of a clock.
  • the conventional liquid crystal display device since the pixels are rectangular and arranged in a matrix, when the resolution (pixel density) is low, as shown in FIG. A smooth image having an edge (typically a boundary portion between black display and white display) cannot be displayed as a simulated image.
  • the resolution is low, the degree of freedom in design regarding image display is low.
  • the data in the memory must be rewritten every second, so that the effect of reducing power consumption is remarkably obtained. I can't.
  • an object of the present invention is to provide a display device that operates with low power consumption and has a high degree of design freedom regarding image display.
  • 1st aspect of this invention is a display apparatus which displays an image by changing the display state of a pixel,
  • a plurality of video signal lines, a plurality of scanning signal lines intersecting with the plurality of video signal lines, and a plurality of video signal lines and the intersections of the plurality of video signal lines and the plurality of scanning signal lines are respectively arranged in a matrix.
  • Each pixel based on a video signal applied to a video signal line passing through the intersection when a scanning signal line passing through the intersection corresponding to each pixel electrode is selected.
  • a first display unit in which a display state of a pixel corresponding to the electrode changes;
  • a pixel memory capable of holding at least one bit of data for each pixel, and a second display unit that changes the display state of the pixels based on the data held in the pixel memory;
  • the first display portion and the second display portion are formed on the same substrate.
  • the second display unit includes: It consists of m flip-flops provided in correspondence with m pixels (m is a positive integer) and connected in series so that data based on the input data signal is sequentially transferred according to the clock pulse.
  • a shift register A voltage selection unit that is provided to correspond to each flip-flop, and selects either the first voltage or the second voltage according to the logical value of the output signal from each flip-flop;
  • a display element portion provided to correspond to each flip-flop, and to reflect the voltage selected by the voltage selection portion in a display state of a pixel corresponding to each flip-flop.
  • the shape of the pixel included in the first display unit is a rectangle having two sides parallel to the scanning signal line and two sides parallel to the video signal line
  • a shape of a pixel included in the second display portion is a shape including a side or a curve that is not parallel to any of the scanning signal line and the video signal line.
  • the second display portion is formed on the substrate so as to surround the first display portion.
  • the second display unit includes: It consists of m flip-flops provided in correspondence with m pixels (m is a positive integer) and connected in series so that data based on the input data signal is sequentially transferred according to the clock pulse.
  • a shift register A voltage selection unit that is provided to correspond to each flip-flop, and selects either the first voltage or the second voltage according to the logical value of the output signal from each flip-flop;
  • a display element portion provided to correspond to each flip-flop, and to reflect the voltage selected by the voltage selection portion in a display state of a pixel corresponding to each flip-flop.
  • a sixth aspect of the present invention is the fifth aspect of the present invention,
  • the second display unit selects one of an output signal from the flip-flop corresponding to the m-th stage of the shift register or the input data signal based on a predetermined instruction signal, and selects the selected signal from the shift register.
  • the selection unit selects an output signal from a flip-flop corresponding to the m-th stage of the shift register after data based on the input data signal is transferred to the m flip-flops. .
  • a seventh aspect of the present invention is the sixth aspect of the present invention.
  • the second display unit includes, as the shift register, a shift register including 60 flip-flops provided so as to correspond to 60 pixels,
  • the level of the input data signal is a first level for a period corresponding to the generation interval of the clock pulse only once, and is a second level for other periods.
  • the second display unit includes, as the shift register, a shift register including 60 flip-flops provided so as to correspond to 60 pixels,
  • the level of the input data signal is set to the first level only during a period corresponding to the generation interval of the clock pulse every time the clock pulse is generated 60 times, and is set to the second level during other periods. It is characterized by.
  • the first display unit further includes a storage circuit that captures and holds 1-bit data for each pixel or a predetermined number of pixels based on a video signal applied to the video signal line,
  • the first display unit is characterized in that when a predetermined display mode is set, the display state of the pixels changes based on data held in the storage circuit.
  • the display device includes a first display unit that performs general active matrix driving and a second display unit that performs memory driving using a pixel memory. It has been.
  • the first display unit and the second display unit are formed on the same substrate. In such a configuration, a still image, an image with little change, or a regular image with changes are displayed on the second display unit, and other images are displayed on the first display unit, which is unnecessary. Power consumption is suppressed. Thereby, compared with the conventional display apparatus, power consumption is reduced.
  • the second display section includes a shift register configured by connecting flip-flops provided so as to correspond to each pixel in series, and each flip-flop.
  • a voltage selection unit that selects one of the two voltages in accordance with the output signal, and a display element unit for reflecting the voltage selected by the voltage selection unit in the display state of the pixel corresponding to each flip-flop. It has been. Since each flip-flop can hold 1-bit data, in each flip-flop, the input data is transferred to the next-stage flip-flop and the input data is given to the voltage selection unit to display the corresponding pixel. Can be brought into a display state based on the input data.
  • the second display unit does not include a drive circuit (scanning signal line drive circuit, video signal line drive circuit) provided in a conventional general display device, and shifts display image data to a shift register.
  • a drive circuit scanning signal line drive circuit, video signal line drive circuit
  • data corresponding to the display image can be given to all flip-flops (that is, memories corresponding to the respective pixels) constituting the shift register. Since the first display unit operates based on a driving circuit provided in a conventional general display device, the second display unit operates independently of the first display unit. For this reason, a still image, an image with little change, and a regular image with change are displayed on the second display unit, thereby effectively reducing power consumption.
  • the shape of the pixel included in the second display unit is the shape of a general pixel (two sides parallel to the scanning signal line and two sides parallel to the video signal line). And a different shape. For this reason, even when the resolution is low, it is possible to display images based on various shapes as images that do not feel uncomfortable for the viewer. This realizes a display device that operates with low power consumption and has a high degree of freedom in design for image display.
  • a display device that displays a still image, an image with little change, or a regular image with change around a display unit where general image display is performed is operated with low power consumption. It becomes possible.
  • the display device having a configuration in which the pixel having a shape different from the shape of a general pixel is included in the second display unit, as in the second aspect of the present invention, a still image By displaying an image with little change or a regular image with change on the second display unit, power consumption is effectively reduced.
  • the data necessary for the image display is stored in the flip-flop constituting the shift register.
  • the number of data is equal to the number. For this reason, since the period during which valid data is to be supplied by the input data signal is remarkably shortened, power consumption is effectively reduced.
  • the shift register is composed of 60 flip-flops, and the level of the input data signal becomes the first level only once during the operation of the display device (the first period is the most Maintained at a level of 2). Further, after the data based on the input data signal is transferred to the 60 flip-flops, the output signal from the flip-flop corresponding to the 60th stage of the shift register is given to the flip-flop corresponding to the 1st stage of the shift register. It is done. As described above, by setting the clock pulse generation interval to 1 second, it is possible to display an image imitating the second hand of the clock on the second display unit. As a result, a display device including a display system for a clock that operates with low power consumption is realized.
  • the shift register includes 60 flip-flops, and the level of the input data signal becomes the first level for a predetermined period every time the clock pulse is generated 60 times (otherwise During this period is maintained at the second level).
  • the clock pulse generation interval is set to 1 second, it is possible to display an image imitating the second hand of the clock on the second display unit.
  • a display device including a display system for a clock that operates with low power consumption is realized.
  • a still image, an image with little change, and a regular image with changes can be displayed on the first display unit using a memory (storage circuit).
  • a memory storage circuit
  • FIG. 1 It is a block diagram which shows the functional structure of the liquid crystal display device which concerns on one Embodiment of this invention. It is a schematic block diagram of the liquid crystal panel which comprises the liquid crystal display device in the said embodiment. It is an enlarged view of the part shown with the code
  • FIG. 4 is a circuit diagram illustrating a specific configuration example of a flip-flop in the embodiment.
  • FIG. 4 is a circuit diagram illustrating a specific configuration example of a voltage selection unit in the embodiment.
  • it is a signal waveform diagram for demonstrating the drive method of a memory display part.
  • It is a figure which shows the example of a display image in the said embodiment.
  • it is a signal waveform diagram for demonstrating the drive method of a memory display part.
  • it is a figure which shows the relationship between a liquid crystal applied voltage and the transmittance
  • it is a figure for demonstrating the change of a display image.
  • FIG. 11 is a signal waveform diagram for describing a driving method of the memory display unit in the modification of the embodiment.
  • it is a figure for demonstrating the positional relationship of the shape of a normal display part and a memory display part, and a normal display part and a memory display part.
  • the modification of the said embodiment it is a figure for demonstrating the positional relationship of the shape of a normal display part and a memory display part, and a normal display part and a memory display part.
  • it is a figure for demonstrating the shape of the pixel in a memory display part.
  • it is a figure for demonstrating the case where seven pixels whose shape is a parallelogram are included in a memory display part.
  • it is a figure for demonstrating the case where seven pixels whose shape is a parallelogram are included in a memory display part.
  • it is a figure for demonstrating the case where seven pixels whose shape is a parallelogram are included in a memory display part.
  • FIG. 3 is a circuit diagram showing a configuration of a pixel memory circuit in a display device disclosed in Japanese Patent Application Laid-Open No. 2007-286237.
  • FIG. 3 is a circuit diagram showing a configuration of a pixel memory circuit in a display device disclosed in Japanese Patent Application Laid-Open No. 2007-286237.
  • it is a figure for demonstrating the case where the image imitating the second hand of the timepiece is displayed.
  • FIG. 2 is a schematic configuration diagram of a liquid crystal panel 100 constituting the liquid crystal display device according to the embodiment of the present invention.
  • the liquid crystal panel 100 is provided with two display units that display images by different operations.
  • One of the two display units is a normal display unit 20 that performs image display by general active matrix driving.
  • the other of the two display units is a memory display unit 10 that performs image display by memory driving.
  • the memory display unit 10 is formed in a ring shape so as to surround the normal display unit 20.
  • the liquid crystal panel 100 is also provided with a terminal portion 19 in which terminals for connecting signal wiring extending from the outside of the panel substrate (for example, a flexible circuit board) and signal wiring in the panel substrate are formed.
  • a terminal portion 19 in which terminals for connecting signal wiring extending from the outside of the panel substrate (for example, a flexible circuit board) and signal wiring in the panel substrate are formed.
  • an image imitating the second hand of a clock is displayed.
  • FIG. 3 is an enlarged view of a portion indicated by reference numeral 6 in FIG.
  • the shape of the pixel is a rectangle (typically, two sides parallel to the gate bus line (scanning signal line) and two sides parallel to the source bus line (video signal line) (typically Square).
  • a pixel shape is referred to as a “normal pixel shape”.
  • the pixel has a substantially rectangular shape having two substantially parallel sides connecting the inner side and the outer side of the ring shape and two sides perpendicular to the two sides.
  • the inclination of the long side and the short side constituting the rectangle is different for each pixel.
  • the memory display unit 10 includes pixels having shapes other than the normal pixel shape.
  • the first display unit is realized by the normal display unit 20 and the second display unit is realized by the memory display unit 10.
  • FIG. 1 is a block diagram showing a functional configuration of the liquid crystal display device according to the present embodiment.
  • This liquid crystal display device includes components for realizing image display on the normal display unit 20 and components for realizing image display on the memory display unit 10.
  • the component for forming the pixels in the normal display unit 20 is referred to as a pixel forming unit 21, and the component for forming the pixels in the memory display unit 10 is referred to as a pixel memory unit PMU (FIG. 4).
  • a plurality of source bus lines (video signal lines) SL As constituent elements for realizing image display in the normal display unit 20, a plurality of source bus lines (video signal lines) SL, a plurality of gate bus lines (scanning signal lines) GL, and the plurality of source buses.
  • a driver 40 is included in the liquid crystal display device.
  • a plurality of pixel memory units PMU and signal wirings for transmitting various signals and the like for operating the plurality of pixel memory units PMU are provided. .
  • FIG. 1 it is assumed that eight pixel memory units PMU (1) to PMU (8) are included in the liquid crystal display device as shown in FIG.
  • the pixel memory units PMU (1) to PMU (8) commonly have two-phase clock signals CK and CKB, a white display voltage VW for displaying the pixel in white, and a pixel display. A black display voltage VBL for making the state black is provided.
  • the pixel memory unit PMU (1) is provided with display data DATA for designating the display state of the pixels.
  • Each pixel memory unit PMU includes a flip-flop that can hold 1-bit data. Then, the flip-flops 11 (1) to 11 (8) included in the pixel memory units PMU (1) to PMU (8) are connected in series as shown in FIG. Has been. Accordingly, the display data DATA given to the pixel memory unit PMU (1) is sequentially transferred to the pixel memory units PMU (2) to PMU (8) based on the clock signals CK and CKB.
  • FIG. 6 is a circuit diagram illustrating a configuration of the pixel forming unit 21 that forms pixels in the normal display unit 20.
  • the gate electrode 211 is connected to the gate bus line GL passing through the corresponding intersection
  • the source electrode 212 is connected to the source bus line SL passing through the intersection.
  • the TFT 210, the pixel electrode 214 connected to the drain electrode 213 of the TFT 210, the common electrode 216 and the auxiliary capacitance electrode 218 provided in common to the plurality of pixel forming portions 21, the pixel electrode 214 and the common electrode 216 And a storage capacitor 217 formed by the pixel electrode 214 and the storage capacitor electrode 218 are included.
  • the liquid crystal capacitor 215 and the auxiliary capacitor 217 form a pixel capacitor CP. Then, based on the video signal that the source electrode 212 of the TFT 210 receives from the source bus line SL when the gate electrode 211 of the TFT 210 receives the active scanning signal from the gate bus line GL, the voltage indicating the pixel value in the pixel capacitor CP. Is retained.
  • FIG. 7 is a block diagram showing a configuration of the pixel memory unit PMU.
  • the pixel memory unit PMU includes a flip-flop 11, a voltage selection unit 12, and a liquid crystal capacitor 13.
  • the flip-flop 11 receives the signal Qn (output signal from the preceding flip-flop 11) as an input signal, and outputs “signal Qn + 1” and “logic inversion signal of signal Qn + 1” as output signals based on the clock signals CK and CKB. To do.
  • the “logic inversion signal of the signal Qn + 1” is expressed as “signal Qn + 1B”.
  • the voltage selection unit 12 selects either the white display voltage VW or the black display voltage VBL based on the signal Qn + 1 and the signal Qn + 1B, and outputs the selected voltage as the pixel electrode voltage VLC.
  • the liquid crystal capacitor 13 is formed by a pixel electrode and a common electrode, and the display state of the pixel changes according to the difference between the pixel electrode voltage VLC and the common electrode voltage VCOM.
  • FIG. 8 is a circuit diagram showing a specific configuration example of the flip-flop 11.
  • the flip-flop 11 takes in the signal Qn and holds it as transfer data.
  • the flip-flop 11 takes in the transfer data and holds it as output data. Based on the output data, the signal Qn + 1 and the signal Qn + 1B And a second latch unit 112 for outputting.
  • the first latch unit 111 has a clocked inverter (hereinafter referred to as “first clocked inverter”) 141 to which a signal Qn is applied to an input terminal, and an input terminal connected to an output terminal of the first clocked inverter 141.
  • An inverter 142 hereinafter referred to as “first inverter”
  • a clocked inverter hereinafter referred to as “first inverter”
  • first inverter whose input terminal is connected to the output terminal of the first inverter 142 and whose output terminal is connected to the input terminal of the first inverter 142.
  • “Second clocked inverter”) 143 The output terminal of the first inverter 142 is also connected to the input terminal of a third clocked inverter 146 described later.
  • the second latch unit 112 has a clocked inverter (hereinafter referred to as “third clocked inverter”) 146 whose input terminal is connected to the output terminal of the first inverter 142, and an input terminal of the third clocked inverter 146.
  • An inverter connected to the output terminal hereinafter referred to as “second inverter”) 147, an input terminal connected to the output terminal of the second inverter 147, and an output terminal connected to the input terminal of the second inverter 147
  • a clocked inverter hereinafter referred to as “fourth clocked inverter”
  • the signal Qn + 1 is output from the output terminal of the second inverter 147
  • the signal Qn + 1B is output from the output terminal of the fourth clocked inverter 148.
  • the first clocked inverter 141 and the fourth clocked inverter 148 function as inverters when the clock signal CK is at a high level and the clock signal CKB is at a low level, and the clock signal CK is at a low level and the clock signal CKB is at a high level. At the level, the input terminal and the output terminal are electrically disconnected.
  • the second clocked inverter 143 and the third clocked inverter 146 when the clock signal CK is at a high level and the clock signal CKB is at a low level, the input terminal and the output terminal are electrically disconnected, and the clock signal CK is When the clock signal CKB is at a low level and a high level, it functions as an inverter.
  • the value of the signal Qn given during the period when the clock signal CK is high level and the clock signal CKB is low level is transferred to the first latch unit 111 as transfer data. Retained.
  • the waveform of the signal Qn + 1 next changes the clock signal CK from the high level to the low level and the clock signal CKB changes from the low level to the high level. Until the point of change.
  • FIG. 9 is a circuit diagram illustrating a specific configuration example of the voltage selection unit 12.
  • the voltage selection unit 12 includes CMOS switches 121 and 122 composed of P-type TFTs and N-type TFTs.
  • CMOS switch 121 a white display voltage VW is applied to an input terminal, and an output terminal is connected to a pixel electrode.
  • a signal Qn + 1 is applied to the gate terminal of the N-type TFT of the CMOS switch 121, and a signal Qn + 1B is applied to the gate terminal of the P-type TFT of the CMOS switch 121.
  • the CMOS switch 122 the black display voltage VBL is applied to the input terminal, and the output terminal is connected to the pixel electrode.
  • a signal Qn + 1B is applied to the gate terminal of the N-type TFT of the CMOS switch 122, and a signal Qn + 1 is applied to the gate terminal of the P-type TFT of the CMOS switch 122.
  • the CMOS switch 121 is turned off and the CMOS switch 122 is turned on, and the black display voltage VBL is applied to the pixel electrode.
  • data D1 is input to the flip-flop 11 (1) as display data DATA.
  • the clock signal CK changes from high level to low level, and the clock signal CKB changes from low level to high level. For this reason, based on the value of the data D1, the output signal Q1 of the flip-flop 11 (1) becomes high level.
  • the output signal Q1 is supplied to the voltage selector 12 (see FIG. 9) and also to the flip-flop 11 (2).
  • data D2 is input to the flip-flop 11 (1) as display data DATA. Since the output signal Q1 from the flip-flop 11 (1) is given to the flip-flop 11 (2), at this time, the data D1 is inputted to the flip-flop 11 (2). Further, at time t2, similarly to time t1, the clock signal CK changes from the high level to the low level, and the clock signal CKB changes from the low level to the high level. Thereby, the output signal Q1 of the flip-flop 11 (1) becomes a low level based on the value of the data D2, and the output signal Q2 of the flip-flop 11 (2) becomes a high level based on the value of the data D1.
  • the display data DATA is high level only for the data D1 among the data D1 to D8. Therefore, during the period from time t1 to time t9, the output signals Q1 to Q8 sequentially become high level one by one.
  • data D9 is input to the flip-flop 11 (1) as display data DATA.
  • the output signal Q1 of the flip-flop 11 (1) is at the high level in the same manner as at the time point t1.
  • the output signals Q1 to Q8 of the flip-flops 11 (1) to 11 (8) repeatedly and sequentially become high level for a predetermined period.
  • the flip-flops 11 (1) to 11 (8) output the output signals Q1 to Q8 and their logical inversion signals. These signals are given to the voltage selection unit 12 corresponding to each flip-flop 11.
  • the waveforms of the white display voltage VW and the black display voltage VBL applied to the voltage selection unit 12 will be described with reference to FIG.
  • the common electrode voltage VCOM a high level and a low level are alternately repeated every predetermined period.
  • the white display voltage VW and the common electrode voltage VCOM have the same phase.
  • the phases of the black display voltage VBL and the common electrode voltage VCOM are shifted by 180 degrees.
  • the high-level potentials of the white display voltage VW and the black display voltage VBL are substantially equal to the high-level potential of the common electrode voltage VCOM.
  • the low-level potentials of the white display voltage VW and the black display voltage VBL are substantially equal to the low-level potential of the common electrode voltage VCOM. As described above, the difference between the potential of the white display voltage VW and the potential of the common electrode voltage VCOM is maintained at substantially zero. On the other hand, the difference between the potential of the black display voltage VBL and the potential of the common electrode voltage VCOM is maintained at a magnitude substantially corresponding to the amplitude of the black display voltage VBL.
  • FIG. 13 is a diagram showing the relationship between the liquid crystal applied voltage and the transmittance.
  • the relationship shown in FIG. 13 is for a liquid crystal display device adopting a normally white system. From FIG. 13, it is understood that the transmittance increases as the liquid crystal applied voltage decreases, and the transmittance decreases as the liquid crystal applied voltage increases.
  • the voltage Va corresponds to the difference between the potential of the white display voltage VW and the potential of the common electrode voltage VCOM
  • the voltage Vb corresponds to the difference between the potential of the black display voltage VBL and the potential of the common electrode voltage VCOM.
  • the white display voltage VW is applied to the pixel electrode.
  • the black display voltage VBL is applied. Is applied to the pixel electrode (see FIG. 9).
  • the display state of the pixel is white display.
  • the display state of the pixel is black.
  • the eight pixel memory units PMU (1) to PMU (8) are described as being included in the liquid crystal display device.
  • Sixty pixel memory units PMU are provided. That is, the shift register 110 illustrated in FIG. 5 includes 60 flip-flops 11. Then, clock signals CK and CKB that repeat predetermined changes at intervals of 1 second are given to each pixel memory unit PMU, and display data DATA that becomes a high level for 1 second every 60 seconds is supplied to the pixel memory unit PMU (1). Given. As a result, an image simulating the second hand of the clock is displayed on the memory display unit 10.
  • the liquid crystal panel 100 includes a normal display unit 20 having pixels having a general shape (normal pixel shape) and active matrix driving, and pixels having a shape other than the normal pixel shape.
  • a memory display unit 10 that performs memory driving is provided.
  • the memory display unit 10 is generally formed in a ring shape so as to surround the display unit 20, and the shape of the pixel in the memory display unit 10 includes two substantially parallel sides connecting the inner side and the outer side of the ring shape, and the 2 It is substantially rectangular with two sides perpendicular to one side.
  • the degree of freedom in design related to image display in the liquid crystal display device is increased.
  • either the white display voltage VW or the black display voltage VBL is selected according to the output signal from the flip-flop 11 in the pixel memory unit PMU so as to correspond to each pixel memory unit PMU.
  • a liquid crystal capacitor 13 for reflecting the voltage selected by the voltage selection unit 12 in the display state of the pixel corresponding to each flip-flop 11 is provided.
  • the shift register 110 is configured by connecting the flip-flops 11 included in each of the plurality of pixel memory units PMU in the memory display unit 10 in series.
  • each flip-flop 11 Since each flip-flop 11 can hold 1-bit data, each flip-flop 11 transfers the input data to the next-stage flip-flop 11 and changes the display state of the corresponding pixel to a display state based on the input data. It becomes possible to do. That is, by providing display data DATA to the shift register 110 without providing a gate driver or source driver, data corresponding to a display image can be provided to the flip-flops 11 in all the pixel memory units PMU. At this time, the memory display unit 10 operates (drives) independently of the source driver 30 and the gate driver 40 that drive the normal display unit 20. Thereby, it is possible to reduce power consumption when displaying an image imitating the second hand of a clock. As described above, according to the present embodiment, a liquid crystal display device that operates with low power consumption while increasing the degree of freedom of design for image display is realized.
  • the output signal Q8 of the flip-flop 11 (8) in the pixel memory unit PMU (8) is provided to the flip-flop 11 (1) in the pixel memory unit PMU (1). None (see FIG. 1).
  • the output signal Q8 of the flip-flop 11 (8) in the pixel memory unit PMU (8) is sent to the flip-flop 11 (1) in the pixel memory unit PMU (1). Configured to be given.
  • FIG. 15 is a block diagram showing a functional configuration of the liquid crystal display device in the modification of the embodiment.
  • a selection circuit 50 is provided between the pixel memory unit PMU (8) and the pixel memory unit PMU (1).
  • the selection data 50, the output signal Q8, and the selection signal SEL are input to the selection circuit 50.
  • one of the display data DATA and the output signal Q8 is selected based on the selection signal SEL, and the selected signal is given to the flip-flop 11 (1) in the pixel memory unit PMU (1).
  • FIG. 16 is a circuit diagram illustrating a specific configuration example of the selection circuit 50.
  • the selection circuit 50 includes an inverter 51 and CMOS switches 52 and 53 each including a P-type TFT and an N-type TFT.
  • the inverter 51 the selection signal SEL is given to the input terminal, and the output terminal is connected to the gate terminal of the P-type TFT of the CMOS switch 52 and the gate terminal of the N-type TFT of the CMOS switch 53.
  • the CMOS switch 52 display data DATA is given to an input terminal, and an output terminal is connected to the flip-flop 11 (1) in the pixel memory unit PMU (1).
  • a selection signal SEL is applied to the gate terminal of the N-type TFT of the CMOS switch 52, and a logic inversion signal of the selection signal SEL is applied to the gate terminal of the P-type TFT of the CMOS switch 52.
  • the CMOS switch 53 an output signal Q8 is given to the input terminal, and the output terminal is connected to the flip-flop 11 (1) in the pixel memory unit PMU (1).
  • a logic inversion signal of the selection signal SEL is given to the gate terminal of the N-type TFT of the CMOS switch 53, and a selection signal SEL is given to the gate terminal of the P-type TFT of the CMOS switch 53.
  • the selection signal SEL when the selection signal SEL is at a low level, the CMOS switch 52 is turned off and the CMOS switch 53 is turned on.
  • the selection signal SEL when the selection signal SEL is at a high level, the CMOS switch 52 is turned on and the CMOS switch 53 is turned off. Therefore, as shown in FIG. 17, when the selection signal SEL is at the low level, the output signal Q8 is given to the flip-flop 11 (1) in the pixel memory unit PMU (1) as the output signal OUT from the selection circuit 50.
  • the selection signal SEL is at a high level, the display data DATA is supplied as the output signal OUT from the selection circuit 50 to the flip-flop 11 (1) in the pixel memory unit PMU (1).
  • the selection signal SEL is maintained at the high level during the period from the time point t1 to the time point t8, and the selection signal SEL is at the high level during the period from the time point t8 to the time point t9. Can be changed from low to low. In the period after time t9, the selection signal SEL is maintained at a low level.
  • the output signals Q1 to Q8 are sequentially set to the high level one by one in the period after the time point t9.
  • the period during which valid data as the display data DATA is to be supplied is significantly shortened. Therefore, power consumption is reduced compared to the above embodiment.
  • the ring-shaped memory display unit 10 is formed so as to surround the normal display unit 20 (see FIG. 2), but the present invention is not limited to this.
  • a frame-shaped memory display unit 10 may be formed on one panel substrate so as to surround the rectangular normal display unit 20.
  • the rectangular memory display unit 10 and the rectangular normal display unit 20 may be arranged vertically so as to be viewed from the viewer.
  • the shapes of the normal display unit 20 and the memory display unit 10 and the normal display unit 20 and the memory display unit 10 The positional relationship is not limited at all.
  • the shape shown in FIG. 3 is exemplified as the shape of the pixel in the memory display unit 10, but the present invention is not limited to this.
  • the shape of the pixel in the memory display unit 10 may be a shape including a side or a curve that is not parallel to either the gate bus line GL or the source bus line SL. Accordingly, for example, pixels having various shapes such as a hexagonal shape as shown in FIG. 21 (pixels having a shape other than the normal pixel shape) can be applied to the present invention.
  • seven pixels having a parallelogram shape may be included in the memory display unit 10.
  • the seven pixels represent numbers from 0 to 9.
  • the waveform of the display data DATA is as shown in FIG.
  • the output signals Q1, Q2, Q3, Q5, and Q6 are at a high level.
  • the display states of the pixels corresponding to the symbols PIX (1), PIX (2), PIX (3), PIX (5), and PIX (6) are displayed in black.
  • the display state of the pixel is white. In this way, it is possible to reduce the power consumption of a liquid crystal display device including a system for displaying numbers.
  • a pixel memory circuit (memory) that can hold 1-bit data for each sub-pixel or for each pixel unit as disclosed in Japanese Unexamined Patent Publication No. 2007-286237.
  • a circuit may be further provided in the pixel forming unit 21 and a function of displaying an image based on data stored in the pixel memory circuit may be further provided.
  • two display modes are provided in advance as a display method in the normal display unit, and “a conventional image display is performed in one display mode and a pixel memory circuit is displayed in the other display mode. “Image display based on stored data is performed”. Thus, a still image, an image with little change, and a regular image with changes can be displayed on the normal display unit using the memory. As a result, power consumption can be significantly reduced.
  • a plurality of pixel memory units having the same configuration as the pixel memory units PMU (1) to PMU (8) in the memory display section (reference numerals PMU2 (1) to PMU2 (24) in FIG. 25). It is also possible to provide the pixel display unit) in the normal display unit so that the image display in the normal display unit is performed by the same operation as that in the memory display unit.
  • the liquid crystal display device has been described as an example, but the present invention is not limited to this.
  • the present invention can also be applied to other display devices such as an organic EL (Electro Luminescence).

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Abstract

　本発明は、低消費電力で動作し、かつ、画像表示に関するデザイン性の自由度が高い表示装置を提供することを目的とする。　液晶パネルを構成する１つの基板上に、一般的なアクティブマトリクス駆動による画像表示が行われる通常表示部と、メモリ駆動による画像表示が行われるメモリ表示部とが設けられる。メモリ表示部内の画素の形状は、ゲートバスライン（ＧＬ）およびソースバスライン（ＳＬ）のいずれにも平行でない辺または曲線を含む形状とされる。メモリ表示部内の複数の画素に対応するように、それぞれがフリップフロップを有する複数の画素メモリユニット（ＰＭＵ）が設けられる。それら複数の画素メモリユニット（ＰＭＵ）内のフリップフロップが直列に接続されることによって構成されたシフトレジスタについて、１段目に対応する画素メモリユニット（ＰＭＵ（１））に表示用データ（ＤＡＴＡ）を与える。

Description

表示装置
　本発明は、表示装置に関し、特に、メモリに保持されたデータに基づいて画像を表示する機能を有する表示装置に関する。
　近年、液晶表示装置に関し、消費電力の低減を図るために各画素に対応するようにメモリ機能が設けられているものがある。このような装置は「メモリ液晶ディスプレイ」あるいは単に「メモリ液晶」などと呼ばれている。一般に、メモリ液晶ディスプレイにおいては、各画素につき１ビットのデータの保持が可能となっており、同じ内容の画像や変化の少ない画像が長時間表示される際に、メモリに保持されたデータを用いた画像表示が行われる。メモリ液晶ディスプレイでは、メモリへのデータの書き込みが一旦行われると、当該メモリに書き込まれたデータの内容は次に書き換えられるまで保持される。このため、画像の内容が変化する前後の期間以外の期間には、ほとんど電力は消費されない。その結果、メモリ機能を有さない液晶表示装置と比較して消費電力が低減されている。なお、以下においては、メモリ機能を用いて液晶を駆動することを「メモリ駆動」という。
　従来のメモリ液晶ディスプレイにおいては、一般的なアクティブマトリクス型の液晶ディスプレイと同様、表示部には矩形の画素がマトリクス状に配置されている。また、従来のメモリ液晶ディスプレイは、一般的なアクティブマトリクス型の液晶ディスプレイと同様、駆動回路としてゲートドライバ（走査信号線駆動回路）とソースドライバ（映像信号線駆動回路）とを備えている。このような構成において、ゲートドライバおよびソースドライバが動作することによって、各画素に対応するメモリに表示画像に応じたデータが格納される。そして、メモリに格納されたデータに基づいて画像が表示される。
　なお、本件発明に関連して、日本の特開２００７－２８６２３７号公報には、図２６に示す構成の画素メモリ回路を備えた表示装置の発明が開示されている。この表示装置においては、ＲＧＢのサブ画素毎ではなく、ＲＧＢの３つのサブ画素からなる画素ユニット毎に画素メモリ回路が設けられている。これにより、回路面積の増大を抑制しつつ、メモリを用いた駆動による低消費電力化が実現されている。
日本の特開２００７－２８６２３７号公報
　ところで、近年、液晶表示装置に関し、アプリケーションの１つとして時計用途の表示システムの開発が行われている。このような表示システムを備えた液晶表示装置では、時計の秒針を模した画像の表示が必要となる。この点に関し、従来の液晶表示装置においては、画素は矩形であってマトリクス状に配置されているので、解像度（画素の密度）が低い場合には、図２７に示すように、時計の秒針を模した画像としてエッジ（典型的には黒色表示と白色表示との境界部分）の滑らかな画像を表示することはできない。このように、従来の液晶表示装置においては、解像度が低い場合、画像表示に関するデザイン性の自由度が低い。また、上述したメモリ液晶ディスプレイによって時計の秒針を模した画像の表示が行われるとき、１秒毎にメモリ内のデータの書き換えが行われなければならないので、消費電力低減の効果が顕著には得られない。
　そこで、本発明は、低消費電力で動作する、画像表示に関するデザイン性の自由度が高い表示装置を提供することを目的とする。
　本発明の第１の局面は、画素の表示状態を変化させることによって画像を表示する表示装置であって、
　複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され各画素に対応する画素電極とを含み、各画素電極に対応する交差点を通過する走査信号線が選択されている時に当該交差点を通過する映像信号線に印加されている映像信号に基づいて当該各画素電極に対応する画素の表示状態が変化する第１の表示部と、
　各画素につき少なくとも１ビットのデータを保持することのできる画素メモリが設けられ、前記画素メモリに保持されているデータに基づいて画素の表示状態が変化する第２の表示部と
を備え、
　前記第１の表示部と前記第２の表示部とは同一の基板上に形成されていることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　前記第２の表示部は、
　　ｍ個（ｍは正の整数）の画素にそれぞれ対応するように設けられクロックパルスに応じて入力データ信号に基づくデータが順次に転送されるように直列に接続されたｍ個のフリップフロップからなるシフトレジスタと、
　　各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第１電圧または第２電圧のいずれかを選択する電圧選択部と、
　　各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部と
を含むことを特徴とする。
　本発明の第３の局面は、本発明の第１の局面において、
　前記第１の表示部に含まれる画素の形状は、前記走査信号線に平行な２つの辺と前記映像信号線に平行な２つの辺とを有する長方形であって、
　前記第２の表示部に含まれる画素の形状は、前記走査信号線および前記映像信号線のいずれにも平行でない辺または曲線を含む形状であることを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　前記第２の表示部は、前記基板上において前記第１の表示部を取り囲むように形成されていることを特徴とする。
　本発明の第５の局面は、本発明の第４の局面において、
　前記第２の表示部は、
　　ｍ個（ｍは正の整数）の画素にそれぞれ対応するように設けられクロックパルスに応じて入力データ信号に基づくデータが順次に転送されるように直列に接続されたｍ個のフリップフロップからなるシフトレジスタと、
　　各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第１電圧または第２電圧のいずれかを選択する電圧選択部と、
　　各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部と
を含むことを特徴とする。
　本発明の第６の局面は、本発明の第５の局面において、
　前記第２の表示部は、前記シフトレジスタのｍ段目に対応するフリップフロップからの出力信号または前記入力データ信号の一方を所定の指示信号に基づいて選択して当該選択した信号を前記シフトレジスタの１段目に対応するフリップフロップに与える選択部を更に含み、
　前記選択部は、前記入力データ信号に基づくデータが前記ｍ個のフリップフロップに転送された後には、前記シフトレジスタのｍ段目に対応するフリップフロップからの出力信号を選択することを特徴とする。
　本発明の第７の局面は、本発明の第６の局面において、
　前記第２の表示部は、前記シフトレジスタとして、６０個の画素にそれぞれ対応するように設けられた６０個のフリップフロップからなるシフトレジスタを含み、
　前記入力データ信号のレベルは、１回だけ前記クロックパルスの発生間隔に相当する期間第１のレベルとされ、それ以外の期間には第２のレベルとされることを特徴とする。
　本発明の第８の局面は、本発明の第５の局面において、
　前記第２の表示部は、前記シフトレジスタとして、６０個の画素にそれぞれ対応するように設けられた６０個のフリップフロップからなるシフトレジスタを含み、
　前記入力データ信号のレベルは、前記クロックパルスが６０回発生する毎に前記クロックパルスの発生間隔に相当する期間だけ第１のレベルとされ、それ以外の期間には第２のレベルとされることを特徴とする。
　本発明の第９の局面は、本発明の第１の局面において、
　前記第１の表示部は、画素毎または所定個数の画素毎に、前記映像信号線に印加されている映像信号に基づき１ビットのデータを取り込んで保持する記憶回路を更に含み、
　前記第１の表示部では、予め定められた表示モードになっている時、前記記憶回路に保持されているデータに基づいて画素の表示状態が変化することを特徴とする。
　本発明の第１の局面によれば、表示装置には、一般的なアクティブマトリクス駆動が行われる第１の表示部と、画素メモリを用いたメモリ駆動が行われる第２の表示部とが設けられている。それら第１の表示部と第２の表示部とは同一の基板上に形成されている。このような構成において、静止画像や変化の少ない画像や変化の規則的な画像については第２の表示部に表示し、それ以外の画像については第１の表示部に表示することによって、不必要な電力消費が抑制される。これにより、従来の表示装置と比較して、消費電力が低減される。
　本発明の第２の局面によれば、第２の表示部には、各画素に対応するように設けられたフリップフロップが直列に接続されることによって構成されたシフトレジスタと、各フリップフロップからの出力信号に応じて２つの電圧のいずれかを選択する電圧選択部と、電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部とが設けられている。フリップフロップは１ビットのデータの保持が可能であるので、各フリップフロップにおいて、入力データを次段のフリップフロップに転送しつつ、当該入力データを電圧選択部に与えることにより対応する画素の表示状態を当該入力データに基づく表示状態にすることが可能となる。すなわち、第２の表示部については、従来の一般的な表示装置に設けられている駆動回路（走査信号線駆動回路，映像信号線駆動回路）を備えることなく、表示画像用のデータをシフトレジスタに与えることによって、シフトレジスタを構成する全てのフリップフロップ（すなわち各画素に対応するメモリ）に表示画像に対応するデータを与えることができる。第１の表示部については従来の一般的な表示装置に設けられている駆動回路に基づき動作するので、第２の表示部は第１の表示部とは独立して動作する。このため、静止画像や変化の少ない画像や変化の規則的な画像については第２の表示部に表示することによって、消費電力が効果的に低減される。
　本発明の第３の局面によれば、第２の表示部に含まれる画素の形状は、一般的な画素の形状（走査信号線に平行な２つの辺と映像信号線に平行な２つの辺とを有する長方形）とは異なる形状となっている。このため、解像度が低い場合であっても、様々な形状に基づく画像を視聴者にとって違和感のない画像として表示することが可能となる。これにより、低消費電力で動作する、画像表示に関するデザイン性の自由度が高い表示装置が実現される。
　本発明の第４の局面によれば、静止画像や変化の少ない画像や変化の規則的な画像を一般的な画像表示が行われる表示部の周囲に表示する表示装置を低消費電力で動作させることが可能となる。
　本発明の第５の局面によれば、一般的な画素の形状とは異なる形状の画素が第２の表示部に含まれる構成の表示装置において、本発明の第２の局面と同様、静止画像や変化の少ない画像や変化の規則的な画像については第２の表示部に表示することによって、消費電力が効果的に低減される。
　本発明の第６の局面によれば、第２の表示部において変化の規則的な画像の表示が行われる場合に、画像表示のために必要となるデータは、シフトレジスタを構成するフリップフロップの数に等しい数だけのデータとなる。このため、入力データ信号によって有効なデータが供給されるべき期間が顕著に短くなるので、消費電力が効果的に低減される。
　本発明の第７の局面によれば、シフトレジスタは６０個のフリップフロップからなり、入力データ信号のレベルは、表示装置の動作中に１回だけ第１のレベルとなる（大半の期間は第２のレベルで維持される）。また、入力データ信号に基づくデータが６０個のフリップフロップに転送された後には、シフトレジスタの６０段目に対応するフリップフロップからの出力信号がシフトレジスタの１段目に対応するフリップフロップに与えられる。以上より、クロックパルスの発生間隔を１秒間にすることによって、第２の表示部において時計の秒針を模した画像の表示を行うことが可能となる。これにより、低消費電力で動作する、時計用途の表示システムを備えた表示装置が実現される。
　本発明の第８の局面によれば、シフトレジスタは６０個のフリップフロップからなり、入力データ信号のレベルは、クロックパルスが６０回発生する毎に所定期間だけ第１のレベルとなる（それ以外の期間には第２のレベルで維持される）。ここで、クロックパルスの発生間隔を１秒間にすることによって、第２の表示部において時計の秒針を模した画像の表示を行うことが可能となる。これにより、低消費電力で動作する、時計用途の表示システムを備えた表示装置が実現される。
　本発明の第９の局面によれば、第１の表示部においても、静止画像や変化の少ない画像や変化の規則的な画像をメモリ（記憶回路）を用いて表示することができる。これにより、消費電力を顕著に低減させることが可能となる。
本発明の一実施形態に係る液晶表示装置の機能的構成を示すブロック図である。 上記実施形態における液晶表示装置を構成する液晶パネルの概略構成図である。 図２で符号６で示す部分の拡大図である。 上記実施形態において、通常表示部およびメモリ表示部について説明するための図である。 上記実施形態において、フリップフロップによって構成されるシフトレジスタについて説明するための図である。 上記実施形態において、通常表示部内の画素を形成する画素形成部の構成を示す回路図である。 上記実施形態において、画素メモリユニットの構成を示すブロック図である。 上記実施形態において、フリップフロップの具体的な構成例を示す回路図である。 上記実施形態において、電圧選択部の具体的な構成例を示す回路図である。 上記実施形態において、メモリ表示部の駆動方法について説明するための信号波形図である。 上記実施形態における表示画像例を示す図である。 上記実施形態において、メモリ表示部の駆動方法について説明するための信号波形図である。 上記実施形態において、液晶印加電圧と透過率との関係を示す図である。 上記実施形態において、表示画像の変化について説明するための図である。 上記実施形態の変形例において、液晶表示装置の機能的構成を示すブロック図である。 上記実施形態の変形例において、選択回路の具体的な構成例を示す回路図である。 上記実施形態の変形例において、選択信号と選択回路からの出力信号との関係を示す図である。 上記実施形態の変形例において、メモリ表示部の駆動方法について説明するための信号波形図である。 上記実施形態の変形例において、通常表示部およびメモリ表示部の形状や通常表示部とメモリ表示部との位置関係について説明するための図である。 上記実施形態の変形例において、通常表示部およびメモリ表示部の形状や通常表示部とメモリ表示部との位置関係について説明するための図である。 上記実施形態の変形例において、メモリ表示部内の画素の形状について説明するための図である。 上記実施形態の変形例において、形状が平行四辺形である７個の画素がメモリ表示部に含まれる場合について説明するための図である。 上記実施形態の変形例において、形状が平行四辺形である７個の画素がメモリ表示部に含まれる場合について説明するための図である。 上記実施形態の変形例において、形状が平行四辺形である７個の画素がメモリ表示部に含まれる場合について説明するための図である。 上記実施形態の変形例において、メモリ表示部内の画素メモリユニットと同様の構成の画素メモリユニットを通常表示部に設けた場合の構成を示すブロック図である。 日本の特開２００７－２８６２３７号公報に開示された表示装置における画素メモリ回路の構成を示す回路図である。 従来例において、時計の秒針を模した画像の表示が行われた場合について説明するための図である。
　以下、添付図面を参照しつつ、本発明の一実施形態について説明する。
＜１．液晶表示装置の概略構成＞
　図２は、本発明の一実施形態に係る液晶表示装置を構成する液晶パネル１００の概略構成図である。図２に示すように、液晶パネル１００には、互いに異なる動作によって画像を表示する２つの表示部が設けられている。２つの表示部のうちの一方は、一般的なアクティブマトリクス駆動による画像表示が行われる通常表示部２０である。２つの表示部のうちの他方は、メモリ駆動による画像表示が行われるメモリ表示部１０である。本実施形態においては、メモリ表示部１０は通常表示部２０を取り囲むようにリング状に形成されている。液晶パネル１００には、また、パネル基板の外部（例えばフレキシブル回路基板）から延びる信号配線とパネル基板内の信号配線とを接続するための端子が形成された端子部１９が設けられている。なお、本実施形態におけるメモリ表示部１０においては、時計の秒針を模した画像の表示が行われる。
　図３は、図２で符号６で示す部分の拡大図である。通常表示部２０においては、画素の形状は、ゲートバスライン（走査信号線）に平行な２つの辺とソースバスライン（映像信号線）に平行な２つの辺とを有する長方形（典型的には正方形）となっている。以下、このような画素の形状のことを「通常画素形状」という。メモリ表示部１０においては、画素の形状は、リング形状の内側部と外側部とを結ぶほぼ平行な２つの辺と当該２つの辺に垂直な２つの辺とを有するほぼ長方形となっている。また、メモリ表示部１０においては、画素毎に、長方形を構成する長辺および短辺の傾きが異なっている。このように、メモリ表示部１０には、通常画素形状以外の形状の画素が含まれている。
　なお、本実施形態においては、通常表示部２０によって第１の表示部が実現され、メモリ表示部１０によって第２の表示部が実現されている。
＜２．液晶表示装置の機能的構成＞
　図１は、本実施形態における液晶表示装置の機能的構成を示すブロック図である。この液晶表示装置には、通常表示部２０における画像表示を実現するための構成要素と、メモリ表示部１０における画像表示を実現するための構成要素とが含まれている。なお、以下においては、通常表示部２０内の画素を形成するための構成要素を画素形成部２１といい、メモリ表示部１０内の画素を形成するための構成要素を画素メモリユニットＰＭＵという（図４参照）。通常表示部２０における画像表示を実現するための構成要素として、複数本のソースバスライン（映像信号線）ＳＬと、複数本のゲートバスライン（走査信号線）ＧＬと、それら複数本のソースバスラインＳＬと複数本のゲートバスラインＧＬとの交差点にそれぞれ対応して設けられた複数個の画素形成部２１と、ソースバスラインＳＬを駆動するソースドライバ３０と、ゲートバスラインＧＬを駆動するゲートドライバ４０とが、液晶表示装置に含まれている。また、メモリ表示部１０における画像表示を実現するための構成要素として、複数個の画素メモリユニットＰＭＵと、それら複数個の画素メモリユニットＰＭＵを動作させるための各種信号等を伝達する信号配線とが、この液晶表示装置に含まれている。なお、本説明においては、図１に示すように８個の画素メモリユニットＰＭＵ（１）～ＰＭＵ（８）が液晶表示装置に含まれているものと仮定する。
　画素メモリユニットＰＭＵ（１）～ＰＭＵ（８）には、共通的に、２相のクロック信号ＣＫ，ＣＫＢと、画素の表示状態を白色表示にするための白色表示用電圧ＶＷと、画素の表示状態を黒色表示にするための黒色表示用電圧ＶＢＬとが与えられる。また、画素メモリユニットＰＭＵ（１）には、画素の表示状態を指定するための表示用データＤＡＴＡが与えられる。ところで、各画素メモリユニットＰＭＵには、１ビットのデータを保持することができるフリップフロップが含まれている。そして、画素メモリユニットＰＭＵ（１）～ＰＭＵ（８）のそれぞれに含まれるフリップフロップ１１（１）～１１（８）が図５に示すように直列に接続されることによって、シフトレジスタ１１０が構成されている。従って、画素メモリユニットＰＭＵ（１）に与えられた表示用データＤＡＴＡは、クロック信号ＣＫ，ＣＫＢに基づいて、画素メモリユニットＰＭＵ（２）～ＰＭＵ（８）に順次に転送される。
＜３．画素形成部の構成＞
　図６は、通常表示部２０内の画素を形成する画素形成部２１の構成を示す回路図である。図６に示すように、各画素形成部には、対応する交差点を通過するゲートバスラインＧＬにゲート電極２１１が接続されるとともに当該交差点を通過するソースバスラインＳＬにソース電極２１２が接続されたＴＦＴ２１０と、そのＴＦＴ２１０のドレイン電極２１３に接続された画素電極２１４と、上記複数個の画素形成部２１に共通的に設けられた共通電極２１６および補助容量電極２１８と、画素電極２１４と共通電極２１６とによって形成される液晶容量２１５と、画素電極２１４と補助容量電極２１８とによって形成される補助容量２１７とが含まれている。また、液晶容量２１５と補助容量２１７とによって画素容量ＣＰが形成されている。そして、ＴＦＴ２１０のゲート電極２１１がゲートバスラインＧＬからアクティブな走査信号を受けたときに当該ＴＦＴ２１０のソース電極２１２がソースバスラインＳＬから受ける映像信号に基づいて、画素容量ＣＰに画素値を示す電圧が保持される。
＜４．画素メモリユニットの構成および動作概要＞
　図７は、画素メモリユニットＰＭＵの構成を示すブロック図である。図７に示すように、画素メモリユニットＰＭＵは、フリップフロップ１１と電圧選択部１２と液晶容量１３とを備えている。フリップフロップ１１は、信号Ｑｎ（前段のフリップフロップ１１からの出力信号）を入力信号として受け取り、クロック信号ＣＫ，ＣＫＢに基づき「信号Ｑｎ＋１」と「信号Ｑｎ＋１の論理反転信号」とを出力信号として出力する。なお、以下においては、「信号Ｑｎ＋１の論理反転信号」のことを「信号Ｑｎ＋１Ｂ」と表す。電圧選択部１２は、信号Ｑｎ＋１と信号Ｑｎ＋１Ｂとに基づいて白色表示用電圧ＶＷまたは黒色表示用電圧ＶＢＬのいずれかを選択し、その選択した電圧を画素電極電圧ＶＬＣとして出力する。液晶容量１３は画素電極と共通電極とによって形成されており、画素電極電圧ＶＬＣと共通電極電圧ＶＣＯＭとの差に応じて画素の表示状態が変化する。
　図８は、フリップフロップ１１の具体的な構成例を示す回路図である。このフリップフロップ１１は、信号Ｑｎを取り込んで転送用データとして保持するための第１ラッチ部１１１と、転送用データを取り込んで出力用データとして保持するとともに出力用データに基づいて信号Ｑｎ＋１と信号Ｑｎ＋１Ｂとを出力するための第２ラッチ部１１２とによって構成されている。
　第１ラッチ部１１１は、入力端子に信号Ｑｎが与えられるクロックドインバータ（以下、「第１クロックドインバータ」という。）１４１と、入力端子が第１クロックドインバータ１４１の出力端子に接続されたインバータ（以下、「第１インバータ」という。）１４２と、入力端子が第１インバータ１４２の出力端子に接続されるとともに出力端子が第１インバータ１４２の入力端子に接続されたクロックドインバータ（以下、「第２クロックドインバータ」という。）１４３とによって構成されている。なお、第１インバータ１４２の出力端子は、後述する第３クロックドインバータ１４６の入力端子にも接続されている。
　第２ラッチ部１１２は、入力端子が第１インバータ１４２の出力端子に接続されたクロックドインバータ（以下、「第３クロックドインバータ」という。）１４６と、入力端子が第３クロックドインバータ１４６の出力端子に接続されたインバータ（以下、「第２インバータ」という。）１４７と、入力端子が第２インバータ１４７の出力端子に接続されるとともに出力端子が第２インバータ１４７の入力端子に接続されたクロックドインバータ（以下、「第４クロックドインバータ」という。）１４８とによって構成されている。なお、信号Ｑｎ＋１は第２インバータ１４７の出力端子から出力され、信号Ｑｎ＋１Ｂは第４クロックドインバータ１４８の出力端子から出力される。
　なお、第１クロックドインバータ１４１および第４クロックドインバータ１４８については、クロック信号ＣＫがハイレベルかつクロック信号ＣＫＢがローレベルの時にはインバータとして機能し、クロック信号ＣＫがローレベルかつクロック信号ＣＫＢがハイレベルの時には入力端子－出力端子間が電気的に切り離される。また、第２クロックドインバータ１４３および第３クロックドインバータ１４６については、クロック信号ＣＫがハイレベルかつクロック信号ＣＫＢがローレベルの時には入力端子－出力端子間が電気的に切り離され、クロック信号ＣＫがローレベルかつクロック信号ＣＫＢがハイレベルの時にはインバータとして機能する。
　以上のような構成により、このフリップフロップ１１では、クロック信号ＣＫがハイレベルかつクロック信号ＣＫＢがローレベルとなっている期間中に与えられる信号Ｑｎの値が転送用データとして第１ラッチ部１１１に保持される。そして、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化するタイミングで、転送用データとして第１ラッチ部１１１に保持されている信号Ｑｎの値が信号Ｑｎ＋１の波形として現れる。また、転送用データは第２ラッチ部１１２に保持されるため、信号Ｑｎ＋１の波形は、次に、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化する時点まで維持される。
　図９は、電圧選択部１２の具体的な構成例を示す回路図である。この電圧選択部１２には、Ｐ型ＴＦＴとＮ型ＴＦＴとからなるＣＭＯＳスイッチ１２１，１２２が含まれている。ＣＭＯＳスイッチ１２１については、入力端子には白色表示用電圧ＶＷが与えられ、出力端子は画素電極に接続されている。ＣＭＯＳスイッチ１２１のＮ型ＴＦＴのゲート端子には信号Ｑｎ＋１が与えられ、ＣＭＯＳスイッチ１２１のＰ型ＴＦＴのゲート端子には信号Ｑｎ＋１Ｂが与えられる。ＣＭＯＳスイッチ１２２については、入力端子には黒色表示用電圧ＶＢＬが与えられ、出力端子は画素電極に接続されている。ＣＭＯＳスイッチ１２２のＮ型ＴＦＴのゲート端子には信号Ｑｎ＋１Ｂが与えられ、ＣＭＯＳスイッチ１２２のＰ型ＴＦＴのゲート端子には信号Ｑｎ＋１が与えられる。以上のような構成により、信号Ｑｎ＋１がハイレベルかつ信号Ｑｎ＋１Ｂがローレベルの時には、ＣＭＯＳスイッチ１２１がオン状態かつＣＭＯＳスイッチ１２２がオフ状態となり、白色表示用電圧ＶＷが画素電極に与えられる。一方、信号Ｑｎ＋１がローレベルかつ信号Ｑｎ＋１Ｂがハイレベルの時には、ＣＭＯＳスイッチ１２１がオフ状態かつＣＭＯＳスイッチ１２２がオン状態となり、黒色表示用電圧ＶＢＬが画素電極に与えられる。
＜５．駆動方法＞
　次に、図５および図１０を参照しつつ、本実施形態におけるメモリ表示部１０の駆動方法について説明する。なお、図１０に示す信号波形図の先頭の波形に付した符号は、各時点に表示用データＤＡＴＡによってフリップフロップ１１（１）に入力されている１ビットのデータを本説明において識別するための符号である。図１０では、例えば、時点ｔ５から時点ｔ６までの期間には表示用データＤＡＴＡによって「データＤ５」がフリップフロップ１１（１）に入力されることが示されている。また、ここでは、図１１に示すように、任意の時点において画素メモリユニットＰＭＵ（１）～ＰＭＵ（８）に対応する８個の画素のうちの１つだけを黒色表示とする例を挙げて説明する。
　時点ｔ１においては、表示用データＤＡＴＡとしてデータＤ１がフリップフロップ１１（１）に入力されている。時点ｔ１には、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化する。このため、データＤ１の値に基づいて、フリップフロップ１１（１）の出力信号Ｑ１がハイレベルとなる。なお、出力信号Ｑ１は、電圧選択部１２（図９参照）に与えられるとともに、フリップフロップ１１（２）にも与えられる。
　時点ｔ２においては、表示用データＤＡＴＡとしてデータＤ２がフリップフロップ１１（１）に入力されている。フリップフロップ１１（１）からの出力信号Ｑ１はフリップフロップ１１（２）に与えられているので、この時、データＤ１がフリップフロップ１１（２）に入力されている。また、時点ｔ２には、時点ｔ１と同様、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化する。これにより、データＤ２の値に基づいて、フリップフロップ１１（１）の出力信号Ｑ１はローレベルとなり、データＤ１の値に基づいて、フリップフロップ１１（２）の出力信号Ｑ２はハイレベルとなる。
　以上のようにして、時点ｔ３以降においても、表示用データＤＡＴＡとしてフリップフロップ１１（１）に入力されたデータが順次にフリップフロップ１１（２）～１１（８）へと転送されていく。これにより、表示用データＤＡＴＡとしてのデータＤ１～Ｄ８のフリップフロップ１１（１）への入力が終了して、クロック信号ＣＫがハイレベルからローレベルに変化し、かつ、クロック信号ＣＫＢがローレベルからハイレベルに変化すると（時点ｔ８になると）、フリップフロップ１１（１）の出力信号Ｑ１のレベルはデータＤ８に基づくレベルとなり、フリップフロップ１１（２）の出力信号Ｑ２のレベルはデータＤ７に基づくレベルとなり、・・・、フリップフロップ１１（８）の出力信号Ｑ８レベルはデータＤ１に基づくレベルとなる。
　ところで、本実施形態においては、データＤ１～Ｄ８のうちデータＤ１についてのみ表示用データＤＡＴＡがハイレベルとなっている。このため、時点ｔ１から時点ｔ９までの期間には、出力信号Ｑ１～Ｑ８が１つずつ順次にハイレベルとなる。
　時点ｔ９においては、表示用データＤＡＴＡとしてデータＤ９がフリップフロップ１１（１）に入力されている。この時、表示用データＤＡＴＡはハイレベルとなっているので、時点ｔ１と同様にして、フリップフロップ１１（１）の出力信号Ｑ１がハイレベルとなる。以上のようにして、フリップフロップ１１（１）～１１（８）の出力信号Ｑ１～Ｑ８が繰り返し順次に所定期間ずつハイレベルとなる。
　フリップフロップ１１（１）～１１（８）からは上記出力信号Ｑ１～Ｑ８およびそれらの論理反転信号が出力される。それらの信号は、各フリップフロップ１１に対応する電圧選択部１２に与えられる。ここで、図１２を参照しつつ、電圧選択部１２に与えられる白色表示用電圧ＶＷおよび黒色表示用電圧ＶＢＬの波形について説明する。共通電極電圧ＶＣＯＭについては所定期間毎にハイレベルとローレベルとが交互に繰り返されている。白色表示用電圧ＶＷと共通電極電圧ＶＣＯＭとは位相が同じにされている。黒色表示用電圧ＶＢＬと共通電極電圧ＶＣＯＭとは位相が１８０度ずらされている。白色表示用電圧ＶＷおよび黒色表示用電圧ＶＢＬのハイレベル側の電位は共通電極電圧ＶＣＯＭのハイレベル側の電位とほぼ等しくされている。白色表示用電圧ＶＷおよび黒色表示用電圧ＶＢＬのローレベル側の電位は共通電極電圧ＶＣＯＭのローレベル側の電位とほぼ等しくされている。以上より、白色表示用電圧ＶＷの電位と共通電極電圧ＶＣＯＭの電位との差はほぼ０で維持される。一方、黒色表示用電圧ＶＢＬの電位と共通電極電圧ＶＣＯＭの電位との差は黒色表示用電圧ＶＢＬの振幅にほぼ相当する大きさで維持される。
　図１３は、液晶印加電圧と透過率との関係を示す図である。なお、図１３に示す関係は、ノーマリーホワイト方式が採用されている液晶表示装置におけるものである。図１３より、液晶印加電圧が小さいほど透過率は大きくなって液晶印加電圧が大きいほど透過率が小さくなることが把握される。図１３において、電圧Ｖａは白色表示用電圧ＶＷの電位と共通電極電圧ＶＣＯＭの電位との差に相当し、電圧Ｖｂは黒色表示用電圧ＶＢＬの電位と共通電極電圧ＶＣＯＭの電位との差に相当する。また、上述したように、信号Ｑｎ＋１がハイレベルかつ信号Ｑｎ＋１Ｂがローレベルの時には白色表示用電圧ＶＷが画素電極に与えられ、信号Ｑｎ＋１がローレベルかつ信号Ｑｎ＋１Ｂがハイレベルの時には黒色表示用電圧ＶＢＬが画素電極に与えられる（図９参照）。画素電極に白色表示用電圧ＶＷが与えられた画素メモリユニットＰＭＵにおいては画素の表示状態が白色表示とされる。画素電極に黒色表示用電圧ＶＢＬが与えられた画素メモリユニットＰＭＵにおいては画素の表示状態が黒色表示とされる。
　以上より、図１０に示したような波形の表示用データＤＡＴＡが画素メモリユニットＰＭＵ（１）に与えられたときには、図１４に示すように、各時点において黒色表示となる画素は１つだけであって、かつ、画素メモリユニットＰＭＵ（１）～ＰＭＵ（８）に対応する画素が順次に黒色表示となるように、メモリ表示部１０内の画素の表示状態が変化する。また、画素メモリユニットＰＭＵ（８）に対応する画素が黒色表示となった次には、画素メモリユニットＰＭＵ（１）に対応する画素が黒色表示となる。これにより、画素メモリユニットＰＭＵ（１）～ＰＭＵ（８）に対応する画素が繰り返し順次に１つずつ黒色表示となる。
　なお、上述の例では８個の画素メモリユニットＰＭＵ（１）～ＰＭＵ（８）が液晶表示装置に含まれているものとして説明しているが、典型的な時計用途の表示システムのアプリケーションでは、６０個の画素メモリユニットＰＭＵが設けられる。すなわち、図５に示したシフトレジスタ１１０は６０個のフリップフロップ１１によって構成される。そして、１秒間隔で所定の変化を繰り返すクロック信号ＣＫ，ＣＫＢが各画素メモリユニットＰＭＵに与えられ、６０秒毎に１秒間だけハイレベルとなる表示用データＤＡＴＡが画素メモリユニットＰＭＵ（１）に与えられる。これにより、メモリ表示部１０において、時計の秒針を模した画像の表示が行われる。
＜６．効果＞
　本実施形態によれば、液晶パネル１００には、一般的な形状（通常画素形状）の画素を有しアクティブマトリクス駆動が行われる通常表示部２０と、通常画素形状以外の形状の画素を有しメモリ駆動が行われるメモリ表示部１０とが設けられている。メモリ表示部１０は通常表示部２０を取り囲むようにリング状に形成され、メモリ表示部１０内の画素の形状は、リング形状の内側部と外側部とを結ぶほぼ平行な２つの辺と当該２つの辺に垂直な２つの辺とを有するほぼ長方形とされている。これにより、解像度が低い場合でも、時計の秒針を模した画像としてエッジの滑らかな画像をメモリ表示部１０を用いて表示することが可能となる。このようにして、液晶表示装置における画像表示に関するデザイン性の自由度が高められる。また、メモリ表示部１０においては、各画素メモリユニットＰＭＵに対応するように、画素メモリユニットＰＭＵ内のフリップフロップ１１からの出力信号に応じて白色表示用電圧ＶＷまたは黒色表示用電圧ＶＢＬのいずれかを選択する電圧選択部１２と、電圧選択部１２によって選択された電圧を各フリップフロップ１１に対応する画素の表示状態に反映させるための液晶容量１３とが設けられている。ここで、メモリ表示部１０内の複数の画素メモリユニットＰＭＵのそれぞれに含まれるフリップフロップ１１が直列に接続されることによって、シフトレジスタ１１０が構成されている。フリップフロップ１１は１ビットのデータの保持が可能であるので、各フリップフロップ１１において、入力データを次段のフリップフロップ１１に転送しつつ、対応する画素の表示状態を入力データに基づく表示状態にすることが可能となる。すなわち、ゲートドライバやソースドライバを備えることなく、シフトレジスタ１１０に表示用データＤＡＴＡを与えることによって全ての画素メモリユニットＰＭＵ内のフリップフロップ１１に表示画像に対応するデータを与えることができる。このとき、メモリ表示部１０は、通常表示部２０を駆動するソースドライバ３０やゲートドライバ４０とは独立して動作する（駆動される）。これにより、時計の秒針を模した画像などを表示する際の消費電力を低減することが可能となる。以上のように、本実施形態によれば、画像表示に関するデザイン性の自由度を高めつつ低消費電力で動作する液晶表示装置が実現される。
＜７．変形例＞
　以下、上記実施形態の変形例について説明する。
＜７．１　シフトレジスタの駆動方法について＞
　上記実施形態においては、画素メモリユニットＰＭＵ（８）内のフリップフロップ１１（８）の出力信号Ｑ８が画素メモリユニットＰＭＵ（１）内のフリップフロップ１１（１）に与えられるようには構成されていなかった（図１参照）。これに対して、以下に説明する変形例においては、画素メモリユニットＰＭＵ（８）内のフリップフロップ１１（８）の出力信号Ｑ８が画素メモリユニットＰＭＵ（１）内のフリップフロップ１１（１）に与えられるように構成されている。
　図１５は、上記実施形態の変形例において、液晶表示装置の機能的構成を示すブロック図である。図１５に示すように、本変形例においては、画素メモリユニットＰＭＵ（８）と画素メモリユニットＰＭＵ（１）との間に選択回路５０が設けられている。選択回路５０には、表示用データＤＡＴＡと出力信号Ｑ８と選択信号ＳＥＬとが入力される。選択回路５０では選択信号ＳＥＬに基づいて表示用データＤＡＴＡまたは出力信号Ｑ８の一方が選択され、その選択された信号が画素メモリユニットＰＭＵ（１）内のフリップフロップ１１（１）に与えられる。
　図１６は、選択回路５０の具体的な構成例を示す回路図である。この選択回路５０には、インバータ５１と、Ｐ型ＴＦＴとＮ型ＴＦＴとからなるＣＭＯＳスイッチ５２，５３とが含まれている。インバータ５１については、入力端子には選択信号ＳＥＬが与えられ、出力端子はＣＭＯＳスイッチ５２のＰ型ＴＦＴのゲート端子とＣＭＯＳスイッチ５３のＮ型ＴＦＴのゲート端子とに接続されている。ＣＭＯＳスイッチ５２については、入力端子には表示用データＤＡＴＡが与えられ、出力端子は画素メモリユニットＰＭＵ（１）内のフリップフロップ１１（１）に接続されている。ＣＭＯＳスイッチ５２のＮ型ＴＦＴのゲート端子には選択信号ＳＥＬが与えられ、ＣＭＯＳスイッチ５２のＰ型ＴＦＴのゲート端子には選択信号ＳＥＬの論理反転信号が与えられる。ＣＭＯＳスイッチ５３については、入力端子には出力信号Ｑ８が与えられ、出力端子は画素メモリユニットＰＭＵ（１）内のフリップフロップ１１（１）に接続されている。ＣＭＯＳスイッチ５３のＮ型ＴＦＴのゲート端子には選択信号ＳＥＬの論理反転信号が与えられ、ＣＭＯＳスイッチ５３のＰ型ＴＦＴのゲート端子には選択信号ＳＥＬが与えられる。
　以上のような構成により、選択信号ＳＥＬがローレベルの時には、ＣＭＯＳスイッチ５２がオフ状態かつＣＭＯＳスイッチ５３がオン状態となる。一方、選択信号ＳＥＬがハイレベルの時には、ＣＭＯＳスイッチ５２がオン状態かつＣＭＯＳスイッチ５３がオフ状態となる。従って、図１７に示すように、選択信号ＳＥＬがローレベルの時には、この選択回路５０からの出力信号ＯＵＴとして出力信号Ｑ８が画素メモリユニットＰＭＵ（１）内のフリップフロップ１１（１）に与えられ、選択信号ＳＥＬがハイレベルの時には、この選択回路５０からの出力信号ＯＵＴとして表示用データＤＡＴＡが画素メモリユニットＰＭＵ（１）内のフリップフロップ１１（１）に与えられる。
　そこで、本変形例においては、図１８に示すように、時点ｔ１から時点ｔ８までの期間には選択信号ＳＥＬはハイレベルで維持され、時点ｔ８から時点ｔ９までの期間に選択信号ＳＥＬはハイレベルからローレベルへと変化させられる。そして、時点ｔ９以降の期間には、選択信号ＳＥＬはローレベルで維持される。これにより、図１８に示すようにデータＤ１についての表示用データＤＡＴＡのみがハイレベルにされても、時点ｔ９以降の期間においても、出力信号Ｑ１～Ｑ８が１つずつ順次にハイレベルとなる。
　以上のように、本変形例によれば、メモリ表示部１０において変化の規則的な画像の表示が行われる場合において、表示用データＤＡＴＡとして有効なデータが供給されるべき期間が顕著に短くなるので、上記実施形態と比較して消費電力が低減される。
＜７．２　通常表示部およびメモリ表示部の形状、通常表示部とメモリ表示部との位置関係について＞
　上記実施形態においては、通常表示部２０を取り囲むようにリング状のメモリ表示部１０が形成されていたが（図２参照）、本発明はこれに限定されない。例えば、図１９に示すように、１つのパネル基板上において、矩形の通常表示部２０を取り囲むように枠型のメモリ表示部１０が形成されていても良い。また、例えば、図２０に示すように、１つのパネル基板上において、矩形のメモリ表示部１０と矩形の通常表示部２０とが視聴者から見て上下に並ぶように配置されていても良い。以上のように、通常表示部２０とメモリ表示部１０とが同一の基板上に形成されていれば、通常表示部２０およびメモリ表示部１０の形状や通常表示部２０とメモリ表示部１０との位置関係については何ら限定されない。
＜７．３　メモリ表示部内の画素の形状について＞
　上記実施形態においては、メモリ表示部１０内の画素の形状として図３に示す形状を例示したが、本発明はこれに限定されない。メモリ表示部１０内の画素の形状については、ゲートバスラインＧＬおよびソースバスラインＳＬのいずれにも平行でない辺または曲線を含む形状であれば良い。従って、例えば図２１に示すような六角形の形状など様々な形状の画素（通常画素形状以外の形状の画素）を本発明に適用することができる。
　また、図２２に示すように、形状が平行四辺形である７個の画素がメモリ表示部１０に含まれるようにしても良い。なお、この７個の画素によって、０から９までの数字が表される。図２２において符号ＰＩＸ（１）～ＰＩＸ（７）で示す画素がそれぞれ画素メモリユニットＰＭＵ（１）～ＰＭＵ（７）に対応する場合、例えば表示用データＤＡＴＡの波形を図２３に示すようなものにすると、時点ｔ７以降には、出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ５，およびＱ６がハイレベルとなる。その結果、図２４に示すように、符号ＰＩＸ（１），ＰＩＸ（２），ＰＩＸ（３），ＰＩＸ（５），およびＰＩＸ（６）に対応する画素の表示状態が黒色表示となり、それ以外の画素の表示状態は白色表示となる。このようにして、数字を表示するシステムを備えた液晶表示装置の低消費電力化が可能となる。
＜７．４　通常表示部における駆動方法について＞
　上記実施形態においては通常表示部では一般的なアクティブマトリクス駆動による画像表示が行われることを前提に説明しているが、本発明はこれに限定されない。例えば、図１に示した構成において、サブ画素毎あるいは上記日本の特開２００７－２８６２３７号公報に開示されているように画素ユニット毎に１ビットのデータを保持することのできる画素メモリ回路（記憶回路）を画素形成部２１に更に設け、その画素メモリ回路に格納されたデータに基づく画像表示を行う機能を更に備えるようにしても良い。この場合、通常表示部における表示方法として２つの表示モードを予め設けておき、「一方の表示モードの際には従来通りの画像表示が行われ、他方の表示モードの際には画素メモリ回路に格納されたデータに基づく画像表示が行われる」ようにすることができる。これにより、通常表示部において、静止画像や変化の少ない画像や変化の規則的な画像をメモリを用いて表示することができる。その結果、消費電力を顕著に低減させることが可能となる。
　なお、図２５に示すように、メモリ表示部内の画素メモリユニットＰＭＵ（１）～ＰＭＵ（８）と同様の構成の複数の画素メモリユニット（図２５では符号ＰＭＵ２（１）～ＰＭＵ２（２４）で示す画素メモリユニット）を通常表示部に設け、メモリ表示部における動作と同様の動作で通常表示部における画像表示が行われるようにすることもできる。
＜８．その他＞
　上記各実施形態においては液晶表示装置を例に挙げて説明したが、本発明はこれに限定されない。有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）等の他の表示装置にも本発明を適用することができる。
　１０…メモリ表示部
　１１，１１（１）～１１（８）…フリップフロップ
　１２…電圧選択部
　１３…液晶容量
　２０…通常表示部
　２１…画素形成部
　５０…選択回路
　１００…液晶パネル
　１１１…第１ラッチ部
　１１２…第２ラッチ部
　ＰＭＵ，ＰＭＵ（１）～ＰＭＵ（８）…画素メモリユニット
　ＣＫ，ＣＫＢ…クロック信号
　ＤＡＴＡ…表示用データ
　ＳＥＬ…選択信号
　ＶＢＬ…黒色表示用電圧
　ＶＷ…白色表示用電圧
　ＶＣＯＭ…共通電極電圧
　ＶＬＣ…画素電極電圧

Claims (9)

  1. 　画素の表示状態を変化させることによって画像を表示する表示装置であって、
    　複数の映像信号線と、前記複数の映像信号線と交差する複数の走査信号線と、前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置され各画素に対応する画素電極とを含み、各画素電極に対応する交差点を通過する走査信号線が選択されている時に当該交差点を通過する映像信号線に印加されている映像信号に基づいて当該各画素電極に対応する画素の表示状態が変化する第１の表示部と、
    　各画素につき少なくとも１ビットのデータを保持することのできる画素メモリが設けられ、前記画素メモリに保持されているデータに基づいて画素の表示状態が変化する第２の表示部と
    を備え、
    　前記第１の表示部と前記第２の表示部とは同一の基板上に形成されていることを特徴とする、表示装置。
  2. 　前記第２の表示部は、
    　　ｍ個（ｍは正の整数）の画素にそれぞれ対応するように設けられクロックパルスに応じて入力データ信号に基づくデータが順次に転送されるように直列に接続されたｍ個のフリップフロップからなるシフトレジスタと、
    　　各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第１電圧または第２電圧のいずれかを選択する電圧選択部と、
    　　各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部と
    を含むことを特徴とする、請求項１に記載の表示装置。
  3. 　前記第１の表示部に含まれる画素の形状は、前記走査信号線に平行な２つの辺と前記映像信号線に平行な２つの辺とを有する長方形であって、
    　前記第２の表示部に含まれる画素の形状は、前記走査信号線および前記映像信号線のいずれにも平行でない辺または曲線を含む形状であることを特徴とする、請求項１に記載の表示装置。
  4. 　前記第２の表示部は、前記基板上において前記第１の表示部を取り囲むように形成されていることを特徴とする、請求項３に記載の表示装置。
  5. 　前記第２の表示部は、
    　　ｍ個（ｍは正の整数）の画素にそれぞれ対応するように設けられクロックパルスに応じて入力データ信号に基づくデータが順次に転送されるように直列に接続されたｍ個のフリップフロップからなるシフトレジスタと、
    　　各フリップフロップに対応するように設けられ、各フリップフロップからの出力信号の論理値に応じて第１電圧または第２電圧のいずれかを選択する電圧選択部と、
    　　各フリップフロップに対応するように設けられ、前記電圧選択部によって選択された電圧を各フリップフロップに対応する画素の表示状態に反映させるための表示素子部と
    を含むことを特徴とする、請求項４に記載の表示装置。
  6. 　前記第２の表示部は、前記シフトレジスタのｍ段目に対応するフリップフロップからの出力信号または前記入力データ信号の一方を所定の指示信号に基づいて選択して当該選択した信号を前記シフトレジスタの１段目に対応するフリップフロップに与える選択部を更に含み、
    　前記選択部は、前記入力データ信号に基づくデータが前記ｍ個のフリップフロップに転送された後には、前記シフトレジスタのｍ段目に対応するフリップフロップからの出力信号を選択することを特徴とする、請求項５に記載の表示装置。
  7. 　前記第２の表示部は、前記シフトレジスタとして、６０個の画素にそれぞれ対応するように設けられた６０個のフリップフロップからなるシフトレジスタを含み、
    　前記入力データ信号のレベルは、１回だけ前記クロックパルスの発生間隔に相当する期間第１のレベルとされ、それ以外の期間には第２のレベルとされることを特徴とする、請求項６に記載の表示装置。
  8. 　前記第２の表示部は、前記シフトレジスタとして、６０個の画素にそれぞれ対応するように設けられた６０個のフリップフロップからなるシフトレジスタを含み、
    　前記入力データ信号のレベルは、前記クロックパルスが６０回発生する毎に前記クロックパルスの発生間隔に相当する期間だけ第１のレベルとされ、それ以外の期間には第２のレベルとされることを特徴とする、請求項５に記載の表示装置。
  9. 　前記第１の表示部は、画素毎または所定個数の画素毎に、前記映像信号線に印加されている映像信号に基づき１ビットのデータを取り込んで保持する記憶回路を更に含み、
    　前記第１の表示部では、予め定められた表示モードになっている時、前記記憶回路に保持されているデータに基づいて画素の表示状態が変化することを特徴とする、請求項１に記載の表示装置。
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