WO1996016346A1

WO1996016346A1 - Appareil d'affichage, procede de commande de l'appareil et equipement electronique

Info

Publication number: WO1996016346A1
Application number: PCT/JP1995/002359
Authority: WO
Inventors: Takashi Kurumisawa; Akihiko Ito; Shingo Isozaki; Satoru Ito
Original assignee: Seiko Epson Corporation
Priority date: 1994-11-17
Filing date: 1995-11-17
Publication date: 1996-05-30
Also published as: CN1516101A; CN1143417A; JP3538841B2; EP1278177A2; EP1280130A2; EP1280130A3; CN100505008C; CN100505010C; CN1516100A; EP0742469A1; EP1278178A3; CN100505009C; EP0742469A4; EP1280128A3; CN1169009C; EP1280128A2; EP1278177A3; CN1516098A; EP1278178A2; US6252572B1

Description

明細書

表示装置，表示装置の駆動方法および電子機器

[技術分野]

本発明は、表示装置，表示装置の駆動方法および電子機器に関し、特に、走査線のうちの h本（hは 2以上の整数）の走査線を同時に選択して表示を行う、いわゆるマルチライン駆動法を用いた表示装置およびその駆動方法に関する。

[背景技術]

単純マトリクス型の液晶表示装置は、アクティブマトリクス型液晶表示装置に比べ、基板に高価なスィツチング素子を用いる必要がなく安価であることから、携帯型パーソナルコビュー夕のモニタ等に広く用いられている。

そのような単純マトリクス型液晶表示装置の駆動電圧を低くしつつ、さらにその表示品質を向上させることを目的として、いわゆるマルチライン駆動法が提案されている。

マルチライン駆動法に関する文献としては、例えば、以下のようなものがある

①「A GENERAL I ZED ADDRESS ING TECHN I QU E FOR RMS RESPOND ING MATR IX LCDS, 198 8 I NTERNAT I ONAL D I SPLAY RE SEARCH CON F E R E N C E P 80〜P 85j

② 「日本国特許公開公報、平成 5年第 46127号公報」

③ 「日本国特許公開公報、平成 5年第 100642号公報」

④ 「日本国特許公開公報、平成 6年第 4049号公報」

本発明者は、マルチライン駆動法を採用した液晶表示装置のデータ線駆動回路，走査線駆動回路ならびにこれらに関連する回^について種々の検討を行い、その結果、従来回路の問題点が明らかとなった。

本発明は、上述の本発明者による検討結果に基づいてなされたものである。

[発明の開示]

本発明の目的の一つは、歪みの少ない自然な表示を行うことが可能な、マルチライン駆動法を採用した表示装置を提供することである。また、他の目的は、マルチライン駆動法を採用した表示装置の、データ線駆動回路におけるデコーダの構成を簡素化することである。

また、他の目的は、画像表示に寄与しない期間におけるクロストーク現象の発生を防止し、マルチライン駆動法を採用した表示装置の表示品質の低下を防止するしと t i>る。

また、他の目的は、マルチライン駆動法を採用した表示装置の、走査線駆動回路の構成を簡素化することである。

また、他の目的は、 1 フレーム期間における液晶パネルの輝度変化を抑制して、画像のちらつき等を防止することである。

マルチライン駆動法を採用した本発明の表示装置では、好ましくは、データ線駆動回路の構成要素の一つであるフレームメモリが少なくとも第 1の R A Mと第 2の R A Mとから構成され、あるフレーム期間では第 1の R A Mをデータ読出し用として第 2の R A Mをデータ書き込み用として用い、次のフレームでは、読出しと書き込みを逆にして用い、 1フレーム毎に読出し用メモリと書き込み用メモリを交互に切り替えて使用する。

これにより、データ線に供給する電圧を決定する際に、異なるフレーム期間に属する画像データどうしが混在することがなくなり、正確な表示が実現される。

また、フレームメモリを一つしか用いない実施態様では、好ましくは、同時に駆動される走査線数に対応した数の画像データを、同時にフレームメモリに書き込むようにする。

これにより、データ線に供給する電圧を決定するために必要な複数個の画像デ一夕の一部に、異なるフレーム期間に属する画像データが混入することがなくなり、この結果、表示画像の一部に不要なすじ状の模様が形成されることが防止され、画像品質の低下を防止できる。

以上の構成により、歪みの少ない自然な表示を行うことが可能な、マルチライン駆動法を採用した表示装置が実現される。

また、マルチライン駆動法を採用した本発明の表示装置では、好ましくは、デ一夕線に供給する電圧を決定するための処理を行うデコーダを、 R O Mで構成する。これにより、デコーダの構成を簡素化でき、 I C化した場合には、チップ面積の大幅な削減が可能となる。

また、マルチライン駆動法を採用した本発明の表示装置では、好ましくは、画像表示に寄与しない期間において、データ線に供給する電圧を固定化する回路を設ける。「画像表示に寄与しない期間」とは、帰線期間や、夕ツチパネルにおける夕ツチ位置検出期間などである。

これにより、画像表示に寄与しない期間におけるクロストーク現象の発生が防止され、マルチライン駆動法を採用した表示装置の表示品質の低下を防止することができる。

また、マルチライン駆動法を採用した本発明の表示装置では、好ましくは、走査線駆動回路において、走査線を選択するために必要なデータと、走査線に供給する電圧を決定するために必要なデータとを分離して処理する。

これにより、シフトレジス夕の段数を大幅に削減できる。すなわち、同時に駆動される走査線の数を「h」とし、走査線の総数を「n j とした場合、必要なシフトレジスタの段数は「n/ h」ですむ。これにより、マルチライン駆動法を採用した表示装置の、走査線駆動回路の構成の簡素化が達成される。

また、マルチライン駆動法を採用した本発明の表示装置は、 1 フレーム期間内に走査電圧パターン（選択電圧パターンともいう）を周期的に変化させる場合、走査線駆動回路とデータ線駆動回路とが相互に走査電圧パターンに関する情報の授受を行う。

これにより、走査電圧パターンに関する情報を、走査線駆動回路あるいはデー夕線駆動回路のいずれかに入力するだけでよく、表示装置の制御が容易である。

[図面の簡単な説明]

図 1は、本発明の概要を説明するための図であり、

図 2は、本発明の表示装置の全体構成を示す図であり、

図 3 Aは、データ線を駆動するための回路の一つの配置例を示す図であり、図 3 Bは、データ線を駆動するための回路の他の配置例を示す図であり、

図 4 Aは、従来のフレームメモリへのアクセス技術を使用した場合の不都合を説明するための一つの図であり、図 4 Bは従来技術の不都合を説明するための他の図であり、

図 5 Aは、従来のフレームメモリへのアクセス技術を説明するための図であり. 図 5 Bは、本発明の第 1の実施例におけるアクセス技術を説明するための図であり、

図 6 Aは、従来のフレームメモリへのアクセス技術を説明するための図であり, 図 6 Bは、本発明の第 2の実施例におけるアクセス技術を説明するための図であ、

図 7は、図 6 Bに示す第 2の実施例のフレームメモリに対するアクセス技術により、不都合が解消される理由を説明するための図であり、

図 8は、図 6 Bに示すようなフレームメモリに対するアクセスを実現すための回路構成を示す図であり、

図 9は、図 8における入力バッファ回路 2 0 1 1の動作を示すタイミングチヤ —トであり、

図 1 0は、同じく、図 8における入力バッファ回路 2 0 1 1の動作を示すタイミングチヤ一トであり、

図 1 1は、図 8における入力バッファ回路 2 0 1 1の一部の回路構成の一例を示す図であり、

図 1 2は、図 1 1の回路の動作を示すタイミングチャートであり、

図 1 3は、図 8における入力パヅファ回路 2 0 1 1の一部の回路構成の他の例を示す図であり、

図 1 4は、図 1 3の回路の動作を示すタイミングチャートであり、

図 1 5は、同じく図 1 3の回路の動作を示すタイミングチャートであり、図 1 6は、図 8における入力バッファ回路 2 0 1 1の一部の回路構成のさらに他の例を示す図であり、

図 1 7は、図 1 6の回路の動作を示すタイミングチャートであり、

図 1 8は、 3本の走査線を同時選択する場合の表示装置の制御例を示すタイミングチヤ一トであり、

図 1 9は、本発明の第 3の実施例に関する回路を示す図であり、

図 2 0は、図 1 9の回路の、より具体的な構成を示す図であり、図 2 1は、本発明の第 3の実施例の特徴（デコーダを R O Mにより構成したこと）を説明するための回路図であり、

図 2 2は、図 2 1に示される R O Mの構成例を示す図であり、

図 2 3は、図 2 1のプリチャージ回路 1 0の回路構成の一例を示す回路図であり、

、図 2 4'は、図 2 1に示される R O Mの動作を示すタイミングチャートであり、図 2 5は、図 2 1に示される R O Mのプリチャージ（P C ) 信号の伝達線の特徴を示す図であり、

図 2 6は、従来のデコーダの構成を示す図であり、

図 2 7は、 4本の走査線を同時に駆動する場合の、選択時に使用する電圧値を示す図であり、

図 2 8 A , 図 2 8 Bはそれそれ走査パターンの一例を示す図であり、

図 2 9は、本発明の第 4の実施例のデータ線駆動回路の全体構成を示すプロック図であり、

図 3 O Aは、電圧オフ回路の構成の一例を示す図であり、図 3 0 Bは電圧オフ回路の構成の他の例を示す図であり、

図 3 1は、帰線期間検出回路の構成の一例を示す図であり、

図 3 2は、図 3 1の回路の動作を示すタイミングチャートであり、

図 3 3は、帰線期間検出回路の構成の他の例を示すブロック図であり、図 3 4は、第 4の実施例に関する変形例の構成（データ線駆動回路の全体構成）を示す図であり、

図 3 5は、帰線期間検出回路の構成のさらに他の例を示す図であり、

図 3 6は、第 4の実施例に関する他の変形例の構成を示すプロック図であり、図 3 7は、図 3 6における電圧決定回路 2 '6 7の構成例を示す回路図であり、図 3 8は、電圧決定回路 2 6 7を R O Mにより構成した例を示す図であり、図 3 9 Aは、マルチブレクス駆動におけるデータ線の駆動電位を示す図であり、図 3 9 Bは、マルチライン駆動におけるデータ線の駆動電位を示す図であり、図 4 0は、データ線駆動回路へのデータ転送タイミングを示すタイミングチヤートであり、図 4 1は、本発明の第 5の実施例の全体構成を示す図であり、

図 4 2は、本発明の第 5の実施例の主要部の構成例を示す図であり、

図 4 3は、図 4 1および図 4 2の回路の動作を説明するためのタイミングチヤートであり、

図 4 4は、図 4 1に示される回路の一部を抜き出して示した図であり、図 4 5は、第 5の実施例に関する変形例の構成（走査線駆動回路の構成例）を示す図であり、

図 4 6は、図 4 5のパターンデコーダ 6 0 2の構成の一例を示す図であり、図 4 7は、図 4 5のパターンデコーダ 6 0 2の構成の他の例を示す図であり、図 4 8 Aは、走査パターンの一例を示す図であり、図 4 8 Bは走査パターンの他の例を示す図であり、

図 4 9は、図 4 5のレジスタコントローラ 6 0 1の構成の一例を示す図であり. 図 5 0は、図 4 9の回路の動作を示すタイミングチャートであり、

図 5 1は、本発明前に本発明者によって検討された走査線駆動回路の構成の一例を示す図であり、

図 5 2は、本発明前に本発明者によって検討された走査線駆動回路の構成の他の例を示す図であり、

図 5 3は、液晶表示パネルにおける電極の配置を示す図であり、

図 5 4は、マルチライン駆動法を採用した場合の利点を説明するための図であ、

図 5 5は、マルチライン駆動法の内容を説明するための図であり、

図 5 6は、マルチライン駆動法を用いた場合の駆動回路の動作を説明するためのタイミングチャートであり、

図 5 7は、マルチライン駆動法を用いた場合の、データ線駆動回路に含まれるフレームメモリへのデータ入出力動作を示すタイミングチャートであり、

図 5 8は、マルチライン駆動法を用いた場合の、データ線駆動回路に含まれるフレームメモリへのデータ入力動作を示すタイミングチャートであり、

図 5 9は、走査線駆動回路を、複数の I Cチップをカスケード接続して構成した例を示すプロック図であり、図 6 OAは、本発明の第 6の実施例に関する、 4ライン同時駆動の場合の走査電圧パターン（選択電圧パターン）の一例を示す図であり、図 60 Bは列パターンの配置を説明するための図であり、図 60 Cは 3ライン同時駆動の場合の走査電圧パターン（選択電圧パターン）の一例を示す図であり、

図 61は、本発明の第 6の実施例に関する、データ線駆動回路（Yドライバ）のデコーダ（ROM) の構成を示す図であり、

図 62 Aは、従来の走査電圧パターンの例を示す図であり、図 62Bは、本発明の第 6の実施例に関する、走査電圧パターンの変化を示す図であり、

図 63は本発明の第 6の実施例に関する、液晶表示装置の全体構成例を示す図であり、

図 64は、図 65に示される回路の動作を説明するためのタイミングチャートであり、

図 65は、本発明の第 6の実施例に関する、データ線駆動回路内のパターンデ一夕作成回路の構成を示す図である。

[発明を実施するための最良の形態]

本発明は、マルチライン駆動法（以下、 MLS駆動法という）の特徴に着目して回路構成を工夫したものである。本発明の理解のためには、 MLS駆動法の内容を知ることが重要であるため、まず、 ML S駆動法の概要を説明する。

A. ML S駆動法の利点

ML S駆動法は、 STN (Supe r Twi s t ed Nemat i c) 液晶パネルなどの、単純マトリクス方式の液晶パネルにおいて、複数の走査線を同時に選択する技術である。

これにより、走査線の駆動電圧を低くすることができる。

また、図 54の上側に示すように、従来め '線順次駆動法では、選択パルスの間隔が広く、液晶の透過率が時間絰過とともに下がるために、画像表示のコントラストや液晶がオンした時の輝度が低下してしまう。これに対し、図 54の下側に示すように、 MLS駆動法によれば選択パルスの間隔を狭くできるため、コントラストならびに輝度を向上できる。

B. ML S駆動法の原理図 55に示すように、 2本の走査線 X I， X2を同時に駆動し、それらの走査線とデータ線 Y 1とが交差する位置の画素をオンオフさせる場合を考える。オン画素を「一 1」とし、オフ画素を「+ 1」と記すことにする。このオン/ オフを示すデータはフレームメモリ内に格納されている。また、選択パルスは「+ 1」，「一 1」の 2値で表す。また、データ線 Y 1の駆動電圧は、「一 V2」，「十 V2」，「V I」の 3値である。

データ線 Y 1に、「一 V2j ，「 + V2」，「V 1」のいずれの電圧を与えるかは、表示データベクトル dと、選択行列5との積により決定される。

図 55の（a) の場合は、 d ' ? =— 2であり、図 55の（b) の場合は、 d • ? = +2であり、図 55の（c) の場合は、 d ' /5 = +2であり、図 55の (d) の場合は、 d · ?= 0となる。

そして、表示データべクトルと、選択行列^との積が「一 2」のときにデー夕線駆動電圧として「一 V2」が選択され、「+2」のときに「十 V2」が選択され、「0」のときに「V I」が選択される。

表示データべクトル dと選択行列との積の演算を電子回路で行う場合には、表示データべクトル dと選択行列/?の、対応するデ一夕の不一致数を判定する回路を設ければよい。

つまり、不一致数が「2」の場合には、データ線駆動電圧として「一 V2」を選択する。不一致数が「0」の場合には、データ線駆動電圧として「十 V2」を選択する。また、不一致数が「1」の場合には、データ線駆動電圧として「V 1」を選択する。 2ラインを同時に選択する ML S駆動では、上述のようにしてデー夕線駆動電圧を決定し、 1フレーム期間内で 2回の選択を行うことによって、画素のオン/オフを表示する。このため、駆動電圧を低くすることができ、また、 1回目の選択期間の終了から 2回目の選択期藺の開始までにある間隔をあけることにより、コントラストと輝度が向上する。

このように、 MLS駆動を実現するためには、 .1選択期間毎に、表示画像のデ一夕（すなわち表示パターン）と選択パルスのパターン、すなわち、走査電圧パターン（選択電圧パターンという場合もある）との不一致判定が必要となる。

表示画像のデータはフレームメモリに蓄積されているため、フレームメモリへの効果的なアクセスが重要である。また、液晶パネルの大型化を可能にするためには、不一致判定回路の簡素化が重要である。また、 ML S駆動の特徴に着目して、表示品質の低下を防止することが重要である。また、表示画像のデータと選択パルスのパターンとの整合性を常に保ちつつ、走査線駆動回路の構成を簡素化することが重要である。

C-. ML S駆動の具体例

以下、図 53，図 56, 図 57, 図 58を用いて、 4ラインの走査線を同時に選択して単純マトリクス型液晶表示装置を駆動する場合の動作を具体的に説明す 0

図 53において、走査線（Xl〜Xn) とデータ線（Yl〜Ym) は、 2枚の透明なガラス基板上に透明電極によって形成されており、 2枚の基板間に液晶が挟まれている。

データ線はデータ線駆動回路（Yドライバ） 2 100に、走査線は走査線駆動回路（Xドライバ） 2200に接続されている。なお、図面中では、記載の簡略化のために、データ線駆動回路を「Yドライバ」と記載し、走査線駆動回路を「Xドライバ」と記載している。

各走査線および各データ線の交差部には画素が形成され、各走査線および各デ一夕線に供給される走査信号およびデータ信号によりその表示要素が駆動される。走査線駆動回路は、コントローラ（図 53には示されていない）によって制御される。そして、あらかじめ選ばれた直交関数系により定義される走査電圧パ夕ーンに従って、 3つ（ + V1、 0、 -VI) の電圧レベルが適宜選択され、 4本の走査線にそれそれ印加されるようになっている。例えば、図 56の（a) に示される 4本の走査線 X1〜X4が同時に選択される。

また、このときの走査パターンと、選択ライン上の画素に表示するデ一夕から決まる表示パターンとを比較し、その不一致の数によって決定された電圧レベル (一 V3、一 V2、 0、 +V2、 +V3の 5つの電圧レベルのうちいずれか）が、デ一夕線駆動回路から各データ線に印加される。以下にデータ線に印加される電圧レベルを決定する手順の説明を行う。

走査電圧パターンは、選択電圧が + V1の場合（+ ) 、選択電圧が一 VIの場合 (一）、表示パターンは、オン表示のデータの場合（+ ) 、オフ表示のデータの場合（一）とする。非選択期間は不一致数の考慮はしない。

図 56では、 1画面を表示するのに必要な期間を 1フレーム期間（F) とし、すべての走査線を 1回選択するのに必要な期間を 1フィールド期間（f ) とし、走査線を 1回選択するのに必要な期間を 1選択期間（H) とする。

ここで、図 56の「H_lst」は最初の選択期間であり、 rH_2ndJ は 2番目の選択期間である。

また、 f _{l st}は最初のフィールド期間であり、： f _2ndは 2番目のフィールド期間である。また、 F _lstは最初のフレーム期間であり、 F_2ndは 2番目のフレーム期図 56の場合、最初のフィールド期間： f ！ _st中の最初の選択期間（H _lst) において選択される 4ライン（X1〜X4) の走査パターンはあらかじめ、図 56の (a) に示すように設定されているから、表示画面の状態によらず、常に（+ + 一十）である。

ここで、全面オン表示を行う場合を考えると、（画素（Xl、 Y1) 、画素（X 、 YD 、画素（X3、 YD 及び画素（X4、 YD ) に対応する 1列目の表示パ夕一ンは、（ + + + + ) である。両パターンを順番に比較すると、 1番目、 2番目及び 4番目は極性が一致し、 3番目は極性が相違する。つまり、不一致数は「 1」である。不一致数が「 1」の場合、 5レベル（ + V3、 +V2、 0、一 V2、 - V3) ある電圧レベルのうち一 V2を選択する。こうすると、 +V1を選択している走査線 XI、 X2及び X4の場合には、一 V2の選択により液晶素子に印加される電圧は高くなる一方、一 VIを選択している走査線 X3の場合には、一 V2の選択により液晶素子に印加される電圧は低くなる。

このようにしてデ一夕線に印加される電圧、直交変換時の「べクトルの重み」に相当し、 4回の走査パターンに対してすベての重みを加えると真の表示パターンを再生することができるように電圧レベルが設定される。

同様に、不一致数が「0」の場合は一 V3、不一致数が「 2」の場合は 0レベル、不一致数が「3」の場合は + V2、不一致数が「4」の場合は + V3を選択する。 V2と V3はその電圧比が（V2： V3= 1 : 2) となるように設定する。同様の手順で、 X 1〜X4の 4ラインの走査線について、 Y2から Ymまでのデー夕線の列の不一致数を決定し、得られた選択電圧のデータをデータ線駆動回路に転送し、最初の選択期間に上記手順によって決められた電圧を印加する。

同様に、全ての走査線（X l〜Xn) について、以上の手順を繰り返すと、最初のフィールド期間（f _{l s t} ) における動作が終了する。

伺様に 2番目以降のフィールド期間についても、全ての走査線について上記の手順を繰り返すと 1つのフレーム（F _{l s t} ) が終わり、これにより、 1つの画面の表示が行われる。

上記の手順に従い、全面オンの場合のデータ線（Y 1 ) に印可する電圧波形を求めると、図 5 6の（b ) のようになり、画素（X l、 Y 1 ) に印加される電圧波形は、図 5 6の（c ) のようになる。

ここで、上記手順を行う際、 1つのフィールド期間におけるすべての不一致数を決定するためには、画面に表示するすべてのデータ（ 1 フレーム期間分の全デ一夕）が必要になる。

図 5 6のような 4ライン同時選択の駆動を行う場合には、 1 フィ一ルド期間毎に 1 フレーム期間分の全データが必要になる。つまり、 1 フレーム期間中に、計 4回、画像データを全部フレームメモリから読み出すことが必要になる。

8ライン同時選択の場合には、 1フィールド期間毎に 1 フレーム期間分の全デ —夕が必要になり、 1 フレーム期間中に、計 8回、全画像データをフレームメモリから読み出すことが必要になる。 1 6ライン同時選択の場合には、 1フレーム期間中に、計 1 6回、全画像データをフレームメモリから読み出すことが必要になる。 3 2ライン同時選択の場合には、 1 フレーム期間中に、計 3 2回、全画像データをフレームメモリから読み出すことが必要になる。

直交性を保つ必要から、 3ライン同時選択め場合には、 1 フィールド期間毎に 1 フレーム期間分の全データ（計 4回）必要になり、 5〜7ライン同時選択の場合には、 1フィールド期間毎に 1 フレーム期間分の全データ（計 8回）が必要になり、 9〜 1 5ライン同時選択の場合には、 1 フィールド期間毎に 1 フレーム期間分の全データ（計 1 6回）が必要になり、 1 7〜 3 1ライン同時選択の場合には、 1フィールド期間毎に 1 フレーム期間分の全データ（計 3 2回）が必要になることになる。

以上が、 ML S駆動法の具体例の説明である。

D. 本発明の好ましい態様の特徴

次に、本発明の好ましい態様の特徴を、図 1を用いて概説する。

本発明の好ましい態様の一つ（実施例 1，実施例 2) は、図 1の（1) で示されるように、フレームメモリへのデータ入力の制御に関する。複数のフレームメモリ 252を設けて、 1フレーム毎に入出力を切り替える構成としたり、一つのフレームメモリを用いる場合には、複数のデータを同時に書き込むようにする。また、本発明の好ましい態様の一つ（実施例 3) では、図 1の（2) で示されるように、デコーダ 258内の不一致判定回路を、 ROM 262で搆成する。また、本発明の好ましい態様の一つ（実施例 4) では、図 1の（3) で示されるように、帰線期間検出回路 272により帰線期間が検出されると、液晶パネル 2250のデータ線に加える電圧を固定化する。

また、本発明の好ましい態様の一つ（実施例 5) では、図 1の（4) で示されるように、走査線駆動回路（Xドライバ） 2200において、走査線を選択するために必要なデ一夕と、走査線に供給する電圧を決定するために必要なデータとを分離して処理し、走査線駆動回路の構成を簡素化する。

また、本発明の好ましい態様の一つ（実施例 6) では、走査電圧パターンをェ夫してフリッカ一等を防止し、また、図 1の（5) に示すように、走査線駆動回路（Xドライバ） 2200とデータ線駆動回路（Yドライバ）との間で走査パ夕ーン情報の伝達を行いながら走査電圧パターンの変更を行い、クロストーク等を防止する。

以下、本発明の実施例について説明する。

(実施例 1)

本実施例は、図 1に示されるフレームメモリ 252に関する。

(A) デ一夕転送の説明

図 57は、 1フレーム期間のタイミングチャートを示した図である。図中、「YD」は 1フレーム期間の開始を示すフレーム信号であり、「： LP」は、 1選択期間の開始を示す選択信号である。図 57の上側には、ライン単位の書き込みデータ（DATA (L INE) ) の書き込みタイミングが示され、図 57の下側には、ライン単位の読出しデータ (DATA— 0 (L I NE) ) の読出しデータが示されている。

図 58は、 1選択期間におけるドット単位のデータの転送タイミングを示した図であり、図 57の 1選択期間内の動作を詳細に示している。図 57の「LPj 号は、図 58の「LP」信号と同じものである。図 58から明らかなように、 1選択期間に、走査線 1ライン分の表示データ（m個）を転送する。したがって、 1フレーム期間に 1画面分の表示データ（nxm個）を転送することになる。また、図 57から明らかなように、 4本の走査線を同時に駆動する場合には、データ入力速度とデータ出力速度の比が 1 ： 4となる。

(B) 本発明者によって明らかとされた問題点

①第 1の問題点

従来のマルチプレクス駆動法では、 1本の走査線は 1フレーム期間中に 1回だけ選択されるため、 1つのフレームメモリに通常のリード/ライトを行うだけで十分であった。

しかし、 ML S駆動の場合、同時に選択する走査線の数が 2本、 3本、 4本、 5本、 6本、 7本、 8本のとき、 1フレーム期間中に全データを読み出す回数はそれそれ、 2回、 4回、 4回、 8回、 8回、 8回、 8回である。また、走査線の数が 2本、 3本、 4本、 5本、 6本、 7本、 8本のとき、入力と出力の速度比はそれそれ 1 : 1, 1 : 1. 3, 1 : 1， 1 : 1. 16, 1 : 1. 13, 1 : 1. 1 1， 1 ： 1となる。

したがって、一つのフレームメモリに対して、入力と出力を同時に行うと、 1 フレーム期間中に 2回， 4回， 4回， 8回 ' · 'の全データの読出しを行っているうちに次のデータが次々に書き込まれ、新旧のデータが混ざることになる。そして、結果的に、 2回， 4回， 4回， 8回 ' · 'の全デ一夕の各読出し毎に、読出したデータの内容が異なることになる。

②第 2の問題点

図 55で説明したように、 h本の走査線を同時に選択する場合には、 2個， 4 個， 4個， 8個， 8個， 8個， 8個， 16個 ' · 'の画像データを同時にフレームメモリから読出し、選択パターンとの不一致を検出する必要がある。この場合、同時に読み出されるデータの中に、新旧のデータが混ざっていると、誤った不一致判定がなされ、その結果として、例えば、表示画像に局所的に線状の意味のない模様が現れ、表示品質が著しく低下する。

この様子が図 4 Bならびに図 7に示される。

図 4Bは、 4本の走査線を同時に選択し、かつ走査線の総数 n= 240の場合の、一つのフレームメモリに対するリード/ライ卜の様子を示す。

図 4Aに示すように、 1つのフレームメモリの内部を、 80本の走査線に対応させて a部， b部， c部と分けて考える。図 4 Bに示すように、最初のフレーム期間（F_lst) における最初のフィールド期間（f _lst) では、一つ前のフレーム期間に属するデータ（旧データであり、図 4Bの最下欄には「0」と表示されている）のみが読み出される。 2番目のフィールド期間（f _2nd) では、フレームメモリの a部に対応した読出しデータが、今回のフレーム期間で新たに書き込まれたデータ（新データであり、図 4Bの最下欄には「1」と表示されている）となる。これにより、新旧データの混在が生じる。

この 2番目のフィールド期間（f _2nd) における読出しアドレスと書き込みアドレスとの関係が図 7の左側に示される。

図 7の左側に示されるように、書き込みァドレスと読み出しァドレスが一致するのは 80ラインに相当するアドレスである。このアドレスは図 4Bのひ点に相当する。

77ライン、 78ライン、 79ライン、 80ラインに相当する 4つのデータが不一致判定に必要なデータである。この場合、図 7中に明記したように、 77ライン、 78ライン、 79ラインに相当するデ一夕が新データであり、 80ラインに相当するデータだけが旧データである。つまり、 77ライン〜 80ラインのデ —夕の中に新旧データが混在する。この結果、正確な不一致数の判定がなされず、表示に歪みが生じる。

つまり、メモリの書き込みアドレスが読み出しアドレスを追い越す時に、新デ一夕と旧データの組が一緒に読み出され、意味のない表示態様となるのである。このようなアドレスの追い越しは、 160ライン（図 4Bの/?点）および 24 0ライン（図 4 Bのァ点）においても生じる。

一般的には、 nラインのデータが書き込まれ、 n— 3ライン〜 nラインのデー夕が読み出される時に、 nラインのデータが前のフレームに属するデータであり、 n— 3ラインから n— 1ラインまでのデ一夕が、新たに書き込まれたデータとな ο

、このような問題点が、本発明者の検討によって明らかとなった。

( C ) 本実施例の内容

図 5 Bに示すように、 1フレーム分の容量をもつ 2個のフレームメモリ 2 5 2 a , 2 5 2 bを用意し、入力スィッチ 2 6 0 0と出力スィッチ 2 6 1 0を互いに逆相に、同一周期で、 1フレーム毎に切り替える構成とする。つまり、ダブルバッファリング形式のデータの読み Z書きを行う。

この構成により、不一致数の決定を行う際に、同じフレーム期間中に違うフレームの表示データが混在することがない。従って、不一致数の決定、ひいては表示を正確に行うことができ、その結果、頻繁に画面が切り替わるような表示を行う場合であってもより自然な表示を行うことができる。すなわち、上述の①， ② の問題点が解消される。

(実施例 2 )

( A ) 本実施例の特徴

フレームメモリは高価であるため、必要とされるフレームメモリの容量を減らすことが強く望まれる場合もある。

この場合には、図 5 Aに示すように、従来どおり 1つのフレームメモリ 2 5 2 を用い、データ書き込み方式を変更して、上述の②の問題、すなわち、不一致判定に必要な複数のデータ中に、異なるフレーム期間に属するデータが混入することに伴う問題のみを解決する。

この場合、上述の①の問題は生じるが、静止画や準静止画の表示の場合には、連続するフレームのデータはほぼ同じであるため、一応の画像形成は可能である。また、動画表示の場合にも、液晶の応答速度は 5 0 m s e c程度であり、 1フレーム期間（ 1 6 . 6 m s e c ) の約 3倍あるため、新旧のフレームに属するデー夕が混ざったとしても最低限の表示は可能である。従来どおり 1つのフレームメモリを用い、上述の問題点②を解決するには、図 6Bや、図 7の右側に示すような書き込み方式を採用する。

すなわち、図 7の右側に示すように、不一致判定に使用される複数のデータをまとめて、同時に書き込むようにする。つまり、図 7に示すように、本実施例では、時刻 t 8に、 77ライン、 78ライン、 79ライン、 80ラインに相当する 4つのデータを同時に書き込む。同時に書き込まれるのだから、それらのデータは皆、同じフレーム期間に属するデータであり、新旧のデータの混入が防止される。これにより、歪んだ表示態様の発生を防止できる。

なお、図 6Aは、従来技術におけるデータの書き込み方法を示している。 (B) 液晶表示装置の全体構成

図 2に液晶表示装置の全体構成が示される。

モジュールコントローラ 2340内の DM A制御回路 2344は、マイクロブ口セッサ（MPU) 2300からの指示を受けると、ビデオ RAM (VRAM) 2320にアクセスし、システムバス 2420を介して、 1フレーム分の画像デ一夕を読出し、その画像データ（DATA) を、クロック信号（XCLK) と共にデータ線駆動回路に送る働きをする。

データ線駆動回路（図 2中で、一点鎖線で囲んで示してある）は、制御回路 2 000, 入力パヅファ 201 1，フレームメモリ 252，出力シフトレジス夕 2 02 1，デコーダ 258 , 電圧セレクタ 2100を具備する。

なお、参照番号 2400は入力用夕ツチセンサであり、参照番号 2410は夕ツチセンサコントロール回路である。入力用タツチセンサ 2400および夕ツチセンサコントロール回路 2410は、不要な場合には削除してよい。

また、図 1のシステム構成の他に、図 3A, 図 3 Bの構成も採用可能である。図 3 Aの場合は、制御回路 2000, 入力パッファ 201 1 , フレームメモリ 2 52 , 出力シフトレジスタ 2021 , デコーダ 258を、 ML Sデコーダ 250 0に内蔵した構成となっている。図 3 Bの場合は、 MLSデコーダ 2500にはデコーダ 258のみ内蔵させ、制御回路 2000，入力バッファ 20 1 1 , フレームメモリ 252，出力シフトレジスタ 202 1はメモリ回路 2510内に内蔵した構成となっている。 (C) 具体的回路構成

図 2に示される入力パッファ回路 20 1 1ならびにフレームメモリ 2 52の具体的構成が図 8に示される。また、図 9および図 1 0は、入力バッファ回路 20 1 1の動作を示すタイミングチャートである。

図 2に示される制御回路 2 000は、 DM A制御回路 2344から送られてくるク口ック信号を基に、制御信号 C L K 1〜 C L Kmならびに L P 1〜： L P4を作り、 4ライン分の画像データを入力バッファ回路 2 0 1 1に蓄積させる。

入力バッファ回路 20 1 1は、図 8に示すように、 1ライン分の入力データを蓄える Dフィリップ ' フロップ（DFF) D F1〜D Fmと、 4ライン分の表示デ一夕を蓄える D F Fの Bl〜B4mから構成されている。

図 9 , 図 1 0に示すように、最初の選択期間（H_lst) は、〇 1<1が0 ?1に入力されると、表示データの XIと Y1の交点の画素に表示されるデータ（DOT 1 ) が D F1に蓄えられる。同様にして、 CLK2が D F2に入力されると、 XIと Y2の交点の画素に表示されるデータ（DOT 2) が DF2に蓄えられ、 CLKmが D F nに入力されると、 XIと Ymの交点の画素に表示されるデータ（DOTm) が D F mに蓄えられる。

D Fl〜D Fmに蓄えられたデータ（L I NE 1 ) は、 LP1信号によって Bl、 B5、 B9、 ···、 B4m-3に移される。

次（ 2番目）の選択期間の H_2ndは、同様の動作で、 X2と Yl〜YiDの交点の画素に表示されるデータ（L I NE 2 ) が、 C LK1から C LKmによって、 D F1 〜D Fmに蓄えられる。 D F1〜D Fmに蓄えられたデータは、 LP2信号によって B2、 B6、 B10、 ···、 B4m-2に移される。

その次（ 3番目）の選択期間の H_3rdは、同様の動作で、 X3と Yl〜Ymの交点の画素に表示されるデータ（L I NE 3) が C LK1から CLKmによって、 D Fl〜D Fmに蓄えられる。 D F1〜D Fmに蓄えられたデータは、 LP3信号によつて B3、 B7、 Bll、 ···、 B4m-1に移される。

最後（4番目）の選択期間の H_4thは、同様の動作で、 X4と Yl〜Ymの交点の画素に表示されるデータ（L I NE 4) が、 C LK1から C LKmによって、 D F l〜D Fmに蓄えられる。 D F1〜D Fmに蓄えられた画像データは、 LP4信号によつて B4、 B8、 B12、 ···、 B4mに移される。

最初の 4ライン分（X1〜X4) の画像データが入力バッファ回路 201 1に蓄積された後であって次のフィールド期間までの間に、制御回路 2000によってデータ蓄積手段 19のワードライン WL1が選択され、そのデータが、図 5の WL 1と B L1から B L4mに接続された R AMに蓄積される。次の 4ライン分（X5〜X 8) 以降のデータも同様である。

フレームメモリ 252は、通常の CMOSプロセスで作られた SRAMで構成される。

すなわち、フレームメモリ 252は、ビットライン（BL) を 4 m本持ち、ヮ一ドライン（WL) を n/4本（整数）持った構成になっている。 RAMの容量は、 4mx (n/4) =mx n (データ線本数 x走査線本数）であり、 1フレーム分の容量をもっている。図 8中、フレームメモリ 252内の記号「C」はメモリセルを表している。なお、 SRAMの代わりに、 DRAM、高抵抗 RAM、その他データを一時蓄積できる機能を持った記憶素子を用いてもよい。

制御回路 2000によって、ワードライン（WL) 単位にデータが読み出され、出力シフトレジスタ 202 1に出力される。このため、同じフレーム期間の連続した 4ライン分のデータが一度に出力されることになる。

出力シフトレジスタ 202 1は、不一致判定に必要な 4画素のデータをデコ一ダ 258に出力する。

デコーダ 258は、図 55で説明したように、走査パターンと画像データとを比較し、不一致数の検出を行い、データ線駆動電圧を決定する信号を電圧セレク夕 2 100に送る。電圧セレクタ 2 100は、送られてきた信号に対応する電圧を選択し、データ線にその電圧を印加する。デ一夕線駆動電圧波形の一例が図 5 6の（b) に示されている。

走査線駆動回路 2200は、図 56の（a) に示した走査電圧波形を形成する。以上説明したように、 4ライン同時選択の場合には、 1ライン分 +4ライン分、すなわち計 5ライン分の容量をもつ入力バッファ回路をもてば、従来のタイミングで読み出しを行っても、 nラインのデータは、 n— 3ラインから n— 1ラインまでのデータと同じタイミングでデータ蓄積手段に書き込まれる。このため、同時に選択される 4ライン中に違うフレームのデータが混ざらない。また、フレームメモリの容量は、 1フレーム分の容量で済むことになる。

以上、 4ラインで説明したが、これに限定されるものではなく、 3、 5、 6、 7、 8ライン同時選択などの場合であっても、 1ライン分の表示データ容量に同時選択ライン分の表示データ容量を加えた容量をもつバッファ手段を持てば、違う-フレー'ムのデ一夕が同時選択するライン内に混在することはない。また、このバッファは、電圧を選択するための不一致数のデータに変換する場合にも、同時選択ライン分のデータ単位の処理に有用である。

また、単純マトリックス型液晶パネルの例で説明したが、本発明は、これに限定されるものではなく、 MI Mパネルや E Lパネルなどを用いた表示装置にも適用可能である。

以下、実施例 2に関する変形例について説明する。

図 1 1に示す変形例は、入力バッファ回路 201 1を、同時に選択されるライン分のデータを蓄積する容量をもつシフトレジスタで構成するものである。

図 1 1は、入力バッファ回路 201 1の構成例を示す図である。入力バッファ回路 201 1は、 Bl〜B4mまでの 4 m個（同時選択ライン数 xデ一夕線出力本数個）の D F Fによって構成されている。この DFFは、 B1から B4mヘシフトするシフトレジス夕になっており、シフト順は、 Bl、 B5、 B9、 ···、 B4m-3、 B2、 B6、 B10、 ···、 B4m-2、 B3、 B7、 Bll、 ···、 B4m-1、 B4、 B8、 B 12、 ···、 B 4mとなっている。 Bl〜B4mの出力は、図 5のデータ蓄積手段のビットライン B L 1〜B L4mにつながっている。

0 ？の〇1^1(端子にっながってぃる信号〇1^1<3は、制御回路 2000において、図 58の CLKを、データのある部分だけをマスクして取り出して反転したものである（図 12参照）。図 12の夕イミシグで、 DAT A信号が B1から入力され、 C L Ksによってシフトされ、 4ライン分のデータが蓄積されると、上述の動作でフレームメモリに転送される。

本変形例では、すべての DFFを CLKs同期で動作させるため、 0 が111個 ( 1ライン分）少なくてすみ、低コスト化、省スペース化を図ることができる。次に、図 13に示される変形例について説明する。図 13の変形例は、同時選択ライン分のデータを蓄える D型トランスペアレント · ラッチ（DTL) と ANDゲートによって入力バヅファ回路 201 1を構成した点に特徴がある。

D T Lは、ラッチ ' イネ一ブル（L E) 端子が、 H i gh (アクティブ）時には、 D端子に接铳されているデータをそのまま通し、 Low (インアクティブ）時には、 LE立ち下がり時の D端子（データ）の直前の状態を保持する、スルーラツチとも呼ばれる素子である。

図 13の入力バッファ回路は、 Bl〜B4mまでの 4 m個（同時選択ライン数 x信号電極出力本数個）の D T Lによって構成されている。この 1個づつに ANDゲートがついている。一般に、 DFFよりも、トランスペアレントラッチ D T Lの方が、内部ゲートの数が少ないため、小さい回路構成である。したがって、 DT Lに ANDゲートが付加しても、 D F Fと同等の大きさにしかならない。このため、回路の大きさは図 1 1の構成とほぼ同じになり、動作は、実施例 1と同じになる構成にすることが可能である。

図 14と図 15は、図 13の入力バッファ回路の蓄積動作を説明するタイミングチヤート図である。

図 14において、最初選択期間（H_lst) では、 LP1G信号だけが H i gh (ァクティブ）になっている。図 13の L P1Gにつながった ANDゲートに入力される C L K1から C L Kmだけが、ラッチ Bl、ラッチ B5、 ···、ラッチ B4m-3に入力される。

つまり、最初の選択期間（H_lst) は、 XIと Yl〜Ymの交点の画素に表示されるデ一夕（L I NE 1) が、 C LK1から C L Kmによって、ラッチ Bl、ラッチ B 5、 ···、ラッチ B4m- 3に蓄えられる。

次（2番目）の選択期間（H_2nd) では、 LP2 G信号だけが H i gh (ァクテイブ）になっている。この L P 2 Gにつながった ANDゲートに入力される C L K1から CLKmだけが、ラッチ B2、 B6、 ···、 B4m-2に入力される。つまり、 2 Hでは、 X2と Yl〜Ymの交点の画素に表示されるデータ（L I NE 2) が、 CL K1から CLKmによって、 B2、 B6、 ·'·、 B4m-2に蓄えられる。

同様にして、 3番目の選択期間（H_3rd) では、 X3と Yl〜Ymの交点の画素に表示されるデータ（L I NE 3) が、 CLK1から CLKmによって、 B3、 B 7、、 B4m-1に蓄えられる。

同様にして、 4番目の選択期間（H_4th) では、 X4と Yl〜Ymの交点の画素に表示されるデータ（L INE 4) が、 CLK1から CLKmによって、 B4、 B8、 -"、 B4mに蓄えられる。

XIから X4までの 4ライン分のデータが蓄積されると、後は図 1 1の構成の場合と同じ動作で、データ蓄積手段に転送される。同様にして、 1フレーム期間にわたり、走査電極 4ライン分のバッファ動作を繰り返す。

次に、図 16に示す変形例について説明する。

図 16の変形例は、データを並列に入力するものである。図 17はデータの蓄積動作を示すタイミングチャートである。

図 16において、フリップフロップ D F1と D F2のクロック入力端子は、共通のクロック C LK1に接続されている。 DF1のデータ端子は、 DATA1に接铳されており、 DF2のデータ端子は、 D AT A2に接続されている。このように、 2 本のパラレル入力信号の場合、クロックは、 2個の D F Fに 1本のクロックが入力され、 DFFの DF (奇数）には、 DATA1が接続され、 DFFの DF (偶数）には、 D AT A2が接続されている。図 12に示すように CLK1が入力されると、 DATAの 1 ドットと 2 ドットつまり、 XIと Y1の交点の画素に表示されるデ一夕と XIと Y2の交点の画素に表示されるデータが、 DF1と D F2に蓄積される。同様にして、 C L K1から C L K(m/2)によって、走査線 1ライン分のデータが蓄積される。

このように、パラレル入力とすることにより、シリアル入力を行う図 1 1の構成を採用する場合に比較して、クロックの数が半分（m/2) で済む。このため、消費電力の低いバッファ手段を構成することができる。

さらに、図 18に示すような変形例も考えられる。これまで説明した例では、同時選択するライン数についての制限は無かった。しかし、入力バッファ回路とフレームメモリとの間でデータの転送処理を行う場合、同時に選択される走査線の数によって、その制御の容易性が著しく異なるということを本発明者は見いだした。そして、制御の容易性を最適化するためには、 2^k (kは自然数）ラインの同時選択とすることが望ましいことがわかった。図 18は、同時選択ライン数が 2^kラインの制御タイミングの例である。

具体的に考えるため、 4ライン同時選択で走査線総数 n= 240の場合を考える。この場合、走査パターンの直交性の確保のため、必要なフィールド数は 4である。このため、 1フィールド期間は、（240/4 ) = 60選択期間となり、 1フレーム期間は（ 60 x 4 ) = 240選択期間となる。これは、走査線総数 n = 240と同数であり、図 2や図 3A, 図 3Bで示した、 MPUや一般的なコントロ一ラからの入力信号の YD、 LP、入力信号の CLKをそのまま出力信号の制御に使用できることを意味する。

次に、 3ライン同時選択で走査線総数 n= 240の場合を考える。この場合も、直交性の確保のため、 4フィールド必要になる。このため、 1フィールド期間は、 (240/3 ) = 80選択期間となり、 1フレーム期間は、（80x 4) =32 0選択期間となる。このため、 4ライン同時選択の場合よりも 1フレーム期間が長くなる。この場合を図 18に示す。

入力が 240選択期間の場合であっても、出力が 320選択期間必要になる場合には、フレーム応答ゃフリツ力等の防止のため、これらのフレーム期間を一致させ、フレーム周波数を同じにする必要がある。このため、出力時の選択期間を入力時の選択期間よりも短くする必要がある。

このため、制御回路 20内部に、 VCO (電圧制御発信器）や PLL (フエ一ズ · □ック ·ループ回路）などの回路を設け、入力信号の CLKよりも高い内部クロックを発生させ、選択期間の相違を解消させる必要がある。

また、メモリからの読み出しにおいても、書き込みと読み出しが同期せずに動作するため、データ蓄積手段へのデータ入力の制御は複雑なものとなる。非同期の書き込みと読み出しを実現するためには、 '単純な 1ポートの RAMを使用できず、書き込みと読み出しを独立に行える 2ポート RAMを使用しなければならない。しかし、 2ポー卜 RAMは、 1ポート RAM.よりも高価で大面積である。このように、 4ライン以外の数のライン（例えば、 3、 5 · · · ) を同時に選択する場合には、入力信号をそのまま出力の制御には使用できず、制御回路 200 0が高価なものとなってしまう。しかしながら、 2、 8、 1 6、 3 2、 6 4など、 2 ^k ( kは自然数）のライン数を同時に選択する場合には、 4ラインを同時に選択する場合と同様に、入力の選択期間のタイミングをそのまま出力時の選択期間に使用できる。

ここで、液晶の応答速度が遅ければ、フレーム応答による輝度変化が激しくないが、応答速度が速くなるほどフレーム応答による輝度変化が激しくなる。従つて；応答速度の速い液晶を用いた場合、同時に選択されるライン数はある程度多く設定することが必要になる、

しかしながら、 4から 8ライン程度以上の同時選択にすれば、実質上この輝度変化の影響を抑えることができる。一方、あまり多くのラインを同時に選択にすするようにすると、バッファする容量が大きくなり入力信号による出力信号の制御性も悪化する。

従って、フレーム応答による輝度変化の程度、バッファする容量、入力信号による出力信号の制御性等から総合的に見ると、 4ライン又は 8ラインを同時に選択する場合がもっともコストパフォーマンスがよい。

次に、第 3の実施例について説明する。

(実施例 3 )

( A ) 不一致判定回路の説明

図 5 5を用いて説明したように、複数本の走査線を同時に選択する駆動方法を用いたマトリクス型表示装置では、データ線に供給する電圧を決定するために、画像データと走査パターンとの間の不一致数の判定を行う必要がある。

不一致判定回路は、図 1や図 2に示されるデコーダ 2 5 8内に設けられている。デコーダ 2 5 8の内部構成を図 1 9に示す。

デコーダ 2 5 8は、ラツチ回路 2 6 1 , 2 6 3、不一致判定回路 2 6 2、 F S 信号と Y D信号から走査パターンを割り出すテートカウン夕 2 6 5を有している

本発明者の検討によると、不一致判定回路 2 6 .2は、図 2 6の回路により構成できることがわかっている。図 2 6の回路は、図 2 7の右側に示すように、 V Y1、 VY2、 VY3、 V Y4、 VY5の 5つのレベルのデ一夕線駆動電圧の中から、適切な電位を選択するための演算を行う回路である。つまり、走査パターンと表示パ夕一ンの不一致数を検出し、不一致数が 0、 1、 2、 3、 4の場合に、それそれ VY1, VY2、 VY3、 VY4、 VY5を選択する信号を発生させる。

なお、走査線電位は、図 2 7に示すように、 VX 1 ( 1 1. 3 0 V) , -VX 1 (- 1 1. 3 0 V) , 0 Vの 3つのレベルがある。また、 4ラインの場合の走査パターン例を、図 2 8A, 図 2 8 Bに示す。図示されるように、走査パターンは 4行 4列の行列で表され、行が走査線のライン順を示し、列が選択する順番を表す。不一致判定回路 2 6 2は 4ラインを 4回選択し、表示パターンと走査パ夕ーンの不一致数を 4回判定し、デ一夕線の電圧レベルを決定する。

(B) 本発明者によって明らかとされた問題点

図 2 6の回路は、排他的論理和（EX_0R) と加算回路（ADDER) とを用いて不一致数を判定する回路である。つまり、図 2 6の回路は、不一致数を検出するための 4個の EX_0Rゲートと、 ADDER回路に使用する 6個の EX_0Rゲートと、 5個の AND ゲートと、 5個の 3入力 NANDゲートと、 3個のインバー夕とによって構成されてレヽる。

しかし、この構成では回路規模が大きくなる課題を有している。例えば、図 2 6から明らかなように、各ゲート間をつなぐ配線はかなり複雑であり、また、カロ算（ADDER)回路が必要なため回路が大きなものとなる。

さらに同時選択ライン数が増加すると、複雑さが増し、特に ADDER回路は、同時選択する走査線数のほぼ 2乗に比例して回路が大きくなる。

このような回路規模の増大は、不一致判定回路をデータ線駆動回路に内蔵した構成（図 2の構成）を採用する場合に、特に、深刻な問題となる。

(C) 本実施例の特徴

そこで、本実施例では、不一致検出回路を、読み出し専用メモリ（ROM) によって構成する。

(D) 本実施例の具体的内容

4ライン同時選択の場合を例にして、以下、説明する。

図 2 0に、システム構成を示す。不一致判定回路 2 6 2を内蔵するデコーダ 2 5 8は、図 2 9に示すように、フレームメモリ 2 5 2とレベルシフ夕 2 5 9との間に位置している。図 21は、データ線駆動回路内に内蔵する 1出力あたりの不一致数判定回路の回路構成を示したブロック図である。不一致数判定回路は、第 1の ROM回路 1, 第 2の ROM回路 2、第 3の ROM回路 3、第 4の ROM回路 4、第 5の ROM 回路 5と、プリチャージ（PC) 回路 6〜： 10を有している。 PC回路 6, 7 , 9, 10は同じ構成であるが、 P C回路 8は構成が少し異なり、入出力端子の数が 3_つになっている。

不一致数判定回路への入力信号は、 4個の走査パターンを区別するためのパ夕 —ン識別信号 F l、 F2と、フレームメモリから読み出したデータ信号 d a t a 1から dat a4と、プリチャージ信号 PC、表示のオン、オフを反転する信号 FRである。

これら入力信号は、各々インバータを介して、正転信号と反転信号の両方が R OM 1〜 5回路 1〜 5に共通に入力される。ただし、 FR端子には、正転信号だけが入力される。

P C 1〜 5回路 6〜 10の出力信号 s\vl〜sw5は、図 20のレベルシフタ 259を介し、電圧セレクタ 260の制御端子に接続されている。出力信号 sw l〜sw5のいずれか 1つが H i ghの時、電圧セレクタ内で対応する電圧レべル VY1〜VY5の 1つが選択され、データ線に印加される。

図 22は、図 2 1の ROM5回路 5を模式的に表した図であり、 Nチャンネル . トランジスタ（以降 Nch · T r) を白丸（〇）で示している。

図 22の左側において、通常の CMO Sトランジス夕記号と対応して示しているように、ゲートは（a， c) と表記され、ドレインは（b) と表記され、ソ一スは（d) と表記され、サブストレート（Vs s = GND) と表記されている。なお、 ROM回路は、すべて N c h · T rで論理を構成している。これは、 P チャンネル ' トランジスタ（以降 P c h · T r ) だけの論理構成も可能であるが、同じトランジスタの駆動能力を実現する場合、 Nチャネルトランジスタの移動度は Pチャネルトランジスタの移動度の約 3倍であるため、同じ能力のトランジス夕を作成する場合には、 Nチャンネルトランジスタで作った方が 1 /3以下に小さくできるためである。

^122において、 XPC信号（PCの反転信号である）によって駆動される N c h · T rは、プリチャージ時において Vd d ( 5 V) と V s s (GND) 電位とがショート状態になることを防止している。

次に、入力信号からデコード演算により出力信号が生成される過程を説明する ₍ 不一致判定回路の出力線（縦の線）は、あらかじめプリチャージ（PC信号）により H i ghになっている。入力線（横の線）から入力される入力信号によつて、'一本の縱の線に直列接続されている全ての N c h ' Trがオンすると、その縦の線の電位は Vs sとなり、出力は Lowに変化する。

例えば、走査パターンとして図 28 Aのパターンを採用しているとする。

XPCが H i ghで、 d a t a 1〜d a t a 4がすべて H i ghならば、 RO M 5回路の 1列目の N c h · T rがすべてオンし、 Vs sにつながり Lowを出力する。他の列は、オンしていない N c h · T rがあり、 V s sにはつながらず、 H i ghのままである。

このように、 Nc h · T rをどこに置くかによつて、出力を選択することができる。つまり、 Nch ' T rの配置によって、入力信号をデコードし、選択電圧データへと変換することが可能である。

ここで ROM回路 5は、走査パターンと表示データとの不一致数が 4、つまりすべて違う場合だけを担当する ROMである。このため、 4回違う走査パターンが印加されるとしても、トータルの出力回数は 4回のみである。このため、 RO M回路 5は、 4列の構成で十分である。

他の ROM回路も同様にして、出力する場合の数により構成を決める。例えば、 ROM回路 1、 ROM回路 2、 ROM回路 3、 ROM回路 4は、各々 4、 9、 1 6、 9列の構成でよい。

走査電圧パターンを例えば、図 28 Aから図 28 Bに変化させた場合には、これに対応させて Nch · T rの配置を変えれ ίまよい。そのような配置の変更は、 ROM製造のためのマスクの変更で容易に行える。

図 23は、図 2 1の PC回路 10の内部の回路構成を示した図である。 FR信号に接铳されたィンパ一夕 303と 2個の Nch ' Tr 301、 302とによつて、入出力端子 I N 1と I N 2を選択できる構成になっている。

FR信号が H i ghの場合、端子 I N 1に入力している信号が選択され、 Lo wの場合には端子 I N 2に入力している信号が選択される。

Pch ' Tr 304は、 PC信号を受け、端子 IN 1、もしくは端子 I N 2に接続されている ROM回路をプリチャージする働きをする。

また、出力用に P ch * T r 305とインパー夕 306がある。 Pch ' Tr 305は、出力を安定させるためにある。

ここで'、図 2 1の PC回路 8は、電圧レベル VY3 (例えば、グランド）を選択するだけでよいため、 FR信号によって入力信号を選択しなくてもよい。このため、入力選択のための N ch ' Tr 301、 302が無い構成になっており、プリチャージする Pch ' Tr 304のソースにそのまま接続されている構成になつている。

図 24は、不一致数判定回路の動作を説明するためのタイミングチャートである。この図により、入力信号 d a t a 1〜d a t a 4、パターン識別信号 PD 0， PD 1、 1選択期間信号 LP、プリチャージ信号 PC、反転信号 FR、フレームメモリの W/R (H i ghで書き込み、 Lowで読み出し）の各信号の相関関係が明らかとされる。

図 2 1〜図 24を参照して回路の動作を説明する。

LP ( 1選択期間）信号を基準に説明する。 LP立ち下がり後、フレームメモリにデータが書き込まれるライト期間の後、フレームメモリから同時選択ライン分のデータが読み出されるリード期間がある。このリード期間内に出力データ d at a l〜d at a4、 FR信号、 PDO, PD 1信号が確定する。この確定前のデータを消去してリセットするために、確定前から確定後に移行するタイミングで PC (プリチャージ）信号が L owになる。この PC信号に従い、 PC回路 6〜 10内の P ch · Trがオンし、 R ΟΜ回路 1〜5内の1^ ( 11 · Trがプリチャージされ、 H i gh (Vdd) に引き上げられる。この後、データ da t a l〜dat a4と、パターン識別信号 PD O, P D 1とが R 0 M 1〜 5でデコ一ドされ、この結果、データ線に印加する電圧レベルを選択する信号（sw lから s w 5 ) が決定される。

ここで、従来の一般的な R OMは、プリチャージ用の P ch · T rがすべての N c h · T rの列毎に必要である。しかし、不一致数判定回路に用いる R OM回路では、図 22で説明したように、すべての列の出力が同時に変化することはありえない。このため、プリチャージ用の P ch ' Trは、各 R OM回路に 1個あればよい。つまり、各 ROM回路に 1個づっある PC回路に 1個あれば、十分にプリチャージ動作を行うことができる。このため、本発明では、 PC回路内に 1 個あるだけである。本発明では、面積比で N c hトランジスタよりも大きな P c hトランジスタの数をさらに減らし、より小型な回路を実現できている。

以上のように、 Nch · Trだけで構成すること、出力の場合の数により小さくすること、を備えた ROM回路と、プリチャージ用の P c h · T rを 1個にする P C回路によって、従来のゲート構成の回路より面積が 40 %小さくなることを確認している。

以上の説明では、 4ライン同時選択について説明したが、同時選択ライン数が増加、減少した場合には、 ROM回路内部の行列の数を増加、減少させれば対応できる。同時選択が 4ライン以上の場合、同時選択ライン数よりも、走査パターン識別信号（PD 0， PD 1 ) は非常に少なくなる。例えば 32ラインの場合、従来では 32本必要な線が、走査パターン識別信号とすると 5本で済む。このため配線が減少する。

次に、実施例 3に関する変形例について、図 25を用いて説明する。

図 25の変形例は、図 21に示した不一致数判定回路内のプリチャージ（PC) 信号を遅延線（ボリシリコン線）によって伝え、低消費電力化するものである。図 2 1の PC信号により、 Pch ' Trがオンし、 Nch ' Trのドレインがチャージアップされる。 RAM内蔵データ線駆動回路は、不一致数判定回路をデ一夕線を駆動する出力本の数持っている。このため、プリチャージにより一斉に出力本数分の N c h · T rがチャージアップされ、大きな電流が流れる。しかし、このプリチャージ信号を不一致数判定回路すてに伝えるデータ線に遅延線を用いることで、一斉にチャージアップせず、遅延時間に平均的に電流を流すことで、大きな突入電流が流れることを防止し、より低消費電力なデータ線駆動回路を実現することができる。

すなわち、図 25に示すように、プリチャージ信号の信号線 501 , 502をポリシリコンで形成することで、低消費電力化を達成できる。また、プリチヤ一ジ用の配線を遅延線にすることで、突入電流を平均化し、低消費電力な不一致数判定回路とすることもできる。

次に、第 4の実施例について説明する。

(実施例 4 )

( A ) 本実施例の特徴

'本実例は、データ線駆動回路内部に、外部入力で、データ線に出力するすべての電圧レベルを同じにする電圧オフ回路を備えたことを特徴とする。

また、データ線駆動回路内部に帰線期間検出回路を持ち、帰線期間検出回路からの帰線期間信号によっても、あるいは外部入力によっても、データ線に出力するすべての電圧レベルを同じにすることができるようにしたことを特徴とするものである。

( Β ) 本発明者によって明らかとされた問題点

液晶表示装置が動作状態にあっても、表示に必要のない期間が存在することがめる。

例えば、 C R Tの帰線期間に対応する期間、一つのフレーム期間と次のフレーム期間との間の期間、一つのフィールド期間と次の一つのフィールド期間との間の期間、夕ツチセンサとのインタフェースをとる期間等がある。これらの期間をブランク期間ということにする。そして、これらの期間を代表して適宜、帰線期間ということもある。

この帰線期間（ブランク期間）中に、上述のデコーダ 2 5 8を通常に動作させておくと、この期間に表示パネルの液晶に種々の電圧が印加され、クロストーク等が発生し、表示に悪影響をおよぼす。

以下、具体的に説明する。

通常、コントローラ等から送られてくる液畠駆動用信号の選択期間信号 L Pの 1 フレーム間の数は、図 4 0に示すように、実際の表示を行う選択期間の数より多い。図では、例として 2 4 0本の走査線を持った表示パネルを 4ライン同時選択するマルチライン駆動を行う場合を示したものである。 4ライン同時選択で、 2 4 0ラインの走査線の表示装置を表示するためには、 2 4 0 / 4 = 6 0選択期間で、 1回の全面走査が終わる。これを 1フィールドとする。 4ラインすベての画素を独立に表示するためには、少なくても 4フィールド必要である。従って表示には、 60 X 4フィールド = 240選択期間必要である。

ところが、図 40に示すように、 1フレーム期間の選択期間の数は 245となつており、表示に必要な選択期間（ 240 ) よりも多い数になっている。

これは、 CRT等の別の夕イブの表示装置と表示制御を共通にすることを目的として、 CRT上の走査が終了し初期の走査線に戻るための期間（帰線期間）分に対応させ、選択期間を追加しているためである。

また、表示を行うコントロール時、表示データを作る CPUなどと表示データの入出力の調整上、選択期間の数が多くなることもある。上述の帰線期間は、パネルの表示には必要の無い期間であり、この間に表示パネルの液晶に印加される電圧は、表示に悪影響を及ぼす。

従来の MPX駆動では、帰線期間の走査線の電位が非選択つまり、ゼロ電位になっていれば、データ線が VMY1、 VMY2のどちらの電位になっていても、液晶にかかる実効電圧が同じであるため、コントラストを低下させる（ONZOFFの電圧比を低下させる）ものの、選択電位によって大きく表示が異なることは無い。

しかし、マルチライン駆動を行う場合、 MPX駆動に対して、データ線の選択電位が大きく、選択する電位の数も多い。つまり、同時に選択する走査線の本数が、 h本（hは整数）とすると h+ 1の電圧レベルがデ一夕線側に必要になる。このため、帰線期間にデータ線が選択する電位によって、表示が大きく異なる。例えば、隣のデータ線と違う選択電位が帰線期間にデータ線に印加されると、クロストークのように見える。従来の MP X駆動とは違い、たとえ全体（ 245 H) の僅かな期間（5H) であっても、はっきり表示に悪影響を及ぼし、クロストークとして観測できる課題があることを本出願人は発見した。

つまり、従来の MPX駆動では、帰線期間の走査線の電位が非選択つまり、ゼ口電位になっていれば、図 39Aに示すように、データ線が VMY1、 VMY2のどちらの電位になっていても、液晶にかかる実効電圧が同じである。したがって、コントラストは低下するものの、選択電位によって大きく表示が異なることは無い。しかし、マルチライン駆動を行う場合は、図 39Bに示すように、 MPX駆動に対してデータ線の選択電位の絶対値が大きく、かつ選択する電位の数も多い。このため、帰線期間にデータ線が選択する電位によって、表示が大きく異なる。例えば、隣のデータ線と違う選択電位が帰線期間にデータ線に印加されると、クロストークのように見える。従来の MP X駆動とは違い、たとえ全体（245 H) の僅かな期間（5H) であっても、はっきり表示に悪影響を及ぼし、クロストークとして観測できることがわかった。

(C) 本実施例の内容

図 29に本実施例のデータ線駆動回路の全体構成を示す。

図 29の構成の特徴は、ディスプレイオフ（DSP_OFF) 信号をデコーダ 258に入力し、帰線期間において、データ線に印加する電圧を一定にすることである。データ線に印加する電圧を一定にするために、デコーダ 258内に電圧オフ回路 266が設けられている。

まず、ディスプレイオフ（DSP_OFF) 信号を、帰線期間検出回路を介することなく、直接的に電圧オフ回路 266に入力する場合について説明する。この場合、図 29のスィッチ 8000は、（a) 側に切り替えられる。図 2に示されるモジュールコントローラ 2340がディスプレイオフ（D S P— OFF) 信号を生成し、このディスプレイオフ（DSP_OFF) 信号が電圧オフ回路 26 6に直接に入力される。

電圧オフ回路の構成について説明する。

図 3 OA, 図 30Bは、 1出力に対応する電圧オフ回路の回路構成の例である < 仮に 160出力ならば、図 30A，図 30 Bの回路が並列に 1 60個並ぶことになる。

図 30 Aは 4ライン同時選択の場合、図 30 Bは、 3ライン同時の場合の電圧オフ回路を示す。

図 3 OAに示すように、 4ライン同時選択の場合、不一致数判定回路から 5レベルの電位（VY1〜VY5) を選択する信号 s w l〜s w5が出力され、電圧オフ回路に入力される。つまり、 swl、 sw2、 sw4、 sw5の各信号は AND ゲ一ト 2700， 27 10, 2730, 2740にそれそれ入力される。また、 SW3信号は、オアゲート 2720に入力される。

—方、外部信号 DSP OFFが、 ANDゲート 2700， 27 10, 273 0， 2740に共通に入力される。また、オアゲート 2720には、 D S P_0 F F信号の反転信号が入力されている。

つまり、 D S P_0 F F信号が H i ghならば、 s w 1〜 s w 5信号はそのまま出力されるが、 DSP— OFF信号が Lowならば、 sw3信号だけが H i g hになる。このため、 DSP— OFF信号を L owにすることで、 H i ghになつた sw3に接铳されている電圧セレクタによって、データ線に VY3 (図 39 B 参照）が印可される。

4ライン同時選択の場合は、走査線の非選択レベルのゼロ電位と同じ Vx3が帰線期間にデータ線に印加されることで、液晶に電圧が印加されず、クロストークを防止できる。

4ラインなど偶数の同時選択ラインの場合には、走査線側の非選択レベルと同じ電位をデータ線側でも選択可能であり、この電位を帰線期間にデータ線が選択することが望ましい。しかし、 3、 5、 7ライン同時選択など奇数のライン数の場合には、走査線の非選択レベルと同じ電位レベルが、通常データ線の電圧レべルにはない。この場合の対応策として、以下の 2つの方法がある。

1) 走査側の非選択レベルをデータ線駆動回路に入力し、帰線期間に非選択レベルをデータ線が選択する。

2) 走査側の非選択レベルに最も近い電位レベルを、帰線期間にデータ線が選択する。

3ライン同時選択で 1 ) の方法を実現するには、図 30Aに示される 4ライン選択用回路の sw3信号（VY3に対応する選択信号）を H i ghにし、かつデー夕線駆動電位 VY1、 VY2を 3ライン時の電圧に変更し、 VY4、 VY5を 3ライン時の VY3、 VY4に変更すればよい。

一方、 2) の方法を実現するには、図 30Bの回路図を採用する。これは、 4 つある電圧レベル（VY1、 VY2、 VY3、 VY4) の VY2を、帰線期間において選択する回路になっている。

以上示したように、奇数の同時選択の場合にも、クロストークを無くすことができる。

次に、図 29において、ディスプレイオフ（DSP— OFF) 信号を帰線期間検出回路 272を介して電圧オフ回路 266に入力する場合について説明する。この場合は、図 29のスィッチ 8000は（b) 側に切り替えられ、ディスブレイオフ（D SP— OFF) 信号は帰線期間検出回路 272に入力される。帰線期間検出回路 272は、図 31に示すように、フレーム信号 YDとフィールド信号 F Sと外部入力の D S P— 0 F F信号を入力とする。帰線期間検出回路 272は、仮に、外部入力の DSP_OFF信号がない場合でも、自分で DSP — OF F信号に相当する信号を生成する機能をもつ。

図 3 1は、帰線期間検出回路 272の回路構成例を示す図であり、図 32は帰線期間検出回路 272の動作を示すタイミングチャートである。

帰線期間検出回路 272は、 FS信号をカウントし、 YDによってリセットされる 3ビットのカウンタになっている。 4ライン同時選択の場合、 4フィールドが表示に必要である。

FS信号によって、各フィールドが区別されているため、カウン夕の最終 3ビットの出力 Q 3が H i ghとなる期間が帰線期間となる。このカウン夕出力 Q 3 と外部入力の D SP— OFFの NORをとることで、外部入力も可能であり、しかも、帰線期間をコントローラ等の外部装置で作る必要もないデータ線駆動回路とすることができる。

図 31の帰線期間検出回路 272を用いる場合には、 NORゲート 2830が H i ghの時、データ線駆動電圧として VY3を選択するようにする。

帰線期間検出回路 272は、 YDと FSと DSP— OFF信号が入力されていれば動作するため、 RAMを搭載しているデータ線駆動回路だけでなく、外部からデータを逐次入力するタイプのデータ線駆動回路にも適用可能である。

次に、実施例 4に関する変形例について説明する。

図 33は、帰線期間検出回路 272の他の'檎成例を示す図であり、帰線期間検出回路がより小型化されている。

図 33の構成では、帰線期間検出回路 272は、リセット付き Dフリップ ' フロヅブ（DFR) 3個で構成されている。

また、図 34に示すように、帰線期間検出回路 272は、行アドレスレジスタ 257のァドレス値のデコードによって帰線期間を検出する構成とすることができる。この場合の帰線期間検出回路 272は、図 35に示すように、行アドレスレジス夕 257からアドレス信号（RA信号）を受け取り、デコーダ 2850によって、帰線期間の 241 Hから 245 Hまでを検出する。ァドレス信号（R A 信号）は、 8ビット（RA 1〜RA7) ある。このうち、上位 4ビットの AND をとることで、 0から始まるァドレス値の 240 ( 241 H期間）以上を検出できる。また、 4入力 ANDゲート 1個で構成できるため回路をコンパクト化でき ο

また、図 36に示すように、不一致数検出回路と電圧オフ回路の機能をまとめた電圧決定回路 267によって、帰線期間の電圧を一定レベルにする構成とすることもできる。

図 37は、 4ライン同時選択の場合のゲート構成とした電圧決定回路 267の回路図である。

走査パターン発生回路 9 1において、 C 1〜C 4の走査パターン信号のレベルが決められる。 4つの EX_0Rゲート 92〜 95によって、フレームメモリから出力される 4ライン分の画像データと走査パターンとの不一致を検出し、ァダー回路 96で 3ビット（D2、 Dl、 DO) の不一致数へと変換される。この 3ビットの不一致数は、デコード回路 97において、 5レベルの電位（VY1〜VY5) を選択する信号 s w 1〜 s w 5にデコードされる。このデコード回路 97には、 D_OF F信号が入力されており、この信号が L owの場合には、信号 s\v3だけが H i ghになり VY3が選択される。 D_OFF信号が H i ghの場合には、検出した不一致数に応じた電圧レベルが選択される。

また、実施例 3で説明したように、電圧決定回路 267を R OMにより構成することも可能である。

図 38は、電圧決定回路 267の構成を示している。

電圧決定回路 267は、 ROM601〜605と PC回路 606〜610によつて構成されている。この構成の詳細は図 2 1，図 22を用いて先に説明してあるので省略する。

この ROM回路 601〜605に、ディスプレイオフ信号（D— OFF信号）を入力し、 D OFF信号が Lowの場合は、 VY3を選択し、 D— OFF信号が H i ghの場合は、不一致数によって電圧を決定するようにする。

D— OFF信号が L owの場合には、 D— OFF信号に接続された Nチャンネルトランジスタがすべてオフし、 R 0M回路の出力は H i ghとなり、 Vx5は選択されない。

なお、 R0M 603だけが D_OFF信号のレベルが Lowの場合、通常の出力を遮 'し、 V s s (Low) につながる絰路を作ることにより、 Lowレベルの出力もできる。

以上説明したように、本実施例によれば、マルチライン駆動方法を採用する場合でも、データ線駆動電圧の電圧レベルをすベて同じにすることにより、クロストークを無くすことができる。

次に、第 5の実施例について説明する。

(実施例 5)

(A) 本実施例の特徴

本実施例は、走査線駆動回路（Xドライバ）に関する。本実施例によれば、高周波クロックを必要とせずに低消費電力で動作し、かつ、シフトレジス夕の段数を m/h (mは走査出力の数、 hは同時選択される走査線の数）とし、より低消費電力で、小型にした走査線駆動回路（Xドライバ）を提供することができる。

(B) 本発明者によって明らかとされた問題点

図 59は本発明者によって本発明前に検討された走査線駆動回路（Xドライノ、'）の構成を示す図である。

図 59に示されるように、走査線駆動回路（Xドライバ）は、例えば、 3つの

1 Cチップ 9000, 9010， 9020を縦列接続（カスケ一ド接続）して構成される。 I Cチップ 9000が先頭チップであり、 I Cチップ 9010, 90

20が従属チップである。図中、 F Sはキヤ ύ一信号を出力する端子であり、 F S Iはキヤリー信号を受ける端子である。 I Cチップ 9020から出力されるキャリー信号は先頭チヅブ 9000に帰還されるようになっている。

2本の走査線を同時に駆動する場合の、 I Cチップ 9000の内部構成例を図 51に示す。図 51に記載されるように、走査線駆動回路を構成する I Cチップは、コード発生部 1201と、第 1のシフトレジス夕 1202と、第 2のシフトレジスタ 1203と、レベルシフタ 1204と、デコーダ 1205と、電圧セレクタ 1206とを有する。

走査線の駆動電圧は、例えば、選択時には「 + V lj あるいは「一 V I j であり、非選択時には「0」であり、よって合計で 3レベルである。なお、「V I」、「一 V I」は図 39 Bの「Vxl」「一 Vxl」と同じ意味である。したがって、これら 3レベルの中から一つを選ぶためには、 2ビッ卜の制御情報が必要であり、これに対応させて、図 51では 2段のシフトレジスタ 1202， 1203が設けられている。

また、走査線は X l〜Xnまで n本あるため、シフトレジスタ 1202, 12 03のそれそれのビッ卜数は nビットである。例えば、一つの I Cチップが担当する走査線の総数が 120本ならば、シフトレジス夕 1202， 1203のビット数は 120ビットである。

また、 4ライン同時駆動の場合の I Cチップの構成は、例えば、図 52のようになり、同時に駆動する走査線の本数が増えれば増えるほど、シフトレジス夕の容量が増大する。

(C) 本実施例の内容

図 4 1は、液晶表示装置の全体構成を示す図である。本実施例の走査線駆動回路 2200では、従来と異なり、 1つのシフトレジス夕 102のみでよい。しかも、シフトレジスタ 102のビット数は、 n/h (nは走査線の総数であり、 h は同時に駆動する走査線の数である）でよく、従来に比べて格段に回路構成が簡素化される。

これは、走査線を選択するために必要なデータと、走査線に供給する電圧を決定するために必要なデータとを分離して処理するようにした結果である。

つまり、従来は、何本目の走査線を駆動す'るかという情報と、どのような駆動電位で駆動するかという情報をまとめてシフトレジスタに記憶させていた。

これに対し、本実施例は、 ML S駆動が隣接す.る h本の走査線群を順番に駆動することに着目し、 h本の走査線群を一本の走査線として考える。このように考えると、駆動する走査線を指定するための情報を格納するシフトレジスタのビット数は n/h (nは走査線の総数であり、 hは同時に駆動する走査線の数である）で足りる。

一方、駆動電圧を指定するデータは、コード発生部から簡単に生成することができ、そして、その駆動電圧を指定するデータと走査線を指定するためのデータとをデコーダに入力してデコードすれば、従来と同様な走査線制御信号を生成できる。デコーダは図 51に示すように従来から存在するものを少し改良すれば足り-、' よって、シフトレジス夕のビット数を削減した分だけ、回路の簡素化が図れる。

つまり、図 4 1に示すように、シフトレジスタ 102から出力されるデータは 4本の走査線が組になつている 1グループを順に選択するための選択データであり、一方、選択された 1グループの 4本の走査線について、電圧出力の VIを選択するか、 -VIを選択するかのデ一夕 D 0〜D 3は、デコーダ 103にパラレルに入力する。この構成によって、シフトレジス夕のビット数を 30ビットとしている。よって、消費電力が減少し、回路規模も小さくできる。

(D) 本実施例の具体的な回路構成

4ラインの走査線を同時に選択し、 1個の I Cチップで 120本の走査線を駆動する場合について、具体的に説明する。

図 42は図 41の走査線駆動回路 2200の具体的な回路図である。コード発生部 101は、 YD信号でリセットされ、選択パルス LPをカウン卜するカウン夕 201と、カウン夕 201のアドレスと FR信号によってデータ D0、 D 1、 D 2、 D3を出力する R OMで搆成されるパターンデコーダ 202と、このデータをラッチするラッチ 203と、 L P信号をクロックとして動作するバッファ用インバー夕 204、 205と、先頭チップ識別信号 MS, YD信号および， FS I信号からシフトレジス夕に入力するためのデータ SDを生成する回路 206と、遅延線 207とによって構成されている。

次に、デコーダ 103 , レベルシフ夕 104，電圧セレクタ 105について説明する。図 42に示される回路は、先頭の 4走耷線（X I , X 2, X 3 , X4) に出力する回路を示したものである。

シフトレジス夕の先頭の出力を SH 1とする。この SH 1は、各デコーダに共通に入力される。データ Dl、 D2、 D3、 D4は、デコーダ 103に入力される。強制的に電圧を 0電位にするための DOFF信号も、デコーダ 103に入力されている。

デコーダ 103によってデータ（D0、 Dl、 D2、 D3) がデコードされ各電圧のスィッチ信号になった後、レベルシフタ 104、電圧セレクタ 105によって + Vx l, 0，一 Vx 1が選択され各々 X1，X2,X3,X4に出力される。

ロジック動作をまとめて示すと、 SH 1は、 Y 1から Y4が選択されているか (H i h) 、非選択か（L ow) を示している信号である。 SH 1が Lowの場合には、 D 0から D 3の信号の H i gh、 Lowに関わりなく、 Y 1から Y4 の出力電位が決定する。例えば、 D Oが H i ghの場合は、 Y 1は、 V Iを、 D 0が L owの場合には、一 V 1を出力する。同様に、各々 D 1から D 3に応じて、 Y 2から Y 4の電圧が決定される。

図 43は、 4ラインの走査線を同時に選択する場合のタイミングチャートである ο

1フレーム期間を 240走査期間（LP) とする。この場合、図 59で示した I Cチップは 2個、カスケード接続されている。先頭チップに YD信号が入力されると、 SH 1信号が最初に 1 LP期間だけ Highになる。

シフトレジスタ 102によって、 1 L P毎にデータがシフトされていく。 24 0本の走査線を、 1回、全部走査し終わるためには 60個の選択パルス L Pが必要であり、これを 1フィールドとする。

1フィールドの走査が終了すると、カスケ一ド接続された従属チップの F S信号が、先頭チップの F S I信号として図 43に示すように入力される。このことで、再び SH 1信号が Highになり、再び 4本ずつの走査線が順に選択される動作が始まる。

以上のようにして 2フィールド、 3フィールド、 4フィールドと選択され 1フレームの動作を終了する。 1フレーム以降の動作は、以上説明した動作のくり返しとなる。

以上、 4本の走査線を同時に選択する場合を説明したが、本発明は、これに限定されるものではなく、 2本の同時選択の場合には、シフトレジスタは、 60段、 8本の同時選択の場合には、 15段として構成できる。同時選択する走査線の数が 2本以上のものに適用できることは明白である。

次に、実施例 5に関する変形例について説明する。

図 44は変形例の構成を示す。図 41では、レベルシフ夕 104が、デコーダ 103の後段にあった。図 44では、レベルシフ夕 503の後段に、デコーダ 5 04がある構成としている。

'レベルシフタ 503への入力は、シフトレジス夕 502の出力（SH 1〜SH 30) の 30個信号と、コード発生部 501からのデータ（D 0〜D 3) の 4個の信号になる。このため、レベルシフタのビット数の総計は、 34ビットで済む, 図 41では 120 x 3 = 360ビットのレベルシフ夕が必要であるため、さらに回路の簡素化が可能である。

図 45は、他の変形例の構成を示す。

図 45では、コード発生部 601の内部を、レジスタコントローラ 601とパターンデコーダ 602とに分けている。

パターンデコーダ 602は、走査電圧パターンデータ PD 1， PD0を入力する入力端子を有している。

走査パターンデータ PD 1， PD 0はデータ線駆動回路（Yドライバ） 2 10 0から送られてくる。

データ線駆動回路（Yドライバ） 2100の不一致検出回路において、使用するパターンの変更を行った場合でも、その走査電圧パターンの変更がパターンデ一夕 PD 1 , PD0として走査線駆動回路（Xドライバ）に通知されるため、走査線駆動回路（Xドライバ）の回路構成を変更をしなくても、データ線駆動回路 (Yドライバ） 2 100において使用される走査パターンに対応して、列パターンの出力の順番の変更が可能である。このことについては、後述する実施例 6において、詳しく述べる。

また、パターンデコーダ 202の前段に必要であったカウン夕 20 1が不要になり、パターンデコーダ自身も、例えば 240個の選択パルス L Pを数える必要が無くなり、 4つのパターンのみを区別できればよいため小型になり、液晶駆動装置をさらに小型化できる利点がある.

図 46、図 47にパターンデコーダ 602の回路例を示す。また、図 48A, 48 Bに、走査パターンを摸式的に示す。

図 46のパターンデコーダ 602は、図 48 Aの走査電圧パターンをデコードし、図 47のパターンデコーダ 602は、図 48 Bの走査電圧パターンをデコードするものである。

図 48 Aの走査電圧パターンを用いて表示を行う場合を説明する。図 48 Aの走査電圧パターンは、選択される 4本の走査線の選択電圧を摸式的に示したものであり「十」は ^rV l」を、「一」は「一 V I」を意味する。

例えば、 1フィールド目に選択する走査線は、すべて V Iを選択する。 2フィ —ルド目に選択する 1、 2本目は、 V Iを 3、 4本目は、一 V Iを選択する。

しかし、このように 1フィールド分すベて同じパターンで選択し、表示を行うとクロストークや、フリツ力の原因になることが解っている。このため、 1フィールド目から始まり、顧に 4フィールド目のパターンになる表示を 1から 16ラインの走査線に適用し、 2フィールド目から始まり、順に 3、 4、 1フィールド目のパターンになる表示を次の 17から 32ラインの走査線に適用するような出力電圧パターンで表示する場合がある。

この場合には、 1から 16ラインは、最初の 4個の選択パルス LPで選択され、 17から 32ラインは、次の 4個の L Pで選択されるため、図 46のパターンデコーダの入力端子 PD 1 , PD 0に、 4 L P毎にパターンを区別する信号を入力するだけで、以上に説明した表示が可能になる。

図 48 Bの走査電圧パターンに変更したい場合には、図 47に示すようにパ夕ーンデコーダの ANDゲー卜の入力を変更するだけで簡単に変更可能である。また、 FR信号によって、「V I」と「一 V I」を交互に選択する交流駆動も可能である。

以上、ゲート回路によるパターンデコーダ回路を説明したが、 ROMによって構成しても同様の効果がある。

図 49は他の変形例を示す。

図 49の変形例は、図 45に示すレジス夕コントローラ 601の内部構成を示す回路図である。また、図 50は、図 45の回路の動作を示すタイミングチヤ一トである。 1フレーム期間が選択パルス（LP) 240個分に相当する場合には、図 43 で示したように、正常に 1フレーム期間に各走査線が 4回選択され、電圧 VIか、 0か、一 VIが印加される。しかし、帰線期間を含む場合（図 50の 1フレームが 245個の L Pに相当する場合）には、表示が乱れてしまう。

これは、帰線期間中でもカウン夕のカウントが進行し、走査線の選択動作が再開されるために、不要な電圧が液晶表示パネルに印加されるためである。この表示を正常にするためには、帰線期間中は、外部から強制的に DOFF信号を入力し、 SD信号の電位を 0 Vとする必要がある。

図 49では、外部から強制的に DOFF信号を入力する手間を省くため、帰線期間処理回路 1001を付加している。

図 49の帰線期間処理回路 1001の動作を、図 50のタイミングチャートを用いて説明する。図 50では、駆動する走査線の本数を 240本とし、 1フレーム期間を選択パルス（LP) 245個分に'相当する期間とし、帰線期間を選択パルス（LP) 5個分に相当する期間としている。

走査線の総数が 240本であるため、 120個の出力をもつ I Cチップを 2個カスケード接続する。この先頭チップの FS I、 F Sなどの変化のタイミングが図 50に示されている。

まず、 YD信号が入力されると、図示されていない LP信号によって走査が始まる。 30 LPまでで、先頭チップの 120出力の走査を終え、ハイレベルの F S信号がカスケ一ド接続されている従属チヅブに入力される。従属チップの走査が終了すると、従属チップのハイレベルの F S信号が先頭チップの F S I信号として入力され、 1フィールドから 2フィールドの走査に移る。以上の動作をくり返し、 4フィールドまで走査を行う。

この時、帰線期間処理回路 1001中の Q 10、 Q 20、 Q 30の各信号は、 YD信号によってリセッ卜され Lowになった後、各々 1フィールド目、 2フィールド目、 3フィールド目での FS I信号の立ち上がりで Highとなる。 G 10信号は、 Q 30信号をラッチする信号である。この G 10信号によって、帰線期間中の時刻 t 4には F S I信号は図 49のアンドゲート 1002を通過せず、これにより、帰線期間中における不要な表示が防止される。次に、本発明の第 6の実施例について説明する。

(実施例 6 )

M L S駆動法を実施する場合において、同時駆動する走査線の本数（h ) の決定ならびに走査電圧パターンの選択は、最も基本的かつ重要な事項である。本実施例では、前掲の実施例 1〜 5の回路構成を用いて液晶表示装置を構成する場合において採用することが好ましい、同時駆動ライン数ならびに走査電圧パターンについて説明する。

( A ) 本発明者の検討によれば、回路の複雑化防止や消費電力の削減，クロストークの防止等の観点から、同時選択ライン数は 4本（h = 4 ) が好ましい。また、 4本同時駆動の場合の走査電圧パターンとして、図 6 O A (図 2 8 B，図 4 8 B ) に示すように、 4本を選択するための 4つの選択パルスのうち、一つの選択パルスの極性が他の 3つの選択パルスの極性とは反対になるようなパターンを採用するのが好ましい。例えば、図 6 O Aでは、 1列目のパターン（縦のパターン）が、（十， + , —， + ) となっている。

このようなパターンを採用すると、例えば、 1本のデータ線上に位置する画素を全部オンさせるような表示を行うと、実質的に、 1 フレーム期間中において画素に、均一に選択電圧を印加したことになる。また、 1 フレーム期間内の輝度変化も抑制される。このため、白い画面中に黒い文字を表示する場合等において、ちらつきを低減し、コントラストを向上させ、高画質化を図ることができる。さらに、フレーム階調法による階調表示を行う場合にも有利である。

上述の走査電圧パターンによる M L S駆動を実現するためには、図 2 1に記載されるデータ線駆動回路（Y ドライバ）内の R O M (デコーダ） 5を、例えば、図 6 1に示すような構成とすればよい。また、これに対応させて、図 4 2に示される、走査線駆動回路（X ドライバ） 1 0 1 '内のパターンデコーダ（R O M ) 2 0 2も、図 6 1に示すような構成とすればよい。なお、図 6 0 Cに示すように、各行のパターン（横のパターン）でみた場合、 1つの選択パルスの極性が他の選択パルスの極性と異なるようにしても、同じ効果が得られる。

( B ) 走査電圧パターンを周期的に変化させると、 M L S駆動に伴う高周波成分および低周波数成分の発生が少なくなり、クロストークやフリッカーが、さらに低減される。このことについては、図 45を用いて、実施例 5でも説明されている。

走査電圧パターンを周期的に変化させる技術について、具体的に説明する。図 60Bに示すように、各列のパターンを a， b， c， dとする。

図 62Bに示すように、 1フレーム期間が 4つのフィールド期間からなり、かつ一つのフィールド期間中に全部の走査線を 1回選択する駆動方式を採用する場合、一つのフィールド期間中において異なる複数の走査電圧パターンを用いて走査線の駆動を行うとよい。つまり、図 62Bに例示される、 aabbc、 bb c cd、 c c dda、 d d a a bと周期的に変化するパターンや、 abcda, b cdab, c dab c, d a b c dと周期的に変化するパターンを採用することができる。これにより、 1フレーム期間における液晶パネルの輝度変化が抑制され、画像のちらつきが防止され、クロストークの発生も低減する。

仮に、図 62 Aに示すように、一つのフィールド期間内では一つのパターンを使用する場合には、図 62 Bの場合に比べ、高周波成分および低周波数成分が発生しやすくなる。

上述の走査電圧パターンを周期的に変化させる方法を実現するためのシステム構成が図 63に示されている。

図 63の特徴の一つは、データ線駆動回路（Yドライバ） 9300から走査線駆動回路（Xドライバ） 2200にパターンデータ信号（パターン識別信号） P D 0 , PD 1を送ることにより、走査電圧パターンの変更を、データ線駆動回路 ( Yドライバ） 9300への制御信号の入力のみで行えることである。パターンデータ信号 P D 0， PD 1を用いた走査線駆動回路（Xドライバ） 2200側の動作については、図 45〜図 47を用いて、実施例 5において詳細に説明してある ο

また、図 63のシステムの特徴の一つは、走査線駆動回路（Yドライバ） 22 00からキヤリー信号（F S信号）を、フィ一ルド識別信号（CA信号）としてデータ線駆動回路（Yドライバ） 9300に送信することにより、走査線駆動回路（Xドライバ） 2200とデータ線駆動回路（Xドライバ） 9300との間の情報伝達が簡単に行えることである。つまり、特別な制御信号を新たに付加する必要がない。

図 65は、走査電圧パターンを周期的に変化させるための、パターンデータ P DO, PD 1を生成する回路の構成例を示す図である。

この回路は、アドレスカウンタ 9500と、セレクタ 9510と、 2分周回路として機能する 2つの D型フリップフロップ 9520， 9530と、ロジック回路 9540, 9550と、 2つの D型フリップフロップ 9560 , 9570と、排他的論理和回路 9580とを有している。

図 65の回路は、図 64に示されるような夕イミングで動作する。

セレクタ 9510は、例えば、外部からの制御信号によってァドレスカウンタ 9500から送られてくる複数種のクロックのうちのいずれかを選択して出力する。このセレクタ 9510から出力されるクロックは、 2つの D型フリップフロップ 9560, 9570の動作クロックとして機能する。

走査線駆動回路から送られてくるフィールド識別信号 C Aと、フレーム期間の開始を示す YD信号は、 2つの D型フリップフロップ 9520 , 9530により分周され、この結果、周期が異なる 2つのクロック信号 CC 1と CC2が形成され、これらのクロック信号 C C 1と C C 2に基づき、パターンデータ PD O, P D 1が生成される。

そして、図 64の下側に示すように、パターンデ一夕 PDO, PD 1の電圧レベルの組合せに応じて、図 62 Bに示した a〜dのいずれかのパターンが選択されることになる。つまり、 PDO, P D 1が共に口一レベルのときはパターン「a」が選択され、 PD 0がハイレベルで PD 1がローレベルのときにパターン「b」が選択され、 PD 0が口一レベルで PD 1がハイレベルのときにパターン「 c」が選択され、 PD 0， PD 1が共に、ハイレベルのときはパターン「d」が選択される。

以上説明したように、図 63や図 65の構成を採用することにより、走査電圧パターンを周期的に変化させながら、 ML S駆動を行うことが可能となる。そして、本実施例の液晶駆動方法によって液晶を駆動すると、応答性が高い液晶ディスブレイを用いて階調表示を行う場合でも、クロストークやチラツキの少ない表示品質の高い階調表示が可能となる。したがって、本実施例の液晶表示装置をパーソナルコンビユー夕等の機器における表示装置として使用すれば、製品の価値が向上する。

なお、本発明は、上述の実施例に限定されるものではなく、種々に変形できる < 例えば、走査線の選択電圧もしくは非選択電圧としては、種々の電圧レベルを採用できる。

Claims

請求の範囲

( 1 ) 複数の走査線と、複数のデータ線と、走査信号とデータ信号とによって駆動される表示要素と、を有するマトリクスパネルと、

複数本の前記走査線を同時に選択して所定の選択電圧パターンを有する走査鼋圧を印加する走査線駆動回路と、

前記選択電圧パターンと前記マトリクスパネルの表示要素のオン/オフを示す表示データとの比較に基づき前記データ線に印加する電圧を決定し、その決定された電圧を前記データ線に印加するデータ線駆動回路と、を備えた表示装置であつて、

前記表示データを蓄積するフレームメモリが複数設けられ、これら複数のフレームメモリのうちの一つからの第 1のフレーム期間に属する表示データの読出しと、前記複数のメモリのうちの、前記一つのメモリとは異なる他のメモリへの第 2のフレーム期間に属する表示データの書き込みとを並行して行うことを特徴とする表示装置。

( 2 ) 複数の走査線と、複数のデータ線と、走査信号とデータ信号とによって駆動される表示要素と、を有するマトリクスパネルと、

複数本の前記走査線を同時に選択して所定の選択電圧パターンを有する走査電圧を印加する走査線駆動回路と、

前記選択電圧パターンと前記マトリクスパネルの表示要素のオン/オフを示す表示デ一夕との比較に基づき前記データ線に印加する電圧を決定し、その決定された電圧を前記データ線に印加するデータ線駆動回路と、を備えた表示装置であつて、

前記表示データを蓄積する一つのフレームメモリと、

1本の走査線に接铳される表示要素の数を m個（mは自然数）とし、同時に選択される走査線の数を h本（hは 2以上の自然数）とした場合、少なくとも（h x m) 個の表示要素に対応する表示データを蓄積することができるバッファメモリと、をさらに具備しており、

前記パッファメモリに蓄積されている、 1本のデータ線に印加する電圧を決定するのに必要な h個の表示データが読出され、それらの h個の各表示データは前記一つめフレームメモリに同じ夕イミングで書き込まれることを特徴とする表示装置。

(3) 請求項 2において、

前記バッファメモリは、

1本の走査線に接続される m個の表示要素に対応した表示データを一時的に記憶できるシフトレジス夕と、

(hxm) 個の表示データを蓄積可能なラッチと、を有することを特徴とする表示装置。

(4) 請求項 2において、

前記バッファメモリは、 h本の走査線に接続される（hxm) 個の表示要素に対応した（hxm) 個の表示データを一時的に記憶できるシフトレジス夕を有することを特徴とする表示装置。

(5) 請求項 2において、

前記パッファメモリは、（hxm) 個のトランスペアレントラッチを用いて構成されていることを特徴とする表示装置。

(6) 請求項 2において、

複数個のデータを同時に、前記バッファメモリに書き込むことが可能であることを特徴とする表示装置。

(7) 請求項 2において、

前記フレームメモリおよび前記バッファメモリは、前記データ線駆動回路に内蔵されていることを特徴とする表示装置。

(8) 請求項 2において、

前記フレームメモリおよび前記バッファメモリは、前記走査線駆動回路および前記データ線駆動回路の動作を制御するコシトローラに内蔵されていることを特徴とする表示装置。

(9) 請求項 2において、

前記フレームメモリおよび前記バッファメモリは、独立して設けられているメモリ装置に内蔵されていることを特徴とする表示装置。

( 10) 請求項 2において、同時に選択される走査線数 hは、下記①式のように表現されることを特徴とする表装 ¾。

h= 2^k (但し、 kは自然数） · · · ·①

( 1 1) 請求項 7において、

同時に選択される走査線数は 4 (=2²) 本であることを特徴とする表示装置。

( 12) 複数の走査線と、複数のデータ線と、走査信号とデータ信号とによって駆動される表示要素と、を有するマトリクスパネルと、

前記データ線駆動回路は、前記選択電圧パターンと前記表示データとの不一致数の判定を行うための不一致判定回路を有し、この不一致判定回路は ROM (リ —ドオンリ一メモリ）からなることを特徴とする表示装置。

( 13) 請求項 12において、

不一致判定回路を構成する前記 ROMは、前記表示データおよび前記選択電圧パターン情報を入力するための入力線と、複数の絶縁ゲート型トランジスタのソース · ドレイン絰路が直列に接続されて形成される出力線とを有し、前記入力線と、前記複数の絶縁ゲート型トランジスタのゲートとの接続/非接続によって R OMの構成をプログラムすることができるようになつていることを特徴とする表示装置。

( 14) 請求項 12において、

前記 R 0Mは、特定の不一致数のみを検出するべく専用化された ROMの集合体からなることを特徴とする表示装置。

( 15) 請求項 14において、

同時に選択される走査線数は、 4 (=2^k) 本であり、前記 ROMは、 42列 (4+9+ 16+9+4) で構成されていることを特徴とする表示装置。

( 1 6) 請求項 14において、

前記 R OMをプリチャージするためのプリチャージ回路を有し、このプリチヤージ回路の数が、前記 ROMの列数よりも少ないことを特徴とする表示装置。

( 17) 請求項 13において、前記絶縁ゲート型トランジスタは nチャネル MO S FE Tであることを特徴とする表示装置。

( 18) 請求項 17において、

さらに、 R OMの出力線をプリチャージするためのプリチャージ回路を有することを特徴とする表示装置。

( 19) 請求項 18において、

プリチャージ回路のプリチャージ動作の開始/終了を制御するプリチャージ制御信号を伝達するための信号線を、遅延線で構成したことを特徴とする表示装置 <

(20) 請求項 19において、

遅延線はポリシリコンで形成されていることを特徴とする表示装置。

(21) 請求項 12において、

同時に選択される走査線数 hは、下記①式のように表現されることを特徴とする表示装置。

h= 2^k (但し、 kは自然数） · · · ·①

(22) 請求項 2 1において、

(23) 請求項 12において、

ROMに入力される前記選択電圧パターンは、同時選択される 4本の走査線のうちの一本に加えられる電圧の極性が、他の 3本の走査線に加えられる電圧の極性とは異なるようなパターンとなっていることを特徴とする表示装置。

(24) 請求項 12において、

R OMに入力される前記選択電圧パターンは、

同時に選択される走査線の数を h本（hは「3」または「4」である）とし、それぞれの走査線に 1フレーム期間中に与えられる選択パルス数を w個（w = 4 k (kは自然数））とした場合、前記 w個の選択パルスのうちの k個のパルスの極性が他の 3 k個の選択パルスの極性とは異なるという関係が、前記 h本のそれそれの走査線について成立するような、パターンとなっていることを特徴とする衣小； 3¾ 1 &。

( 2 5 ) 請求項 1 2において、

R O Mに入力される前記選択電圧パターンは、一つのフレーム期間中において. 周期的に変化することを特徴とする表示装置。

( 2 6 ) 複数の走査線と、複数のデータ線と、走査信号とデータ信号とによって駆動される表示要素と、を有するマトリクスパネルと、

前記データ線駆動回路は、前記マトリクスパネルにおける表示に寄与しない期間に、全数のデータ線に共通の電圧を印加するためのデータ線オフ回路を具備することを特徴とする表示装置。

( 2 7 ) 請求項 2 6において、

データ線オフ回路は、外部から入力される制御信号によりその動作が制御されることを特徴とする表示装置。

( 2 8 ) 請求項 2 6において、

データ線駆動回路は、さらにブランク期間検出回路を具備し、このブランク期間検出回路によりブランク期間が検出されている間、前記データ線オフ回路は、全数のデータ線に共通の電圧を印加させるために必要な制御を行うことを特徴とする表示装置。

( 2 9 ) 請求項 2 8において、

ブランク期間検出回路は、フィールド期間の開始を示すフィールドステータス信号（F S ) の数をカウントするカウンタを具備することを特徴とする表示装置。

( 3 0 ) 請求項 2 8において、

ブランク期間検出回路は、フレームメモリのアドレス値をデコードするデコーダを具備することを特徴とする表示装置。

(31) 請求項 26において、同時に選択される走査線数 hは、下記①式のように表現されることを特徴とする表示装置。

h=2^k (但し、 kは自然数） · · · ·①

(32) 請求項 26において、

(33) 複数の走査線と、複数のデータ線と、走査信号とデータ信号とによって駆動される表示要素と、を有するマトリクスパネルと、

前記データ線駆動回路は、前記マトリクスパネルにおける表示に寄与しない期間に、全数のデータ線に共通の電圧を印加するための制御を行う機能と、選択電圧パターンと表示データとの不一致数に応じてデータ線に印加する電圧を決定する機能とを有する電圧決定回路を具備することを特徴とする表示装置。

(34) 請求項 33において、

h= 2^k (但し、 kは自然数） · · · ·①

(35) 請求項 33において、

同時に選択される走査線数は 4 (=2²) 本であることを特徴とする表示装置。 (36) 請求項 33において、

前記電圧決定回路は、 ROM (リードオンリーメモリ）により構成され、この R OMは、全数のデータ線に対して共通の電圧の印加を行わせる制御信号を入力するための第 1の入力線と、前記表示データおよび前記選択電圧パターン情報を入力するための第 2の入力線と、絶縁ゲート型トランジスタのソース ' ドレイン経路が直列に接続されて形成される複数の出力線とを有し、

前記第 1の入力線と、前記複数の絶縁ゲート型トランジス夕のゲ一トとの接続 /非接続によって R O Mの構成をプログラムすることができるようになつており、また、前記第 1の入力線は前記複数の出力線に共通に接続されており、前記第 1 の入力線を介して入力される前記制御信号の電圧レベルを所定のレベルとすることにより、前記複数の出力線の各出力のレベルを共通の電位に固定できるようになっていることを特徴とする表示装置。

( 3 7 ) 複数の走査線と、複数のデータ線と、走査信号とデータ信号とによって駆動される表示要素と、を有するマトリクスパネルと、

前記走査線駆動回路は、同時に選択される走査線の数を「h」とし、走査線の総数を「n」とした場合、

選択する走査線を指定するデータを格納する（n/ h ) 段のシフトレジス夕と、走査線に印加する電圧レベルを指定するデータと、前記（n / h ) 段のシフトレジスタから出力されるデータとをデコードして、駆動すべき走査線および駆動電圧のレベルを示す信号を生成するデコーダと、を有することを特徴とする表示装置。

( 3 8 ) 請求項 3 7において、

選択する走査線を指定するデータおよび走 ¾線に印加する電圧レベルを指定するデータを発生するコード発生回路をさらに具備することを特徴とする表示装置。 ( 3 9 ) 請求項 3 8において、

前記コード発生回路は、走査線に印加する電圧レベルを制御する制御信号の入力端子を有していることを特徴とする表示装置。

( 4 0 ) 請求項 3 7において、走査線に印加する電圧レベルを指定するデータは、同時選択される 4本の走査線のうちの一本に加えられる電圧の極性が、他の 3本の走査線に加えられる電圧の極性とは異なるような駆動を実現するための情報を有することを特徴とする表示装置。

( 4 1 ) 請求項 3 7において、

走査線に印加する電圧レベルを指定するデータは、

同時に選択される走査線の数を h本（hは「3」または「4」である）とし、それそれの走査線に 1フレーム期間中に与えられる選択パルス数を w個（wは 2 以上の自然数）とした場合、前記 w個の選択パルスのうちの一つの極性が他の

( w— 1 ) 個の選択パルスの極性とは異なるという関係が、前記 h本のそれそれの走査線について成立するような、駆動を実現するための情報を有することを特徴とする表示装置。

( 4 2 ) 請求項 3 8において、

前記コード発生回路は、帰線期間において、前記駆動する走査線を指定するデ一夕の前記シフトレジスタへの供給を停止させる帰線処理回路を具備することを特徴とする表示装置。

( 4 3 ) 請求項 3 7において、

h = 2 ^k (但し、 kは自然数） · · · ·①

( 4 4 ) 請求項 3 7において、

同時に選択される走査線数は 4 ( = 2 ² ) 本であることを特徴とする表示装置。 ( 4 5 ) 請求項 3 7において、

前記選択電圧パターンは、 1 フレーム期間内において周期的に変化することを特徴とする表示装置。

( 4 6 ) 複数の走査線と、複数のデータ線と、走査信号とデータ信号とによって駆動される表示要素と、を有するマトリクスパネルと、

複数本の前記走査線を同時に選択して所定の選択電圧パターンを有する走査電圧を印加する走査線駆動回路と、前記選択電圧パターンと前記マトリクスパネルの表示要素のオン/オフを示す表示データとの比較に基づき前記データ線に印加する電圧を決定し、その決定された鼋圧を前記データ線に印加するデータ線駆動回路と、を備えた表示装置であつて、

1つのフレーム期間が複数のフィ一ルドからなる場合、前記走査線駆動回路は, 1つのフィールド期間中に複数の異なる選択電圧パターンを用いながら一組となつている複数本の走査線毎に駆動を行っていき、その一つのフィールド期間中に全部の走査線を 1回選択し、かつ、前記走査線駆動回路と前記データ線駆動回路とは互いに、使用する選択電圧パターンの情報の授受を行い、それそれ、同じ選択電圧パターンに基づく走査線およびデータ線の駆動を行うことを特徴とする表示装置。

( 4 7 ) 請求項 4 6において、

走査線駆動回路またはデータ線駆動回路のいずれか一方に選択電圧パターンを指定するための情報が入力され、その情報を受けた走査線駆動回路またはデータ線駆動回路はそれそれ、データ線駆動回路または走査線駆動回路に前記情報を伝達することを特徴とする表示装置。

( 4 8 ) 複数の走査線と、複数のデータ線と、走査信号とデータ信号とによって駆動される表示要素と、を有するマトリクスパネルと、

前記選択電圧パターンと前記マトリクスパネルの表示要素のオン/オフを示す表示デ一夕との比較に基づき前記データ線に印加する電圧を決定し、その决定された電圧を前記データ線に印加するデータ線駆動回路と、を備えた表示装置であつて、

前記データ線駆動回路は、前記選択電圧パターンと前記表示データとの不一致数の判定を行うための不一致判定回路を具備し、この不一致判定回路は R O Mからなり、この R O Mは、前記表示データおよび前記選択電圧パターン情報を入力するための入力線と、複数の絶縁ゲート型トランジスタのソース ' ドレイン絰路が直列に接続されて形成される出力線とを有し、前記入力線と、前記複数の絶縁ゲート型トランジスタのゲートとの接続/非接続によって R O Mの構成をプログラムすることができるようになつており、

また、前記走査線駆動回路は、駆動する走査線を指定するデータおよび走査線に印加する電圧レベルを指定するデータを発生するコード発生回路を具備しており、このコード発生回路は、走査線に印加する電圧レベルを制御する制御信号の入力端子を有しており、

前記 R O Mに入力される前記選択電圧パターン情報は、前記制御信号の入力端子を介して前記コード発生回路にも入力されることを特徴とする表示装置。

( 4 9 ) 請求項 1〜請求項 4 8のいずれかに記載の表示装置を搭載したことを特徴とする電子機器。

( 5 0 ) 複数の走査線と、複数のデータ線と、走査信号とデ一夕信号とによって駆動される表示要素と、を有するマトリクスパネルと、複数本の前記走査線を同時に選択して所定の選択電圧パターンを有する走査電圧を印加する走査線駆動回路と、前記選択電圧パターンと前記マトリクスパネルの表示要素のオン/オフを示す表示データとの比較に基づき前記データ線に印加する電圧を決定し、その泱定された電圧を前記データ線に印加するデータ線駆動回路と、を備えた表示装置の駆動方法であって、

1つのフレーム期間が複数のフィールドからなる場合、前記走査線駆動回路が 1つのフィ一ルド期間中に複数の異なる選択電圧パターンを用いながら一組となつている複数本の走査線毎に駆動を行っていき、その一つのフィ一ルド期間中に全部の走査線を 1回駆動し、かつ、前記走査線駆動回路と前記データ線駆動回路とが互いに、使用する選択電圧パターンの情報の授受を行い、それそれ、同じ選択電圧パターンに基づく走査線およびデータ線の駆動を行うことを特徴とする表示装置の駆動方法。

( 5 1 ) 請求項 5 0において、

走査線駆動回路またはデータ線駆動回路のいずれか一方に選択電圧パターンを指定するための情報が入力されると、その情報を受けた走査線駆動回路またはデ一夕線駆動回路はそれそれ、データ線駆動回路または走査線駆動回路に前記情報を伝達し、これにより、同じ選択電圧パターンに基づく走査線およびデータ線の駆動を実現することを特徴とする表示装置の駆動方法'