CN100449790C - 半导体器件 - Google Patents

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Abstract

半导体器件的第3半导体区域(23)，具有包围第2半导体区域(22)的外侧面(22b)和第1半导体区域(21)的外侧面(21a)向下方延伸的外缘区域(23a)。在第3半导体区域(23)的外缘区域(23a)，由于沿深度方向杂质扩散浓度减少，所以越是经过外缘区域(23a)的外侧的路径电阻越增加。并且，第2半导体区域(22)与第3半导体区域(23)之间的PN结区域，形成在外缘区域(23a)的内侧，从半导体衬底(27)的侧面(28)完全隔离。因此，向PN结区域施加反向偏置电压时，在PN结区域的外周部电流难以流动、反向耐压不会发生变动。

Description

半导体器件
技术领域
本发明涉及具有高耐压的二极管等半导体器件以及其制造方法。
背景技术
公知有例如在下述专利文献1以及专利文献2中所公开的平面结构型二极管，该平面结构型二极管，与形成PN结的半导体区域的元件周围侧相比，提高在元件中央侧的杂质扩散浓度，使得在元件中央侧产生击穿(击穿现象)。这样的PN结二极管，与在露出PN结的半导体衬底的侧面上形成倾斜的台面结构二极管相比较，被期望可靠性得到提高。
[专利文献1]WO03/081681号公报(第11页、图1)
[专利文献2]特开2002-185016公报(第9页、图1)
专利文献1所公开的二极管，如图11所示，由具有N+型区域(1)、形成在N+型区域(1)的一方(上方)主面上的P+型区域(2)、配置在N+型区域(1)和P+型区域(2)之间并且与N+型区域(1)和P+型区域(2)相比杂质扩散浓度低的N-型区域(3)的半导体衬底(4)构成。P+型区域(2)包含，具有直接与N+型区域(1)相接合的平坦的底面(2a)以及弯曲状的倾斜面(2b)的盘状凹部，和围绕盘状凹部、并且经由N-型区域(3)配置于N+型区域(1)上的平坦部(2c)。在包含底面(2a)、倾斜面(2b)以及平坦部(2c)的P+型区域(2)的整个主面(上面)上形成具有凹陷(6a)的第1电极(6)，在N+型区域(1)的另一方(下方)的主面上形成第2电极(5)。二极管(10)的上面的大致中央处形成凹部(7)，在半导体衬底(4)的内部大致中央处，具有P+型区域(2)的平坦的底面(2a)以及弯曲状的倾斜面(2b)与形成在N+型区域(1)内侧的盘状凹部(1a)直接进行PN结的内侧结区域(8)。内侧结区域(8)，因为由比N-型区域(3)杂质扩散浓度高的N+型区域(1)和P+型区域(2)直接进行接合而形成平面PN结，所以能够从N+型区域(1)和P+型区域(2)获得推算的所期望的耐压。N-型区域(3)围绕内侧结区域(8)被形成为环状，并且与P+型区域(2)共同形成直接接合于P+型区域(2)的外侧结区域(9)。并且，N-型区域(3)包含朝向N+型区域(1)的盘状凹部(1a)变尖的环状的倾斜面(3a)、和围绕倾斜面(3a)的水平的平坦面(3b)，倾斜面(3a)和平坦面(3b)PN在P+型区域(2)形成PN结。外侧结区域(9)具有从半导体衬底(4)的侧面露出的外端部(9a)。从形成于杂质扩散浓度高的P+型区域(2)和杂质扩散浓度低的N-型区域(3)之间的外侧结区域(9)开始扩展的耗尽层形成得很宽，特别是在杂质扩散浓度低的N-型区域(3)中形成得较宽。
另外，专利文献2中所公开的二极管，如图12所示，包含形成于N型的硅衬底(11)的一方(上方)的主面侧的P型的第3半导体区域(13)、形成于N型的硅衬底(11)的另一方(下方)的主面侧的N型的第2半导体区域(12)、形成在第2半导体区域(12)以及第3半导体区域(13)之间的区域的中央的N型的第1半导体区域(14)、在第2半导体区域(12)以及第3半导体区域(13)之间的第1半导体区域(14)的周围形成的N型的第4半导体区域(15)。第1半导体区域(14)的杂质扩散浓度，被设置得比围绕第1半导体区域(14)的N型的第4半导体区域(15)的杂质密度高。在P型的第3半导体区域(13)的一方(上方)的主面侧形成第2主电极层(17)，在N型的第2半导体区域(12)的另一方(下方)的主面侧形成第1主电极层(16)。
发明内容
如图11所示的以前的二极管，由于通过在构成二极管(10)的半导体衬底(4)的上面的大致中央处设置凹部(7)而导致剖面形状比较复杂，所以具有不仅第1电极(6)的形成变得比较困难，而且机械应力集中在凹部(7)、容易产生由晶体缺陷而导致的性能低下等问题。而且，在制造二极管(10)时，由于需要利用硅蚀刻等切割半导体衬底(4)的上面的中心部以形成凹部(7)的特殊加工技术，所以具有半导体衬底(4)的制造工序变得比较复杂、不容易获得比一般的平面结构更稳定的形状的问题。
另外，如图12所示的以前的二极管，由于从形成于硅衬底(11)内的PN结面(18)的中央部的击穿区域(20)的最外部到硅衬底(11)的外周的PN结附近的杂质扩散浓度全部相同，所以击穿现象的发生区域有可能转移到硅衬底(11)的侧面(19)。在利用切割分离硅衬底(11)的冲模的机械切割方法中，在硅衬底(11)的侧面(19)容易形成破碎层。而且，硅衬底(11)的侧面(19)未被保护膜覆盖，容易附着含有离子的异物。因此，具有如果击穿发生区域转移到硅衬底(11)的侧面(19)，则击穿电压变动、无法得到稳定的高耐压的问题。另外，还有可能有过大的反向电流通过硅衬底(11)的侧面(19)流动而导致硅衬底(11)被烧毁。
所以，本发明的目的在于提供一种漏电流小且能获得稳定的耐压、同时制造容易的半导体器件以及其制造方法。
根据本发明的第1半导体器件，包含半导体衬底(27)，该衬底含有第1半导体区域(21)，以比该第1半导体区域(21)高的杂质扩散浓度、在第1半导体区域(21)的一侧形成的第2半导体区域(22)，具有与第1半导体区域(21)以及第2半导体区域(22)不同的导电类型、且在与第1半导体区域(21)相反一侧与第2半导体区域(22)相邻接地配置的第3半导体区域(23)；在第2半导体区域(22)和第3半导体区域(23)之间形成PN结区域。半导体衬底(27)，具有以比第1半导体区域(21)高的杂质扩散浓度形成在第1半导体区域(21)的另一侧的第4半导体区域(24)。第3半导体区域(23)含有包围第2半导体区域(22)的外侧面(22a)和第1半导体区域(21)的外侧面(21a)的外缘区域(23a)；外缘区域(23a)，被形成为未到达第4半导体区域(24)、朝向下方逐渐变窄，且沿深度方向杂质浓度减少。由此，击穿现象的发生区域能够形成在半导体芯片(27)的中央侧。而且，第2半导体区域(22)和第3半导体区域(23)之间的PN结(22a)形成在外缘区域(23a)的内侧，被从半导体芯片(27)的侧面(28)完全隔离开，所以半导体芯片(27)的侧面(28)上的晶体缺陷或异物附着，都不会给击穿现象的发生区域带来不良影响。进一步，由于第3半导体区域(23)的外缘区域(23a)在深度方向上杂质扩散浓度减少，所以在外缘区域(23a)的外侧耗尽层的扩展宽度较大，并且电阻也会增加。由此，向形成PN结的外侧面(21a)和内侧的PN结(22a)施加反向偏置电压时，在外侧面(21a)的外周部电流难以流动，内侧的PN结(22a)中流动的反向电流的路径不会偏转到外缘区域(23a)的外侧，所以不会产生耐压变动、同时能够抑制过大的反向漏电流。另外，由于外缘区域(23a)向下方逐渐变窄地形成，所以流经在第3半导体区域(23)与第2半导体区域(22)的界面形成的PN结的电流的路径截面积比较大，所以能够获得比较大的载流容量。进一步，在第1半导体区域(21)的另一侧形成比第1半导体区域(21)杂质扩散浓度高的第4半导体区域(24)，外缘区域(23a)形成为不到达第4半导体区域(24)，所以在第1半导体器件(21)能够形成较宽的耗尽层，能够防止击穿发生区域转移到硅衬底(11)的侧面侧。另外，由于能够形成使电极以低电阻接触第4半导体区域(24)，所以半导体元件的工作电压变小。进一步，以机械应力集中的部位较少的外形形成平坦的平面结构的半导体器件，能够抑制因晶体缺陷导致的性能劣化
本发明的第2半导体器件，包含半导体衬底(27)，该衬底含有第1半导体区域(21)，以比第1半导体区域(21)高的杂质扩散浓度在第1半导体区域(21)的一侧形成的第2半导体区域(22)，具有与第1半导体区域(21)以及第2半导体区域(22)不同的导电类型、且在与第1半导体区域(21)相反一侧与第2半导体区域(22)相邻接地配置的第3半导体区域(23)；在所述第2半导体区域(22)和所述第3半导体区域(23)之间形成PN结区域。半导体衬底(27)，具有以比第1半导体区域(21)高的杂质扩散浓度形成在第1半导体区域(21)的另一侧的第4半导体区域(24)。第3半导体区域(23)含有包围第2半导体区域(22)的外侧面(22a)、第1半导体区域(21)的外侧面(21a)、和第4半导体区域(24)的外侧面(24a)的外缘区域(23a)。第2半导体区域(22)的外侧面(22b)、第1半导体区域(21)的外侧面(21a)、第4半导体区域(24)的外侧面(24b)，在半导体衬底(27)的侧面(28)不露出。在所述第1半导体区域(21)的外侧面(21a)设有环状凸起(21b)，所述第1半导体区域(21)的外侧面(21a)和所述第2半导体区域的(22)外侧面(22b)以所述环状凸起(21b)为底部呈锥体状倾斜，所述第1半导体区域(21)的外侧面(21a)和所述第4半导体区域(24)的外侧面(24b)以所述环状凸起(21b)为底部呈倒锥体状倾斜，以从所述半导体衬底(27)的侧面向中央侧离开的距离比所述第1半导体区域(21)的外侧面(21a)更远的方式形成所述第2半导体区域(22)的外侧面(22b)和所述第4半导体区域(24)的外侧面(24b)。采用这种结构，由于在划片切割的半导体衬底(27)的侧面(28)中，第1半导体区域(21)与外缘区域(23a)的界面处形成的PN结不会露出，所以在半导体衬底(27)的侧面(28)即便产生晶体缺陷或者异物附着，反向漏电流也不会增加。因此，能够比第1半导体器件更能稳定和提高耐压。
另外，根据本发明的第1半导体器件的制造方法，包括：从构成第1半导体区域(21)的半导体衬底(27)的一个主面(27a)以及另一个主面(27b)掺杂第1杂质，在第1半导体区域(21)的一侧以及另一侧形成比第1半导体区域(21)的杂质扩散浓度高的第2半导体区域(22)以及第4半导体区域(24)的工序；在第2半导体区域(22)的主面(22a)上覆盖具有开口部(31a)的抗蚀膜(31)的工序；从抗蚀膜(31)的开口部(31a)向第2半导体区域(22)的露出部分掺杂第2杂质，以包围第1半导体区域(21)以及第2半导体区域(22)，形成具有与第1半导体区域(21)以及第2半导体区域(22)不同的导电类型的第3半导体区域(23)的外缘区域(23a)的工序；去除抗蚀膜(31)后，在第2半导体区域(22)的整个上面上再次掺杂第2杂质，以在第2半导体区域(22)的主面(22a)上形成第3半导体区域(23)的工序；沿着与第2半导体区域(22)的主面(22a)垂直地通过外缘区域(23a)内的平面(D)切割半导体衬底(27)的工序。向没有抗蚀膜(31)的第2半导体区域(22)的露出部分上掺杂第2杂质，能够容易地以到达第1半导体区域(21)的深度、形成具有与第1半导体区域(21)以及第2半导体区域(22)不同的导电类型、且朝向深度方向杂质扩散浓度减少的第3半导体区域(23)的外缘区域(23a)。
本发明的第2半导体器件的制造方法，包括：从构成第1半导体区域(21)的半导体衬底(27)的一个主面(27a)以及另一个主面(27b)掺杂第1杂质，在第1半导体区域(21)的一侧以及另一侧形成比第1半导体区域(21)的杂质扩散浓度高的第2半导体区域(22)以及第4半导体区域(24)的工序；在第2半导体区域(22)的主面(22a)上覆盖具有开口部(31a)的抗蚀膜(31)的同时，在第4半导体区域(24)的主面(24a)上覆盖具有开口部(32a)的抗蚀膜(32)的工序；从抗蚀膜(31，32)的开口部(31a，32a)向第2半导体区域(22)以及第4半导体区域(24)的露出部分掺杂第2杂质，以包围第1半导体区域(21)、第2半导体区域(22)以及第4半导体区域(24)，形成具有与第1半导体区域(21)、第2半导体区域(22)以及第4半导体区域(24)不同的导电类型的第3半导体区域(23)的外缘区域(23a)的工序；去除抗蚀膜(31，32)后，在第2半导体区域(22)的整个上面上再次掺杂第2杂质、以在第2半导体区域(22)的主面(22a)上形成所述第3半导体区域(23)的工序；沿着与第2半导体区域(22)的主面(22a)垂直地通过外缘区域(23a)内的平面(D)切割半导体衬底(27)的工序。
在本发明中，不需要硅蚀刻等特殊的加工技术，就能够获得电性能稳定的高可靠性的平面结构的半导体器件。
附图说明
图1是表示把根据本发明的半导体器件适用于二极管的实施方式的剖面图。
图2是表示沿图1的A-B线对应半导体芯片的深度的各半导体区域的杂质扩散浓度的图。
图3是表示图1的二极管的制造方法的第1工序剖面图。
图4是表示图1的二极管的制造方法的第2工序剖面图。
图5是表示图1的二极管的制造方法的第3工序剖面图。
图6是表示图1的二极管的制造方法的第4工序剖面图。
图7是表示图1的二极管的制造方法的第5工序剖面图。
图8是表示图1的二极管的制造方法的第6工序剖面图。
图9是表示把根据本发明的半导体器件适用于二极管的另外的实施方式的剖面图。
图10是表示图9的二极管的制造方法的工序的剖面图。
图11是表示具有台面结构的以前的二极管的剖面图。
图12是表示具有平面结构的以前的二极管的剖面图。
具体实施方式
下面将参照附图1～图10来说明把根据本发明的半导体器件以及其制造方法适用于二极管的实施方式。
作为本实施方式的半导体器件的第1二极管(30)，如图1所示，包含半导体芯片，该芯片含有：具有N-型导电类型的第1半导体区域(21)，以比第1半导体区域(21)高的杂质扩散浓度、在第1半导体区域(21)的一侧作为N+型导电类型而形成的第2半导体区域(22)，具有P+型的导电类型、且在与第1半导体区域(21)相反一侧与第2半导体区域(22)相邻接地配置的第3半导体区域(23)，形成在第1半导体区域(21)的另一侧、且比第1半导体区域(21)杂质扩散浓度高、具有N+型导电类型的第4半导体区域(24)，电连接于第4半导体区域(24)的第1电极(26)，和电连接于第3半导体区域(23)的第2电极(25)。在第2半导体区域(22)和第3半导体区域(23)之间形成PN结区域。第3半导体区域(23)含有包围第2半导体区域(22)的倾斜的外侧面(22b)和第1半导体区域(21)的倾斜的外侧面(21a)并向下方延伸、有P+型导电类型的外缘区域(23a)。第3半导体区域(23)的外缘区域(23a)，被型成为未到达第4半导体区域、朝向下方逐渐变窄。
第3半导体区域(23)的杂质扩散浓度，沿从半导体芯片(27)的上面侧向下面侧的深度方向而减少，第3半导体区域(23)的外缘区域(23a)，如图2的虚线(23b)所示，比邻接第2半导体区域(22)的内侧杂质扩散浓度进一步减少。因此，外缘区域(23a)中，深度越深电阻值越大、耗尽层越容易扩展，而且电流(漏电流)越难流动。第1半导体区域(21)，与第2半导体区域(22)以及第4半导体区域(24)一起形成二极管(30)的阴极区域，第3半导体区域(23)形成二极管(30)的阳极区域。
本实施方式的二极管(30)如上所述，在第3半导体区域(23)的外缘区域(23a)中，在深度方向上杂质扩散浓度减少。即，外缘区域(23a)的杂质浓度比与第2半导体区域(22)相接的部分的第3半导体区域(23)的杂质浓度低；在与第3半导体区域(23)的外缘区域(23a)的界面形成PN结的第1半导体区域(21)的杂质浓度，比在与第3半导体区域(23)的界面形成PN结(22a)的第2半导体区域(22)的杂质浓度低。因此，在半导体芯片(27)的中央侧形成由相对杂质浓度高的P型半导体区域和N型半导体区域相接触而形成的PN结，在半导体芯片(27)的外周侧形成由相对杂质浓度低的P型半导体区域和N型半导体区域相接触而形成的PN结。因此，向外侧面(21a)的PN结和内侧的PN结(22a)施加反向偏置电压时，从外侧面(21a)扩展的耗尽层的宽度比从PN结(22a)扩展的耗尽层的宽度更宽。由此，击穿现象的发生区域能够形成在半导体芯片(27)的中央侧。而且，第2半导体区域(22)和第3半导体区域(23)之间的PN结(22a)形成在外缘区域(23a)的内侧，被从半导体芯片(27)的侧面(28)完全隔离开。因此，半导体芯片(27)的侧面(28)上的晶体缺陷或异物附着，都不会给击穿现象的发生区域带来不良影响。进一步，由于第3半导体区域(23)的外缘区域(23a)在深度方向上杂质扩散浓度减少，所以在外缘区域(23a)的外侧耗尽层的扩展范围较大，并且电阻也会增加。由此，向外侧面(21a)的PN结和内侧的PN结(22a)施加反向偏置电压时，在外侧面(21a)的PN结的外周部电流难以流动，内侧的PN结(22a)中流动的反向电流的路径不会偏转到外缘区域(23a)的外侧。作为结果，由于击穿现象稳定地发生在半导体芯片(27)的中央侧，所以不会产生耐压变动、同时能够抑制过大的反向漏电流流经半导体芯片(27)的侧面。另外，第3半导体区域(23)，由于在与第2半导体区域(22)的界面形成比较大的PN结面，所以能够获得比较大的载流容量。进一步，机械应力集中的部位较少的外形形成平坦的平面结构的半导体器件，能够抑制因晶体缺陷导致的性能劣化。
其次，对如图1所示的第1二极管(30)的制造方法进行说明。首先，如图3所示，准备构成具N-型导电类型的第1半导体区域(21)的半导体芯片(27)。其次，从半导体芯片(27)的一个主面(27a)以及另一个主面(27b)掺杂第1杂质，如图4所示，在第1半导体区域(21)的一侧以及另一侧形成比第1半导体区域(21)杂质扩散浓度高的第2半导体区域(22)以及第4半导体区域(24)。此时，可以先形成第2半导体区域(22)以及第4半导体区域(24)的一方，再形成另一方，或者也可以同时形成第2半导体区域(22)和第4半导体区域(24)。接着，如图5所示，在第2半导体区域(22)的主面(22a)上覆盖具有开口部(31a)的抗蚀膜31，从抗蚀膜31的开口部(31a)向第2半导体区域(22)的露出部分掺杂第2杂质。因此，如图6所示，包围第1半导体区域(21)以及第2半导体区域(22)形成的外缘区域(23a)，具有与第1半导体区域(21)以及第2半导体区域(22)不同的导电类型，而且朝向深度方向杂质扩散浓度减少。
之后，如图7所示，从第2半导体区域(22)去除抗蚀膜(31)，在第2半导体区域(22)的整个上面上再次掺杂第2杂质、在第2半导体区域(22)的主面(22a)上形成第3半导体区域(23)，在第3半导体区域(23)的上面形成第2电极(25)的同时，在第4半导体区域(24)的底面上形成第1电极(26)。最后，沿着与第2半导体区域(22)的主面(22a)垂直通过外缘区域(23a)内、例如如图8所示的外缘区域的大致中央的平面(D)切割半导体芯片(27)。如此，在本实施方式中，向没有抗蚀膜(31)的第2半导体区域(22)的露出部分上掺杂第2杂质，能够容易地以到达第1半导体区域(21)的深度、形成具有与第1半导体区域(21)以及第2半导体区域(22)不同的导电类型、且朝向深度方向杂质扩散浓度减少的第3半导体区域(23)的外缘区域(23a)。
本发明的上述实施方式，也可以进行变动。例如，在上述中，以第1半导体区域(21)、第2半导体区域(22)以及第4半导体区域(24)为N型，以第3半导体区域(23)为P型，但反之，也可以以第1半导体区域(21)、第2半导体区域(22)以及第4半导体区域(24)为P型，以第3半导体区域(23)为N型。另外，取代如图7所示，去除抗蚀膜(31)、在第2半导体区域(23)的整个主面上掺杂第2杂质，可以在外缘区域(23a)的上方的主面上形成抗蚀膜，从形成在第2半导体区域(22)的上方的该抗蚀膜的开口部掺杂第2杂质，就能够形成第2半导体区域(22)的上方的第3半导体区域(23)中扩散了足够量的第2杂质、而位于抗蚀膜的下方的含有外缘区域(23a)的第3半导体区域(23)中第2杂质没有充分地扩散的浓度分布。
图9表示本发明的其他的实施方式。如图9所示的第2二极管(34)，与上述图1的二极管(30)的结构相同，包含半导体芯片(27)，该芯片含有：第1半导体区域(21)，以比第1半导体区域(21)高的杂质扩散浓度、在第1半导体区域(21)的一侧形成的第2半导体区域(22)，具有与第1半导体区域(21)以及第2半导体区域(22)不同的导电类型、且在与第1半导体区域(21)相反一侧与第2半导体区域(22)相邻接地配置的第3半导体区域(23)；在第2半导体区域(22)和第3半导体区域(23)之间形成PN结区域；半导体芯片(27)具有以比第1半导体区域(21)高的杂质扩散浓度、在第1半导体区域(21)的一侧形成的第4半导体区域(24)。第3半导体区域(23a)，具有包围第2半导体区域(22)的外侧面(22b)、第1半导体区域(21)的外侧面(21a)、第4半导体区域(24)的外侧面(24b)的外缘区域(23a)，第2半导体区域(22)的外侧面(22b)、第1半导体区域(21)的外侧面(21a)、第4半导体区域(24)的外侧面(24b)不露出半导体芯片(27)的侧面(28)。如图9所示，第1半导体区域(21)的外侧面(21a)具有环状的凸起(21b)，第1半导体区域(21)的外侧面(21a)和第2半导体区域(22)的外侧面(22b)倾斜形成以环状凸起(21b)为底部的截头圆锥状或者截头角锥状，第1半导体区域(21)的外侧面(21a)和第4半导体区域(24)的外侧面(24b)倾斜形成以环状凸起(21b)为底部的倒锥体状。另外，第3半导体区域(23)被形成为以环状凸起(21b)为边界向上方以及下方逐渐变宽、并且杂质浓度增大。
图1的二极管(30)，在半导体芯片(27)的侧面(28)露出外侧面(21a)的界面，但图9的二极管(34)中，由于外缘区域(23a)作为例如P型半导体区域形成在半导体芯片(27)的整个侧面(28)上，所以能够可靠地防止过大的反向漏电流流经半导体芯片(27)的侧面。
在制造如图9所示的二极管(34)之际，与图1的二极管(30)一样，从构成第1半导体区域(21)的半导体衬底(27)的一个主面(27a)以及另一个主面(27b)掺杂第1杂质，在第1半导体区域(21)的一侧以及另一侧形成比第1半导体区域(21)杂质扩散浓度高的第2半导体区域(22)以及第4半导体区域(24)。其次如图10所示，在第2半导体区域(22)的主面(22a)上覆盖具有开口部(31a)的抗蚀膜(31)的同时，在第4半导体区域(24)的主面(24a)上覆盖具有开口部(32a)的抗蚀膜(32)，从抗蚀膜(31，32)的开口部(31a，32a)向第2半导体区域(22)以及第4半导体区域(24)的露出部分掺杂第2杂质，包围第1半导体区域(21)、第2半导体区域(22)以及第4半导体区域(24)形成具有与第1半导体区域(21)、第2半导体区域(22)以及第4半导体区域(24)不同的导电类型的第3半导体区域(23)的外缘区域(23a)。去除抗蚀膜(31，32)后，在第2半导体区域(22)的整个上面上再次掺杂第2杂质，在第2半导体区域(22)的主面(22a)上形成第3半导体区域(23)。
接着，与如图8所示的工序一样，沿着与第2半导体区域(22)的主面(22a)垂直地通过外缘区域(23a)内的平面(D)切割半导体衬底(27)，但在本实施方式中，利用绝缘层(33)覆盖第3半导体区域(23)的外缘区域(23a)与第4半导体区域(24)的外侧面(24b)相接触的另一个主面(27b)，通过由绝缘层(33)包围的开口部(33a)形成与第4半导体区域(24)电连接的电极(26)。如图9所示，对于覆盖第3半导体区域(23)的整个上面的第2电极(25)，第1电极(26)覆盖第4半导体区域(24)的另一个主面(27b)的一部分、外观上有所不同，所以与图1的二极管(30)相比，能够容易地区分判别二极管(34)的P型半导体区域侧的阳极电极和N型半导体区域侧的阴极电极。制造本实施方式的二极管(30，34)时的工序顺序并不限于本发明。在向第2半导体区域(22)以及第4半导体区域(24)的露出部分掺杂第2杂质、形成第3半导体区域(23)的外缘区域(23a)时，可以先掺杂第2半导体区域(22)和第4半导体区域(24)中的任一个，也可以同时进行处理。虽在此不再详述，但如图9所示的二极管(34)也可以与上述如图1所示的二极管(30)一样进行各种变更。
产业上的可利用性
本发明在能够控制由附着物等的影响而产生的漏电流、获得稳定的耐压的同时，能够获得容易制造的具有较高可靠性的半导体器件。

Claims (3)

1.一种半导体器件，具有半导体衬底，该半导体衬底含有：第1半导体区域，以比该第1半导体区域高的杂质扩散浓度在该第1半导体区域的一侧形成的第2半导体区域，以及具有与所述第1半导体区域以及所述第2半导体区域不同的导电类型、且在与所述第1半导体区域相反一侧与所述第2半导体区域相邻接地配置的第3半导体区域；在所述第2半导体区域和所述第3半导体区域之间形成PN结区域；所述半导体器件的特征在于：
所述半导体衬底具有以比所述第1半导体区域高的杂质扩散浓度形成在所述第1半导体区域的另一侧的第4半导体区域，
所述第3半导体区域含有包围所述第2半导体区域的外侧面、所述第1半导体区域的外侧面、和所述第4半导体区域的外侧面的外缘区域，
所述第2半导体区域的外侧面、所述第1半导体区域的外侧面、和所述第4半导体区域的外侧面不在所述半导体衬底的侧面露出，
在所述第1半导体区域的外侧面设有环状凸起，
所述第1半导体区域的外侧面和所述第2半导体区域的外侧面以所述环状凸起为底部呈锥体状倾斜，
所述第1半导体区域的外侧面和所述第4半导体区域的外侧面以所述环状凸起为底部呈倒锥体状倾斜，
以从所述半导体衬底的侧面向中央侧离开的距离比所述第1半导体区域的外侧面更远的方式形成所述第2半导体区域的外侧面和所述第4半导体区域的外侧面，
在从所述半导体衬底的侧面离开的中央侧，由所述第3半导体区域的外缘区域与所述第2半导体区域以及所述第3半导体区域的外缘区域与所述第4半导体区域形成了杂质浓度相对较高的P型半导体区域与N型半导体区域接触的PN结，
在接近所述半导体衬底的侧面的外周侧，由所述第3半导体区域的外缘区域与所述第1半导体区域形成了杂质浓度相对较低的P型半导体区域与N型半导体区域接触的PN结。
2.根据权利要求1所述的半导体器件，其中，所述第3半导体区域的外缘区域与所述第4半导体区域的外侧面接触的另一个主面被形成有开口部的绝缘层覆盖，所述第4半导体区域通过所述开口部与电极接触。
3.根据权利要求1所述的半导体器件，其中，所述第3半导体区域以所述环状凸起为界向上方及下方逐渐加宽地形成，且杂质浓度增大。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5044117B2 (ja) * 2005-12-14 2012-10-10 関西電力株式会社 炭化珪素バイポーラ型半導体装置
JP3141688U (ja) * 2008-02-29 2008-05-22 サンケン電気株式会社 半導体装置
DE102010028196A1 (de) * 2010-04-26 2011-10-27 Robert Bosch Gmbh Temperaturwechselfeste Einpressdiode
CN102142370B (zh) * 2010-12-20 2013-01-23 杭州士兰集成电路有限公司 一种在p+衬底上制备低压二极管芯片的方法及其结构
CN113488546B (zh) * 2021-07-02 2022-03-11 扬州国宇电子有限公司 一种超突变变容二极管

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55125671A (en) * 1979-03-22 1980-09-27 Shindengen Electric Mfg Co Ltd High withstand voltage semiconductor device
US5541140A (en) * 1993-06-23 1996-07-30 Robert Bosch Gmbh Semiconductor arrangement and method for its manufacture
US5766973A (en) * 1995-10-19 1998-06-16 Robert Bosch Gmbh Method for manufacturing a semiconductor arrangement by introducing crystal disorder structures and varying diffusion rates
US6831338B1 (en) * 1998-10-19 2004-12-14 Stmicroelectronics S.A. Power component bearing interconnections

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6033340B2 (ja) * 1979-02-19 1985-08-02 株式会社日立製作所 固体撮像装置
JPH01273361A (ja) 1988-04-25 1989-11-01 Nec Kansai Ltd 半導体装置
US4999683A (en) * 1988-12-30 1991-03-12 Sanken Electric Co., Ltd. Avalanche breakdown semiconductor device
FR2702308B1 (fr) * 1993-03-01 1995-05-24 Sgs Thomson Microelectronics Diode à avalanche dans un circuit intégré bipolaire.
JP2001257211A (ja) 2000-03-14 2001-09-21 Hitachi Ltd ダイオードの製造方法
JP4065135B2 (ja) 2002-02-15 2008-03-19 三洋電機株式会社 半導体装置の製造方法
JP2004022878A (ja) 2002-06-18 2004-01-22 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55125671A (en) * 1979-03-22 1980-09-27 Shindengen Electric Mfg Co Ltd High withstand voltage semiconductor device
US5541140A (en) * 1993-06-23 1996-07-30 Robert Bosch Gmbh Semiconductor arrangement and method for its manufacture
US5766973A (en) * 1995-10-19 1998-06-16 Robert Bosch Gmbh Method for manufacturing a semiconductor arrangement by introducing crystal disorder structures and varying diffusion rates
US6831338B1 (en) * 1998-10-19 2004-12-14 Stmicroelectronics S.A. Power component bearing interconnections

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