CN100409564C - 自动补偿扩频时钟发生器的方法与装置 - Google Patents

自动补偿扩频时钟发生器的方法与装置 Download PDF

Info

Publication number
CN100409564C
CN100409564C CNB00813586XA CN00813586A CN100409564C CN 100409564 C CN100409564 C CN 100409564C CN B00813586X A CNB00813586X A CN B00813586XA CN 00813586 A CN00813586 A CN 00813586A CN 100409564 C CN100409564 C CN 100409564C
Authority
CN
China
Prior art keywords
signal
delay
locked loop
pulse width
sequential chart
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB00813586XA
Other languages
English (en)
Other versions
CN1377519A (zh
Inventor
布利昂·肯斯·哈丁
克莱格·埃里克·哈达迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lexmark International Inc
Original Assignee
Lexmark International Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lexmark International Inc filed Critical Lexmark International Inc
Publication of CN1377519A publication Critical patent/CN1377519A/zh
Application granted granted Critical
Publication of CN100409564C publication Critical patent/CN100409564C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B15/00—Suppression or limitation of noise or interference
    • H04B15/02—Reducing interference from electric apparatus by means located at or near the interfering apparatus
    • H04B15/04—Reducing interference from electric apparatus by means located at or near the interfering apparatus the interference being caused by substantially sinusoidal oscillations, e.g. in a receiver or in a tape-recorder
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H03L7/0895—Details of the current generators
    • H03L7/0898—Details of the current generators the source or sink current values being variable
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B2215/00—Reducing interference at the transmission system level
    • H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B2215/00—Reducing interference at the transmission system level
    • H04B2215/064—Reduction of clock or synthesizer reference frequency harmonics
    • H04B2215/067—Reduction of clock or synthesizer reference frequency harmonics by modulation dispersion

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

提供一个改进的扩频时钟发生器电路，自动补偿锁相环(PLL)电路(100)中无源部件参数值、系统增益以及充电泵源电流的变化。在特定的间隔处，监测相位频率探测器(PFD)(122)之上升(124)与下降(126)输出的脉冲宽度，以确定这些上升和下降信号(124，126)与典型或名义脉冲宽度持续时间之间的偏差。脉冲宽度持续时间实际值的误差确定之后，根据误差信号的幅值和方向，调整PLL系统(100)。PLL增益参数的变化，尤其是VCO(134)增益和充电泵源电流的变化，对PDF(122)的输出有重要的影响，因此上升和下降信号(124，126)的宽度会随着频率沿扩频时序图的变化而改变。

Description

自动补偿扩频时钟发生器的方法与装置
技术领域
一般说来，本发明涉及图像生成设备，确切地说，针对减少电磁干扰辐射的一类扩频时钟发生器。本发明专门公开了一种自动补偿的扩频时钟发生器，它测量锁相环上升与下降信号的脉冲宽度，将实际脉冲宽度持续时间与典型值进行对比，并改变一个系统参数，以校正任何偏差。
背景技术
高速数字时钟发生器通常会产生很强的电磁干扰(EMI)辐射噪音，除非在设计含有此类时钟的设备时，采取特别的措施。一种可靠和低成本的减少EMI辐射的方法，是采用一种扩频时钟，正如5,488,627和5,631,920号美国专利中所公开的。在这些专利公开的电路中，利用可编程计数器及存储在一个存储器电路中的数据，改变扩频的频率。5,488,627和5,631,920号美国专利经过共同转让，其全部内容在此作为引用而加入。
在美国专利申请序列号09/169,110(1998年10月8日递交)中，公开了一种数字扩频时钟电路，利用随机存取存储器和一个多路转接器，在时钟电路开始正常运转之前，接收初始化数据，使其中时钟可变。该申请的名称为“可变扩频时钟”，已经共同转让给了LexmarkInternational，Inc.，其全部内容在此作为引用而加入。
过去的扩频时钟发生器(SSCG)设计中，关于电压控制振荡器增益、充电泵源电流与无源部件的参数值，有一种设计中的敏感性。通过修改SSCG电路，自动地或在计算机程序的控制下，校正这些敏感参数，将是一种改进。
发明内容
所以，本发明的主要优点是，提供一种扩频时钟发生器，对于无源部件的参数、电压控制振荡器的增益与充电泵源的电流，它自动补偿其变化，以提供一种更精确和EMI辐射更低的时钟电路。本发明的另一个优点是，提供一种扩频时钟发生器，采用一种基于微处理器的控制系统，或者采用一种纯硬件逻辑控制系统，对于电压控制振荡器的增益、充电泵源的电流与无源部件的参数，自动补偿其变化。本发明的再一个优点是，提供一种扩频时钟发生器，通过采用一种精确的外部时钟，标定一个测量锁相环电路的“峰值”(或最大)上升和下降信号的误差检测电路，对于电压控制振荡器的增益、充电泵源的电流与无源部件的参数，自动补偿其变化。
至于本发明其它的优点和其它的新颖特点，一部分将在以下的介绍中阐明，一部分对于内行来说，参看以下的介绍之后是显而易见的，或者可以在本发明的实践中学会。
为了实现上述的和其它的优点，根据本发明的一个方面，特此提供了一个改进的扩频时钟发生器电路，它不仅能自动补偿无源部件参数值的变化，还能自动补偿锁相环回路内部电路中电压控制振荡器的增益与充电泵源的电流之变化。在特定的时间，监测相位频率探测器(PFD)的上升和下降输出，以确定这些上升和下降信号的“峰值”(或最大)脉冲宽度。将这些上升和下降信号的脉冲宽度持续时间与名义(或典型)值进行对比，确定出误差(如果有的话)之后，根据误差信号的幅值和方向，调整锁相环路(PLL)系统。
锁相环增益参数的变化，尤其是电压控制振荡器的增益与充电泵源的电流之变化，对PFD的输出具有显著的影响，使得频率沿着扩频时序图改变时，上升和下降信号的脉冲宽度会发生变化。在频谱的某一部分，这些上升和下降信号的“峰值”(即最大)脉冲宽度，与调制特性和PLL参数有关。通过测量上升和下降信号的峰值脉冲宽度，并与理论脉冲宽度进行对比，可以确定一个补偿因子，校正这种误差。通过调整电路中的某些操作参数——包括电压控制振荡器的增益、充电泵源的电流、环路滤波器的参数值、地址表和基址——中的任何一种或者其组合，可以实施自动补偿的方案。
锁相环(PLL)电路是本发明的基础，其中电压控制振荡器(VCO)的输出送入一个N分频电路(往往也称为N分频计数器)，N分频电路的输出作为反馈信号，又送回相位频率探测器(PFD)。一个参考信号，优选情况下是一个频率已知的、非常精确的时钟信号，是提供给PFD电路的另一个输入。这个参考信号本身也可能是一个分频信号，为系统时钟输出频率分频而成。
如本领域技术人员所知，PFD电路的输出为上升和下降误差信号，在扩频时钟发生器中频繁地输出此类脉冲，因为N分频电路会有意在PFD的反馈输入中，周期性地引入一个误差。正是对上升和下降信号脉冲宽度的精确测量，使得本发明切实可行，因为理论脉冲宽度得以与实际脉冲宽度进行对比，并在这种精确测量的基础上补偿任何误差。
优选的扩频时序图具有相当明显的峰和谷，将会产生相应的也有些“多峰的”误差时序图(即绘制出上升和下降“误差”信号脉冲宽度的曲线)。通过在N分频计数器中引入不同的N值，促使PFD电路向充电泵源输出或者上升或者下降的脉冲，进而促使VCO发出新的频率，可以产生和控制这些时序图。在该优选的时序图中，有128个不同的时间间隔，逐次产生一个新的频率，由VCO发出，优选情况下该时序图连续重复这128个间隔。采用该优选的或“目标”时序图产生的频率时序图，会受到适当的上升和下降信号的影响，这些信号也有它们自己的误差时序图，也有重复模式的128个间隔。
在查看优选的误差时，误差时序图上的峰(不论是正的“峰”，还是负的“峰”——往往也被称为“谷”)皆非常明显。另外，如果电路参数的变化影响PLL电路，使得目标时序图并非精确复制，那么在正峰和负峰处，上升和下降信号的脉冲宽度会产生一个相当大的误差。如果要求取这些上升和下降信号脉冲宽度中这个误差的幅度，这是一个合理的位置。
除了在时序图中显示出峰和谷的位置对最大脉冲宽度进行采样以外，刚好在最大峰值和最小峰值(或“谷”)之前，实际误差时序图与目标时序图之间，可能也会显示出类似的大偏离。虽然在时序图中准确确定这些实质的偏离发生之处，比在同一信号的最大峰值处对其进行监测更加困难，但是在误差时序图中采用这些个位置，具有一定的优点，如下所述。
有两个不同的实施例在实现本发明中极为有用。在第一个例子中，采用一种微处理器类型的电路和计算机程序，对锁相环中载入N分频计数器的N值进行控制。另一个优选的实施例采用硬件逻辑部件，而不采用微处理器或其它序列可编程设备，也能够依照顺序将正确的N值放入N分频计数器中。在这两个例子中，最好都采用大量的逻辑门和其它类型的数字电路，优选情况下是在单一的集成电路中，比如一个ASIC(专用集成电路)。要提供大量的逻辑门，ASIC是一种非常经济的方式，甚至可以包括带有随机存取存储器的微处理器。
在采用处理电路(比如ASIC内置的微处理器)的实施例中，处理电路的序列逻辑用于数据表的索引。这些数据或者存放在随机存取存储器(RAM)中，或者存放在只读存储器(ROM)中，表的内容将会依次送入一个加法器电路(以提供“基址”偏移)中，后者的内容将载入N分频计数器中。在这种方式下，处理电路完全实时地控制了N值，而N值又完全控制了送入PFD输入的反馈信号。该信号又控制了上升和下降信号，这两种信号送入充电泵源，从而控制了进入VCO的输出电流强度。
在采用处理电路的实施例中，优选情况下是将一个非常稳定的时钟信号送入多路转接器的输入。另外，上升和下降信号也分别送入同一个多路转接器的两个输入端。这些时钟、上升和下降信号从这个多路转接器有选择地输出到由串联延迟单元组成的一个延迟链中，这个延迟链或者用于对时钟信号或上升和下降信号之一的脉冲宽度进行瞬时采样，或者用于在若干时序图周期中，测量上升和下降信号的“峰值”或最大脉冲宽度。在处理电路的控制之下，对延迟链的输出进行分析，并与上升和下降信号的误差时序图上，该处的理论瞬时脉冲宽度或者累加峰值脉冲宽度其中之一进行对比。
实际测量出的上升和下降信号的脉冲宽度，如果偏离了时序图上同一间隔的名义或目标脉冲宽度，那么处理电路将会得知校正这种偏离所需的补偿量，也会得知进行这种补偿的校正方向。然后可以据此修改充电泵源的电流，或者，也可以修改VCO的增益。处理电路能够直接修改和控制这二者之中的每一个，尽管优选情况下还是控制锁相环充电泵源的电流。作为更进一步的变化，处理电路还可以修改环路滤波器的参数，或者直接修改RAM中的表值，或者选用ROM中不同的表值，或者(最后)可以选择性地修改基址值(如果在RAM中)。
采用串联的延迟链是本发明的一个重要特征。采用这种延迟链，可以廉价实现一种非常精确的测量功能，以确定上升和下降信号的实际脉冲宽度。由于本发明中所有的逻辑电路(或者至少是绝大部分逻辑电路)优选情况下是包含在一个ASIC中，所以屡见不鲜的是，实际延迟单元的实际传播延迟时间并非十分精确，但是在同一个ASIC中对延迟单元进行相互比较时，这些延迟单元往往是非常一致的。
延迟单元当然最好是十分精确，不过本发明认识到，采用ASIC时这一点往往不会实现。然而，宁可采用一种相对廉价的ASIC或其它类似电路，也要避免采用更精确的延迟线电路导致的额外成本。因此，本发明对在十分精确的石英时钟的一个周期中改变状态的延迟线单元数目进行测量，以周期性地标定延迟线单元。利用多路转接器，时钟信号将被送入与上升和下降信号同样的延迟线单元，这就从根本上提供了一个测量上升和下降信号脉冲宽度的十分精确的方法。
多路转接器优先输出至少一个时钟周期的时钟信号，这个输出信号将送入串联延迟线单元中。一旦得知对于单一时钟周期产生逻辑变换的延迟单元的实际数目，那么这种信息将用于确定这个延迟线电路(也称为“延迟链”)上，单一延迟单元一次传播延迟所需的实际时间。一旦这种传播延迟时间确定之后，多路转接器将开始在几个时序图期间输出上升信号，以延迟单元的数目为单位测量该上升信号的脉冲宽度。由于每个延迟单元的实际传播时间延迟已知，以纳秒计量的实际脉冲宽度随即可知。这一点确定之后，多路转接器将在几个时序图期间输出下降信号到延迟链。然后就能确定在一个下降脉冲宽度期间，产生逻辑变换的延迟线单元数目，并立即转换为时间单位，从而提供以纳秒计量的下降信号实际脉冲宽度。
如上所述，一旦得到了上升和下降信号实际脉冲宽度，就可将这些物理量与名义(或目标)时序图的理论脉冲宽度进行对比。然后处理电路采用实际上升和下降脉冲宽度与名义的或典型的类似脉冲宽度的偏差作为误差信息，为充电泵源的电流提供正确的补偿。按照本发明之特定实施例中采用的设计方式，串联延迟单元或者可用于探测上升和下降脉冲的瞬时宽度，或者用于探测一个特定时序图上上升和下降脉冲的“峰值”宽度。此外，如果速度是至关重要的因素，也可以采用多个延迟链，此时每个信号(即时钟、上升和下降)可分别送入一个延迟链，不必再使用多路转接器。这样往往会牺牲一些精度，因为上升和下降延迟链就不能由时钟信号直接标定了。
利用非处理电路解决方案实施本发明时，采用一种逻辑状态机控制N分频计数器的值，同时也接受来自延迟链的数据，它用于确定对于PLL增益控制的适当补偿，例如，通过控制充电泵源的电流或者VCO的增益。在这种所谓的“全电子解决方案”中，延迟链数据优选情况下分别存放在三个寄存器中，这些寄存器可以保存连续的二进制数。第一个寄存器保存上升信号数据，第二个寄存器保存下降信号数据，第三个寄存器保存外部时钟数据。根据逻辑状态机当前执行的步骤，优选情况下第四个寄存器用于为上升或下降脉冲其中之一保存“目标”或“典型”峰值时间。逻辑状态机方法的细节，将在以下的具体实施方式中讨论。
采用处理电路(比如微处理器)实施本发明时，优选情况下使用一个计算机程序来分析时钟数据、上升脉冲宽度数据和下降脉冲宽度数据。在常规微处理器随处可见的今天，这就需要一种串行计算机程序，因为典型的微处理器以串行方式运作，尽管需要时也可以采用并行处理电路。在以下的具体实施方式中，非常详细地展示了一个示范性的计算机程序。
对于本领域的技术人员，参看以下的介绍和附图之后，本发明更多的优点将显而易见。在这些材料中，介绍和展示了本发明的一个优选实施例，它是为实现本发明而构思的最佳模式之一。应当理解，本发明能够有其它不同的实施例，其若干细节可以实现多方面的、明显的改变，而不脱离本发明。因此，附图与介绍将视为对本质内容的展示，而不是限制。
附图简要说明
附图是说明书的一部分，展示本发明的若干方面，与附图说明及权利要求书一起，解释本发明的原理。在附图中：
图1是现有技术锁相环电路的框图，含有一个N分频计数器，它的N值随时间改变。
图2是一个时序示意图，显示图1所示电路中某些信号间的关系。
图3是一个框图，显示出根据本发明的原理构造的扩频时钟发生器电路。
图4是一个框图，显示根据本发明的原理构造的图1中扩频时钟发生器电路，外加一个多路转接器和延迟链电路，以及一个处理电路。
图5是图4中电路使用的串联延迟链的第一个实施例的示意图。
图6是图4中电路使用的串联延迟链的第二个实施例的示意图。
图7是图4中电路使用的串联延迟链的第三个实施例的示意图。
图8是某个扩频时钟发生器的优选模拟时序图。
图9是根据图8中的优选时序图，在本发明的扩频时钟发生器电路使用的上升和下降信号的误差时序图。
图10是一个框图，显示根据本发明的原理构造的某个采用逻辑状态机而非微处理器的全电子解决方案。
图11-14是图10中逻辑状态机执行的功能步骤流程图。
图15是采用正弦曲线调制的扩频时钟发生器的上升和下降信号的误差时序图。
图16是图15的局部放大图，使显示更清晰。
具体实施方式
现在详细参看本发明的优选实施例——附图中所展示的一个实例，在所有这些附图中相同的数字表示同样的单元。
现在参看这些附图，图1展示了一个现有技术中已知的常规锁相环(PLL)，通常由附图标记10表示。参考信号20被送入相位频率探测器(PFD)22的一个输入，它还有第二个“反馈”输入40。PFD22输出两个信号，分别称为上升和下降，以附图标记24和26表示，它们连接到充电泵源28的输入。
充电泵源的电流是输出30，经过环路滤波器32调节后，信号30送入一个电压控制振荡器(VCO)34。VCO的输出是一个频率，与输入信号30的电压成正比。VCO 34的输出36送入一个N分频电路38，它也被称为“N计数器”，接收到的输入脉冲累计达到N个时，它就输出一个脉冲。N计数器38的输出，作为反馈信号40被送入PFD 22的输入。
如果N计数器38的N值保持不变，那么PLL电路10将表现为一个标准的锁相环。然而，在本发明的使用中，N计数器38的N值是随时间而改变的，因此图1中在38处的方框中标明N(t)，强调N值随时间变化。如现有技术中所知，N的这种变化可以受控于某种类型的处理电路(比如受控于一个微处理器)，也可以受控于不含有中央处理器的硬件逻辑电路。
图2显示了图1所示锁相环中使用的某些信号的波形。在图2中，参考信号(REF)20、反馈信号(FB)40、上升信号24和下降信号26都显示为垂直或Y轴方向的电压信号，随(水平或X轴方向的)时间而变化。图2中的图形，主要是为了说明在现有技术的PLL电路10中，上升和下降信号——分别为24和26——的产生过程。
沿着X轴方向，在时间标记50开始，参考信号20发生了一个正向变化60，反馈信号40也发生了一个类似的正向变化70。由于这两个变化60和70几乎同时(也就是在时间标记50处)发生，所以不论是上升信号24，还是下降信号26，都没有逻辑变化。沿着X轴方向，在时间标记51处，参考信号20和反馈信号40都发生负向逻辑变化，返回逻辑0。
在下一个时间标记52处，反馈信号40发生一个正向变化72，从逻辑0到逻辑1，出现的时间早于参考信号20发生下一次逻辑1变化63的时间(也就是时间标记53)。以锁相环自身的特点，现在相位频率探测器必然得出结论：VCO运行得太快了，因为其有效输出脉冲——变成了反馈信号40——到达的时间太早了，它先于参考信号的正向变化63。因此，PFD 22将会产生一个下降脉冲(也就是使VCO“速度下降”)，见图2的下降信号图形中的逻辑变化92和93。
在时间标记54处，参考信号和反馈信号几乎同时发生负向变化，在图2的实例中，在时间标记55处，这两个信号又几乎同时发生正向变化。结果，在时间标记55处，上升和下降信号都没有变化。在时间标记56处也是如此，当时参考信号和反馈信号几乎同时发生负向逻辑变化。
在图2的实例中，参考信号20发生了正向逻辑变化67，可是反馈信号40后来才出现其下一次正向逻辑变化78。由于参考信号的逻辑变化67发生在时间标记57处，时间上早于下一个时间标记58(反馈信号发生其逻辑变化78之时)，所以在时间标记57处，PFD 22将会产生一个上升脉冲。如图2所示，上升信号24发生了变化87，到达逻辑1，并保持高逻辑电平，直到它发生负向变化88，回到逻辑0。在时间标记59处，参考信号和反馈信号几乎同时发生负向逻辑变化。
现在参看图3，类似于图1所示的一个锁相环电路100，包括PFD122、充电泵源128、环路滤波器132、VCO 134和N计数器138。PDF有上升输出124和下降输出126。充电泵源的输出为130，VCO的输出(也是电路的频率主输出)记为136。N计数器138的输出记为140，它也是PFD 122的反馈输入信号。PFD 122的参考输入记为120。
110为一个非常精确的外部石英或振荡器电路，其输出为112，驱动M计数器114。M计数器114的输出提供了PFD 122的参考信号120。在一个示范性电路中，外部石英/振荡器110输出48MHz的频率。如上所述，不论从可重复性，还是实际的时间周期而言，这都是一个非常精确的频率源。例如，假若M的值为十(10)，那么M计数器114的输出频率120就是4.8MHz。
在运行时，随着N计数器138的N值发生实时变化，PLL将会改变其输出频率136。这种电路操作的详细介绍，参见5,488,627和5,631,920号美国专利。如上所述，它们经过共同转让，并在此作为引用而加入。
在本发明中，时钟信号112、上升信号124和下降信号126均为一个多路转接器的输入，更详细的介绍参见图4。此外，一个控制电路(下面有更详细的介绍)提供输出信号192，能够控制充电泵源的电流。应当理解，该控制器也可以轻易控制VCO的增益，而不是控制充电泵源的电流，然而在本发明中，优选情况下还是采用充电泵源的电流作为受控过程的变量，因为充电泵源的电流可以更快地改变，而不引起PLL电路中VCO部分的平稳运作产生不稳定性。虽然可以控制VCO的增益，但是可以理解，控制充电泵源的电流，在本质上对输出频率136具有同样的整体效果。
N计数器138的输出140也送入一个地址计数器150。地址计数器150包含指针类型的信息，该信息被载入地址总线152，表示扩频时钟发生器所需的时序图中某个特定部位或位置。在本发明的这个优选实施例中，扩频时钟发生器的时序图将具有图8所示的形态，它展示了一个50MHz，+0/-1.75MHz的模拟时序图。在图8中，目标时序图记为402，具有406表示的周期，一个循环的持续时间大约为32微秒。周期406包含128个不同的时间间隔，对于输出信号136，每个间隔都有特定的目标频率。在某个特定时间间隔的延续期间，目标频率保持不变。不过，当前进到时序图中下一个时间间隔时，在PLL电路的控制下，将N计数器138中载入一个新的N值，使频率升高或降低。一旦整个时序图完成之后，就重复这个模式，如图8中408表示的第二个周期上同样的时序图。
在图3中，表154展示为一个硬件块，然而，这个表代表存储器位置，不论是在RAM(随机存取存储器)中，还是在ROM(只读存储器)中。在本优选实施例中，表154包含充足的存储器位置，以存放4位的数值，例如从0到5的值，这些值表示将载入N计数器138之N值的变化量。从表154输出的数据，沿着一条数据总线156，被送入一个加法器电路158。加法器158另外的数据输入是另一条数据总线162，来自一个“基数”160，它是存储在RAM或ROM中的数值，其存放位置取决于系统设计者的偏爱。
例如，基数的数值可能等于24，而表154内数值的范围可能是0-5。加法器158将二者加在一起，输出数值的范围将是24-29，通过数据总线164，把它传给N计数器138。在这个实例中，N的有效值范围将是24-29，包括端点，它将提供时序图所需的变化，如图8所示。务必记住，N值的变化，会影响N计数器138的输出，进一步导致充电泵源128接收到上升信号124或下降信号126，从而改变VCO 134的频率输出。
如果基数160和表154的值都存放在RAM中，那么根据需要，系统控制器可以对表154和基数的存储器位置加载新的值。不过，一旦系统安装完毕，往往不需要加载新值，除非某些部件退化或者某种环境条件改变造成部件的参数大大偏离正常范围。如果确实发生了这种情况，控制器可以通过信号线194加载新的基数160，这样做会改变N的基数值，它将(由加法器158)加到沿着数据总线156输出的表值上。此外，由于表值本身也可以改变(假设表154驻留在RAM中)，那么在图4中控制器190的控制下，通过信号线194对表154加载新的值以后，更大的数值变化也易如反掌。
如果表154存放在ROM中，如同本发明的这个实施例，那么它的值会依次加载到加法器158，一旦加上基数160之后，最终成为N值。在这种情况下，基数160也可以存放在ROM中，不过存放在RAM中也不难，这使得基数可以改变，以满足不同范围N值的需要(由于环境条件、退化的部件值等等原因)。在这个优选实施例中，表154驻留在ROM中，最好是由控制器190通过信号线192控制充电泵源的电流。
地址计数器150还有一个输出170，在地址计数器150存储的所有地址中，如果译码结果是某个特殊的预定地址，就激活这个输出。信号170也送入控制器190，表明一个特定的时序图位置已经沿着地址总线152输出，其作用如同特定的单一地址的译码器。优选情况下信号170用于通知控制器190某个特定的事件，比如到达了时序图上某个特定的间隔，以测量上升或下降信号脉冲宽度的时间，或者标定计时测量电路，下面将进行更详细的讨论。
现在参看图4，图3中的锁相环电路100在图4中记为“PLL块”100。在图4中，石英/振荡器110输出其时钟信号112到PLL块100。多路转接器180接收PLL块100的输出信号，包括时钟信号112、上升信号124和下降信号126。多路转接器180也接收一个来自控制器190的“选择”信号530。PLL块100还有一个输出信号136，它是可变频率的主输出信号，成为扩频时钟信号。
如图4所示，多路转接器180输出一个信号182，与输入端I1、I2或I3之一的输入信号相同。对图5-7中电路的介绍，将更加详细地讨论如何确定哪个输入信号将连接到多路转接器的输出。如图4所示，多路转接器180的输出信号182被送入一个“链输入”，它是延迟链200的一部分，更完整的介绍请参见下面的图5-7。
优选情况下控制器190包括一个微处理器或其它类型的含有中央处理器的集成电路，比如微控制器或一个含有微处理器单元的ASIC(专用集成电路)。然而，控制器190也可以由固定硬件逻辑电路组成，其中包含足够的逻辑门，因此从本质上作为一个序列状态机，具有足够的智能，当扩频时钟发生器在时序图中不同的间隔上移动时，可以从表中选择数值，还可以进一步将一个基数加到表产生的数上，使结果发送到一个计数器，比如N计数器138。这种非处理器的控制逻辑在此也被称为“全电子解决方案”，尽管微处理器电路必定也包含电子电路。参见图4，控制器190接收一定的输入信号，根据对这些输入信号的分析结果，执行一定的功能，不论其内部电路是基于微处理器的还是一个“全电子解决方案”。
延迟链200输出一个或多个“延迟链输出”信号184，它们是控制器190的输入。延迟链输出184通常包括多个并行的信号，产生于大量的触发器输出。对于延迟链200的每个延迟单元，都有一个单一的触发器。更详细的介绍参见图5。控制器190利用输出信号530，确定哪个信号是多路转接器180的输出；利用“复位”输出信号186与“模式”信号188，控制延迟链200；并且控制PLL块100中的某些参数。
在全电子解决方案电路中，传到多路转接器180的选择信号530，包括来自控制器190的一个硬件输出，其中状态机确定这个信号的值。当然，它的值将决定三个输入中的哪一个，I1、I2还是I3，将成为多路转接器180的输出。在控制器190包括一个中央处理器(比如一个微处理器)的情况下，选择信号530最好不是微处理器与多路转接器180的选择输入之间的一条真正的硬件输入线，而最好是多路转接器180包含一个可寻址的寄存器，其内容可由处理电路(也就是控制器190)通过某种类型的数据线或数据总线加载。
信号192和194是控制器190的输出，如上所述，信号192能够直接改变充电泵源128的电流，当然假设充电泵源128的充电电流可以根据一个输入信号进行调整。另外一个方法是采用信号194，控制器190可以用它加载不同的值到表154和基数160。当然，这种方案假设表154和基数160由可修改的存储器单元——比如RAM或寄存器——组成。在本发明的这个优选实施例中，表154由ROM组成。如果需要，控制器190就通过信号192，直接改变充电泵源128的电流。
现在参看图5，一个“简单的”延迟链200，包括多个串联的延迟单元211-216，每个都有一个D触发器221-226。每个触发器都有一个输出信号，也就是信号231-236。延迟单元、触发器和触发器输出信号的结合，组成一个延迟级，记为附图标记201-206。如图5所示，延迟链200的输入是多路转接器180的输出182，不过，在图5中以上升信号来表示。事实上，只有当多路转接器180将其I2输入接到输出时，这个上升信号才会出现在输出182处。
如图5所示，在图中展示了六个使用本发明的延迟级201-206，除了这些之外，还有更多的延迟级。图9展示了一个典型的“误差时序图”，分别为上升信号124和下降信号126的脉冲宽度计时。可以看出，对于这些信号，最大脉冲宽度稍大于40纳秒。图9展示的情况也包括由于部件参数的改变，典型脉冲宽度发生了变化。所以，与“典型”(或名义)脉冲宽度值所需要的数目相比，要有多得多的延迟单元，这一点很重要。在本发明的这个优选实施例中，延迟单元211-216的传播延迟选定为每个延迟单元大约1纳秒。因此，对于一个“典型的”最大脉冲宽度，设计者只需要大约43或44个这样的延迟级。不过在现实中，应当包括至少3倍的误差系数，这就需要超过130个延迟级。保守的设计中可以加上一个小的误差系数，从而延迟级的总数大约为150。对于“典型”脉冲宽度仅有大约40纳秒的情况，这还是一个保守的设计！
所以不难看出，延迟链200的实现需要为数众多的逻辑门，而增加了一定的复杂性之后，每一级的逻辑门数还会进一步增多，参见下面的图6和图7。
返回图5，随着上升信号经过延迟单元211-216中的每一个，按照顺序相应的触发器221-226将其Q输出设置为逻辑1，从输出231开始，直到输出236及以后。上升信号182的脉冲宽度越大，触发器Q输出设置为逻辑1的延迟级201-206(等)就越多。触发器221-226(等)中的每一个都包括一个“清零”输入，连接到控制器190的“复位”输出信号186，另外有一个时钟输入连接到系统的反向时钟信号上。
延迟链200给出了一个相当简单的探测电路，探测上升或下降信号的脉冲宽度，而且只保存延迟链电路200最后收到的此类上升或下降信号的结果。有时可能需要在时序图中若干连续的间隔上探测上升信号的脉冲宽度，以确定这些脉冲宽度的最大或“峰”值。图6所示的电路能够提供这种功能，增加了一个或门271，一旦触发器281的Q输出291变成逻辑1，这个或门会使“D”输入保持在逻辑1。由于每个延迟级251、252等，既包含一个延迟单元，比如261，又包含相关联的触发器281及或门271，因此这些延迟级中的每一个，当触发器的Q输出变为一个逻辑1后，都能“记忆”这种变化，图6中的整个延迟链250都是如此。如果上升信号182的脉冲宽度为(比如说)40持续时间纳秒，那么大约有40个延迟级将变成逻辑1。如果下一个上升信号的脉冲宽度为(比如说)持续时间41纳秒，那么大约有41个延迟级将置为逻辑1，这表示与先前的情况相比，现在又多了一个延迟级变成逻辑1。如果下一个上升信号的脉冲宽度只有(比如说)35持续时间纳秒，那么，如果没有“峰值”记忆电路，就只有35个延迟级将置为逻辑1；然而，由于图6中包含了或门，这35个延迟单元已经被置为逻辑1，而且早先脉冲宽度的更长持续时间使41个延迟单元被置为逻辑1的状态，将会维持。其后果是，这个延迟链电路250将会记忆上升信号脉冲宽度的最长持续时间。
由于本优选实施例采用ASIC形成所有延迟级的延迟单元，每个延迟单元的真正传播延迟不会是严格的1纳秒，而往往是某个另外的持续时间，与1纳秒的目标偏离一定的百分比。采用ASIC逻辑单元时，考虑到这种小缺点，最好要标定延迟链，可由图7中的电路完成。
在图7中，多路转接器180的输出182被送入一个延迟单元360，它提供若干纳秒的延迟，该延迟虽然不需要十分精确，至少重复性要相当好。如果发现在电路300中不需要包括延迟级360，也可以略去。不过，如果要测量上升和下降信号的最大或“峰值”脉冲宽度，那么包括延迟单元360可能是非常有益的，它的延迟时间为10到20纳秒，从而节省了同样数目的延迟级(例如图7中的延迟单元301和302)。应当注意，延迟单元360的传播时间绝不能超过要测量的最短脉冲。
一旦时钟信号送入延迟级360，经过它的传播延迟时间之后，时钟信号将送入延迟链300，从它的第一个延迟单元311开始，接着是下一个延迟单元312，依此类推。利用或门321，相关联的D触发器331的Q输出351将锁存为逻辑1，直到从控制器190传来“清零”或“复位”信号186。另外，也可以发送一个“标定”信号，它也会使延迟链300中所有的触发器复位或清零。这个标定信号532以反向形式送入与门341，这个与门串联在包括或门321的锁存电路中。此外，还有一个异或门364也接收反向标定信号(也称为非标定信号)532。
当延迟链300试图发现上升或下降信号的最大或峰值脉冲宽度时，换句话说，当它正在“累加”这个数据时，非标定信号532被置为逻辑1。在真正的标定操作期间，非标定信号532被置为逻辑0，这表明延迟链300此时不累加任何数据，时钟信号将送入延迟级360。非标定信号532是“模式”信号188的一个逻辑反向信号，信号188为图4中控制器190的一个输出。
异或门364转换时钟(或其它脉冲信号)的边沿，触发延迟链300中D触发器的操作，比如触发器331。正如在前述的延迟链电路200和250中，每个D触发器都有一个清零输入，连接到复位信号186，还有一个反向时钟输入。可以看出，利用所有的逻辑门和延迟级301，延迟链300不仅能够作为峰值探测电路，也可以作为“简单”探测电路(这时，从一个循环到下一个循环，它不累加脉冲宽度数据)。此外，现在可以看出，每个延迟级都需要数个逻辑门，要提供一个至少150级的延迟链，需要远超过1000个逻辑门。考虑到这一事实，可能需要在时序图上采用一个不同间隔，确定上升或下降脉冲宽度中的误差，如下所述。
现在参看图8，一个模拟的目标时序图与一个实际时序图的显示图形400。模拟(或预定)的目标时序图由曲线402表示，而实际的扩频时序图由相当粗糙的曲线404表示。如上所述，图中的时序图是一个优选实施例，其扩频时钟发生器运行在48.25MHz与50MHz之间，在电磁干扰辐射方面表现了非常低噪音的特征。
图8中展示的第一个周期以附图标记406表示。它开始于最低频率(也就是48.25MHz附近)，然后向上移动到达峰顶，大约50.00MHz，再快速下降，在周期406的终点回到谷底，大约48.25MHz。在下一个周期中重复同样的模式，以附图标记408表示；如果需要，这种模式将继续下去，使时钟运行在这个频率范围内。每个时序图周期(例如周期406)需要大约32微秒。每个时序图周期使用128个不同的间隔，在每个间隔期间，N计数器138的N值保持不变。到达一个间隔的终点时，改变N值，另外也可由控制器190的信号192改变充电泵源的电流强度。不过，在本优选实施例中，地址计数器150在表154中查找不同的表值，然后为N计数器138提供一个新的N值。
考虑到有128个持续时间相同的间隔，每个间隔的持续时间大约为250纳秒。由于在50MHz时时钟周期大约为20纳秒，所以每个间隔延续大约12.5个时钟循环。因此可以看出，在一个间隔期间，可能产生12到13个上升或下降脉冲。上升或下降脉冲的最大脉冲宽度和最大数目将会发生在某个间隔的起点，其时锁相环电路正在试图改变其VCO 134的频率输出。
现在参看图9，图形410显示了PFD 122产生的上升或下降脉冲宽度的典型值和±30％容许值。如图9所示，对于上升或下降信号的脉冲宽度，“典型”曲线412展示了其最大或“峰”值非常接近于(即紧跟着)图8中模拟时序图目标曲线402的“峰值”最大或最小频率值。这表明，当频率正在上升而突然开始下降(也就是曲线402的斜率发生显著变化)时，上升和下降脉冲宽度会引人注目地改变。在图形410中，这发生在“误差时序图”间隔63或64附近。由于频率一直在上升，而根据目标时序图又突然需要开始下降(也就是因为实际扩频时序图曲线404试图模仿预定的目标时序图曲线402)，PFD电路122开始向充电泵源128输出下降脉冲126。这些下降脉冲的最大持续时间大约为42或43纳秒。这发生图8中模拟时序图曲线402的周期的半程附近。
在目标曲线402上，当最低的“谷”出现时，频率一直在下降而突然开始相当急剧地上升。这种情况发生时，PFD电路122开始向充电泵源128输出上升脉冲124。在图9中这大约出现在间隔127或128处，上升脉冲宽度大约是40纳秒(在图形410中表示为-40纳秒)。
在图形410中，曲线414表示当有效PLL参数增益比典型值大约低30％时，整个时序图的不同间隔处脉冲宽度的计时。曲线416为有效PLL参数增益增加到比典型值大约高30％时，上升和下降脉冲的宽度变化。在正的“峰值”处，即间隔63或64附近出现最大脉冲宽度之处，典型曲线412与±30％容许值曲线416和414之间，偏差的幅度相当大。在图形410中，典型曲线412与-30％曲线414之间的误差记为“E1”。典型曲线412与+30％曲线416之间的偏差记为“E2”。
采用图7所示的延迟链探测“峰值”脉冲宽度，相对比较简单，它不仅存储了上升或下降信号的最大脉冲宽度，也可由系统时钟进行标定。因此，对于这些脉冲宽度中的每一个，都可以(实时地)测量实际的持续时间。所以，下降信号的实测(实际)最大脉冲宽度，可以与需要的典型值(大约42或43纳秒)进行比较。
不论是E1还是E2，偏差的幅度越大，需要对充电泵源电流或N计数器138的N值进行的校正就越大。如上所述，优选情况下是通过系统控制器190提供的信号192控制充电泵源的电流强度。不论是处理电路，还是提供状态机的“全电子解决方案”电路(见图10)，都能够自动改变充电泵源的电流，以便从适当的方向和按照适当的幅度减小误差，从而对PLL电路中电子器件的任何偏离进行补偿。
在时序图的范围内选择一个间隔，使得典型误差时序图曲线与容许曲线之间的偏差相对比较大，这一点很重要。这样便于测量和补偿偏离典型值的运行误差。虽然(128个间隔中)间隔63或64附近的“峰”值可以使用，而且探测相对比较简单，但是对于上升和下降信号，测量这个“峰值”脉冲宽度需要极长的延迟链，其延迟级要有许多逻辑门，如上所述。
考虑到测量上升和下降信号的最大(累加)脉冲宽度需要长延迟链，如果可能的话，在图形410上选择误差曲线中上升和下降脉冲持续时间较短，而典型曲线与容许曲线之间仍然具有足够的偏差的一个部位，可能有所裨益。结果发现，典型曲线与容许曲线之间在(128个间隔中)间隔125处有显著的偏差，在图8中这些误差记为“E3”和“E4”，出现之处恰好早于32微秒时间标志附近，扩频时序图从降频变为升频(也就是目标时序图曲线的斜率发生显著变化)之时。虽然“峰值”(或最大)脉冲宽度或许不能作为寻找误差E3和E4的判别准则，可是能够采用短得多的延迟链，因为在时序图上这个间隔处，典型脉冲宽度小于10纳秒。如图形410所示，+30％曲线416显示的值大约为+10纳秒，而-30％曲线414显示的值大约为-18纳秒。(请记住，时间当然是一个绝对值，图中的这些正负值只是相对的记时值，下降是正的，上升是负的)。
如果采样电路仅用于瞬态模式，而且总是选用间隔125(在这个实例中是这样)来测量上升或下降信号的值，那么可以发现一个基本的误差信号，用于自动补偿PLL参数增益的变化。在这种情况下，可以采用图5中的延迟链200。另外，也可以采用图7中的延迟链300，尽管这时在D触发器331的输入端不需要包含或门321，从而使它对于脉冲宽度持续时间成为一个瞬态测量电路，而不是“峰值”测量电路。
现在参看图10，一个“全电子解决方案”的实施例，控制器以附图标记500表示。表明当前时序图位置(也就是图8的时序图中的间隔)的一个信号502，作为计数器启动电路504的输入。逻辑状态机520控制计数器启动电路504，最终指示该计数器何时开始，因为在系统试图控制PLL电路增益的同时，不需要需测量上升和下降信号的脉冲宽度。
计数器启动电路504的输出送入一个译码电路506，然后它的输出530送入多路转接器。信号530用于选择多路转接器的哪个输入连接到其输出。此外，译码器506分别输出三条启动线，以组508表示，启动“R1”寄存器511、“R2”寄存器512和“R3”寄存器513。
从译码器506还输出模式控制信号532，在图7中或者用于标定延迟链300，或者用于以累加模式测量上升信号或者下降信号的最大或“峰值”脉冲宽度。模式控制信号532类似于图4中的模式信号188。另外，时序图位置信号502也类似于图4中的时序图位置信号170。
来自延迟链300的数据，作为信号510送入寄存器R1、R2和R3。延迟链数据510的形式为相当长的数字(或二进制)信号，表示在上升脉冲、下降脉冲或者时钟周期期间，有多少个延迟单元301、302等等发生了逻辑变化。在适当的时间，延迟链数据送入R1寄存器511，这相当于图3中的上升信号124。当适于测量上升脉冲时，多路转接器180将会选择上升脉冲输入(图4中的I2)进行输出，该输出信号182将输入到延迟链300。延迟链的输出数据将送入寄存器511-513，不过同时译码器506将启动508中适当的线，只使寄存器R1接收该延迟链数据。另外两个寄存器R2和R3这时不会累加数据(因为它们没有启动)。
在适于测量下降脉冲时，图4中的多路转接器180将会选择I3输入，以接收下降信号126，并输出为信号182。它将(在延迟门360处)送入延迟链300，因此延迟链数据510将包含数字(或二进制)数据，表明在延迟链300中，在下降信号126的脉冲期间发生逻辑变化的延迟单元301、302等等的数目。同时译码电路506将通过启动线508，启动寄存器R2接收该数据。
在适于从延迟链接受时钟信息时，多路转接器180将其I1输入作为输出信号182，然后在图7中第一个延迟门360处送到延迟链300的输入。延迟链数据510再送入寄存器R3，同时译码电路506将通过启动线508，启动寄存器R3。
载入寄存器R1、R2和R3之数字或二进制数据的形式参见下面的表1：
表1
111111111111111111111111111100000000000000000000001111111＝UP＝R1
111111111111111111111111100000000000000000000000001111111＝DOWN＝R2
111110000011111000001111100000111110000011111000001111100+CLK＝R3
R4含有上升和/或下降信号的目标时间及容许量，以参考时钟周期计数。
注释：
R1中第一组连续的二进制1表示上升信号的“峰值”长度，以延迟级计数。
R2中第一组连续的二进制1表示下降信号的“峰值”长度，以延迟级计数。
在图10中，第四个寄存器“R4”记为514。这个寄存器含有上升和下降信号的“目标”(或典型)最大(或“峰值”)脉冲宽度时间，也包括期望的容许量。该信息可以是两种不同的方式：(1)一个中心目标时间及一个正负偏离或容许量，或者(2)容许上限与容许下限。在本优选实施例中，选用中心目标时间及一个正负偏离。
在适当的时刻(它将与图11-14中的流程图一起介绍)，寄存器511-514中包含的数据将几乎同时传送到逻辑状态机520。逻辑状态机520分析了这些数据之后，可能利用一个增益控制信号534——逻辑状态机520的输出——调整PLL的增益。这个增益控制信号可以用于或者调整充电泵源的电流，或者调整VCO的增益，但最好还是用于调整充电泵源的电流，那么这个信号就会类似于图3中控制器190的输出信号192。图10中的全电子解决方案电路500，在许多方面与图4中的控制器190非常类似。主要的区别在于，全电子解决方案不一定需要一个时序处理器，比如一个微处理器，而此处公开的控制器190通常期望包括一个微处理器类型的电路，以提供系统的主要智能。
为了说明本发明的包含中央处理器的实施例，下面提供一个示范性的类属计算机程序。这个计算机程序执行的步骤，非常近似于图11-14中流程图说明的步骤，尽管这套流程图更加专门针对采用逻辑状态机的全电子解决方案。这个类属计算机程序参见下方的表2：
表2
行    程序语句           注释区
1     CLK_COUNT＝0       已经通过了多少个时钟周期
2     CLK_PERIOD＝0      从上一个时钟上升边沿算起，有多少个延迟正在连续运行
3     UP_CLK＝0          在遇到上升信号延迟前，已经通过了多少个时钟上升边沿
4     UP_REMAINDER＝0    从上一个时钟上升边沿算起，上升信号有多少个延迟
5     UP_CLK_PERIOD      在上升发生的相邻时钟边沿之间有多少个延迟
6     DOWN_CLK＝0        在遇到下降信号延迟前，已经通过了多少个时钟上升边沿
7     DOWN_REMAINDER＝0  从上一个时钟上升边沿算起，下降信号有多少个延迟
8     DOWN_CLK_PERIOD＝0 在下降发生的相邻时钟边沿之间有多少个延迟
9     LAST_CLK＝1        过去时钟的状态
10    if(LAST_CLK＝0 and CLK＝1 and UP_CLK_PERIOD＜＞0and DOWN_CLK_PERIOD＜＞0)
      then STOP State machine and go to DO CALCULATIONS
11    if(UP＝0 and UP_CLK＝0 and UP_REMAINDER＝0)
      then UP_CLK＝CLK_COUNT and UP_REMAINDER＝CLK_PERIOD
12    if(DOWN＝0 and DOWN_CLK＝0 andDOWN_REMAINDER＝0)
      then DOWN_CLK＝CLK_COUNT andDOWN_REMAINDER＝CLK_PERIOD
13A   if((UP_CLK＜＞0 or UP_REMAINDER＜＞0)andLAST_CLK＝0 and CLK＝1)
      then UP_CLK_PERIOD＝CLK_PERIOD
13    if((DOWN_CLK＜＞0 or DOWN_REMAINDER＜＞0)andLAST_CLK＝0 and CLK＝1)
      then DOWN_CLK_PERIOD＝CLK_PERIOD
14    if(LAST_CLK＝0 and CLK＝1)THEN++CLK_COUNT andCLK_PERIOD＝0 else
      ++CLK_PERIOD
15    shift one to left
20    INITIALIZATION给定：UP_CLK，UP_REMAINDER，UP_CLK_PERIOD
21    给定：TARGET_CLK，TARGET_FRACTION
22    UP_CLK＝3实例值
23    UP_REMAINDER＝3实例值
24    UP_CLK_PERIOD＝20实例值
25    TARGET_CLK＝3实例值
26    TARGET_REMAINDER＝TARGET_FRACTION＊UP_CLK_PERIOD
27    round(TARGET_REMAINDER)＝15
30A   DO CALCULATIONS为得到目标
30首先检查TARGET_CLK和UP_CLK是否不同，如果是，则调整电流或时序图
31首先检查TARGET_CLK和DOWN_CLK是否不同，如果是，则调整电流或时序图
32如果相同，则检查是否有UP_REMAINDER＞TARGET_REMAINDER
33如果相同，则检查是否有DOWN_REMAINDER＞TARGET_REMAINDER
应当注意，在参考以上的计算机程序时，第3行中时钟上升边沿的数目，是以时钟周期计算的。第6行中“时钟上升边沿”的数目也不例外。还应当进一步注意，第2行中计算的“延迟”数目是指发生变化之延迟级的数目。第4、5、7和8行中的“延迟”数目也是如此。对于第9行，应当注意，“过去时钟”的状态是指最后一个门延迟间隔的状态。
对于图10所示的逻辑状态机实施例，图11展示了逻辑状态机520在初始步骤的逻辑流程。以初始化过程的步骤600为起点，加电状态602启动逻辑流程，然后在步骤604等待一小段时间，使锁相环锁定其初始频率。等待步骤604可以采取两种形式：(1)状态机可以等待一段相当长的时间，其后可保证PLL已经被锁定，或者(2)如果有一个硬件输出信号来自一个特定的PLL电路，该信号将表明何时产生了锁定状态。
在步骤606中，以适当的值初始化RAM中的某个区域。然后步骤608数出时序图转折点的特定序号，例如在图9中，大约发生在间隔64、128、192和256处。在步骤610中，对该计数结果进行译码(最终由译码电路506进行)。然后，步骤612依次指向寄存器R1、R2和R3(也就是寄存器511-513)，而且此时采用模式控制信号532设置模式。当然，这种模式允许在寄存器R1、R2和R3中累加数据。
在步骤614中，逻辑状态机等待一个预定数目的时序图出现，在此期间，在步骤616中对寄存器R1、R2和R3填入数据。然后，步骤618使逻辑流程转向图12中的字母“B”处。应当注意，在扩频时钟发生器中PLL的运行期间，这个过程一直在反复进行，从步骤608开始，这些“初始化”步骤中的一部分也会重复，正如自图14中的字母“D”处返回的引入逻辑流程所示。图11中这些步骤的功能在本质上对应于以上计算机程序的最初九个步骤。
参看图12，从字母“B”处开始，逻辑流程到达一个“循环”指示器620，然后它使逻辑流程到达判断步骤622，确定变量LAST_CLK是否等于0，而且变量CLK是否等于1，而且变量UP_CLK_PERIOD是否不等于0，以及变量DOWN_CLK_PERIOD是否不等于0。如果判断步骤622(对于以上所有这些条件)的答案为是，步骤624中止逻辑状态机，步骤626进行计算。在步骤626中，变量TARGET_FRACTION乘以变量UP_CLK_PERIOD，结果放入名为TARGET_REMAINDER的变量中。执行了步骤626中的计算之后，进行一连串的逻辑判断，以决定是减小还是增大充电泵源的电流。这些步骤将在下面更详细地讨论。
返回判断步骤622，如果结果为否，由判断步骤640确定变量UP是否等于0，而且变量UP_CLK是否等于0，以及变量UP_REMAINDER是否等于0。如果(对于以上所有这些条件)答案为是，那么步骤642将把变量CLK_COUNT的值载入变量UP_CLK，把变量CLK_PERIOD的值载入变量UP_REMAINDER。
现在，从步骤642和判断步骤640的否结果，逻辑流程都会到达判断步骤644。在判断步骤644中确定下降信号是否等于0，而且变量DOWN_CLK是否等于0，以及变量DOWN_REMAINDER是否也等于0。如果对于所有这些条件，答案均为是，那么步骤646把变量CLK_COUNT的内容载入变量DOWN_CLK，把变量CLK_PERIOD的值载入变量DOWN_REMAINDER。一旦完成，从步骤646和判断步骤644的否结果，逻辑流程都会到达字母“A”。
应当注意，判断步骤622在本质上与以上计算机程序中的第10行相同，判断步骤640在本质上与该计算机程序中的第11行相同，判断步骤644在本质上与该计算机程序中的第12行相同。
逻辑流程在图13中从字母“A”开始继续进行，到达判断步骤650，确定变量UP_CLK是否不等于0，或者变量UP_REMAINDER是否不等于0，而且该判断结果同变量LAST_CLK是否等于0以及CLK信号是否等于1的结果进行逻辑与。如果对于所有这些条件，答案均为是，那么步骤652将把变量CLK_PERIOD的值载入变量UP_CLK_PERIOD。现在，从步骤652和判断步骤650的否结果，逻辑流程都会到达判断步骤654。
判断步骤654确定变量DOWN_CLK是否不等于0或者变量DOWN_REMAINDER是否不等于0，而且该判断结果同变量LAST_CLK是否等于0以及CLK信号是否等于1的结果进行逻辑与。如果对于所有这些条件，答案均为是，那么步骤656将把变量CLK_PERIOD的当前值载入变量DOWN_CLK_PERIOD。现在，从步骤656和判断步骤654的否结果，逻辑流程都会到达判断步骤660。
判断步骤660确定变量LAST_CLK是否等于0以及CLK信号是否等于1。如果答案为是，步骤662将使变量CLK_COUNT增加，并且将变量CLK_PERIOD置为0。如果660的结果为否，步骤664将使CLK_PERIOD变量增加，但是不做其它事情。
现在，从步骤662和664，逻辑流程都会到达步骤666，左移所有三个寄存器R1、R2和R3。然后，步骤668回到“循环”步骤，它位于图13和图12的字母“B”处。
判断步骤650在本质上执行以上计算机程序中的第13A行的功能，而判断步骤654在本质上执行以上计算机程序中的第13行的功能。判断步骤660在本质上执行以上计算机程序中的第14行的功能。
现在回到图12，逻辑流程从步骤626到达判断步骤630，确定变量TARGET_CLK是否大于变量UP_CLK。它在本质上与以上计算机程序中的第30行相同。如果答案为是，步骤632把上升充电泵源的电流减小1。一旦发生这种情况，逻辑流程将转向字母“D”，它使逻辑流程回到图11中的步骤608。
如果判断步骤630的结果为否，那么判断步骤634确定变量TARGET_CLK是否小于变量UP_CLK。如果答案为是，那么步骤636把上升充电泵源的电流增大1，而且逻辑流程转向字母“D”。如果判断步骤634的结果为否，那么逻辑流程转向字母“C”，它使逻辑流程转到图14。在本质上，判断步骤634执行的功能与以上计算机程序中第31行相同。
从图14中的字母“C”开始，判断步骤670确定变量TARGET_REMAINDER是否大于变量UP_REMAINDER。如果答案为是，步骤672把上升充电泵源的电流减小1，然后逻辑流程转向字母“D”。如果判断步骤670的答案为否，那么判断步骤674确定TARGET_REMAINDER变量是否小于UP_REMAINDER变量。如果答案为是，步骤676把上升充电泵源的电流增大1。然后，逻辑流程转向“D”。应当注意，判断步骤670在本质上与以上计算机程序中第32行的功能相同，而且判断步骤674的功能在本质上与以上计算机程序中第33行相同。
如果判断步骤674的结果为否，判断步骤680确定变量TARGET_CLK是否大于变量DOWN_CLK。如果答案为是，步骤682把下降充电泵源的电流减小1。然后，逻辑流程转向字母“D”。如果答案为否，那么逻辑流程转向判断步骤684。
判断步骤684确定变量TARGET_CLK是否小于变量DOWN_CLK。如果答案为是，那么步骤686把下降充电泵源的电流增大1，然后逻辑流程转向字母“D”。如果判断步骤684的答案为否，逻辑流程转向判断步骤690。
判断步骤690确定变量TARGET_REMAINDER是否大于变量DOWN_REMAINDER。如果答案为是，那么步骤692把下降充电泵源的电流减小1，然后逻辑流程转向字母“D”。如果判断步骤690的答案为否，逻辑流程转向判断步骤694。
判断步骤694确定TARGET_REMAINDER是否小于变量DOWN_REMAINDER。如果答案为是，步骤696把下降充电泵源的电流增大1，然后逻辑流程转向字母“D”。如果答案为否，那么逻辑流程将立即转向字母“D”，使逻辑流程回到图11中的步骤608。
试图比较图11-14中的流程图与以上列出的计算机程序时，必须注意，图11中从步骤600开始的初始化过程的一部分，包括了提供某些变量的初始值。给出预定值的变量包括：UP_CLK、UP_REMAINDER、UP_CLK_PERIOD、TARGET_CLK和TARGET_FRACTION。此外，在图12的步骤626中计算TARGET_REMAINDER时，结果最好为整型数，优选情况下其数值为舍入到最接近的整数。
还应当注意，上述计算机程序的30-33行，实质上是有关10-16行中某些功能的注释。
也应当注意，如果对于一个给定的充电泵源电路，上升充电泵源的电流与下降充电泵源的电流是对称的，那么图11-14中的流程图所描述的步骤，不论是增大还是减小“上升”充电泵源的电流或者“下降”充电泵源的电流，都可以合并成半数的逻辑判断，因为对称的充电泵源电流增大时，对上升和下降将会达到相同的效果。
可以理解，本发明的原理能够应用于任何形状的扩频时序图，而不仅针对图8展示的相当“多峰”的优选扩频时序图。在最好使用正弦调制作为扩频时序图的情况下，最终的误差时序图将具有图15中图形700的形态。例如，当PLL系统以其名义增益运行时，在正弦扩频时序图具有128个分离的间隔(如上所述)的单一周期中，上升和下降的误差时间由相当粗糙的曲线702给出。从图15中可以看出，该误差时序图也稍微具有正弦的形状。
如果PLL电路表现出的增益比名义值高大约30％，那么就会出现图15中的粗糙曲线704。从图形700中可以看出，增加增益将会使上升和下降脉冲宽度的持续时间稍微短于增益处于其名义值时的脉冲宽度持续时间。在这个正弦的实例中，名义增益曲线702与+30％增益曲线704之间的最大偏离，出现在最大脉冲宽度计时附近，在正负两个方向都是如此(也就是对于图形700的Y轴)。例如，大约在时序图间隔15处，名义增益曲线702与+30％增益曲线704之间的偏离，由记为“E5”的“误差”值表示。同样，大约在时序图间隔75处，这两条曲线之间的偏差记为“E7”。在图16中放大了比例，以便更容易看清时序图间隔范围51-101——如图15中的椭圆710所示——处，不同的曲线与偏差符号。
名义增益曲线702与-30％增益曲线706之间相对较大的偏离，也出现在最大上升和下降脉冲宽度持续时间附近，也是在图15上时序图间隔15和时序图间隔75附近。曲线702与706之间这些相对较大的偏离，在图15中由误差符号“E6”和“E8”表示。如图15所示，当有效PLL增益从名义增益下降时，上升和下降脉冲宽度持续时间增加。
图16提供了图形700中上升和下降的误差时间——如椭圆710所示——的放大显示。如前段所述，误差符号E7和E8都出现在时序图间隔75附近，在这些间隔处曲线表现出相对较大的偏差。
在图15和图16的正弦实例中可以看出，最大的偏差出现在上升和下降信号脉冲宽度最大的持续时间处。考虑到这一事实，可以采用延迟链300捕获这些信号的累加最大(或“峰值”)脉冲宽度。
可以理解，本发明中的扩频时钟发生器可以用于在其输出136处产生任何频带的频率，而不背离本发明的原理。采用一个产生特定频率的外部石英/振荡器电路，为扩频时序图产生一定的频率范围，可能效率更高。不过，选择部件时最重要的因素是，采用的外部时钟具有非常稳定的频率输出，因此电路设计者可以依靠该时钟的精确性，使用其波形周期的实际时间。值得注意的另一个关键的因素是，延迟链由ASIC的逻辑门组成时，重要的是使所有的ASIC逻辑门都位于单一的基底上，因此从一个延迟门单元到下一个，它们的传播延迟时间将会相对接近。这些传播延迟时差的精确度不太重要，因为本发明利用非常精确的外部时钟，能够轻易地标定这些延迟门。
进一步可以理解，本发明的原理适用于扩频时序图的任何调制波形，不仅包括正弦时序图，而且包括非常光滑的时序图或者粗糙或“多峰”的时序图，当然，后者为本发明的优选实施例。
对本发明优选实施例的以上介绍，是为了展示和描述。它没有力图做到面面俱到，也不意味着将发明严格限制在已公开的形式内。根据以上的教导，可能进行显著的修改或变化。选择和介绍本实施例，是为了最好地展示本发明的原理及其实际应用，从而使本领域的普通技术人员能够在不同的实施例中，针对特定的期望用途进行适当的修改，以便最好地利用本发明。

Claims (30)

1. 一种控制扩频时钟发生器的方法，所述方法包括：
(a)为锁相环电路提供一个基本精确的时钟信号，并且提供一个控制器；随着时间的变化，所述锁相环产生多个输出频率；
(b)对于所述锁相环的相位频率探测器，测量其产生的上升信号和下降信号至少其中之一的实际脉冲宽度持续时间，将所述实际脉冲宽度持续时间与一个预定的典型持续时间进行对比，找出两者的差异，从而求得一个偏差信号；
(c)根据所述偏差信号，控制所述锁相环的一个物理参数，自动补偿所述实际脉冲宽度持续时间与所述预定的典型持续时间之间的差异，从而更精确地控制所述锁相环随时间变化的多个输出频率，模拟一个预定的目标扩频时序图。
2. 根据权利要求1中陈述的方法，其特征在于，所述锁相环包括一个充电泵源、一个电压控制振荡器和一个N分频计数器；其特征还在于，控制所述锁相环的一个物理参数包括以下三种方法之一：(i)改变所述充电泵源的电流，(ii)加载一个不同的N值到所述N分频计数器，以及(iii)改变所述电压控制振荡器的增益。
3. 根据权利要求2中陈述的方法，进一步包括：
(a)提供一个地址计数器接收来自所述N分频计数器的输出信号，一个存储器中的数值表接收来自所述地址计数器的地址值，以及一个加法器电路从所述存储器中的表中接收一个数据值，从基数寄存器中接收一个数据值，其特征在于，所述加法器电路输出一个数据信号，所述N分频计数器用它作为当前的N值；
(b)在扩频周期的第一个预定的时序图间隔期间，为所述N分频计数器提供一个不变的N值；以及
(c)在所述扩频周期的下一个预定的时序图间隔期间，在所述第一个预定的时序图间隔结束时，为所述N分频计数器提供另一个不变的N值，从而使所述锁相环在所述下一个预定的时序图间隔期间，输出另外一个频率。
4. 根据权利要求1中陈述的方法，其特征在于，在所述锁相环随时间变化的多个输出频率的扩频时序图上，在所述上升和下降信号的所述实际脉冲宽度持续时间表现出几乎最大的一个时序图间隔处，测量所述实际脉冲宽度持续时间与所述预定的典型持续时间之间的差异；其特征还在于，所述锁相环随时间变化的多个输出频率之所述扩频时序图的斜率显著变化之后，紧接着出现所述最大的实际脉冲宽度持续时间。
5. 根据权利要求4中陈述的方法，其特征在于，对于所述锁相环随时间变化的多个输出频率，所述扩频时序图表现出本质上多峰的形状；所述本质上多峰的形状包括一个最高的峰，斜率在该处显著变化，还包括一个最低的谷，斜率在该处也有显著变化。
6. 根据权利要求4中陈述的方法，其特征在于，对于所述锁相环随时间变化的多个输出频率，所述扩频时序图表现出基本平滑的形状；所述基本平滑的形状包括正弦波的形状。
7. 根据权利要求1中陈述的方法，其特征在于，所述实际脉冲宽度持续时间与所述预定的典型持续时间之间的差异，在所述锁相环随时间变化的多个输出频率的扩频时序图上测量，位置为出现一个相对较大的偏差信号，而所述上升和下降信号的所述实际脉冲宽度持续时间却不必表现出几乎最大的一个时序图间隔；其特征还在于，所述相对较大的偏差信号出现之后，所述锁相环随时间变化的多个输出频率之所述扩频时序图的斜率紧接着发生显著变化。
8. 根据权利要求7中陈述的方法，其特征在于，对于所述锁相环随时间变化的多个输出频率，所述扩频时序图表现出本质上多峰的形状；所述本质上多峰的形状包括一个最高的峰，斜率在该处显著变化，还包括一个最低的谷，斜率在该处也有显著变化。
9. 根据权利要求7中陈述的方法，其特征在于，对于所述锁相环随时间变化的多个输出频率，所述扩频时序图表现出基本平滑的形状；所述基本平滑的形状包括正弦波的形状。
10. 根据权利要求1中陈述的方法，进一步包括标定含有多个串联的延迟级的一个延迟链，其特征在于，所述基本精确的时钟信号具有已知的频率，并且用于确定每个延迟级的传播时间延迟；其特征还在于，所述延迟链然后测量所述上升和下降信号的实际脉冲宽度持续时间。
11. 根据权利要求10中陈述的方法，其特征在于，延迟链的每个所述延迟级包括一个延迟单元和一个触发器；并且进一步包括，利用所述延迟链测量所述上升信号、所述下降信号和所述基本精确的时钟信号的瞬时实际脉冲宽度持续时间。
12. 根据权利要求10中陈述的方法，其特征在于，延迟链的每个所述延迟级包括一个延迟单元、一个触发器和一个维持所述触发器输出信号状态的逻辑电路；并且进一步包括，利用所述延迟链累加所述延迟链的脉冲宽度信息，从而测量多个所述上升信号和所述下降信号的所述实际脉冲宽度持续时间的最大值。
13. 根据权利要求10中陈述的方法，其特征在于，延迟链的每个所述延迟级包括一个延迟单元、一个触发器、一个维持所述触发器输出信号状态的第一逻辑电路和一个以两种模式运行的第二逻辑电路；并且进一步包括，利用所述第二逻辑电路的第一种运行模式，以测量所述基本精确的时钟信号之瞬时实际脉冲宽度持续时间的方式，标定所述延迟链，以及利用所述延迟链和所述第二逻辑电路的第二种运行模式，累加脉冲宽度信息，从而测量多个所述上升信号和所述下降信号的所述实际脉冲宽度持续时间的最大值。
14. 一个扩频时钟发生器电路，包括：
(a)一个时钟电路，用来产生一个具有已知的、几乎不变的频率的输出时钟信号；
(b)一个锁相环电路，产生随时间变化的多个输出频率；
(c)一个控制器，设置为(i)对于所述锁相环的相位频率探测器产生的上升信号和下降信号，测量至少其中之一的实际脉冲宽度持续时间，(ii)将所述实际脉冲宽度持续时间与一个预定的典型持续时间进行对比，找出两者的差异，从而求得一个偏差信号，以及(iii)根据所述偏差信号，控制所述锁相环的一个物理参数，自动补偿所述实际脉冲宽度持续时间与所述预定的典型持续时间之间的差异；从而更精确地控制所述锁相环随时间变化的多个输出频率，模拟一个预定的目标扩频时序图。
15. 根据权利要求14中陈述的扩频时钟发生器电路，其特征在于，在所述锁相环随时间变化的多个输出频率的扩频时序图上，在所述上升和下降信号的所述实际脉冲宽度持续时间表现出几乎最大的至少一个时序图间隔处，确定所述实际脉冲宽度持续时间与所述预定的典型持续时间之间的差异；其特征还在于，所述锁相环随时间变化的多个输出频率之所述扩频时序图的斜率显著变化之后，紧接着出现所述最大的所述实际脉冲宽度持续时间。
16. 根据权利要求14中陈述的扩频时钟发生器电路，其特征在于，所述实际脉冲宽度持续时间与所述预定的典型持续时间之间的差异-称为误差信号，在所述锁相环随时间变化的多个输出频率的扩频时序图上确定，位置为误差信号出现一个相对较大的偏离，而所述上升和下降信号的所述实际脉冲宽度持续时间不必表现出几乎最大的一个时序图间隔；其特征还在于，所述相对较大的偏差信号出现之后，所述锁相环随时间变化的多个输出频率之所述扩频时序图的斜率紧接着发生显著变化。
17. 根据权利要求14中陈述的扩频时钟发生器电路，进一步包括多个串联的延迟级，组成一个延迟链，其特征在于，所述几乎不变频率的输出时钟信号用于确定每个延迟级的传播时间延迟；其特征还在于，所述延迟链然后测量所述上升和下降信号的实际脉冲宽度持续时间。
18. 根据权利要求17中陈述的扩频时钟发生器电路，其特征在于，延迟链的每个所述延迟级包括一个延迟单元和一个触发器；而且所述延迟链测量所述上升信号、所述下降信号和所述几乎不变频率之输出时钟信号的瞬时实际脉冲宽度持续时间。
19. 根据权利要求17中陈述的扩频时钟发生器电路，其特征在于，延迟链的每个所述延迟级包括一个延迟单元、一个触发器和一个维持所述触发器输出信号状态的逻辑电路；而且所述延迟链累加脉冲宽度信息，从而测量多个所述上升信号和所述下降信号的所述实际脉冲宽度持续时间的最大值。
20. 根据权利要求17中陈述的扩频时钟发生器电路，其特征在于，延迟链的每个所述延迟级包括一个延迟单元、一个触发器、一个维持所述触发器输出信号状态的第一逻辑电路和一个第二逻辑电路，第二逻辑电路在第一种模式下，以测量所述几乎不变频率之输出时钟信号的瞬时实际脉冲宽度持续时间的方式，标定所述延迟链；它在第二种模式下，使所述延迟链累加脉冲宽度信息，从而测量多个所述上升信号和所述下降信号的所述实际脉冲宽度持续时间的最大值。
21. 根据权利要求14中陈述的扩频时钟发生器电路，其特征在于，所述锁相环包括一个充电泵源、一个电压控制振荡器和一个N分频计数器；其特征还在于，控制所述锁相环的一个物理参数包括以下三种方法之一：(i)改变所述充电泵源的电流，(ii)加载一个不同的N值到所述N分频计数器，以及(iii)改变所述电压控制振荡器的增益。
22. 根据权利要求21中陈述的扩频时钟发生器电路，进一步包括一个地址计数器接收来自所述N分频计数器的输出信号，一个存储器中的数值表接收来自所述地址计数器的地址值，以及一个加法器电路，从所述存储器中的表中接收一个数据值，从基数寄存器中接收一个数据值，其特征在于，所述加法器电路输出一个数据信号，所述N分频计数器用它作为当前的N值。
23. 根据权利要求22中陈述的扩频时钟发生器电路，其特征在于，在扩频周期的第一个预定的时序图间隔，所述地址计数器、表和加法器电路为所述N分频计数器提供一个不变的N值，并且在所述扩频周期的下一个预定的时序图间隔，当所述第一个预定的时序图间隔结束时，所述地址计数器、表和加法器电路为所述N分频计数器提供另一个不变的N值，从而使所述锁相环在所述下一个预定的时序图间隔期间，输出另外一个频率。
24. 根据权利要求23中陈述的扩频时钟发生器电路，进一步包括一个多路转接器电路，接收所述上升信号、所述下降信号和所述已知的、几乎不变的频率之输出时钟信号作为输入；并且进一步包括多个串联的延迟级，组成一个延迟链，其特征在于，所述具有已知的、几乎不变的频率之输出时钟信号用于确定每个延迟级的传播时间延迟；其特征还在于，所述延迟链测量所述上升和下降信号的实际脉冲宽度持续时间。
25. 根据权利要求24中陈述的扩频时钟发生器电路，其特征在于，所述存储器中的表和所述基数寄存器由随机存取存储器组成，其特征还在于，控制所述锁相环的一个物理参数包括以下五种方法之一：(i)改变所述锁相环之充电泵源的电流，(ii)加载一个N值到所述N分频计数器，(iii)改变所述锁相环之电压控制振荡器的增益，(iv)改变所述表的至少一个数据值，以及(v)改变所述基数的一个数据值。
26. 根据权利要求25中陈述的扩频时钟发生器电路，其特征在于，所述控制器包括一个处理电路，设置为：(i)控制所述多路转接器的操作，(ii)控制所述延迟链的一个标定模式和一个累加模式，(iii)控制所述延迟链的一个复位模式，(iv)控制所述物理参数，(v)接收和分析来自所述延迟链的输入，以及(vi)接收和分析一个时序图间隔位置输入。
27. 根据权利要求25中陈述的扩频时钟发生器电路，其特征在于，所述控制器包括一个逻辑状态机电路，设置为：(i)控制所述多路转接器的操作，(ii)控制所述延迟链的一个标定模式和累加模式，(iii)控制所述延迟链的一个复位模式，(iv)控制所述物理参数，(v)通过多个寄存器，接收和分析来自所述延迟链的输入，以及(vi)接收和分析一个时序图间隔位置输入。
28. 根据权利要求24中陈述的扩频时钟发生器电路，其特征在于，所述存储器中的表由只读存储器组成，其特征还在于，控制所述锁相环的一个物理参数包括以下三种方法之一：(i)改变所述锁相环之充电泵源的电流，(ii)加载一个N值到所述N分频计数器，以及(iii)改变所述锁相环之电压控制振荡器的增益。
29. 根据权利要求28中陈述的扩频时钟发生器电路，其特征在于，所述控制器包括一个处理电路，设置为：(i)控制所述多路转接器的操作，(ii)控制所述延迟链的一个标定模式和累加模式，(iii)控制所述延迟链的一个复位模式，(iv)控制所述物理参数，(v)接收和分析来自所述延迟链的输入，以及(vi)接收和分析一个时序图间隔位置输入。
30. 根据权利要求28中陈述的扩频时钟发生器电路，其特征在于，所述控制器包括一个逻辑状态机电路，设置为：(i)控制所述多路转接器的操作，(ii)控制所述延迟链的一个标定模式和累加模式，(iii)控制所述延迟链的一个复位模式，(iv)控制所述物理参数，(v)通过多个寄存器，接收和分析来自所述延迟链的输入，以及(vi)接收和分析一个时序图间隔位置输入。
CNB00813586XA 1999-09-01 2000-08-31 自动补偿扩频时钟发生器的方法与装置 Expired - Lifetime CN100409564C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/388,043 1999-09-01
US09/388,043 US6292507B1 (en) 1999-09-01 1999-09-01 Method and apparatus for compensating a spread spectrum clock generator

Publications (2)

Publication Number Publication Date
CN1377519A CN1377519A (zh) 2002-10-30
CN100409564C true CN100409564C (zh) 2008-08-06

Family

ID=23532410

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB00813586XA Expired - Lifetime CN100409564C (zh) 1999-09-01 2000-08-31 自动补偿扩频时钟发生器的方法与装置

Country Status (9)

Country Link
US (1) US6292507B1 (zh)
EP (1) EP1212829B1 (zh)
JP (2) JP3904453B2 (zh)
KR (1) KR100721349B1 (zh)
CN (1) CN100409564C (zh)
AU (1) AU7103200A (zh)
DE (1) DE60020982T2 (zh)
TW (1) TWI251980B (zh)
WO (1) WO2001017102A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104777876A (zh) * 2009-12-04 2015-07-15 威盛电子股份有限公司 桥接电路

Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6606364B1 (en) * 1999-03-04 2003-08-12 Harris Corporation Multiple data rate bit synchronizer having phase/frequency detector gain constant proportional to PLL clock divider ratio
US6850554B1 (en) * 1999-11-09 2005-02-01 Cypress Semiconductor Corp. Circuit and method for controlling a spread spectrum transition
US6553057B1 (en) * 1999-11-09 2003-04-22 Cypress Semiconductor Corp. Circuit and method for linear control of a spread spectrum transition
US6731667B1 (en) * 1999-11-18 2004-05-04 Anapass Inc. Zero-delay buffer circuit for a spread spectrum clock system and method therefor
JP2003517237A (ja) * 1999-12-15 2003-05-20 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 周波数合成回路を有する電子装置
GB2363498B (en) * 2000-06-16 2005-06-01 Marconi Caswell Ltd Transponder device for generating a data bearing output
US6665019B1 (en) * 2000-07-28 2003-12-16 Koninklijke Philips Electronics N.V. Method and apparatus for spread spectrum clocking of digital video
US7278069B2 (en) * 2000-10-31 2007-10-02 Igor Anatolievich Abrosimov Data transmission apparatus for high-speed transmission of digital data and method for automatic skew calibration
US6356127B1 (en) * 2001-01-10 2002-03-12 Adc Telecommunications, Inc. Phase locked loop
DE10122702C2 (de) * 2001-05-10 2003-08-21 Infineon Technologies Ag Verfahren und Vorrichtung zum Erzeugen eines zweiten Signals mit einem auf einem zweiten Takt basierenden Takt aus einem ersten Signal mit einem ersten Takt
US6658043B2 (en) 2001-10-26 2003-12-02 Lexmark International, Inc. Method and apparatus for providing multiple spread spectrum clock generator circuits with overlapping output frequencies
JP3591503B2 (ja) * 2001-11-08 2004-11-24 セイコーエプソン株式会社 周波数拡散されたクロックを基準に動作し、入力画像信号を処理する画像処理装置
US7305020B2 (en) * 2002-02-04 2007-12-04 Vizionware, Inc. Method and system of reducing electromagnetic interference emissions
US7062229B2 (en) * 2002-03-06 2006-06-13 Qualcomm Incorporated Discrete amplitude calibration of oscillators in frequency synthesizers
US6982707B2 (en) * 2002-03-14 2006-01-03 Genesis Microchip Inc. Method and apparatus utilizing direct digital synthesizer and spread spectrum techniques for reducing EMI in digital display devices
US6832173B1 (en) * 2002-07-30 2004-12-14 Altera Corporation Testing circuit and method for phase-locked loop
GB0220616D0 (en) * 2002-09-05 2002-10-16 Koninkl Philips Electronics Nv Improvements relating to phase-lock loops
US6950770B2 (en) * 2002-09-25 2005-09-27 Intel Corporation Method and apparatus for calibration of a delay element
US7812683B2 (en) * 2002-10-15 2010-10-12 Marvell World Trade Ltd. Integrated circuit package with glass layer and oscillator
KR100926684B1 (ko) * 2002-11-15 2009-11-17 삼성전자주식회사 스프레드 스펙트럼 클럭 발생기
US20050105591A1 (en) * 2003-02-28 2005-05-19 Xemi, Inc. Noise source synchronization for power spread signals
US7561652B2 (en) * 2003-04-22 2009-07-14 Paul Kevin Hall High frequency spread spectrum clock generation
TWI221060B (en) * 2003-05-29 2004-09-11 Himax Tech Inc Apparatus for lowering electromagnetic wave interference and its method
US7109813B2 (en) * 2003-06-12 2006-09-19 Broadcom Corporation Fast starting on-chip crystal oscillation circuit
JP4660076B2 (ja) * 2003-06-23 2011-03-30 ルネサスエレクトロニクス株式会社 クロック発生回路
JP4373267B2 (ja) * 2003-07-09 2009-11-25 株式会社ルネサステクノロジ スプレッドスペクトラムクロック発生器及びそれを用いた集積回路装置
US6919744B2 (en) * 2003-08-20 2005-07-19 Agere Systems Inc. Spectrum profile control for a PLL and the like
TWI252393B (en) * 2003-09-08 2006-04-01 Samsung Electronics Co Ltd A spread spectrum clock generator and method and system of generating a spread spectrum clock
KR100541548B1 (ko) * 2003-09-08 2006-01-11 삼성전자주식회사 대역 확산 클럭 발생회로 및 방법
JP4260034B2 (ja) * 2004-01-30 2009-04-30 三洋電機株式会社 クロック生成方法及びクロック生成装置
US7515646B2 (en) 2004-02-05 2009-04-07 Lexmark International, Inc. Method and apparatus for reducing EMI emissions for data signals traveling over a data pathway
US7346095B1 (en) * 2004-02-20 2008-03-18 Zilog, Inc. Spread spectrum clock generator with controlled delay elements
US7042258B2 (en) * 2004-04-29 2006-05-09 Agere Systems Inc. Signal generator with selectable mode control
US7161970B2 (en) * 2004-09-10 2007-01-09 Ftd Solutions Pte, Ltd. Spread spectrum clock generator
US7595682B2 (en) * 2005-02-24 2009-09-29 Macronix International Co., Ltd. Multi-stage charge pump without threshold drop with frequency modulation between embedded mode operations
US8174326B1 (en) 2005-06-30 2012-05-08 Cypress Semiconductor Corporation Phase lock loop control error selection system and method
US7948327B1 (en) 2005-06-30 2011-05-24 Cypress Semiconductor Corporation Simplified phase lock loop control model system and method
US7912109B1 (en) 2005-06-30 2011-03-22 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer with first order accumulation for frequency profile generation
US7813411B1 (en) 2005-06-30 2010-10-12 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer with high order accumulation for frequency profile generation
US8072277B1 (en) 2005-06-30 2011-12-06 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer
US7961059B1 (en) 2005-06-30 2011-06-14 Cypress Semiconductor Corporation Phase lock loop control system and method with non-consecutive feedback divide values
US7932787B1 (en) 2005-06-30 2011-04-26 Cypress Semiconductor Corporation Phase lock loop control system and method
US7813410B1 (en) 2005-09-02 2010-10-12 Cypress Semiconductor Corporation Initiating spread spectrum modulation
US20070103204A1 (en) * 2005-11-10 2007-05-10 X-Emi, Inc. Method and apparatus for conversion between quasi differential signaling and true differential signaling
US7437590B2 (en) * 2006-02-22 2008-10-14 Analog Devices, Inc. Spread-spectrum clocking
JP4757065B2 (ja) * 2006-03-14 2011-08-24 ルネサスエレクトロニクス株式会社 スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置
US7590163B1 (en) 2006-05-19 2009-09-15 Conexant Systems, Inc. Spread spectrum clock generation
US7508278B2 (en) * 2006-09-07 2009-03-24 Via Technologies, Inc. Asymmetry triangular frequency modulation profiles for spread spectrum clock generations
US20080250175A1 (en) * 2007-04-03 2008-10-09 Vizionware, Inc. Cable assembly having an adaptive two-wire bus
US20080246626A1 (en) * 2007-04-03 2008-10-09 Vizionware, Inc. Data transaction direction detection in an adaptive two-wire bus
US20080250170A1 (en) * 2007-04-03 2008-10-09 Vizionware, Inc. Clock mode detection in an adaptive two-wire bus
US20080250184A1 (en) * 2007-04-03 2008-10-09 Vizionware, Inc. Adaptive two-wire bus
US20080247414A1 (en) * 2007-04-03 2008-10-09 Vizionware, Inc. Clock stretching in an adaptive two-wire bus
US20080278493A1 (en) * 2007-05-11 2008-11-13 Transcat, Inc. Metrology methods
CN101383613B (zh) * 2007-09-04 2011-03-30 锐迪科科技有限公司 锁相环电路及振荡信号相位控制方法
JP5022445B2 (ja) * 2007-11-02 2012-09-12 パナソニック株式会社 スペクトラム拡散クロック発生装置
TWI345881B (en) * 2007-12-03 2011-07-21 Ind Tech Res Inst Spread spectrum clock generating appartus
US7970042B2 (en) * 2008-01-11 2011-06-28 Lexmark International, Inc. Spread spectrum clock interoperability control and inspection circuit
TWI376099B (en) * 2008-06-27 2012-11-01 Raydium Semiconductor Corp Spread spectrum clock signal generator
JP5381001B2 (ja) * 2008-10-16 2014-01-08 富士通セミコンダクター株式会社 半導体集積回路及び半導体集積回路の試験方法
TWI376877B (en) * 2008-12-26 2012-11-11 Ind Tech Res Inst Clock generator and multimodulus frequency divider and delta-sigma modulator thereof
US8284816B1 (en) * 2009-06-01 2012-10-09 Integrated Device Technology, Inc. Push-pull spread spectrum clock signal generator
JP2011040943A (ja) * 2009-08-10 2011-02-24 Fujitsu Semiconductor Ltd 位相ロックループ回路
US8269536B2 (en) * 2009-12-30 2012-09-18 Industrial Technology Research Institute Onion waveform generator and spread spectrum clock generator using the same
US8742864B2 (en) * 2010-11-04 2014-06-03 Qualcomm Incorporated Method and digital circuit for generating a waveform from stored digital values
WO2013101159A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Adaptive clock spreading for platform rfi mitigation
US9008165B2 (en) * 2012-01-11 2015-04-14 Realtek Semiconductor Corp. Digital phase equalizer for serial link receiver and method thereof
DE102013209309A1 (de) * 2013-05-21 2014-11-27 Zf Friedrichshafen Ag Verfahren und Schaltung zur Bewertung pulsweitenmodulierter Signale
JP6354932B2 (ja) * 2013-10-16 2018-07-11 セイコーエプソン株式会社 発振回路、発振器、電子機器および移動体
JP2015198318A (ja) * 2014-04-01 2015-11-09 新電元工業株式会社 制御装置およびそのプログラム
US10367543B2 (en) * 2015-09-24 2019-07-30 Semiconductor Components Industries, Llc Calibration for spread spectrum clock generator and method therefor
CN105450386B (zh) * 2015-12-04 2018-10-26 天津维晟微科技有限公司 一种比特同步方法及装置
US10122264B2 (en) * 2016-03-21 2018-11-06 Shindengen Electric Manufacturing Co., Ltd. Control device and program product for reducing a noise peak level
US9915968B2 (en) * 2016-04-19 2018-03-13 Qualcomm Incorporated Systems and methods for adaptive clock design
US11714127B2 (en) 2018-06-12 2023-08-01 International Business Machines Corporation On-chip spread spectrum characterization
TWI794538B (zh) * 2019-09-06 2023-03-01 群聯電子股份有限公司 展頻時脈產生器、記憶體儲存裝置及訊號產生方法
US11146307B1 (en) * 2020-04-13 2021-10-12 International Business Machines Corporation Detecting distortion in spread spectrum signals
GB202015555D0 (en) * 2020-10-01 2020-11-18 Thermo Fisher Scient Bremen Gmbh Determining the average frequency of a series of pulses
KR20220091880A (ko) 2020-12-24 2022-07-01 삼성전자주식회사 위상 보간 기반의 클럭 데이터 복원 회로 및 이를 포함하는 통신 장치
US11693446B2 (en) 2021-10-20 2023-07-04 International Business Machines Corporation On-chip spread spectrum synchronization between spread spectrum sources

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5375148A (en) * 1993-03-01 1994-12-20 Motorola, Inc. VCO bias generator in a phase lock loop
US5724007A (en) * 1996-03-25 1998-03-03 Cypress Semiconductor Corporation Adjustable lock detector for a phase-locked loop circuit
US5831483A (en) * 1996-01-30 1998-11-03 Nec Corporation PLL frequency synthesizer having circuit for controlling gain of charge pump circuit

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5003553A (en) 1989-08-23 1991-03-26 Sperry Marine Inc. Spread spectrum phase locked loop with phase correction
JPH04190409A (ja) * 1990-11-26 1992-07-08 Omron Corp クロック発生装置
JP2945545B2 (ja) * 1992-04-02 1999-09-06 三菱電機株式会社 Ｐｌｌ回路装置および位相差検出回路装置
GB2268645B (en) 1992-07-02 1996-08-21 Motorola Inc A lock detection circuit for a phase lock loop
JPH06103706A (ja) * 1992-09-22 1994-04-15 Matsushita Electric Ind Co Ltd データセパレート回路
US5574407A (en) 1993-04-20 1996-11-12 Rca Thomson Licensing Corporation Phase lock loop with error consistency detector
US5631920A (en) * 1993-11-29 1997-05-20 Lexmark International, Inc. Spread spectrum clock generator
US5488627A (en) 1993-11-29 1996-01-30 Lexmark International, Inc. Spread spectrum clock generator and associated method
JPH0816274A (ja) * 1994-06-24 1996-01-19 Sanyo Electric Co Ltd 電子機器の不要輻射低減方法及びその回路
US5760637A (en) 1995-12-11 1998-06-02 Sipex Corporation Programmable charge pump
US5945861A (en) * 1995-12-18 1999-08-31 Lg Semicon., Co. Ltd. Clock signal modeling circuit with negative delay
DE19547609A1 (de) * 1995-12-20 1997-06-26 Bosch Gmbh Robert Verfahren zur Taktsynchronisation
US5663991A (en) 1996-03-08 1997-09-02 International Business Machines Corporation Integrated circuit chip having built-in self measurement for PLL jitter and phase error
JP3679503B2 (ja) * 1996-06-11 2005-08-03 松下電器産業株式会社 周波数シンセサイザ
JPH10233681A (ja) * 1997-02-19 1998-09-02 Sony Corp Ｐｌｌ回路
JP3039466B2 (ja) * 1997-08-12 2000-05-08 日本電気株式会社 クロックリカバリ回路
JP3094977B2 (ja) * 1997-11-28 2000-10-03 日本電気株式会社 Ｐｌｌ回路
JPH11220386A (ja) * 1998-02-02 1999-08-10 Mitsubishi Electric Corp フェーズロックドループ
KR102333681B1 (ko) * 2020-02-26 2021-12-01 주식회사 케이티앤지 에어로졸 생성 장치의 오류를 분석하는 장치 및 그 시스템

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5375148A (en) * 1993-03-01 1994-12-20 Motorola, Inc. VCO bias generator in a phase lock loop
US5831483A (en) * 1996-01-30 1998-11-03 Nec Corporation PLL frequency synthesizer having circuit for controlling gain of charge pump circuit
US5724007A (en) * 1996-03-25 1998-03-03 Cypress Semiconductor Corporation Adjustable lock detector for a phase-locked loop circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104777876A (zh) * 2009-12-04 2015-07-15 威盛电子股份有限公司 桥接电路
CN104777876B (zh) * 2009-12-04 2017-11-21 威盛电子股份有限公司 桥接电路

Also Published As

Publication number Publication date
CN1377519A (zh) 2002-10-30
DE60020982D1 (de) 2005-07-28
TWI251980B (en) 2006-03-21
KR100721349B1 (ko) 2007-05-28
DE60020982T2 (de) 2006-05-18
JP2003527663A (ja) 2003-09-16
JP4328881B2 (ja) 2009-09-09
JP2007035023A (ja) 2007-02-08
US6292507B1 (en) 2001-09-18
JP3904453B2 (ja) 2007-04-11
EP1212829A4 (en) 2002-12-18
WO2001017102A1 (en) 2001-03-08
EP1212829A1 (en) 2002-06-12
EP1212829B1 (en) 2005-06-22
AU7103200A (en) 2001-03-26
KR20020029934A (ko) 2002-04-20

Similar Documents

Publication Publication Date Title
CN100409564C (zh) 自动补偿扩频时钟发生器的方法与装置
US6731667B1 (en) Zero-delay buffer circuit for a spread spectrum clock system and method therefor
US7791330B2 (en) On-chip jitter measurement circuit
CN104620532B (zh) 时钟生成装置以及时钟数据恢复装置
EP0639004A1 (en) Digital time delay apparatus and method
CN105991132A (zh) 具有动态相位和脉宽控制的频率合成器
CN105247792B (zh) 锁相回路锁定指示器
CN106059574A (zh) 用于数字化相位差的电路、pll电路及用于其的方法
US5159279A (en) Apparatus and method for detecting out-of-lock condition in a phase lock loop
CN104753499B (zh) 占空比校准电路
CN102035472B (zh) 可编程数字倍频器
US11888480B2 (en) Method and apparatus for synchronizing two systems
CN106899290A (zh) 一种高精度多相时钟校正电路
US7792650B2 (en) Edge-aligned ratio counter
CN102403043A (zh) 检测位错误率的电路与系统以及检测抖动容忍度的方法
US7015727B2 (en) Generating a lock signal indicating whether an output clock signal generated by a PLL is in lock with an input reference signal
CN103812590A (zh) 用于确定用于安全采样时钟域的信号的时间的系统和方法
JPS5813046A (ja) デ−タ読み取り回路
TWI236220B (en) Automatic correction device and method of clock duty cycle
CN102204095A (zh) 定时发生器和测试装置以及测试速率的控制方法
US20060087346A1 (en) Phase difference detecting apparatus
CN101299609B (zh) 一种鉴相器、鉴相方法及锁相环
JP4053359B2 (ja) Ｐｌｌ回路およびその設計方法
US6798858B1 (en) Lock detector for delay or phase locked loops
KR20100052079A (ko) 듀티비 보정회로 및 그를 포함하는 지연고정루프회로

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20080806