CN100350618C - 半导体装置 - Google Patents
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Abstract
晶体管区域(TR)是配置了包含MOS晶体管(T10)的多个MOS晶体管的区域，而伪区域(DR)是螺旋形电感器(SI)下方的区域，在伪区域(DR)的SOI衬底(SB)的主面内设有多个伪活性层(D1)，还设有覆盖各伪活性层(D1)上的多个伪栅层(D2)。这里，伪活性层(D1)的配置图案和伪栅电极(D2)的配置图案大体上一致，并配置成在伪活性层(D1)上方伪栅电极(D2)正确重叠。从而，提供了防止设有螺旋形电感器的半导体装置中在螺旋形电感器下方发生表面凹陷的更为有效的结构。
Description
技术领域
本发明涉及半导体装置，具体涉及有电感器的半导体装置。
背景技术
在硅衬底上配置了埋入氧化膜与SOI(Silicon On Insulator：硅绝缘体)层的SOI衬底上形成的SOI结构的半导体装置(以下称为SOI器件)，具有可降低寄生电容、高速且稳定工作以及低功耗的特点，用于便携式设备等。
SOI器件之一例是：在SOI层的表面内设置达到埋入氧化膜的沟槽，用在该沟槽内填埋绝缘物形成的完全沟槽隔离绝缘膜将元件之间电隔离的完全沟槽隔离(FTI)结构的SOI器件。但是，因撞击电离现象而发生的载流子(在NMOS中是空穴)滞留在沟道形成区域，会发生缺陷(kink)或工作耐压性恶化，另外，由于因沟道形成区域的电位不稳定而发生延迟时间的频率依赖性等的衬底漂移效应，产生了各种问题。
因此考虑了这样的方案，就是在SOI层的表面内形成沟槽，使预定厚度的SOI层残留在沟槽的底部和埋入氧化膜之间，并在该沟槽内填埋绝缘物而形成的部分沟槽隔离(PTI)结构。
通过采用PTI结构，载流子可穿过沟槽隔离绝缘膜下方的阱区而移动，可防止载流子滞留在沟道形成区域内，并且，能够通过阱区将沟道形成区域的电位固定，因此，不会发生因衬底漂移效应导致的各种问题。关于这样的PTI结构，在非专利文献1(Y.Hirano等，1999IEEE International SOI Conference，“采用主体固定的部分沟槽隔离(PTI)的大型-设计-兼容0.18μm SOI-CMOS技术”(Bulk-Layout-Compatible 0.18μm SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PTI))p.131-132)和非专利文献2(S.Maeda等，2000 Symposium on VLSI Technology Digest ofTechnical Papers，“关于采用高电阻率衬底混合沟槽隔离的0.18μmSOI CMOS技术对嵌入式RF/模拟应用的影响”(Impact of 0.18μm SOICMOS Technology using Hybrid Trench Isolation With High ResistivtySubstrate on Embedded RF/Analog Applications))中有记载。
但采用PTI结构的SOI器件中有螺旋形电感器(电感元件)时，若在电感器下方存在PTI结构，则因流过螺旋形电感器的电流在沟槽底部和埋入氧化膜之间的SOI层(硅层)中发生涡流造成感应损耗。由此，表示电感器性能的Q值(将存储于电感器的能量用各种损耗相除的值)减小，因此在螺旋形电感器下方不设PTI结构，而在与螺旋形电感器下方对应的SOI层的整个区域上设置完全沟槽隔离绝缘膜。
这里，螺旋形电感器具有其一边是数10μm～数100μm长的矩形的外观，若配置上述那样的完全沟槽隔离绝缘膜，则在螺旋形电感器下方，存在螺旋形电感器的配置面积的宽广区域上无任何图案的区域。
采用这种结构时，若在形成完全沟槽隔离绝缘膜时进行CMP(Chemical Mechanical Polishing：化学机械抛光)处理，则完全沟槽隔离绝缘膜的被研磨量会大于所要求的研磨量，使完全沟槽隔离氧化的厚度越向中央就越薄，发生所谓的表面凹陷(dishing)。
为防止这样的表面凹陷的发生，以前提出过例如像专利文献特开2002-110908号公报(第6栏，图3、4)公开的那样，在螺旋形电感器的配置区域下方及其周围分散配置多个伪元件区域的结构。
如上述说明，在SOI器件中有螺旋形电感器时，若采用在与螺旋形电感器的下方对应的SOI层的整个区域上配置完全沟槽隔离绝缘膜的结构，则存在制造工艺中发生表面凹陷的问题。
发明内容
本发明为克服上述问题而构思，旨在提供防止在备有螺旋形电感器的半导体装置中螺旋形电感器下方发生的表面凹陷的、更加有效的结构。
本发明的半导体装置中设有：包含成为基底的衬底部、配置于该衬底部上的埋入氧化膜及配置于该埋入氧化膜上的SOI层等的SOI衬底，配置于所述SOI层上方的电感元件，配置于所述SOI衬底上的MOS晶体管，配置于所述电感元件下方伪区域的所述SOI层的主面内的、互相独立的多个伪活性层，以及配置于所述伪区域的所述SOI层的所述主面上的互相独立的多个伪栅电极。
附图说明
图1是表示螺旋形电感器的结构的透视图。
图2是说明本发明的实施例的半导体装置的结构的剖视图。
图3是说明螺旋形电感器及其下方的伪栅电极的配置状态的平面图。
图4是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图5是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图6是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图7是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图8是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图9是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图10是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图11是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图12是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图13是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图14是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图15是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图16是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图17是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图18是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图19是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图20是说明本发明的实施例的半导体装置的制造工艺的剖视图。
图21是说明本发明的实施例的变形例的半导体装置的结构的剖视图。
图22是说明本发明的实施例的变形例的半导体装置的制造工艺的剖视图。
图23是说明本发明的实施例的变形例的半导体装置的制造工艺的剖视图。
图24是说明本发明的实施例的变形例的半导体装置的制造工艺的剖视图。
(符号说明)
1 半导体衬底；2 埋入氧化膜；3 SOI层；SI 螺旋形电感器；SB SOI衬底；D1 伪活性层；D2 伪栅电极；GS、SS 硅化物膜。
具体实施方式
(A.螺旋形电感器的结构)
首先，用图1就螺旋形电感器的结构之一例进行说明。如图1所示，螺旋形电感器SI是将布线卷成螺旋状而形成，作为其一端的涡的中心部经由贯通层间绝缘膜(未作图示)的接触部CP连接到下层的布线WL。还有，螺旋形电感器SI的另一端与螺旋形电感器SI同一层的布线相连，图中省略了该布线。以下，就以上述螺旋形电感器SI的结构为前提进行说明。
(B.装置结构)
接着，作为本发明的半导体装置的实施例，用图2说明半导体装置100的结构。
图2中，由硅衬底1、配置于该硅衬底1上的埋入氧化膜2及配置于埋入氧化膜2上的SOI层3构成的SOI衬底SB，被区分为晶体管区域TR和伪区域DR。
晶体管区域TR是配置了包含MOS晶体管T10的多个MOS晶体管的区域，伪区域DR是螺旋形电感器SI下方区域，在伪区域DR的SOI衬底SB的主面内设有多个伪活性层D1，而且，设有覆盖每个伪活性层D1上面的多个伪栅层D2。本例中，伪活性层D1的配置图案和伪栅电极D2的配置图案大致相同，使得伪栅电极D2在伪活性层D1的上方正确重叠。
MOS晶体管T10中设有：配置于SOI层3上的栅绝缘膜GZ、配置于栅绝缘膜GZ上的栅电极GT、配置于栅电极GT上的硅化物膜GS以及覆盖它们侧面地配置的侧壁绝缘膜GW。还有在侧壁绝缘膜GW的外侧的SOI层3的表面内配置的源/漏区SD和在源/漏区SD上配置的硅化物膜SS。
还有，在晶体管区域TR中，元件之间的电隔离采用部分沟槽隔离(PTI)结构，而作为沟槽隔离绝缘膜采用在沟槽底部和埋入氧化膜2之间存在预定厚度的SOI层3的部分隔离绝缘膜PT。
伪区域DR中的多个伪活性层D1是将SOI层3用完全沟槽隔离绝缘膜FT使之不相接触地隔开而得到的独立的岛状区域，彼此间电隔离。
各伪活性层D1上分别设有以与栅绝缘膜GZ相同的工艺形成的伪栅绝缘膜DZ，各伪绝缘膜DZ上分别设有伪栅电极D2。并且，各伪栅电极D2上分别设有覆盖其侧面的伪侧壁绝缘膜DW。还有，各伪栅电极D2也彼此独立地设置。
而且，设置将包含晶体管区域TR和伪区域DR的SOI衬底SB的整个面覆盖的层间绝缘膜4，在层间绝缘膜4上设有与螺旋形电感器SI电连接的布线WL或与MOS晶体管T10的源/漏区SD电连接的布线WL1。
还有，布线WL1经由贯通层间绝缘膜4达到晶体管区域TR的硅化物膜SS的接触部CP1电连接到源/漏区SD。
并且，在层间绝缘膜4上设有覆盖布线WL与WL1的层间绝缘膜5，布线WL通过贯通层间绝缘膜5的接触部CP电连接到螺旋形电感器SI。
这里，用图3说明一例伪区域DR的平面结构。图3是从螺旋形电感器SI上方看SOI衬底一侧时的平面图，示出多个伪栅电极D2配置在螺旋形电感器SI下方的区域及其周围的区域的状态。每一个伪栅电极D2的俯视形状是矩形，其大小最好与螺旋形电感器SI的面积相比充分小，例如设定成其一边为数μm左右的矩形。还有，伪活性层D1也有与伪栅电极D2同样的俯视形状。另外，伪栅电极D2的俯视形状并不限于矩形。
通过采用上述结构，可防止因CMP处理发生的表面凹陷，并且，能够防止形成栅电极时的蚀刻率在螺旋形电感器SI下方区域(即伪区域)的周围和其它部分上的不同，并能防止栅电极的尺寸因部位不同而异。
另外，图3中示出一例伪栅电极D2在纵向与横向上有规律地排列，且在螺旋形电感器SI下方的区域和其周围的区域上的图案占有率相同的情况，但是，可以使螺旋形电感器SI下方的区域上的伪栅电极D2的图案占有率低于螺旋形电感器SI下方的周围的区域的图案占有率地配置伪栅电极D2。
还有，所谓图案占有率是指单位区域中含有图案要素的面积比率，例如在单位区域为100μm正方形的矩形区域中，若图案要素占一半则图案占有率为50％。
(C.制造方法)
接着，用依次表示制造工序的剖视图即图4～图20，说明半导体装置100的制造方法。
首先，如图4所示，准备由硅衬底1、配置于该硅衬底1上的埋入氧化膜2、配置于埋入氧化膜2上的SOI层3构成的SOI衬底SB。
接着，在图5所示的工序中，在SOI衬底SB上将光刻胶掩模RM1作成图案。该光刻胶掩模RM1具有在晶体管区域TR中使在后面成为部分隔离绝缘膜的区域成为开口部OP1的图案。然后，用光刻胶掩模RM1有选择地蚀刻除去SOI层3，形成沟槽R1。在该蚀刻过程中，使预定厚度的SOI层3留在沟槽R1的底部和埋入氧化膜2之间。
接着，除去光刻胶掩模RM1之后，在图6所示的工序中，在SOI衬底SB上将光刻胶掩模RM2作成图案。该光刻胶掩模RM2具有在伪区域DR中使在后面成为完全隔离绝缘膜的区域成为开口部OP2的图案。然后，用光刻胶掩模RM2有选择地蚀刻除去SOI层3，形成沟槽R2。在该蚀刻过程中，将未被光刻胶掩模RM2覆盖的区域的SOI层3完全除去，使埋入氧化膜2表面在沟槽R2中露出。
接着，除去光刻胶掩模RM2之后，在图7所示的工序中，在沟槽R1与R2内填埋绝缘膜，分别形成部分隔离绝缘膜PT与完全隔离绝缘膜FT。更具体地说，在SOI衬底SB的整个面上形成绝缘膜，例如用CVD法形成氧化硅膜，以填埋沟槽R1与R2，之后，通过用CMP处理除去沟槽R1与R2内部以外的绝缘膜，得到部分隔离绝缘膜PT与完全隔离绝缘膜FT。
因此，在伪区域DR中可用完全隔离绝缘膜FT确定伪活性层D1，伪活性层D1的形成较容易。
接着，在图8所示的工序中，将晶体管区域TR的SOI层3中使进行阱注入或沟道注入的区域成为开口部OP3的光刻胶掩模RM3作成图案。然后，用光刻胶掩模RM3，对晶体管区域TR的SOI层3以离子注入法(ion implantation)进行阱注入与沟道注入。还有，光刻胶掩模RM3的图案至少覆盖伪区域DR地作成图案，以在阱注入或沟道注入时起到防止对伪活性层D1有杂质离子注入的作用。
接着，除去光刻胶掩模RM3之后，在图9所示的工序中，例如用热氧化在晶体管区域TR的SOI层3上以及伪区域DR的伪活性层D1上分别形成栅绝缘膜GZ与伪栅绝缘膜DZ。然后，对SOI衬底SB的整个面，例如用CVD法形成多晶硅层PS。该多晶硅层PS是不含杂质的未掺杂多晶硅层。
接着，在图10所示的工序中，将晶体管区域TR的多晶硅层PS中使进行栅注入的区域成为开口部OP4的光刻胶掩模RM4作成图案。然后，用该光刻胶掩模RM4，对晶体管区域TR的多晶硅层PS以离子注入法进行栅注入。这里，注入到栅极的杂质是与用在阱注入或沟道注入的杂质相反导电型的杂质。还有，光刻胶掩模RM4的图案至少覆盖伪区域DR地作成图案，以在栅注入时起到防止对伪区域DR的多晶硅层PS注入杂质离子的作用。
接着，除去光刻胶掩模RM4之后，在图11所示的工序中，形成这样作成图案的光刻胶掩模RM5：在晶体管区域TR上覆盖后面成为栅电极GT的部分，在伪区域DR上覆盖后面成为伪栅电极D2的部分。这时，在伪区域DR中，以在伪活性层D1上形成与伪活性层D1大致相同平面形状的伪栅电极D2地制作光刻胶掩模RM5的图案。
然后，用光刻胶掩模RM5进行多晶硅层PS的各向异性蚀刻，在晶体管区域TR中将栅电极GT作成图案，在伪区域DR中将伪栅电极D2作成图案。
接着，除去光刻胶掩模RM5之后，在图12所示的工序中，将晶体管区域TR的SOI层3中使进行源/漏注入的区域成为开口部OP6的光刻胶掩模RM6作成图案。然后，对晶体管区域TR的SOI层3以栅电极GT为掩模，用离子注入法进行源/漏注入。还有，光刻胶掩模RM6的图案至少覆盖伪区域DR地作成图案，以在源/漏注入时起到防止对伪活性层D1有杂质离子注入的作用。
还有，在源/漏注入后，将晶体管区域TR的SOI层3上的栅绝缘膜GZ中未被栅电极GT覆盖的部分，用蚀刻除去。
上述说明中例示了以栅电极GT为掩模进行的源/漏注入，但也有以LDD(低掺杂漏极)注入取代源/漏注入的情况。另外，还有进行不是用来形成LDD层而是用来形成扩展(extension)层的离子注入(扩展注入)的情况或者将与扩展层相反导电型的杂质离子注入到扩展层的端边而形成罩(pocket)层(罩注入)的场合，但是在任何杂质注入时均要对伪活性层D1不被杂质离子注入地将伪区域DR用光刻胶掩模覆盖。
这时，晶体管区域TR的SOI层3上的栅绝缘膜GZ中未被栅电极GT覆盖的部分，也可残留到在后面进行的源/漏注入结束为止。
接着，除去光刻胶掩模RM6之后，在图13所示的工序中，在SOI衬底SB的整个面上，例如用CVD法沉积氧化硅膜OX1，将栅电极GT与伪栅电极D2用氧化硅膜OX1覆盖。
接着，在图14所示的工序中，用各向异性蚀刻将氧化硅膜OX1蚀刻，在栅电极GT的侧面形成侧壁绝缘膜GW，在伪栅电极D2的侧面形成伪侧壁绝缘膜DW。
还有，也有形成侧壁绝缘膜GW之后以栅电极GT与侧壁绝缘膜GW为掩模进行源/漏注入的情况，但这时，使用形成了至少覆盖伪区域DR的光刻胶掩模，防止源/漏注入时杂质离子注入伪栅电极D2。
接着，在图15所示的工序中，在SOI衬底SB的整个面上，例如用CVD法沉积氧化硅膜OX2，将栅电极GT、侧壁绝缘膜GW、伪栅电极D2与伪侧壁绝缘膜DW用氧化硅膜OX2覆盖。还有，可以形成氮化硅膜来取代氧化硅膜OX2，也可形成氧化硅膜和氮化硅膜两层膜。
接着，在图16所示的工序中，将晶体管区域TR中使形成硅化物膜的区域成为开口部OP7的光刻胶掩模RM7作成图案。还有，光刻胶掩模RM7至少覆盖伪区域DR地作成图案。
接着，在图17所示的工序中，以光刻胶掩模RM7为掩模，将未被光刻胶掩模RM7覆盖的氧化硅膜OX2用干蚀刻除去。这时，至少在伪区域DR中氧化硅膜OX2不被除去而残留。
接着，除去光刻胶掩模RM7之后，在图18所示的工序中，在未被氧化硅膜OX2覆盖的硅层与多晶硅层的表面上形成硅化物膜。硅化物膜是将在硅层或多晶硅层的表面上形成的钴或钛等的金属膜，通过硅化物反应形成硅化物而形成，由于在氧化硅膜或氮化硅膜等的绝缘膜上形成的金属膜不会被硅化物化，所以通过除去这些金属膜，能够仅在硅层或多晶硅层的表面上配置硅化物膜。
图18中，在伪区域DR上残留着氧化硅膜OX2，因此，氧化硅膜OX2作为硅化物保护膜起作用，在伪区域DR的伪栅电极D2的上表面上不形成硅化物膜，而在晶体管区域TR之中，在SOI层3的露出面即源/漏区SD上以及栅电极GT的上表面上分别形成硅化物膜SS与GS。
接着，在图19所示的工序中，将配置了氧化硅膜OX2的区域成为开口部OP8的光刻胶掩模RM8作成图案，用光刻胶掩模RM8将氧化硅膜OX2以干蚀刻除去。还有，光刻胶掩模RM8至少使伪区域DR上形成开口部OP8地作成图案。
接着，除去光刻胶掩模RM8之后，在图20所示的工序中，在SOI衬底SB的整个面上，例如用CVD法沉积层间绝缘膜4之后，在晶体管区域TR中形成贯通层间绝缘膜4而达到硅化物膜SS的接触孔CH。
之后，用传统的方法，在接触孔CH内填埋导体层，形成接触部CP1，并且，在层间绝缘膜4上形成与接触部CP1相连的布线WL1和与螺旋形电感器SI(图2)电连接的布线WL后，在层间绝缘膜4上例如用CVD法沉积层间绝缘膜5。然后，在形成贯通层间绝缘膜5达到布线WL的接触部CP之后，可通过在层间绝缘膜5上形成螺旋形电感器SI，得到图2所示的半导体装置100。
(D.作用效果)
依据上述说明的本发明的实施例的半导体装置100，在形成沟槽隔离绝缘膜时的CMP处理过程中，在螺旋形电感器SI下方的SOI衬底SB上存在多个伪活性层D1，可防止因CMP处理导致的表面凹陷的发生。
并且，在栅长0.1μm以下的半导体装置中，可明显看出在螺旋形电感器下方区域的周围，栅电极的尺寸因部位不同而异的现象。据认为这是由于在螺旋形电感器下方的宽广区域内均无栅电极的图案时，其周围的栅电极层的蚀刻率与其它部分的蚀刻率不同而导致，但在半导体装置100中，在螺旋形电感器SI下方的SOI衬底SB上配置着多个伪栅电极D2，因此，能够防止在形成栅电极时的蚀刻率在螺旋形电感器SI下方区域(即伪区域)的周围和其它部分上的不同，并能防止出现栅电极的尺寸因部位不同而异的情况。
并且，如用图8、12说明的那样，在伪活性层D1上，防止了阱注入、沟道注入、LDD注入及源/漏注入时有杂质离子被注入的情况，因此，伪活性层D1的电阻被保持在当初的SOI层3原先的高电阻，可有效断开导致感应损耗的涡流的路径，因此能够抑制Q值的减少。
并且，伪活性层D1的配置图案与伪栅电极D2的配置图案大致相同，由于在伪活性层D1上方使伪栅电极D2正确地重叠，可防止在伪活性层D1上形成硅化物膜。
因此，在不降低伪活性层D1的电阻的情况下，能够有效地断开导致感应损耗的涡流的路径，故可抑制Q值的减少。
再有，如用图10说明的那样，由于在伪栅电极D2上防止了栅注入时有杂质离子被注入的情况，所以伪栅电极D2的电阻保持在当初的不掺杂的多晶硅层PS原来的高电阻，能够有效地断开导致感应损耗的涡流的路径，故可抑制Q值的减少。
并且，如用图15～图18说明的那样，由于防止了在伪栅电极D2上面形成硅化物膜，所以在不降低伪栅电极D2的电阻的情况下，可有效地断开导致感应损耗的涡流的路径，故可抑制Q值的减少。
(E.变形例)
在以上说明的本发明的实施例的半导体装置100中，如图2所示，伪活性层D1的配置图案和伪栅电极D2的配置图案大致相同，并示出在伪活性层D1上方使伪栅电极D2正确重叠地配置的结构，但不一定非要采用这样的结构。
就是说，如图21所示的半导体装置100A那样，可使伪活性层D1的配置图案和伪栅电极D2的配置图案不完全一致，并在伪活性层D1的上方不使伪栅电极D2正确重叠地、设有使伪栅电极D2只覆盖伪活性层D1的一部分的部分或未在伪活性层D1上方配置伪栅电极D2的部分。另外，伪栅电极D2的平面形状可与伪活性层D1的平面形状不同。
还有，也与半导体装置100一样，在半导体装置100A中进行LDD注入、扩展注入、源/漏注入以及罩注入等中的任意杂质注入时，防止了对伪活性层D1注入杂质离子，并且，防止了在栅注入中对伪栅电极D2注入杂质离子。
但是，在半导体装置100A中，由于伪活性层D1有未被伪栅电极D2覆盖的部分，在形成硅化物膜时，要注意使得露出的伪活性层D1的表面上不形成硅化物膜。
具体地说，如图22所示，对SOI衬底SB的整个面上，例如用CVD法沉积氧化硅膜OX2，并以氧化硅膜OX3覆盖栅电极GT、侧壁绝缘膜GW、伪栅电极D2、伪侧壁绝缘膜DW与露出的伪活性层D1的表面。还有，可以形成氮化硅膜来取代氧化硅膜OX3，也可形成氧化硅膜和氮化硅膜的两层膜。
接着，在图23所示的工序中，将在晶体管区域TR中使形成硅化物膜的区域成为开口部OP9的光刻胶掩模RM9作成图案。还有，光刻胶掩模RM9至少覆盖伪区域DR地作成图案。
然后，以光刻胶掩模RM9为掩模，用干蚀刻法除去未被光刻胶掩模RM9覆盖的氧化硅膜OX3。这时，至少在伪区域DR中氧化硅膜OX3不被除去而残留。
接着，除去光刻胶掩模RM9之后，在未被氧化硅膜OX3覆盖的硅层与多晶硅层的表面上形成硅化物膜。然后，除去氧化硅膜OX3，得到图24所示的结构。
图24中示出在晶体管区域TR中，在SOI层3的露出面即源/漏区SD上和栅电极GT的上表面上分别形成硅化物膜SS与GS，在伪区域DR的伪栅电极D2的上表面上和露出的伪活性层D1的表面上未形成硅化物膜的结构。
如半导体装置100A那样，即使在伪活性层D1上方伪栅电极D2未被正确重叠，并使伪活性层D1露出，只要能防止在伪活性层D1的露出表面上形成硅化物膜就不会有问题。
就是说，伪活性层D1的配置、伪栅电极D2的配置均通过采用计算机的自动配置布线来进行，但两者的配置规则不同，因此会发生在伪活性层D1上方伪栅电极D2未被正确重叠的情况。但是，只要能够防止在伪活性层D1的露出表面上形成硅化物膜的情况，就可防止伪活性层D1的电阻下降，进而能有效地断开因伪活性层D1导致的感应损耗的涡流的路径，因此，能够维持抑制Q值的减少的性能。
(发明效果)
依据本发明的半导体装置，由于在电感元件下方的SOI层的主面内设有互相独立的多个伪活性层，例如在形成隔离绝缘膜时的CMP处理过程中，通过多个伪活性层的存在可防止因CMP处理导致的表面凹陷的发生。并且，在电感元件下方的SOI层的主面上设有互相独立的多个伪栅电极，因此，可防止在形成MOS晶体管的栅电极时的蚀刻率在伪区域的周围和其它部分上不同，并可防止栅电极的尺寸因部位不同而异的情况。
Claims (7)
1.一种半导体装置，其特征在于设有：
包含成为基底的衬底部、配置于该衬底部上的埋入氧化膜及配置于该埋入氧化膜上的SOI层的SOI衬底，
配置于所述SOI层上方的电感元件，
配置于所述SOI衬底上的MOS晶体管，
配置于所述电感元件下方的第1区域的所述SOI层的主面内而与互相独立的多个外部电隔离的第1活性层，以及
配置于所述第1区域的所述SOI层的所述主面上的与互相独立的多个外部电隔离的第1栅电极。
2.如权利要求1所述的半导体装置，其特征在于：
所述多个第1栅电极与所述第1活性层的配置图案大体上一致，并在所述第1活性层的上方使所述第1栅电极重叠地配置。
3.如权利要求1所述的半导体装置，其特征在于：
所述多个第1活性层的各个第1活性层由从所述SOI层表面通过贯通所述SOI层而达到所述埋入氧化膜地配置的隔离绝缘膜相互隔开，它们由电隔离的所述SOI层构成。
4.如权利要求1所述的半导体装置，其特征在于：
所述多个第1栅电极为防止对所述MOS晶体管导入杂质而形成。
5.如权利要求4所述的半导体装置，其特征在于：
防止了在所述多个第1栅电极的表面上配置硅化物膜。
6.如权利要求1所述的半导体装置，其特征在于：
所述多个第1活性层为防止对所述MOS晶体管导入杂质而形成。
7.如权利要求6所述的半导体装置，其特征在于：
防止了在所述多个第1活性层的表面上配置硅化物膜。
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Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705937B1 (ko) * | 2003-12-19 | 2007-04-11 | 에스티마이크로일렉트로닉스 엔.브이. | 실리콘 질화막의 스트레스를 방지 및 완충하는 패드구조를 구비한 반도체 장치 |
| US7663205B2 (en) * | 2004-08-03 | 2010-02-16 | Samsung Electronics Co., Ltd. | Integrated circuit devices including a dummy gate structure below a passive electronic element |
| US20060286756A1 (en) * | 2005-06-20 | 2006-12-21 | Chien-Wei Chen | Semiconductor process and method for reducing parasitic capacitance |
| US7264986B2 (en) | 2005-09-30 | 2007-09-04 | Freescale Semiconductor, Inc. | Microelectronic assembly and method for forming the same |
| US7425485B2 (en) | 2005-09-30 | 2008-09-16 | Freescale Semiconductor, Inc. | Method for forming microelectronic assembly |
| JP2007165558A (ja) * | 2005-12-13 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2008251812A (ja) * | 2007-03-30 | 2008-10-16 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8860544B2 (en) * | 2007-06-26 | 2014-10-14 | Mediatek Inc. | Integrated inductor |
| KR100883036B1 (ko) * | 2007-07-25 | 2009-02-09 | 주식회사 동부하이텍 | 반도체 소자용 인덕터 및 그 제조 방법 |
| KR100889556B1 (ko) | 2007-08-31 | 2009-03-23 | 주식회사 동부하이텍 | 반도체 소자의 인덕터 및 그 제조방법 |
| US8183628B2 (en) | 2007-10-29 | 2012-05-22 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor structure and method of fabricating the semiconductor structure |
| US8378425B2 (en) * | 2008-01-29 | 2013-02-19 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor storage device |
| JP5317343B2 (ja) | 2009-04-28 | 2013-10-16 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8598650B2 (en) * | 2008-01-29 | 2013-12-03 | Unisantis Electronics Singapore Pte Ltd. | Semiconductor device and production method therefor |
| US8106479B1 (en) * | 2008-10-01 | 2012-01-31 | Qualcomm Atheros, Inc. | Patterned capacitor ground shield for inductor in an integrated circuit |
| US7935549B2 (en) | 2008-12-09 | 2011-05-03 | Renesas Electronics Corporation | Seminconductor device |
| CN101894861A (zh) * | 2009-05-22 | 2010-11-24 | 联发科技股份有限公司 | 半导体装置 |
| US20100295150A1 (en) * | 2009-05-22 | 2010-11-25 | Chan Kuei-Ti | Semiconductor device with oxide define dummy feature |
| US20110133308A1 (en) * | 2009-05-22 | 2011-06-09 | Chan Kuei-Ti | Semiconductor device with oxide define pattern |
| US8089126B2 (en) * | 2009-07-22 | 2012-01-03 | International Business Machines Corporation | Method and structures for improving substrate loss and linearity in SOI substrates |
| JP4987926B2 (ja) * | 2009-09-16 | 2012-08-01 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| JP5356970B2 (ja) * | 2009-10-01 | 2013-12-04 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
| KR20110100738A (ko) * | 2010-03-05 | 2011-09-15 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| CN102334189B (zh) | 2010-03-08 | 2013-11-06 | 新加坡优尼山帝斯电子私人有限公司 | 固体摄像器件 |
| US8487357B2 (en) | 2010-03-12 | 2013-07-16 | Unisantis Electronics Singapore Pte Ltd. | Solid state imaging device having high sensitivity and high pixel density |
| CN102214640A (zh) * | 2010-04-08 | 2011-10-12 | 联发科技股份有限公司 | 半导体装置 |
| JP5449026B2 (ja) * | 2010-05-24 | 2014-03-19 | パナソニック株式会社 | 半導体装置及びその製造方法 |
| JP5066590B2 (ja) | 2010-06-09 | 2012-11-07 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置とその製造方法 |
| JP5087655B2 (ja) | 2010-06-15 | 2012-12-05 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置及びその製造方法 |
| US8575717B2 (en) * | 2011-04-20 | 2013-11-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit device and method of manufacturing the same |
| US8564034B2 (en) | 2011-09-08 | 2013-10-22 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| US8669601B2 (en) | 2011-09-15 | 2014-03-11 | Unisantis Electronics Singapore Pte. Ltd. | Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor |
| JP5890156B2 (ja) * | 2011-11-24 | 2016-03-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8772175B2 (en) | 2011-12-19 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8916478B2 (en) | 2011-12-19 | 2014-12-23 | Unisantis Electronics Singapore Pte. Ltd. | Method for manufacturing semiconductor device and semiconductor device |
| US8748938B2 (en) | 2012-02-20 | 2014-06-10 | Unisantis Electronics Singapore Pte. Ltd. | Solid-state imaging device |
| JP6262060B2 (ja) * | 2014-04-03 | 2018-01-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP6291359B2 (ja) * | 2014-06-05 | 2018-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN107658288B (zh) * | 2014-11-21 | 2020-02-07 | 威锋电子股份有限公司 | 集成电路装置 |
| CN104392992B (zh) * | 2014-12-05 | 2017-04-19 | 中国科学院上海微系统与信息技术研究所 | 一种基于soi的硅控整流器esd保护器件结构 |
| US10044390B2 (en) * | 2016-07-21 | 2018-08-07 | Qualcomm Incorporated | Glass substrate including passive-on-glass device and semiconductor die |
| JP2018026475A (ja) * | 2016-08-10 | 2018-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN109411465B (zh) * | 2017-08-17 | 2022-04-15 | 联华电子股份有限公司 | 半导体结构及虚拟图案布局的设计方法 |
| US10867912B2 (en) | 2019-01-15 | 2020-12-15 | Globalfoundries Inc. | Dummy fill scheme for use with passive devices |
| WO2021044814A1 (ja) * | 2019-09-05 | 2021-03-11 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US20220254868A1 (en) * | 2021-02-09 | 2022-08-11 | Mediatek Inc. | Asymmetric 8-shaped inductor and corresponding switched capacitor array |
| US20230069734A1 (en) * | 2021-08-31 | 2023-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method of fabricating the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742091A (en) * | 1995-07-12 | 1998-04-21 | National Semiconductor Corporation | Semiconductor device having a passive device formed over one or more deep trenches |
| US6326673B1 (en) * | 1998-08-07 | 2001-12-04 | Windbond Electronics Corp. | Method and structure of manufacturing a high-Q inductor with an air trench |
| JP2002110908A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | スパイラルインダクタおよびこれを備える半導体集積回路装置の製造方法 |
| US6452249B1 (en) * | 2000-04-19 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Inductor with patterned ground shield |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3638778B2 (ja) * | 1997-03-31 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| JP4698793B2 (ja) * | 2000-04-03 | 2011-06-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4969715B2 (ja) * | 2000-06-06 | 2012-07-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US6373121B1 (en) * | 2001-03-23 | 2002-04-16 | United Microelectronics Corp. | Silicon chip built-in inductor structure |
| JP3898025B2 (ja) * | 2001-10-19 | 2007-03-28 | Ｎｅｃエレクトロニクス株式会社 | 集積回路及びその製造方法 |
| JP4355128B2 (ja) * | 2002-07-04 | 2009-10-28 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US6638844B1 (en) * | 2002-07-29 | 2003-10-28 | Chartered Semiconductor Manufacturing Ltd. | Method of reducing substrate coupling/noise for radio frequency CMOS (RFCMOS) components in semiconductor technology by backside trench and fill |
| US7057241B2 (en) * | 2002-12-20 | 2006-06-06 | Exar Corporation | Reverse-biased P/N wells isolating a CMOS inductor from the substrate |
-
2003
- 2003-07-15 JP JP2003197106A patent/JP4651920B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-21 TW TW093117914A patent/TWI279907B/zh not_active IP Right Cessation
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- 2004-07-15 CN CNB2004100544191A patent/CN100350618C/zh not_active Expired - Fee Related
-
2007
- 2007-02-14 US US11/705,748 patent/US7332793B2/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742091A (en) * | 1995-07-12 | 1998-04-21 | National Semiconductor Corporation | Semiconductor device having a passive device formed over one or more deep trenches |
| US6326673B1 (en) * | 1998-08-07 | 2001-12-04 | Windbond Electronics Corp. | Method and structure of manufacturing a high-Q inductor with an air trench |
| US6452249B1 (en) * | 2000-04-19 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Inductor with patterned ground shield |
| JP2002110908A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | スパイラルインダクタおよびこれを備える半導体集積回路装置の製造方法 |
Also Published As
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