WO2023286432A1 - 半導体装置 - Google Patents

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WO2023286432A1
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semiconductor chip
semiconductor device
conductive plate
outer edge
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隆 齊藤
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富士電機株式会社
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    • H01L2924/3512—Cracking

Definitions

  • the present invention relates to a semiconductor device (semiconductor module) containing a power semiconductor chip.
  • Power semiconductor chips are used, for example, as switching elements for power conversion.
  • semiconductor chips In a semiconductor module incorporating a power semiconductor chip, the semiconductor chip is bonded onto an insulated circuit board using a bonding layer made of solder or the like.
  • bonding technology using a sintered material using metal particles such as silver (Ag) as a bonding layer has been advanced.
  • Patent Documents 1 to 3 disclose a sintered material layer in which the outer peripheries of both bonding interfaces with the conductive plate and the semiconductor chip are arranged inside the outer perimeter of the semiconductor chip in plan view.
  • Patent Document 4 discloses a power semiconductor device in which the porosity of the metal sintered body near the side portions of the power semiconductor element is lower than the porosity of the portion near the center. ing.
  • Patent Document 5 an intermediate portion in the thickness direction at the outer peripheral side portion of the outer region from the cross-sectional portion formed at the position of the distance corresponding to the thickness of the porous metal layer toward the inside from the side surface of the porous metal layer and the ratio of the porosity of the center side excluding the outer peripheral side portion is 1.10 to 1.60.
  • Patent Document 6 discloses a power module in which a portion corresponding to the peripheral edge of a semiconductor element is bonded with a bonding material having a low Young's modulus, and the central portion of the semiconductor element is bonded with a sinterable metal bonding material. , a sinterable metal bonding material that is basically the same as the sinterable metal bonding material arranged in the center of the semiconductor element, and that the density of the contained metal material is lower than that in the center. It is Patent Document 7 discloses that a second sintered pattern, a third metal particle paste, and a first sintered pattern are arranged between a substrate and a semiconductor element, and these are joined by heating. there is
  • Patent Document 8 discloses a method of printing a sintering paste on a substrate or on the underside of a die.
  • the bonding layer includes a first bonding layer formed inside from the end of the semiconductor element and a second bonding layer formed inside from the end of the semiconductor element and outside the first bonding layer. and a bonding layer, wherein the second bonding layer is formed using a sinterable metal bonding material having a smaller particle size than the first bonding layer.
  • a conventional semiconductor module using a bonding layer made of solder deteriorated and the semiconductor module was destroyed due to an increase in thermal resistance, resulting in a short but stable life.
  • the bonding layer made of the sintered material is less likely to deteriorate, and other parts deteriorate before the bonding layer, resulting in sudden destruction of the semiconductor module. easy. For this reason, although the life is longer than when a bonding layer made of solder is used, there is a problem that the life varies.
  • One aspect of the present invention includes (a) a conductive plate having a main surface, (b) a semiconductor chip arranged to face the main surface of the conductive plate, and (c) arranged between the conductive plate and the semiconductor chip. and a bonding layer having a porous sintered material, wherein the first outer edge of the bonding interface between the bonding layer and the conductive plate is inside the outer periphery of the semiconductor chip, and the bonding layer and the semiconductor chip are bonded.
  • the gist is to be located inside the second outer edge of the interface.
  • the present invention it is possible to provide a semiconductor device that uses a bonding layer made of a sintered material and that can prevent variations in life.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment
  • FIG. FIG. 3 is a sectional view seen from the AA direction of FIG. 2
  • FIG. 4 is a cross-sectional view of a semiconductor device according to a comparative example
  • It is an initial cross-sectional image of a semiconductor device according to a comparative example. It is a cross-sectional image after the reliability test of the semiconductor device according to the comparative example.
  • FIG. 10 is a schematic diagram following FIG. 9 of the manufacturing method of the semiconductor device according to the first embodiment;
  • FIG. 11 is a schematic diagram following FIG. 10 of the manufacturing method of the semiconductor device according to the first embodiment;
  • FIG. 12 is a schematic diagram following FIG. 11 of the manufacturing method of the semiconductor device according to the first embodiment;
  • FIG. 13 is a schematic diagram following FIG. 12 of the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 10 is a schematic diagram following FIG. 9 of the manufacturing method of the semiconductor device according to the first embodiment;
  • FIG. 11 is a schematic diagram following FIG. 10 of the manufacturing method of the semiconductor device according to the first embodiment;
  • FIG. 12 is a schematic diagram following FIG. 11
  • FIG. 5 is a cross-sectional view of a semiconductor device according to a second embodiment
  • FIG. 11 is a cross-sectional view of a semiconductor device according to a third embodiment
  • It is a cross-sectional view of a semiconductor device according to a fourth embodiment. It is the schematic of the manufacturing method of the semiconductor device which concerns on 4th Embodiment.
  • FIG. 18 is a schematic diagram subsequent to FIG. 17 of the method for manufacturing a semiconductor device according to the fourth embodiment
  • FIG. 19 is a schematic diagram subsequent to FIG. 18 of the method for manufacturing a semiconductor device according to the fourth embodiment;
  • the first to fourth embodiments will be described below with reference to the drawings.
  • the same or similar parts are denoted by the same or similar reference numerals, and overlapping descriptions are omitted.
  • the drawings are schematic, and the relationship between the thickness and the planar dimensions, the ratio of the thickness of each layer, and the like may differ from the actual ones.
  • portions having different dimensional relationships and ratios may also be included between drawings.
  • the first to fourth embodiments shown below are examples of apparatuses and methods for embodying the technical idea of the present invention. The shape, structure, arrangement, etc. are not specified as follows.
  • the semiconductor device semiconductor module
  • the semiconductor device includes an insulating circuit board 1, a semiconductor chip 3 arranged to face the main surface (upper surface) of the insulating circuit board 1, and an insulating chip 3.
  • a bonding layer 2a having a porous sintered material arranged between the circuit board 1 and the semiconductor chip 3 is provided.
  • the insulating circuit board 1 may be, for example, a direct copper bonding (DCB) board, an active brazing (AMB) board, or the like.
  • the insulating circuit board 1 includes an insulating plate 10, conductive plates (circuit boards) 11a and 11b arranged on the upper surface of the insulating plate 10, and a conductive plate (radiating plate) 12 arranged on the lower surface of the insulating plate 10.
  • the insulating plate 10 is composed of, for example, a ceramic substrate made of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), or the like, or a resin insulating substrate using a polymer material or the like.
  • the conductive plates 11a and 11b and the conductive plate 12 are made of conductive foil such as copper (Cu) or aluminum (Al).
  • the sintered material forming the bonding layer 2a is, for example, a metal particle paste (a conductive paste) in which metal particles such as gold (Au), silver (Ag), or copper (Cu) are dispersed in an organic component. paste) or a sheet-like bonding material containing metal particles can be used, and the conductive paste or the sheet-like bonding material is sintered.
  • Metal particles have fine particle diameters of several nanometers to several micrometers.
  • silver (Ag)-based sintered materials can be joined at low temperatures and have the same melting point as Ag after joining. can get.
  • the semiconductor chip 3 is arranged facing the main surface (upper surface) of the conductive plate 11a.
  • the semiconductor chip 3 for example, an insulated gate bipolar transistor (IGBT), a field effect transistor (FET), a static induction (SI) thyristor, a gate turn-off (GTO) thyristor, a freewheeling diode (FWD), etc.
  • IGBT insulated gate bipolar transistor
  • FET field effect transistor
  • SI static induction
  • GTO gate turn-off
  • FWD freewheeling diode
  • the semiconductor chip 3 may be composed of, for example, a silicon (Si) substrate, or a compound semiconductor substrate made of a wide bandgap semiconductor such as silicon carbide (SiC), gallium nitride (GaN), or gallium oxide (Ga 2 O 3 ).
  • a lower surface electrode made of gold (Au) or the like of the semiconductor chip 3 is bonded to the conductive plate 11a via the bonding layer 2a.
  • Au gold
  • FIG. 1 the number of semiconductor chips can be appropriately set according to the current capacity of the semiconductor module, and two or more semiconductor chips may be provided.
  • a case 5 made of an insulating material such as resin is arranged so as to surround the outer periphery of the insulating circuit board 1 and the semiconductor chip 3 .
  • the inside of the case 5 is filled with a sealing member 7 for sealing the bonding layer 2 a and the semiconductor chip 3 .
  • a sealing member 7 for example, an insulating material such as silicone gel or thermosetting resin can be used.
  • External terminals 4 a and 4 b are fixed to the case 5 .
  • the semiconductor chip 3, conductive plates 11a, 11b, and external terminals 4a, 4b are electrically connected to each other through bonding wires 6a, 6b, 6c.
  • a heat dissipation base 8 made of metal such as copper (Cu) is provided on the lower surface side of the insulating circuit board 1 via a bonding layer 2b.
  • a radiation fin 9 made of a metal such as copper (Cu) is provided on the lower surface side of the radiation base 8 via a bonding layer 2c.
  • a bonding layer 2b and 2c for example, a sintered material, solder, or thermal interface material (TIM) can be used.
  • the bonding layers 2b and 2c may be made of the same material as the bonding layer 2a, or may be made of a different material.
  • FIG. 2 shows a plan view of the conductive plate 11a and the semiconductor chip 3 of the insulating circuit board 1 shown in FIG.
  • the semiconductor chip 3 has a rectangular planar pattern.
  • the size of the semiconductor chip 3 is, for example, about 5 mm ⁇ 5 mm, but is not limited to this.
  • the bonding layer 2a has a rectangular planar pattern.
  • the outer edge of the bonding layer 2 a on the upper surface side (semiconductor chip 3 side) is located outside the outer periphery of the semiconductor chip 3 .
  • the outer edge of the bonding layer 2 a on the upper surface side (semiconductor chip 3 side) may coincide with the outer periphery of the semiconductor chip 3 or may be positioned inside the outer periphery of the semiconductor chip 3 .
  • FIG. 3 is a cross-sectional view of the semiconductor chip 3 cut along a diagonal as seen from the AA direction in FIG.
  • the bonding layer 2a has a substantially trapezoidal (tapered) cross-sectional shape in which the upper base on the upper surface side (semiconductor chip 3 side) is longer than the lower base on the lower surface side (conductive plate 11a side).
  • FIG. 3 illustrates the case where the side surface of the bonding layer 2a is straight, the side surface of the bonding layer 2a may be curved outwardly or inwardly.
  • the surface of the bonding layer 2a on the conductive plate 11a side may be a curved surface that protrudes toward the conductive plate 11a on the surface outside the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a.
  • the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is a triple point where the bonding layer 2a, the conductive plate 11a and the sealing member 7 are in contact.
  • the width W1 of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is narrower than the width W2 of the bonding interface 22 between the bonding layer 2a and the semiconductor chip 3 .
  • the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is schematically shown by a dashed line.
  • the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is located inside the outer periphery of the semiconductor chip 3 and the bonding interface 22 between the bonding layer 2a and the semiconductor chip 3. Located inside the outer edge.
  • stress concentration portions P1 and P2 are formed at the positions of the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a. Cracks are likely to occur starting from the stress concentration portions P1 and P2, and the generated cracks gradually propagate toward the center of the bonding layer 2a, increasing thermal resistance and destroying the semiconductor device.
  • the stress concentration portions P1 and P2 correspond to the outer edges (indicated by dashed lines) of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a. Cracks are likely to occur from the four corners of the pattern.
  • the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is positioned inside the outer periphery of the semiconductor chip 3 and at the bonding interface between the bonding layer 2a and the semiconductor chip 3. 22, stress concentration portions P1 and P2 are formed at the outer edge of the joint interface 21, and cracks are actively generated starting from the stress concentration portions P1 and P2.
  • the distance D1 between the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a and the outer edge of the bonding interface 22 between the bonding layer 2a and the semiconductor chip 3 is, for example, approximately 5 ⁇ m or more and 50 ⁇ m or less, but is not limited thereto. .
  • the thickness T1 of the bonding layer 2a is, for example, about 10 ⁇ m or more and 50 ⁇ m or less, but is not limited to this.
  • the distance D1 is about 1/2500 or more and 1/50 or less of the diagonal length of the plane pattern of the semiconductor chip 3, and 1/1250 or more and 1/50 or less of the thickness T1 of the bonding layer 2a. However, it can be appropriately adjusted according to the type of the bonding layer 2a, the thickness T1 of the bonding layer 2a, the size of the semiconductor chip 3, and the like, and is not limited to this.
  • the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a enters the inside of the semiconductor chip 3.
  • the distance D1 increases, the stress concentrated on the stress concentration portions P1 and P2 increases. It becomes easy to generate the crack which used as the starting point. Therefore, by adjusting the distance D1, it is possible to control the occurrence of cracks originating from the stress concentration portions P1 and P2, thereby controlling the life of the semiconductor device.
  • the distance D2 is, for example, about 1 ⁇ m or more and 30 ⁇ m or less, but is not limited to this.
  • a portion of the bonding layer 2a protruding outside the outer periphery of the semiconductor chip 3 may be omitted.
  • the portion of the bonding layer 2a protruding outside the outer periphery of the semiconductor chip 3 may be removed by air blowing, washing, or the like.
  • the outer edge of the bonding layer 2 a on the upper surface side may coincide with the outer periphery of the semiconductor chip 3 or may be positioned inside the outer periphery of the semiconductor chip 3 .
  • the sintered material forming the bonding layer 2a is porous and has voids (pores) between the metal particles.
  • the void ratio between the metal particles in the region of the bonding layer 2a located inside the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is the inner side of the outer edge of the bonding interface 22 between the bonding layer 2a and the semiconductor chip 3, Moreover, it is higher than the porosity between the metal particles in the region of the bonding layer 2a located outside the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a.
  • the portion of the bonding layer 2a located inside the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is located inside the outer edge of the bonding interface 22 between the bonding layer 2a and the semiconductor chip 3 and the bonding layer 2a. Cracks are more likely to occur than the portion of the bonding layer 2a located outside the outer edge of the bonding interface 21 between the conductive plate 11a and the conductive plate 11a, and furthermore, the generated cracks are more likely to propagate, thereby facilitating destruction of the semiconductor device.
  • the bonding layer 2d is made of a sintered material, it has a longer life than when it is made of solder.
  • the bonding layer 2d has high heat resistance and high reliability, it does not become a rate-determining part of the life. may be destroyed. Therefore, in the semiconductor device according to the comparative example, the life varies, and it is likely to lead to a serious failure. Therefore, as a failure mode, it is desirable that the deterioration (cracking) of the bonding layer progresses gradually and the semiconductor device is destroyed due to an increase in thermal resistance and the like, as in the case of conventional solder.
  • the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is positioned inside the outer periphery of the semiconductor chip 3 and between the bonding layer 2a and the semiconductor chip. 3, cracks are actively generated starting from the stress concentration portions P1 and P2 of the bonding layer 2a, and the life of the bonding layer 2a is rate-determined. be able to. Therefore, although the life of the semiconductor device is shorter than that of the semiconductor device according to the comparative example, it is possible to extend the life of the semiconductor device as compared with the solder, while preventing variations in the life of the semiconductor device.
  • the width W2 of the bonding interface 22 between the bonding layer 2a and the semiconductor chip 3 is wider than the width W1 of the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a, the heat from the semiconductor chip 3 is efficiently transferred. It is possible to dissipate heat and prevent the end of the semiconductor chip 3 from being damaged.
  • FIG. 5 is a cross-sectional image of the semiconductor device according to the comparative example before the power cycle test
  • FIG. 6 is a cross-sectional image of the semiconductor device according to the comparative example after the power cycle test.
  • FIG. 6 in the semiconductor device according to the comparative example, no deterioration (cracking) was observed in the bonding layer 2d after the power cycle test, and the bonding layer 2d was destroyed due to deterioration in portions other than the bonding layer 2d.
  • FIG. 7 is a cross-sectional image of the semiconductor device according to the first embodiment before the power cycle test
  • FIG. 8 is a cross-sectional image of the semiconductor device according to the first embodiment after the power cycle test.
  • a crack occurs from the stress concentration portion P1 of the bonding layer 2a after the power cycle test, and the crack gradually propagates toward the center of the bonding layer 2a. and destroyed due to an increase in thermal resistance.
  • FIG. 9 a manufacturing method (assembling method) of the semiconductor device according to the first embodiment will be described with reference to FIGS. 9 to 12.
  • FIG. 9 the rubber sheet 32 is placed on the upper surface of the pedestal 31, and the sintered sheet 2, which is a sheet-like sintered material, is placed on the upper surface of the rubber sheet 32.
  • the semiconductor chip 3 is sucked by the suction portion 34 of the mounter head 33 so that the lower surface of the semiconductor chip 3 faces the upper surface of the sintered sheet 2 .
  • the lower surface of the semiconductor chip 3 is pressed against the sintered sheet 2 by lowering the mounter head 33 .
  • the stress concentrates on the edges of the lower surface of the semiconductor chip 3, so that the sintered sheet 2 on the edge side of the lower surface of the semiconductor chip 3 is compressed, and the sintered sheet 2 on the center side of the lower surface of the semiconductor chip 3 is compressed. thinner than Therefore, the porosity of the relatively thin portion of the sintered sheet 2 on the edge side is lower than the porosity of the relatively thick portion of the sintered sheet 2 on the central side.
  • the bonding layer 2a has a relatively thick center side and a relatively thin edge side.
  • an insulating circuit board 1 is prepared.
  • the conductive plate 11b shown in FIG. 1 is omitted.
  • a plurality of semiconductor chips 3 each having a bonding layer 2a formed thereon are mounted on the conductive plate 11a of the insulating circuit board 1 using a carrier or the like.
  • FIG. 12 shows a plurality of semiconductor chips 3 each having a bonding layer 2a formed thereon, only one semiconductor chip 3 having a bonding layer 2a formed thereon as shown in FIG. 1 may be mounted.
  • the semiconductor chip 3 is pressed from the upper surface side by a pressure member 41 made of silicon (Si) rubber or the like attached to a mold 42 of a press device.
  • a sintering reaction is caused in the bonding layer 2a.
  • the pressure is set to about 1 MPa to 60 MPa
  • the heating temperature is set to about 150° C. to 350° C.
  • the heating time is set to about 1 minute to 5 minutes.
  • the insulating circuit board 1 and the semiconductor chip 3 are bonded via the bonding layer 2a.
  • the case 5 is arranged around the insulating circuit board 1 and the semiconductor chip 3, the insulating circuit board 1, the semiconductor chip 3 and the external terminals 4a and 4b are connected by bonding wires 6a, 6b, 6c, etc., and the sealing member 7 is
  • the semiconductor device according to the first embodiment is completed by a normal process such as sealing with .
  • the method for manufacturing a semiconductor device according to the first embodiment it is possible to realize a semiconductor device that can prevent variations in life by using the bonding layer 2a made of a sintered material.
  • the paste bonding layer 2a may be applied so that the center side is relatively thick and the end side is relatively thin.
  • the case where the rubber sheet 32 is placed on the upper surface of the pedestal 31 is exemplified. good too.
  • the bonding layer 2a that is relatively thick on the center side and relatively thin on the edge side can be transferred.
  • the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is inside the outer periphery of the semiconductor chip 3, and the bonding layer 2a and the semiconductor chip are separated from each other.
  • 3 is the same as the configuration of the semiconductor device according to the first embodiment shown in FIG.
  • the outer edge of the bonding layer 2a on the upper surface side (semiconductor chip 3 side) coincides with the outer periphery of the semiconductor chip 3
  • the bonding interface 22 between the bonding layer 2a and the semiconductor chip 3 differs from the configuration of the semiconductor device according to the first embodiment in that it coincides with the outer edge of .
  • the rest of the configuration of the semiconductor device according to the second embodiment is the same as the configuration of the semiconductor device according to the first embodiment, so redundant description will be omitted.
  • the semiconductor device according to the second embodiment can be realized by the same procedure as the method for manufacturing the semiconductor device according to the first embodiment.
  • cracks are intentionally caused by actively generating cracks starting from the stress concentration portions P1 and P2 of the bonding layer 2a. Since it can be destroyed, it is possible to prevent variations in the lifetime of the semiconductor device. Furthermore, since the outer edge of the bonding interface 22 between the bonding layer 2a and the semiconductor chip 3 coincides with the outer periphery of the semiconductor chip 3, the portion of the bonding layer 2a protruding outside the outer periphery of the semiconductor chip 3 can be prevented from coming off. can be done.
  • the outer edge of the bonding interface 21 between the bonding layer 2a and the conductive plate 11a is inside the outer periphery of the semiconductor chip 3, and the bonding layer 2a and the semiconductor chip are separated from each other.
  • 3 is the same as the configuration of the semiconductor device according to the first embodiment shown in FIG.
  • the outer edge of the bonding layer 2a on the upper surface side is located inside the outer periphery of the semiconductor chip 3, and the bonding layer 2a and the semiconductor chip 3 are separated from each other. It differs from the configuration of the semiconductor device according to the first embodiment in that it coincides with the outer edge of the bonding interface 22 .
  • the rest of the configuration of the semiconductor device according to the third embodiment is the same as the configuration of the semiconductor device according to the first embodiment, so redundant description will be omitted.
  • the semiconductor device according to the third embodiment can be realized by the same procedure as the method for manufacturing the semiconductor device according to the first embodiment.
  • cracks are intentionally caused by actively generating cracks starting from the stress concentration portions P1 and P2 of the bonding layer 2a. Since it can be destroyed, it is possible to prevent variations in the lifetime of the semiconductor device. Furthermore, since the outer edge of the bonding interface 22 between the bonding layer 2a and the semiconductor chip 3 is located inside the outer periphery of the semiconductor chip 3, the projecting portion of the bonding layer 2a that projects outside the outer periphery of the semiconductor chip 3 can be prevented from falling off.
  • the outer edge of the bonding interface 23 between the bonding layers (2e, 2f) made of sintered material and the conductive plate 11a is positioned inside the outer periphery of the semiconductor chip 3. and located inside the outer edge of the bonding interface 24 between the semiconductor chip 3 and the bonding layers (2e, 2f) is the same as the configuration of the semiconductor device according to the first embodiment shown in FIG.
  • the bonding layers (2e, 2f) are composed of the first bonding layer (lower bonding layer) 2e bonded to the conductive plate 11a, the lower bonding layer 2e, and the semiconductor chip 3.
  • the configuration of the semiconductor device differs from that of the semiconductor device according to the first embodiment in that it has a two-layer structure having a second bonding layer (upper bonding layer) 2f that bonds the .
  • Each of the lower bonding layer 2e and the upper bonding layer 2f is made of a paste-like or sheet-like sintered material, like the bonding layer 2a of the semiconductor device according to the first embodiment.
  • the lower bonding layer 2e and the upper bonding layer 2f may be made of the same material, or may be made of different materials.
  • the thickness of the lower bonding layer 2e may be the same as the thickness of the upper bonding layer 2f, thinner than the upper bonding layer 2f, or thicker than the upper bonding layer 2f.
  • the outer edge of the bonding interface 23 between the lower bonding layer 2e and the conductive plate 11a is located inside the outer edge of the bonding interface 24 between the semiconductor chip 3 and the upper bonding layer 2f. Therefore, stress concentration portions P3 and P4 are formed at the positions of the outer edge of the bonding interface 23 between the lower bonding layer 2e and the conductive plate 11a.
  • Other configurations of the semiconductor device according to the fourth embodiment are the same as those of the semiconductor device according to the first embodiment, and redundant description will be omitted.
  • the stress concentration portions P3 and P4 of the lower bonding layer 2e of the bonding layers (2e and 2f) are actively applied as starting points. Since it is possible to intentionally break the semiconductor device by causing cracks to occur, it is possible to prevent variations in the life of the semiconductor device.
  • FIG. 17 a paste-like upper bonding layer 2f is evenly applied to the lower surface of the semiconductor chip 3 by screen printing or the like, and then the upper bonding layer 2f is dried.
  • the upper bonding layer 2f may be formed flat on the lower surface of the semiconductor chip 3 by transferring a sintered sheet.
  • the upper bonding layer 2 f may be formed in advance on the lower surface of the semiconductor wafer before the semiconductor wafer is diced to form the semiconductor chips 3 .
  • a paste-like lower bonding layer 2e is applied to the upper surface of the conductive plate 11a of the insulated circuit board 1 by screen printing or the like in an area smaller than that of the upper bonding layer 2f.
  • the side bonding layer 2e is dried.
  • a lower bonding layer 2e made of a sintered sheet may be mounted on the upper surface of the conductive plate 11a of the insulated circuit board 1.
  • the upper bonding layer 2f formed on the lower surface of the semiconductor chip 3 shown in FIG. By applying pressure and heating, the insulating circuit board 1 and the semiconductor chip 3 are bonded via the bonding layers (2e, 2f).
  • Other procedures of the method for manufacturing the semiconductor device according to the fourth embodiment are the same as those for the method for manufacturing the semiconductor device according to the first embodiment, so redundant description will be omitted.
  • the bonding layers (2e, 2f) have a two-layer structure including the lower bonding layer 2e and the upper bonding layer 2f.
  • a laminated structure of the above sintered materials may be used.
  • the bonding layer has a three-layer structure, after forming the lower bonding layer 2e on the upper surface of the conductive plate 11a of the insulated circuit board 1, the area is larger than the area of the lower bonding layer 2e and the upper bonding layer 2f on the upper surface of the lower bonding layer 2e.
  • the outer periphery of the upper bonding layer 2f is configured to match the outer periphery of the semiconductor chip 3 and the outer periphery of the bonding interface 24 between the semiconductor chip 3 and the upper bonding layer 2f.
  • the outer periphery of the upper bonding layer 2f may be located inside the outer periphery of the semiconductor chip 3 and coincide with the outer edge of the bonding interface 24 between the semiconductor chip 3 and the upper bonding layer 2f.
  • the outer periphery of the upper bonding layer 2 f may protrude beyond the outer periphery of the semiconductor chip 3 .
  • the configuration in which the semiconductor chip 3 is connected via the bonding wires 6a, 6b, and 6c has been exemplified, but it is not limited to this.
  • the present invention can be applied to a semiconductor device having a configuration in which an implant substrate having pin-shaped post electrodes inserted into a printed circuit board is provided above the semiconductor chip 3 and the semiconductor chip 3 and the post electrodes are connected.
  • the configurations disclosed in the first to fourth embodiments can be appropriately combined within a range that does not cause contradiction.
  • the present invention naturally includes various embodiments and the like that are not described here. Therefore, the technical scope of the present invention is defined only by the matters specifying the invention according to the valid scope of claims based on the above description.

Abstract

焼結材からなる接合層を使用した半導体装置において、寿命のばらつきを防止可能な半導体装置置を提供する。主面を有する導電板（１１ａ）と、導電板（１１ａ）の主面に対向して配置された半導体チップ（３）と、導電板（１１ａ）と半導体チップ（３）との間に配置された多孔性の焼結材を有する接合層（２ａ）とを備え、接合層（２ａ）と導電板（１１ａ）との接合界面（２１）の第１外縁が、半導体チップ（３）の外周よりも内側で、且つ接合層（２ａ）と半導体チップ（３）との接合界面（２２）の第２外縁よりも内側に位置する。

Description

半導体装置
　本発明は、パワー半導体チップを内蔵する半導体装置（半導体モジュール）に関する。
　パワー半導体チップ（以下、単に「半導体チップ」という。）は、例えば電力変換用のスイッチング素子として用いられている。パワー半導体チップを内蔵する半導体モジュールでは、はんだ等からなる接合層を用いて半導体チップを絶縁回路基板上に接合する。近年は、高耐熱性、高放熱性、高信頼性等を目的として、銀（Ａｇ）等の金属粒子を用いた焼結材を接合層として用いる接合技術の研究開発が進められている。
　特許文献１～３には、平面視で導電板及び半導体チップとの両接合界面の外周が、半導体チップの外周よりも内側に配置された焼結材層が開示されている。特許文献４には、金属焼結体のうち、電力用半導体素子の側部に近い部分の空隙率が、中央に近い部分の空隙率よりも低くなるように構成した電力用半導体装置が開示されている。特許文献５には、多孔質状金属層の側面から内側に向かって多孔質状金属層の厚みに相当する距離の位置に形成される断面部より外方領域の外周側部位における厚み方向中間部の空隙率と、外周側部位を除いた中心側の空隙率の比が１．１０～１．６０である接続構造体が開示されている。
　特許文献６には、半導体素子の周縁部に対応した部分はヤング率の低い接合材で、半導体素子の中心部では焼結性金属接合材で接合されているパワーモジュールが開示され、周縁部材は、半導体素子の中央部に配置される焼結性金属接合材と基本的に同じ焼結性金属接合材であって含有する金属材料の密度を中央部のものより小さくした場合を含むことが開示されている。特許文献７には、基板と半導体素子の間に、第２の焼結パターン、第３の金属粒子ペースト、第１の焼結パターンが配置され、加熱してこれらを接合することが開示されている。
　特許文献８には、基板上又はダイの下面に焼結ペーストを印刷する方法が開示されている。特許文献９には、接合層が、半導体素子の端部から内側に形成された第１の接合層と、半導体素子の端部から内側、且つ第１の接合層より外側に形成された第２の接合層とを含み、第２の接合層は第１の接合層より粒子径の小さい焼結性金属接合材料を用いて形成されたことが開示されている。
特開２０１５－１５３９６６号公報 特開２０１５－９５５４０号公報 国際公開第２０１２／１２１３５５号 特開２０１５－２１６１６０号公報 国際公開第２０１４／１２９６２６号 特開２０１５－１７７１８２号公報 特開２０１２－９７０３号公報 米国特許第１０５３５６２８号明細書 特許第６３９９９０６号明細書
　はんだからなる接合層を使用した従来の半導体モジュールでは、はんだからなる接合層が劣化し、熱抵抗の上昇により半導体モジュールが破壊されていたため、低寿命であるが、安定した寿命が得られていた。しかしながら、焼結材からなる接合層を使用した半導体モジュールでは、焼結材からなる接合層が劣化し難く、接合層よりも先に他の部分が劣化することにより半導体モジュールが突発的に破壊され易い。このため、はんだからなる接合層を使用した場合よりも長寿命であるものの、寿命がばらつくという課題がある。
　上記課題に鑑み、本発明は、焼結材からなる接合層を使用した半導体装置において、寿命のばらつきを防止可能な半導体装置を提供することを目的とする。
　本発明の一態様は、（ａ）主面を有する導電板と、（ｂ）導電板の主面に対向して配置された半導体チップと、（ｃ）導電板と半導体チップとの間に配置された多孔性の焼結材を有する接合層と、を備え、接合層と導電板との接合界面の第１外縁が、半導体チップの外周よりも内側で、且つ接合層と半導体チップとの接合界面の第２外縁よりも内側に位置することを要旨とする。
　本発明によれば、焼結材からなる接合層を使用した半導体装置において、寿命のばらつきを防止可能な半導体装置を提供することができる。
第１実施形態に係る半導体装置の断面図である。 第１実施形態に係る半導体装置の平面図である。 図２のＡ－Ａ方向から見た断面図である。 比較例に係る半導体装置の断面図である。 比較例に係る半導体装置の初期の断面画像である。 比較例に係る半導体装置の信頼性試験後の断面画像である。 第１実施形態に係る半導体装置の初期の断面画像である。 第１実施形態に係る半導体装置の信頼性試験後の断面画像である。 第１実施形態に係る半導体装置の製造方法の概略図である。 第１実施形態に係る半導体装置の製造方法の図９に引き続く概略図である。 第１実施形態に係る半導体装置の製造方法の図１０に引き続く概略図である。 第１実施形態に係る半導体装置の製造方法の図１１に引き続く概略図である。 第１実施形態に係る半導体装置の製造方法の図１２に引き続く概略図である。 第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の製造方法の概略図である。 第４実施形態に係る半導体装置の製造方法の図１７に引き続く概略図である。 第４実施形態に係る半導体装置の製造方法の図１８に引き続く概略図である。
　以下、図面を参照して、第１～第４実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す第１～第４実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　（第１実施形態）
　第１実施形態に係る半導体装置（半導体モジュール）は、図１に示すように、絶縁回路基板１と、絶縁回路基板１の主面（上面）に対向して配置された半導体チップ３と、絶縁回路基板１と半導体チップ３との間に配置された多孔性の焼結材を有する接合層２ａを備える。
　絶縁回路基板１は、例えば直接銅接合（ＤＣＢ）基板や活性ろう付け（ＡＭＢ）基板等であってもよい。絶縁回路基板１は、絶縁板１０と、絶縁板１０の上面に配置された導電板（回路板）１１ａ，１１ｂと、絶縁板１０の下面に配置された導電板（放熱板）１２とを備える。絶縁板１０は、例えば酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等からなるセラミクス基板や、高分子材料等を用いた樹脂絶縁基板で構成されている。導電板１１ａ，１１ｂ及び導電板１２は、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の導体箔で構成されている。
　接合層２ａを構成する焼結材は、例えば、金（Ａｕ）、銀（Ａｇ）又は銅（Ｃｕ）等の金属粒子が有機成分中に分散されてペースト状となった金属粒子ペースト（導電性ペースト）や、金属粒子を含有するシート状の接合材が使用可能であり、それらの導電性ペーストやシート状の接合材を焼結することにより構成されている。金属粒子は、数ｎｍ～数μｍ程度の微細な粒子径を有する。例えば銀（Ａｇ）系の焼結材は、低温で接合可能で、接合後はＡｇと同じ融点になるという特徴から、接合温度を上げずに、耐熱性が高く、高信頼性の接合層が得られる。
　半導体チップ３は、導電板１１ａの主面（上面）に対向して配置されている。半導体チップ３としては、例えば絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、電界効果トランジスタ（ＦＥＴ）、静電誘導（ＳＩ）サイリスタ、ゲートターンオフ（ＧＴＯ）サイリスタ、還流ダイオード（ＦＷＤ）等が採用可能である。半導体チップ３は、例えばシリコン（Ｓｉ）基板で構成してもよく、或いは炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）等のワイドバンドギャップ半導体からなる化合物半導体基板で構成してもよい。半導体チップ３の金（Ａｕ）等からなる下面電極が、接合層２ａを介して導電板１１ａと接合されている。図１では１個の半導体チップ３を例示するが、半導体チップの数は、半導体モジュールの電流容量等に応じて適宜設定可能であり、２個以上の半導体チップを有していてもよい。
　絶縁回路基板１及び半導体チップ３の外周を囲むように、樹脂等の絶縁材料からなるケース５が配置されている。ケース５の内側には、接合層２ａ及び半導体チップ３を封止する封止部材７が充填されている。封止部材７としては、例えばシリコーンゲルや熱硬化性樹脂等の絶縁材料が使用可能である。ケース５には外部端子４ａ，４ｂが固定されている。半導体チップ３、導電板１１ａ，１１ｂ及び外部端子４ａ，４ｂは、ボンディングワイヤ６ａ，６ｂ，６ｃを介して互いに電気的に接続されている。
　絶縁回路基板１の下面側には、接合層２ｂを介して、銅（Ｃｕ）等の金属からなる放熱ベース８が設けられている。放熱ベース８の下面側には、接合層２ｃを介して、銅（Ｃｕ）等の金属からなる放熱フィン９が設けられている。接合層２ｂ，２ｃとしては、例えば焼結材又ははんだ、熱界面材料（Thermal Interface Material；ＴＩＭ）が使用可能である。接合層２ｂ，２ｃは、接合層２ａと同一材料で構成されてもよく、異なる材料で構成されてもよい。
　図２は、図１に示した絶縁回路基板１の導電板１１ａ及び半導体チップ３の平面図を示す。図２に示すように、半導体チップ３は矩形の平面パターンを有する。半導体チップ３のサイズは、例えば５ｍｍ×５ｍｍ程度であるが、これに限定されない。接合層２ａは、矩形の平面パターンを有する。接合層２ａの上面側（半導体チップ３側）の外縁は、半導体チップ３の外周よりも外側に位置している。なお、接合層２ａの上面側（半導体チップ３側）の外縁は、半導体チップ３の外周と一致してもよく、或いは半導体チップ３の外周よりも内側に位置してもよい。
　図３は、図２のＡ－Ａ方向から見た、半導体チップ３を対角線で切断した断面図である。図３に示すように、接合層２ａは、上面側（半導体チップ３側）の上底が下面側（導電板１１ａ側）の下底よりも長い略台形（テーパー型）の断面形状を有する。図３では、接合層２ａの側面が直線である場合を例示するが、接合層２ａの側面は外側又は内側に凸の曲面であってもよい。例えば、接合層２ａの導電板１１ａ側の表面は、接合層２ａと導電板１１ａとの接合界面２１の外縁より外側の表面において導電板１１ａ側に凸の曲面であってよい。接合層２ａと導電板１１ａとの接合界面２１の外縁は、接合層２ａ、導電板１１ａおよび封止部材７が接する三重点になっている。接合層２ａと導電板１１ａとの接合界面２１の幅Ｗ１は、接合層２ａと半導体チップ３との接合界面２２の幅Ｗ２よりも狭い。接合層２ａと半導体チップ３との接合界面２２の外縁は、半導体チップ３の外周と一致している。図２には、接合層２ａと導電板１１ａとの接合界面２１を破線で模式的に示している。
　図１～図３に示すように、接合層２ａと導電板１１ａとの接合界面２１の外縁は、半導体チップ３の外周よりも内側で、且つ接合層２ａと半導体チップ３との接合界面２２の外縁よりも内側に位置する。これにより、接合層２ａと導電板１１ａとの接合界面２１の外縁の位置に応力集中部Ｐ１，Ｐ２が形成されている。この応力集中部Ｐ１，Ｐ２を起点として亀裂が発生し易く、発生した亀裂は接合層２ａの中心側に向かって徐々に進展し、熱抵抗が上昇して半導体装置が破壊される。応力集中部Ｐ１，Ｐ２は、図２に示した平面パターンにおいては、接合層２ａと導電板１１ａとの接合界面２１の外縁（破線で図示）に対応しており、特に接合界面２１がなす矩形パターンの４角の位置から亀裂が発生し易い。
　即ち、第１実施形態に係る半導体装置では、接合層２ａと導電板１１ａとの接合界面２１の外縁を、半導体チップ３の外周よりも内側で、且つ接合層２ａと半導体チップ３との接合界面２２の外縁よりも内側に位置する構成とすることにより、接合界面２１の外縁に応力集中部Ｐ１，Ｐ２を形成し、応力集中部Ｐ１，Ｐ２を起点として積極的に亀裂を発生させる。これにより、接合層２ａで寿命を律速させて、半導体装置を意図的に破壊することにより、半導体装置の寿命のばらつきを防止することができる。
　接合層２ａと導電板１１ａとの接合界面２１の外縁と、接合層２ａと半導体チップ３との接合界面２２の外縁との距離Ｄ１は例えば５μｍ以上、５０μｍ以下程度であるが、これに限定されない。接合層２ａの厚さＴ１は例えば１０μｍ以上、５０μｍ以下程度であるが、これに限定されない。距離Ｄ１は、半導体チップ３の平面パターンの対角線の長さに対して１／２５００以上、１／５０以下程度であり、接合層２ａの厚さＴ１に対して１／１２５０以上、１／５０以下程度であるが、接合層２ａの種類、接合層２ａの厚さＴ１、半導体チップ３のサイズ等に応じて適宜調整可能であり、これに限定されない。
　接合層２ａと導電板１１ａとの接合界面２１の外縁が半導体チップ３の内側へ入り込み、距離Ｄ１が大きくなるほど、応力集中部Ｐ１，Ｐ２に集中する応力が増大し、応力集中部Ｐ１，Ｐ２を起点とした亀裂を発生し易くなる。このため、距離Ｄ１を調整することにより、応力集中部Ｐ１，Ｐ２を起点とした亀裂の発生を制御することができ、ひいては半導体装置の寿命を制御することができる。
　接合層２ａの上面側（半導体チップ３側）の外縁は、半導体チップ３の外周よりも距離Ｄ２だけ外側に突出している。距離Ｄ２は例えば１μｍ以上、３０μｍ以下程度であるが、これに限定されない。半導体チップ３の外周よりも外側に突出した接合層２ａの部分はなくてもよい。例えば、接合層２ａを焼結させる前に、エアブローや洗浄等により、半導体チップ３の外周よりも外側に突出した接合層２ａの部分を除去してもよい。この場合、接合層２ａの上面側（半導体チップ３側）の外縁が、半導体チップ３の外周と一致してもよく、或いは半導体チップ３の外周よりも内側に位置してもよい。
　接合層２ａを構成する焼結材は多孔性であり、金属粒子間に空隙（孔）を有する。接合層２ａと導電板１１ａとの接合界面２１の外縁より内側に位置する接合層２ａの領域における金属粒子間の空隙率は、接合層２ａと半導体チップ３との接合界面２２の外縁より内側、かつ接合層２ａと導電板１１ａとの接合界面２１の外縁より外側に位置する接合層２ａの領域における金属粒子間の空隙率より高い。このため、接合層２ａと導電板１１ａとの接合界面２１の外縁より内側に位置する接合層２ａの部分は、接合層２ａと半導体チップ３との接合界面２２の外縁より内側、かつ接合層２ａと導電板１１ａとの接合界面２１の外縁より外側に位置する接合層２ａの部分よりも亀裂が発生し易く、更には発生した亀裂が進展し易く、半導体装置の破壊を促進することができる。
　＜比較例＞
　ここで、比較例に係る半導体装置を説明する。比較例に係る半導体装置は、図４に示すように、焼結材からなる接合層２ｄの下面側（導電板１１ａ側）の外周が半導体チップ３の外周よりも外側に位置すると共に、接合層２ｄが半導体チップ３の側面の下部に接し、接合層２ｄの側面が末広がりとなる点が、図３に示した第１実施形態に係る半導体装置の構成と異なる。
　比較例に係る半導体装置では、接合層２ｄが焼結材で構成されるため、はんだで構成された場合よりも長寿命となる。しかしながら、接合層２ｄは高耐熱性、高信頼性であるため、寿命を律速する部分とはならず、接合層２ｄ以外の例えば半導体チップ３や絶縁回路基板１の割れ等により、半導体装置が突発的に破壊される場合がある。そのため、比較例に係る半導体装置では、寿命がばらつき、重大な故障にもつながりやすい。そのため、故障モードとしては、従来のはんだと同様に、接合層の劣化（亀裂）が徐々に進行し、熱抵抗等の上昇により、半導体装置が破壊される形であることが望ましい。
　これに対して、第１実施形態に係る半導体装置によれば、接合層２ａと導電板１１ａとの接合界面２１の外縁を、半導体チップ３の外周よりも内側で、且つ接合層２ａと半導体チップ３との接合界面２２の外縁よりも内側に位置する構成とすることにより、接合層２ａの応力集中部Ｐ１，Ｐ２を起点として積極的に亀裂を発生させて、接合層２ａで寿命を律速することができる。よって、比較例に係る半導体装置と比較して短寿命となるものの、はんだと比較して長寿命化を図りつつ、半導体装置の寿命のばらつきを防止することができる。
　更に、接合層２ａと半導体チップ３との接合界面２２の幅Ｗ２が、接合層２ａと導電板１１ａとの接合界面２１の外縁の幅Ｗ１よりも広いため、半導体チップ３からの熱を効率よく放熱することができると共に、半導体チップ３の端部の破損を防止することができる。
　＜実施例＞
　次に、図３に示した第１実施形態に係る半導体装置、及び図４に示した比較例に係る半導体装置を作製し、信頼性試験であるパワーサイクル試験を実施した。図５は、比較例に係る半導体装置のパワーサイクル試験前の断面画像であり、図６は、比較例に係る半導体装置のパワーサイクル試験後の断面画像である。図６に示すように、比較例に係る半導体装置では、パワーサイクル試験後の接合層２ｄに劣化（亀裂）は観察されず、接合層２ｄ以外の箇所の劣化により破壊した。
　一方、図７は、第１実施形態に係る半導体装置のパワーサイクル試験前の断面画像であり、図８は、第１実施形態に係る半導体装置のパワーサイクル試験後の断面画像である。図８に示すように、第１実施形態に係る半導体装置では、パワーサイクル試験後の接合層２ａの応力集中部Ｐ１から亀裂が発生し、亀裂が接合層２ａの中心側に向かって徐々に進展し、熱抵抗の上昇により破壊した。
　＜半導体装置の製造方法＞
　次に、図９～図１２を参照して、第１実施形態に係る半導体装置の製造方法（組立方法）を説明する。まず、図９に示すように、台座３１の上面にゴムシート３２を載置し、ゴムシート３２の上面にシート状の焼結材である焼結シート２を載置する。そして、マウンタヘッド３３の吸着部３４により半導体チップ３を吸着し、半導体チップ３の下面を焼結シート２の上面に対向させる。
　次に、図１０に示すように、マウンタヘッド３３を下降させることにより半導体チップ３の下面を焼結シート２に押し付ける。この際、半導体チップ３の下面の端部に応力が集中することで、半導体チップ３の下面の端部側の焼結シート２が圧縮され、半導体チップ３の下面の中央側の焼結シート２よりも薄くなる。このため、焼結シート２の端部側の相対的に薄い部分の空隙率は、焼結シート２の中央側の相対的に厚い部分の空隙率より低くなる。なお、半導体チップ３の下面を焼結シート２に押し付ける際に、焼結シート２を転写し易くなるように、加熱及び加圧を行ってもよい。
　次に、図１１に示すように、マウンタヘッド３３を上昇させることにより、焼結シート２の一部が切り取られ、焼結シート２の一部からなる接合層２ａが半導体チップ３の下面に転写される。接合層２ａは、中央側が相対的に厚く、端部側が相対的に薄い形状を有する。
　次に、図１２に示すように、絶縁回路基板１を用意する。図１２に示す絶縁回路基板１では、図１に示した導電板１１ｂを省略している。そして、搬送機等を用いて、接合層２ａがそれぞれ形成された複数の半導体チップ３を、絶縁回路基板１の導電板１１ａ上に搭載する。図１２では接合層２ａがそれぞれ形成された複数の半導体チップ３を示すが、図１に示すように接合層２ａが形成された１個の半導体チップ３のみを搭載してもよい。
　次に、図１３に示すように、プレス装置の金型４２に取付けたシリコン（Ｓｉ）ゴム等からなる加圧部４１により半導体チップ３の上面側から加圧する。半導体チップ３が加圧された状態で加熱することにより、接合層２ａに焼結反応を生じさせる。例えば、加圧力が１ＭＰａ以上、６０ＭＰａ以下程度、加熱温度が１５０℃以上、３５０℃以下程度、加熱時間が１分以上、５分以下程度に設定される。この結果、絶縁回路基板１と半導体チップ３とが接合層２ａを介して接合する。
　その後、絶縁回路基板１及び半導体チップ３の周囲にケース５を配置し、ボンディングワイヤ６ａ，６ｂ，６ｃ等で絶縁回路基板１、半導体チップ３及び外部端子４ａ，４ｂを接続し、封止部材７で封止する等の通常のプロセスにより、第１実施形態に係る半導体装置が完成する。
　第１実施形態に係る半導体装置の製造方法によれば、焼結材からなる接合層２ａを用いて、寿命のばらつきを防止することができる半導体装置を実現可能となる。
　また、上述した第１実施形態に係る半導体装置の製造方法では、半導体チップ３の下面に焼結シート２の一部を転写する場合を例示したが、スクリーン印刷等により、半導体チップ３の下面に、中央側が相対的に厚く、端部側が相対的に薄くなるようにペースト状の接合層２ａを塗布してもよい。
　また、上述した第１実施形態に係る半導体装置の製造方法では、台座３１の上面にゴムシート３２を載置した場合を例示したが、ゴムシート３２を使用せず、台座３１に凹部を設けてもよい。この場合、凹部に焼結シート２を載置して半導体チップ３の下面を押し付けることで、中央側が相対的に厚く、端部側が相対的に薄い接合層２ａを転写することができる。
　（第２実施形態）
　第２実施形態に係る半導体装置は、図１４に示すように、接合層２ａと導電板１１ａとの接合界面２１の外縁が、半導体チップ３の外周よりも内側で、且つ接合層２ａと半導体チップ３との接合界面２２の外縁よりも内側に位置する点は、図３に示した第１実施形態に係る半導体装置の構成と同様である。しかし、第２実施形態に係る半導体装置は、接合層２ａの上面側（半導体チップ３側）の外縁が、半導体チップ３の外周と一致し、且つ接合層２ａと半導体チップ３との接合界面２２の外縁と一致する点が、第１実施形態に係る半導体装置の構成と異なる。
　第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。第２実施形態に係る半導体装置は、第１実施形態に係る半導体装置の製造方法と同様の手順で実現可能である。
　第２実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の構成と同様に、接合層２ａの応力集中部Ｐ１，Ｐ２を起点として積極的に亀裂を発生させて意図的に破壊することができるため、半導体装置の寿命のばらつきを防止することができる。更に、接合層２ａと半導体チップ３との接合界面２２の外縁が、半導体チップ３の外周と一致するので、接合層２ａが半導体チップ３の外周よりも外側に突出した部分の脱落を防止することができる。
　（第３実施形態）
　第３実施形態に係る半導体装置は、図１５に示すように、接合層２ａと導電板１１ａとの接合界面２１の外縁が、半導体チップ３の外周よりも内側で、且つ接合層２ａと半導体チップ３との接合界面２２の外縁よりも内側に位置する点は、図３に示した第１実施形態に係る半導体装置の構成と同様である。しかし、第３実施形態に係る半導体装置は、接合層２ａの上面側（半導体チップ３側）の外縁が、半導体チップ３の外周よりも内側に位置し、且つ接合層２ａと半導体チップ３との接合界面２２の外縁と一致する点が、第１実施形態に係る半導体装置の構成と異なる。
　第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。第３実施形態に係る半導体装置は、第１実施形態に係る半導体装置の製造方法と同様の手順で実現可能である。
　第３実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の構成と同様に、接合層２ａの応力集中部Ｐ１，Ｐ２を起点として積極的に亀裂を発生させて意図的に破壊することができるため、半導体装置の寿命のばらつきを防止することができる。更に、接合層２ａと半導体チップ３との接合界面２２の外縁が、半導体チップ３の外周よりも内側に位置するので、接合層２ａが半導体チップ３の外周よりも外側に突出した場合の突出部分の脱落を防止することができる。
　（第４実施形態）
　第４実施形態に係る半導体装置は、図１６に示すように、焼結材からなる接合層（２ｅ，２ｆ）と導電板１１ａとの接合界面２３の外縁が、半導体チップ３の外周よりも内側で、且つ半導体チップ３と接合層（２ｅ，２ｆ）との接合界面２４の外縁よりも内側に位置する点は、図３に示した第１実施形態に係る半導体装置の構成と同様である。しかし、第４実施形態に係る半導体装置は、接合層（２ｅ，２ｆ）が、導電板１１ａと接合する第１接合層（下側接合層）２ｅと、下側接合層２ｅと半導体チップ３とを接合する第２接合層（上側接合層）２ｆとを有する２層構造で構成されている点が、第１実施形態に係る半導体装置の構成と異なる。
　下側接合層２ｅ及び上側接合層２ｆのそれぞれは、第１実施形態に係る半導体装置の接合層２ａと同様に、ペースト状又はシート状等の焼結材で構成されている。下側接合層２ｅ及び上側接合層２ｆは、互いに同一材料で構成されてもよく、異なる材料で構成されてもよい。下側接合層２ｅの厚さは、上側接合層２ｆの厚さと同一でもよく、上側接合層２ｆの厚さよりも薄くてもよく、上側接合層２ｆの厚さよりも厚くてもよい。
　下側接合層２ｅと導電板１１ａとの接合界面２３の外縁が、半導体チップ３と上側接合層２ｆとの接合界面２４の外縁よりも内側に位置する。このため、下側接合層２ｅと導電板１１ａとの接合界面２３の外縁の位置に応力集中部Ｐ３，Ｐ４が形成されている。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置の構成と同様であるので、重複した説明を省略する。
　第４実施形態に係る半導体装置によれば、第１実施形態に係る半導体装置の構成と同様に、接合層（２ｅ，２ｆ）の下側接合層２ｅの応力集中部Ｐ３，Ｐ４を起点として積極的に亀裂を発生させて、半導体装置を意図的に破壊することができるため、半導体装置の寿命のばらつきを防止することができる。
　次に、図１７～図１９を参照して、第４実施形態に係る半導体装置の製造方法の一例を説明する。まず、図１７に示すように、スクリーン印刷等により、半導体チップ３の下面にペースト状の上側接合層２ｆを平坦に塗布し、その後、上側接合層２ｆを乾燥させる。或いは、焼結シートの転写により、半導体チップ３の下面に上側接合層２ｆを平坦に形成してもよい。また、上側接合層２ｆは、半導体ウェハをダイシングして半導体チップ３とする前に、半導体ウェハの下面に予め形成してもよい。
　一方、図１８に示すように、スクリーン印刷等により、絶縁回路基板１の導電板１１ａの上面に、上側接合層２ｆよりも小さい面積でペースト状の下側接合層２ｅを塗布し、その後、下側接合層２ｅを乾燥させる。或いは、絶縁回路基板１の導電板１１ａの上面に、焼結シートからなる下側接合層２ｅを搭載してもよい。
　次に、図１９に示すように、図１８に示した半導体チップ３の下面に形成された上側接合層２ｆと、絶縁回路基板１の上面に形成された下側接合層２ｅとを張り合わせ、加圧及び加熱することにより、絶縁回路基板１と半導体チップ３とを接合層（２ｅ，２ｆ）を介して接合する。第４実施形態に係る半導体装置の製造方法の他の手順は、第１実施形態に係る半導体装置の製造方法と同様であるので、重複した説明を省略する。
　なお、第４実施形態に係る半導体装置として、接合層（２ｅ，２ｆ）が、下側接合層２ｅ及び上側接合層２ｆを有する２層構造からなる構成を例示したが、接合層は、３層以上の焼結材の積層構造であってもよい。例えば接合層が３層構造である場合には、絶縁回路基板１の導電板１１ａの上面に下側接合層２ｅを形成した後、下側接合層２ｅの面積よりも大きく、且つ上側接合層２ｆの面積より小さい第３接合層（中間接合層）を、下側接合層２ｅの上面に形成すればよい。
　また、第４実施形態に係る半導体装置として、上側接合層２ｆの外周が、半導体チップ３の外周と一致し、且つ半導体チップ３と上側接合層２ｆとの接合界面２４の外縁と一致する構成を例示したが、上側接合層２ｆの外周が、半導体チップ３の外周よりも内側に位置し、且つ半導体チップ３と上側接合層２ｆとの接合界面２４の外縁と一致してもよい。また、上側接合層２ｆの外周が半導体チップ３の外周と一致する構成を例示したが、上側接合層２ｆの外周は半導体チップ３の外周よりも外側に突出していてもよい。
　（その他の実施形態）
　上記のように、本発明は第１～第４実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　例えば、第１～第４実施形態に係る半導体装置として、半導体チップ３をボンディングワイヤ６ａ，６ｂ，６ｃを介して接続する構成を例示したが、これに限定されない。例えば、半導体チップ３の上方に、プリント基板にピン状のポスト電極が挿入されたインプラント基板を設け、半導体チップ３とポスト電極とを接続した構成の半導体装置にも適用可能である。
　また、第１～第４実施形態がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１…絶縁回路基板
２…焼結シート
２ａ，２ｂ，２ｃ，２ｄ…接合層
２ｅ…下側接合層
２ｆ…上側接合層
３…半導体チップ
４ａ，４ｂ…外部端子
５…ケース
６ａ，６ｂ，６ｃ…ボンディングワイヤ
７…封止部材
８…放熱ベース
９…放熱フィン
１０…絶縁板
１１ａ，１１ｂ…導電板
１２…導電板
２１，２２，２３，２４…接合界面
３１…台座
３２…ゴムシート
３３…マウンタヘッド
３４…吸着部
４１…加圧部
４２…金型
Ｐ１，Ｐ２，Ｐ３，Ｐ４…応力集中部

Claims (9)

  1. 　主面を有する導電板と、
    　前記導電板の前記主面に対向して配置された半導体チップと、
    　前記導電板と前記半導体チップとの間に配置された多孔性の焼結材を有する接合層と、
    　を備え、
    　前記接合層と前記導電板との接合界面の第１外縁が、前記半導体チップの外周よりも内側で、且つ前記接合層と前記半導体チップとの接合界面の第２外縁よりも内側に位置することを特徴とする半導体装置。
  2. 　前記接合層の前記半導体チップ側の外縁は、前記半導体チップの外周よりも外側に突出することを特徴とする請求項１に記載の半導体装置。
  3. 　前記接合層の前記半導体チップ側の外縁は、前記半導体チップの外周と一致することを特徴とする請求項１に記載の半導体装置。
  4. 　前記接合層の前記半導体チップ側の外縁は、前記半導体チップの外周よりも内側に位置することを特徴とする請求項１に記載の半導体装置。
  5. 　前記接合層の前記導電板側の表面は、前記第１外縁より外側の前記表面において前記導電板側に凸の曲面である請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記第１外縁の位置に応力集中部が形成されていることを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
  7. 　前記第１外縁より内側の前記接合層の空隙率は、前記第２外縁より内側かつ前記第１外縁より外側の前記接合層の空隙率より高いことを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
  8. 　前記接合層は、
    　前記導電板と接合する第１接合層と、
    　前記第１接合層と前記半導体チップとを接合する第２接合層と、
    　を備えることを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
  9. 　前記半導体チップ及び前記接合層を封止する封止部材を更に備え、前記第１外縁が前記接合層、前記導電板および前記封止部材が接する三重点になっていることを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
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