DE112022000219T5 - Halbleitervorrichtung - Google Patents

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semiconductor device
bonding
semiconductor
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Takashi Saito
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Fuji Electric Co Ltd
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Abstract

Es wird eine Halbleitervorrichtung bereitgestellt, die eine Bondschicht umfasst, die aus Sintermaterial hergestellt ist und eine Konfiguration aufweist, die in der Lage ist, eine Variation in der Lebensdauer zu vermeiden. Die Halbleitervorrichtung umfasst eine leitfähige Platte (11a) mit einer Hauptfläche, einen Halbleiterchip (3), der derart aufgebracht ist, dass er der Hauptfläche der leitfähigen Platte (11a) entgegengesetzt ist, und eine Bondschicht (2a), die poröses Sintermaterial enthält und zwischen der leitfähigen Platte (11a) und dem Halbleiterchip (3) angeordnet ist, wobei sich eine erste Außenkante einer Bondgrenzfläche (21) zwischen der Bondschicht (2a) und der leitfähigen Platte (11a) auf der Innenseite eines Außenumfangs des Halbleiterchips (3) und auf der Innenseite einer zweiten Außenkante einer Bondgrenzfläche (22) zwischen der Bondschicht (2a) und dem Halbleiterchip (3) befindet.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung (ein Halbleitermodul), die mit Leistungshalbleiterchips ausgestattet ist.
  • STAND DER TECHNIK
  • Leistungshalbleiterchips (im Folgenden einfach als „Halbleiterchips“ bezeichnet) werden typischerweise als Schaltelemente für Leistungsumwandlung verwendet. Ein mit einem solchen Leistungshalbleiterchip ausgestattetes Halbleitermodul weist eine Struktur auf, bei welcher der Halbleiterchip mittels einer aus Lot hergestellten Bondschicht an ein isoliertes Schaltungssubstrat gebondet ist. Die Forschung und Entwicklung bezüglich Bondtechnologie, bei der Sintermaterial einschließlich Metallpartikel wie Silber (Ag) für Bondschichten verwendet wird, ist in den letzten Jahren gewachsen, um eine hohe Wärmebeständigkeit, Wärmeabgabeleistung und Zuverlässigkeit zu erreichen.
  • Die Patentliteratur 1 bis Patentliteratur 3 offenbaren jeweils eine Sintermaterialschicht, die Bondgrenzflächen mit einer leitfähigen Platte und einem Halbleiterchip aufweist, wobei ein Außenumfang der entsprechenden Bondgrenzflächen in einer Draufsicht auf der Innenseite des Außenumfangs des Halbleiterchips angeordnet ist. Die Patentliteratur 4 offenbart eine Leistungshalbleitervorrichtung, die derart konfiguriert ist, dass sie einen metallischen Sinterkörper umfasst, der an einer Position nahe einer seitlichen Seite eines Leistungshalbleiterelements eine geringere Porosität aufweist als an einer Position nahe der Mitte des Leistungshalbleiterelements. Die Patentliteratur 5 offenbart eine Verbindungsstruktur, bei der ein Verhältnis einer Porosität eines Zwischenabschnitts in der Dickenrichtung eines Außenumfangsseitenteils einer Region, die weiter nach außen gerichtet ist als ein Querschnittsteil, der an einer Position mit einem Abstand, welcher der Dicke der porösen Metallschicht von der Seitenfläche der porösen Metallschicht nach innen entspricht, gebildet ist, zu der Porosität einer Mittelseite nach Ausschluss des Außenumfangsseitenteils in einen Bereich von 1,10 bis 1,60 fällt.
  • Die Patentliteratur 6 offenbart ein Leistungsmodul einschließlich eines Teils, der einer Umfangskante eines Halbleiterelements entspricht und eine Struktur aufweist, die mittels eines Bondmaterials mit einem niedrigen Elastizitätsmodul gebondet ist, und eines mittleren Teils, der eine Struktur aufweist, die mittels eines Sintermetallbondmaterials gebondet ist, wobei das Material an der Umfangskante im Wesentlichen das gleiche ist wie das Sintermetallbondmaterial, das im mittleren Teil des Halbleiterelements verwendet wird, aber ein Metallmaterial mit einer geringeren Dichte, als das im mittleren Teil des Halbleiterelements verwendete umfasst. Die Patentliteratur 7 offenbart eine Struktur, die ein erstes Sintermuster, ein zweites Sintermuster und eine dritte Metallpartikelpaste umfasst, wobei das zweite Sintermuster, die dritte Metallpartikelpaste und das erste Sintermuster in dieser Reihenfolge zwischen einem Substrat und einem Halbleiterelement angeordnet sind und erhitzt werden, um aneinander gebondet zu werden.
  • Die Patentliteratur 8 offenbart ein Verfahren zum Drucken von Sinterpaste auf ein Substrat oder auf eine untere Fläche eines Die. Die Patentliteratur 9 offenbart eine Bondschicht, die eine erste Bondschicht umfasst, die auf der Innenseite einer Kante eines Halbleiterelements vorgesehen ist, und eine zweite Bondschicht, die auf der Innenseite der Kante des Halbleiterelements und auf der Außenseite der ersten Bondschicht vorgesehen ist, wobei die zweite Bondschicht aus Sintermetallbondmaterial hergestellt ist, das einen kleineren Partikeldurchmesser aufweist, als das in der ersten Bondschicht verwendete.
  • QUELLENANGABE
  • PATENTLITERATUR
    • Patentliteratur 1: JP2015-153966 A
    • Patentliteratur 2: JP 2015-95540 A
    • Patentliteratur 3: WO 2012/121355 A1
    • Patentliteratur 4: JP 2015-216160 A
    • Patentliteratur 5: WO 2014/129626 A1
    • Patentliteratur 6: JP 2015-177182 A
    • Patentliteratur 7: JP 2012-9703 A
    • Patentliteratur 8: US 10535628 B 2
    • Patentliteratur 9: JP 6399906 B2
  • KURZDARSTELLUNG DER ERFINDUNG
  • TECHNISCHES PROBLEM
  • Die wie vorstehend beschriebenen konventionellen Halbleitermodule, bei denen die aus Lot hergestellte Bondschicht verwendet wird, werden aufgrund der Verschlechterung der Bondschicht in Verbindung mit einem Anstieg in der Wärmebeständigkeit beschädigt und weisen daher eine kurze aber stabile Lebensdauer auf. Während die aus Sintermaterial hergestellte Bondschicht, die für die Halbleitermodule verwendet wird, die Eigenschaften aufweist, die eine relativ hohe Beständigkeit gegenüber Verschlechterung aufweisen, neigen die Halbleitermodule, bei denen eine solche Bondschicht verwendet wird, dazu, plötzlich beschädigt zu werden, weil andere Teile sich früher verschlechtern als die Bondschicht. Die Halbleitermodule, bei denen die aus dem Sintermaterial hergestellte Bondschicht verwendet wird, weisen daher eine längere Lebensdauer auf als die Halbleitermodule, bei denen die aus Lot hergestellte Bondschicht verwendet wird, weisen aber ein Problem mit einer Variation in der Lebensdauer auf.
  • In Anbetracht der vorgenannten Probleme stellt die vorliegende Erfindung eine Halbleitervorrichtung bereit, die eine Bondschicht aus Sintermaterial mit einer Konfiguration umfasst, die in der Lage ist, eine Variation in der Lebensdauer zu vermeiden.
  • LÖSUNG DES PROBLEMS
  • Ein Aspekt der vorliegenden Erfindung betrifft eine Halbleitervorrichtung umfassend: eine leitfähige Platte mit einer Hauptfläche; einen Halbleiterchip, der derart aufgebracht ist, dass er der Hauptfläche der leitfähigen Platte entgegengesetzt ist; und eine Bondschicht, die poröses Sintermaterial umfasst und zwischen der leitfähigen Platte und dem Halbleiterchip angeordnet ist, wobei eine erste Außenkante einer Bondgrenzfläche zwischen der Bondschicht und der leitfähigen Platte auf einer Innenseite eines Außenumfangs des Halbleiterchips angeordnet ist und auf einer Innenseite einer zweiten Außenkante einer Bondgrenzfläche zwischen der Bondschicht und dem Halbleiterchip angeordnet ist.
  • VORTEILHAFTE AUSWIRKUNGEN DER ERFINDUNG
  • Die vorliegende Erfindung kann die Halbleitervorrichtung einschließlich der Bondschicht, die aus Sintermaterial mit der Konfiguration hergestellt ist, die in der Lage ist, eine Variation in der Lebensdauer zu vermeiden, bereitstellen.
  • Figurenliste
    • 1 ist eine Querschnittansicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht;
    • 2 ist eine Draufsicht, welche die Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
    • 3 ist eine Querschnittansicht von der Richtung A-A in 2 gesehen;
    • 4 ist eine Querschnittansicht, die eine Halbleitervorrichtung eines Vergleichsbeispiels veranschaulicht;
    • 5 ist ein Querschnittsbild der Halbleitervorrichtung des Vergleichsbeispiels in einem frühen Stadium;
    • 6 ist ein Querschnittsbild der Halbleitervorrichtung des Vergleichsbeispiels nach Ausführung eines Zuverlässigkeitstests;
    • 7 ist ein Querschnittsbild der Halbleitervorrichtung gemäß der ersten Ausführungsform in einem frühen Stadium;
    • 8 ist ein Querschnittsbild der Halbleitervorrichtung gemäß der ersten Ausführungsform nach der Ausführung eines Zuverlässigkeitstests;
    • 9 ist eine schematische Ansicht, die ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
    • 10 ist eine schematische Ansicht in Fortsetzung von 9, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
    • 11 ist eine schematische Ansicht in Fortsetzung von 10, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
    • 12 ist eine schematische Ansicht in Fortsetzung von 11, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
    • 13 ist eine schematische Ansicht in Fortsetzung von 12, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht;
    • 14 ist eine Querschnittansicht, die eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform veranschaulicht;
    • 15 ist eine Querschnittansicht, die eine Halbleitervorrichtung gemäß einer dritten Ausführungsform veranschaulicht;
    • 16 ist eine Querschnittansicht, die eine Halbleitervorrichtung gemäß einer vierten Ausführungsform veranschaulicht;
    • 17 ist eine schematische Ansicht, die ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vierten Ausführungsform veranschaulicht;
    • 18 ist eine schematische Ansicht in Fortsetzung von 17, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vierten Ausführungsform veranschaulicht; und
    • 19 ist eine schematische Ansicht in Fortsetzung von 18, die das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der vierten Ausführungsform veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Unter Bezugnahme auf die Zeichnungen werden im Folgenden die erste bis vierte Ausführungsform der vorliegenden Erfindung beschrieben. In den Zeichnungen sind gleiche oder ähnliche Elemente mit gleichen oder ähnlichen Bezugsziffern bezeichnet. Die Zeichnungen sind schematisch, und es sollte beachtet werden, dass sich die Beziehung zwischen Dicke und planaren Dimensionen, die Dickenproportionen von jeder Schicht und dergleichen von realen unterscheiden. Außerdem sind in einigen Zeichnungen Abschnitte mit unterschiedlichen Abmessungsverhältnissen und Proportionen veranschaulicht. Die erste bis vierte Ausführungsform, die im Folgenden beschrieben werden, veranschaulichen Vorrichtungen und Verfahren zur Spezifizierung und Formgebung der technischen Idee der vorliegenden Erfindung lediglich schematisch und der Umfang der technischen Idee ist nicht auf Materialien, Formen, Strukturen und relative Positionen von hierin beschriebenen Elementen beschränkt.
  • Außerdem sind Definitionen von Richtungen, wie beispielsweise oben und unten in der folgenden Beschreibung lediglich Definitionen zur Vereinfachung der Beschreibung und schränken das technologische Konzept der vorliegenden Erfindung nicht ein. Beispielsweise werden bei der Betrachtung eines um 90 Grad gedrehten Objekts zum Lesen oben und unten in links und rechts umgewandelt und bei der Betrachtung eines um 180 Grad gedrehten Objekts oben und unten umgekehrt gelesen, was selbstverständlich sein sollte.
  • (ERSTE AUSFÜHRUNGSFORM)
  • Wie in 1 veranschaulicht, umfasst eine Halbleitervorrichtung (ein Halbleitermodul) gemäß einer ersten Ausführungsform ein isoliertes Schaltungssubstrat 1, einen Halbleiterchip 3, der derart aufgebracht ist, dass er der Hauptfläche (der oberen Fläche) des isolierten Schaltungssubstrats 1 entgegengesetzt ist, und eine Bondschicht 2a, die poröses Sintermaterial umfasst und zwischen dem isolierten Schaltungssubstrat 1 und dem Halbleiterchip 3 angeordnet ist.
  • Das isolierte Schaltungssubstrat 1 kann beispielsweise ein Direct-Copper-Bonded (DCB)-Substrat oder ein aktiv-metallgelötetes (AMB) Substrat sein. Das isolierte Schaltungssubstrat 1 umfasst eine Isolierplatte 10, leitfähige Platten (Schaltungsplatten) 11a und 11b, die auf der oberen Fläche der Isolierplatte 10 aufgebracht sind, und eine leitfähige Platte (eine wärmeabgebende Platte) 12, die auf der unteren Fläche der Isolierplatte 10 aufgebracht ist. Die Isolierplatte 10 ist ein Keramiksubstrat, das aus Aluminiumoxid (Al2O3), Aluminiumnitrid (AlN) oder Siliziumnitrid (Si3N4) hergestellt ist, oder ein Harzisoliersubstrat einschließlich beispielsweise Polymermaterial. Die leitfähigen Platten 11a und 11b und die leitfähige Platte 12 sind jeweils Leiterfolien aus Metall, wie beispielsweise Kupfer (Cu) und Aluminium (Al).
  • Das Sintermaterial, das in der Bondschicht 2a enthalten ist, wie sie hierin verwendet wird, kann eine Metallpartikelpaste (leitfähige Paste) sein, in der Metallpartikel, wie beispielsweise Gold (Au), Silber (Ag) oder Kupfer (Cu) in einer organischen Komponente dispergiert sind, sodass sie sich in einem Pastenzustand befinden, oder ein Bondmaterial in einem Folienzustand, das Metallpartikel enthält, und wird durch Sintern dieser Arten von Material erhalten. Die Metallpartikel weisen einen feinen Partikeldurchmesser von ungefähr einigen Nanometern bis einigen Mikrometern auf. Die Verwendung des auf Silber (Ag) basierenden Sintermaterials, das bei einer niedrigen Temperatur gebondet werden kann und nach dem Bonden den gleichen Schmelzpunkt wie Ag aufweist, kann für eine Bondschicht mit hoher Wärmebeständigkeit und hoher Zuverlässigkeit sorgen, ohne dass die Temperatur erhöht werden muss.
  • Der Halbleiterchip 3 wird derart aufgebracht, dass er der Hauptfläche (der oberen Fläche) der leitfähigen Platte 11a entgegengesetzt ist. Der zu verwendende Halbleiterchip 3 kann beispielsweise ein Bipolartransistor mit isoliertem Gate (IGBT), ein Feldeffekttransistor (FET), ein Statische-Induktion (SI)-Thyristor, ein Abschalt (GTO)-Thyristor oder eine Freilaufdiode (FWD) sein. Der Halbleiterchip 3 kann ein Silizium (Si)-Substrat oder ein Verbindungshalbleitersubstrat aus einem Halbleiter mit breiter Bandlücke sein, der beispielsweise aus Siliziumkarbid (SiC), Galliumnitrid (GaN), oder Galliumoxid (Ga2O3) hergestellt ist. Eine untere Flächenelektrode in dem Halbleiterchip 3, die aus Gold (Au) oder dergleichen hergestellt ist, ist
    mittels der Bondschicht 2a an die leitfähige Platte 11a gebondet. Während 1 den Fall veranschaulicht, bei dem der einzelne Halbleiterchip 3 enthalten ist, kann die Anzahl der Halbleiterchips beispielsweise in Abhängigkeit von der Stromkapazität des Halbleitermoduls wie geeignet bestimmt werden, und das Halbleitermodul kann zwei oder mehr Halbleiterchips umfassen.
  • Ein Gehäuse 5, das aus Isoliermaterial, wie Harz hergestellt ist, ist vorgesehen, um den Außenumfang des isolierten Schaltungssubstrats 1 und des Halbleiterchips 3 abzudecken. Das Gehäuse 5 ist mit einem Dichtungselement 7 zum Abdichten der Bondschicht 2a und des Halbleiterchips 3 gefüllt. Das hierin verwendete Dichtungselement 7 kann beispielsweise aus Isoliermaterial, wie beispielsweise Silikongel oder wärmehärtendem Harz, hergestellt sein. Die externen Anschlüsse 4a und 4b sind an dem Gehäuse 5 befestigt. Der Halbleiterchip 3, die leitfähigen Platten 11a und 11b und die externen Anschlüsse 4a und 4b sind mittels der Bonddrähte 6a, 6b und 6c elektrisch miteinander verbunden.
  • Eine wärmeabgebende Basis 8, die aus Metall, wie beispielsweise Kupfer (Cu) hergestellt ist, ist auf der Seite der unteren Fläche des isolierten Schaltungssubstrats 1 mittels einer Bondschicht 2b vorgesehen. Eine wärmeabgebende Finne 9, die aus Metall wie Kupfer (Cu) hergestellt ist, ist auf der unteren Fläche der wärmeabgebenden Basis 8 mittels einer Bondschicht 2c vorgesehen. Die Bondschichten 2b und 2c, wie sie hierin verwendet werden, können beispielsweise aus Sintermaterial, Lot oder Wärmeleitmaterial (TIM) hergestellt sein. Die entsprechenden Bondschichten 2b und 2c können aus dem gleichen Material wie die Bondschicht 2a oder aus einem anderen Material als dem der Bondschicht 2a hergestellt sein.
  • 2 ist eine Draufsicht, welche die leitfähige Platte 11a des isolierten Schaltungssubstrats 1 und den in 1 veranschaulichten Halbleiterchip 3 veranschaulicht. Wie in 2 veranschaulicht, weist der Halbleiterchip 3 ein rechteckiges, planares Muster auf. Der Halbleiterchip 3 weist beispielsweise eine Größe von ungefähr 5 Millimetern × 5 Millimetern auf, ist aber nicht auf diese Größe beschränkt. Die Bondschicht 2a weist ein rechteckiges planares Muster auf. Die Außenkante der Bondschicht 2a auf der Seite der oberen Fläche (in Richtung des Halbleiterchips 3) befindet sich an der Außenseite des Außenumfangs des Halbleiterchips 3. Die Außenkante der Bondschicht 2a auf der Seite der oberen Fläche (in Richtung des Halbleiterchips 3) kann dem Außenumfang des Halbleiterchips 3 entsprechen oder sich auf der Innenseite des Außenumfangs des Halbleiterchips 3 befinden.
  • 3 ist aus Richtung A-Ain 2 gesehen eine Querschnittansicht entlang der diagonalen Linie des Halbleiterchips 3. Wie in 3 veranschaulicht, weist die Bondschicht 2a im Querschnitt eine im Wesentlichen trapezförmige Form (eine sich verjüngende Form) auf, die an der oberen Basis auf der Seite der oberen Fläche (in Richtung des Halbleiterchips 3) länger ist als an der unteren Basis auf der Seite der unteren Fläche (in Richtung der leitfähigen Platte 1a). Während 3 den Fall veranschaulicht, bei dem die entsprechenden Seitenflächen der Bondschicht 2a ebene Flächen sind, können die Seitenflächen der Bondschicht 2a entweder nach außen oder nach innen konvex sein. Beispielsweise können die entsprechenden Flächen der Bondschicht 2a in Richtung der leitfähigen Platte 11a auf der Außenseite der Außenkante einer Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a in Richtung der leitfähigen Platte 11a konvex sein. Die Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a weist einen Punkt auf, an dem sich drei von der Bondschicht 2a, der leitfähigen Platte 11a und dem Dichtungselement 7 gegenseitig überlappen. Eine Breite W1 der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a ist schmaler als eine Breite W2 einer Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3. Die Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 entspricht dem Außenumfang des Halbleiterchips 3. 2 deutet schematisch die Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11 durch die gestrichelte Linie an.
  • Wie in 1 bis 3 veranschaulicht, befindet sich die Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a auf der Innenseite des Außenumfangs des Halbleiterchips 3 und auf der Innenseite der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3. Diese Konfiguration stellt die spannungskonzentrierten Abschnitte P1 und P2 an der Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a bereit. Die spannungskonzentrierten Abschnitte P1 und P2 verursachen typischerweise Risse, die dazu tendieren, sich allmählich in Richtung der Mitte der Bondschicht 2a hin auszubreiten, um die Wärmebeständigkeit zu erhöhen, was eine Beschädigung der Halbleitervorrichtung bewirkt. Die spannungskonzentrierten Abschnitte P1 und P2 entsprechen den Positionen an der Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a (angedeutet durch die gestrichelte Linie), die in dem planaren Muster in 2 veranschaulicht sind, und tendieren dazu, insbesondere ausgehend von den vier Ecken des rechteckigen Musters, das durch die Bondgrenzfläche 21 definiert ist, leicht Risse zu verursachen.
  • Die Halbleitervorrichtung gemäß der ersten Ausführungsform, welche die Konfiguration aufweist, bei der sich die Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a auf der Innenseite des Außenumfangs des Halbleiterchips 3 und auf der Innenseite der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 befindet, stellt die spannungskonzentrierten Abschnitte P1 und P2 an der Außenkante der Bondgrenzfläche 21 bereit, sodass ganz sicher von den spannungskonzentrierten Abschnitten P1 und P2 ausgehende Risse verursacht werden. Diese Konfiguration ermöglicht es, dass die Änderungsgeschwindigkeitsbegrenzung der Lebensdauer in der Bondschicht 2a absichtlich zu einer Beschädigung der Halbleitervorrichtung führt, sodass eine Variation in der Lebensdauer von herzustellenden Halbleitervorrichtungen vermieden wird.
  • Ein Abstand D1 zwischen der Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a und der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 liegt beispielsweise in einem Bereich von ungefähr 5 Mikrometer oder mehr und 50 Mikrometer oder weniger, ist aber nicht auf diesen Bereich beschränkt. Eine Dicke T1 der Bondschicht 2a liegt beispielsweise in einem Bereich von ungefähr 10 Mikrometer oder mehr und 50 Mikrometer oder weniger, ist aber nicht auf diesen Bereich beschränkt. Der Abstand D1 beträgt ungefähr 1/2500 oder mehr und 1/50 oder weniger der Länge der diagonalen Linie des Halbleiterchips 3 in dem planaren Muster und beträgt ungefähr 1/1250 oder mehr und 1/50 oder weniger der Dicke T1 der Bondschicht 2a, ist jedoch nicht auf diesen Fall beschränkt und kann beispielsweise in Abhängigkeit von der Art der Bondschicht 2a, der Dicke T1 der Bondschicht 2a und der Größe des Halbleiterchips 3 entsprechend angepasst werden.
  • Die auf die spannungskonzentrierten Abschnitte P1 und P2 konzentrierte Spannung nimmt zu, je weiter sich die Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a an der Innenseite des Halbleiterchips 3 befindet, sodass sich der Abstand D1 vergrößert und Risse, die von den spannungskonzentrierten Abschnitten P1 und P2 ausgehen, daher dazu tendieren, leichter verursacht zu werden. Die Anpassung des Abstands D1 kann daher die Ursache von Rissen, die von den spannungskonzentrierten Abschnitten P1 und P2 ausgehen, regulieren und die Lebensdauer der Halbleitervorrichtung entsprechend steuern.
  • Die Außenkante der Bondschicht 2a auf der Seite der oberen Fläche (in Richtung des Halbleiterchips 3) steht um einen Abstand D2 von dem Außenumfang des Halbleiterchips 3 nach außen vor. Der Abstand D2 liegt in einem Bereich von ungefähr 1 Mikrometer oder mehr und 30 Mikrometer oder weniger, ist aber nicht auf diesen Bereich beschränkt. Der Teil der Bondschicht 2a, der von dem Außenumfang des Halbleiterchips 3 nach außen vorsteht, ist nicht notwendigerweise vorgesehen. Der Teil der Bondschicht 2a, der von dem Außenumfang des Halbleiterchips 3 nach außen vorsteht, kann beispielsweise nach der Ausführung des Sinterns der Bondschicht 2a durch Blasen mit Luft oder Waschen entfernt werden. In einem solchen Fall kann die Außenkante der Bondschicht 2a auf der Seite der oberen Fläche (in Richtung des Halbleiterchips 3) dem Außenumfang des Halbleiterchips 3 entsprechen oder sich auf der Innenseite des Außenumfangs des Halbleiterchips 3 befinden.
  • Das Sintermaterial, das in der Bondschicht 2a enthalten ist, ist porös und weist Poren (Löcher) zwischen den Metallpartikeln auf. Die Porosität zwischen den Metallpartikeln in einer Region der Bondschicht 2a, die sich auf der Innenseite der Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a befindet, ist höher als eine Porosität zwischen den Metallpartikeln in einer Region der Bondschicht 2a, die sich auf der Innenseite der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 und auf der Außenseite der Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a befindet. Der Teil der Bondschicht 2a, der sich auf der Innenseite der Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a befindet, neigt dazu, leichter Risse zu verursachen als der Teil der Bondschicht 2a, der sich auf der Innenseite der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 und auf der Außenseite der Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a befindet, und die verursachten Risse tendieren dazu, leicht vorzudringen, sodass die Zerstörung der Halbleitervorrichtung entsprechend gefördert wird.
  • <Vergleichsbeispiel>
  • Im Folgenden wird eine Halbleitervorrichtung eines Vergleichsbeispiels beschrieben. Wie in 4 veranschaulicht, unterscheidet sich die Halbleitervorrichtung des Vergleichsbeispiels von der Halbleitervorrichtung gemäß der in 3 veranschaulichten ersten Ausführungsform dadurch, dass sich der Außenumfang einer aus Sintermaterial hergestellten Bondschicht 2d auf der Seite der unteren Fläche (in Richtung der leitfähigen Platte 11a) auf der Außenseite des Außenumfangs des Halbleiterchips 3 befindet und die Bondschicht 2d in Kontakt mit den unteren Teilen der Seitenflächen des Halbleiterchips 3 steht, sodass die Seitenflächen in Richtung der Unterseite verbreitert sind.
  • Die Halbleitervorrichtung des Vergleichsbeispiels, welche die aus dem Sintermaterial hergestellte Bondschicht 2d umfasst, weist eine längere Lebensdauer auf als bei dem Fall, bei dem die aus Lot hergestellte Bondschicht enthalten ist. Die Bondschicht 2d, die eine hohe Wärmebeständigkeit und eine hohe Zuverlässigkeit aufweist, kann jedoch nicht als ein Element dienen, das zur Änderungsgeschwindigkeitsbegrenzung der Lebensdauer beiträgt, und die Halbleitervorrichtung kann daher plötzlich beschädigt werden, weil ein anderes Element als die Bondschicht 2d, wie beispielsweise der Halbleiterchip 3 und das isolierte Schaltungssubstrat 1, bricht. Dies führt dazu, dass die Halbleitervorrichtung des Vergleichsbeispiels eine Variation in der Lebensdauer verursacht, was wiederum zu einer schwerwiegenden Fehlfunktion führen kann. In Anbetracht dessen ist ein bevorzugter Fehlfunktionsmodus ein Zustand, in dem die Halbleitervorrichtung aufgrund einer allmählichen Förderung der Verschlechterung (Risse) in der Bondschicht und aufgrund einer Zunahme in der Wärmebeständigkeit beschädigt wird, wie beispielsweise im Fall der aus Lot hergestellten Bondschicht.
  • Im Gegensatz dazu kann die Halbleitervorrichtung gemäß der ersten Ausführungsform, welche die Konfiguration aufweist, bei der sich die Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a auf der Innenseite des Außenumfangs des Halbleiterchips 3 und auf der Innenseite der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 befindet, von den spannungskonzentrierten Abschnitten P1 und P2 der Bondschicht 2a ausgehende Risse ganz sicher verursachen, sodass die Änderungsgeschwindigkeitsbegrenzung der Lebensdauer in der Bondschicht 2a ermöglicht wird. Diese Konfiguration führt dazu, dass die Halbleitervorrichtung gemäß der ersten Ausführungsform eine kürzere Lebensdauer aufweist als die Halbleitervorrichtung des Vergleichsbeispiels, aber eine Variation in der Lebensdauer der Halbleitervorrichtung vermeiden kann und im Vergleich zum Fall der aus Lot hergestellten Bondschicht eine relativ lange Lebensdauer ermöglichen kann.
  • Da die Breite W2 der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 größer ist als die Breite W1 zwischen den entsprechenden Außenkanten der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a, kann die von dem Halbleiterchip 3 übertragene Wärme effizient abgeleitet und die Beschädigung an den Endteilen des Halbleiterchips 3 daher vermieden werden.
  • <Beispiel>
  • Die Halbleitervorrichtung gemäß der ersten Ausführungsform, wie sie in 3 veranschaulicht ist, und die Halbleitervorrichtung des Vergleichsbeispiels, wie sie in 4 veranschaulicht ist, wurden hergestellt, um sie einem Leistungszyklustest zu unterziehen. 5 ist ein Querschnittsbild der Halbleitervorrichtung des Vergleichsbeispiels vor der Ausführung des Leistungszyklustests und 6 ist ein Querschnittsbild der Halbleitervorrichtung des Vergleichsbeispiels nach der Ausführung des Leistungszyklustests. Wie in 6 gezeigt, wurde keine Verschlechterung (Risse) in der Bondschicht 2d der Halbleitervorrichtung des Vergleichsbeispiels nach dem Leistungszyklustest bestätigt, aber die Halbleitervorrichtung wurde aufgrund einer Verschlechterung in anderen Teilen ausgenommen der Bondschicht 2d beschädigt.
  • 7 ist ein Querschnittsbild der Halbleitervorrichtung gemäß der ersten Ausführungsform vor der Ausführung des Leistungszyklustests und 8 ist ein Querschnittsbild der Halbleitervorrichtung gemäß der ersten Ausführungsform nach der Ausführung des Leistungszyklustests. Wie in 8 gezeigt, wurden an dem spannungskonzentrierten Abschnitt P1 der Bondschicht 2a der Halbleitervorrichtung gemäß der ersten Ausführungsform nach der Ausführung des Leistungszyklustests Risse verursacht, die sich allmählich in Richtung der Mitte der Bondschicht 2a ausbreiteten, was die Halbleitervorrichtung in Verbindung mit einem Anstieg in der Wärmebeständigkeit beschädigte.
  • <Verfahren zur Herstellung einer Halbleitervorrichtung>
  • Ein Verfahren zur Herstellung (Zusammenbau) der Halbleitervorrichtung gemäß der ersten Ausführungsform wird im Folgenden unter Bezugnahme auf 9 bis 12 beschrieben. Zuerst wird, wie in 9 veranschaulicht, eine Gummifolie 32 auf die obere Fläche einer Basis 31 gelegt und eine Sinterfolie 2, die ein folienförmiges Sintermaterial ist, ferner auf die obere Fläche der Gummifolie 32 gelegt. Der Halbleiterchip 3 wird dann an einen Haftteil 34 eines Zusammenfügekopfes 33 angehaftet, sodass die untere Fläche des Halbleiterchips 3 der oberen Fläche der Sinterfolie 2 entgegengesetzt ist.
  • Als Nächstes wird, wie in 10 veranschaulicht, der Zusammenfügekopf 33 nach unten geführt, sodass die untere Fläche des Halbleiterchips 3 gegen die Sinterfolie 2 gedrückt wird. Dieser Schritt bewirkt, dass die Spannung auf die Kanten der unteren Fläche des Halbleiterchips 3 konzentriert wird, sodass ein Teil der Sinterfolie 2 an die Kantenseite der unteren Fläche des Halbleiterchips 3 gedrückt wird, um die Dicke der Sinterfolie 2 an dem Teil an der Kantenseite der unteren Fläche des Halbleiterchips 3 stärker zu verringern als an dem Teil, welcher der Mitte der unteren Fläche des Halbleiterchips 3 entspricht. Die Sinterfolie 2 weist daher in dem relativ dünnen Teil an der Kantenseite eine geringere Porosität als in dem relativ dicken Teil in der Mitte auf. Der Schritt des Drückens der unteren Fläche des Halbleiterchips 3 gegen die Sinterfolie 2 kann eine Wärmebehandlung und eine Pressbehandlung umfassen, die an diesem Punkt gleichzeitig ausgeführt werden, um den Schritt des Übertragens der Sinterfolie 2 zu erleichtern.
  • Als Nächstes wird, wie in 11 veranschaulicht, der Zusammenfügekopf 33 angehoben, sodass ein Teil der Sinterfolie 2 abgeschnitten wird und die Bondschicht 2a als Teil der Sinterfolie 2 auf die untere Fläche des Halbleiterchips 3 übertragen wird. Die Bondschicht 2a weist eine Dicke auf, die in der Mitte relativ dick und an der Kantenseite relativ dünn ist.
  • Als Nächstes wird das isolierte Schaltungssubstrat 1 vorbereitet, wie es in 12 veranschaulicht ist. In 12 ist die Veranschaulichung der in 1 veranschaulichten leitfähigen Platte 11b des isolierten Schaltungssubstrats 1 ausgelassen. Die mehreren Halbleiterchips 3, die jeweils mit der Bondschicht 2a versehen sind, werden auf der leitfähigen Platte 11a des isolierten Schaltungssubstrats 1 beispielsweise unter Verwendung eines Förderers angebracht. Während 12 den Fall einschließlich mehrerer Halbleiterchips 3, die jeweils mit der Bondschicht 2a ausgestattet sind, veranschaulicht, kann die vorliegende Ausführungsform den einzelnen Halbleiterchip 3 umfassen, der mit der Bondschicht 2a ausgestattet ist, wie es in 1 veranschaulicht ist.
  • Als Nächstes werden, wie in 13 veranschaulicht, die Halbleiterchips 3 von der Seite der oberen Fläche durch die aus Silizium (Si)-Gummi hergestellten Pressteile 41 gepresst, die an einem Metallstempel 42 einer Pressvorrichtung angebracht sind. Die Ausführung der Wärmebehandlung während des Pressens der Halbleiterchips 3 bewirkt eine Sinterreaktion in den Bondschichten 2a. Diese Sinterreaktion wird unter Bedingungen hervorgerufen, bei denen beispielsweise eine Presskraft auf ungefähr 1 MPa oder mehr und 60 MPa oder weniger, eine Heiztemperatur auf ungefähr 150 °C oder mehr und 350 °C oder weniger und eine Heizzeit auf ungefähr 1 Minute oder mehr und 5 Minuten oder weniger eingestellt ist. Dieser Schritt führt dazu, dass das isolierte Schaltungssubstrat 1 und die entsprechenden Halbleiterchips 3 mittels der Bondschichten 2a aneinander gebondet werden.
  • Danach wird ein typischer Prozess ausgeführt, der einen Schritt des Legens des Gehäuses 5 auf den Umfang des isolierten Schaltungssubstrats 1 und der Halbleiterchips 3, einen Schritt des Verbindens des isolierten Schaltungssubstrats 1, der Halbleiterchips 3 und der externen Anschlüsse 4a und 4b mittels der Bonddrähte 6a, 6b, 6c und dergleichen sowie einen Schritt des Abdichtens dieser Elemente beispielsweise mit dem Dichtungselement 7 umfasst, um die Halbleitervorrichtung gemäß der ersten Ausführungsform fertigzustellen.
  • Das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform, bei der die aus dem Sintermaterial hergestellte Bondschicht 2a verwendet wird, kann die Halbleitervorrichtung mit vermiedener Variation in der Lebensdauer bereitstellen.
  • Während das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform vorstehend mit dem Fall veranschaulicht ist, dass ein Teil der Sinterfolie 2 auf die untere Fläche des Halbleiterchips 3 übertragen wird, kann die Bondschicht 2a in einem Pastenzustand durch Siebdrucken oder dergleichen auf die untere Fläche des Halbleiterchips 3 aufgebracht werden, sodass sie in der Mitte eine dickere Dicke als auf der Kantenseite aufweist.
  • Das Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform ist vorstehend mit dem Fall veranschaulicht, dass die Gummifolie 32 auf der oberen Fläche der Basis 31 angebracht wird, wobei aber nicht notwendigerweise die Gummifolie 32 verwendet wird und die Basis 31 mit Aussparungen versehen sein kann. Das Verfahren kann in diesem Fall die Sinterfolie 2 über den Aussparungen anbringen, um die untere Fläche des Halbleiterchips 3 gegen die Sinterfolie 2 zu drücken und die Übertragung der Bondschicht 2a, die in der Mitte eine dickere Dicke als auf der Kantenseite aufweist, zu ermöglichen.
  • (ZWEITE AUSFÜHRUNGSFORM)
  • Eine Halbleitervorrichtung gemäß einer zweiten Ausführungsform weist die gleiche Konfiguration wie die Halbleitervorrichtung gemäß der ersten Ausführungsform auf, die in 3 veranschaulicht ist, insofern sich die Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a auf der Innenseite des Außenumfangs des Halbleiterchips 3 und auf der Innenseite der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 befindet, wie es in 14 veranschaulicht ist. Die Halbleitervorrichtung gemäß der zweiten Ausführungsform unterscheidet sich von der Halbleitervorrichtung gemäß der ersten Ausführungsform dadurch, dass die Außenkante der Bondschicht 2a auf der Seite der oberen Fläche (in Richtung des Halbleiterchips 3) mit dem Außenumfang des Halbleiterchips 3 und mit der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 übereinstimmt.
  • Die anderen Konfigurationen der Halbleitervorrichtung gemäß der zweiten Ausführungsform sind die gleichen wie die der Halbleitervorrichtung gemäß der ersten Ausführungsform und sich überlappende Erklärungen werden im Folgenden nicht wiederholt. Die Halbleitervorrichtung gemäß der zweiten Ausführungsform kann durch den gleichen Prozess wie bei dem Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform hergestellt werden.
  • Die Halbleitervorrichtung gemäß der zweiten Ausführungsform, die konfiguriert ist, von den spannungskonzentrierten Abschnitten P1 und P2 der Bondschicht 2 ausgehende Risse ganz sicher zu verursachen, sodass es absichtlich zu einer Beschädigung führt, wie im Fall der Konfiguration der Halbleitervorrichtung gemäß der ersten Ausführungsform, kann eine Variation in der Lebensdauer der Halbleitervorrichtung vermeiden. Ferner kann die Konfiguration, bei welcher die Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 mit dem Außenumfang des Halbleiterchips 3 übereinstimmt, ein Abfallen eines Teils der Bondschicht 2a im Vergleich zu dem Fall des Vorstehens zur Außenseite des Außenumfangs des Halbleiterchips 3 vermeiden.
  • (DRITTE AUSFÜHRUNGSFORM)
  • Eine Halbleitervorrichtung gemäß einer dritten Ausführungsform weist die gleiche Konfiguration wie die Halbleitervorrichtung gemäß der ersten Ausführungsform auf, die in 3 veranschaulicht ist, insofern sich die Außenkante der Bondgrenzfläche 21 zwischen der Bondschicht 2a und der leitfähigen Platte 11a auf der Innenseite des Außenumfangs des Halbleiterchips 3 und auf der Innenseite der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 befindet, wie es in 15 veranschaulicht ist. Die Halbleitervorrichtung gemäß der dritten Ausführungsform unterscheidet sich von der Halbleitervorrichtung gemäß der ersten Ausführungsform dadurch, dass sich die Außenkante der Bondschicht 2a auf der Seite der oberen Fläche (in Richtung des Halbleiterchips 3) auf der Innenseite des Außenumfangs des Halbleiterchips 3 befindet und mit der Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 übereinstimmt.
  • Die anderen Konfigurationen der Halbleitervorrichtung gemäß der dritten Ausführungsform sind die gleichen wie die der Halbleitervorrichtung gemäß der ersten Ausführungsform und sich überlappende Erklärungen werden im Folgenden nicht wiederholt. Die Halbleitervorrichtung gemäß der dritten Ausführungsform kann durch den gleichen Prozess wie bei dem Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform hergestellt werden.
  • Die Halbleitervorrichtung gemäß der dritten Ausführungsform, die konfiguriert ist, von den spannungskonzentrierten Abschnitten P1 und P2 ausgehende Risse ganz sicher zu verursachen, sodass es absichtlich zu einer Beschädigung führt, wie im Fall der Konfiguration der Halbleitervorrichtung gemäß der ersten Ausführungsform, kann eine Variation in der Lebensdauer der Halbleitervorrichtung vermeiden. Ferner kann die Konfiguration, bei der sich die Außenkante der Bondgrenzfläche 22 zwischen der Bondschicht 2a und dem Halbleiterchip 3 auf der Innenseite des Außenumfangs des Halbleiterchips 3 befindet, im Vergleich zu dem Fall des Vorstehens zur Außenseite des Außenumfangs des Halbleiterchips 3 ein Abfallen eines Teils der Bondschicht 2a vermeiden.
  • (VIERTE AUSFÜHRUNGSFORM)
  • Eine Halbleitervorrichtung gemäß einer vierten Ausführungsform weist die gleiche Konfiguration wie die Halbleitervorrichtung gemäß der ersten Ausführungsform auf, die in 3 veranschaulicht ist, indem sich eine Außenkante der Bondgrenzfläche 23 zwischen einer Bondschicht (2e, 2f), die aus Sintermaterial hergestellt ist, und der leitfähigen Platte 11a auf der Innenseite des Außenumfangs des Halbleiterchips 3 und auf der Innenseite einer Außenkante einer Bondgrenzfläche 24 zwischen dem Halbleiterchip 3 und der Bondschicht (2e, 2f) befindet, wie es in 16 veranschaulicht ist. Die Halbleitervorrichtung gemäß der vierten Ausführungsform unterscheidet sich von der Halbleitervorrichtung gemäß der ersten Ausführungsform dadurch, dass die Bondschicht (2e, 2f) eine zweischichtige Struktur aufweist, die eine erste Bondschicht (eine Unterseitenbondschicht) 2e, die an die leitfähige Platte 11a gebondet ist, und eine zweite Bondschicht (eine Oberseitenbondschicht) 2f umfasst, welche die Unterseitenbondschicht 2e an den Halbleiterchip 3 bondet.
  • Die Unterseitenbondschicht 2e und die Oberseitenbondschicht 2f sind wie in dem Fall der Bondschicht 2a in der Halbleitervorrichtung gemäß der ersten Ausführungsform jeweils aus Sintermaterial in einem Pastenzustand oder folienförmigen Zustand hergestellt. Die Unterseitenbondschicht 2e und die Oberseitenbondschicht 2f können entweder aus dem gleichen Material oder aus unterschiedlichen Materialien hergestellt sein. Die Unterseitenbondschicht 2e kann die gleiche Dicke, wie die Oberseitenbondschicht 2f aufweisen, oder sie kann eine Dicke aufweisen, die entweder dünner oder dicker als die der Oberseitenbondschicht 2f ist.
  • Die Außenkante der Bondgrenzfläche 23 zwischen der Unterseitenbondschicht 2e und der leitfähigen Platte 11a befindet sich auf der Innenseite der Außenkante der Bondgrenzfläche 24 zwischen dem Halbleiterchip 3 und der Oberseitenbondschicht 2f. Die spannungskonzentrierten Abschnitte P3 und P4 sind daher an den Positionen an der Außenkante der Bondgrenzfläche 23 zwischen der Unterseitenbondschicht 2e und der leitfähigen Platte 11a vorgesehen. Die anderen Konfigurationen der Halbleitervorrichtung gemäß der vierten Ausführungsform sind die gleichen wie die der Halbleitervorrichtung gemäß der ersten Ausführungsform und sich überlappende Erklärungen werden im Folgenden nicht wiederholt.
  • Die Halbleitervorrichtung gemäß der vierten Ausführungsform, die konfiguriert ist, von den spannungskonzentrierten Abschnitten P3 und P4 der Unterseitenbondschicht 2e der Bondschicht (2e, 2f) ausgehende Risse ganz sicher zu verursachen, sodass es wie in dem Fall der Konfiguration der Halbleitervorrichtung gemäß der ersten Ausführungsform absichtlich zu einer Beschädigung führt, kann eine Variation in der Lebensdauer der Halbleitervorrichtung vermeiden.
  • Ein Beispiel eines Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der vierten Ausführungsform wird nachfolgend unter Bezugnahme auf 17 bis 19 beschrieben. Zuerst wird, wie in 17 veranschaulicht, die Oberseitenbondschicht 2f in einem Pastenzustand durch Siebdrucken oder dergleichen gleichmäßig auf die untere Fläche des Halbleiterchips 3 aufgebracht und die Oberseitenbondschicht 2f dann getrocknet. Alternativ kann die Oberseitenbondschicht 2f auch durch Übertragung einer Sinterfolie gleichmäßig auf der unteren Fläche des Halbleiterchips 3 gebildet werden. Die Oberseitenbondschicht 2f kann vorab auf der unteren Fläche eines Halbleiterwafers gebildet werden, bevor er in jedes Stück des Halbleiterchips 3 vereinzelt wird.
  • Wie in 18 veranschaulicht, wird die Unterseitenbondschicht 2e ferner in einem Pastenzustand auf die obere Fläche der leitfähigen Platte 11a des isolierten Schaltungssubstrats 1 durch Siebdrucken oder dergleichen aufgebracht, sodass sie einen kleineren Bereich als die Oberseitenbondschicht 2f aufweist, und die Unterseitenbondschicht 2e dann getrocknet. Alternativ kann die Unterseitenbondschicht 2e einer Sinterfolie auf die obere Fläche der leitfähigen Platte 11a des isolierten Schaltungssubstrats 1 aufgebracht werden.
  • Als Nächstes werden, wie in 19 veranschaulicht, die auf der unteren Fläche des in 18 veranschaulichten Halbleiterchips 3 vorgesehene Oberseitenbondschicht 2f und die auf der oberen Fläche des isolierten Schaltungssubstrats 1 vorgesehene Unterseitenbondschicht 2e aneinander gebondet, um sie einer Press- und Wärmebehandlung zu unterziehen und das isolierte Schaltungssubstrat 1 und den Halbleiterchip 3 mittels der Bondschicht (2e, 2f) aneinander zu bonden. Die anderen Schritte des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der vierten Ausführungsform sind die gleichen wie die des Verfahrens zur Herstellung der Halbleitervorrichtung gemäß der ersten Ausführungsform und überlappende Erklärungen werden im Folgenden nicht wiederholt.
  • Während die Halbleitervorrichtung gemäß der vierten Ausführungsform vorstehend mit der Konfiguration veranschaulicht ist, in der die Bondschicht (2e, 2f) die zweischichtige Struktur aufweist, welche die Unterseitenbondschicht 2e und die Oberseitenbondschicht 2f umfasst, kann die Bondschicht eine Stapelstruktur aufweisen, die drei oder mehr Schichten umfasst, die aus Sintermaterial hergestellt sind. Wenn die Bondschicht eine dreischichtige Struktur aufweist, können beispielsweise eine dritte Bondschicht (eine Zwischenbondschicht) mit einem größeren Bereich als die Unterseitenbondschicht 2e und mit einem kleineren Bereich als die Oberseitenbondschicht 2f auf der oberen Fläche der Unterseitenbondschicht 2e gebildet werden, nachdem die Unterseitenbondschicht 2e auf der oberen Fläche der leitfähigen Platte 11a des isolierten Schaltungssubstrats 1 gebildet ist.
  • Während die Halbleitervorrichtung gemäß der vierten Ausführungsform vorstehend mit der Konfiguration veranschaulicht ist, bei welcher der Außenumfang der Oberseitenbondschicht 2f mit dem Außenumfang des Halbleiterchips 3 und der Außenkante der Bondgrenzfläche 24 zwischen dem Halbleiterchip 3 und der Oberseitenbondschicht 2f übereinstimmt, kann sich der Außenumfang der Oberseitenbondschicht 2f auf der Innenseite des Außenumfangs des Halbleiterchips 3 befinden und er kann mit der Außenkante der Bondgrenzfläche 24 zwischen dem Halbleiterchip 3 und der Oberseitenbondschicht 2f übereinstimmen. Des Weiteren ist die Halbleitervorrichtung gemäß der vierten Ausführungsform vorstehend mit dem Fall veranschaulicht, bei dem der Außenumfang mit der Oberseitenbondschicht 2f dem Außenumfang des Halbleiterchips 3 übereinstimmt. Der Außenumfang der Oberseitenbondschicht 2f kann aber von dem Außenumfang des Halbleiterchips 3 nach außen vorstehen.
  • (WEITERE AUSFÜHRUNGSFORMEN)
  • Wie vorstehend beschrieben, wurde die Erfindung gemäß der ersten bis vierten Ausführungsform beschrieben, aber es sollte nicht so verstanden werden, dass die Beschreibung und die Zeichnungen, die einen Abschnitt dieser Offenbarung implementieren, die Erfindung einschränken. Verschiedene alternative Ausführungsformen der vorliegenden Erfindung, Beispiele und operative Techniken werden für einen Fachmann aus dieser Offenbarung ersichtlich sein.
  • Die entsprechenden Halbleitervorrichtungen gemäß der ersten bis vierten Ausführungsform wurden vorstehend mit dem Fall veranschaulicht, in dem der Halbleiterchip 3 mittels den Bonddrähten 6a, 6b und 6c gebondet ist, sie sind aber nicht auf diesen Fall beschränkt. Beispielsweise kann die vorliegende Erfindung auch auf eine Halbleitervorrichtung angewandt werden, bei der ein implantiertes Substrat, das eine Leiterplatte umfasst, in die stiftartige Säulenelektroden eingesetzt sind, über dem mit den Säulenelektroden verbundenen Halbleiterchip 3 vorgesehen ist.
  • Die in der ersten bis vierten Ausführungsform offenbarten Konfigurationen können innerhalb eines Bereichs, der dem Umfang der entsprechenden Ausführungsformen nicht widerspricht, in geeigneter Weise kombiniert werden. Wie vorstehend beschrieben, umfasst die Erfindung verschiedene Ausführungsformen der vorliegenden Erfindung und dergleichen, die hierin nicht beschrieben sind. Daher ist der Umfang der vorliegenden Erfindung nur durch die technischen Merkmale definiert, welche die vorliegende Erfindung spezifizieren, die durch die Ansprüche vorgeschrieben sind, wobei die Wörter und Begriffe in den Ansprüchen in angemessener Weise aus den in der vorliegenden Patentschrift genannten Gegenständen auszulegen sind.
  • Bezugszeichenliste
    • 1
    ISOLIERTES SCHALTUNGSSUBSTRAT
    2
    SINTERFOLIE
    2a, 2b, 2c, 2d
    BOND SCHICHT
    2e
    UNTERSEITENBONDSCHICHT
    2f
    OBERSEITENBONDSCHICHT
    3
    HALBLEITERCHIP
    4a, 4b
    EXTERNER ANSCHLUSS
    5
    GEHÄUSE
    6a, 6b,
    6c BONDDRAHT
    7
    DICHTUNGSELEMENT
    8
    WÄRMEABGEBENDE BASIS
    9
    WÄRMEABGEBENDE FINNE
    10
    ISOLIERPLATTE
    11a, 11b
    LEITFÄHIGE PLATTE
    12
    LEITFÄHIGE PLATTE
    21, 22, 23, 24
    BONDGRENZFLÄCHE
    31
    BASIS
    32
    GUMMIFOLIE
    33
    ZUSAMMENFÜGEKOPF
    34
    HAFTTEIL
    41
    PRESSTEIL
    42
    METALLSTEMPEL
    P1, P2, P3, P4
    SPANNUNGSKONZENTRIERTER ABSCHNITT
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2015153966 A [0005]
    • JP 201595540 A [0005]
    • WO 2012121355 A1 [0005]
    • JP 2015216160 A [0005]
    • WO 2014129626 A1 [0005]
    • JP 2015177182 A [0005]
    • JP 20129703 A [0005]
    • US 10535628 B [0005]
    • JP 6399906 B2 [0005]

Claims (9)

  1. Halbleitervorrichtung, umfassend: eine leitfähige Platte mit einer Hauptfläche; einen Halbleiterchip, der derart aufgebracht ist, dass er der Hauptfläche der leitfähigen Platte entgegengesetzt ist; und eine Bondschicht, die poröses Sintermaterial umfasst und zwischen der leitfähigen Platte und dem Halbleiterchip angeordnet ist, wobei sich eine erste Außenkante einer Bondgrenzfläche zwischen der Bondschicht und der leitfähigen Platte auf einer Innenseite eines Außenumfangs des Halbleiterchips und auf einer Innenseite einer zweiten Außenkante einer Bondgrenzfläche zwischen der Bondschicht und dem Halbleiterchip befindet.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Außenkante der Bondschicht in Richtung des Halbleiterchips von dem Außenumfang des Halbleiterchips nach außen vorsteht.
  3. Halbleitervorrichtung nach Anspruch 1, wobei eine Außenkante der Bondschicht in Richtung des Halbleiterchips mit dem Außenumfang des Halbleiterchips übereinstimmt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei sich eine Außenkante der Bondschicht in Richtung des Halbleiterchips auf einer Innenseite des Außenumfangs des Halbleiterchips befindet.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei eine Fläche der Bondschicht in Richtung der leitfähigen Platte an einer Außenseite der ersten Außenkante in Richtung der leitfähigen Platte konvex ist.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei ein spannungskonzentrierter Abschnitt in einem Teil an der ersten Außenkante vorgesehen ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei eine Porosität in einem Teil der Bondschicht an einer Innenseite der ersten Außenkante höher ist als die Porosität in einem Teil der Bondschicht an einer Innenseite der zweiten Außenkante und an einer Außenseite der ersten Außenkante.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die Bondschicht umfasst eine erste Bondschicht, die an die leitfähige Platte gebondet ist, und eine zweite Bondschicht, die vorgesehen ist, um die erste Bondschicht und den Halbleiterchip aneinander zu bonden.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, ferner umfassend ein Dichtungselement, das zum Abdichten des Halbleiterchips und der Bondschicht vorgesehen ist, wobei die erste Außenkante einen Punkt aufweist, an dem sich drei von der Bondschicht, der leitfähigen Platte und dem Dichtungselement überlappen.
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