WO2020113761A1 - 阵列基板及其制作方法、显示装置 - Google Patents

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    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • the invention relates to the field of display devices and the like, in particular to an array substrate, a manufacturing method thereof, and a display device.
  • OLED Organic Light-Emitting Diode
  • the flexible OLED display is hot and has become a trend. It has many advantages.
  • the screen is ultra-thin and ultra-light, the volume is smaller, it is more convenient to carry, and the customer experience is stronger.
  • the second groove forms a step structure in the array base layer.
  • the invention also provides a method for manufacturing an array substrate.
  • the array substrate has a bending area and a pixel area adjacent to the bending area.
  • the pixel area has a plurality of pixel unit areas and a pixel area connected to the pixel unit area
  • the non-pixel unit area includes the following steps: S1) providing a flexible substrate; S2) forming an array base layer on the flexible substrate; S3) forming a first groove and a second groove on the array base layer, wherein the The first groove corresponds to the non-pixel unit area in the pixel area; the second groove corresponds to the bending area; S4) the organic photoresist material is filled in the first groove and the A filling layer is formed in the second groove and the organic photoresist material is continuously coated on the filling layer and the array base layer to form an organic dielectric layer.
  • step S4) further comprising S5) depositing a first metal film layer in the source-drain contact hole and on the organic dielectric layer, and depositing the first metal film layer Performing patterning to form source, drain and source-drain traces; S6) depositing a passivation layer on the source, the drain and the organic dielectric layer, and etching away the bending region All of the passivation layer in S7) forming a flat layer on the passivation layer, the organic dielectric layer and the source and drain traces, and opening the flat layer to form an anode contact hole , The anode contact hole penetrates the passivation layer from the flat layer and extends to the surface of the drain electrode; a second metal film layer is deposited in the anode contact hole and on the flat layer, and the Patterning the second metal film layer to form an anode trace connected to the drain; S8) forming a pixel defining layer on the flat layer and the anode trace and digging out the pixel defining layer A slot, the
  • the step of forming the second groove in step S3) includes the following steps: S31) forming a first groove body, the first groove body is formed from the second gate insulating layer Through the inside of the buffer layer, the first groove body has a first groove bottom, the first groove bottom is inside the buffer layer; S32) forming a second groove body, the second groove body from The first groove bottom of the first groove penetrates to the surface of the flexible substrate, and a second groove bottom is formed on the surface of the flexible substrate, and the vertical projection of the second groove body on the flexible substrate is completely Falling into the vertical projection of the first groove on the flexible substrate, the first groove and the second groove constitute the second groove, and the second groove is a stepped structure .
  • the invention also provides a display device including the array substrate.
  • the dielectric layer of the pixel area is replaced with an organic photoresist
  • the first groove is formed by digging holes in the non-pixel area
  • the second groove is formed by digging holes in the bending area
  • O-ILD organic photoresist material
  • the passivation layer above the source and drain Then, the adhesion between the flat layer and the organic dielectric layer (O-ILD) can be improved, and the passivation layer can perform a certain hydrogen supplement on the channel of the thin film transistor to improve the electrical properties.
  • the manufacturing method of the array substrate of the present invention has simple steps, which simplifies the step flow to a certain extent and facilitates the manufacturing process.
  • FIG. 1 is a layered diagram of a barrier layer, a buffer layer, and a semiconductor layer after forming an array substrate according to an embodiment of the present invention.
  • FIG. 2 is a layered diagram of the second gate layer after the formation of the array substrate in the embodiment of the present invention.
  • FIG. 3 is a layered view after the formation of the first trench body layer in the manufacturing process of the array substrate according to the embodiment of the invention.
  • FIG. 4 is a layered view after the formation of the second groove layer in the manufacturing process of the array substrate according to the embodiment of the invention.
  • FIG. 5 is a layered diagram of an organic dielectric layer after the formation of an array substrate according to an embodiment of the present invention.
  • FIG. 6 is a layered diagram of source and drain traces after the formation of an array substrate according to an embodiment of the present invention.
  • FIG. 7 is a layered view after the formation of a flat layer in the manufacturing process of an array substrate according to an embodiment of the invention.
  • FIG. 8 is a layered view after the formation of anode traces during the fabrication of an array substrate according to an embodiment of the invention.
  • FIG. 10 is a layered view of the entire array substrate during the manufacturing process of the array substrate according to an embodiment of the invention.
  • FIG. 11 is a structural diagram of a display device according to an embodiment of the invention.
  • the array substrate 10 of the present invention has a bending region 102 and a pixel region 101 adjacent to the bending region 102.
  • the pixel region 101 has a number of pixel unit regions 1011 and connections In the non-pixel unit area 1012 of the pixel unit area 1011.
  • the array substrate 10 includes a flexible substrate 110 and an array layer 120.
  • the array layer 120 covers the flexible substrate 110.
  • the array layer 120 includes an array base layer 1210, an organic dielectric layer 1220, a flat layer 1230, a pixel defining layer 1240, a filling layer 1250, a semiconductor layer 1260, a first gate layer 1270, a second gate layer 1280, and a source 1291 And drain 1292, source and drain traces 1293, anode traces 1294, passivation layer 1200, light emitting layer 12100.
  • the array base layer 1210 includes a barrier layer 12101, a buffer layer 12102, a first gate insulating layer 12103, and a second gate insulating layer 12104.
  • the barrier layer 12101 is overlaid on the flexible substrate 110; the buffer layer 12102 is overlaid on the barrier layer 12101; and the first gate insulating layer 12103 is overlaid on the buffer layer 12102 ; The second gate insulating layer 12104 overlies the first gate insulating layer 12103.
  • the semiconductor layer 1260 is disposed on the buffer layer 12102.
  • the first gate insulating layer 12103 completely covers the semiconductor layer 1260; the first gate layer 1270 is disposed on the first gate insulating layer 12103, and the second gate is insulated
  • the layer 12104 completely covers the first gate layer 1270; the second gate layer 1280 is disposed on the second gate insulating layer 12104, and the organic dielectric layer 1220 overlies the second gate On layer 1280.
  • the organic dielectric layer 1220 overlies the second gate insulating layer 12104; the passivation layer 1200 overlies the organic dielectric layer 1220 and corresponds to the pixel region 101; in this embodiment, the The material of the passivation layer 1200 is silicon nitride, and the thickness is less than or equal to 3000 angstroms.
  • the passivation layer 1200 can effectively fill the channel of the thin film transistor in the array layer 120. In the bending region 102, the passivation layer 1200 is all etched, which facilitates the bending of the source and drain traces 1293.
  • the flat layer 1230 overlies the passivation layer 1200 and the organic dielectric layer 1220; the pixel defining layer 1240 overlies the flat layer 1230.
  • the array layer 120 is provided with a source-drain contact hole 121 and an anode contact hole 122.
  • the source-drain contact hole 121 is separated from the organic dielectric layer 1220 penetrates into the buffer layer 12102.
  • the source electrode 1291 and the drain electrode 1292 are overlaid on the organic dielectric layer 1220 and respectively extend through the corresponding source-drain contact holes 121 and are connected to the semiconductor layer 1260.
  • the anode contact hole 122 penetrates the passivation layer 1200 from the flat layer 1230 and extends to the surface of the drain 1292.
  • the anode trace 1294 covers the flat layer 1230 and contacts the anode The hole 122 extends and is connected to the drain 1292.
  • the pixel unit area 1011 described in this embodiment is a region corresponding to a single thin-film transistor formed by the semiconductor layer 1260, the source 1291, the drain 1292, etc., and a region corresponding to a non-thin-film transistor, For example, a region between two thin film transistors or a region where the thin film transistor is adjacent to the bending region 102 is a non-pixel unit region 1012.
  • the first groove 123 and the second groove 124 are dug in the array base layer 1210, wherein the first groove 123 corresponds to the non-pixel unit area 1012 in the pixel area 101; the second groove 124 corresponds to the bending area 102.
  • the arrangement of the first groove 123 in the non-pixel unit area 1012 can help to avoid the semiconductor layer 1260, the source electrode 1291, the drain electrode 1292, the first gate layer 1270, the second gate layer 1280, and the like.
  • the second groove 124 forms a step structure in the array base layer 1210.
  • a first trench body 1241 may be formed first, the first trench body 1241 penetrates from the second gate insulating layer 12104 to the inside of the buffer layer 12102, and the first trench body 1241 has A first groove bottom 12411, the first groove bottom 12411 is inside the buffer layer 12102; a second groove body 1242 is formed, and the second groove body 1242 starts from the first groove bottom of the first groove 123 12411 penetrates to the surface of the flexible substrate 110 and forms a second groove bottom 12421 on the surface of the flexible substrate 110.
  • the vertical projection of the second groove body 1242 on the flexible substrate 110 completely falls into the first In a vertical projection of the groove body 1241 on the flexible substrate 110, the first groove body 1241 and the second groove body 1242 constitute the stepped structure of the second groove 124.
  • the depth of the first groove 1241 and the second groove 1242 and the step width formed by the first groove 1241 and the second groove 1242 can be adjusted according to the source and drain traces 1293 The stress is adjusted.
  • the filling layer 1250 is filled in the first groove 123 and the second groove 124.
  • the source and drain traces 1293 of the array substrate 10 cover the organic dielectric layer 1220; the flat layer 1230 covers the source and drain
  • the electrode trace 1293 is on the organic dielectric layer 1220.
  • the organic dielectric layer 1220 overlies the array base layer 1210 and the filling layer 1250.
  • the materials used for the organic dielectric layer 1220 and the filling layer 1250 are both organic photoresist materials.
  • the thickness of the organic dielectric layer 1220 is 1 um-1.8 um, the Young's modulus of the organic dielectric layer 1220 is less than or equal to 5 Gpa, and the heat resistance temperature of the organic dielectric layer 1220 is 350°C-500°C .
  • the array layer 120 is further provided with a slot 125 which penetrates the entire passivation layer 1200 and the pixel defining layer 1240 and corresponds to the The anode trace 1294; the light emitting layer 12100 is filled in the slot 125.
  • this embodiment also provides a method of manufacturing the array substrate 10, including steps S1)-S9).
  • a flexible substrate 110 is provided; the material used for the flexible substrate 110 may be polyimide.
  • step S2) includes steps S21)-S24).
  • step S21) Deposit a barrier layer 12101 and a buffer layer 12102 on the flexible substrate 110 in sequence;
  • S22) Form a semiconductor layer 1260 on the buffer layer 12102 in the pixel area 101;
  • S23) Form a semiconductor layer 1260 and Depositing a first gate insulating layer 12103 on the buffer layer 12102, depositing a first gate layer 1270 on the first gate insulating layer 12103 and patterning the first gate layer 1270 to form a first gate;
  • a second gate insulating layer 12104 is deposited on the first gate and the first gate insulating layer 12103, a second gate layer 1280 is deposited on the second gate insulating layer 12104 and the second gate The polar layer 1280 is patterned to form a second gate.
  • Step S3) Referring to FIGS. 3 and 4, a first groove 123 and a second groove 124 are formed on the array base layer 1210, where the first groove 123 corresponds to the pixel area 101 Non-pixel unit area 1012; the second groove 124 corresponds to the bending area 102.
  • Step S3) further includes opening holes in the array base layer 1210 to form first opening holes 1211, the first opening holes 1211 penetrate from the second gate insulating layer 12104 to the inside of the buffer layer 12102 And corresponds to the semiconductor layer 1260.
  • step S31) forming a first groove body 1241 the first groove body 1241 is formed from the second gate insulating layer 12104 penetrates into the inside of the buffer layer 12102, the first groove body 1241 has a first groove bottom 12411, the first groove bottom 12411 is inside the buffer layer 12102;
  • the vertical projection of the two troughs 1242 on the flexible substrate 110 completely falls into the vertical projection of the first trough 1241 on the flexible substrate 110, the first trough 1241 and the second trough
  • the second groove 124 is formed by 1242, and the second groove 124 is a stepped structure.
  • step S4) Referring to FIG. 5, the organic photoresist material is filled in the first groove 123 and the second groove 124 to form a filling layer 1250 and continue on the filling layer 1250 and the array base layer 1210 The organic photoresist material is coated to form an organic dielectric layer 1220.
  • step S4) after the organic dielectric layer 1220 is formed, the organic dielectric layer 1220 is developed at the position of the first opening 1211 to form a second communicating with the first opening 1211 The opening 1212, the second opening 1212 and the first opening 1211 form the source-drain contact hole 121.
  • a first metal film layer is deposited in the source-drain contact hole 121 and on the organic dielectric layer 1220, and the first metal film layer is patterned to form a source electrode 1291 , The drain 1292 and the source-drain trace 1293.
  • the source electrode 1291 and the drain 1292 are correspondingly connected to the semiconductor layer 1260, and the source and drain traces 1293 are located in the bending region 102.
  • a flat layer 1230 is formed on the passivation layer 1200, the organic dielectric layer 1220 and the source-drain traces 1293, and the flat layer 1230 is opened
  • the hole forms an anode contact hole 122 that penetrates the passivation layer 1200 from the flat layer 1230 and extends to the surface of the drain 1292; in the anode contact hole 122 and the flat layer
  • a second metal film layer is deposited on 1230, and the second metal film layer is patterned to form an anode trace 1294 connected to the drain 1292.

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Abstract

一种阵列基板（10）及其制作方法、显示装置（1），阵列基板（10）具有弯折区（102）和与弯折区（102）相邻的像素区（101），像素区（101）具有若干像素单元区（1011）和连接于所述像素单元区（1011）的非像素单元区（1012）；阵列基板（10）包括柔性基板（110）和阵列层（120）；所述阵列层（120）包括阵列基层（1210），具有第一凹槽（123）和第二凹槽（124），第一凹槽（123）对应于像素区（101）中的非像素单元区（1012）；第二凹槽（124）对应于弯折区（102）；以及填充层（1250），填充于所述第一凹槽（123）和第二凹槽（124）内；以及有机介电层（1220），覆于阵列基层（1210）与填充层（1250）上，有机介电层（1220）和填充层（1250）所用材料均为有机光阻材料。该阵列基板（10）及其制作方法、具有该阵列基板（10）的显示装置（1），有效降低了阵列基板（10）中各膜层在弯折时的应力，能够实现像素区（101）的弯折。

Description

阵列基板及其制作方法、显示装置 技术领域
本发明涉及显示装置等领域，具体为一种阵列基板及其制作方法、显示装置。
 背景技术
OLED（Organic Light-Emitting Diode）显示屏以其自发光，广视角、高对比度、响应速度快等特点成为当前显示主流趋势。当前，随着人们对极致显示体验的追求，全面屏、窄边框等成为当前显示领域中的开发热点。而柔性OLED显示屏更是炙手可热，成为一种潮流，其具有众多优点，屏幕超薄超轻，体积更小，在携带方面更加方便，客户体验感更强。
目前市面上还未出现全柔的显示屏手机，仅在弯折区域进行部分弯折，现有技术中的柔性OLED显示屏，一般在弯折区域将无机膜层进行刻蚀，将有机光阻对其进行填充，这种结构，在像素区较难做到弯折。
 技术问题
本发明所要解决的技术问题是：提供一种阵列基板及其制作方法、具有该阵列基板的显示装置，通过有机光阻材料取代传统的介电层的材料，并在像素区设置第一凹槽，在弯折区设置第二凹槽，且第一凹槽和第二凹槽内均填充有机光阻材料，以有效降低阵列基板中各膜层在弯折时的应力，能够实现像素区的弯折。
 技术解决方案
为解决上述技术问题：提供一种阵列基板，具有弯折区和与弯折区相邻的像素区，所述像素区具有若干像素单元区和连接于所述像素单元区的非像素单元区；所述阵列基板包括柔性基板和阵列层，所述阵列层覆于所述柔性基板上；所述阵列层包括阵列基层，具有第一凹槽和第二凹槽，所述第一凹槽对应于所述像素区中的所述非像素单元区；所述第二凹槽对应于所述弯折区；以及填充层，填充于所述第一凹槽和第二凹槽内；以及有机介电层，覆于所述阵列基层与所述填充层上，所述有机介电层和所述填充层所用材料均为有机光阻材料。
在本发明一实施例中，所述第二凹槽在所述阵列基层内形成台阶结构。
在本发明一实施例中，所述阵列层还包括钝化层，覆于所述有机介电层上，且对应于所述像素区；以及平坦层，覆于所述钝化层上以及所述有机介电层上；像素限定层，覆于所述平坦层上。
在本发明一实施例中，所述钝化层的所用材料为氮化硅，厚度小于或等于3000埃米；所述有机介电层的厚度为1 um -1.8um，所述有机介电层的杨氏模量小于或等于5Gpa，所述有机介电层的耐热温度在350℃-500℃。
在本发明一实施例中，所述阵列层还包括阻挡层，覆于所述柔性基板上；缓冲层，覆于所述阻挡层上；第一栅绝缘层，覆于所述缓冲层上；第二栅绝缘层，覆于所述第一栅绝缘层上；所述有机介电层覆于所述第二栅绝缘层上；在所述像素区，所述阵列层还包括半导体层，设于所述缓冲层上，且所述第一栅绝缘层完全包覆所述半导体层；第一栅极层，设于所述第一栅绝缘层上，且所述第二栅绝缘层完全包覆所述第一栅极层；第二栅极层，设于所述第二栅绝缘层上，且所述有机介电层覆于所述第二栅极层上；源漏极接触孔，从所述有机介电层贯穿至所述缓冲层的内部；源极和漏极，覆于所述有机介电层上且分别通过对应的所述源漏极接触孔延伸并连接至所述半导体层；所述钝化层覆于所述源极和所述漏极上；阳极接触孔，从所述平坦层贯穿所述钝化层并延伸至所述漏极的表面；阳极走线，覆于所述平坦层上且通过所述阳极接触孔延伸并连接至所述漏极；开槽，贯穿于整个所述像素限定层，且对应于所述阳极走线；以及发光层，填充于所述开槽中；在所述弯折区，所述阵列基板还设有源漏极走线，覆于所述有机介电层上；所述平坦层覆于所述源漏极走线与所述有机介电层上。
本发明还提供了一种阵列基板的制作方法，所述阵列基板具有弯折区和与弯折区相邻的像素区，所述像素区具有若干像素单元区和连接于所述像素单元区的非像素单元区；包括以下步骤：S1）提供一柔性基板；S2）在所述柔性基板上形成阵列基层；S3）在所述阵列基层上形成第一凹槽和第二凹槽，其中所述第一凹槽对应于所述像素区中的所述非像素单元区；所述第二凹槽对应于所述弯折区；S4）将有机光阻材料填充于所述第一凹槽和所述第二凹槽中形成填充层以及在所述填充层和所述阵列基层上继续涂覆所述有机光阻材料形成有机介电层。
在本发明一实施例中，在所述步骤S2）中包括S21）在所述柔性基板上依次沉积阻挡层、缓冲层；S22）在所述像素区，在所述缓冲层上形成半导体层； S23）在所述半导体层以及所述缓冲层上沉积第一栅绝缘层，在所述第一栅绝缘层上沉积第一栅极层并对所述第一栅极层进行图案化形成第一栅极；S24）在所述第一栅极以及所述第一栅绝缘层上沉积第二栅绝缘层，在所述第二栅绝缘层上沉积第二栅极层并对所述第二栅极层进行图案化形成第二栅极；在步骤S3）中，还包括在所述阵列基层上进行开孔，形成第一开孔，该所述第一开孔从所述第二栅绝缘层贯穿至所述缓冲层的内部，且对应于所述半导体层；在步骤S4）中，在形成所述有机介电层后，在所述第一开孔的位置对所述有机介电层进行显影，形成连通所述第一开孔的第二开孔，所述第二开孔和所述第一开孔形成所述源漏极接触孔。
在本发明一实施例中，在步骤S4）之后还包括S5）在所述源漏极接触孔中以及所述有机介电层上沉积第一金属膜层，并对所述第一金属膜层进行图案化形成源极、漏极和源漏极走线；S6）在所述源极、所述漏极以及所述有机介电层上沉积钝化层，并刻蚀掉所述弯折区中的全部所述钝化层；S7）在所述钝化层、所述有机介电层以及所述源漏极走线上形成平坦层，并对所述平坦层进行开孔形成阳极接触孔，所述阳极接触孔从所述平坦层贯穿所述钝化层并延伸至所述漏极的表面；在所述阳极接触孔中以及所述平坦层上沉积第二金属膜层，并对所述第二金属膜层进行图案化形成连接于所述漏极的阳极走线；S8）在所述平坦层和所述阳极走线上形成像素限定层并在所述像素限定层上挖一开槽，所述开槽贯穿于整个所述像素限定层，且对应于所述阳极走线；S9）在所述开槽种填充发光层。
在本发明一实施例中，在步骤S3）中的形成所述第二开槽步骤中，包括以下步骤：S31）形成第一槽体，所述第一槽体从所述第二栅绝缘层贯穿至所述缓冲层的内部，所述第一槽体具有一第一槽底，该第一槽底在所述缓冲层的内部；S32）形成第二槽体，所述第二槽体从所述第一凹槽的第一槽底贯穿至所述柔性基板的表面，并在所述柔性基板的表面形成第二槽底，所述第二槽体在所述柔性基板上的垂直投影完全落入所述第一槽体在所述柔性基板上的垂直投影内，所述第一槽体和所述第二槽体所构成所述第二凹槽，所述第二凹槽为台阶结构。
本发明还提供了一种显示装置，包括所述的阵列基板。
 有益效果
本发明的阵列基板及显示装置，通过将像素区域的介电层用有机光阻代替，并且在非像素区中进行挖孔形成第一凹槽，在弯折区，挖孔形成第二凹槽，并在第一凹槽和第二凹槽中填充有机光阻材料，能够有效的将弯折时产生的应力进行分散，因源极、漏极和源漏极走线刻蚀时会对有机介电层（O-ILD）表面进行伤害，平坦层涂布时因有机介电层（O-ILD）表面性能会发生一定变化，容易形成断膜现象，源极、漏极上方的钝化层则可很好的改善平坦层和有机介电层（O-ILD）之间的附着力，并且钝化层可以对薄膜晶体管的沟道进行一定补氢作用，起到改善电性的作用。本发明的阵列基板的制作方法，步骤简单，一定程度上简化了步骤流程，便于制程。
 附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
下面结合附图和实施例对本发明作进一步解释。
图1是本发明实施例的阵列基板制作过程中，阻挡层、缓冲层以及半导体层形成后的层状图。
图2是本发明实施例的阵列基板制作过程中，第二栅极层形成后的层状图。
图3是本发明实施例的阵列基板制作过程中，第一槽体层形成后的层状图。
图4是本发明实施例的阵列基板制作过程中，第二槽体层形成后的层状图。
图5是本发明实施例的阵列基板制作过程中，有机介电层形成后的层状图。
图6是本发明实施例的阵列基板制作过程中，源漏极走线形成后的层状图。
图7是本发明实施例的阵列基板制作过程中，平坦层形成后的层状图。
图8是本发明实施例的阵列基板制作过程中，阳极走线形成后的层状图。
图9是本发明实施例的阵列基板制作过程中，像素限定层形成后的层状图。
图10是本发明实施例的阵列基板制作过程中，整个阵列基板的层状图。
图11是本发明实施例的显示装置结构图。
附图标记：
1显示装置；                   10阵列基板；
20 IC；                        30印制电路板；
101像素区；                   102弯折区；
1011像素单元区；              1012非像素单元区；
110柔性基板；                 120阵列层；
1210阵列基层；                1220有机介电层；
1230平坦层；                  1240像素限定层；
1250填充层；                  1260半导体层；
1270第一栅极层；              1280第二栅极层；
1291源极；                    1292漏极；
1293源漏极走线；              1294阳极走线；
1200钝化层；                  12100发光层；
12101阻挡层；                 12102缓冲层；
12103第一栅绝缘层；           12104第二栅绝缘层；
121源漏极接触孔；              122阳极接触孔；
123第一凹槽；                  124第二凹槽；
125开槽；
1211第一开孔；                 1212第二开孔；
1241第一槽体；                 1242第二槽体；
12411第一槽底；                12421第二槽底。
 本发明的实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
以下实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「顶」、「底」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
如图10所示，在一实施例中，本发明的阵列基板10，具有弯折区102和与弯折区102相邻的像素区101，所述像素区101具有若干像素单元区1011和连接于所述像素单元区1011的非像素单元区1012。
所述阵列基板10包括柔性基板110和阵列层120。所述阵列层120覆于所述柔性基板110上。所述阵列层120包括阵列基层1210、有机介电层1220、平坦层1230、像素限定层1240、填充层1250、半导体层1260、第一栅极层1270、第二栅极层1280、源极1291和漏极1292、源漏极走线1293、阳极走线1294、钝化层1200、发光层12100。所述阵列基层1210包括阻挡层12101、缓冲层12102、第一栅绝缘层12103、第二栅绝缘层12104。
如图1所示，所述阻挡层12101覆于所述柔性基板110上；所述缓冲层12102覆于所述阻挡层12101上；所述第一栅绝缘层12103覆于所述缓冲层12102上；所述第二栅绝缘层12104覆于所述第一栅绝缘层12103上。在所述像素区101，所述半导体层1260设于所述缓冲层12102上。
如图2所示，所述第一栅绝缘层12103完全包覆所述半导体层1260；所述第一栅极层1270设于所述第一栅绝缘层12103上，且所述第二栅绝缘层12104完全包覆所述第一栅极层1270；所述第二栅极层1280设于所述第二栅绝缘层12104上，且所述有机介电层1220覆于所述第二栅极层1280上。
如图5所示。所述有机介电层1220覆于所述第二栅绝缘层12104上；所述钝化层1200覆于所述有机介电层1220上且对应于所述像素区101；本实施例中，所述钝化层1200的所用材料为氮化硅，厚度小于或等于3000埃米，所述钝化层1200能够有效的对所述阵列层120中的薄膜晶体管的沟道进行补氢，在所述弯折区102，所述钝化层1200全部进行刻蚀，利于源漏极走线1293弯折。所述平坦层1230覆于所述钝化层1200上以及所述有机介电层1220上；所述像素限定层1240覆于所述平坦层1230上。
如图3至图7所示，在所述像素区101，所述阵列层120设有源漏极接触孔121和阳极接触孔122，所述源漏极接触孔121从所述有机介电层1220贯穿至所述缓冲层12102的内部。所述源极1291和所述漏极1292覆于所述有机介电层1220上且分别通过对应的所述源漏极接触孔121延伸并连接至所述半导体层1260。所述阳极接触孔122从所述平坦层1230贯穿所述钝化层1200并延伸至所述漏极1292的表面，所述阳极走线1294覆于所述平坦层1230上且通过所述阳极接触孔122延伸并连接至所述漏极1292。其中，本实施例所述的像素单元区1011为所述半导体层1260、所述源极1291、所述漏极1292等所构成的单个薄膜晶体管所对应的区域，而在非薄膜晶体管对应区域，如两个薄膜晶体管之间的区域或者薄膜晶体管与弯折区102相邻的区域为非像素单元区1012。
如图3、图4所示，为了实现本发明的目的，本实施例中，在所述阵列基层1210中挖开第一凹槽123和第二凹槽124，其中，所述第一凹槽123对应于所述像素区101中的所述非像素单元区1012；所述第二凹槽124对应于所述弯折区102。所述第一凹槽123设置在所述非像素单元区1012能够有利于避开半导体层1260、源极1291、漏极1292、第一栅极层1270、第二栅极层1280等。所述第二凹槽124在所述阵列基层1210内形成台阶结构。在实际的制程过程中，可以先形成第一槽体1241，所述第一槽体1241从所述第二栅绝缘层12104贯穿至所述缓冲层12102的内部，所述第一槽体1241具有一第一槽底12411，该第一槽底12411在所述缓冲层12102的内部；再形成第二槽体1242，所述第二槽体1242从所述第一凹槽123的第一槽底12411贯穿至所述柔性基板110的表面，并在所述柔性基板110的表面形成第二槽底12421，所述第二槽体1242在所述柔性基板110上的垂直投影完全落入所述第一槽体1241在所述柔性基板110上的垂直投影内，所述第一槽体1241和所述第二槽体1242所构成台阶结构的所述第二凹槽124。当然，在实际的制程中，所述第一槽体1241、第二槽体1242的深度以及第一槽体1241、第二槽体1242形成的台阶宽度可进行根据源漏极走线1293所受应力进行调整。
如图5所示，所述填充层1250填充于所述第一凹槽123和第二凹槽124内。
如图7所示，在所述弯折区102，所述阵列基板10的所述源漏极走线1293覆于所述有机介电层1220上；所述平坦层1230覆于所述源漏极走线1293与所述有机介电层1220上。所述有机介电层1220覆于所述阵列基层1210与所述填充层1250上，所述有机介电层1220和所述填充层1250所用材料均为有机光阻材料。所述有机介电层1220的厚度为1 um -1.8um，所述有机介电层1220的杨氏模量小于或等于5Gpa，所述有机介电层1220的耐热温度在350℃-500℃。
如图9所示，在所述像素区101，所述阵列层120还设置有开槽125，该开槽125贯穿于整个所述钝化层1200和所述像素限定层1240，且对应于所述阳极走线1294；所述发光层12100填充于所述开槽125中。
为了更加清楚的说明本发明的阵列基板10，本实施例还提供了一种阵列基板10的制作方法，包括步骤S1）- S9）。
S1），参照图1所示，提供一柔性基板110；该柔性基板110所用材料可以选择聚酰亚胺。
S2），参照图1、图2所示，在所述柔性基板110上形成阵列基层1210。具体的，步骤S2）中包括步骤S21）- S24）。S21）在所述柔性基板110上依次沉积阻挡层12101、缓冲层12102；S22）在所述像素区101，在所述缓冲层12102上形成半导体层1260； S23）在所述半导体层1260以及所述缓冲层12102上沉积第一栅绝缘层12103，在所述第一栅绝缘层12103上沉积第一栅极层1270并对所述第一栅极层1270进行图案化形成第一栅极；S24）在所述第一栅极以及所述第一栅绝缘层12103上沉积第二栅绝缘层12104，在所述第二栅绝缘层12104上沉积第二栅极层1280并对所述第二栅极层1280进行图案化形成第二栅极。
 S3）参照图3、图4所示，在所述阵列基层1210上形成第一凹槽123和第二凹槽124，其中所述第一凹槽123对应于所述像素区101中的所述非像素单元区1012；所述第二凹槽124对应于所述弯折区102。步骤S3）中还包括在所述阵列基层1210上进行开孔，形成第一开孔1211，该所述第一开孔1211从所述第二栅绝缘层12104贯穿至所述缓冲层12102的内部，且对应于所述半导体层1260。在步骤S3）中的形成所述第二开槽125步骤中，包括以下步骤S31）- S32）：S31）形成第一槽体1241，所述第一槽体1241从所述第二栅绝缘层12104贯穿至所述缓冲层12102的内部，所述第一槽体1241具有一第一槽底12411，该第一槽底12411在所述缓冲层12102的内部；S32）形成第二槽体1242，所述第二槽体1242从所述第一凹槽123的第一槽底12411贯穿至所述柔性基板110的表面，并在所述柔性基板110的表面形成第二槽底12421，所述第二槽体1242在所述柔性基板110上的垂直投影完全落入所述第一槽体1241在所述柔性基板110上的垂直投影内，所述第一槽体1241和所述第二槽体1242所构成所述第二凹槽124，所述第二凹槽124为台阶结构。
S4）参照图5所示，将有机光阻材料填充于所述第一凹槽123和所述第二凹槽124中形成填充层1250以及在所述填充层1250和所述阵列基层1210上继续涂覆所述有机光阻材料形成有机介电层1220。在步骤S4）中，在形成所述有机介电层1220后，在所述第一开孔1211的位置对所述有机介电层1220进行显影，形成连通所述第一开孔1211的第二开孔1212，所述第二开孔1212和所述第一开孔1211形成所述源漏极接触孔121。
S5）参照图6所示，在所述源漏极接触孔121中以及所述有机介电层1220上沉积第一金属膜层，并对所述第一金属膜层进行图案化形成源极1291、所述漏极1292和源漏极走线1293。所述源极1291、所述漏极1292对应连接于所述半导体层1260，所述源漏极走线1293位于所述弯折区102。
S6）参照图7所示，在所述源极1291、所述漏极1292以及所述有机介电层1220上沉积钝化层1200，并刻蚀掉所述弯折区102中的全部所述钝化层1200。
S7）参照图7、图8所示，在所述钝化层1200、所述有机介电层1220以及所述源漏极走线1293上形成平坦层1230，并对所述平坦层1230进行开孔形成阳极接触孔122，所述阳极接触孔122从所述平坦层1230贯穿所述钝化层1200并延伸至所述漏极1292的表面；在所述阳极接触孔122中以及所述平坦层1230上沉积第二金属膜层，并对所述第二金属膜层进行图案化形成连接于所述漏极1292的阳极走线1294。
S8）参照图9所示，在所述平坦层1230和所述阳极走线1294上形成像素限定层1240并在所述像素限定层1240上挖一开槽125，所述开槽125贯穿于整个所述像素限定层1240，且对应于所述阳极走线1294。
S9），参照图10所示在所述开槽125种填充发光层12100。
本发明还提供了一种显示装置1，包括阵列基板10、IC 20、印制电路板30。其中。该阵列基板10具有弯折区102和像素区101。所述弯折区102中的金属走线相比于刚性OLED，柔性垫弯曲（Pad bending）的扇出（Fanout）区域不采用栅(Gate)引线，而是采用源漏电极走线与外部电路连接。本实施例中，所述阵列基板10的像素区101的源漏极走线1293作为Fanout区域的连接线与IC20连接，所述IC20连接于所述印制电路板30。本实施例中的显示装置1主要设计要点在于所述阵列基板10，能够使具有本发明的阵列基板10的显示装置1，在所述像素区101也能实现弯折功能，因此对于显示装置1的其他构件（例如基座、框架或其它改善光学品质的膜片等）就不在此处一一赘述。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

  1. 一种阵列基板，具有弯折区和与弯折区相邻的像素区，所述像素区具有若干像素单元区和连接于所述像素单元区的非像素单元区；其中，所述阵列基板包括柔性基板和阵列层，所述阵列层覆于所述柔性基板上；所述阵列层包括
    阵列基层，具有第一凹槽和第二凹槽，所述第一凹槽对应于所述像素区中的所述非像素单元区；所述第二凹槽对应于所述弯折区；
    填充层，填充于所述第一凹槽和第二凹槽内；以及
    有机介电层，覆于所述阵列基层与所述填充层上，所述有机介电层和所述填充层所用材料均为有机光阻材料。
  2. 根据权利要求1所述的阵列基板，其中，所述第二凹槽在所述阵列基层内形成台阶结构。
  3. 根据权利要求1所述的阵列基板，其中，所述阵列层还包括
    钝化层，覆于所述有机介电层上，且对应于所述像素区；
    平坦层，覆于所述钝化层上以及所述有机介电层上；以及
    像素限定层，覆于所述平坦层上。
  4. 根据权利要求3所述的阵列基板，其中，
    所述钝化层的所用材料为氮化硅，厚度小于或等于3000埃米；
    所述有机介电层的厚度为1 um -1.8um，所述有机介电层的杨氏模量小于或等于5Gpa，所述有机介电层的耐热温度在350℃-500℃。
  5. 根据权利要求3所述的阵列基板，其中，所述阵列基层包括
    阻挡层，覆于所述柔性基板上；
    缓冲层，覆于所述阻挡层上；
    第一栅绝缘层，覆于所述缓冲层上；以及
    第二栅绝缘层，覆于所述第一栅绝缘层上；
    所述有机介电层覆于所述第二栅绝缘层上；
    在所述像素区，所述阵列层还包括
    半导体层，设于所述缓冲层上，且所述第一栅绝缘层完全包覆所述半导体层；
    第一栅极层，设于所述第一栅绝缘层上，且所述第二栅绝缘层完全包覆所述第一栅极层；
    第二栅极层，设于所述第二栅绝缘层上，且所述有机介电层覆于所述第二栅极层上；
    源漏极接触孔，从所述有机介电层贯穿至所述缓冲层的内部；
    源极和漏极，覆于所述有机介电层上且分别通过对应的所述源漏极接触孔延伸并连接至所述半导体层；所述钝化层覆于所述源极和所述漏极上；
    阳极接触孔，从所述平坦层贯穿所述钝化层并延伸至所述漏极的表面；
    阳极走线，覆于所述平坦层上且通过所述阳极接触孔延伸并连接至所述漏极；
    开槽，贯穿于整个所述像素限定层，且对应于所述阳极走线；以及
    发光层，填充于所述开槽中；
    在所述弯折区，所述阵列基板还设有
    源漏极走线，覆于所述有机介电层上；所述平坦层覆于所述源漏极走线与所述有机介电层上。
  6. 一种阵列基板的制作方法，所述阵列基板具有弯折区和与弯折区相邻的像素区，所述像素区具有若干像素单元区和连接于所述像素单元区的非像素单元区；其包括以下步骤：
    S1）提供一柔性基板；
    S2）在所述柔性基板上形成阵列基层；
    S3）在所述阵列基层上形成第一凹槽和第二凹槽，其中所述第一凹槽对应于所述像素区中的所述非像素单元区；所述第二凹槽对应于所述弯折区；
    S4）将有机光阻材料填充于所述第一凹槽和所述第二凹槽中形成填充层以及在所述填充层和所述阵列基层上继续涂覆所述有机光阻材料形成有机介电层。
  7. 根据权利要求6所述的阵列基板的制作方法，其中，在所述步骤S2）中包括
      S21）在所述柔性基板上依次沉积阻挡层、缓冲层；
      S22）在所述像素区，在所述缓冲层上形成半导体层；
      S23）在所述半导体层以及所述缓冲层上沉积第一栅绝缘层，在所述第一栅绝缘层上沉积第一栅极层并对所述第一栅极层进行图案化形成第一栅极；
      S24）在所述第一栅极以及所述第一栅绝缘层上沉积第二栅绝缘层，在所述第二栅绝缘层上沉积第二栅极层并对所述第二栅极层进行图案化形成第二栅极；
    在步骤S3）中，还包括在所述阵列基层上进行开孔，形成第一开孔，该所述第一开孔从所述第二栅绝缘层贯穿至所述缓冲层的内部，且对应于所述半导体层；
    在步骤S4）中，在形成所述有机介电层后，在所述第一开孔的位置对所述有机介电层进行显影，形成连通所述第一开孔的第二开孔，所述第二开孔和所述第一开孔形成所述源漏极接触孔。
  8. 根据权利要求7所述的阵列基板的制作方法，其中，在步骤S4）之后还包括
    S5）在所述源漏极接触孔中以及所述有机介电层上沉积第一金属膜层，并对所述第一金属膜层进行图案化形成源极、漏极和源漏极走线；
    S6）在所述源极、所述漏极以及所述有机介电层上沉积钝化层，并刻蚀掉所述弯折区中的全部所述钝化层；
    S7）在所述钝化层、所述有机介电层以及所述源漏极走线上形成平坦层，并对所述平坦层进行开孔形成阳极接触孔，所述阳极接触孔从所述平坦层贯穿所述钝化层并延伸至所述漏极的表面；在所述阳极接触孔中以及所述平坦层上沉积第二金属膜层，并对所述第二金属膜层进行图案化形成连接于所述漏极的阳极走线；
    S8）在所述平坦层和所述阳极走线上形成像素限定层并在所述像素限定层上挖一开槽，所述开槽贯穿于整个所述像素限定层，且对应于所述阳极走线；S9）在所述开槽种填充发光层。
  9. 根据权利要求7所述的阵列基板的制作方法，其中，在步骤S3）中的形成所述第二凹槽步骤中，包括以下步骤：
    S31）形成第一槽体，所述第一槽体从所述第二栅绝缘层贯穿至所述缓冲层的内部，所述第一槽体具有一第一槽底，该第一槽底在所述缓冲层的内部；
    S32）形成第二槽体，所述第二槽体从所述第一凹槽的第一槽底贯穿至所述柔性基板的表面，并在所述柔性基板的表面形成第二槽底，所述第二槽体在所述柔性基板上的垂直投影完全落入所述第一槽体在所述柔性基板上的垂直投影内，所述第一槽体和所述第二槽体所构成所述第二凹槽，所述第二凹槽为台阶结构。
  10. 一种显示装置，其包括如权利要求1所述的阵列基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113823654A (zh) * 2020-06-19 2021-12-21 京东方科技集团股份有限公司 一种驱动基板、发光装置及其制作方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355527B2 (en) 2019-05-16 2022-06-07 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display panel and preparation method thereof, and display device
CN110211971B (zh) * 2019-05-16 2021-11-02 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法、显示装置
CN110246849A (zh) * 2019-05-17 2019-09-17 武汉华星光电半导体显示技术有限公司 阵列基板
CN110289292B (zh) 2019-06-27 2022-04-15 京东方科技集团股份有限公司 一种显示基板、显示装置和显示基板的制作方法
CN110444116B (zh) * 2019-07-16 2021-07-06 武汉华星光电半导体显示技术有限公司 柔性基板及其制备方法
CN110544710A (zh) * 2019-08-08 2019-12-06 武汉华星光电半导体显示技术有限公司 柔性阵列基板及显示装置
CN110634885B (zh) 2019-08-20 2021-06-22 武汉华星光电技术有限公司 阵列基板及其制备方法
CN110610968B (zh) 2019-08-28 2021-09-03 武汉华星光电半导体显示技术有限公司 一种显示面板及显示装置
CN110610948B (zh) * 2019-08-30 2021-05-07 武汉华星光电半导体显示技术有限公司 阵列基板及显示装置
CN111063812A (zh) * 2019-10-22 2020-04-24 武汉华星光电半导体显示技术有限公司 阵列基板及显示面板
CN111106149B (zh) * 2019-12-04 2022-07-12 武汉华星光电半导体显示技术有限公司 一种显示面板及其制备方法
CN111081716A (zh) * 2019-12-06 2020-04-28 武汉华星光电半导体显示技术有限公司 阵列基板、阵列基板的制备方法及显示面板
CN111180389B (zh) * 2020-03-04 2023-03-14 武汉华星光电半导体显示技术有限公司 阵列基板及其制备方法
CN111415968A (zh) 2020-04-26 2020-07-14 武汉华星光电半导体显示技术有限公司 显示面板及显示面板的制作方法
CN111415969B (zh) 2020-04-27 2022-04-08 武汉华星光电半导体显示技术有限公司 柔性显示面板及其制作方法
CN111584555B (zh) * 2020-05-06 2022-11-01 武汉华星光电半导体显示技术有限公司 阵列基板的制作方法及阵列基板、显示装置
CN111627926B (zh) * 2020-05-19 2022-05-31 武汉华星光电半导体显示技术有限公司 Oled显示面板及显示装置
CN111768701B (zh) * 2020-06-22 2022-04-08 武汉华星光电半导体显示技术有限公司 显示面板
CN111754872A (zh) * 2020-06-24 2020-10-09 武汉华星光电半导体显示技术有限公司 显示装置及其制备方法
CN111755624A (zh) * 2020-06-24 2020-10-09 武汉华星光电半导体显示技术有限公司 显示面板和显示装置
CN111863838A (zh) 2020-07-21 2020-10-30 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法
CN111916462B (zh) * 2020-07-30 2022-12-23 北海惠科光电技术有限公司 一种基板、制备基板的方法和显示面板
CN112002702B (zh) * 2020-08-06 2022-09-27 武汉华星光电半导体显示技术有限公司 柔性显示面板及可卷曲显示装置
CN112018131B (zh) * 2020-08-06 2022-10-04 武汉华星光电半导体显示技术有限公司 柔性显示面板及其制备方法
CN112669702B (zh) * 2020-12-29 2022-07-29 武汉华星光电技术有限公司 显示面板及显示装置
CN113299670A (zh) * 2021-05-31 2021-08-24 武汉华星光电半导体显示技术有限公司 显示面板、显示装置以及显示面板的制作方法
JP7780532B2 (ja) * 2021-09-27 2025-12-04 京東方科技集團股▲ふん▼有限公司 表示基板及びその製造方法、表示装置
CN114141825B (zh) * 2021-11-09 2023-04-07 武汉华星光电半导体显示技术有限公司 显示面板及移动终端
CN115407570B (zh) * 2022-08-23 2023-12-15 武汉华星光电技术有限公司 显示面板及其制备方法
US12164195B2 (en) 2022-08-23 2024-12-10 Wuhan China Star Optoelectronics Technology Co., Ltd. Display panel and manufacturing method thereof, and display device
CN116096174A (zh) * 2023-02-24 2023-05-09 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691348A (zh) * 2004-03-19 2005-11-02 三星Sdi株式会社 平板显示装置
CN107424957A (zh) * 2017-06-16 2017-12-01 武汉华星光电半导体显示技术有限公司 柔性tft基板的制作方法
US20180138448A1 (en) * 2016-12-28 2018-05-17 Shanghai Tianma AM-OLED Co., Ltd. Flexible display panel, fabrication method, and flexible display apparatus
CN108288637A (zh) * 2018-01-24 2018-07-17 武汉华星光电半导体显示技术有限公司 柔性显示面板的制作方法及柔性显示面板

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203179887U (zh) * 2013-04-22 2013-09-04 北京京东方光电科技有限公司 一种阵列基板及显示装置
CN103943632B (zh) * 2013-12-31 2017-03-08 上海天马微电子有限公司 一种阵列基板及其制备方法、液晶显示器
KR102357392B1 (ko) * 2017-04-26 2022-02-03 삼성디스플레이 주식회사 디스플레이 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1691348A (zh) * 2004-03-19 2005-11-02 三星Sdi株式会社 平板显示装置
US20180138448A1 (en) * 2016-12-28 2018-05-17 Shanghai Tianma AM-OLED Co., Ltd. Flexible display panel, fabrication method, and flexible display apparatus
CN107424957A (zh) * 2017-06-16 2017-12-01 武汉华星光电半导体显示技术有限公司 柔性tft基板的制作方法
CN108288637A (zh) * 2018-01-24 2018-07-17 武汉华星光电半导体显示技术有限公司 柔性显示面板的制作方法及柔性显示面板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113823654A (zh) * 2020-06-19 2021-12-21 京东方科技集团股份有限公司 一种驱动基板、发光装置及其制作方法
CN113823654B (zh) * 2020-06-19 2024-03-15 京东方科技集团股份有限公司 一种驱动基板、发光装置及其制作方法

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