WO2020026401A1 - ワイドバンドギャップ半導体装置、および、電力変換装置 - Google Patents

ワイドバンドギャップ半導体装置、および、電力変換装置 Download PDF

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祐介 山城
憲治 濱田
和也 小西
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Definitions

  • the technology disclosed in the present specification relates to a wide band gap semiconductor device and a power conversion device.
  • MOSFETs metal-oxide-semiconductor field-effect transistors
  • IGBTs Insulated gate bipolar transistors
  • a voltage drop due to a hole current flowing in a P-type base region when shifting from an ON state in which a main current flows to an OFF state in which a main current does not flow is represented by N
  • the built-in voltage between the emitter region having a relatively high concentration of impurity (N + ) and the base region of the P-type is exceeded, the parasitic thyristor is turned on, and furthermore, the latch-up state in which current continues to flow
  • N + concentration of impurity
  • Patent Document 1 in an IGBT having a trench gate, a dummy cell that allows a hole current to flow to an emitter electrode is formed in addition to a main cell that allows a main current to flow. Furthermore, a structure having a rectifying element connected in series is disclosed in the dummy cell.
  • the built-in voltage of the rectifying element is about 0.7 V, which corresponds to the built-in potential of a PN junction of Si.
  • the PN junction between the emitter region and the base region is formed of Si
  • the PN junction has a built-in voltage of about 0.7 V as in the case of the rectifier.
  • a voltage of 0.7 V is applied to the rectifying element to conduct the voltage
  • a voltage of about 0.7 V may be applied to the PN junction between the emitter region and the base region to conduct the rectifying element.
  • the IGBT and the rectifying element are made of a PN junction of SiC, and both have a built-in voltage of about 2.5 V, so that sufficient latch-up withstand capability cannot be obtained.
  • the IGBT can be made of SiC and the rectifying element can be made of Si to make a difference in the built-in voltage.
  • the IGBT and the rectifying element cannot be formed densely, the resistance value per unit area is reduced. It cannot be reduced.
  • the rectifying element is provided outside the device. Therefore, an electrode (specifically, a diverter electrode) different from the gate electrode or the emitter electrode is required to connect the P-type region in the dummy cell and the rectifying element.
  • the diverter electrode and the rectifying element are connected by, for example, a method such as wire bonding. For this reason, an electrode pad having a relatively large area (specifically, a diverter electrode pad) needs to be formed on the device, and integration has been difficult.
  • the technology disclosed in the present specification has been made in order to solve the problems described above, and provides a technology that can obtain sufficient latch-up withstand capability and can be integrated. The purpose is to do so.
  • a drift region including a wide band gap semiconductor of a first conductivity type, and a wide band gap of a second conductivity type formed on a lower surface of the drift region.
  • a collector region made of a semiconductor, a charge accumulation region formed on a top surface of the drift region and having a higher impurity concentration than the drift region, made of a first conductivity type wide band gap semiconductor; and the charge accumulation region
  • a base region of the second conductivity type which is formed partially on the surface layer of the charge storage region, and is formed apart from the base region on the surface layer of the charge storage region, and has a higher impurity concentration than the base region;
  • a first conductivity type emitter region having a material concentration, a Schottky electrode formed in contact with the charge extraction region and Schottky-connected to the charge extraction region, the charge
  • a conversion circuit that has the above-described wide band gap semiconductor device, and that converts input power and outputs the converted power.
  • a drift region including a wide band gap semiconductor of a first conductivity type, and a wide band gap of a second conductivity type formed on a lower surface of the drift region.
  • a collector region made of a semiconductor, a charge accumulation region formed on a top surface of the drift region and having a higher impurity concentration than the drift region, made of a first conductivity type wide band gap semiconductor; and the charge accumulation region
  • a base region of the second conductivity type which is formed partially on the surface layer of the charge storage region, and is formed apart from the base region on the surface layer of the charge storage region, and has a higher impurity concentration than the base region;
  • a first conductivity type emitter region having a material concentration, a Schottky electrode formed in contact with the charge extraction region and Schottky-connected to the charge extraction region, the charge
  • a conversion circuit that has the above-described wide band gap semiconductor device, and that converts input power and outputs the converted power.
  • FIG. 1 is a cross-sectional view schematically showing an example of a configuration of an IGBT as a semiconductor device according to an embodiment.
  • FIG. 3 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when an upper electrode and a dielectric film formed after semiconductor element formation are omitted.
  • FIG. 3 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when unit cells are arranged in a comb shape.
  • FIG. 11 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when unit cells are arranged in a ladder shape.
  • FIG. 1 is a cross-sectional view schematically showing an example of a configuration of an IGBT as a semiconductor device according to an embodiment.
  • FIG. 3 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when an upper electrode and a dielectric film formed after semiconductor element formation are omitted.
  • FIG. 3
  • FIG. 11 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when unit cells are arranged in a stripe shape.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of an IGBT according to the embodiment.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of an IGBT according to the embodiment.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of an IGBT according to the embodiment.
  • FIG. 3 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when an upper electrode and a dielectric film formed after semiconductor element formation are omitted.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of an IGBT according to the embodiment.
  • FIG. 3 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when an upper electrode and a dielectric film formed after semiconductor element formation are omitted.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of an IGBT according to the embodiment.
  • FIG. 3 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when an upper electrode and a dielectric film formed after semiconductor element formation are omitted.
  • FIG. 3 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when an upper electrode and a dielectric film formed after semiconductor element formation are omitted.
  • FIG. 3 is a plan view schematically showing an example of a configuration of a semiconductor device according to an embodiment when an upper electrode and a dielectric film formed after semiconductor element formation are omitted.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of an IGBT according to the embodiment.
  • 1 is a diagram conceptually illustrating an example of a configuration of a power conversion system including a power conversion device according to an embodiment.
  • FIG. 1 is a sectional view schematically showing an example of the configuration of an IGBT 100 as a semiconductor device according to the present embodiment.
  • FIG. 2 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the upper electrode and the dielectric film formed after the formation of the semiconductor element are omitted.
  • FIG. 1 corresponds to a section taken along the line AA ′ in FIG.
  • FIG. 2 illustrates an example in which the unit cells are arranged in a lattice shape.
  • the arrangement of the unit cells may also be a case where the unit cells are arranged in a comb shape, a case where the unit cells are arranged in a ladder shape, or It is also assumed that they are arranged in stripes.
  • FIG. 3 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the unit cells are arranged in a comb shape.
  • FIG. 4 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the unit cells are arranged in a ladder shape.
  • FIG. 5 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the unit cells are arranged in a stripe shape.
  • FIG. 1 corresponds to a cross section taken along line A-A ′ in each of FIGS. 3, 4, and 5.
  • the IGBT 100 includes a P-type collector region 10 having a relatively high concentration (P + ) of P-type impurities and one main surface of the collector region 10 (that is, the upper surface). And an N-type charge accumulation region 21 laminated on the upper surface of the drift region 20.
  • the charge accumulation region 21 has a higher impurity concentration than the drift region 20.
  • the semiconductor material used for the IGBT 100 is a wide band gap semiconductor having a larger band gap than a silicon semiconductor, and may be, for example, silicon carbide.
  • a wide band gap semiconductor generally refers to a semiconductor having a forbidden band width of about 2 eV or more, a group 3 nitride such as gallium nitride (GaN), a group 2 oxide such as zinc oxide (ZnO), and selenium.
  • Group 2 chalcogenides such as zinc oxide (ZnSe), diamond, and silicon carbide (SiC) are known.
  • SiC silicon carbide
  • a planar gate type SiC-IGBT in which the channel region is formed perpendicular to the thickness direction of IGBT 100 (that is, the vertical direction in FIG. 1) will be described as an example.
  • a plurality of base regions 30 made of a P-type wide band gap semiconductor are selectively provided.
  • An emitter region 40 made of an N-type wide band gap semiconductor is formed on each surface layer of the base region 30 at a position inside the outer periphery of the base region 30 at a predetermined interval.
  • the emitter region 40 has a higher impurity concentration than the charge storage region 21.
  • a well contact region 31 made of a low-resistance P-type wide band gap semiconductor is formed inside each emitter region 40.
  • Well contact region 31 is formed to reach base region 30 from the upper surface of emitter region 40.
  • a charge extraction region 32 made of a P-type wide band gap semiconductor is formed so as to be separated from the base region 30.
  • the charge extraction region 32 has a higher impurity concentration than the base region 30.
  • An ohmic electrode 70 is formed over a part of the upper surface of the emitter region 40 and a part of the upper surface of the well contact region 31.
  • the ohmic electrode 70 is in ohmic connection with the wide band gap semiconductor.
  • Schottky electrode 71 is formed on the upper surface of the charge extraction region 32. Schottky electrode 71 is Schottky-connected to P-type silicon carbide semiconductor layer (charge extraction region 32).
  • the rising voltage when a forward voltage is applied to the Schottky connection is set to be, for example, 0.2 V or more and 2.0 V or less.
  • the rising voltage may be, for example, 1.0 V.
  • the gate insulating film 50 is formed over the upper surface of the base region 30 and the upper surface of the charge extraction region 32. Gate insulating film 50 is formed in contact with base region 30 at a position sandwiched between charge storage region 21 and emitter region 40. Further, a gate electrode 60 is formed via a gate insulating film 50 at a position overlapping the base region 30 in plan view. Further, an interlayer insulating film 55 is formed to cover the gate electrode 60.
  • the emitter electrode 80 is formed so as to cover the open upper surface of the ohmic electrode 70, the open upper surface of the Schottky electrode 71, and the upper surface of the interlayer insulating film 55.
  • the emitter electrode 80 is electrically connected to the ohmic electrode 70 and the Schottky electrode 71.
  • An interlayer insulating film 55 is formed between the emitter electrode 80 and the gate electrode 60.
  • a collector electrode 81 is formed on the lower surface of the collector region 10.
  • FIG. 2 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment.
  • the IGBT 100 has an emitter region 40 surrounding the well contact region 31. Further, a base region 30 is formed surrounding the emitter region 40. Further, a charge storage region 21 is formed surrounding the base region 30.
  • Each cell region is two-dimensionally arranged in the horizontal direction and the vertical direction in FIG.
  • a charge extraction region 32 is formed in a region where a cell region is not formed.
  • the charge extraction region 32 is formed in a region extending in the left-right direction where no cell region is formed and a region extending in the vertical direction where no cell region is formed.
  • FIG. 3 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the unit cells are arranged in a comb shape.
  • an emitter region 40A is formed with a well contact region 31A interposed therebetween.
  • base region 30A is formed with emitter region 40A interposed therebetween.
  • a charge accumulation region 21A is formed with the base region 30A interposed therebetween.
  • the comb-shaped cell regions thus formed are formed apart from each other, and a charge extraction region 32A is formed in a region between the cell regions.
  • FIG. 4 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the unit cells are arranged in a ladder shape.
  • the emitter region 40B is formed with the well contact region 31B formed intermittently in the longitudinal direction.
  • base region 30B is formed with emitter region 40B interposed therebetween.
  • the charge accumulation region 21B is formed with the base region 30B interposed therebetween.
  • the ladder-shaped cell regions thus formed are formed apart from each other, and a charge extraction region 32B is formed in a region between the cell regions.
  • FIG. 5 is a plan view schematically showing an example of a configuration of a semiconductor device according to the present embodiment when unit cells are arranged in a stripe shape.
  • an emitter region 40C is formed with a well contact region 31C formed intermittently in the longitudinal direction.
  • the base region 30C is formed in partial contact with the well contact region 31C while sandwiching the emitter region 40C.
  • a charge storage region 21C is formed with the base region 30C interposed therebetween.
  • the stripe-shaped cell regions thus formed are formed apart from each other, and a charge extraction region 32C is formed in a region between the cell regions.
  • an impurity concentration is, for example, 5 ⁇ 10 13 cm ⁇ 3 or more and 1 ⁇ 10 15 cm ⁇ 3 or less, for example, on the upper surface of the collector region 10 by a chemical vapor deposition (CVD) method.
  • CVD chemical vapor deposition
  • a drift region 20 made of N-type silicon carbide having a thickness of, for example, 50 ⁇ m or more and 200 ⁇ m or less is epitaxially grown.
  • collector region 10 is a (0001) plane in which the plane orientation of the first main surface has an off angle, and is made of P-type, low-resistance silicon carbide having a 4H polytype. .
  • the charge accumulation region 21 having an impurity concentration of, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less, and a film thickness of, for example, 1 ⁇ m or more and 10 ⁇ m or less, Epitaxial growth is performed on the upper surface of the drift region 20.
  • an injection mask is formed in a predetermined region on the upper surface of the charge accumulation region 21 by using a photoresist or the like. Then, Al (aluminum), which is a P-type impurity, is ion-implanted.
  • the depth of the Al ion implantation is, for example, 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the impurity concentration of ion-implanted Al is, for example, in the range of 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less, and the impurity concentration of the charge storage region 21 (first impurity Concentration) (second impurity concentration).
  • the implantation mask is removed.
  • the region into which Al has been ion-implanted becomes the base region 30.
  • the depth of the Al ion implantation is, for example, 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the impurity concentration of ion-implanted Al is, for example, in the range of 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less, and the impurity concentration of the charge storage region 21 (first impurity Concentration) and higher than the impurity concentration of the base region 30 (second impurity concentration).
  • the implantation mask is removed.
  • the region into which Al is ion-implanted becomes the well contact region 31 and the charge extraction region 32.
  • the width of the charge extraction region 32 when viewed in the section A-A ′ in FIG. 2 is, for example, 0.3 times or more and 0.5 times or less the width of the base region 30.
  • N nitrogen
  • the ion implantation depth of N is smaller than the thickness of the base region 30.
  • the impurity concentration of the ion-implanted N is, for example, in the range of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less, and the P-type impurity concentration of the base region 30 (second impurity). Impurity concentration).
  • the region showing N-type among the regions into which N has been implanted becomes the emitter region 40.
  • annealing is performed in a temperature range of, for example, 1300 ° C. or more and 1900 ° C. or less, for example, for 30 seconds or more and 1 hour or less in an inert gas atmosphere such as an argon (Ar) gas using a heat treatment apparatus.
  • an inert gas atmosphere such as an argon (Ar) gas
  • the ion-implanted Al and N are electrically activated.
  • a field insulating film made of silicon dioxide of 5 ⁇ m or more and 2 ⁇ m or less is formed.
  • the field insulating film at a position substantially corresponding to the active region may be removed by photolithography or etching.
  • a silicon oxide film that is a gate insulating film 50 having a desired thickness is formed by thermally oxidizing the surface of the silicon carbide semiconductor layer that is not covered with the field insulating film.
  • a polycrystalline silicon film having conductivity is formed on the upper surface of the gate insulating film 50 and the upper surface of the field insulating film by using a low-pressure CVD method.
  • the gate electrode 60 is formed by patterning the formed polycrystalline silicon film.
  • an interlayer insulating film 55 made of silicon oxide is formed by using a low pressure CVD method.
  • a metal film containing Ni as a main component is formed in the contact hole by a sputtering method or the like. Thereafter, for example, heat treatment is performed at a temperature of not less than 600 ° C. and not more than 1100 ° C. to cause the metal film containing Ni as a main component to react with the silicon carbide semiconductor layer in the contact hole, thereby forming a silicon carbide semiconductor layer. Silicide is formed between the gate electrode and the metal film.
  • the remaining metal film other than the silicide formed by the heat treatment is removed by wet etching.
  • the ohmic electrode 70 is formed by the silicide thus formed.
  • a metal film containing Al and Ti as main components is formed on the lower surface of the collector region 10, and a heat treatment is performed. By doing so, a back ohmic electrode (not shown here) is formed on the back side of the collector region 10.
  • the interlayer insulating film 55 and the gate insulating film 50 on the upper surface of the charge extraction region 32 are removed by using patterning with a photoresist or the like.
  • a metal film to be the Schottky electrode 71 is deposited by a sputtering method or the like, and the Schottky electrode 71 is formed on the upper surface of the charge extraction region 32 in the contact hole by patterning with a photoresist or the like.
  • the metal film serving as the Schottky electrode 71 may be formed as a single-layer film containing Al, Mo, Au, Ti, Ni, V, or the like, or may be formed as a multilayer film in which these are combined. Good.
  • a wiring metal such as Al is formed on the surface of the element thus far processed by sputtering or vapor deposition. Then, by processing the wiring metal into a predetermined shape by photolithography technology, an emitter electrode 80 that contacts the ohmic electrode 70 and the Schottky electrode 71 on the emitter side is formed, and a gate that contacts the gate electrode 60 is formed. A pad and a gate wiring are formed.
  • the IGBT 100 shown in FIG. 1 can be obtained.
  • the first state is a state in which a positive voltage is applied to the collector electrode 81 with respect to the emitter electrode 80 and a positive voltage equal to or higher than the threshold value is applied to the gate electrode 60. Call.
  • a Schottky barrier diode (SBD) formed between the charge extraction region 32 and the Schottky electrode 71 has a threshold voltage (for example, SBD) although a forward voltage is applied to the Schottky barrier diode (SBD). 1.0V). Therefore, no current flows in the relevant location.
  • SBD Schottky barrier diode
  • Electrons flowing from the emitter electrode 80 to the collector electrode 81 are supplied from the ohmic electrode 70, the emitter region 40, the base region 30, the charge storage region 21 from the emitter electrode 80 in accordance with an electric field formed by a positive voltage applied to the collector electrode 81. , Drift region 20, and further, through collector region 10, to reach collector electrode 81.
  • the holes flowing from the collector electrode 81 to the emitter electrode 80 are separated from the collector region 81, the drift region 20, the charge storage region 21, and the base region 30 in accordance with the electric field formed by the positive voltage applied to the collector electrode 81. , The emitter region 40, and further reach the emitter electrode 80 via the ohmic electrode 70.
  • the structure according to the present embodiment can lower the on-resistance as compared with the case where the charge storage region 21 is not formed.
  • the voltage applied between the emitter electrode 80 and the collector electrode 81 is called an on-voltage, and the value obtained by dividing the on-voltage by the density of the on-current is called an on-resistance.
  • the on-resistance is equal to the sum of the resistances of the paths through which the electrons and holes flow.
  • the product of the square of the on-current and the on-resistance is equal to the conduction loss consumed by the IGBT during conduction. Therefore, the on-resistance is preferably low.
  • the ON current flows only through the active region where the channel region exists, and does not flow through the termination region and the invalid region other than the active region.
  • the second state is a case where a high voltage is applied to the collector electrode 81 with respect to the emitter electrode 80 and a voltage equal to or lower than the threshold value is applied to the gate electrode 60, which is hereinafter referred to as an “off state”.
  • the voltage of the gate electrode 60 is substantially equal to the voltage of the emitter electrode 80, a high voltage is applied between the gate electrode 60 and the collector electrode 81.
  • a reverse bias is applied to the PN junction formed between the base region 30 and the charge storage region 21 in the active region, and the PN junction is thicker toward the charge storage region 21 and the drift region 20 having relatively low concentrations.
  • the depletion layer spreads.
  • application of a high voltage to the gate insulating film 50 is suppressed.
  • the third state is a transition from the ON state to the OFF state, and is hereinafter referred to as a “turn-off transition period”.
  • a mode for example, a latch-up mode
  • IGBT IGBT
  • the width of the carrier when passing through the junction / field / effect / transistor (JFET) region is reduced, but the JFET region is higher than the drift region 20 by the charge accumulation region 21. Because of the concentration, the conductivity can be kept low.
  • the structure having the Schottky connection is formed in the same cell as the base region 30, the integration of the element is smaller than in the case where a rectifying element as shown in Patent Document 1 is formed outside the cell. It becomes possible. Therefore, the resistance per unit area can be reduced.
  • the gate insulating film 50 Reliability is improved.
  • the depletion layer extending from the charge extraction region 32 is connected to the depletion layer extending from the base region 30 and expands, and the electric field that tends to concentrate on the corner between the lower surface and the side surface of the base region 30 is dispersed. As a result, the avalanche voltage can be increased.
  • the built-in voltage of the PN junction formed at the interface between emitter region 40 and base region 30 is, for example, 2.5 V.
  • the value of the built-in voltage of the Schottky junction formed between the Schottky electrode 71 and the charge extraction region 32 is, for example, a value larger than 1.0 V.
  • holes are generally discharged by a Schottky junction having a lower built-in voltage than a PN junction. Since the PN junction and the Schottky connection are connected in parallel, the Schottky connection becomes conductive before a voltage of 2.5 V is applied to the PN junction. Therefore, a voltage of, for example, 1.0 V or more is not applied to the PN connection due to a voltage drop in the drift region 20 or the like. As a result, since the PN junction does not operate and the latch-up mode does not occur, the latch-up tolerance increases.
  • FIG. 6 is a sectional view schematically showing an example of the configuration of IGBT 200 according to the present embodiment. As illustrated in FIG. 6, the IGBT 200 has a similar configuration to the IGBT 100 illustrated as an example in the first embodiment.
  • the IGBT 200 includes the collector region 10, the drift region 20, and the charge storage region 21.
  • a trench gate type SiC-IGBT in which the channel region is formed horizontally with respect to the thickness direction of IGBT 200 (that is, the vertical direction in FIG. 6) will be described as an example.
  • a plurality of base regions 30D made of a P-type wide band gap semiconductor are provided on the surface layer of the charge storage region 21.
  • An emitter region 40D made of an N-type wide band gap semiconductor is formed on each surface layer of the base region 30D.
  • a well contact region 31D made of a low-resistance P-type wide band gap semiconductor is formed inside each emitter region 40D.
  • the trench 210 is formed from the upper surface of the emitter region 40D to a position deeper than the base region 30D.
  • the gate insulating film 50D is formed in the trench 210 so as to cover the side surface of the base region 30D sandwiched between the charge storage region 21 and the emitter region 40D.
  • a Schottky electrode 71D is formed on the upper surface of the charge extraction region 32D. Schottky electrode 71D is Schottky-connected to P-type silicon carbide semiconductor layer (charge extraction region 32D).
  • the rising voltage when a forward voltage is applied to the Schottky connection is set to be, for example, 0.2 V or more and 2.0 V or less.
  • the rising voltage may be, for example, 1.0 V.
  • the trench 210 extends from the upper surface of the emitter region 40D, penetrates the emitter region 40D, and reaches a position deeper than the lower surface of the base region 30D and the lower surface of the charge extraction region 32D.
  • An insulating film 50D is formed.
  • the charge extraction region 32D is formed between the adjacent trenches 210. Although the charge extraction region 32D in FIG. 6 is formed in contact with the trench 210, the charge extraction region 32D may be formed separately from the trench 210.
  • ⁇ Gate electrode 60 ⁇ / b> D surrounded by gate insulating film 50 ⁇ / b> D is formed in trench 210. Further, an interlayer insulating film 55D is formed on the upper surface of the gate electrode 60D.
  • the emitter electrode 80D is electrically connected to the emitter region 40D, the well contact region 31D, and the Schottky electrode 71D.
  • An interlayer insulating film 55D is formed between the emitter electrode 80D and the gate electrode 60D.
  • a collector electrode 81 is formed on the lower surface of the collector region 10.
  • holes are generally discharged by a Schottky junction having a lower built-in voltage than a PN junction. Since the PN junction and the Schottky connection are connected in parallel, the Schottky connection becomes conductive before a voltage of 2.5 V is applied to the PN junction. Therefore, a voltage of 1.0 V or more is not applied to the PN connection due to a voltage drop in the drift region 20 or the like. As a result, since the PN junction does not operate and the latch-up mode does not occur, the latch-up tolerance increases.
  • the pitch per unit cell (cell pitch) can be reduced. Therefore, unit cells can be integrated for a limited device area, and a low on-resistance can be realized in an on state.
  • FIG. 7 is a sectional view schematically showing an example of the configuration of IGBT 201 according to the present embodiment. As illustrated in FIG. 7, the IGBT 201 has a similar configuration to the IGBT 200 illustrated in the first embodiment.
  • the IGBT 201 includes the collector region 10, the drift region 20, and the charge storage region 21.
  • a trench gate type SiC-IGBT in which a channel region is formed horizontally with respect to the thickness direction of IGBT 201 (that is, the vertical direction in FIG. 7) will be described as an example.
  • a plurality of base regions 30D are provided on the surface layer of the charge storage region 21.
  • An emitter region 40D is formed on each surface layer of the base region 30D.
  • a well contact region 31D is formed inside each emitter region 40D.
  • a Schottky electrode 71E is formed on the side surface of the charge extraction region 32E opposite to the trench 210. Schottky electrode 71E is Schottky-connected to P-type silicon carbide semiconductor layer (charge extraction region 32E).
  • the rising voltage when a forward voltage is applied to the Schottky connection is set to be, for example, 0.2 V or more and 2.0 V or less.
  • the rising voltage may be, for example, 1.0 V.
  • the trench 210 penetrates the emitter region 40D from the upper surface of the charge storage region 21 and further reaches a position deeper than the lower surface of the base region 30D and the lower surface of the charge extraction region 32E.
  • a gate insulating film 50D is formed.
  • the charge extraction region 32E is formed between the adjacent trenches 210. Although the charge extraction region 32E in FIG. 7 is formed in contact with the trench 210, the charge extraction region 32E may be formed apart from the trench 210.
  • ⁇ Gate electrode 60 ⁇ / b> D surrounded by gate insulating film 50 ⁇ / b> D is formed in trench 210. Further, an interlayer insulating film 55D is formed on the upper surface of the gate electrode 60D.
  • the upper surface of the opened emitter region 40D, the opened upper surface of the well contact region 31D, the opened side surface of the Schottky electrode 71E, and the upper surface of the interlayer insulating film 55D are covered with the emitter.
  • An electrode 80E is formed.
  • the emitter electrode 80E is formed in a dummy trench 220 formed from the upper surface of the charge extraction region 32E and penetrating the charge extraction region 32E.
  • the Schottky electrode 71E is formed on the side surface of the charge extraction region 32E in the dummy trench 220.
  • the emitter electrode 80E is electrically connected to the emitter region 40D, the well contact region 31D, and the Schottky electrode 71E in the dummy trench 220.
  • An interlayer insulating film 55D is formed between the emitter electrode 80E and the gate electrode 60D.
  • a collector electrode 81 is formed on the lower surface of the collector region 10.
  • the Schottky electrode 71E is formed horizontally with respect to the thickness direction of the IGBT 201.
  • the size (specifically, depth, width, and depth) of the dummy trench 220 can be changed as appropriate.
  • the size of the dummy trench 220 may be the same as the size of the trench 210 including the gate electrode 60D.
  • holes are generally discharged by a Schottky junction having a lower built-in voltage than a PN junction. Since the PN junction and the Schottky connection are connected in parallel, the Schottky connection becomes conductive before a voltage of 2.5 V is applied to the PN junction. Therefore, a voltage of 1.0 V or more is not applied to the PN connection due to a voltage drop in the drift region 20 or the like. As a result, since the PN junction does not operate and the latch-up mode does not occur, the latch-up tolerance increases.
  • the planar size of the charge extraction region 32E can be reduced. Therefore, the pitch per unit cell (cell pitch) can be reduced. As a result, unit cells can be integrated for a limited device area, and a low on-resistance can be realized in an on-state.
  • ⁇ Third embodiment> A wide band gap semiconductor device and a method of manufacturing the wide band gap semiconductor device according to the present embodiment will be described.
  • the same components as those described in the above-described embodiment will be denoted by the same reference numerals, and detailed description thereof will be omitted as appropriate. .
  • the charge storage region 21 is formed on the entire upper surface of the drift region 20 by epitaxial growth.
  • the manner of forming the charge storage region is not limited to such a case.
  • FIG. 8 is a cross-sectional view schematically showing an example of the configuration of IGBT 202 according to the present embodiment.
  • the IGBT 202 includes the collector region 10, the drift region 20, and the charge storage region 21F partially laminated on the upper surface of the drift region 20.
  • a plurality of base regions 30 are provided on the surface layer of the charge storage region 21F.
  • An emitter region 40 is formed on each surface layer of the base region 30.
  • a well contact region 31 is formed inside each emitter region 40.
  • a charge extraction region 32 is formed on the surface layer of the charge accumulation region 21F.
  • the charge accumulation region 21 ⁇ / b> F is formed on the upper surface of the drift region 20 with the N-type separation region 22 in contact immediately below a part of the charge extraction region 32.
  • the impurity concentration of N-type separation region 22 is, for example, equal to the impurity concentration of drift region 20.
  • An ohmic electrode 70 is formed over a part of the upper surface of the emitter region 40 and a part of the upper surface of the well contact region 31. Further, a Schottky electrode 71 is formed on the upper surface of the charge extraction region 32.
  • the rising voltage when a forward voltage is applied to the Schottky connection is set to be, for example, 0.2 V or more and 2.0 V or less.
  • the rising voltage may be, for example, 1.0 V.
  • the gate insulating film 50 is formed over the upper surface of the base region 30 and the upper surface of the charge extraction region 32. Further, a gate electrode 60 is formed via a gate insulating film 50 at a position overlapping the base region 30 in plan view. Further, an interlayer insulating film 55 is formed to cover the gate electrode 60.
  • the emitter electrode 80 is formed so as to cover the open upper surface of the ohmic electrode 70, the open upper surface of the Schottky electrode 71, and the upper surface of the interlayer insulating film 55.
  • a collector electrode 81 is formed on the lower surface of the collector region 10.
  • the method of forming the charge storage region 21F is not limited to epitaxial growth.
  • an implantation mask is formed on the upper surface of the drift region 20 by using a photoresist or the like at a position where the N-type separation region 22 is to be formed. Then, N, which is an N-type impurity, is ion-implanted. At this time, the depth of the N ion implantation is, for example, not less than 1.0 ⁇ m and not more than 3 ⁇ m. After that, the implantation mask is removed.
  • the region into which the N ions are implanted becomes the charge storage region 21F, and the region into which the N ions are not implanted becomes the N-type separation region 22.
  • dV / dt is extremely large during the turn-off transition period, for example, 2.5 V is applied to the PN junction formed at the interface between the emitter region 40 and the base region 30 having the structure shown in FIG.
  • the above voltage drop may occur, and a latch-up mode may occur.
  • the N-type separation region 22 is formed immediately below a part of the charge extraction region 32, so that the potential wall at the interface between the drift region 20 and the charge accumulation region 21F is reduced. Reduced. Therefore, many holes flow to the Schottky connection during the transitional period of turn-off, so that the latch-up tolerance can be increased.
  • FIG. 9 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the upper electrode and the dielectric film formed after the formation of the semiconductor element are omitted.
  • the IGBT 300 has an emitter region 40 surrounding the well contact region 31. Further, a base region 30 is formed surrounding the emitter region 40. Further, a charge storage region 21 is formed surrounding the base region 30.
  • Each cell region is two-dimensionally arranged in the horizontal direction and the vertical direction in FIG.
  • a charge extraction region 32G is formed in a region where no cell region is formed.
  • the charge extraction region 32G includes a region extending in the left-right direction where no cell region is formed, and a region extending in the left-right direction where no cell region is formed, except for an intersection region between a region extending in the left-right direction where no cell region is formed and a region extending in the vertical direction where no cell region is formed. And a region extending in the vertical direction that is not formed.
  • the charge extraction region 32G is formed between the nearest cell regions (that is, between the upper and lower cell regions in FIG. 9 and between the left and right cell regions in FIG. 9), It is not formed between diagonally located cell regions in plan view.
  • FIG. 10 is a cross-sectional view schematically showing an example of the configuration of IGBT 300 according to the present embodiment.
  • FIG. 10 corresponds to a B-B ′ section in FIG. 9 is the same as the structure shown in FIG. 1 except that the charge extraction region 32 is replaced by the charge extraction region 32G.
  • the IGBT 300 includes the collector region 10, the drift region 20, and the charge storage region 21.
  • a plurality of base regions 30 are provided on the surface layer of the charge storage region 21.
  • An emitter region 40 is formed on each surface layer of the base region 30.
  • a well contact region 31 is formed inside each emitter region 40.
  • An ohmic electrode 70 is formed over a part of the upper surface of the emitter region 40 and a part of the upper surface of the well contact region 31.
  • the gate insulating film 50 is formed over the upper surface of the base region 30. Further, a gate electrode 60 is formed via a gate insulating film 50 at a position overlapping the base region 30 in plan view. Further, an interlayer insulating film 55 is formed to cover the gate electrode 60.
  • the emitter electrode 80 is formed to cover the open upper surface of the ohmic electrode 70 and the upper surface of the interlayer insulating film 55.
  • Emitter electrode 80 is electrically connected to ohmic electrode 70.
  • An interlayer insulating film 55 is formed between the emitter electrode 80 and the gate electrode 60.
  • a collector electrode 81 is formed on the lower surface of the collector region 10.
  • the charge extraction region 32G is formed near the base region 30. Therefore, the amount of holes flowing to the base region 30 can be reduced. Therefore, the latch-up tolerance can be increased.
  • FIG. 11 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the upper electrode and the dielectric film formed after the formation of the semiconductor element are omitted.
  • the IGBT 400 has the emitter region 40 surrounding the well contact region 31. Further, a base region 30 is formed surrounding the emitter region 40. Further, a charge storage region 21 is formed surrounding the base region 30.
  • the respective cell regions thus formed are formed apart from each other.
  • the respective cell regions are two-dimensionally arranged in the horizontal direction and the vertical direction in FIG.
  • a charge extraction region 32H is formed in a region where no cell region is formed.
  • the charge extracting region 32H is formed in a region extending in the left-right direction where no cell region is formed and a region extending in the vertical direction where no cell region is formed.
  • the charge extraction region 32H has a smaller area in plan view than the charge extraction region 32 in FIG. 2, for example. Specifically, the charge extraction region 32H is formed only in a part in the width direction of a region extending in the left-right direction where no cell region is formed, and has a smaller width than the charge extraction region 32 in FIG. Similarly, the charge extraction region 32H is formed only in a part in the width direction of the region extending in the vertical direction where the cell region is not formed, and has a smaller width than the charge extraction region 32 in FIG.
  • the area of the region where the charge extraction region 32H is formed is, for example, 0.05 times or more and 0.5 times or less of the sum of the areas of the base region 30, the emitter region 40, and the well contact region 31. I do.
  • FIG. 12 is a cross-sectional view schematically showing an example of the configuration of IGBT 400 according to the present embodiment.
  • FIG. 12 corresponds to a section taken along line A-A ′ in FIG.
  • the IGBT 400 includes the collector region 10, the drift region 20, and the charge storage region 21.
  • a plurality of base regions 30 are provided on the surface layer of the charge storage region 21.
  • An emitter region 40 is formed on each surface layer of the base region 30.
  • a well contact region 31 is formed inside each emitter region 40.
  • a charge extraction region 32H made of a P-type wide band gap semiconductor is formed so as to be separated from the base region 30.
  • An ohmic electrode 70 is formed over a part of the upper surface of the emitter region 40 and a part of the upper surface of the well contact region 31.
  • a Schottky electrode 71H is formed on the upper surface of the charge extraction region 32H.
  • Schottky electrode 71H is Schottky-connected to P-type silicon carbide semiconductor layer (charge extraction region 32H).
  • the rising voltage when a forward voltage is applied to the Schottky connection is set to be, for example, 0.2 V or more and 2.0 V or less.
  • the rising voltage may be, for example, 1.0 V.
  • the gate insulating film 50 is formed over the upper surface of the base region 30 and the upper surface of the charge extraction region 32H. Further, a gate electrode 60 is formed via a gate insulating film 50 at a position overlapping the base region 30 in plan view. Further, an interlayer insulating film 55 is formed to cover the gate electrode 60.
  • An emitter electrode 80H is formed to cover the upper surface of the opened ohmic electrode 70, the upper surface of the opened Schottky electrode 71H, and the upper surface of the interlayer insulating film 55.
  • the emitter electrode 80H is electrically connected to the ohmic electrode 70 and the Schottky electrode 71H.
  • An interlayer insulating film 55 is formed between the emitter electrode 80H and the gate electrode 60.
  • a collector electrode 81 is formed on the lower surface of the collector region 10.
  • the area of the region where the Schottky electrode 71H is formed in plan view is smaller than the area of the region where the ohmic electrode 70 is formed in plan view. Even if it is small, the effect of increasing the latch-up tolerance during the turn-off transition period can be obtained.
  • FIG. 13 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the upper electrode and the dielectric film formed after the formation of the semiconductor element are omitted.
  • the IGBT 500 has an emitter region 40 surrounding the well contact region 31. Further, a base region 30 is formed surrounding the emitter region 40. Further, a charge storage region 21 is formed surrounding the base region 30.
  • Each cell region is two-dimensionally arranged in the horizontal direction and the vertical direction in FIG.
  • the charge extraction region 32I is formed in a region where no cell region is formed.
  • the charge extraction region 32I is a portion of a region extending in the left-right direction where no cell region is formed, except for an intersection region between a region extending in the left-right direction where no cell region is formed and a region extending in the vertical direction where no cell region is formed, It is formed in a part of the region extending in the vertical direction where the region is not formed.
  • the charge extraction region 32I is formed between the nearest cell regions (that is, between the upper and lower cell regions in FIG. 13 and between the left and right cell regions in FIG. 13). It is not formed between diagonally located cell regions in plan view.
  • the charge extraction region 32I is formed only in a part of the regions between the nearest cell regions, and is not formed between all the nearest cell regions.
  • FIG. 14 is a plan view schematically showing an example of the configuration of the semiconductor device according to the present embodiment when the upper electrode and the dielectric film formed after the formation of the semiconductor element are omitted.
  • the IGBT 600 has the emitter region 40 surrounding the well contact region 31. Further, a base region 30 is formed surrounding the emitter region 40. Further, a charge storage region 21 is formed surrounding the base region 30. The cell regions thus formed are two-dimensionally spaced apart from each other, and a charge extraction region 32J is partially formed in a region between the cell regions.
  • the charge extraction region 32J is disposed in a place where a cell region is formed, replacing the cell region. 14, the cell regions and the charge extraction regions 32J are alternately arranged in the up-down direction and the left-right direction in FIG.
  • FIG. 15 is a cross-sectional view schematically showing an example of the configuration of IGBT 600 according to the present embodiment.
  • FIG. 15 corresponds to a section taken along line C-C ′ in FIG.
  • the IGBT 600 includes a collector region 10, a drift region 20, and a charge storage region 21.
  • a base region 30 is provided on the surface layer of the charge storage region 21.
  • An emitter region 40 is formed on the surface of the base region 30.
  • a well contact region 31 is formed inside the emitter region 40.
  • a charge extraction region 32J made of a P-type wide band gap semiconductor is formed so as to be separated from the base region 30.
  • An ohmic electrode 70 is formed over a part of the upper surface of the emitter region 40 and a part of the upper surface of the well contact region 31.
  • a Schottky electrode 71J is formed on the upper surface of the charge extraction region 32J. Schottky electrode 71J is Schottky-connected to P-type silicon carbide semiconductor layer (charge extraction region 32J).
  • the rising voltage when a forward voltage is applied to the Schottky connection is set to be, for example, 0.2 V or more and 2.0 V or less.
  • the rising voltage may be, for example, 1.0 V.
  • a gate insulating film 50 is formed over the upper surface of the base region 30 and the upper surface of the charge extraction region 32J. Further, a gate electrode 60 is formed via a gate insulating film 50 at a position overlapping the base region 30 in plan view. Further, an interlayer insulating film 55 is formed to cover the gate electrode 60.
  • the emitter electrode 80J is formed so as to cover the open upper surface of the ohmic electrode 70, the open upper surface of the Schottky electrode 71J, and the upper surface of the interlayer insulating film 55.
  • the emitter electrode 80J is electrically connected to the ohmic electrode 70 and the Schottky electrode 71J.
  • An interlayer insulating film 55 is formed between the emitter electrode 80J and the gate electrode 60.
  • a collector electrode 81 is formed on the lower surface of the collector region 10.
  • the semiconductor device according to the above-described embodiment is applied to a power converter.
  • the power converter to be applied is not limited to a specific application, but a case where the power converter is applied to a three-phase inverter will be described below.
  • FIG. 16 is a diagram conceptually showing an example of the configuration of a power conversion system including the power conversion device according to the present embodiment.
  • the power conversion system includes a power supply 1100, a power conversion device 1200, and a load 1300.
  • Power supply 1100 is a DC power supply, and supplies DC power to power converter 1200.
  • the power supply 1100 can be composed of various types, and for example, can be composed of a DC system, a solar battery, a storage battery, or the like. Further, the power supply 1100 can be configured with a rectifier circuit or an AC-DC converter connected to an AC system. Further, power supply 1100 may be configured by a DC-DC converter that converts DC power output from a DC system into predetermined power.
  • the power conversion device 1200 is a three-phase inverter connected between the power supply 1100 and the load 1300.
  • the power converter 1200 converts DC power supplied from the power supply 1100 into AC power, and further supplies the AC power to the load 1300.
  • the power conversion device 1200 converts a DC power into an AC power and outputs the converted power and a drive signal for driving each switching element of the conversion circuit 1201.
  • the driving circuit 1202 includes an output driving circuit 1202 and a control circuit 1203 that outputs a control signal for controlling the driving circuit 1202 to the driving circuit 1202.
  • the load 1300 is a three-phase electric motor driven by the AC power supplied from the power converter 1200.
  • the load 1300 is not limited to a specific use, but is a motor mounted on various electric devices, for example, a motor used for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner. It is.
  • the conversion circuit 1201 includes a switching element and a free wheel diode (not shown here).
  • the switching element performs a switching operation, the DC power supplied from the power supply 1100 is converted into AC power, and is further supplied to the load 1300.
  • the conversion circuit 1201 is a two-level three-phase full-bridge circuit, and includes six switching elements and each switching element. And six freewheel diodes connected in anti-parallel.
  • the semiconductor device in any of the above-described embodiments is applied to at least one of each switching element and each freewheeling diode in the conversion circuit 1201.
  • the six switching elements are connected in series every two switching elements to form upper and lower arms, and each upper and lower arm forms each phase (ie, U phase, V phase, and W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms (that is, the three output terminals of the conversion circuit 1201) are connected to the load 1300.
  • the drive circuit 1202 generates a drive signal for driving the switching element of the conversion circuit 1201, and further supplies the drive signal to the control electrode of the switching element of the conversion circuit 1201. Specifically, a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to control electrodes of the respective switching elements based on a control signal output from a control circuit 1203 described later. I do.
  • the drive signal is a voltage signal higher than the threshold voltage of the switching element (that is, ON signal).
  • the drive signal is lower than the threshold voltage of the switching element. (That is, an off signal).
  • the control circuit 1203 controls the switching element of the conversion circuit 1201 so that desired power is supplied to the load 1300. Specifically, based on the power to be supplied to the load 1300, a time during which each switching element of the conversion circuit 1201 is to be turned on (that is, an on-time) is calculated. For example, the conversion circuit 1201 can be controlled by PWM control that modulates the ON time of the switching element according to the voltage to be output.
  • control circuit 1203 issues a control command to the drive circuit 1202 such that an ON signal is output to the switching element to be turned on at each time and an OFF signal is output to the switching element to be turned off at each time. That is, a control signal is output.
  • the drive circuit 1202 outputs an ON signal or an OFF signal as a drive signal to a control electrode of each switching element based on the control signal.
  • the semiconductor device according to any of the above-described embodiments is applied as a switching element of the conversion circuit 1201. Therefore, it is possible to stabilize the on-resistance after an energization cycle. it can.
  • the semiconductor device in any of the embodiments described above may be applied to a three-level or multi-level power converter.
  • the semiconductor device according to any of the above-described embodiments may be applied to a single-phase inverter.
  • the semiconductor device in any of the above-described embodiments can be applied to a DC-DC converter or an AC-DC converter.
  • the power converter to which the semiconductor device according to any of the embodiments described above is applied is not limited to the case where the load described above is an electric motor. It can also be used as a power supply for a cooking machine, induction heating cooker or non-contact power supply system.
  • a power conversion device to which the semiconductor device in any of the above-described embodiments is applied can also be used as a power conditioner in a solar power generation system, a power storage system, or the like.
  • the replacement may be made over a plurality of embodiments. That is, a configuration in which the same effects are obtained by combining the respective configurations illustrated in the different embodiments may be employed.
  • the wide band gap semiconductor device includes the drift region 20 made of the first conductivity type (ie, N type) wide band gap semiconductor (for example, silicon carbide), and the drift region.
  • a collector region 10 made of a second-conductivity-type (ie, P-type) wide bandgap semiconductor, a charge accumulation region 21 made of an N-type wide-bandgap semiconductor, and a P-type base formed on the lower surface of the base 20. It includes a region 30, a P-type charge extraction region 32, an N-type emitter region 40, a Schottky electrode 71, a gate insulating film 50, a gate electrode 60, an emitter electrode 80, and a collector electrode 81.
  • the charge accumulation region 21 is formed on the upper surface of the drift region 20.
  • the charge accumulation region 21 has a higher impurity concentration than the drift region 20.
  • the base region 30 is partially formed in the surface layer of the charge storage region 21.
  • the charge extraction region 32 is formed on the surface layer of the charge accumulation region 21 so as to be separated from the base region 30.
  • the charge extraction region 32 has a higher impurity concentration than the base region 30.
  • Emitter region 40 is partially formed in the surface layer of base region 30.
  • the emitter region 40 has a higher impurity concentration than the charge storage region 21.
  • the Schottky electrode 71 is formed in contact with the charge extraction region 32. Further, the Schottky electrode 71 is in Schottky connection with the charge extraction region 32.
  • Gate insulating film 50 is formed in contact with base region 30 at a position sandwiched between charge storage region 21 and emitter region 40.
  • Gate electrode 60 is formed in contact with gate insulating film 50.
  • the emitter electrode 80 is formed to cover the Schottky electrode 71 and the emitter region 40.
  • Collector electrode 81 is formed on the lower surface of collector region 10.
  • the Schottky connection is conducted at a lower voltage than the PN connection at the interface between the base region and the emitter region, so that a voltage higher than the built-in voltage is not applied to the PN junction.
  • the latch-up tolerance increases, and the reliability of the wide band gap semiconductor device improves.
  • the structure having the Schottky connection is formed in the same cell as the base region 30, the elements can be integrated. Therefore, the resistance per unit area can be reduced.
  • the built-in voltage of the Schottky barrier diode formed between Schottky electrode 71 and charge extraction region 32 is such that the built-in voltage is between base region 30 and emitter region 40. It is smaller than the built-in voltage of the diode formed.
  • the Schottky connection becomes conductive before a voltage of 2.5 V is applied to the PN junction. Therefore, a voltage of, for example, 1.0 V or more is not applied to the PN connection due to a voltage drop in the drift region 20 or the like. As a result, since the PN junction does not operate and the latch-up mode does not occur, the latch-up tolerance increases.
  • the wide band gap semiconductor device includes the N-type separation region 22 formed in contact with a part of the lower surface of the charge extraction region 32. Then, the impurity concentration of the separation region 22 is equal to the impurity concentration of the drift region 20. According to such a configuration, the N-type separation region 22 is formed directly below a part of the charge extraction region 32, so that the potential wall at the interface between the drift region 20 and the charge accumulation region 21F is reduced. . Therefore, many holes flow to the Schottky connection during the transitional period of turn-off, so that the latch-up tolerance can be increased.
  • a plurality of base regions 30 are arranged on the surface layer of the charge storage region 21 in plan view.
  • the plurality of base regions 30 are two-dimensionally arranged in a first direction and a second direction orthogonal to the first direction in plan view.
  • the region extending in the first direction and the base region is not arranged is the first region, and the region extending in the second direction and the base region is not arranged is the second region, the charge extraction is performed.
  • the region 32 is formed in the first region and the second region in plan view.
  • the Schottky connection is conducted at a lower voltage than the PN connection at the interface between the base region and the emitter region, so that a voltage higher than the built-in voltage is not applied to the PN junction.
  • the latch-up tolerance increases, and the reliability of the wide band gap semiconductor device improves.
  • the charge extraction region 32H is formed in a part of the first region in the width direction and a part of the second region in the width direction in plan view. You. According to such a configuration, since the area in plan view of the region where the charge extraction region 32H is formed is smaller than the charge extraction region 32 in FIG. 2, for example, when carriers pass through the JFET region in the ON state. The width of the path widens.
  • the wide bandgap semiconductor device includes the P-type well contact region 31 formed from the upper surface of the emitter region 40 to the base region 30.
  • the area of the charge extraction region 32H in plan view is 0.05 times or more of the sum of the area of the base region 30, the area of the emitter region 40, and the area of the well contact region 31 in plan view, and 0.5 Less than twice. According to such a configuration, since the area in plan view of the region where the charge extraction region 32H is formed is smaller than the charge extraction region 32 in FIG. 2, for example, when carriers pass through the JFET region in the ON state. The width of the path increases. Therefore, the resistance of the JFET can be reduced.
  • the area of the region where the Schottky electrode 71H is formed in plan view is smaller than the area of the region where the ohmic electrode 70 is formed in plan view. Even if it is small, the effect of increasing the latch-up tolerance during the turn-off transition period can be obtained.
  • the first region extending in the first direction and having no base region is arranged, and the second region extending in the second direction and having no base region arranged.
  • the charge extraction region 32G is formed in the first region and the second region excluding the intersection region in plan view.
  • the region where the charge extraction region 32G is formed is limited to only between the cell regions located closest to each other (that is, in the vicinity of the base region 30 in FIG. 9). The width of the path when carriers pass through the JFET region is increased. Therefore, the resistance of the JFET can be reduced.
  • the charge extraction region 32G is formed near the base region 30. Therefore, the amount of holes flowing to the base region 30 can be reduced. Therefore, the latch-up tolerance can be increased.
  • the charge extraction region 32I is formed in a part of the first region and a part of the second region except the intersection region in plan view. According to such a configuration, the width of carriers passing through the JFET region in the ON state is increased. Therefore, the resistance of the JFET can be reduced. Further, since there is a large difference in the built-in voltage between the PN junction and the Schottky junction, even if the area of the region where the charge extracting region 32I is formed in a plan view is small, the effect of increasing the latch-up withstand voltage during the turn-off transition period is obtained. .
  • a plurality of base regions 30 are arranged on the surface layer of the charge storage region 21 in plan view.
  • the plurality of base regions 30 are two-dimensionally arranged in a first direction and a second direction orthogonal to the first direction in plan view.
  • the charge extraction region 32J is formed by replacing a part of the plurality of base regions 30 arranged.
  • the Schottky connection is conducted at a lower voltage than the PN connection at the interface between the base region and the emitter region, so that a voltage higher than the built-in voltage is not applied to the PN junction.
  • the latch-up tolerance increases, and the reliability of the wide band gap semiconductor device improves.
  • the wide bandgap semiconductor device includes trench 210 formed from the upper surface of emitter region 40D to a position deeper than base region 30D.
  • the gate insulating film 50D is formed in the trench 210 so as to cover the side surface of the base region 30D sandwiched between the charge storage region 21 and the emitter region 40D.
  • the gate electrode 60D is formed in the trench 210 so as to be surrounded by the gate insulating film 50D. According to such a configuration, the pitch per unit cell (cell pitch) can be reduced. Therefore, unit cells can be integrated for a limited device area, and a low on-resistance can be realized in an on state.
  • the wide band gap semiconductor device includes the dummy trench 220 formed from the upper surface of the charge extraction region 32E to a position deeper than the charge extraction region 32E. Then, the emitter electrode 80E is also formed in the dummy trench 220. The Schottky electrode 71E is formed in the dummy trench 220. The Schottky electrode 71E is formed in contact with the side surface of the charge extraction region 32. According to such a configuration, Schottky electrode 71E is formed horizontally with respect to the thickness direction of IGBT 201. Therefore, the size of the dummy trench 220 can be appropriately changed. Further, the planar size of the charge extraction region 32E can be reduced. Therefore, the pitch per unit cell (cell pitch) can be reduced. As a result, unit cells can be integrated for a limited device area, and a low on-resistance can be realized in the on state.
  • the wide band gap semiconductor is a silicon carbide semiconductor. According to such a configuration, it is possible to realize a semiconductor device with high withstand voltage, high frequency, and high output.
  • the power conversion device includes the conversion circuit 1201, the drive circuit 1202, and the control circuit 1203.
  • the conversion circuit 1201 has a wide band gap semiconductor device.
  • the conversion circuit 1201 converts input power and outputs the converted power.
  • the drive circuit 1202 outputs a drive signal for driving the wide band gap semiconductor device to the wide band gap semiconductor device.
  • the control circuit 1203 outputs a control signal for controlling the drive circuit 1202 to the drive circuit 1202.
  • the Schottky connection is conducted at a lower voltage than the PN connection at the interface between the base region and the emitter region, a voltage higher than the built-in voltage is not applied to the PN junction. As a result, the latch-up tolerance increases, and the reliability of the power conversion device improves. Further, since the structure having the Schottky connection is formed in the same cell as the base region, the elements can be integrated. Therefore, the resistance per unit area can be reduced.
  • each component in the above-described embodiment is a conceptual unit, and one component includes a plurality of structures within the scope of the technology disclosed in this specification. And a case where one component corresponds to a part of a structure, and a case where a plurality of components are provided in one structure.
  • each component in the above-described embodiment includes a structure having another structure or shape as long as the same function is exhibited.
  • the material includes other additives, such as an alloy. Shall be included.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

十分なラッチアップ耐量が得られ、かつ、集積化が可能となる技術を提供する。ワイドバンドギャップ半導体装置は、コレクタ領域（１０）と、ドリフト領域よりも高い不純物濃度を有する電荷蓄積領域（２１）と、ベース領域（３０）と、ベース領域よりも高い不純物濃度を有する電荷引き抜き領域（３２）と、エミッタ領域（４０）と、ショットキー電極（７１）と、ゲート絶縁膜（５０）と、ゲート電極（６０）と、エミッタ電極（８０）と、コレクタ電極（８１）とを備える。

Description

ワイドバンドギャップ半導体装置、および、電力変換装置
　本願明細書に開示される技術は、ワイドバンドギャップ半導体装置、および、電力変換装置に関するものである。
　ワイドバンドギャップ半導体のトランジスタは、主に金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）型を主体として開発されている。しかしながら、超高耐圧下では導通損の低減が必要となるため、バイポーラ型のトランジスタが注目されている。絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）では、低オン抵抗、低スイッチング損失、かつ、耐久性の高いデバイスが求められている。
　ＩＧＢＴにおいて、デバイスに不具合が発生するモードとして、主電流が流れているオン状態から、主電流が流れないオフ状態へ移行する際に、Ｐ型のベース領域に流れるホール電流による電圧降下が、Ｎ型の不純物を比較的高濃度（Ｎ＋）で有するエミッタ領域とＰ型のベース領域との間のビルトイン電圧を超えてしまうと、寄生サイリスタがオン状態となり、さらに、電流が流れ続けるラッチアップ状態となって、デバイスの損傷に至るラッチアップモードが挙げられる。
　また、主電流が流れているオン状態の場合に、Ｐ型のコレクタ領域からＮ型のドリフト領域に注入されたホールのほとんどがＰ型のベース領域へ抜けてしまうと、Ｎ型のドリフト領域内のキャリア濃度が増加されず、オン抵抗を下げることができない。
　以上のように、オン状態においては、ホールをＮ型のドリフト領域内に蓄積し、オン状態からオフ状態へ移行する際は、Ｐ型のベース領域へ流れるホール電流を低減しなければならない。
　このような問題に対して、たとえば特許文献１には、トレンチゲートを有するＩＧＢＴにおいて、主電流を流すメインセルの他に、ホール電流をエミッタ電極へ流すことができるダミーセルが形成されている。さらに、ダミーセルには、直列に接続された整流素子を有する構造が開示されている。
　この構造においては、オン状態からオフ状態に移行する際にはダミーセルへホールが流れるため、ダミーセルと並列に接続されたメインセルのＮ型のエミッタ領域の直下を流れるホール電流は低減され、ラッチアップ耐量は増加する。
　さらにオン状態においては、整流素子にビルトイン電圧（およそ０．７Ｖ）以下の電圧しか印加されないので、ホールは排出されない。よって、高いラッチアップ耐量と低いオン抵抗とを確保することができる。
特開２００４－１５３１１２号公報
　特許文献１に開示された構成では、整流素子のビルトイン電圧はおよそ０．７Ｖであり、ＳｉのＰＮ接合のビルトインポテンシャルに相当する。
　エミッタ領域とベース領域との間のＰＮ接合がＳｉで形成された場合、このＰＮ接合は、前述の整流素子と同じくビルトイン電圧が０．７Ｖ程度である。当該整流素子に０．７Ｖの電圧が印加されて導通する場合、エミッタ領域とベース領域との間のＰＮ接合にも、０．７Ｖ程度の電圧が印加されて導通する可能性がある。
　ＩＧＢＴと整流素子とがＳｉＣのＰＮ接合で作成された場合も同様で、どちらのビルトイン電圧もおよそ２．５Ｖとなり、十分なラッチアップ耐量が得られない。
　ＩＧＢＴをＳｉＣで作製し、整流素子をＳｉで作製することによってビルトイン電圧に差を付けることができるが、ＩＧＢＴと整流素子とを密集させて形成することができないため、単位面積あたりの抵抗値を低減することができない。
　また、特許文献１に開示された構成では、整流素子がデバイスの外部に設けられている。そのため、ダミーセル内のＰ型の領域と当該整流素子とを接続するために、ゲート電極またはエミッタ電極とは異なる電極（具体的には、ダイバータ電極）が必要となっている。
　ダイバータ電極と整流素子とは、たとえば、ワイヤーボンディングなどの方法で接続される。そのため、ある程度面積の広い電極パッド（具体的には、ダイバータ電極パッド）がデバイス上に形成される必要があり、集積化が困難であった。
　本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、十分なラッチアップ耐量が得られ、かつ、集積化が可能となる技術を提供することを目的とするものである。
　本願明細書に開示される技術の第１の態様は、第１の導電型のワイドバンドギャップ半導体からなるドリフト領域と、前記ドリフト領域の下面に形成される、第２の導電型のワイドバンドギャップ半導体からなるコレクタ領域と、前記ドリフト領域の上面に形成され、かつ、前記ドリフト領域よりも高い不純物濃度を有する、第１の導電型のワイドバンドギャップ半導体からなる電荷蓄積領域と、前記電荷蓄積領域の表層において部分的に形成される、第２の導電型のベース領域と、前記電荷蓄積領域の表層において前記ベース領域から離間して形成され、かつ、前記ベース領域よりも高い不純物濃度を有する、第２の導電型の電荷引き抜き領域と、前記ベース領域の表層において部分的に形成され、かつ、前記電荷蓄積領域よりも高い不純物濃度を有する、第１の導電型のエミッタ領域と、前記電荷引き抜き領域に接触して形成され、かつ、前記電荷引き抜き領域とショットキー接続するショットキー電極と、前記電荷蓄積領域と前記エミッタ領域とに挟まれる位置の前記ベース領域に接触して形成されるゲート絶縁膜と、前記ゲート絶縁膜に接触して形成されるゲート電極と、前記ショットキー電極とエミッタ領域とを覆って形成されるエミッタ電極と、前記コレクタ領域の下面に形成されるコレクタ電極とを備える。
　また、本願明細書に開示される技術の第２の態様は、上記のワイドバンドギャップ半導体装置を有し、かつ、入力される電力を変換して出力する変換回路と、前記ワイドバンドギャップ半導体装置を駆動するための駆動信号を前記ワイドバンドギャップ半導体装置に出力する駆動回路と、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える。
　本願明細書に開示される技術の第１の態様は、第１の導電型のワイドバンドギャップ半導体からなるドリフト領域と、前記ドリフト領域の下面に形成される、第２の導電型のワイドバンドギャップ半導体からなるコレクタ領域と、前記ドリフト領域の上面に形成され、かつ、前記ドリフト領域よりも高い不純物濃度を有する、第１の導電型のワイドバンドギャップ半導体からなる電荷蓄積領域と、前記電荷蓄積領域の表層において部分的に形成される、第２の導電型のベース領域と、前記電荷蓄積領域の表層において前記ベース領域から離間して形成され、かつ、前記ベース領域よりも高い不純物濃度を有する、第２の導電型の電荷引き抜き領域と、前記ベース領域の表層において部分的に形成され、かつ、前記電荷蓄積領域よりも高い不純物濃度を有する、第１の導電型のエミッタ領域と、前記電荷引き抜き領域に接触して形成され、かつ、前記電荷引き抜き領域とショットキー接続するショットキー電極と、前記電荷蓄積領域と前記エミッタ領域とに挟まれる位置の前記ベース領域に接触して形成されるゲート絶縁膜と、前記ゲート絶縁膜に接触して形成されるゲート電極と、前記ショットキー電極とエミッタ領域とを覆って形成されるエミッタ電極と、前記コレクタ領域の下面に形成されるコレクタ電極とを備える。このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するため、ＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、ワイドバンドギャップ半導体装置の信頼性が向上する。また、ショットキー接続を有する構造をベース領域と同じセル内に形成するため、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
　また、本願明細書に開示される技術の第２の態様は、上記のワイドバンドギャップ半導体装置を有し、かつ、入力される電力を変換して出力する変換回路と、前記ワイドバンドギャップ半導体装置を駆動するための駆動信号を前記ワイドバンドギャップ半導体装置に出力する駆動回路と、前記駆動回路を制御するための制御信号を前記駆動回路に出力する制御回路とを備える。このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するため、ＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、電力変換装置の信頼性が向上する。また、ショットキー接続を有する構造をベース領域と同じセル内に形成するため、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
　また、本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置としてのＩＧＢＴの構成の例を概略的に示す断面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 単位セルが櫛状に配置される場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 単位セルが梯子状に配置される場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 単位セルがストライプ状に配置される場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。 実施の形態に関する、ＩＧＢＴの構成の例を概略的に示す断面図である。 実施の形態に関する、電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。
　以下、添付される図面を参照しながら実施の形態について説明する。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
　また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
　＜第１の実施の形態＞
　以下、本実施の形態に関するワイドバンドギャップ半導体装置、および、ワイドバンドギャップ半導体装置の製造方法について説明する。
　＜ＩＧＢＴの構成について＞
　図１は、本実施の形態に関する半導体装置としてのＩＧＢＴ１００の構成の例を概略的に示す断面図である。図２は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図１は、図２におけるＡ－Ａ’断面に相当する。
　なお、図２では、単位セルが格子状に配置された例が示されているが、単位セルの配置は、他にも、櫛状に配置される場合、梯子状に配置される場合、または、ストライプ状に配置される場合も想定される。
　図３は、単位セルが櫛状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。また、図４は、単位セルが梯子状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。また、図５は、単位セルがストライプ状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図１は、図３、図４、および、図５それぞれにおけるＡ－Ａ’断面に相当する。
　図１に例が示されるように、ＩＧＢＴ１００は、Ｐ型の不純物を比較的高濃度（Ｐ＋）で有するＰ型のコレクタ領域１０と、コレクタ領域１０の一方の主面上（すなわち、上面）に積層されたＮ型のドリフト領域２０と、ドリフト領域２０の上面に積層されたＮ型の電荷蓄積領域２１とを備える。ここで、電荷蓄積領域２１は、ドリフト領域２０よりも高い不純物濃度を有する。
　なお、ＩＧＢＴ１００に用いられる半導体物質は、シリコン半導体よりもバンドギャップが大きいワイドバンドギャップ半導体とし、たとえば、炭化珪素であってもよい。
　ここで、ワイドバンドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素（ＳｉＣ）などが知られる。
　本実施の形態では炭化珪素（ＳｉＣ）を用いた場合を説明するが、他の半導体およびワイドバンドギャップ半導体であっても、同様に適用できる。
　また、本実施の形態では、チャネル領域がＩＧＢＴ１００の厚み方向（すなわち、図１における上下方向）に対して垂直に形成される、プレーナゲート型のＳｉＣ－ＩＧＢＴを例として説明する。
　電荷蓄積領域２１の表層には、Ｐ型のワイドバンドギャップ半導体で構成される複数のベース領域３０が選択的に設けられている。また、ベース領域３０のそれぞれの表層には、ベース領域３０の外周から所定の間隔だけ内部の位置に、Ｎ型のワイドバンドギャップ半導体で構成されるエミッタ領域４０が形成されている。また、エミッタ領域４０は、電荷蓄積領域２１よりも高い不純物濃度を有する。
　それぞれのエミッタ領域４０の内側には、低抵抗Ｐ型のワイドバンドギャップ半導体で構成されるウェルコンタクト領域３１が形成されている。ウェルコンタクト領域３１は、エミッタ領域４０の上面からベース領域３０に達して形成される。
　また、電荷蓄積領域２１の表層には、ベース領域３０と離間するように、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２が形成されている。また、電荷引き抜き領域３２は、ベース領域３０よりも高い不純物濃度を有する。
　エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。オーミック電極７０は、ワイドバンドギャップ半導体とオーミック接続する。
　電荷引き抜き領域３２の上面には、ショットキー電極７１が形成されている。ショットキー電極７１は、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２）に対してショットキー接続する。
　ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
　また、ベース領域３０の上面と電荷引き抜き領域３２の上面とに跨って、ゲート絶縁膜５０が形成されている。ゲート絶縁膜５０は、電荷蓄積領域２１とエミッタ領域４０とに挟まれる位置のベース領域３０に接触して形成される。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
　また、開口されているオーミック電極７０の上面、開口されているショットキー電極７１の上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０が形成されている。
　エミッタ電極８０は、オーミック電極７０およびショットキー電極７１と電気的に接続されている。エミッタ電極８０とゲート電極６０との間には層間絶縁膜５５が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
　図２は、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図２に例が示されるように、ＩＧＢＴ１００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。
　このように形成されたそれぞれのセル領域は互いに離間して形成される。そして、それぞれのセル領域は、図２における左右方向および上下方向に２次元的に配列される。
　図２において、セル領域が形成されない領域には、電荷引き抜き領域３２が形成される。電荷引き抜き領域３２は、セル領域が形成されない左右方向に延びる領域と、セル領域が形成されない上下方向に延びる領域とにそれぞれ形成される。
　図３は、単位セルが櫛状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図３に例が示されるように、ＩＧＢＴ１００Ａは、ウェルコンタクト領域３１Ａを挟んでエミッタ領域４０Ａが形成される。また、エミッタ領域４０Ａを挟んでベース領域３０Ａが形成される。また、ベース領域３０Ａを挟んで電荷蓄積領域２１Ａが形成される。このように形成された櫛状のセル領域は互いに離間して形成され、セル領域同士の間の領域には、電荷引き抜き領域３２Ａが形成される。
　図４は、単位セルが梯子状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図４に例が示されるように、ＩＧＢＴ１００Ｂは、長手方向において間欠的に形成されるウェルコンタクト領域３１Ｂを挟んで、エミッタ領域４０Ｂが形成される。また、エミッタ領域４０Ｂを挟んでベース領域３０Ｂが形成される。また、ベース領域３０Ｂを挟んで電荷蓄積領域２１Ｂが形成される。このように形成された梯子状のセル領域は互いに離間して形成され、セル領域同士の間の領域には、電荷引き抜き領域３２Ｂが形成される。
　図５は、単位セルがストライプ状に配置される場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。図５に例が示されるように、ＩＧＢＴ１００Ｃは、長手方向において間欠的に形成されるウェルコンタクト領域３１Ｃを挟んで、エミッタ領域４０Ｃが形成される。また、エミッタ領域４０Ｃを挟みつつ、ウェルコンタクト領域３１Ｃと部分的に接触してベース領域３０Ｃが形成される。また、ベース領域３０Ｃを挟んで電荷蓄積領域２１Ｃが形成される。このように形成されたストライプ状のセル領域は互いに離間して形成され、セル領域同士の間の領域には、電荷引き抜き領域３２Ｃが形成される。
　＜ＩＧＢＴの製造方法について＞
　次に、本実施の形態に関する半導体装置としてのＩＧＢＴ１００の製造方法について、以下説明する。以下では、半導体物質として、たとえば、ＳｉＣを用いる。
　まず、コレクタ領域１０の上面に、化学気相堆積（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法によって、不純物濃度が、たとえば、５×１０１３ｃｍ－３以上、かつ、１×１０１５ｃｍ－３以下で、膜厚が、たとえば、５０μｍ以上、かつ、２００μｍ以下であるＮ型の炭化珪素からなるドリフト領域２０をエピタキシャル成長させる。
　ここで、コレクタ領域１０は、第１の主面の面方位がオフ角を有する（０００１）面であり、かつ、４Ｈのポリタイプを有する、Ｐ型で低抵抗の炭化珪素からなるものとする。
　さらに、不純物濃度が、たとえば、１×１０１５ｃｍ－３以上、かつ、１×１０１７ｃｍ－３以下で、膜厚が、たとえば、１μｍ以上、かつ、１０μｍ以下である電荷蓄積領域２１を、ドリフト領域２０の上面にエピタキシャル成長させる。
　つづいて、電荷蓄積領域２１の上面の所定の領域にフォトレジストなどによって注入マスクを形成する。そして、Ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。
　このとき、Ａｌのイオン注入の深さは、たとえば、０．５μｍ以上、かつ、３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、たとえば、１×１０１７ｃｍ－３以上、かつ、１×１０１９ｃｍ－３以下の範囲であり、電荷蓄積領域２１の不純物濃度（第１の不純物濃度）よりも高い不純物濃度（第２の不純物濃度）とする。
　その後、注入マスクを除去する。そして、本工程によって、Ａｌがイオン注入された領域がベース領域３０となる。
　つづいて、同様に、電荷蓄積領域２１の上面にフォトレジストなどによって注入マスクを形成する。そして、Ｐ型の不純物であるＡｌをイオン注入する。
　このとき、Ａｌのイオン注入の深さは、たとえば、０．５μｍ以上、かつ、３μｍ以下とする。また、イオン注入されたＡｌの不純物濃度は、たとえば、１×１０１７ｃｍ－３以上、かつ、１×１０１９ｃｍ－３以下の範囲であり、電荷蓄積領域２１の不純物濃度（第１の不純物濃度）よりも高く、ベース領域３０の不純物濃度（第２の不純物濃度）よりも高いものとする。
　その後、注入マスクを除去する。そして、本工程によって、Ａｌがイオン注入された領域がウェルコンタクト領域３１および電荷引き抜き領域３２となる。
　ここで、図２のＡ－Ａ’断面で見た場合の電荷引き抜き領域３２の幅は、ベース領域３０の幅の、たとえば、０．３倍以上、かつ、０．５倍以下とする。
　つづいて、電荷蓄積領域２１の上面におけるベース領域３０の内側の所定の箇所が開口するように、フォトレジストなどによって注入マスクを形成する。そして、Ｎ型の不純物であるＮ（窒素）をイオン注入する。
　このとき、Ｎのイオン注入深さは、ベース領域３０の厚さよりも浅いものとする。また、イオン注入されたＮの不純物濃度は、たとえば、１×１０１８ｃｍ－３以上、かつ、１×１０２１ｃｍ－３以下の範囲であり、ベース領域３０のＰ型の不純物濃度（第２の不純物濃度）を超えるものとする。
　本工程によって、Ｎが注入された領域のうちＮ型を示す領域がエミッタ領域４０となる。
　次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中で、たとえば、１３００℃以上、かつ、１９００℃以下の温度範囲で、たとえば、３０秒以上、かつ、１時間以下のアニール処理を行う。このアニール処理によって、イオン注入されたＡｌおよびＮを電気的に活性化させる。
　つづいて、化学気相堆積（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法、または、フォトリソグラフィー技術などを用いて、活性領域以外の領域の炭化珪素半導体層の上面に、膜厚が、たとえば、０．５μｍ以上、かつ、２μｍ以下の二酸化珪素からなるフィールド絶縁膜を形成する。
　上記は、たとえば、フィールド絶縁膜を、炭化珪素半導体層の上面の全面に形成した後、活性領域にほぼ対応する位置のフィールド絶縁膜を、フォトリソグラフィー技術またはエッチングなどによって除去すればよい。
　次に、フィールド絶縁膜に覆われていない炭化珪素半導体層の表面を熱酸化することによって、所望の厚みを有するゲート絶縁膜５０である酸化珪素膜を形成する。
　つづいて、ゲート絶縁膜５０上面およびフィールド絶縁膜の上面に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法を用いて形成する。そして、形成された多結晶珪素膜をパターニングすることによって、ゲート電極６０を形成する。次に、酸化珪素からなる層間絶縁膜５５を、減圧ＣＶＤ法を用いて形成する。
　つづいて、層間絶縁膜５５とゲート絶縁膜５０とを貫き、かつ、活性領域内のエミッタ領域４０に到達するコンタクトホールを形成する。
　スパッタ法などによって、Ｎｉを主成分とする金属膜を当該コンタクトホール内に形成する。そして、その後、たとえば、６００℃以上、かつ、１１００℃以下の温度で熱処理を行い、Ｎｉを主成分とする金属膜と、コンタクトホール内の炭化珪素半導体層とを反応させて、炭化珪素半導体層と金属膜との間にシリサイドを形成する。
　つづいて、上記の熱処理によって形成されたシリサイド以外の残留している金属膜を、ウェットエッチングによって除去する。このようにして形成されたシリサイドによって、オーミック電極７０が形成される。
　つづいて、コレクタ領域１０の下面に、ＡｌおよびＴｉを主成分とする金属膜を形成し、さらに、熱処理を行う。そうすることによって、コレクタ領域１０の裏側に裏面オーミック電極（ここでは、図示しない）を形成する。
　次に、フォトレジストなどによるパターニングを用いて、電荷引き抜き領域３２の上面における層間絶縁膜５５とゲート絶縁膜５０とを除去する。
　上記の除去する方法としては、ショットキー界面となる炭化珪素半導体層の表面にダメージを与えない方法、たとえば、ウェットエッチングとする。
　そして、スパッタ法などによって、ショットキー電極７１となる金属膜を堆積させ、さらに、フォトレジストなどによるパターニングを用いて、コンタクトホール内の電荷引き抜き領域３２の上面にショットキー電極７１を形成する。
　ショットキー電極７１となる金属膜は、Ａｌ、Ｍｏ、Ａｕ、Ｔｉ、ＮｉまたはＶなどを含む単層膜で形成されてもよく、さらには、これらが組み合わせられた複層膜で形成されてもよい。
　次に、ここまで処理してきた素子の表面に、スパッタ法または蒸着法などによってＡｌなどの配線金属を形成する。そして、フォトリソグラフィー技術によって当該配線金属を所定の形状に加工することによって、エミッタ側でオーミック電極７０とショットキー電極７１とに接触するエミッタ電極８０を形成し、また、ゲート電極６０に接触するゲートパッドとゲート配線とを形成する。
　さらに、コレクタ領域１０の裏側に形成された裏面オーミック電極の下面に、金属膜であるコレクタ電極８１を形成すれば、図１に例が示されたＩＧＢＴ１００を得ることができる。
　＜ＩＧＢＴの動作について＞
　次に、本実施の形態に関する半導体装置としてのＳｉＣ－ＩＧＢＴ（ＩＧＢＴ１００）の動作を、３つの状態に分けて説明する。
　１つ目の状態は、エミッタ電極８０に対してコレクタ電極８１に正の電圧が印加され、かつ、ゲート電極６０にしきい値以上の正の電圧が印加されている状態で、以下「オン状態」と呼ぶ。
　このオン状態では、チャネル領域に反転チャネルが形成され、Ｎ型のエミッタ領域４０とＮ型の電荷蓄積領域２１との間にキャリアであるホールと電子とが流れる経路が形成される。
　一方、電荷引き抜き領域３２とショットキー電極７１との間に形成されたショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ　ｂａｒｒｉｅｒ　ｄｉｏｄｅ、すなわち、ＳＢＤ）には、順方向の電圧が印加されるもののしきい値電圧（たとえば、１．０Ｖ）に達しない。そのため、当該箇所には電流は流れない。
　エミッタ電極８０からコレクタ電極８１へ流れ込む電子は、コレクタ電極８１に印加される正電圧によって形成される電界にしたがって、エミッタ電極８０から、オーミック電極７０、エミッタ領域４０、ベース領域３０、電荷蓄積領域２１、ドリフト領域２０、さらには、コレクタ領域１０を経由して、コレクタ電極８１に到達する。
　コレクタ電極８１からエミッタ電極８０へ流れ込むホールは、コレクタ電極８１に印加される正電圧によって形成される電界にしたがって、コレクタ電極８１から、コレクタ領域１０、ドリフト領域２０、電荷蓄積領域２１、ベース領域３０、エミッタ領域４０、さらには、オーミック電極７０を経由して、エミッタ電極８０に到達する。
　この場合、ドリフト領域２０から電荷蓄積領域２１へ進むホールの一部は、ドリフト領域２０と電荷蓄積領域２１との間の界面のポテンシャルによって阻まれてドリフト領域２０に留まる。それによって、ドリフト領域２０のキャリア密度は上昇する。
　この効果によって、本実施の形態に関する構造は、電荷蓄積領域２１を形成しない場合と比べてオン抵抗を下げることができる。
　以上の動作によって、ゲート電極６０に正電圧を印加することによって、コレクタ電極８１からエミッタ電極８０へオン電流が流れる。
　この場合にエミッタ電極８０とコレクタ電極８１との間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼ぶ。オン抵抗は、上記の電子およびホールが流れる経路の抵抗の合計に等しい。
　オン電流の二乗とオン抵抗との積は、ＩＧＢＴが通電時に消費する通電損失に等しい。そのため、オン抵抗は低いほうが好ましい。なお、オン電流は、チャネル領域が存在する活性領域のみを流れ、活性領域以外の終端領域および無効領域には流れない。
　２つ目の状態は、エミッタ電極８０に対してコレクタ電極８１に高電圧が印加され、かつ、ゲート電極６０にしきい値以下の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。
　このオフ状態では、チャネル領域に反転チャネルが形成されない。そのため、オン電流は流れない。そして、高電圧がＩＧＢＴのエミッタ電極８０とコレクタ電極８１との間に印加される。
　この際、ゲート電極６０の電圧はエミッタ電極８０の電圧とほぼ等しいことから、ゲート電極６０とコレクタ電極８１との間にも高い電圧が印加されることになる。
　オフ状態の場合、活性領域では、ベース領域３０と電荷蓄積領域２１との間に形成されるＰＮ接合に逆バイアスがかかり、相対的に濃度の低い電荷蓄積領域２１およびドリフト領域２０に向かって厚い空乏層が広がる。それによって、高い電圧がゲート絶縁膜５０に印加されることが抑制される。
　電荷引き抜き領域３２と電荷蓄積領域２１との間に形成されるＰＮ接合にも逆バイアスがかかり、空乏層が広がる。そのため、ショットキー電極７１のショットキー接合には、大きな電圧は印加されない。
　３つ目の状態は、オン状態からオフ状態へ移行する場合で、以下「ターンオフ過渡期」と呼ぶ。ターンオフ過渡期の場合、ＩＧＢＴにおいてデバイスに不具合が発生するモード（たとえば、ラッチアップモード）が生じる可能性がある。
　主電流が流れているオン状態から、主電流が流れないオフ状態へ移行する際に、Ｐ型のベース領域３０に流れるホール電流によって生じる電圧降下が、Ｎ型の不純物を比較的高濃度（Ｎ＋）で有するエミッタ領域４０とＰ型のベース領域３０とのビルトイン電圧を超えてしまうと、寄生サイリスタがオン状態となり、電流が流れ続けるラッチアップ状態となって、デバイスの損傷に至るラッチアップモードとなる。
　ラッチアップ耐性を高めるためには、ベース領域３０に流れる電流を小さくすることによって、ホール電流がベース領域３０を流れる際の電圧降下を小さくする必要がある。
　特に、高温動作ではビルトイン電圧が低下してしまうので、ラッチアップモードは発生しやすくなり、耐久性が低くなる。
　オン状態において、コレクタ領域１０から注入されたホールの一部は、電荷蓄積領域２１とコレクタ領域１０との界面におけるポテンシャルの壁によって阻まれ、ドリフト領域２０に蓄積する。そして、ドリフト領域２０の抵抗を下げる。
　この際、ショットキー接続には１．０Ｖ以上の電圧は印加されず動作しないため、ドリフト領域２０に蓄積されたホールは、ショットキー接続からエミッタ電極８０へ排出されない。よって、ドリフト領域２０の低抵抗化は保たれる。
　また、Ｐ型の電荷引き抜き領域３２を形成することによって、ｊｕｎｃｔｉｏｎ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ（ＪＦＥＴ）領域をキャリアが通過する際の幅が狭くなるが、ＪＦＥＴ領域は電荷蓄積領域２１によってドリフト領域２０よりも高濃度化されているため、伝導度は低く保つことができる。
　また、ショットキー接続を有する構造をベース領域３０と同じセル内に形成するため、たとえば特許文献１に例が示されるような整流素子をセルの外に形成する場合よりも、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
　従来の、電荷引き抜き領域３２およびショットキー電極７１を有さない構造の場合、オフ状態においてＪＦＥＴの中央に位置するゲート絶縁膜５０に大きな電界が印加されてしまうため、素子破壊の可能性が高くなる。
　しかしながら、本実施の形態に関する構造では、ＪＦＥＴの中央はゲート絶縁膜５０およびゲート電極６０の代わりにＰ型の電荷引き抜き領域３２とショットキー電極７１とが形成されているため、ゲート絶縁膜５０の信頼性が向上する。
　また、電荷引き抜き領域３２から広がる空乏層は、ベース領域３０から広がる空乏層と接続して広がり、ベース領域３０の下面と側面との間の角に集中しやすい電界は分散される。その結果、アバランシェ電圧を増加させることができる。
　ターンオフ過渡期において、本実施の形態に関する、ワイドバンドギャップ半導体で形成された構造では、エミッタ領域４０とベース領域３０との界面に形成されたＰＮ接合のビルトイン電圧は、たとえば、２．５Ｖであり、ショットキー電極７１と電荷引き抜き領域３２との間に形成されたショットキー接合のビルトイン電圧の、たとえば、１．０Ｖよりも大きい値である。
　本実施の形態の構成では、一般的にＰＮ接合よりもビルトイン電圧が低いショットキー接合によってホールを排出する。ＰＮ接合とショットキー接続とは並列に接続されているため、ＰＮ接合に２．５Ｖの電圧が印加される前にショットキー接続が導通する。したがって、ドリフト領域２０などで電圧降下することによってＰＮ接続にたとえば１．０Ｖ以上の電圧は印加されない。その結果、ＰＮ接合は動作せずにラッチアップモードは発生しないため、ラッチアップ耐量が増加する。
　＜第２の実施の形態＞
　本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜ＩＧＢＴの構成について＞
　図６は、本実施の形態に関するＩＧＢＴ２００の構成の例を概略的に示す断面図である。図６に例が示されるように、ＩＧＢＴ２００は、第１の実施の形態において例が示されたＩＧＢＴ１００と構成が類似している。
　図６に例が示されるように、ＩＧＢＴ２００は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
　また、本実施の形態では、チャネル領域がＩＧＢＴ２００の厚み方向（すなわち、図６における上下方向）に対して水平に形成される、トレンチゲート型のＳｉＣ－ＩＧＢＴを例として説明する。
　電荷蓄積領域２１の表層には、Ｐ型のワイドバンドギャップ半導体で構成されるベース領域３０Ｄが複数設けられている。また、ベース領域３０Ｄのそれぞれの表層には、Ｎ型のワイドバンドギャップ半導体で構成されるエミッタ領域４０Ｄが形成されている。
　それぞれのエミッタ領域４０Ｄの内側には、低抵抗Ｐ型のワイドバンドギャップ半導体で構成されるウェルコンタクト領域３１Ｄが形成されている。
　また、電荷蓄積領域２１の表層には、ベース領域３０Ｄとの間にトレンチ２１０が形成される、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２Ｄが形成されている。
　なお、トレンチ２１０は、エミッタ領域４０Ｄの上面からベース領域３０Ｄよりも深い位置に達して形成される。
　また、ゲート絶縁膜５０Ｄは、トレンチ２１０内において、電荷蓄積領域２１とエミッタ領域４０Ｄとに挟まれるベース領域３０Ｄの側面を覆って形成される。
　電荷引き抜き領域３２Ｄの上面には、ショットキー電極７１Ｄが形成されている。ショットキー電極７１Ｄは、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２Ｄ）に対してショットキー接続する。
　ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
　また、トレンチ２１０は、エミッタ領域４０Ｄの上面からエミッタ領域４０Ｄを貫通し、さらに、ベース領域３０Ｄの下面および電荷引き抜き領域３２Ｄの下面よりも深い位置まで達して形成され、トレンチ２１０内には、ゲート絶縁膜５０Ｄが形成されている。
　電荷引き抜き領域３２Ｄは、隣り合うトレンチ２１０の間に形成されている。なお、図６における電荷引き抜き領域３２Ｄはトレンチ２１０に接触して形成されているが、電荷引き抜き領域３２Ｄは、トレンチ２１０から離間して形成されていてもよい。
　また、トレンチ２１０内には、ゲート絶縁膜５０Ｄに囲まれるゲート電極６０Ｄが形成されている。また、ゲート電極６０Ｄの上面には、層間絶縁膜５５Ｄが形成されている。
　また、開口されているエミッタ領域４０Ｄの上面の一部、開口されているウェルコンタクト領域３１Ｄの上面、開口されているショットキー電極７１Ｄの上面、および、層間絶縁膜５５Ｄの上面を覆って、エミッタ電極８０Ｄが形成されている。
　エミッタ電極８０Ｄは、エミッタ領域４０Ｄ、ウェルコンタクト領域３１Ｄおよびショットキー電極７１Ｄと電気的に接続されている。エミッタ電極８０Ｄとゲート電極６０Ｄとの間には層間絶縁膜５５Ｄが形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
　本実施の形態の構成では、一般的にＰＮ接合よりもビルトイン電圧が低いショットキー接合によってホールを排出する。ＰＮ接合とショットキー接続とは並列に接続されているため、ＰＮ接合に２．５Ｖの電圧が印加される前にショットキー接続が導通する。したがって、ドリフト領域２０などで電圧降下することによってＰＮ接続に１．０Ｖ以上の電圧は印加されない。その結果、ＰＮ接合は動作せずにラッチアップモードは発生しないため、ラッチアップ耐量が増加する。
　また、ＩＧＢＴ２００によれば、単位セルあたりのピッチ（セルピッチ）を縮小することができる。そのため、限られたデバイス面積に対して単位セルの集積化が可能となり、オン状態において低オン抵抗を実現することができる。
　＜ＩＧＢＴの変形例について＞
　図７は、本実施の形態に関するＩＧＢＴ２０１の構成の例を概略的に示す断面図である。図７に例が示されるように、ＩＧＢＴ２０１は、第１の実施の形態において例が示されたＩＧＢＴ２００と構成が類似している。
　図７に例が示されるように、ＩＧＢＴ２０１は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
　また、本実施の形態では、チャネル領域がＩＧＢＴ２０１の厚み方向（すなわち、図７における上下方向）に対して水平に形成される、トレンチゲート型のＳｉＣ－ＩＧＢＴを例として説明する。
　電荷蓄積領域２１の表層には、ベース領域３０Ｄが複数設けられている。また、ベース領域３０Ｄのそれぞれの表層には、エミッタ領域４０Ｄが形成されている。また、それぞれのエミッタ領域４０Ｄの内側には、ウェルコンタクト領域３１Ｄが形成されている。
　また、電荷蓄積領域２１の表層には、ベース領域３０Ｄとの間にトレンチ２１０が形成される、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２Ｅが形成されている。
　電荷引き抜き領域３２Ｅの、トレンチ２１０とは反対側の側面には、ショットキー電極７１Ｅが形成されている。ショットキー電極７１Ｅは、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２Ｅ）に対してショットキー接続する。
　ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
　また、トレンチ２１０は、電荷蓄積領域２１の上面からエミッタ領域４０Ｄを貫通し、さらに、ベース領域３０Ｄの下面および電荷引き抜き領域３２Ｅの下面よりも深い位置まで達して形成され、トレンチ２１０内には、ゲート絶縁膜５０Ｄが形成されている。
　電荷引き抜き領域３２Ｅは、隣り合うトレンチ２１０の間に形成されている。なお、図７における電荷引き抜き領域３２Ｅはトレンチ２１０に接触して形成されているが、電荷引き抜き領域３２Ｅは、トレンチ２１０から離間して形成されていてもよい。
　また、トレンチ２１０内には、ゲート絶縁膜５０Ｄに囲まれるゲート電極６０Ｄが形成されている。また、ゲート電極６０Ｄの上面には、層間絶縁膜５５Ｄが形成されている。
　また、開口されているエミッタ領域４０Ｄの上面の一部、開口されているウェルコンタクト領域３１Ｄの上面、開口されているショットキー電極７１Ｅの側面、および、層間絶縁膜５５Ｄの上面を覆って、エミッタ電極８０Ｅが形成されている。
　エミッタ電極８０Ｅは、電荷引き抜き領域３２Ｅの上面から電荷引き抜き領域３２Ｅを貫通して形成されたダミートレンチ２２０内に形成されている。そして、ショットキー電極７１Ｅは、ダミートレンチ２２０内において、電荷引き抜き領域３２Ｅの側面に形成されている。
　エミッタ電極８０Ｅは、エミッタ領域４０Ｄ、ウェルコンタクト領域３１Ｄおよびダミートレンチ２２０内のショットキー電極７１Ｅと電気的に接続されている。エミッタ電極８０Ｅとゲート電極６０Ｄとの間には層間絶縁膜５５Ｄが形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
　図７に例が示されるように、ＩＧＢＴ２０１では、ショットキー電極７１ＥがＩＧＢＴ２０１の厚み方向に対して水平に形成される。
　そのため、ダミートレンチ２２０のサイズ（具体的には、深さ、幅、および、奥行き）は、適宜に変更が可能である。たとえば、ダミートレンチ２２０のサイズを、ゲート電極６０Ｄを備えるトレンチ２１０と同じサイズとしてもよい。
　本実施の形態の構成では、一般的にＰＮ接合よりもビルトイン電圧が低いショットキー接合によってホールを排出する。ＰＮ接合とショットキー接続とは並列に接続されているため、ＰＮ接合に２．５Ｖの電圧が印加される前にショットキー接続が導通する。したがって、ドリフト領域２０などで電圧降下することによってＰＮ接続に１．０Ｖ以上の電圧は印加されない。その結果、ＰＮ接合は動作せずにラッチアップモードは発生しないため、ラッチアップ耐量が増加する。
　また、ＩＧＢＴ２０１によれば、電荷引き抜き領域３２Ｅの平面的なサイズの低減が可能となる。そのため、単位セルあたりのピッチ（セルピッチ）を縮小することができる。その結果、限られたデバイス面積に対して単位セルの集積化が可能となり、オン状態において低オン抵抗を実現することができる。
　＜第３の実施の形態＞
　本実施の形態に関するワイドバンドギャップ半導体装置、および、ワイドバンドギャップ半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜ＩＧＢＴの構成について＞
　以上に説明された実施の形態では、電荷蓄積領域２１がエピタキシャル成長によってドリフト領域２０の上面の全面に形成された。しかしながら、電荷蓄積領域の形成態様はこのような場合に限られるものではない。
　図８は、本実施の形態に関するＩＧＢＴ２０２の構成の例を概略的に示す断面図である。図８に例が示されるように、ＩＧＢＴ２０２は、コレクタ領域１０と、ドリフト領域２０と、ドリフト領域２０の上面に部分的に積層された電荷蓄積領域２１Ｆとを備える。
　電荷蓄積領域２１Ｆの表層には、ベース領域３０が複数設けられている。また、ベース領域３０のそれぞれの表層には、エミッタ領域４０が形成されている。それぞれのエミッタ領域４０の内側には、ウェルコンタクト領域３１が形成されている。また、電荷蓄積領域２１Ｆの表層には、電荷引き抜き領域３２が形成されている。
　電荷蓄積領域２１Ｆは、ドリフト領域２０の上面において、電荷引き抜き領域３２の一部の直下に接触するＮ型の離間領域２２を挟んで形成されている。Ｎ型の離間領域２２の不純物濃度は、たとえば、ドリフト領域２０の不純物濃度と等しい。
　エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。また、電荷引き抜き領域３２の上面には、ショットキー電極７１が形成されている。
　ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
　また、ベース領域３０の上面と電荷引き抜き領域３２の上面とに跨って、ゲート絶縁膜５０が形成されている。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
　また、開口されているオーミック電極７０の上面、開口されているショットキー電極７１の上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
　＜ＩＧＢＴの製造方法について＞
　ＩＧＢＴの製造方法のうち、特に、電荷蓄積領域２１Ｆの形成方法は、エピタキシャル成長に限られるものではない。
　たとえば、ドリフト領域２０の上面にフォトレジストなどによってＮ型の離間領域２２を形成する箇所に注入マスクを形成する。そして、Ｎ型の不純物であるＮをイオン注入する。この際、Ｎのイオン注入の深さは、たとえば、１．０μｍ以上、かつ、３μｍ以下とする。その後、注入マスクを除去する。
　当該工程によって、Ｎイオン注入された領域が電荷蓄積領域２１Ｆとなり、Ｎイオン注入がされなかった領域がＮ型の離間領域２２となる。
　ターンオフ過渡期において、ｄＶ／ｄｔが極端に大きい場合など、たとえば、図１に例が示された構造のエミッタ領域４０とベース領域３０との間の界面に形成されたＰＮ接合に、２．５Ｖ以上の電圧降下が発生してしまい、ラッチアップモードが発生する可能性がある。
　一方で、本実施の形態によれば、電荷引き抜き領域３２の一部の直下にＮ型の離間領域２２が形成されることによって、ドリフト領域２０と電荷蓄積領域２１Ｆとの界面のポテンシャルの壁が低減される。よって、ターンオフ過渡期において多くのホールがショットキー接続へ流れるため、ラッチアップ耐量を増加させることができる。
　＜第４の実施の形態＞
　本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜ＩＧＢＴの構成について＞
　図９は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。
　図９に例が示されるように、ＩＧＢＴ３００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。
　このように形成されたそれぞれのセル領域は互いに離間して形成される。そして、それぞれのセル領域は、図９における左右方向および上下方向に２次元的に配列される。
　図９において、セル領域が形成されない領域には、電荷引き抜き領域３２Ｇが形成される。電荷引き抜き領域３２Ｇは、セル領域が形成されない左右方向に延びる領域とセル領域が形成されない上下方向に延びる領域との交差領域を除く、セル領域が形成されない左右方向に延びる領域と、セル領域が形成されない上下方向に延びる領域とにそれぞれ形成される。
　図９においては、電荷引き抜き領域３２Ｇは、最も近く位置するセル領域同士の間（すなわち、図９における上下のセル領域間、および、図９における左右のセル領域間）に形成される一方で、平面視において対角に位置するセル領域同士の間には形成されない。
　図１０は、本実施の形態に関するＩＧＢＴ３００の構成の例を概略的に示す断面図である。図１０は、図９におけるＢ－Ｂ’断面に相当する。なお、図９におけるＡ－Ａ’断面の断面図は、図１に示された構造のうち、電荷引き抜き領域３２が電荷引き抜き領域３２Ｇに置き換わったものと同様である。
　図１０に例が示されるように、ＩＧＢＴ３００は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
　電荷蓄積領域２１の表層には、ベース領域３０が複数設けられている。また、ベース領域３０のそれぞれの表層には、エミッタ領域４０が形成されている。
　それぞれのエミッタ領域４０の内側には、ウェルコンタクト領域３１が形成されている。エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。
　また、ベース領域３０の上面に跨って、ゲート絶縁膜５０が形成されている。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
　また、開口されているオーミック電極７０の上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０が形成されている。
　エミッタ電極８０は、オーミック電極７０と電気的に接続されている。エミッタ電極８０とゲート電極６０との間には層間絶縁膜５５が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
　電荷引き抜き領域３２Ｇが形成される領域を、最も近く位置するセル領域同士の間（すなわち、図９におけるベース領域３０の近傍）のみに限定することによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。
　ターンオフ過渡期において、ラッチアップモードの発生の有無はベース領域３０に流れる電流の大きさに影響されるが、本実施の形態における構造によれば、ベース領域３０の近傍に電荷引き抜き領域３２Ｇが形成されているため、ベース領域３０へ流れるホールの量を減らすことができる。よって、ラッチアップ耐量を増加させることができる。
　＜第５の実施の形態＞
　本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜ＩＧＢＴの構成について＞
　図１１は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。
　図１１に例が示されるように、ＩＧＢＴ４００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。
　このように形成されたそれぞれのセル領域は互いに離間して形成される。そして、それぞれのセル領域は、図１１における左右方向および上下方向に２次元的に配列される。
　図１１において、セル領域が形成されない領域には、電荷引き抜き領域３２Ｈが形成される。電荷引き抜き領域３２Ｈは、セル領域が形成されない左右方向に延びる領域と、セル領域が形成されない上下方向に延びる領域とにそれぞれ形成される。
　ここで、電荷引き抜き領域３２Ｈは、たとえば、図２における電荷引き抜き領域３２よりも形成される領域の平面視における面積が小さい。具体的には、電荷引き抜き領域３２Ｈは、セル領域が形成されない左右方向に延びる領域の幅方向の一部にのみ形成され、図２における電荷引き抜き領域３２よりも幅の狭い領域となっている。同様に、電荷引き抜き領域３２Ｈは、セル領域が形成されない上下方向に延びる領域の幅方向の一部にのみ形成され、図２における電荷引き抜き領域３２よりも幅の狭い領域となっている。
　なお、電荷引き抜き領域３２Ｈの形成される領域の面積は、ベース領域３０とエミッタ領域４０とウェルコンタクト領域３１との面積の和の、たとえば、０．０５倍以上、かつ、０．５倍以下とする。
　図１２は、本実施の形態に関するＩＧＢＴ４００の構成の例を概略的に示す断面図である。図１２は、図１１におけるＡ－Ａ’断面に相当する。
　図１２に例が示されるように、ＩＧＢＴ４００は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
　電荷蓄積領域２１の表層には、ベース領域３０が複数設けられている。また、ベース領域３０のそれぞれの表層には、エミッタ領域４０が形成されている。それぞれのエミッタ領域４０の内側には、ウェルコンタクト領域３１が形成されている。
　また、電荷蓄積領域２１の表層には、ベース領域３０と離間するように、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２Ｈが形成されている。
　エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。電荷引き抜き領域３２Ｈの上面には、ショットキー電極７１Ｈが形成されている。ショットキー電極７１Ｈは、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２Ｈ）に対してショットキー接続する。
　ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
　また、ベース領域３０の上面と電荷引き抜き領域３２Ｈの上面とに跨って、ゲート絶縁膜５０が形成されている。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
　また、開口されているオーミック電極７０の上面、開口されているショットキー電極７１Ｈの上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０Ｈが形成されている。
　エミッタ電極８０Ｈは、オーミック電極７０およびショットキー電極７１Ｈと電気的に接続されている。エミッタ電極８０Ｈとゲート電極６０との間には層間絶縁膜５５が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
　電荷引き抜き領域３２Ｈが形成される領域の平面視における面積が、たとえば、図２における電荷引き抜き領域３２よりも小さいことによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。
　また、ＰＮ接合とショットキー接合とはビルトイン電圧に大きな差があるため、平面視におけるショットキー電極７１Ｈが形成される領域の面積は、平面視におけるオーミック電極７０が形成される領域の面積と比べて小さくとも、ターンオフ過渡期においてラッチアップ耐量増加の効果は得られる。
　＜第６の実施の形態＞
　本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜ＩＧＢＴの構成について＞
　図１３は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。
　図１３に例が示されるように、ＩＧＢＴ５００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。
　このように形成されたそれぞれのセル領域は互いに離間して形成される。そして、それぞれのセル領域は、図１３における左右方向および上下方向に２次元的に配列される。
　図１３において、セル領域が形成されない領域には、電荷引き抜き領域３２Ｉが形成される。電荷引き抜き領域３２Ｉは、セル領域が形成されない左右方向に延びる領域とセル領域が形成されない上下方向に延びる領域との交差領域を除く、セル領域が形成されない左右方向に延びる領域の一部と、セル領域が形成されない上下方向に延びる領域の一部とにそれぞれ形成される。
　図１３においては、電荷引き抜き領域３２Ｉは、最も近く位置するセル領域同士の間（すなわち、図１３における上下のセル領域間、および、図１３における左右のセル領域間）に形成される一方で、平面視において対角に位置するセル領域同士の間には形成されない。
　さらに、電荷引き抜き領域３２Ｉは、最も近く位置するセル領域同士の間のうちの、一部の箇所のみに形成され、全ての最も近く位置するセル領域同士の間には形成されない。
　電荷引き抜き領域３２Ｉが、最も近く位置するセル領域同士の間のうちの一部の箇所のみに形成されることによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。
　また、ＰＮ接合とショットキー接合とはビルトイン電圧に大きな差があるため、平面視における電荷引き抜き領域３２Ｉが形成される領域の面積が小さくとも、ターンオフ過渡期においてラッチアップ耐量増加の効果は得られる。
　＜第７の実施の形態＞
　本実施の形態に関するワイドバンドギャップ半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜ＩＧＢＴの構成について＞
　図１４は、半導体素子形成以降に形成される上部電極および誘電体膜を割愛した場合の、本実施の形態に関する半導体装置の構成の例を概略的に示す平面図である。
　図１４に例が示されるように、ＩＧＢＴ６００は、ウェルコンタクト領域３１を囲んでエミッタ領域４０が形成される。また、エミッタ領域４０を囲んでベース領域３０が形成される。また、ベース領域３０を囲んで電荷蓄積領域２１が形成される。このように形成されたそれぞれのセル領域は互いに離間して２次元的に配列され、セル領域同士の間の領域には、電荷引き抜き領域３２Ｊが部分的に形成される。
　電荷引き抜き領域３２Ｊは、セル領域が形成される箇所に当該セル領域に置き換えて配置される。図１４においては、図１４における上下方向および左右方向において、セル領域と電荷引き抜き領域３２Ｊとが交互に配置されている。
　図１５は、本実施の形態に関するＩＧＢＴ６００の構成の例を概略的に示す断面図である。図１５は、図１４におけるＣ－Ｃ’断面に相当する。
　図１５に例が示されるように、ＩＧＢＴ６００は、コレクタ領域１０と、ドリフト領域２０と、電荷蓄積領域２１とを備える。
　電荷蓄積領域２１の表層には、ベース領域３０が設けられている。また、ベース領域３０の表層には、エミッタ領域４０が形成されている。エミッタ領域４０の内側には、ウェルコンタクト領域３１が形成されている。
　また、電荷蓄積領域２１の表層には、ベース領域３０と離間するように、Ｐ型のワイドバンドギャップ半導体で構成される電荷引き抜き領域３２Ｊが形成されている。
　エミッタ領域４０の上面の一部とウェルコンタクト領域３１の上面の一部とに跨って、オーミック電極７０が形成される。電荷引き抜き領域３２Ｊの上面には、ショットキー電極７１Ｊが形成されている。ショットキー電極７１Ｊは、Ｐ型の炭化珪素半導体層（電荷引き抜き領域３２Ｊ）に対してショットキー接続する。
　ショットキー接続に順方向の電圧が印加された場合の立ち上がり電圧は、たとえば、０．２Ｖ以上、かつ、２．０Ｖ以下となるように設定する。当該立ち上がり電圧は、たとえば、１．０Ｖであってもよい。
　また、ベース領域３０の上面と電荷引き抜き領域３２Ｊの上面とに跨って、ゲート絶縁膜５０が形成されている。また、平面視においてベース領域３０と重なる位置には、ゲート絶縁膜５０を介して、ゲート電極６０が形成されている。また、ゲート電極６０を覆って、層間絶縁膜５５が形成されている。
　また、開口されているオーミック電極７０の上面、開口されているショットキー電極７１Ｊの上面、および、層間絶縁膜５５の上面を覆って、エミッタ電極８０Ｊが形成されている。
　エミッタ電極８０Ｊは、オーミック電極７０およびショットキー電極７１Ｊと電気的に接続されている。エミッタ電極８０Ｊとゲート電極６０との間には層間絶縁膜５５が形成されている。また、コレクタ領域１０の下面には、コレクタ電極８１が形成されている。
　＜第８の実施の形態＞
　本実施の形態に関する電力変換装置、および、電力変換装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜電力変換装置の構成について＞
　本実施の形態は、以上に記載された実施の形態に関する半導体装置を電力変換装置に適用するものである。適用する電力変換装置は特定の用途のものに限定されるものではないが、以下では、三相のインバータに適用する場合について説明する。
　図１６は、本実施の形態に関する電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。
　図１６に例が示されるように、電力変換システムは、電源１１００と、電力変換装置１２００と、負荷１３００とを備える。電源１１００は、直流電源であり、かつ、電力変換装置１２００に直流電力を供給する。電源１１００は種々のもので構成することが可能であり、たとえば、直流系統、太陽電池または蓄電池などで構成することができる。また、電源１１００は、交流系統に接続された整流回路またはＡＣ－ＤＣコンバータなどで構成することができる。また、電源１１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ－ＤＣコンバータによって構成することもできる。
　電力変換装置１２００は、電源１１００と負荷１３００との間に接続される三相のインバータである。電力変換装置１２００は、電源１１００から供給された直流電力を交流電力に変換し、さらに、負荷１３００に当該交流電力を供給する。
　また、電力変換装置１２００は、図１６に例が示されるように、直流電力を交流電力に変換して出力する変換回路１２０１と、変換回路１２０１のそれぞれのスイッチング素子を駆動するための駆動信号を出力する駆動回路１２０２と、駆動回路１２０２を制御するための制御信号を駆動回路１２０２に出力する制御回路１２０３とを備える。
　負荷１３００は、電力変換装置１２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷１３００は特定の用途に限られるものではなく、各種電気機器に搭載される電動機であり、たとえば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられるものである。
　以下、電力変換装置１２００の詳細を説明する。変換回路１２０１は、スイッチング素子と還流ダイオードとを備える（ここでは、図示せず）。そして、スイッチング素子がスイッチング動作をすることによって、電源１１００から供給される直流電力を交流電力に変換し、さらに、負荷１３００に供給する。
　変換回路１２０１の具体的な回路構成は種々のものがあるが、本実施の形態に関する変換回路１２０１は、２レベルの三相フルブリッジ回路であり、かつ、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続される６つの還流ダイオードとを備えるものである。
　変換回路１２０１におけるそれぞれのスイッチング素子とそれぞれの還流ダイオードの少なくとも一方には、以上に記載された実施の形態のいずれかにおける半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続されて上下アームを構成し、それぞれの上下アームは、フルブリッジ回路の各相（すなわち、Ｕ相、Ｖ相およびＷ相）を構成する。そして、それぞれの上下アームの出力端子（すなわち、変換回路１２０１の３つの出力端子）は、負荷１３００に接続される。
　駆動回路１２０２は、変換回路１２０１のスイッチング素子を駆動するための駆動信号を生成し、さらに、変換回路１２０１のスイッチング素子の制御電極に当該駆動信号を供給する。具体的には、後述する制御回路１２０３から出力される制御信号に基づいて、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とをそれぞれのスイッチング素子の制御電極に出力する。
　スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（すなわち、オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（すなわち、オフ信号）となる。
　制御回路１２０３は、負荷１３００に所望の電力が供給されるよう変換回路１２０１のスイッチング素子を制御する。具体的には、負荷１３００に供給すべき電力に基づいて変換回路１２０１のそれぞれのスイッチング素子がオン状態となるべき時間（すなわち、オン時間）を算出する。たとえば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって、変換回路１２０１を制御することができる。
　そして、制御回路１２０３は、それぞれの時点においてオン状態となるべきスイッチング素子にはオン信号が、オフ状態となるべきスイッチング素子にはオフ信号がそれぞれ出力されるように、駆動回路１２０２に制御指令（すなわち、制御信号）を出力する。駆動回路１２０２は、当該制御信号に基づいて、それぞれのスイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態に関する電力変換装置１２００では、変換回路１２０１のスイッチング素子として以上に記載された実施の形態のいずれかにおける半導体装置を適用するため、通電サイクルを経た後のオン抵抗を安定させることができる。
　なお、本実施の形態では、２レベルの三相インバータに以上に記載された実施の形態のいずれかにおける半導体装置を適用する例が説明されたが、適用例はこれに限られるものではなく、種々の電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置を適用することができる。
　また、本実施の形態では、２レベルの電力変換装置について説明されたが、３レベルまたはマルチレベルの電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。また、単相負荷に電力を供給する場合には、単相のインバータに以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。
　また、直流負荷などに電力を供給する場合には、ＤＣ－ＤＣコンバータまたはＡＣ－ＤＣコンバータに、以上に記載された実施の形態のいずれかにおける半導体装置を適用することもできる。
　また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、上述された負荷が電動機である場合に限定されるものではなく、たとえば、放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムの電源装置として用いることもできる。また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、太陽光発電システムまたは蓄電システムなどにおけるパワーコンディショナーとして用いることもできる。
　＜以上に記載された実施の形態によって生じる効果について＞
　次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、第１の導電型（すなわち、Ｎ型）のワイドバンドギャップ半導体（たとえば、炭化珪素）からなるドリフト領域２０と、ドリフト領域２０の下面に形成される、第２の導電型（すなわち、Ｐ型）のワイドバンドギャップ半導体からなるコレクタ領域１０と、Ｎ型のワイドバンドギャップ半導体からなる電荷蓄積領域２１と、Ｐ型のベース領域３０と、Ｐ型の電荷引き抜き領域３２と、Ｎ型のエミッタ領域４０と、ショットキー電極７１と、ゲート絶縁膜５０と、ゲート電極６０と、エミッタ電極８０と、コレクタ電極８１とを備える。電荷蓄積領域２１は、ドリフト領域２０の上面に形成される。また、電荷蓄積領域２１は、ドリフト領域２０よりも高い不純物濃度を有する。ベース領域３０は、電荷蓄積領域２１の表層において部分的に形成される。電荷引き抜き領域３２は、電荷蓄積領域２１の表層においてベース領域３０から離間して形成される。また、電荷引き抜き領域３２は、ベース領域３０よりも高い不純物濃度を有する。エミッタ領域４０は、ベース領域３０の表層において部分的に形成される。また、エミッタ領域４０は、電荷蓄積領域２１よりも高い不純物濃度を有する。ショットキー電極７１は、電荷引き抜き領域３２に接触して形成される。また、ショットキー電極７１は、電荷引き抜き領域３２とショットキー接続する。ゲート絶縁膜５０は、電荷蓄積領域２１とエミッタ領域４０とに挟まれる位置のベース領域３０に接触して形成される。ゲート電極６０は、ゲート絶縁膜５０に接触して形成される。エミッタ電極８０は、ショットキー電極７１とエミッタ領域４０とを覆って形成される。コレクタ電極８１は、コレクタ領域１０の下面に形成される。
　このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するためＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、ワイドバンドギャップ半導体装置の信頼性が向上する。また、ショットキー接続を有する構造をベース領域３０と同じセル内に形成するため、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
　なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
　しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、ショットキー電極７１と電荷引き抜き領域３２との間に形成されるショットキーバリアダイオードのビルトイン電圧が、ベース領域３０とエミッタ領域４０との間に形成されるダイオードのビルトイン電圧よりも小さい。このような構成によれば、ＰＮ接合とショットキー接続とは並列に接続されているため、ＰＮ接合に２．５Ｖの電圧が印加される前にショットキー接続が導通する。したがって、ドリフト領域２０などで電圧降下することによってＰＮ接続にたとえば１．０Ｖ以上の電圧は印加されない。その結果、ＰＮ接合は動作せずにラッチアップモードは発生しないため、ラッチアップ耐量が増加する。
　また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、電荷引き抜き領域３２の一部の下面に接触して形成される、Ｎ型の離間領域２２を備える。そして、離間領域２２の不純物濃度は、ドリフト領域２０の不純物濃度と等しい。このような構成によれば、電荷引き抜き領域３２の一部の直下にＮ型の離間領域２２が形成されることによって、ドリフト領域２０と電荷蓄積領域２１Ｆとの界面のポテンシャルの壁が低減される。よって、ターンオフ過渡期において多くのホールがショットキー接続へ流れるため、ラッチアップ耐量を増加させることができる。
　また、以上に記載された実施の形態によれば、平面視において、電荷蓄積領域２１の表層に複数のベース領域３０が配列される。また、複数のベース領域３０は、平面視において、第１の方向と、第１の方向と直交する第２の方向とに２次元的に配列される。また、第１の方向に延び、かつ、ベース領域が配列されない領域を第１の領域とし、第２の方向に延び、かつ、ベース領域が配列されない領域を第２の領域とする場合、電荷引き抜き領域３２は、平面視において、第１の領域および第２の領域に形成される。このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するためＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、ワイドバンドギャップ半導体装置の信頼性が向上する。
　また、以上に記載された実施の形態によれば、電荷引き抜き領域３２Ｈは、平面視において、第１の領域の幅方向の一部、および、第２の領域の幅方向の一部に形成される。このような構成によれば、電荷引き抜き領域３２Ｈが形成される領域の平面視における面積が、たとえば、図２における電荷引き抜き領域３２よりも小さいことによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。
　また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、エミッタ領域４０の上面からベース領域３０に達して形成される、Ｐ型のウェルコンタクト領域３１を備える。そして、平面視における電荷引き抜き領域３２Ｈの面積は、平面視における、ベース領域３０の面積とエミッタ領域４０の面積とウェルコンタクト領域３１の面積との和の０．０５倍以上、かつ、０．５倍以下である。このような構成によれば、電荷引き抜き領域３２Ｈが形成される領域の平面視における面積が、たとえば、図２における電荷引き抜き領域３２よりも小さいことによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。また、ＰＮ接合とショットキー接合とはビルトイン電圧に大きな差があるため、平面視におけるショットキー電極７１Ｈが形成される領域の面積は、平面視におけるオーミック電極７０が形成される領域の面積と比べて小さくとも、ターンオフ過渡期においてラッチアップ耐量増加の効果は得られる。
　また、以上に記載された実施の形態によれば、第１の方向に延び、かつ、ベース領域が配列されない第１の領域と、第２の方向に延び、かつ、ベース領域が配列されない第２の領域とが交差する領域を交差領域とする場合、電荷引き抜き領域３２Ｇは、平面視において、交差領域を除く、第１の領域および第２の領域に形成される。このような構成によれば、電荷引き抜き領域３２Ｇが形成される領域を、最も近く位置するセル領域同士の間（すなわち、図９におけるベース領域３０の近傍）のみに限定することによって、オン状態においてキャリアがＪＦＥＴ領域を通過する際の経路の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。ターンオフ過渡期において、ラッチアップモードの発生の有無はベース領域３０に流れる電流の大きさに影響されるが、このような構造によれば、ベース領域３０の近傍に電荷引き抜き領域３２Ｇが形成されているため、ベース領域３０へ流れるホールの量を減らすことができる。よって、ラッチアップ耐量を増加させることができる。
　また、以上に記載された実施の形態によれば、電荷引き抜き領域３２Ｉは、平面視において、交差領域を除く、第１の領域の一部および第２の領域の一部に形成される。このような構成によれば、オン状態においてキャリアがＪＦＥＴ領域を通過する際の幅が広がる。そのため、ＪＦＥＴの抵抗を低減することができる。また、ＰＮ接合とショットキー接合とはビルトイン電圧に大きな差があるため、平面視における電荷引き抜き領域３２Ｉが形成される領域の面積が小さくとも、ターンオフ過渡期においてラッチアップ耐量増加の効果は得られる。
　また、以上に記載された実施の形態によれば、平面視において、電荷蓄積領域２１の表層に複数のベース領域３０が配列される。また、複数のベース領域３０は、平面視において、第１の方向と、第１の方向と直交する第２の方向とに２次元的に配列される。そして、電荷引き抜き領域３２Ｊは、配列される複数のベース領域３０の一部に置き換えて形成される。このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するためＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、ワイドバンドギャップ半導体装置の信頼性が向上する。
　また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、エミッタ領域４０Ｄの上面からベース領域３０Ｄよりも深い位置に達して形成されるトレンチ２１０を備える。そして、ゲート絶縁膜５０Ｄは、トレンチ２１０内において、電荷蓄積領域２１とエミッタ領域４０Ｄとに挟まれるベース領域３０Ｄの側面を覆って形成される。また、ゲート電極６０Ｄは、トレンチ２１０内において、ゲート絶縁膜５０Ｄに囲まれて形成される。このような構成によれば、単位セルあたりのピッチ（セルピッチ）を縮小することができる。そのため、限られたデバイス面積に対して単位セルの集積化が可能となり、オン状態において低オン抵抗を実現することができる。
　また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体装置は、電荷引き抜き領域３２Ｅの上面から電荷引き抜き領域３２Ｅよりも深い位置に達して形成されるダミートレンチ２２０を備える。そして、エミッタ電極８０Ｅは、ダミートレンチ２２０内にも形成される。また、ショットキー電極７１Ｅは、ダミートレンチ２２０内に形成される。また、ショットキー電極７１Ｅは、電荷引き抜き領域３２の側面に接触して形成される。このような構成によれば、ショットキー電極７１ＥがＩＧＢＴ２０１の厚み方向に対して水平に形成される。そのため、ダミートレンチ２２０のサイズは、適宜に変更が可能である。また、電荷引き抜き領域３２Ｅの平面的なサイズの低減が可能となる。そのため、単位セルあたりのピッチ（セルピッチ）を縮小することができる。その結果、限られたデバイス面積に対して単位セルの集積化が可能となり、オン状態において低オン抵抗を実現することができる。
　また、以上に記載された実施の形態によれば、ワイドバンドギャップ半導体が炭化珪素半導体である。このような構成によれば、高耐圧、高周波および高出力の半導体装置を実現することが可能となる。
　また、以上に記載された実施の形態によれば、電力変換装置は、変換回路１２０１と、駆動回路１２０２と、制御回路１２０３とを備える。変換回路１２０１は、ワイドバンドギャップ半導体装置を有する。また、変換回路１２０１は、入力される電力を変換して出力する。駆動回路１２０２は、ワイドバンドギャップ半導体装置を駆動するための駆動信号をワイドバンドギャップ半導体装置に出力する。制御回路１２０３は、駆動回路１２０２を制御するための制御信号を駆動回路１２０２に出力する。
　このような構成によれば、ショットキー接続はベース領域とエミッタ領域の界面のＰＮ接続よりも低い電圧で導通するため、ＰＮ接合にビルトイン電圧以上の電圧は印加されない。その結果、ラッチアップ耐量は増加し、電力変換装置の信頼性が向上する。また、ショットキー接続を有する構造をベース領域と同じセル内に形成するため、素子の集積化が可能となる。そのため、単位面積あたりの抵抗を低減することができる。
　＜以上に記載された実施の形態における変形例について＞
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
　したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　１０　コレクタ領域、２０　ドリフト領域、２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｆ　電荷蓄積領域、２２　離間領域、３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ　ベース領域、３１，３１Ａ，３１Ｂ，３１Ｃ，３１Ｄ　ウェルコンタクト領域、３２，３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，３２Ｅ，３２Ｇ，３２Ｈ，３２Ｉ，３２Ｊ　電荷引き抜き領域、４０，４０Ａ，４０Ｂ，４０Ｃ，４０Ｄ　エミッタ領域、５０，５０Ｄ　ゲート絶縁膜、５５，５５Ｄ　層間絶縁膜、６０，６０Ｄ　ゲート電極、７０　オーミック電極、７１，７１Ｄ，７１Ｅ，７１Ｈ，７１Ｊ　ショットキー電極、８０，８０Ｄ，８０Ｅ，８０Ｈ，８０Ｊ　エミッタ電極、８１　コレクタ電極、１００，１００Ａ，１００Ｂ，１００Ｃ，２００，２０１，２０２，３００，４００，５００，６００　ＩＧＢＴ、２１０　トレンチ、２２０　ダミートレンチ、１１００　電源、１２００　電力変換装置、１２０１　変換回路、１２０２　駆動回路、１２０３　制御回路、１３００　負荷。

Claims (13)

  1. 　第１の導電型のワイドバンドギャップ半導体からなるドリフト領域（２０）と、
    　前記ドリフト領域（２０）の下面に形成される、第２の導電型のワイドバンドギャップ半導体からなるコレクタ領域（１０）と、
    　前記ドリフト領域（２０）の上面に形成され、かつ、前記ドリフト領域（２０）よりも高い不純物濃度を有する、第１の導電型のワイドバンドギャップ半導体からなる電荷蓄積領域（２１）と、
    　前記電荷蓄積領域（２１）の表層において部分的に形成される、第２の導電型のベース領域（３０）と、
    　前記電荷蓄積領域（２１）の表層において前記ベース領域（３０）から離間して形成され、かつ、前記ベース領域（３０）よりも高い不純物濃度を有する、第２の導電型の電荷引き抜き領域（３２）と、
    　前記ベース領域（３０）の表層において部分的に形成され、かつ、前記電荷蓄積領域（２１）よりも高い不純物濃度を有する、第１の導電型のエミッタ領域（４０）と、
    　前記電荷引き抜き領域（３２）に接触して形成され、かつ、前記電荷引き抜き領域（３２）とショットキー接続するショットキー電極（７１）と、
    　前記電荷蓄積領域（２１）と前記エミッタ領域（４０）とに挟まれる位置の前記ベース領域（３０）に接触して形成されるゲート絶縁膜（５０）と、
    　前記ゲート絶縁膜（５０）に接触して形成されるゲート電極（６０）と、
    　前記ショットキー電極（７１）とエミッタ領域（４０）とを覆って形成されるエミッタ電極（８０）と、
    　前記コレクタ領域（１０）の下面に形成されるコレクタ電極（８１）とを備える、
    　ワイドバンドギャップ半導体装置。
  2. 　前記ショットキー電極（７１）と前記電荷引き抜き領域（３２）との間に形成されるショットキーバリアダイオードのビルトイン電圧が、前記ベース領域（３０）と前記エミッタ領域（４０）との間に形成されるダイオードのビルトイン電圧よりも小さい、
    　請求項１に記載のワイドバンドギャップ半導体装置。
  3. 　前記電荷引き抜き領域（３２）の一部の下面に接触して形成される、第１の導電型の離間領域（２２）をさらに備え、
    　前記離間領域（２２）の不純物濃度は、前記ドリフト領域（２０）の不純物濃度と等しい、
    　請求項１または請求項２に記載のワイドバンドギャップ半導体装置。
  4. 　平面視において、前記電荷蓄積領域（２１）の表層に複数の前記ベース領域（３０）が配列され、
    　複数の前記ベース領域（３０）は、平面視において、第１の方向と、前記第１の方向と直交する第２の方向とに２次元的に配列され、
    　前記第１の方向に延び、かつ、前記ベース領域が配列されない領域を第１の領域とし、前記第２の方向に延び、かつ、前記ベース領域が配列されない領域を第２の領域とし、
    　前記電荷引き抜き領域（３２）は、平面視において、前記第１の領域および前記第２の領域に形成される、
    　請求項１から請求項３のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  5. 　前記電荷引き抜き領域（３２Ｈ）は、平面視において、前記第１の領域の幅方向の一部、および、前記第２の領域の幅方向の一部に形成される、
    　請求項４に記載のワイドバンドギャップ半導体装置。
  6. 　前記エミッタ領域（４０）の上面から前記ベース領域（３０）に達して形成される、第２の導電型のウェルコンタクト領域（３１）をさらに備え、
    　平面視における前記電荷引き抜き領域（３２Ｈ）の面積は、平面視における、前記ベース領域（３０）の面積と前記エミッタ領域（４０）の面積と前記ウェルコンタクト領域（３１）の面積との和の０．０５倍以上、かつ、０．５倍以下である、
    　請求項４または請求項５に記載のワイドバンドギャップ半導体装置。
  7. 　前記第１の方向に延び、かつ、前記ベース領域が配列されない第１の領域と、前記第２の方向に延び、かつ、前記ベース領域が配列されない第２の領域とが交差する領域を交差領域とし、
    　前記電荷引き抜き領域（３２Ｇ）は、平面視において、前記交差領域を除く、前記第１の領域および前記第２の領域に形成される、
    　請求項４から請求項６のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  8. 　前記電荷引き抜き領域（３２Ｉ）は、平面視において、前記交差領域を除く、前記第１の領域の一部および前記第２の領域の一部に形成される、
    　請求項７に記載のワイドバンドギャップ半導体装置。
  9. 　平面視において、前記電荷蓄積領域（２１）の表層に複数の前記ベース領域（３０）が配列され、
    　複数の前記ベース領域（３０）は、平面視において、第１の方向と、前記第１の方向と直交する第２の方向とに２次元的に配列され、
    　前記電荷引き抜き領域（３２Ｊ）は、配列される複数の前記ベース領域（３０）の一部に置き換えて形成される、
    　請求項１から請求項３のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  10. 　前記エミッタ領域（４０Ｄ）の上面から前記ベース領域（３０Ｄ）よりも深い位置に達して形成されるトレンチ（２１０）をさらに備え、
    　前記ゲート絶縁膜（５０Ｄ）は、前記トレンチ（２１０）内において、前記電荷蓄積領域（２１）と前記エミッタ領域（４０Ｄ）とに挟まれる前記ベース領域（３０Ｄ）の側面を覆って形成され、
    　前記ゲート電極（６０Ｄ）は、前記トレンチ（２１０）内において、前記ゲート絶縁膜（５０Ｄ）に囲まれて形成される、
    　請求項１から請求項９のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  11. 　前記電荷引き抜き領域（３２Ｅ）の上面から前記電荷引き抜き領域（３２Ｅ）よりも深い位置に達して形成されるダミートレンチ（２２０）をさらに備え、
    　前記エミッタ電極（８０Ｅ）は、前記ダミートレンチ（２２０）内にも形成され、
    　前記ショットキー電極（７１Ｅ）は、前記ダミートレンチ（２２０）内に形成され、かつ、前記電荷引き抜き領域（３２）の側面に接触して形成される、
    　請求項１から請求項１０のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  12. 　前記ワイドバンドギャップ半導体が炭化珪素半導体である、
    　請求項１から請求項１１のうちのいずれか１項に記載のワイドバンドギャップ半導体装置。
  13. 　請求項１から請求項１２のうちのいずれか１項に記載のワイドバンドギャップ半導体装置を有し、かつ、入力される電力を変換して出力する変換回路（１２０１）と、
    　前記ワイドバンドギャップ半導体装置を駆動するための駆動信号を前記ワイドバンドギャップ半導体装置に出力する駆動回路（１２０２）と、
    　前記駆動回路（１２０２）を制御するための制御信号を前記駆動回路（１２０２）に出力する制御回路（１２０３）とを備える、
    　電力変換装置。
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