WO2020003047A1 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

Info

Publication number
WO2020003047A1
WO2020003047A1 PCT/IB2019/055013 IB2019055013W WO2020003047A1 WO 2020003047 A1 WO2020003047 A1 WO 2020003047A1 IB 2019055013 W IB2019055013 W IB 2019055013W WO 2020003047 A1 WO2020003047 A1 WO 2020003047A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulator
oxide
conductor
transistor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/IB2019/055013
Other languages
English (en)
French (fr)
Inventor
山崎舜平
松嵜隆徳
徳丸亮
方堂涼太
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2020526714A priority Critical patent/JP7264894B2/ja
Priority to KR1020217001128A priority patent/KR102926648B1/ko
Priority to US17/253,239 priority patent/US11495601B2/en
Priority to CN201980044262.9A priority patent/CN112368846B/zh
Publication of WO2020003047A1 publication Critical patent/WO2020003047A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs
    • H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • one embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • the CPU is an aggregate of semiconductor elements having a semiconductor integrated circuit (at least a transistor and a memory) separated from a semiconductor wafer and having electrodes serving as connection terminals formed thereon.
  • IC chips Semiconductor circuits (IC chips) such as LSIs, CPUs, and memories are mounted on circuit boards, for example, printed wiring boards, and are used as one of components of various electronic devices.
  • a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has attracted attention.
  • the transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device).
  • IC integrated circuit
  • image display device also simply referred to as a display device.
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, an oxide semiconductor has attracted attention as another material.
  • a transistor including an oxide semiconductor has extremely low leakage current in a non-conductive state.
  • a low-power-consumption CPU utilizing the characteristic of a transistor including an oxide semiconductor with low leakage current is disclosed (see Patent Document 1).
  • a memory device or the like which can hold stored data for a long time by applying a characteristic of a transistor including an oxide semiconductor with low leakage current is disclosed (see Patent Document 2).
  • One object of one embodiment of the present invention is to provide a semiconductor device which can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electric characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device having high frequency characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high reliability. Another object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • One object of one embodiment of the present invention is to provide a semiconductor device which can hold data for a long time.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high data writing speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design flexibility.
  • An object of one embodiment of the present invention is to provide a semiconductor device that can reduce power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention includes a transistor, a capacitor, an electrode, and an interlayer film, the transistor includes a semiconductor layer, a gate, a source, and a drain, and the transistor and the capacitor One of the source and the drain is in contact with an electrode below the semiconductor layer, and the other of the source and the drain is one of the electrodes of the capacitor above the semiconductor layer. And a semiconductor device.
  • the interlayer film be provided with an opening reaching the other of the source and the drain, and one of the electrodes of the capacitor be arranged along the side surface and the bottom surface of the opening.
  • an insulator may be provided between one of the electrodes of the capacitor and the interlayer film.
  • the semiconductor layer be an oxide semiconductor.
  • Another embodiment of the present invention includes a first transistor and a capacitor, wherein the first transistor includes a first to a fourth conductor, a first to a fourth insulator, , A first and a second oxide, a first insulator is disposed on the first conductor, a first oxide is disposed on the first insulator, The first insulator and the first oxide are provided with a first opening reaching the first conductor, and the second conductor and the second conductor are provided on the first oxide and separated from each other. 3 conductors are arranged, at least a part of the second conductor overlaps the first opening, is in contact with the upper surface of the first conductor, and at least a part of the second oxide is on the first oxide.
  • a second oxide is disposed so as to overlap a region between the second conductor and the third conductor, a second insulator is disposed on the second oxide, and a second insulator is disposed on the second oxide.
  • a fourth conductor is disposed, and a third insulator is disposed on the first insulator, the second conductor, and the third conductor, and an upper surface of the third insulator, A fourth insulator is disposed in contact with the upper surface of the oxide of No.
  • the upper surface of the second insulator, and the upper surface of the fourth conductor, and the third insulator and the fourth insulator have A second opening reaching the third conductor is provided, and the capacitor has fifth and sixth conductors and a fifth insulator, and the second opening has the third conductor.
  • a fifth conductor is disposed in contact with the upper surface of the fifth conductor, a fifth insulator is disposed on the fifth conductor and the fourth insulator, and a sixth conductor is disposed on the fifth insulator. Is a semiconductor device in which the conductor of the above is disposed.
  • a sixth insulator may be further provided between the fifth conductor and the third insulator.
  • the sixth insulator have lower hydrogen permeability than the third insulator.
  • the length of the fifth conductor in the channel width direction be shorter than the length of the first oxide in the channel width direction.
  • the height of a part of the upper surface of the fifth conductor may be substantially equal to the height of the upper surface of the fourth insulator.
  • the semiconductor device further includes, under the first insulator, a seventh conductor which is arranged so as to at least partially overlap the fourth conductor.
  • the third conductor may be in contact with the side surface of the first oxide at the first opening.
  • the semiconductor device further include a seventh insulator disposed between the second conductor, the third conductor, and the third insulator.
  • the first oxide and the second oxide preferably include In, the element M (M is Al, Ga, Y, or Sn), and Zn.
  • a second transistor is further provided below the first conductor, and a source or a drain of the second transistor is electrically connected to the first conductor.
  • the second transistor may be formed over a silicon substrate. Further, in the above, the second transistor may include a third oxide.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electric characteristics can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with high productivity can be provided.
  • a semiconductor device capable of holding data for a long time can be provided.
  • a semiconductor device with high data writing speed can be provided.
  • a semiconductor device with high design flexibility can be provided.
  • a semiconductor device that can reduce power consumption can be provided.
  • a novel semiconductor device can be provided.
  • 3A to 3D are a top view and cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 7A to 7D are a top view and cross-sectional views illustrating a method for manufacturing a semiconductor device according to one embodiment of the present invention.
  • 3A to 3D are a top view and cross-sectional views of a semiconductor device according to one embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 13 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIGS. 1 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIGS. 4A and 4B are block diagrams illustrating a configuration example of a storage device according to one embodiment of the present invention.
  • FIGS. FIGS. 3A to 3H are circuit diagrams illustrating a configuration example of a memory device according to one embodiment of the present invention.
  • FIGS. 3A and 3B are schematic diagrams of a semiconductor device according to one embodiment of the present invention.
  • FIGS. 4A to 4E are schematic diagrams of a memory device according to one embodiment of the present invention.
  • FIGS. 6A to 6H illustrate an electronic device according to one embodiment of the present invention.
  • ⁇ ⁇ Particular elements may be omitted in some cases, particularly in a top view (also referred to as a “plan view”) or a perspective view, in order to facilitate understanding of the present invention.
  • a top view also referred to as a “plan view”
  • a perspective view in order to facilitate understanding of the present invention.
  • some hidden lines and the like may be omitted.
  • ordinal numbers given as first, second, etc. are used for convenience, and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • ordinal numbers described in this specification and the like do not always coincide with ordinal numbers used for specifying one embodiment of the present invention.
  • connection relation is not limited to the predetermined connection relation, for example, the connection relation shown in the figure or the text, and it is assumed that anything other than the connection relation shown in the figure or the text is disclosed in the figure or the text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, and the like).
  • the functions of the source and the drain may be switched when transistors having different polarities are used or when the direction of current changes in circuit operation. Therefore, in this specification and the like, the terms of source and drain may be used interchangeably.
  • a channel width in a region where a channel is actually formed corresponds to a channel width (hereinafter, also referred to as an “effective channel width”.
  • the effective channel width when the gate electrode covers the side surface of the semiconductor, the effective channel width becomes larger than the apparent channel width, and the effect may not be ignored.
  • the proportion of a channel formation region formed on the side surface of the semiconductor may be large. In that case, the effective channel width is larger than the apparent channel width.
  • a simple term “channel width” may refer to an apparent channel width.
  • a simple term “channel width” may refer to an effective channel width. The values of the channel length, the channel width, the effective channel width, the apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • an impurity in a semiconductor refers to, for example, elements other than the main components of the semiconductor.
  • an element having a concentration of less than 0.1 atomic% can be regarded as an impurity.
  • the impurity is contained, for example, the DOS (Density of State) of the semiconductor may be increased, or the crystallinity may be reduced.
  • the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • transition metals other than the main components such as hydrogen, lithium, sodium, silicon, boron, phosphorus, carbon, and nitrogen.
  • water may function as an impurity in some cases.
  • oxygen vacancies may be formed by entry of impurities, for example.
  • the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, and a Group 15 element other than oxygen and hydrogen.
  • silicon oxynitride has a higher oxygen content than nitrogen as its composition.
  • silicon nitride oxide has a higher nitrogen content than oxygen as its composition.
  • the term “insulator” can be replaced with an insulating film or an insulating layer.
  • the term “conductor” can be referred to as a conductive film or a conductive layer.
  • the term “semiconductor” can be referred to as a semiconductor film or a semiconductor layer.
  • parallel refers to a state where two straight lines are arranged at an angle of ⁇ 10 degrees or more and 10 degrees or less. Therefore, a case where the angle is ⁇ 5 degrees or more and 5 degrees or less is also included.
  • substantially parallel refers to a state in which two straight lines are arranged at an angle of ⁇ 30 degrees or more and 30 degrees or less.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 degrees or more and 100 degrees or less. Therefore, a case where the angle is 85 degrees or more and 95 degrees or less is also included.
  • substantially perpendicular refers to a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • a barrier film is a film having a function of suppressing permeation of impurities such as water and hydrogen and oxygen, and in the case where the barrier film has conductivity, a conductive barrier film is used. May be called.
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (also referred to as oxide semiconductors or simply OS), and the like. For example, in the case where a metal oxide is used for a semiconductor layer of a transistor, the metal oxide may be referred to as an oxide semiconductor in some cases. That is, a transistor including an oxide or an oxide semiconductor can be referred to as a transistor including an OS @ FET or an OS transistor.
  • normally-off means that when a potential is not applied to a gate or a ground potential is applied to a gate, a current per 1 ⁇ m of a channel width flowing through a transistor is 1 ⁇ 10 ⁇ 20 at room temperature. A or lower, 1 ⁇ 10 ⁇ 18 A or lower at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or lower at 125 ° C.
  • ⁇ Configuration example of semiconductor device> 1A, 1B, 1C, and 1D are a top view and a cross-sectional view of a semiconductor device including the transistor 200 and the capacitor 100 according to one embodiment of the present invention. is there.
  • FIG. 1A is a top view of a semiconductor device including the transistor 200 and the capacitor 100.
  • FIG. FIGS. 1B, 1C, and 1D are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in a channel length direction.
  • FIG. 1C is a cross-sectional view of a portion indicated by a dashed-dotted line A3-A4 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 1B is a cross-sectional view of a portion indicated by a dashed line A1-A2 in FIG. 1A, and is also a cross-sectional view of the transistor 200 in a channel length direction.
  • FIG. 1C is a cross-sectional view of a portion indicated by a dashed-dotted line A
  • 1D is a cross-sectional view of a portion indicated by a dashed-dotted line A5 to A6 in FIG. 1A, and is also a cross-sectional view of a source region or a drain region of the transistor 200 in a channel width direction. Note that for simplification of the drawing, some components are not illustrated in the top view in FIG.
  • the semiconductor device of one embodiment of the present invention includes an insulator 214 over a substrate (not illustrated), a transistor 200 over the insulator 214, an insulator 280 over an insulator 256 provided over the transistor 200, An insulator 282 over the insulator 280 and an insulator 281 over the insulator 282 are provided.
  • the insulator 214, the insulator 280, the insulator 282, and the insulator 281 function as an interlayer film. As illustrated in FIG. 1, at least a part of the transistor 200 and the capacitor 100 are embedded in the insulator 280 and arranged.
  • the transistor 200 includes a semiconductor layer, a first gate, a second gate, a source, and a drain. Further, a conductor 247 is provided below the semiconductor layer of the transistor 200. One of a source and a drain of the transistor 200 is in contact with the conductor 247 below the semiconductor layer, and the other of the source and the drain of the transistor 200 is in contact with one of the electrodes of the capacitor 100 above the semiconductor layer. Touch
  • the capacitor 100 is provided in the opening formed in the insulator 256, the insulator 280, the insulator 282, and the insulator 281 so as to reach the other of the source and the drain of the transistor 200.
  • the capacitor 100 includes a conductor 110 that is in contact with the other top surface of the source and the drain of the transistor 200 at the opening; an insulator 130 that is provided over the conductor 110 and the insulator 281; And a conductor 120 to be arranged.
  • the conductor 110 is preferably disposed along the side and bottom surfaces of the opening.
  • an insulator 241 be provided between the conductor 110 and the insulator 280.
  • the insulator 241 preferably has a function of suppressing diffusion of hydrogen (for example, at least one of a hydrogen atom and a hydrogen molecule).
  • the insulator 241 preferably has a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule).
  • the insulator 241 preferably has lower permeability to one or both of oxygen and hydrogen than the insulator 280.
  • Transistor 200 Hereinafter, a typical structure of the transistor 200 will be described. Note that the structure of the transistor 200 described below is one embodiment of the present invention, and the present invention is not limited to this. The structure of the transistor 200 can be changed as appropriate in accordance with the function required for the semiconductor device.
  • the transistor 200 includes an insulator 216 over the insulator 214, a conductor 205 arranged to be embedded in the insulator 216, an insulator 216 over the insulator 216, and an insulator over the conductor 205.
  • an insulator 224 on the insulator 222 an oxide 230a on the insulator 224, an oxide 230b on the oxide 230a, a conductor 242a and a conductor 242b on the oxide 230b, and an oxide 230b
  • the side of the oxide 230b, the side of the conductor 242a, the upper surface of the conductor 242a, the side of the conductor 242b, and the conductor 2 It has an insulator 256 which is in contact with the upper surface of the 2b, and.
  • the oxide 230c is in contact with the side surface of the conductor 242a and the side surface of the conductor 242b.
  • the conductor 260 has a conductor 260a and a conductor 260b, and the conductor 260a is arranged so as to cover the bottom and side surfaces of the conductor 260b.
  • the height of the top surface of the conductor 260 is approximately equal to the height of the top surface of the insulator 250, the top surface of the oxide 230c, and the top surface of the insulator 280.
  • the insulator 282 is in contact with the top surfaces of the conductor 260, the oxide 230c, the insulator 250, and the insulator 280.
  • an opening is formed in the insulator 216, and the conductor 247 described above is arranged in the opening. At least a portion of the upper surface of the conductor 247 is exposed from the insulator 216, and the height of the upper surface of the conductor 247 preferably approximately matches the height of the upper surface of the insulator 216.
  • the conductor 247 electrically connects a transistor, a circuit element such as a switch, a transistor, a capacitor, an inductor, a resistor, or a diode, a wiring, an electrode, or a terminal provided below the insulator 214 to the transistor 200. It functions as a plug or a wiring for making an electrical connection.
  • the conductor 247 may be electrically connected to a gate, a source, or a drain of a transistor provided below the insulator 214.
  • openings that expose at least part of the conductor 247 are formed in the insulator 222, the insulator 224, the oxide 230a, and the oxide 230b.
  • the conductor 242a is provided over the oxide 230b and is in contact with at least a part of the top surface of the conductor 247 through the opening. Further, the conductor 242a may be in contact with the side surface of the oxide 230a and the side surface of the oxide 230b inside the opening. In this manner, by connecting the conductor 242a and the conductor 247, electric resistance between the source or the drain of the transistor 200 and the conductor 247 can be reduced. With such a structure, the frequency characteristics and the electrical characteristics of the semiconductor device including the transistor 200 can be improved.
  • a circuit element, a wiring, an electrode, or a terminal which is electrically connected to the conductor 247, such as a switch, a transistor, a capacitor, an inductor, a resistor, or a diode overlaps with the oxide 230. Is preferred. Accordingly, the area occupied by the transistor 200, the circuit element, the wiring, the electrode, or the terminal in a top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated. .
  • the semiconductor device described in this embodiment can also be used as a memory cell of a memory device.
  • the conductor 247 may be electrically connected to the sense amplifier.
  • the sense amplifier may not function when the parasitic capacitance of the conductor 247 and a wiring connecting the conductor 247 and the sense amplifier is excessively larger than the capacitance of the capacitor 100.
  • the parasitic capacitance is reduced as compared with the case where the conductor 247 is provided above the conductor 242a. .
  • the wiring does not need to be routed over the transistor 200; therefore, the wiring connecting the conductor 247 and the sense amplifier can be shortened and the parasitic capacitance of the wiring can be reduced.
  • the conductor 247 under the oxide 230 the parasitic capacitance generated between the conductor 247 and the conductor 260 and the parasitic capacitance generated between the conductor 247 and the conductor 120 can be reduced. Can be.
  • the capacitor 100 may be provided so that the capacitor 100 is included in a range of the oxide 230b in a top view in some cases.
  • the length of the conductor 110 in the channel width direction is smaller than the length of the oxide 230b in the channel width direction. Therefore, the capacitor 100 can be provided without increasing the occupied area in a top view, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the conductor 247 is provided below the conductor 242a; however, the semiconductor device described in this embodiment is not limited to this.
  • a structure in which the conductor 247 is provided below the conductor 242b may be employed, or a structure in which the conductor 247 is provided under both the conductor 242a and the conductor 242b may be employed.
  • the insulator 214, the insulator 222, the insulator 256, the insulator 282, and the insulator 281 preferably have a function of suppressing at least one diffusion of hydrogen (eg, a hydrogen atom or a hydrogen molecule). Further, the insulator 214, the insulator 222, the insulator 256, the insulator 282, and the insulator 281 preferably have a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the insulator 214, the insulator 222, the insulator 256, the insulator 282, and the insulator 281 each include one or both of oxygen and hydrogen more than any of the insulator 224, the insulator 250, and the insulator 280.
  • the permeability is low.
  • the conductor 242a and the conductor 242b are provided over the oxide 230b, and the insulator 256 includes an upper surface and a side surface of the conductor 242a, an upper surface and a side surface of the conductor 242b, and an oxide. It is preferable to be in contact with the side surface of the object 230b, the side surface of the oxide 230a, and the upper surface of the insulator 224. Note that the insulator 256 may have a single-layer structure or a stacked structure. Thus, the side surfaces of the oxide 230a and the oxide 230b do not contact the conductor 242a and the conductor 242b except for the opening, that is, on the outer peripheral side surface.
  • the insulator 280 is separated from the insulator 224, the oxide 230a, and the oxide 230b by the insulator 256.
  • the conductor 260 functions as a gate electrode of the transistor, and the conductor 242a and the conductor 242b each function as a source electrode or a drain electrode.
  • a conductor 260 functioning as a gate electrode is formed in a self-aligned manner so as to fill an opening formed in the insulator 280 or the like. By forming the conductor 260 in this manner, the conductor 260 can be reliably arranged in a region between the conductor 242a and the conductor 242b without alignment.
  • the oxide 230 includes an oxide 230a over the insulator 224, an oxide 230b over the oxide 230a, and an oxide 230c which is provided over the oxide 230b and at least part of which is in contact with the top surface of the oxide 230b. Is preferable.
  • the oxide 230 in a region where a channel is formed (hereinafter, also referred to as a channel formation region) and in the vicinity thereof, the oxide 230 has a three-layer structure of an oxide 230a, an oxide 230b, and an oxide 230c.
  • the present invention is not limited to this.
  • the oxide 230 has a single-layer structure of the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230a, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers. Is also good.
  • each of the oxide 230a, the oxide 230b, and the oxide 230c may have a stacked structure of two or more layers.
  • a metal oxide functioning as an oxide semiconductor (hereinafter, also referred to as an oxide semiconductor) is used for the oxide 230 including the channel formation region (the oxide 230a, the oxide 230b, and the oxide 230c). Is preferred.
  • the transistor 200 including an oxide semiconductor in a channel formation region has extremely low leakage current (off current) in a non-conduction state; thus, a semiconductor device with low power consumption can be provided. Further, since an oxide semiconductor can be formed by a sputtering method or the like, it can be used for the transistor 200 included in a highly integrated semiconductor device.
  • an In-M-Zn oxide (element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium , Neodymium, hafnium, tantalum, tungsten, or magnesium, or a plurality thereof).
  • element M aluminum, gallium, yttrium, or tin is preferably used.
  • an In-Ga oxide or an In-Zn oxide may be used as the oxide 230.
  • the carrier density is increased and the resistance may be reduced in some cases. Further, when the concentration of oxygen contained in the oxide 230 decreases, the carrier density increases and the resistance may be reduced in some cases.
  • the conductor 242 (the conductor 242a and the conductor 242b) which is provided so as to be in contact with the oxide 230b and functions as a source electrode or a drain electrode has a function of absorbing oxygen of the oxide 230, or
  • the oxide 230 has a function of supplying impurities such as hydrogen, nitrogen, or a metal element
  • a low-resistance region may be partially formed in the oxide 230 in some cases.
  • the conductor 242 is formed over the oxide 230b, and does not contact the side surfaces of the oxide 230a and the oxide 230b and the insulator 224 other than the opening reaching the conductor 247, that is, the outer peripheral side surface.
  • oxygen contained in the oxide 230a and the oxide 230b particularly, oxygen contained in the channel formation region and the vicinity thereof can be suppressed from being absorbed by the conductor 242 from the side surfaces of the oxide 230a and the oxide 230b. .
  • the insulator 256 is provided so that the side surfaces of the oxide 230a and the oxide 230b do not directly contact the insulator 280. Further, it is provided to suppress oxidation of the conductor 242. Note that in the case where the conductivity does not significantly decrease even when the conductor 242 absorbs an oxidation-resistant material or oxygen, the insulator 256 does not need to have an effect of suppressing oxidation of the conductor 242.
  • FIG. 2 is an enlarged view of the vicinity of the channel formation region in FIG.
  • a conductor 242 is provided so as to be in contact with the oxide 230b, and a region 249 (a region 249a, a region 249a, And a region 249b) are formed.
  • the oxide 230 includes a region 234 functioning as a channel formation region of the transistor 200, a region 231 (a region 231a and a region 231b) functioning as a source or drain region, and a region 232 (a region 232) between the region 234 and the region 231. 232a and a region 232b).
  • the area 231 includes the area 249.
  • FIG. 2 illustrates an example in which the oxide 230c has a single-layer structure; however, this embodiment is not limited thereto.
  • the oxide 230c may have a stacked structure of two or more layers.
  • the region 231 functioning as a source or drain region has a low oxygen concentration or an impurity including hydrogen, nitrogen, a metal element, or the like; It is. That is, the region 231 has a higher carrier density and a lower resistance than the region 234.
  • the region 234 functioning as a channel formation region is a high-resistance region having a low carrier density because the oxygen concentration is higher or the impurity concentration is lower than that of the region 249 in the region 231, in particular.
  • the oxygen concentration of the region 232 is preferably equal to or higher than the oxygen concentration of the region 231, and is preferably equal to or lower than the oxygen concentration of the region 234.
  • the impurity concentration of the region 232 is preferably equal to or lower than the impurity concentration of the region 231, and is preferably equal to or higher than the impurity concentration of the region 234.
  • the region 232 has approximately the same resistance as the region 234 depending on the concentration of oxygen and the concentration of impurities contained therein, so that the region 232 functions as a channel formation region in the same manner as the region 234.
  • the low-resistance region functions as a low-resistance region having approximately the same resistance value or has a higher resistance than the region 231 and a lower resistance than the region 234.
  • impurities included in the region 231 are easily diffused in the ab plane direction, and the resistance of the region 232 may be reduced.
  • the region 249 which is a low-resistance region includes a metal element
  • the region 249 includes, in addition to the metal element included in the oxide 230, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, Molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, preferably having one or more metal elements selected from metal elements such as lanthanum .
  • the region 249 is formed near the interface between the oxide 230b and the conductor 242 in the thickness direction of the oxide 230b; however, this embodiment is not limited to this.
  • the region 249 may have substantially the same thickness as the oxide 230b, or may be formed in the oxide 230a.
  • the region 249 is formed only in the region 231 in FIG. 2, this embodiment is not limited to this.
  • the region 249 may be formed in the region 231 and the region 232, or may be formed in the region 231 and part of the region 232. Alternatively, it may be formed in the region 231, the region 232, and a part of the region 234.
  • concentrations of metal elements and impurity elements such as hydrogen and nitrogen detected in each region are not limited to a stepwise change in each region, but also change continuously (also referred to as gradation) in each region. Is also good. That is, the concentration of the metal element and the concentrations of the impurity elements such as hydrogen and nitrogen need only decrease as the region is closer to the channel formation region.
  • the conductor 242 for example, aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, It is preferable to use a material containing at least one of a metal element for increasing conductivity, such as manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum, and an impurity.
  • a metal element for increasing conductivity such as manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum, and an impurity.
  • the conductive film 242A to be the conductor 242 a material or a film formation method in which an impurity such as an element forming an oxygen vacancy or an element captured by the oxygen vacancy is injected into the oxide 230 is used.
  • the element includes hydrogen, boron, carbon, nitrogen, fluorine, phosphorus, sulfur, chlorine, a rare gas element, and the like.
  • the rare gas element include helium, neon, argon, krypton, and xenon.
  • a transistor including an oxide semiconductor when impurities and oxygen vacancies are present in a region where a channel is formed in the oxide semiconductor, electric characteristics are likely to be changed and reliability may be deteriorated.
  • oxygen vacancies when oxygen vacancies are included in a region where a channel is formed in the oxide semiconductor, the transistor is likely to have normally-on characteristics. Therefore, it is preferable that oxygen vacancies in the region 234 where a channel is formed be reduced as much as possible.
  • the insulator 250 adjacent to the oxide 230 preferably contains more oxygen (also referred to as excess oxygen) than oxygen that satisfies the stoichiometric composition. Oxygen included in the insulator 250 is diffused into the oxide 230, oxygen vacancies in the oxide 230 are reduced, and normally on transistor can be suppressed.
  • oxygen vacancies in the region 234 of the oxide 230 can be reduced by diffusion of oxygen included in the insulator 250 to the region 234 of the oxide 230.
  • oxygen in the insulator 280 diffuses into the region 234 of the oxide 230 through the oxide 230c; thus, oxygen vacancies in the region 234 of the oxide 230 can be reduced.
  • a material in which oxygen is easily transmitted may be used for a layer of the oxide 230c which is in contact with the insulator 280 with a stacked structure. Accordingly, oxygen contained in the insulator 280 is easily diffused into the region 234 of the oxide 230 through the layer of the oxide 230c.
  • Oxygen of the insulator 280 can be efficiently supplied to the region 234 of the oxide 230.
  • the supply amount of oxygen to the oxide 230 can be controlled, so that a highly reliable transistor in which normally on is suppressed can be obtained.
  • the transistor 200 which is one embodiment of the present invention has a structure in which the insulator 282 and the insulator 250 are in direct contact with each other as illustrated in FIGS.
  • oxygen contained in the insulator 280 is less likely to be absorbed by the conductor 260. Therefore, oxygen contained in the insulator 280 can be efficiently supplied to the oxide 230a and the oxide 230b through the oxide 230c; thus, oxygen vacancies in the oxide 230a and the oxide 230b can be reduced.
  • electrical characteristics and reliability of the transistor 200 can be improved.
  • the entry of impurities such as hydrogen contained in the insulator 280 into the insulator 250 can be suppressed; thus, adverse effects on electrical characteristics and reliability of the transistor 200 can be suppressed.
  • the insulator 282 silicon nitride, silicon nitride oxide, aluminum oxide, or hafnium oxide can be used. It is particularly preferable to use silicon nitride as the insulator 282.
  • the silicon nitride can suitably block impurities (e.g., hydrogen and water) which can enter from the outside.
  • the insulator 256 preferably has a function of suppressing transmission of impurities such as hydrogen and water and oxygen.
  • the insulator 256 may have a single-layer structure or a stacked structure of two or more layers.
  • As the insulator 256 for example, aluminum oxide, hafnium oxide, a silicon oxide film, a silicon nitride film, or a silicon nitride oxide film can be used.
  • the same material may be used for the upper layer and the lower layer, or different materials may be used.
  • the upper layer and the lower layer of the insulator 256 may be formed using different deposition methods.
  • the lower layer of the insulator 256 may be formed by a sputtering method, and the upper layer of the insulator 256 may be formed by an ALD (Atomic Layer Deposition) method.
  • the lower layer of the insulator 256 may be formed by an ALD method, and the upper layer of the insulator 256 may be formed by a sputtering method.
  • a material that can be used for the oxide 230 may be used for the insulator 256.
  • 1D is a cross-sectional view of a portion indicated by a dashed-dotted line A5-A6 in FIG. 1A, and is also a cross-sectional view of the source or drain region of the transistor 200 in the channel width direction.
  • the top surface of the conductor 242b and the side surface of the conductor 242b are covered with an insulator 256, so that the top surface of the conductor 242b and the top surface of the conductor 242b are viewed from the top. It is possible to suppress diffusion of impurities such as hydrogen and water and oxygen into the conductor 242b.
  • the height of the bottom surface of the conductor 260 in a region where the oxide 230a and the oxide 230b and the conductor 260 do not overlap with each other with reference to the bottom surface of the insulator 224 is It is preferable to be arranged at a position lower than the height of the bottom surface of the oxide 230b.
  • the difference between the height of the bottom surface of the conductor 260 and the height of the bottom surface of the oxide 230b in a region where the oxide 230b and the conductor 260 do not overlap with each other is 0 nm to 100 nm, preferably 3 nm to 50 nm. Or less, more preferably 5 nm or more and 20 nm or less.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the oxide 230b in the channel formation region with the oxide 230c and the insulator 250 interposed therebetween. It is easy to act on the entire oxide 230b in the formation region. Therefore, the on-state current of the transistor 200 can be increased and frequency characteristics can be improved.
  • a miniaturized or highly integrated semiconductor device can be provided.
  • a semiconductor device having a transistor with high on-state current can be provided.
  • a semiconductor device including a transistor having high frequency characteristics can be provided.
  • a semiconductor device including a transistor with low off-state current can be provided.
  • the following describes a detailed structure of a semiconductor device including the transistor 200 according to one embodiment of the present invention.
  • the conductor 205 is provided so as to overlap with the oxide 230 and the conductor 260. It is preferable that the conductor 205 be provided so as to be embedded in the insulator 216.
  • the conductor 260 may function as a first gate (also referred to as a top gate) electrode in some cases.
  • the conductor 205 functions as a second gate (also referred to as a bottom gate) electrode.
  • the Vth of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without changing the potential.
  • Vth of the transistor 200 can be made higher than 0 V and off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be smaller than when no negative potential is applied.
  • the conductor 205 is preferably provided to be larger than a region of the oxide 230 which does not overlap with the conductors 242a and 242b as illustrated in FIG.
  • the conductor 205 preferably extends in a region outside an end portion of the oxide 230 that intersects with the channel width direction. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with the insulator interposed outside the side surface of the oxide 230 in the channel width direction.
  • charge-up local charging
  • the conductor 205 may overlap with at least the oxide 230 located between the conductor 242a and the conductor 242b.
  • the channel formation region is electrically surrounded by an electric field of the conductor 260 having a function as the first gate electrode and an electric field of the conductor 205 having a function of the second gate electrode.
  • a structure of a transistor that electrically surrounds a channel formation region by an electric field of the first gate electrode and the second gate electrode is referred to as a surrounded-channel (S-channel) structure.
  • the first conductive layer of the conductor 205 is preferably a conductor which suppresses transmission of impurities such as water or hydrogen and oxygen.
  • a conductor which suppresses transmission of impurities such as water or hydrogen and oxygen.
  • titanium, titanium nitride, tantalum, or tantalum nitride can be used in a single layer or a stacked layer.
  • a conductor having good adhesion to the first and third conductive layers may be used.
  • the third conductive layer of the conductor 205 is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum.
  • the conductor 205 is illustrated as having three layers, the conductor 205 may have a single-layer structure, a two-layer structure, or a multi-layer structure of four or more layers.
  • the insulator 214, the insulator 256, the insulator 282, and the insulator 281 function as a barrier insulating film for preventing impurities such as water or hydrogen from entering the transistor 200 from the substrate side or from above. Is preferred. Therefore, the insulator 214, the insulator 256, the insulator 282, and the insulator 281 are formed using a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (eg, N 2 O, NO, NO 2 ), It is preferable to use an insulating material having a function of suppressing diffusion of an impurity such as a copper atom (the impurity is difficult to transmit). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule) (the above-described oxygen is not easily transmitted).
  • a hydrogen atom for example, at least one
  • aluminum oxide, hafnium oxide, silicon nitride, or the like for the insulator 214, the insulator 256, the insulator 282, and the insulator 281.
  • aluminum oxide may be used for the insulator 214, the insulator 256, and the insulator 282, and aluminum nitride may be used for the insulator 281. Accordingly, diffusion of impurities such as water or hydrogen into the insulator 224, the oxide 230, the insulator 250, and the like can be suppressed.
  • the resistivity of the insulator 214, the insulator 256, the insulator 282, and the insulator 281 is approximately 1 ⁇ 10 13 ⁇ cm, so that the insulator 214, the insulator
  • the body 256, the insulator 282, and the insulator 281 can reduce charge-up of the conductor 205, the conductor 242, or the conductor 260.
  • the insulator 214 may have a laminated structure.
  • an aluminum oxide film be used as an upper layer of the insulator 214 and a silicon nitride film be used as a lower layer of the insulator 214.
  • Oxygen can be supplied below the insulator 214 with the aluminum oxide film.
  • the silicon nitride film diffusion of impurities such as hydrogen and water from the substrate side to the transistor 200 side can be suppressed.
  • the insulators 216 and 280 preferably have a lower dielectric constant than the insulator 214.
  • a material having a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, or Silicon oxide having holes may be used as appropriate.
  • the insulator 222 and the insulator 224 have a function as a gate insulator.
  • the insulator 224 in contact with the oxide 230 release oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 may be formed using silicon oxide or silicon oxynitride as appropriate.
  • an oxide material from which part of oxygen is released by heating as the insulator 224.
  • An oxide from which oxygen is released by heating means that the amount of oxygen released as oxygen molecules by TDS (Thermal Desorption Spectroscopy) analysis is 1.0 ⁇ 10 18 molecules / cm 3 or more, preferably 1 ⁇ 10 18 molecules / cm 3 or more. .0 ⁇ 10 19 molecules / cm 3 or more, more preferably 2.0 ⁇ 10 19 molecules / cm 3 or more, or 3.0 ⁇ 10 oxide is 20 molecules / cm 3 or more.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C to 700 ° C, or 100 ° C to 400 ° C.
  • the insulator 222 preferably functions as a barrier insulating film for preventing impurities such as water or hydrogen from entering the transistor 200 from the substrate side.
  • the insulator 222 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 222 have a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen is hardly transmitted).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. It is preferable that the insulator 222 have a function of suppressing diffusion of oxygen and impurities because diffusion of oxygen included in the oxide 230 to a lower side than the insulator 222 can be reduced.
  • the conductor 205 can be prevented from reacting with oxygen included in the insulator 224 and the oxide 230.
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material, may be used. It is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like as the insulator containing one or both oxides of aluminum and hafnium. In the case where the insulator 222 is formed using such a material, the insulator 222 suppresses release of oxygen from the oxide 230 and entry of impurities such as hydrogen from the periphery of the transistor 200 into the oxide 230. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 222 is formed of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST).
  • An insulator including a so-called high-k material may be used in a single layer or a stacked structure. When a transistor is miniaturized and highly integrated, a problem such as a leak current may be caused by thinning of a gate insulator. When a high-k material is used for the insulator functioning as a gate insulator, the gate potential during the operation of the transistor can be reduced while the physical thickness is maintained.
  • the insulator 222 and the insulator 224 may have a stacked structure of two or more layers.
  • the structure is not limited to the laminated structure made of the same material, and may be a laminated structure made of different materials.
  • the conductor 247 includes a first conductive layer, a second conductive layer provided inside the first conductive layer, and a third conductive layer provided inside the second conductive layer. And a conductive layer.
  • a conductor which suppresses transmission of impurities such as water or hydrogen and oxygen is preferable.
  • titanium, titanium nitride, tantalum, or tantalum nitride can be used.
  • a conductor having good adhesion to the first conductive layer and the third conductive layer may be used.
  • a conductive material mainly containing tungsten, copper, or aluminum is preferably used.
  • the conductor 247 is illustrated as having three layers, the conductor 247 may have a single-layer structure, a two-layer structure, or a multi-layer structure of four or more layers.
  • an insulator which suppresses diffusion of impurities such as hydrogen and water and oxygen may be provided on a side surface of the conductor 247.
  • the oxide 230 includes an oxide 230a, an oxide 230b over the oxide 230a, and an oxide 230c over the oxide 230b.
  • the oxide 230c is provided so as to at least partially overlap with a region between the conductors 242a and 242b.
  • the oxide 230a is provided below the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230c is provided over the oxide 230b, diffusion of impurities into the oxide 230b from a structure formed above the oxide 230c can be suppressed.
  • the oxide 230 preferably has a stacked structure of oxides having different atomic ratios of metal atoms. Specifically, in the metal oxide used for the oxide 230a, the atomic ratio of the element M in the constituent elements is larger than that in the metal oxide used for the oxide 230b. Is preferred. In the metal oxide used for the oxide 230a, the atomic ratio of the element M to In is preferably larger than that in the metal oxide used for the oxide 230b. In the metal oxide used for the oxide 230b, the atomic ratio of In to the element M is preferably larger than that in the metal oxide used for the oxide 230a. Further, as the oxide 230c, a metal oxide which can be used for the oxide 230a or the oxide 230b can be used.
  • the oxide 230b preferably has crystallinity.
  • a CAAC-OS c-axis / aligned / crystalline / oxide / semiconductor
  • An oxide having crystallinity, such as a CAAC-OS has a high density and a dense structure with few impurities and defects (such as oxygen vacancies).
  • impurities and defects such as oxygen vacancies.
  • the energy of the bottom of the conduction band of the oxide 230a and the oxide 230c be higher than the energy of the bottom of the conduction band of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • the energy level at the bottom of the conduction band changes gently.
  • the energy level at the bottom of the conduction band at the junction of the oxide 230a, the oxide 230b, and the oxide 230c changes continuously or forms a continuous junction.
  • the defect state density of a mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c may be reduced.
  • the oxide 230c has a stacked structure
  • In: Ga: Zn 4: 2: 3 [atomic ratio] as a lower layer of the oxide 230c
  • Ga: A stacked structure of Zn 2: 1 [atomic ratio]
  • In: Ga: Zn 4: 2: 3 [atomic ratio] as a lower layer of the oxide 230c
  • Ga: Zn 2 as an upper layer of the oxide 230c.
  • the main path of the carriers is the oxide 230b.
  • the density of defect states at the interface between the oxides 230a and 230b and the interface between the oxides 230b and 230c can be reduced. Therefore, influence of carrier scattering due to interface scattering is small, and the transistor 200 can have high on-state current and high frequency characteristics.
  • the oxide 230c has a stacked structure, in addition to the effect of reducing the density of defect states at the interface between the oxide 230b and the oxide 230c, constituent elements of the oxide 230c It is expected to suppress diffusion to More specifically, the oxide 230c has a stacked structure, and an oxide that does not contain In or has a reduced concentration of In is located in the upper layer of the stacked structure, so that In that can diffuse to the insulator 250 side is suppressed. can do. Since the insulator 250 functions as a gate insulator, when In is diffused, the characteristics of the transistor become poor. Therefore, by forming the oxide 230c to have a stacked structure, a highly reliable semiconductor device can be provided.
  • a main carrier path may be in the vicinity of the interface between the oxide 230b, the lower layer of the oxide 230c, and the interface.
  • oxygen contained in the insulator 280 can be supplied to the channel formation region of the transistor 200 through the lower layer of the oxide 230c. It is preferable that a material through which oxygen is not easily transmitted be used as the upper layer of the oxide 230c. With the use of any of the above materials, oxygen contained in the insulator 280 can be suppressed from penetrating the upper layer of the oxide 230c and being absorbed by the insulator 250 or the conductor 260, so that the channel formation region can be efficiently formed. Oxygen can be supplied.
  • the oxide 230 has the region 231 and the region 234. Note that at least a part of the region 231 has a region in contact with the conductor 242.
  • one of the region 231a and the region 231b functions as a source region and the other functions as a drain region.
  • at least part of the region 234 functions as a region where a channel is formed.
  • a metal oxide functioning as an oxide semiconductor is preferably used.
  • the off-state current of the transistor can be reduced. With the use of such a transistor, a semiconductor device with low power consumption can be provided.
  • the electron affinity or the energy level Ec at the bottom of the conduction band can be obtained from the ionization potential Ip, which is the difference between the vacuum level and the energy Ev at the top of the valence band, and the energy gap Eg.
  • the ionization potential Ip can be measured, for example, by using an ultraviolet photoelectron spectroscopy (UPS) device (Ultraviolet @ Photoelectron @ Spectroscopy).
  • UPS ultraviolet photoelectron spectroscopy
  • the energy gap Eg can be measured using, for example, a spectroscopic ellipsometer.
  • a conductor 242 (a conductor 242a and a conductor 242b) functioning as a source electrode and a drain electrode is provided over the oxide 230b.
  • the thickness of the conductor 242 may be, for example, 1 nm to 50 nm, preferably 2 nm to 25 nm.
  • the conductor 242 aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, It is preferable to use a metal element selected from lanthanum, an alloy containing the above-described metal element as a component, an alloy in which the above-described metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferred.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are not easily oxidized.
  • a conductive material or a material which maintains conductivity even when oxygen is absorbed is preferable.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with the upper surface of the oxide 230c.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having holes is used. be able to.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 may be formed using an insulator from which oxygen is released by heating.
  • an insulator from which oxygen is released by heating is provided as the insulator 250 in contact with the upper surface of the oxide 230c, oxygen can be effectively supplied to a channel formation region of the oxide 230b.
  • the concentration of impurities such as water or hydrogen in the insulator 250 is preferably reduced.
  • the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • a metal oxide may be provided between the insulator 250 and the conductor 260. It is preferable that the metal oxide suppress oxygen diffusion from the insulator 250 to the conductor 260. By providing a metal oxide that suppresses diffusion of oxygen, diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed. Further, oxidation of the conductor 260 due to oxygen of the insulator 250 can be suppressed.
  • the metal oxide may function as part of a gate insulator in some cases. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide is preferably a high-k metal oxide having a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the metal oxide, a stacked structure which is stable against heat and has a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during the operation of the transistor while maintaining the physical thickness of the gate insulator. Further, the equivalent oxide thickness (EOT) of the insulator functioning as a gate insulator can be reduced.
  • EOT equivalent oxide thickness
  • hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, or magnesium, or a metal oxide containing two or more kinds may be used. it can.
  • the metal oxide may have a function as part of the gate electrode.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductor functioning as a gate electrode a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed is preferably used. Further, a conductive material containing the above-described metal element and nitrogen may be used. In addition, indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added. Indium tin oxide may be used. Alternatively, indium gallium zinc oxide containing nitrogen may be used. By using such a material, hydrogen contained in a metal oxide in which a channel is formed may be captured in some cases. Alternatively, in some cases, hydrogen mixed in from an outer insulator or the like can be captured.
  • the conductor 260 is illustrated as having a two-layer structure, but the present invention is not limited to this.
  • the conductor 260 may have a single-layer structure or a stacked structure of three or more layers.
  • Conductor 260a is a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, nitric oxide molecule (N 2 O, NO, etc. NO 2), conductive having a function of suppressing the diffusion of impurities such as copper atoms It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductor 260b from being oxidized by oxygen contained in the insulator 250 and lowering the conductivity.
  • the conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260b be formed using a conductive material mainly containing tungsten, copper, or aluminum.
  • a conductor having high conductivity is preferably used.
  • a conductive material containing tungsten, copper, or aluminum as a main component can be used.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the above conductive material.
  • the insulator 280 includes, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having holes. It is preferred to have. In particular, silicon oxide and silicon oxynitride are preferable because they are thermally stable. In particular, a material such as silicon oxide, silicon oxynitride, or silicon oxide having vacancies is preferable because a region containing oxygen which is released by heating can be easily formed. In order to supply oxygen contained in the insulator 280 to the oxide 230c or the oxide 230b through a lower layer of the oxide 230c, the insulator 280 preferably contains more oxygen. It preferably contains more oxygen than the stoichiometric ratio. In order to increase the concentration of oxygen contained in the insulator 280, the deposition gas used for forming the insulator 280 preferably contains oxygen.
  • the concentration of impurities such as water or hydrogen in the insulator 280 be reduced.
  • the insulator 280 is preferably formed by a sputtering method, because the insulator 280 in which the concentration of impurities such as water or hydrogen is reduced can be obtained.
  • silicon oxynitride are suitable for the insulator 280 because the hydrogen concentration in the film is lower.
  • the insulator 280 is formed by a CVD method. It may be formed. Although not illustrated, the insulator 280 may have a stacked structure of two or more layers, and may be formed using silicon oxide formed as a first layer using a sputtering method and formed as a second layer using a CVD method. A stacked body including silicon oxynitride may be used. Further, the upper surface of the insulator 280 may be planarized.
  • the insulator 282 and the insulator 281 function as barrier insulating films that prevent impurities such as water or hydrogen from entering the insulator 280 from above.
  • an insulator such as aluminum oxide, silicon nitride, or silicon nitride oxide may be used.
  • aluminum oxide may be used for the insulator 282 and silicon nitride may be used for the insulator 281.
  • oxygen can be supplied to the insulator 280.
  • the silicon nitride film used for the insulator 281 diffusion of impurities such as hydrogen and water from above to the transistor 200 side can be suppressed.
  • An insulator such as silicon oxide or silicon oxynitride, which functions as an interlayer film, may be provided between the insulator 282 and the insulator 281.
  • the capacitance of the capacitor 100 can be adjusted. It is preferable that the insulator have a reduced concentration of impurities such as water or hydrogen in the film, similarly to the insulator 224 and the like.
  • Capacitance element 100 The capacitor 100 is provided in the openings formed in the insulator 256, the insulator 280, the insulator 282, and the insulator 281 and is in contact with the upper surface of the conductor 242b. And a conductor 120 on the insulator 130.
  • the conductor 110, the insulator 130, and the conductor 120 are arranged in openings formed in the insulator 256, the insulator 280, the insulator 282, and the insulator 281.
  • the conductor 110 functions as a lower electrode of the capacitor 100
  • the conductor 120 functions as an upper electrode of the capacitor 100
  • the insulator 130 functions as a dielectric of the capacitor 100.
  • the capacitor 100 has a structure in which the upper electrode and the lower electrode face each other not only on the bottom surface but also on the side surfaces of the opening of the insulator 256, the insulator 280, the insulator 282, and the insulator 281 with the dielectric interposed therebetween.
  • the capacitance per unit area can be increased. Therefore, the capacitance of the capacitor 100 can be increased as the depth of the opening is increased.
  • miniaturization or high integration of the semiconductor device can be promoted.
  • the shape of the opening formed in the insulator 256, the insulator 280, the insulator 282, and the insulator 281 as viewed from above may be a quadrangle, a polygon other than a quadrangle, or a polygon in a polygon.
  • the shape may be a curved shape or a circular shape including an ellipse.
  • the capacitor 100 is preferably provided so that the capacitor 100 is included in a range of the oxide 230b in a top view.
  • the length of the conductor 110 in the channel width direction is smaller than the length of the oxide 230b in the channel width direction.
  • the conductor 110 is arranged along the openings formed in the insulator 256, the insulator 280, the insulator 282, and the insulator 281. It is preferable that the height of a part of the upper surface of the conductor 110 be approximately equal to the height of the upper surface of the insulator 281. The upper surface of the conductor 242b is in contact with the lower surface of the conductor 110. It is preferable that the conductor 110 be formed by an ALD method, a CVD method, or the like, and a conductor that can be used for the conductor 205 or the conductor 242 be used.
  • the contact resistance between the conductor 110 and the conductor 242b can be reduced.
  • tantalum nitride formed by an ALD method can be used as the conductor 110.
  • the insulator 130 is arranged so as to cover the conductor 110 and part of the insulator 281.
  • the insulator 130 is preferably formed by an ALD method, a CVD method, or the like.
  • the insulator 130 is formed using, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, zirconium oxide, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or nitrided nitride.
  • Hafnium or the like may be used, and a single layer or a single layer can be provided.
  • an insulating film stacked in the order of zirconium oxide, aluminum oxide, and zirconium oxide can be used.
  • a material having a high dielectric strength such as silicon oxynitride, or a high dielectric constant (high-k) material (a material having a high relative dielectric constant) for the insulator 130.
  • a stacked structure of a material having a high dielectric strength and a high-k material may be used.
  • an insulator of a high-k material gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, silicon and hafnium are given. Oxynitride or nitride containing silicon and hafnium.
  • materials having high dielectric strength include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, silicon oxide added with carbon and nitrogen, and vacancies. Silicon oxide or resin.
  • SiO x formed by an ALD method can be used.
  • an insulating film which is stacked in the order of SiN x formed by using the ALD method, SiO x formed by using the PEALD method, and SiN x formed by using the ALD method can be used. By using such an insulator having a large dielectric strength, the dielectric strength is improved, and electrostatic breakdown of the capacitor 100 can be suppressed.
  • the conductor 120 is provided so as to fill openings formed in the insulator 256, the insulator 280, the insulator 282, and the insulator 281.
  • the conductor 120 preferably has a region overlapping with the insulator 281 with the insulator 130 interposed therebetween. With such a structure, the conductor 120 can be reliably insulated from the conductor 110 via the insulator 130. Further, a portion of the conductor 120 above the insulator 281 may be drawn and formed in a wiring shape.
  • the conductor 120 is preferably formed by an ALD method, a CVD method, or the like, and a conductor that can be used for the conductor 205 may be used.
  • a stacked film of titanium nitride formed by an ALD method and tungsten formed thereover by a CVD method can be used as the conductor 120. Note that when the adhesion of tungsten to the insulator 130 is sufficiently high, a single-layered film of tungsten formed by a CVD method may be used as the conductor 120.
  • a conductor functioning as a wiring may be provided in contact with the upper surface of the conductor 120.
  • the conductor is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum. Further, the conductor may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the above conductive material. Note that the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the insulator 241 is preferably provided in contact with the insulator 256, the insulator 280, the insulator 282, and the side surface of the opening formed in the insulator 281.
  • the conductor 110 is provided in contact with the inner side surface of the insulator 241
  • the insulator 130 is provided in contact with the inner side surface of the conductor 110
  • the conductor 120 is provided in contact with the inner side surface of the insulator 130.
  • an insulator such as aluminum oxide, silicon nitride, or silicon nitride oxide may be used, for example. Since the insulator 241 is provided in contact with the insulator 281, the insulator 282, the insulator 280, and the insulator 256, impurities such as water or hydrogen from the insulator 280 or the like are mixed into the oxide 230 through the conductor 110. Can be suppressed. In addition, oxygen contained in the insulator 280 can be prevented from being absorbed by the conductor 110.
  • an insulator substrate As a substrate over which the transistor 200 is formed, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used, for example.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria-stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate formed using silicon and germanium, and a compound semiconductor substrate formed using silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, and gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-described semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate including a metal nitride, a substrate including a metal oxide, and the like can be given.
  • a substrate provided with a conductor or a semiconductor on an insulator substrate a substrate provided with a conductor or an insulator on a semiconductor substrate, a substrate provided with a semiconductor or an insulator on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used.
  • Elements provided on the substrate include a capacitor, a resistor, a switch, a light-emitting element, a storage element, and the like.
  • the insulator examples include an oxide, a nitride, an oxynitride, a nitride oxide, a metal oxide, a metal oxynitride, and a metal nitride oxide having an insulating property.
  • Examples of the insulator having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, an oxide containing aluminum and hafnium, an oxynitride containing aluminum and hafnium, an oxide containing silicon and hafnium, and silicon and hafnium. Oxynitride or nitride containing silicon and hafnium.
  • the insulator having a low relative dielectric constant includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and holes. Silicon oxide, resin, or the like is given.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen.
  • the insulator having a function of suppressing the transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, or a metal nitride such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen which is released by heating.
  • the oxide 230 oxygen vacancies in the oxide 230 can be compensated.
  • Conductors include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, and lanthanum. It is preferable to use a metal element selected from the above, an alloy containing the above-described metal element as a component, an alloy in which the above-described metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, a nitride containing titanium and aluminum, a nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, an oxide containing strontium and ruthenium, an oxide containing lanthanum and nickel, and the like are used. Is preferred.
  • tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are not easily oxidized.
  • a conductive material or a material which maintains conductivity even when oxygen is absorbed is preferable.
  • a semiconductor having high electric conductivity represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked and used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are combined may be employed.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be used.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen are used for a conductor functioning as a gate electrode is used.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductor functioning as a gate electrode a conductive material containing a metal element and oxygen contained in a metal oxide in which a channel is formed is preferably used.
  • a conductive material containing the above-described metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, and silicon were added.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • a metal oxide functioning as an oxide semiconductor is preferably used.
  • a metal oxide applicable to the oxide 230 according to the present invention will be described.
  • the metal oxide preferably contains at least indium or zinc. In particular, it preferably contains indium and zinc. In addition, it is preferable that aluminum, gallium, yttrium, tin, or the like be contained in addition thereto. Further, one or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and the like may be contained.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, and the like.
  • a combination of a plurality of the aforementioned elements may be used as the element M.
  • a metal oxide containing nitrogen may be collectively referred to as a metal oxide. Further, a metal oxide containing nitrogen may be referred to as metal oxynitride.
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS, a pseudo-amorphous oxide semiconductor (a-like OS), and an amorphous oxide semiconductor.
  • Semiconductors include a CAAC-OS, a polycrystalline oxide semiconductor, an nc-OS, a pseudo-amorphous oxide semiconductor (a-like OS), and an amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in an ab plane direction and has a strain.
  • the strain refers to a region where the orientation of the lattice arrangement changes between a region where the lattice arrangement is uniform and a region where another lattice arrangement is uniform in a region where a plurality of nanocrystals are connected.
  • a nanocrystal is basically a hexagon, but is not limited to a regular hexagon and may be a non-regular hexagon.
  • distortion may have a lattice arrangement such as a pentagon and a heptagon.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the CAAC-OS can tolerate distortion because the arrangement of oxygen atoms is not dense in the ab plane direction, or the substitution distance of a metal element changes the bonding distance between atoms. That's why.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, an (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M in the (M, Zn) layer is replaced with indium, it can also be expressed as an (In, M, Zn) layer. Further, when indium in the In layer is replaced with the element M, it can also be referred to as an (In, M) layer.
  • CAAC-OS is a metal oxide with high crystallinity.
  • the CAAC-OS it is difficult to confirm a clear crystal grain boundary; thus, it can be said that electron mobility due to the crystal grain boundary is hardly reduced.
  • CAAC-OS impurities and defects oxygen deficiency (V O: also referred to as oxygen vacancy), etc.) with little metal oxide It can be called a thing. Therefore, a metal oxide having a CAAC-OS has stable physical properties. Therefore, a metal oxide including CAAC-OS is resistant to heat and has high reliability.
  • the nc-OS has a periodic atomic arrangement in a minute region (eg, a region with a size from 1 nm to 10 nm, particularly a region with a size from 1 nm to 3 nm).
  • a minute region eg, a region with a size from 1 nm to 10 nm, particularly a region with a size from 1 nm to 3 nm.
  • the nc-OS may not be distinguished from an a-like @ OS or an amorphous oxide semiconductor depending on an analysis method.
  • indium-gallium-zinc oxide which is a kind of metal oxide including indium, gallium, and zinc
  • IGZO indium-gallium-zinc oxide
  • a smaller crystal for example, the above-described nanocrystal
  • a large crystal here, a crystal of several mm or a crystal of several cm.
  • it may be structurally stable.
  • ⁇ A-like ⁇ OS is a metal oxide having a structure between the nc-OS and an amorphous oxide semiconductor.
  • a-like @ OS has voids or low density regions. That is, a-like @ OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like @ OS, an nc-OS, and a CAAC-OS.
  • the structure of the oxide semiconductor is not particularly limited, but preferably has crystallinity.
  • the oxide 230 can have a CAAC-OS structure. When the oxide 230 has the above crystal structure, a highly reliable semiconductor device can be obtained.
  • an oxygen vacancy may be formed in some cases.
  • electrons serving as carriers are generated in some cases.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron serving as a carrier. Therefore, a transistor including a metal oxide containing hydrogen is likely to have normally-on characteristics.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm 3. It is less than 3 and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • an oxide semiconductor is used as a semiconductor layer of the transistor 200 as one embodiment of the present invention; however, one embodiment of the present invention is not limited thereto.
  • silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, or Various semiconductor materials such as an organic semiconductor may be included.
  • FIGS. 3A to 14A are top views.
  • FIG. 2B is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A1-A2 in FIG. 2A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • (C) in each drawing is a cross-sectional view corresponding to a portion indicated by a dashed line A3-A4 in (A), and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • (D) of each drawing is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line of A5-A6 in (A), and is also a cross-sectional view of the source or drain region of the transistor 200 in the channel width direction. Note that for simplification of the drawings, some components are not illustrated in the top view in FIG.
  • a substrate (not shown) is prepared, and an insulator 214 is formed over the substrate.
  • the insulator 214 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD: pulsed laser deposition method), or a molecular beam epitaxy (MBE) method. It can be performed using a method or the like.
  • the CVD method can be classified into a plasma CVD (Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, an optical CVD (Photo CVD) method using light, and the like.
  • a metal CVD (MCVD: Metal CVD) method and an organic metal CVD (MOCVD: Metal Organic CVD) method can be classified according to a source gas used.
  • the thermal CVD method is a film formation method which can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in a semiconductor device may be charged up by receiving charge from plasma in some cases. At this time, the accumulated charges may destroy wirings, electrodes, elements, and the like included in the semiconductor device.
  • a thermal CVD method that does not use plasma, such plasma damage does not occur, so that the yield of semiconductor devices can be increased.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method can deposit atoms one by one using the self-controllability property of atoms, so that an extremely thin film can be formed, a film can be formed on a structure having a high aspect ratio, There are effects that a film having few defects such as holes can be formed, a film having excellent coverage can be formed, and a film can be formed at a low temperature.
  • the ALD method also includes a plasma-enhanced PEALD (Plasma Enhanced ALD) method using plasma. The use of plasma enables a film formation at a lower temperature, which is preferable in some cases. Some precursors used in the ALD method contain impurities such as carbon.
  • a film formed by an ALD method may contain more impurities such as carbon than a film formed by another film formation method in some cases.
  • the impurities can be quantified using X-ray photoelectron spectroscopy (XPS: X-ray @ Photoelectron @ Spectroscopy).
  • the CVD method and the ALD method are film formation methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film formation method in which particles emitted from a target or the like are deposited. Therefore, the film forming method is less affected by the shape of the object to be processed and has good step coverage.
  • the ALD method since the ALD method has excellent step coverage and excellent thickness uniformity, it is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method has a relatively low deposition rate, it may be preferable to use the ALD method in combination with another deposition method such as a CVD method with a high deposition rate.
  • the composition of the obtained film can be controlled by the flow ratio of the source gas.
  • a film having an arbitrary composition can be formed depending on a flow rate ratio of a source gas.
  • a film whose composition is continuously changed can be formed by changing the flow ratio of the source gas while forming the film.
  • silicon nitride is formed as the insulator 214 by a CVD method.
  • an insulator such as silicon nitride which does not easily transmit copper, as the insulator 214, even when a metal such as copper which is easily diffused is used as a conductor below the insulator 214 (not illustrated), Diffusion of the metal into a layer above the insulator 214 can be suppressed.
  • the insulator 216 is formed over the insulator 214.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an opening reaching the insulator 214 is formed in the insulator 216.
  • the opening includes, for example, a groove and a slit. In some cases, a region where an opening is formed is referred to as an opening.
  • the opening may be formed by wet etching, but dry etching is more preferable for fine processing.
  • an insulator which functions as an etching stopper film when the insulator 216 is etched to form a groove is preferably selected.
  • the insulator 214 may be formed using a silicon nitride film, an aluminum oxide film, or a hafnium oxide film.
  • a conductive film to be the conductor 205 and the conductor 247 is formed. It is preferable that the conductive film include a conductor having a function of suppressing transmission of oxygen.
  • a conductor having a function of suppressing transmission of oxygen For example, tantalum nitride, tungsten nitride, titanium nitride, or the like can be used. Alternatively, a stacked film of tantalum, tungsten, titanium, molybdenum, aluminum, copper, and a molybdenum tungsten alloy can be used.
  • the conductive film to be the conductor 205 and the conductor 247 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film serving as the conductor 205 and the conductor 247 has a multilayer structure.
  • tantalum nitride is formed by a sputtering method as a conductive film to be the conductors 205a and 247a
  • titanium nitride is formed by a CVD method on the tantalum nitride as a conductive film to be the conductors 205b and 247b.
  • Form a film is
  • a conductive metal such as copper which is easily diffused can be used as a conductive film to be the conductor 205c and the conductor 247c to be described later. Also, the metal can be prevented from diffusing out of the conductor 205 and the conductor 247.
  • a conductive film to be the conductors 205c and 247c is formed.
  • the conductive film can be formed by a plating method, a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a low-resistance conductive material such as tungsten or copper is formed as the conductive film to be the conductors 205c and 247c.
  • tungsten may be formed by a CVD method.
  • part of the conductive film to be the conductor 205 and the conductor 247 is removed, so that the insulator 216 is exposed.
  • the conductive film to be the conductor 205 and the conductive film to be the conductor 247 remain only in the opening.
  • the conductor 205 and the conductor 247 having a flat top surface can be formed (see FIG. 3).
  • part of the insulator 216 may be removed by the CMP treatment.
  • a conductive film to be the conductor 205 and the conductor 247 is formed over the insulator 214.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. Further, the conductive film can be a multilayer film. In this embodiment, tungsten is formed as the conductive film.
  • the conductive film is processed by lithography to form the conductor 205 and the conductor 247.
  • a resist mask is formed by removing or leaving the exposed region with a developing solution.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape.
  • a resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • a liquid immersion technique may be used in which a liquid (for example, water) is filled between the substrate and the projection lens for exposure.
  • an electron beam or an ion beam may be used instead of the above-described light.
  • a mask is not required. Note that in removing the resist mask, dry etching such as ashing can be performed, wet etching can be performed, wet etching can be performed after the dry etching, or dry etching can be performed after the wet etching.
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film serving as a hard mask material is formed over the conductive film serving as the conductors 205 and 247, a resist mask is formed thereover, and the hard mask material is etched.
  • a hard mask having a desired shape can be formed.
  • the etching of the conductive film to be the conductor 205 and the conductor 247 may be performed after removing the resist mask, or may be performed with the resist mask left. In the latter case, the resist mask may disappear during the etching. After etching the conductive film, the hard mask may be removed by etching.
  • the material of the hard mask does not affect the post-process or can be used in the post-process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used.
  • the capacitively coupled plasma etching apparatus having the parallel plate type electrode may be configured to apply a high frequency power to one of the parallel plate type electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one of the parallel plate electrodes may be employed.
  • a configuration in which a high-frequency power source having the same frequency is applied to each of the parallel plate electrodes may be used.
  • a configuration in which a high-frequency power source having a different frequency is applied to each of the parallel plate electrodes may be used.
  • a dry etching apparatus having a high-density plasma source can be used.
  • a dry etching apparatus having a high-density plasma source for example, an inductively coupled plasma (ICP) etching apparatus or the like can be used.
  • ICP inductively coupled plasma
  • an insulating film to be the insulator 216 is formed over the insulator 214, the conductor 205, and the conductor 247.
  • the insulator to be the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed by a CVD method.
  • the thickness of the insulating film serving as the insulator 216 is preferably greater than or equal to the thickness of the conductor 205 and the conductor 247.
  • the thickness of the insulating film to be the insulator 216 is greater than or equal to 1 and less than or equal to 3.
  • the thickness of the conductor 205 and the conductor 247 is 150 nm
  • the thickness of the insulating film to be the insulator 216 is 350 nm.
  • the conductor 205, the conductor 247, and the insulator 216 with a flat top surface can be formed.
  • the above is a different method for forming the conductor 205 and the conductor 247.
  • the insulator 222 is formed over the insulator 216, the conductor 205, and the conductor 247.
  • an insulator containing an oxide of one or both of aluminum and hafnium may be formed. Note that it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like as the insulator containing one or both oxides of aluminum and hafnium.
  • An insulator containing an oxide of one or both of aluminum and hafnium has a barrier property to oxygen, hydrogen, and water.
  • the insulator 222 has a barrier property to hydrogen and water, diffusion of hydrogen and water included in a structure provided around the transistor 200 to the inside of the transistor 200 through the insulator 222 is suppressed. In addition, generation of oxygen vacancies in the oxide 230 can be suppressed.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 224 is formed over the insulator 222.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the heat treatment may be performed at a temperature of 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the heat treatment is performed in an atmosphere of nitrogen or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • heat treatment is performed in an atmosphere including an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more to supplement desorbed oxygen. Good.
  • the treatment is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • impurities such as water and hydrogen contained in the insulator 224 can be removed.
  • the heat treatment may be performed after the insulator 222 is formed.
  • the above-described heat treatment conditions can be used.
  • a plasma treatment containing oxygen may be performed under reduced pressure.
  • the plasma treatment containing oxygen it is preferable to use, for example, an apparatus having a power supply for generating high-density plasma using microwaves.
  • a power supply for applying RF Radio Frequency
  • high-density plasma high-density oxygen radicals can be generated.
  • RF Radio Frequency
  • plasma treatment including oxygen may be performed to supplement desorbed oxygen. Note that by appropriately selecting conditions of the plasma treatment, impurities such as water and hydrogen contained in the insulator 224 can be removed. In that case, the heat treatment may not be performed.
  • an aluminum oxide film may be formed over the insulator 224 by, for example, a sputtering method, and CMP treatment may be performed on the aluminum oxide until the aluminum oxide reaches the insulator 224.
  • CMP treatment By performing the CMP treatment, the surface of the insulator 224 can be planarized and smoothened.
  • the end point of the CMP treatment can be easily detected.
  • the insulator 224 is polished by the CMP treatment so that the thickness of the insulator 224 is reduced; however, the thickness of the insulator 224 may be adjusted when the insulator 224 is formed.
  • the surface of the insulator 224 is planarized and smoothed, the coverage of an oxide to be formed later is prevented from being deteriorated, and the yield of a semiconductor device can be prevented from being reduced in some cases. Further, it is preferable that aluminum oxide be formed over the insulator 224 by a sputtering method because oxygen can be added to the insulator 224.
  • an oxide film 230A and an oxide film 230B are sequentially formed on the insulator 224 (see FIG. 3).
  • the oxide film is preferably formed continuously without exposure to the air environment.
  • impurities or moisture from the atmospheric environment can be prevented from being attached to the oxide films 230A and 230B, and the vicinity of the interface between the oxide films 230A and 230B can be reduced. Can be kept clean.
  • the oxide films 230A and 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide films 230A and 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the oxide film to be formed can be increased.
  • the above In-M-Zn oxide target can be used.
  • part of oxygen contained in a sputtering gas may be supplied to the insulator 224 when the oxide film 230A is formed. Therefore, the proportion of oxygen contained in the sputtering gas of the oxide film 230A may be 70% or more, preferably 80% or more, and more preferably 100%.
  • the proportion of oxygen contained in a sputtering gas is greater than or equal to 1% and less than or equal to 30%, preferably greater than or equal to 5% and less than or equal to 20%. Is formed.
  • a transistor using an oxygen-deficient oxide semiconductor for a channel formation region can have relatively high field-effect mobility.
  • each oxide film may be formed in accordance with characteristics required for the oxide 230 by appropriately selecting a deposition condition and an atomic ratio.
  • heat treatment may be performed.
  • the above-described heat treatment conditions can be used.
  • impurities such as water and hydrogen in the oxide films 230A and 230B can be removed.
  • the treatment is continuously performed in an oxygen atmosphere at a temperature of 400 ° C. for one hour.
  • openings are formed in the oxide film 230B, the oxide film 230A, the insulator 224, and the insulator 222 by lithography to expose at least part of the conductor 247 (see FIG. 4).
  • the opening may be formed by wet etching, but dry etching is more preferable for fine processing.
  • the conductive film 242A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 4).
  • the oxide film 230A, the oxide film 230B, and the conductive film 242A are processed into an island shape to form the oxide 230a, the oxide 230b, and the conductor layer 242B (see FIG. 5). Note that in this step, the thickness of a region of the insulator 224 which does not overlap with the oxide 230a may be small.
  • the oxide 230a, the oxide 230b, and the conductor layer 242B are formed so that at least a part thereof overlaps with the conductor 205.
  • the side surfaces of the oxide 230a, the oxide 230b, and the conductor layer 242B may be substantially perpendicular to the top surface of the insulator 222. Since the side surfaces of the oxide 230a, the oxide 230b, and the conductor layer 242B are substantially perpendicular to the top surface of the insulator 222, the area and the density can be reduced when the plurality of transistors 200 are provided. It becomes.
  • the angle formed between the side surfaces of the oxide 230a, the oxide 230b, and the conductor layer 242B and the top surface of the insulator 222 may be reduced.
  • the angle formed between the side surface of the oxide 230a, the oxide 230b, and the conductor layer 242B and the upper surface of the insulator 222 is preferably greater than or equal to 60 ° and less than 70 °.
  • the oxide film and the conductive film may be processed by a lithography method. Further, for the processing, a dry etching method or a wet etching method can be used. Processing by dry etching is suitable for fine processing.
  • a curved surface be provided between the side surface of the conductor layer 242B and the upper surface of the conductor layer 242B. That is, the end of the side surface and the end of the upper surface are preferably curved (hereinafter also referred to as a round shape).
  • the curved surface has, for example, a radius of curvature of 3 nm or more and 10 nm or less, preferably 5 nm or more and 6 nm or less at the end of the conductor layer 242B.
  • the conductive film may be processed by a lithography method. Further, for the processing, a dry etching method or a wet etching method can be used. Processing by dry etching is suitable for fine processing.
  • an insulator 256 is formed over the insulator 224, the oxide 230a, the oxide 230b, and the conductor layer 242B (see FIG. 6).
  • the insulator 256 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing transmission of oxygen is preferably used.
  • silicon nitride, silicon oxide, or aluminum oxide is formed by a sputtering method.
  • a material that can be used for the oxide 230a and the oxide 230b can be used.
  • the insulator 256 may have a laminated structure.
  • the insulator 256 can be formed using the above method.
  • the upper layer and the lower layer of the insulator 256 may be formed using the same method or different methods.
  • the above materials can be used for the insulator 256.
  • the upper layer and the lower layer of the insulator 256 may be the same material or different materials.
  • an aluminum oxide film may be formed by a sputtering method as a lower layer of the insulator 256 and a silicon nitride film may be formed by an ALD method as an upper layer of the insulator 256 (see FIG. 6).
  • an insulating film to be the insulator 280 is formed over the insulator 256.
  • the insulating film to be the insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the deposition gas used for forming the insulator 280 contain oxygen.
  • the deposition gas used for forming the insulator 280 preferably does not contain hydrogen or contains as little hydrogen as possible. For example, it is preferable to form silicon oxide using a target containing silicon or silicon oxide and using a gas containing argon or oxygen.
  • the insulator 280 may have a stacked structure of two or more layers. Silicon oxide is formed as the first layer using a sputtering method, and silicon oxynitride is formed as the second layer using a CVD method. May be. Next, CMP treatment is performed on the insulating film to be the insulator 280, so that the insulator 280 having a flat top surface is formed (see FIG. 6).
  • part of the insulator 280, part of the insulator 256, and part of the conductor layer 242B are processed to form an opening exposing the oxide 230b.
  • the opening is preferably formed so as to overlap with the conductor 205.
  • the conductor 242a and the conductor 242b are formed.
  • formation of the opening may reduce the thickness of part of the insulator 224 in some cases (see FIG. 7). Further, part of the upper surface of the oxide 230b exposed from between the conductors 242a and 242b may be removed.
  • the parts of the insulator 280, the part of the insulator 256, and the part of the conductor layer 242B may be processed under different conditions.
  • part of the insulator 280 may be processed by a dry etching method
  • part of the insulator 256 may be processed by a wet etching method
  • part of the conductor layer 242B may be processed by a dry etching method.
  • the opening formed in the insulator 280 overlaps with a region between the conductor 242a and the conductor 242b.
  • the conductor 260 can be arranged between the conductor 242a and the conductor 242b in a self-aligned manner.
  • impurities due to an etching gas or the like may be attached or diffused to the surface or inside of the oxide 230a and the oxide 230b.
  • impurities include fluorine and chlorine.
  • ⁇ Cleaning is performed to remove the above impurities.
  • the cleaning method include wet cleaning using a cleaning liquid or the like, plasma treatment using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in an appropriate combination.
  • Wet cleaning may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, ammonia water, hydrofluoric acid, or the like with carbonated water or pure water. Alternatively, ultrasonic cleaning using pure water or carbonated water may be performed.
  • heat treatment may be performed.
  • the heat treatment may be performed under reduced pressure, and the oxide film 230C may be formed continuously without exposure to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide 230b and the like can be removed, and the moisture concentration and the hydrogen concentration in the oxide 230a and the oxide 230b can be further reduced.
  • the temperature of the heat treatment is preferably from 100 ° C to 400 ° C. In this embodiment, the temperature of the heat treatment is set to 200 ° C. (see FIG. 8).
  • the side surface of the oxide 230a, part of the side surface and part of the top surface of the oxide 230b, part of the side surface of the conductor 242, the side surface of the insulator 256, and the insulator 280 is preferably provided to be in contact with the side surface. Since the conductor 242 is surrounded by the insulator 256 and the oxide film 230C, a decrease in conductivity due to oxidation of the conductor 242 in subsequent steps can be suppressed.
  • the oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the oxide film 230C may be formed using a film formation method similar to that of the oxide film 230A or the oxide film 230B in accordance with characteristics required for the oxide film 230C.
  • the oxide film 230C may be a stacked layer.
  • the proportion of oxygen contained in the sputtering gas of the oxide film 230C may be 70% or more, preferably 80% or more, and more preferably 100%.
  • heat treatment may be performed.
  • the heat treatment may be performed under reduced pressure, and the insulating film 250A may be formed continuously without exposure to the air.
  • moisture and hydrogen adsorbed on the surface of the oxide film 230C and the like are removed, and further, the moisture concentration and the hydrogen concentration in the oxide 230a, the oxide 230b, and the oxide film 230C are reduced.
  • the temperature of the heat treatment is preferably from 100 ° C to 400 ° C. (See FIG. 8).
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. It is preferable that silicon oxynitride be formed by a CVD method as the insulating film 250A.
  • the temperature at which the insulating film 250A is formed is preferably 350 ° C. or more and less than 450 ° C., particularly preferably about 400 ° C. By forming the insulating film 250A at 400 ° C., an insulator with few impurities can be formed.
  • a conductive film 260A and a conductive film 260B are formed.
  • the conductive films 260A and 260B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a CVD method it is preferable to use a CVD method.
  • the conductive film 260A is formed by an ALD method
  • the conductive film 260B is formed by a CVD method (see FIG. 8).
  • the oxide film 230C, the insulating film 250A, the conductive film 260A, and the conductive film 260B are polished until the insulator 280 is exposed. And a conductor 260b) (see FIG. 9).
  • heat treatment may be performed.
  • the treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. for one hour.
  • the moisture concentration and the hydrogen concentration in the insulator 250 and the insulator 280 can be reduced.
  • the conductor 242 is provided so as to be surrounded by the insulator 256 and the oxide 230c, a decrease in conductivity due to oxidation of the conductor 242 can be suppressed.
  • an insulating film serving as the insulator 282 may be formed over the conductor 260, the oxide 230c, the insulator 250, and the insulator 280 (see FIG. 10).
  • the insulating film to be the insulator 282 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • aluminum oxide is preferably formed by, for example, a sputtering method. In this manner, by forming the insulator 282 in contact with the upper surface of the conductor 260, oxygen in the insulator 280 can be suppressed from being absorbed by the conductor 260 in a subsequent heat treatment. It is preferred.
  • heat treatment may be performed.
  • the treatment is performed in a nitrogen atmosphere at a temperature of 400 ° C. for one hour.
  • oxygen added by the formation of the insulator 282 can be supplied to the insulator 280. Further, the oxygen can be supplied to the oxide 230a and the oxide 230b through the oxide 230c.
  • an insulator to be the insulator 281 may be formed over the insulator 282.
  • the insulating film to be the insulator 281 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon nitride is preferably formed by a sputtering method. (See FIG. 10).
  • an opening 290 reaching the conductor 242b is formed in the insulator 256, the insulator 280, the insulator 282, and the insulator 281 (see FIG. 11).
  • the opening 290 may be formed using a lithography method. Since the opening 290 has a large aspect ratio, anisotropic etching is preferably performed. For example, dry etching may be performed.
  • the dry etching includes, for example, a C 4 F 6 gas, a C 5 F 6 gas, a C 4 F 8 gas, a CF 4 gas, a SF 6 gas, a CHF 3 gas, a Cl 2 gas, a BCl 3 gas, a SiCl 4 gas, or the like.
  • etching gases can be switched as appropriate depending on the object to be etched (the insulator 256, the insulator 280, the insulator 282, and the insulator 281).
  • an insulating film to be the insulator 241 is formed.
  • the insulating film is formed so as to be in contact with at least the side surface of the opening 290.
  • the insulating film may be formed along the side surface and the bottom surface of the opening 290.
  • the insulating film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film to be the insulator 241 an insulating film having a function of suppressing transmission of impurities such as water and hydrogen or oxygen is preferably used.
  • aluminum oxide or silicon nitride is preferably formed by an ALD method.
  • the insulating film is anisotropically etched to form an insulator 241 in contact with the side surface of the opening 290 (see FIG. 11).
  • the anisotropic etching may be performed by, for example, a dry etching method.
  • a conductive film 110A is formed to cover the insulator 281 and the opening 290.
  • the conductive film 110A be formed in contact with the side surface and the bottom surface of the opening 290 having a large aspect ratio.
  • the conductive film 110A be formed by a film formation method with good coverage such as an ALD method or a CVD method.
  • a tantalum nitride film may be formed by an ALD method.
  • a filler 288 is formed on the conductive film 110A (see FIG. 12).
  • the filler 288 only needs to be able to fill the opening 290 to the extent that the CMP process performed in the subsequent step can be performed. Therefore, a cavity or the like may be formed in the opening 290.
  • an insulator or a conductor may be used.
  • a silicon oxide film may be formed by an APCVD method.
  • a layer above the insulator 281 is removed by a CMP process, so that the conductor 110 is formed.
  • the insulator 281 preferably functions as a stopper for the CMP treatment of the conductive film 110A. Note that part of the insulator 281 may be removed by the CMP treatment.
  • the filler 288 in the opening 290 is removed by performing an etching process.
  • an etching treatment either a wet etching method or a dry etching method may be used, but in some cases, it is easier to use the wet etching method to remove the filler 288 in the opening 290.
  • a hydrofluoric acid-based solution or the like may be used as an etchant.
  • the insulator 280 is covered with the insulator 281, the insulator 241 and the conductor 110, the insulator 280 can be prevented from being etched.
  • an insulating film 130A is formed over the conductor 110 and the insulator 281 (see FIG. 14).
  • the insulating film 130A is preferably formed in contact with the conductor 110 provided inside the opening 290 having a large aspect ratio. Therefore, the insulating film 130A is preferably formed by a film formation method with good coverage such as an ALD method or a CVD method.
  • a silicon oxide film is formed by an ALD method.
  • a silicon oxide film may be formed by a PEALD method.
  • a conductive film 120A is formed on the insulating film 130A (see FIG. 14). At least the conductive film 120A is preferably formed in contact with the insulating film 130A provided inside the opening 290 having a large aspect ratio. For this reason, the conductive film 120A is preferably formed by a film formation method with good embedding property such as an ALD method or a CVD method. For example, a titanium nitride film is formed by an ALD method, and a CVD method is formed thereon. A tungsten film is formed by using the method.
  • the upper electrode of the capacitor 100 can be provided with good embedding in the opening 290, so that the capacitance of the capacitor 100 can be increased.
  • the conductive film 120A and the insulating film 130A are processed by lithography to form the conductor 120 and the insulator 130 (see FIG. 1).
  • the insulating film 130A may be left as it is without being processed into the insulator 130.
  • the conductor 120 may be formed so that a portion above the insulator 281 functions as a wiring, or a conductor which functions as a wiring may be formed in a layer above the conductor 120.
  • a semiconductor device including the transistor 200 and the capacitor 100 illustrated in FIG. 1 can be manufactured. As illustrated in FIGS. 3 to 14, the transistor 200 and the capacitor 100 can be manufactured by using the method for manufacturing a semiconductor device described in this embodiment.
  • a semiconductor device which can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electric characteristics can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a semiconductor device with high productivity can be provided.
  • FIGS. 15 and 16 (A) in each drawing shows a top view.
  • 6B is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A1-A2 in FIG. 7A, and is also a cross-sectional view of the transistor 200 in the channel length direction.
  • 15C is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A3-A4 in FIG. 15A, and is also a cross-sectional view of the transistor 200 in the channel width direction.
  • FIG. 15D is a cross-sectional view corresponding to a portion indicated by a dashed-dotted line A5-A6 in FIG. 15A, and is also a cross-sectional view of the source or drain region of the transistor 200 in the channel width direction.
  • FIG. 1A some components are not illustrated for clarity.
  • the insulator 241 is provided in contact with the side surface of the opening where the capacitor 100 is provided; however, this embodiment is not limited to this. As in the semiconductor device illustrated in FIG. 15, a structure in which the insulator 241 is not provided in the capacitor 100 may be employed.
  • the conductor 110 preferably has a function of suppressing diffusion of hydrogen (for example, at least one of a hydrogen atom and a hydrogen molecule). Further, the conductor 110 preferably has a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule).
  • the conductor 110 preferably has lower permeability to one or both of oxygen and hydrogen than the insulator 280.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like is preferably used as the conductor 110. With such a structure, impurities such as hydrogen and excessive oxygen can be prevented from being diffused from the insulator 280 to the oxide 230b through the conductor 110.
  • the semiconductor device illustrated in FIGS. 16A and 16B includes a transistor 200a and a capacitor 100a, and a transistor 200b and a capacitor 100b.
  • each of the transistor 200a and the transistor 200b is a transistor except that the conductor 247, the oxide 230a, the oxide 230b, and the conductor 242 are shared by the transistor 200a and the transistor 200b. It has the same structure as 200. Therefore, the above can be referred to for details.
  • the capacitor 100a and the capacitor 100b each have a structure similar to that of the capacitor 100 except that the conductor 120 and the insulator 130 are shared by the capacitor 100a and the capacitor 100b. Therefore, the above can be referred to for details.
  • the transistor 200a and the transistor 200b share the conductor 247, so that the area occupied by one transistor in a top view can be reduced.
  • the semiconductor device can be further highly integrated.
  • a conductor 292 functioning as a wiring is provided in contact with the lower surface of the conductor 247.
  • the conductor 120 and the conductor 292 which function as wirings are formed to extend in the A1-A2 direction, and the conductors 260 and 205 which function as wirings are formed as A3-A4. It can be formed to extend in the direction. Accordingly, the semiconductor devices illustrated in FIG. 16 can be provided in a matrix by being arranged in the A1-A2 direction and the A3-A4 direction.
  • the insulator 214 may have a stacked structure of the insulator 214a and the insulator 214b.
  • silicon nitride may be used for the insulator 214a and aluminum oxide may be used for the insulator 214b.
  • silicon nitride be used for the insulator 281 and aluminum oxide be used for the insulator 282.
  • the transistor 200a and the transistor 200b are sandwiched with silicon nitride in which impurities such as water or hydrogen are less likely to diffuse, and diffusion of impurities such as water or hydrogen into the oxide 230 is suppressed. Can be.
  • FIG. 17 illustrates an example of a semiconductor device (memory device) using the transistor and the capacitor which are one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 200. It is preferable that at least part of the capacitor 100 or the transistor 300 overlap with the transistor 200. Thus, the area occupied by the capacitor 100, the transistor 200, and the transistor 300 in a top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the semiconductor device is, for example, a logic circuit represented by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), a DRAM (Dynamic Random Access Memory), or an NVM (Non-Voltage Memory). Can be applied to a memory circuit represented by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), a DRAM (Dynamic Random Access Memory), or an NVM (Non-Voltage Memory). Can be applied to a memory circuit represented by a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit), a DRAM (Dynamic Random Access Memory), or an NVM (Non-Voltage Memory). Can be applied to a memory circuit represented by
  • the transistor 200 and the capacitor 100 described in the above embodiment can be used as the transistor 200 and the capacitor 100. Therefore, for the transistor 200, the capacitor 100, and a layer including these, the description in the above embodiment can be referred to.
  • the transistor 200 and the capacitor 100 have the same structure as the transistor 200 and the capacitor 100 illustrated in FIG. 1, but are not limited thereto.
  • the structure illustrated in FIG. 15 or FIG. 16 may be used, and the same applies to the semiconductor devices illustrated in FIGS.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the off-state current of the transistor 200 is small, stored data can be held for a long time by using the transistor 200 in a memory device. That is, since the refresh operation is not required or the frequency of the refresh operation is extremely low, the power consumption of the storage device can be sufficiently reduced.
  • the transistor 200 has favorable electric characteristics at high temperature as compared with a transistor using silicon for the semiconductor layer. For example, the transistor 200 has favorable electrical characteristics even in a temperature range of 125 ° C. to 150 ° C. In a temperature range of 125 ° C. to 150 ° C., the transistor 200 has an on / off ratio of 10 digits or more. In other words, as compared with a transistor using silicon for the semiconductor layer, the transistor 200 has better characteristics such as an on-state current and a frequency characteristic which are examples of transistor characteristics as the temperature increases.
  • the wiring 1001 is electrically connected to the source of the transistor 300
  • the wiring 1002 is electrically connected to the drain of the transistor 300
  • the wiring 1007 is electrically connected to the gate of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200
  • the wiring 1004 is electrically connected to the first gate of the transistor 200
  • the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the other of the source and the drain of the transistor 200 is electrically connected to one of the electrodes of the capacitor 100
  • the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100.
  • the wiring 1003 may be electrically connected to the wiring 1001, the wiring 1002, or the wiring 1007.
  • the semiconductor device illustrated in FIGS. 17A and 17B can write, hold, and read data because the switching of the transistor 200 has a property of storing electric charge in one of the electrodes of the capacitor 100.
  • the transistor 200 is an element provided with a back gate in addition to a source, a gate (front gate), and a drain.
  • an MRAM Magnetic Electrode Random Access Memory
  • MTJ Magnetic Tunnel Junction
  • ReRAM Resistant Random Access Memory
  • phase-change memory such as a two-phase memory
  • the semiconductor device illustrated in FIGS. 17A and 17B operates by charge or discharge of electrons using a transistor and a capacitor at the time of rewriting information; therefore, the semiconductor device has excellent repetition resistance and small structural change.
  • the semiconductor device illustrated in FIG. 17 can form a memory cell array by being arranged in a matrix.
  • the transistor 300 can be used as a sense amplifier, a read circuit, a driver circuit, or the like connected to the memory cell array.
  • the wiring 1003 be electrically connected to the wiring 1001, the wiring 1002, or the wiring 1007.
  • an operating frequency of 200 MHz or more can be realized, for example, when the drive voltage is 2.5 V and the evaluation environment temperature is in a range of ⁇ 40 ° C. to 85 ° C.
  • the capacitor 100 can be miniaturized, and the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the transistor 300 is provided over the substrate 311 and functions as a conductor 316 functioning as a gate electrode, an insulator 315 functioning as a gate insulator, a semiconductor region 313 which is part of the substrate 311, and a source region or a drain region.
  • the low resistance region 314a and the low resistance region 314b are provided.
  • the insulator 315 is provided over the semiconductor region 313, and the conductor 316 is provided over the insulator 315.
  • the transistors 300 formed in the same layer are electrically separated by an insulator 312 functioning as an element isolation insulating layer.
  • an insulator similar to an insulator 326 described later or the like can be used as the insulator 312.
  • the transistor 300 may be either a p-channel transistor or an n-channel transistor.
  • the substrate 311 includes a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region near the channel, a low-resistance region 314a serving as a source region or a drain region, a low-resistance region 314b, or the like.
  • a semiconductor such as a silicon-based semiconductor in a region where a channel of the semiconductor region 313 is formed, a region near the channel, a low-resistance region 314a serving as a source region or a drain region, a low-resistance region 314b, or the like.
  • a material including Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used.
  • a structure using silicon whose effective mass is controlled by applying stress to the crystal lattice and changing the la
  • the low-resistance regions 314a and 314b have an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity such as boron, in addition to the semiconductor material applied to the semiconductor region 313. Containing elements.
  • the conductor 316 functioning as a gate electrode includes a semiconductor material such as silicon, a metal material, or an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by changing the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and burying property, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten from the viewpoint of heat resistance.
  • a semiconductor region 313 (a part of the substrate 311) in which a channel is formed has a convex shape.
  • the conductor 316 is provided so as to cover the side surface and the upper surface of the semiconductor region 313 with the insulator 315 interposed therebetween.
  • Such a transistor 300 is also called a FIN transistor because it uses a projection of a semiconductor substrate.
  • an insulator may be provided in contact with an upper portion of the projection and functioning as a mask for forming the projection.
  • transistor 300 illustrated in FIG. 17 is an example, and there is no particular limitation on the structure, and an appropriate transistor may be used depending on a circuit configuration and a driving method.
  • the semiconductor device includes a transistor 300 and a transistor 200 which are stacked.
  • the transistor 300 can be formed using a silicon-based semiconductor material and the transistor 200 can be formed using an oxide semiconductor.
  • the semiconductor device illustrated in FIG. 17 can be formed by mounting a silicon-based semiconductor material and an oxide semiconductor on different layers.
  • the semiconductor device illustrated in FIGS. 17A and 17B can be manufactured by a process similar to that of a manufacturing device using a silicon-based semiconductor material, and can be highly integrated.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided depending on the design.
  • a conductor having a function as a plug or a wiring may be given the same reference numeral by combining a plurality of structures.
  • a wiring and a plug that is electrically connected to the wiring may be an integral body. That is, a part of the conductor functions as a wiring and a part of the conductor functions as a plug in some cases.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked as interlayer films.
  • a conductor 328 and a conductor 330 are formed over the insulator 320, the insulator 322, the insulator 324, and the insulator 326.
  • the conductor 328 and the conductor 330 function as plugs or wirings.
  • the conductor 328 and the conductor 330 include a wiring connecting the wiring 1001 and the source of the transistor 300, a wiring connecting the wiring 1002 and the drain of the transistor 300, and a wiring connecting the wiring 1002 and the drain of the transistor 300. It can function as at least one of the wirings connecting the gates.
  • the insulator functioning as an interlayer film may function as a flattening film covering the uneven shape below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 functions as a plug or a wiring.
  • a conductor 356 is a wiring connecting the wiring 1001 and the source of the transistor 300, a wiring connecting the wiring 1002 and the drain of the transistor 300, and a wiring connecting the wiring 1007 and the gate of the transistor 300. Can function as at least one of the following.
  • the insulator 360 is provided over the insulator 354, the insulator 362 is provided over the insulator 360, the insulator 364 is provided over the insulator 362, and the insulator 210 is provided over the insulator 364. Is done.
  • An opening is formed in the insulator 364, and a conductor 366 connected to the wiring 1003 is provided in the opening.
  • the conductor 366 is in contact with the lower surface of the conductor 247. That is, the conductor 366 functions as a wiring which connects one of the source and the drain of the transistor 200 to the wiring 1003.
  • an insulator which can be used for the conductor 356 or the like may be used.
  • the transistor 300 is used as part of a sense amplifier
  • a structure in which the conductor 366 is in contact with the conductor 356 through the insulator 362 and the insulator 360 may be employed. That is, the wiring 1003 may be connected to at least one of the wiring 1001, the wiring 1002, and the wiring 1007.
  • the distance between the wiring connecting the transistor 200 and the transistor 300 can be reduced as compared with the case where the wiring is provided over the transistor 200, and the parasitic capacitance of the wiring can be reduced. Can be smaller.
  • the capacitance required for the capacitor 100 can be reduced. Therefore, the capacitor 100 can be miniaturized, and the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • the conductor 247 in contact with the conductor 366, the conductor included in the transistor 200 (the conductor 205), and the like are embedded.
  • the conductor 247 has a function as a plug or a wiring which is electrically connected to the transistor 200.
  • a wiring layer may be provided over the capacitor 100.
  • the insulator 150, the insulator 154, and the insulator 156 are provided so as to sequentially cover the insulator 281.
  • a conductor 245 is formed over the insulator 150 and the insulator 154 in contact with the other electrode of the capacitor 100.
  • a conductor 153 functioning as a terminal connected to the wiring 1005 is provided in contact with the upper surface of the conductor 245. The conductor 153 is covered with the insulator 156.
  • examples of the insulator that can be used as the interlayer film include an oxide, a nitride, an oxynitride, a nitrided oxide, a metal oxide, a metal oxynitride, and a metal nitride oxide having an insulating property.
  • a material having a low relative dielectric constant for an insulator functioning as an interlayer film parasitic capacitance generated between wirings can be reduced. Therefore, a material may be selected according to the function of the insulator.
  • the insulator 320, the insulator 322, the insulator 326, the insulator 352, the insulator 354, the insulator 362, the insulator 364, the insulator 212, the insulator 150, the insulator 156, and the like have low relative dielectric constants. It is preferable to have an insulator.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having holes.
  • the insulator is silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having holes.
  • a resin Since silicon oxide and silicon oxynitride are thermally stable, they can be combined with a resin to form a stacked structure that is thermally stable and has a low relative dielectric constant. Examples of the resin include polyester, polyolefin, polyamide (eg, nylon and aramid), polyimide, polycarbonate, and acryl.
  • the resistivity of an insulator provided above or below the conductor 153 is 1.0 ⁇ 10 12 ⁇ cm to 1.0 ⁇ 10 15 ⁇ cm, preferably 5.0 ⁇ 10 12 ⁇ cm to 1.0 ⁇ 10 5 ⁇ cm. It is preferably 14 ⁇ cm or less, more preferably 1.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 13 ⁇ cm or less.
  • the electric charge accumulated between the wirings can be dispersed, and the transistor and the semiconductor device including the transistor due to the electric charge can be prevented from being poor in characteristics or electrostatic breakdown.
  • silicon nitride or silicon nitride oxide can be used as such an insulator.
  • the resistivity of the insulator 281 may be set in the above range.
  • a transistor including an oxide semiconductor can have stable electrical characteristics by being surrounded by an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen. Therefore, an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen can be used for the insulator 324, the insulator 350, the insulator 360, the insulator 210, the insulator 154, and the like.
  • Examples of the insulator having a function of suppressing the transmission of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium. , Lanthanum, neodymium, hafnium, or an insulator containing tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing at least one metal element selected from ruthenium and the like can be used.
  • a semiconductor having high electric conductivity, represented by polycrystalline silicon containing an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a metal material, an alloy material, or a metal nitride formed using the above materials is used as the conductor 328, the conductor 330, the conductor 356, the conductor 366, the conductor 247, the conductor 245, and the conductor 153.
  • a single layer or a stacked layer of a conductive material such as a material or a metal oxide material can be used. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferable to use a low-resistance conductive material such as aluminum or copper. By using a low-resistance conductive material, wiring resistance can be reduced.
  • a semiconductor device including a transistor including an oxide semiconductor can be miniaturized or highly integrated.
  • change in electrical characteristics can be suppressed and reliability can be improved.
  • a transistor including an oxide semiconductor with high on-state current can be provided.
  • a transistor including an oxide semiconductor with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • FIG. 17 illustrates an example in which the transistor 300 in which a channel region is formed is provided over the substrate 311; however, the semiconductor device described in this embodiment is not limited to this.
  • a transistor 400 including an oxide semiconductor may be provided below the transistor 200.
  • the semiconductor device illustrated in FIG. 18 has a structure similar to that of the semiconductor device illustrated in FIG. 17 except that a transistor 400 is provided instead of the transistor 300.
  • the semiconductor device illustrated in FIG. 18 is different from the semiconductor device illustrated in FIG. 17 in that an insulator 412, an insulator 414, an insulator 416, an insulator 422, an insulator 480, and an insulator 482 are provided between the substrate 311 and the insulator 352. , And an insulator 481, and a transistor 400 formed in these layers.
  • the insulator 412 is the insulator 212; the insulator 414 is the insulator 214; the insulator 416 is the insulator 216; the insulator 422 is the insulator 222; the insulator 480 is the insulator 280; 482 corresponds to the insulator 282, the insulator 481 corresponds to the insulator 281, and the transistor 400 corresponds to the transistor 200.
  • the transistor 400 and the layer including the transistor 400 have the same structure as the above-described transistor 200 and the layer including the transistor 200. Therefore, the above description can be referred to for the details of the transistor 400 and the layer including the transistor 400.
  • the conductor 445 is provided so as to be embedded in the openings formed in the insulator 480, the insulator 482, and the insulator 481.
  • Each of the conductors 445 functions as a plug that connects the wiring 1001 and the source of the transistor 400, a plug that connects the wiring 1002 to the drain of the transistor 400, and a plug that connects the wiring 1007 and the gate of the transistor 400.
  • the conductor 445 is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum. Further, the conductor 445 may have a stacked structure.
  • the conductor 445 has a stacked-layer structure
  • a conductive material having a function of suppressing transmission of impurities such as water or hydrogen and oxygen be used for the lower conductor.
  • a conductive material having a function of suppressing transmission of impurities such as water or hydrogen and oxygen may be used in a single layer or a stacked layer. With the use of the conductive material, oxygen added to the insulator 480 can be prevented from being absorbed by the conductor 445. In addition, entry of impurities such as water or hydrogen from a layer above the insulator 481 into the transistor 400 through the conductor 445 can be suppressed.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor in some cases.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and a conductor provided in the insulator having the excess oxygen region.
  • an insulator 476 may be provided between the insulator 480 containing excess oxygen and the conductor 445.
  • the insulator 476 may have a structure similar to that of the insulator 241 described in the above embodiment. With the provision of the insulator 476, excess oxygen included in the insulator 480 can be suppressed from being absorbed by the conductor 445. In addition, with the use of the insulator 476, diffusion of hydrogen which is an impurity to the transistor 400 through the conductor 445 can be suppressed.
  • FIG. 19 illustrates an example of a semiconductor device (memory device) using the semiconductor device of one embodiment of the present invention.
  • the semiconductor device illustrated in FIG. 19 includes a transistor 200, a transistor 300, and a capacitor 100, similarly to the semiconductor device illustrated in FIG. Note that the semiconductor device illustrated in FIG. 19 is different from the semiconductor device illustrated in FIG. 17 in that the transistor 200 and the transistor 300 are electrically connected to each other through one of the conductors 247 and 366.
  • the transistor 200 is provided above the transistor 300 and the capacitor 100 is provided above the transistor 200. It is preferable that at least part of the capacitor 100 or the transistor 300 overlap with the transistor 200. Thus, the area occupied by the capacitor 100, the transistor 200, and the transistor 300 in a top view can be reduced, so that the semiconductor device according to this embodiment can be miniaturized or highly integrated.
  • transistors 200 and 300 can be used as the transistors 200 and 300. Therefore, the above description can be referred to for the transistor 200, the transistor 300, and a layer including these.
  • the wiring 2001 is electrically connected to the source of the transistor 300, and the wiring 2002 is electrically connected to the drain of the transistor 300.
  • the wiring 2003 is electrically connected to one of the source and the drain of the transistor 200
  • the wiring 2004 is electrically connected to the first gate of the transistor 200
  • the wiring 2006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100
  • the wiring 2005 is electrically connected to the other of the electrodes of the capacitor 100.
  • a node connected to the gate of the transistor 300, the other of the source and the drain of the transistor 200, and one of the electrodes of the capacitor 100 may be referred to as a node FG hereinafter.
  • the semiconductor device illustrated in FIG. 19 has a characteristic that the potential of the gate (node FG) of the transistor 300 can be held by switching of the transistor 200, so that data can be written, held, and read.
  • the semiconductor devices illustrated in FIG. 19 can form a memory cell array by being arranged in a matrix.
  • the conductor 247 and the conductor 366 are provided so as to overlap with the other of the source and the drain of the transistor 200 and one of the electrodes of the capacitor 100.
  • the conductor 247 and the conductor 366 function as part of the node FG, and can electrically connect the gate of the transistor 300, the other of the source and the drain of the transistor 200, and one of the electrodes of the capacitor 100. it can.
  • the other of the source and the drain of the transistor 200 may be formed to be depressed.
  • the capacitor 100 may be formed so as to fill the other of the source and drain of the transistor 200.
  • FIG. 19 illustrates the example in which the transistor 300 in which the channel region is formed is provided over the substrate 311; however, the semiconductor device described in this embodiment is not limited to this.
  • a transistor 400 including an oxide semiconductor may be provided below the transistor 200.
  • the semiconductor device illustrated in FIG. 20 has a structure similar to that of the semiconductor device illustrated in FIG. 19 except that a transistor 400 is provided instead of the transistor 300.
  • the transistor 400 has a structure similar to that of the semiconductor device illustrated in FIG.
  • the semiconductor devices illustrated in FIGS. 17 to 20 may be provided over the same substrate.
  • a semiconductor device 500A corresponding to the semiconductor device illustrated in FIG. 17 and a semiconductor device 500B corresponding to the semiconductor device illustrated in FIG. 20 may be provided over the same substrate.
  • the semiconductor device 500A includes the transistor 300A, the transistor 200A, and the capacitor 100A. Further, the semiconductor device 500B includes a transistor 400B, a transistor 200B, and a capacitor 100B.
  • the transistor 300A has a structure similar to that of the transistor 300.
  • the transistor 200A and the transistor 200B have a structure similar to that of the transistor 200.
  • the capacitor 100A and the capacitor 100B have the same configuration as the capacitor 100.
  • the transistor 400B has a structure similar to that of the transistor 400. Therefore, the above description can be referred to for the details of these structures.
  • the semiconductor device 500A has a structure in which the wiring 1003 and the wiring 1001 illustrated in FIG. 17 are connected.
  • a structure in which a plug connected to the wiring 2003 is provided over the transistor 200B is shown.
  • a plug connected to one of the source and the drain of the transistor 200B may have a structure similar to that of the above-described conductor 445, and is preferably provided with an insulator similar to the insulator 476. With such a structure, the plug can be easily formed in the same layer as the capacitor 100A and the capacitor 100B.
  • an OS transistor a transistor including an oxide as a semiconductor
  • a capacitor according to one embodiment of the present invention
  • FIGS Storage device
  • An OS memory device is a storage device including at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent holding characteristics and can function as a nonvolatile memory.
  • FIG. 22A illustrates an example of a structure of an OS memory device.
  • the storage device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging a wiring.
  • the sense amplifier has a function of amplifying a data signal read from a memory cell. Note that the wiring is a wiring connected to a memory cell included in the memory cell array 1470, and will be described later in detail.
  • the amplified data signal is output to the outside of the storage device 1400 as a data signal RDATA via the output circuit 1440.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, and the like, and can select a row to be accessed.
  • a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 are externally supplied to the storage device 1400. Further, a control signal (CE, WE, RE), an address signal ADDR, and a data signal WDATA are externally input to the storage device 1400.
  • the address signal ADDR is input to a row decoder and a column decoder, and WDATA is input to a write circuit.
  • the control logic circuit 1460 processes an external input signal (CE, WE, RE) to generate a control signal for a row decoder and a column decoder.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and another control signal may be input as needed.
  • the memory cell array 1470 has a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC in one column, and the like. Further, the number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC included in one row, and the like.
  • FIG. 22A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane; however, this embodiment is not limited to this.
  • a memory cell array 1470 may be provided over part of the peripheral circuit 1411.
  • a structure in which a sense amplifier is provided so as to overlap with the memory cell array 1470 may be employed.
  • FIG. 23 illustrates a configuration example of a memory cell applicable to the above-described memory cell MC.
  • FIGS. 23A to 23C show circuit configuration examples of a memory cell of a DRAM.
  • a DRAM including a memory cell of one OS transistor and one capacitor may be referred to as a DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • a memory cell 1471 illustrated in FIG. 23A includes a transistor M1 and a capacitor CA. Note that the transistor M1 has a gate (sometimes called a front gate) and a back gate.
  • a first terminal of the transistor M1 is connected to a first terminal of the capacitor CA, a second terminal of the transistor M1 is connected to a wiring BIL, a gate of the transistor M1 is connected to a wiring WOL, and a back gate of the transistor M1. Are connected to the wiring BGL.
  • the second terminal of the capacitor CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA. It is preferable that a low-level potential be applied to the wiring CAL during data writing and data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell 1471 illustrated in FIG. 23A corresponds to the storage device illustrated in FIGS. That is, the transistor M1 corresponds to the transistor 200, the capacitor CA corresponds to the capacitor 100, the wiring BIL corresponds to the wiring 1003, the wiring WOL corresponds to the wiring 1004, the wiring BGL corresponds to the wiring 1006, and the wiring CAL corresponds to the wiring 1005.
  • the transistor 300 illustrated in FIGS. 17 and 18 corresponds to the transistor provided in the peripheral circuit 1411 of the memory device 1400 illustrated in FIG.
  • the transistor 300 illustrated in FIGS. 17 and 18 forms a sense amplifier included in the peripheral circuit 1411.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL as in a memory cell 1472 illustrated in FIG.
  • the memory cell MC may be a memory cell including a transistor having a single-gate structure, that is, a transistor M1 having no back gate, like the memory cell 1473 illustrated in FIG.
  • the transistor 200 can be used as the transistor M1 and the capacitor 100 can be used as the capacitor CA.
  • the leakage current of the transistor M1 can be extremely low. That is, the written data can be held for a long time by the transistor M1, so that the frequency of refreshing the memory cell can be reduced. Further, the refresh operation of the memory cell can be made unnecessary. Further, since the leakage current is extremely low, multi-valued data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • FIGS. 23D to 23H show circuit configuration examples of a gain cell memory cell having two transistors and one capacitor.
  • the memory cell 1474 illustrated in FIG. 23D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 has a front gate (which may be simply referred to as a gate) and a back gate.
  • a storage device including a gain cell memory cell including an OS transistor as the transistor M2 may be referred to as a NOSRAM (Nonvolatile Oxide Semiconductor RAM).
  • a first terminal of the transistor M2 is connected to a first terminal of the capacitor CB, a second terminal of the transistor M2 is connected to the wiring WBL, a gate of the transistor M2 is connected to the wiring WOL, and a back gate of the transistor M2.
  • the second terminal of the capacitor CB is connected to the wiring CAL.
  • a first terminal of the transistor M3 is connected to the wiring RBL, a second terminal of the transistor M3 is connected to the wiring SL, and a gate of the transistor M3 is connected to a first terminal of the capacitor CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable that a low-level potential be applied to the wiring CAL during data writing, data holding, and data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell 1474 illustrated in FIG. 23D corresponds to the storage device illustrated in FIGS. That is, the transistor M2 is the transistor 200, the capacitor CB is the capacitor 100, the transistor M3 is the transistor 300, the wiring WBL is the wiring 2003, the wiring WOL is the wiring 2004, the wiring BGL is the wiring 2006, and the wiring CAL is the wiring CAL.
  • the wiring RBL corresponds to the wiring 2002, and the wiring SL corresponds to the wiring 2001.
  • the memory cell MC is not limited to the memory cell 1474, and the circuit configuration can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL as in a memory cell 1475 illustrated in FIG.
  • the memory cell MC may be a memory cell including a transistor having a single-gate structure, that is, a transistor M2 having no back gate, like the memory cell 1476 illustrated in FIG.
  • the memory cell MC may have a configuration in which the wiring WBL and the wiring RBL are combined as one wiring BIL as in a memory cell 1477 illustrated in FIG.
  • the transistor 200 can be used as the transistor M2, the transistor 300 can be used as the transistor M3, and the capacitor 100 can be used as the capacitor CB.
  • the leakage current of the transistor M2 can be extremely low.
  • the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced. Further, the refresh operation of the memory cell can be made unnecessary. Further, since the leakage current is extremely low, multi-valued data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor including silicon in a channel formation region (hereinafter, may be referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field-effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 functioning as a reading transistor.
  • the transistor M2 can be stacked over the transistor M3, so that the area occupied by the memory cell can be reduced and the memory device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used for the transistors M2 and M3, a circuit can be formed using the memory cell array 1470 using only n-type transistors.
  • FIG. 23H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • the memory cell 1478 illustrated in FIG. 23H includes transistors M4 to M6 and a capacitor CC.
  • the capacitor CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wirings BIL, RWL, WWL, BGL, and GNDL.
  • the wiring GNDL is a wiring that applies a low-level potential. Note that the memory cell 1478 may be electrically connected to the wirings RBL and WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistors M5 and M6 may be n-channel Si transistors or p-channel Si transistors, respectively.
  • the transistors M4 to M6 may be OS transistors.
  • a circuit can be formed using the memory cell array 1470 using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistors M5 and M6, and the capacitor 100 can be used as the capacitor CC.
  • the leakage current of the transistor M4 can be extremely low.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to the above.
  • the arrangement or function of these circuits and the wirings, circuit elements, and the like connected to the circuits may be changed, deleted, or added as necessary.
  • FIGS. 4 An example of a chip 1200 in which the semiconductor device of the present invention is mounted is described with reference to FIGS.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • Such a technique of integrating a plurality of circuits (systems) on a single chip may be referred to as a system-on-chip (System on Chip: SoC).
  • SoC System on Chip
  • a chip 1200 includes a CPU 1211, a GPU 1212, one or a plurality of analog operation units 1213, one or a plurality of memory controllers 1214, one or a plurality of interfaces 1215, one or a plurality of network circuits 1216, and the like. Having.
  • the chip 1200 is provided with bumps (not shown) and is connected to the first surface of a printed circuit board (PCB) 1201 as shown in FIG.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201, and are connected to the motherboard 1203.
  • the motherboard 1203 may be provided with a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • a storage device such as a DRAM 1221, a flash memory 1222, or the like.
  • the DOSRAM described in the above embodiment can be used as the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores.
  • the CPU 1211 and the GPU 1212 may each have a memory for temporarily storing data.
  • a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200.
  • the above-described NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing and product-sum operation. By providing the GPU 1212 with an image processing circuit or a product-sum operation circuit using the oxide semiconductor of the present invention, image processing and product-sum operation can be performed with low power consumption.
  • the CPU 1211 and the GPU 1212 are provided on the same chip, wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories of the CPU 1211 and the GPU 1212, After the calculation by the GPU 1212, the transfer of the calculation result from the GPU 1212 to the CPU 1211 can be performed at high speed.
  • the analog operation unit 1213 includes one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the above-described product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 includes a circuit functioning as a controller of the DRAM 1221 and a circuit functioning as an interface of the flash memory 1222.
  • the interface 1215 has an interface circuit with an externally connected device such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network). Further, a circuit for network security may be provided.
  • LAN Local Area Network
  • the above-described circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits required for the chip 1200 increases, the number of manufacturing processes does not need to be increased, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 Since the GPU module 1204 has the chip 1200 using the SoC technology, its size can be reduced. In addition, since it is excellent in image processing, it is suitable for use in portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (portable) game machines. Further, a product-sum operation circuit using the GPU 1212 can be used for a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), and a deep belief network ( Since operations such as DBN) can be performed, the chip 1200 can be used as an AI chip or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recursive neural network
  • DBM deep Boltzmann machine
  • DBM deep Boltzmann machine
  • a deep belief network Since operations such as DBN) can be performed, the chip 1200 can be used as
  • the semiconductor device described in any of the above embodiments is, for example, a storage device of various electronic devices (eg, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording and playback device, a navigation system, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various types of removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 25 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in the above embodiment is processed into a packaged memory chip, and is used for various storage devices and removable memories.
  • FIG. 25A is a schematic diagram of a USB memory.
  • the USB memory 1100 has a housing 1101, a cap 1102, a USB connector 1103, and a board 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 25B is a schematic diagram of the external appearance of the SD card
  • FIG. 25C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 has a housing 1111, a connector 1112, and a board 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • the capacity of the SD card 1110 can be increased.
  • a wireless chip having a wireless communication function may be provided for the substrate 1113. Accordingly, data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1114 or the like of the substrate 1113.
  • FIG. 25D is a schematic diagram of the appearance of the SSD
  • FIG. 25E is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a board 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156, and for example, a DOSRAM chip may be used.
  • the capacity of the SSD 1150 can be increased.
  • the semiconductor device described in the above embodiment can be incorporated in the memory chip 1154 or the like of the substrate 1153.
  • the semiconductor device can be used for a processor such as a CPU or a GPU or a chip.
  • FIG. 26 illustrates a specific example of an electronic device including a processor or a chip such as a CPU or a GPU according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • the electronic device include a relatively large screen such as a television device, a monitor for a desktop or notebook type information terminal, a digital signage (digital signage), and a large game machine such as a pachinko machine.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may include an antenna. By receiving a signal with the antenna, display of an image, information, or the like can be performed on the display portion.
  • the antenna may be used for wireless power transmission.
  • the electronic device of one embodiment of the present invention includes sensors (force, displacement, position, speed, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, (Including a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, smell, or infrared light).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function of displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function of displaying a calendar, date or time, a function of executing various software (programs), a wireless communication It can have a function, a function of reading a program or data recorded on a recording medium, and the like.
  • FIG. 26 illustrates an example of an electronic device.
  • FIG. 26A illustrates a mobile phone (smart phone) which is a kind of information terminal.
  • the information terminal 5100 includes a housing 5101 and a display portion 5102. As the input interface, a touch panel is provided in the display portion 5102, and buttons are provided in the housing 5101.
  • the information terminal 5100 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • the application using artificial intelligence include an application that recognizes a conversation and displays the content of the conversation on a display unit 5102, and recognizes a character, a graphic, and the like input by a user on a touch panel included in the display unit 5102, An application displayed on the display portion 5102, an application for performing biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • FIG. 26B illustrates a notebook information terminal 5200.
  • the notebook information terminal 5200 includes a main body 5201 of the information terminal, a display portion 5202, and a keyboard 5203.
  • the notebook information terminal 5200 can execute an application utilizing artificial intelligence by applying the chip of one embodiment of the present invention.
  • applications utilizing artificial intelligence include design support software, text correction software, menu automatic generation software, and the like.
  • a new artificial intelligence can be developed.
  • a smartphone and a notebook information terminal are illustrated as examples in FIGS. 26A and 26B, respectively, but an information terminal other than the smartphone and the notebook information terminal is applied. be able to.
  • Examples of the information terminal other than the smartphone and the notebook information terminal include a PDA (Personal Digital Assistant), a desktop information terminal, and a workstation.
  • FIG. 26C illustrates a portable game machine 5300 which is an example of a game machine.
  • the portable game machine 5300 includes a housing 5301, a housing 5302, a housing 5303, a display portion 5304, a connection portion 5305, operation keys 5306, and the like.
  • the housing 5302 and the housing 5303 can be removed from the housing 5301.
  • an image output to the display portion 5304 can be output to another video device (not shown). it can.
  • the housing 5302 and the housing 5303 can each function as an operation portion. Thereby, a plurality of players can play the game at the same time.
  • the chip described in the above embodiment can be incorporated in a chip or the like provided over the substrate of the housing 5301, the housing 5302, and the housing 5303.
  • FIG. 26D illustrates a stationary game machine 5400 which is an example of a game machine.
  • a controller 5402 is connected to the stationary game machine 5400 wirelessly or by wire.
  • the portable game machine 5300 having artificial intelligence can be realized.
  • the expression of the progress of the game, the behavior of the creature appearing in the game, the phenomenon occurring in the game, etc. is determined by the program of the game, but by applying artificial intelligence to the portable game machine 5300, Thus, expressions that are not limited to game programs are possible. For example, it is possible to express the content asking the player, the progress of the game, the timing at which an event in the game occurs, the behavior of a person appearing in the game, and the like, without being limited to the game program. .
  • the game player when playing a game that requires a plurality of players on the portable game machine 5300, the game player can be configured as an anthropomorphic person by artificial intelligence. Can play games.
  • FIGS. 26C and 26D a portable game machine and a stationary game machine are illustrated as examples of the game machine; however, a game machine to which a GPU or a chip of one embodiment of the present invention is applied is illustrated. It is not limited to.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, an arcade game machine installed in an entertainment facility (a game center, an amusement park, or the like), a pitching machine installed in a sports facility for batting practice, or the like Is mentioned.
  • the GPU or chip of one embodiment of the present invention can be applied to a large-sized computer.
  • FIG. 26E is a diagram illustrating a supercomputer 5500 which is an example of a large-sized computer.
  • FIG. 26F is a diagram illustrating a rack-mounted computer 5502 included in the supercomputer 5500.
  • the supercomputer 5500 has a rack 5501 and a plurality of rack-mounted computers 5502. Note that the plurality of computers 5502 are stored in a rack 5501.
  • the computer 5502 is provided with a plurality of substrates 5504, and the GPU or the chip described in the above embodiment can be mounted on the substrates.
  • Supercomputer 5500 is a large computer mainly used for scientific and technical calculations. In scientific and technical calculations, enormous calculations must be processed at high speed, so that power consumption is high and chip heat generation is large. By applying the GPU or the chip of one embodiment of the present invention to the supercomputer 5500, a supercomputer with low power consumption can be realized. In addition, heat generation from a circuit can be reduced by low power consumption, so that influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • FIGS. 26E and 26F illustrate a supercomputer as an example of a large computer; however, a large computer to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • Examples of the large computer to which the GPU or the chip of one embodiment of the present invention is applied include a computer (server) that provides a service, a large general-purpose computer (mainframe), and the like.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile which is a mobile object and a driver's seat around the automobile.
  • FIG. 26G is a diagram showing the vicinity of a windshield in a vehicle, which is an example of a moving object.
  • FIG. 26G illustrates a display panel 5701 attached to a pillar in addition to a display panel 5701, a display panel 5702, and a display panel 5703 attached to a dashboard.
  • the display panels 5701 to 5703 can provide various information by displaying a speedometer, a tachometer, a mileage, a fuel gauge, a gear state, an air conditioner setting, and the like.
  • display items, layouts, and the like displayed on the display panel can be appropriately changed in accordance with the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the display panel 5704 can complement a field of view (blind spot) blocked by pillars by displaying an image from an imaging device (not shown) provided in a car. That is, by displaying an image from an imaging device provided outside the automobile, blind spots can be compensated and safety can be improved. In addition, by displaying an image that complements an invisible part, safety can be confirmed more naturally and without a sense of incongruity.
  • the display panel 5704 can be used as a lighting device.
  • the GPU or the chip of one embodiment of the present invention can be applied as a component of artificial intelligence
  • the chip can be used for, for example, an automatic driving system of an automobile. Further, the chip can be used in a system for performing road guidance, danger prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • a car is described as an example of a moving body, but the moving body is not limited to a car.
  • examples of a moving object include a train, a monorail, a ship, and a flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), and the like.
  • a system using artificial intelligence can be provided.
  • FIG. 26H illustrates an electric refrigerator-freezer 5800 which is an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator door 5802, a refrigerator door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function of automatically generating menus based on the ingredients stored in the electric refrigerator-freezer 5800, the expiration date of the ingredients, and the like, and is stored in the electric refrigerator-freezer 5800. It can have a function of automatically adjusting the temperature to the food material.
  • an electric refrigerator-freezer has been described as an example of an electric appliance
  • other electric appliances include, for example, a vacuum cleaner, a microwave oven, an electronic oven, a rice cooker, a water heater, an IH cooker, a water server, a heating and cooling appliance including an air conditioner, Examples include a washing machine, a dryer, and an audiovisual device.
  • the electronic device described in this embodiment mode the function of the electronic device, an application example of artificial intelligence, its effects, and the like can be combined as appropriate with the description of other electronic devices.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • Power Engineering (AREA)

Abstract

要約書 微細化または高集積化が可能な半導体装置を提供する。 トランジスタと、 容量素子と、 電極と、 層間膜と、 を有し、 トランジスタは、 半導体層と、 ゲートと、 ソースと、ドレインと、を有し、トランジスタおよび容量素子は、層間膜に埋め込まれて配置され、 ソース、およびドレインの一方は、半導体層よりも下方において、電極と接し、ソース、およびドレ インの他方は、半導体層よりも上方において、容量素子の電極の一方と接する。

Description

半導体装置、および半導体装置の作製方法
　本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、および電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタ及びメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照）。また、例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用して、長期にわたり記憶内容を保持することができる記憶装置などが、開示されている（特許文献２参照）。
　また、近年では電子機器の小型化、軽量化に伴い、集積回路のさらなる高密度化への要求が高まっている。また、集積回路を含む半導体装置の生産性の向上が求められている。
特開２０１２−２５７１８７号公報 特開２０１１−１５１３８３号公報
　本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。または、本発明の一態様は、高い周波数特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
　本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、データの書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、トランジスタと、容量素子と、電極と、層間膜と、を有し、トランジスタは、半導体層と、ゲートと、ソースと、ドレインと、を有し、トランジスタおよび容量素子は、層間膜に埋め込まれて配置され、ソース、およびドレインの一方は、半導体層よりも下方において、電極と接し、ソース、およびドレインの他方は、半導体層よりも上方において、容量素子の電極の一方と接する、半導体装置である。
　また、上記において、層間膜は、ソース、およびドレインの他方に達する開口が設けられ、容量素子の電極の一方は、開口の側面および底面に沿って配置される、ことが好ましい。また、上記において、容量素子の電極の一方と、層間膜の間に絶縁体が設けられてもよい。また、上記において、半導体層は、酸化物半導体である、ことが好ましい。
　また、本発明の他の一態様は、第１のトランジスタと、容量素子と、を有し、第１のトランジスタは、第１乃至第４の導電体と、第１乃至第４の絶縁体と、第１および第２の酸化物と、を有し、第１の導電体上に、第１の絶縁体が配置され、第１の絶縁体上に、第１の酸化物が配置され、第１の絶縁体および第１の酸化物に、第１の導電体に達する第１の開口が設けられ、第１の酸化物上に、お互いに離間して設けられた第２の導電体および第３の導電体が配置され、第２の導電体の少なくとも一部は、第１の開口と重なり、第１の導電体の上面に接し、第１の酸化物上に、少なくとも一部が第２の導電体と第３の導電体の間の領域と重なるように、第２の酸化物が配置され、第２の酸化物上に、第２の絶縁体が配置され、第２の絶縁体上に、第４の導電体が配置され、第１の絶縁体、第２の導電体、および第３の導電体の上に、第３の絶縁体が配置され、第３の絶縁体の上面、第２の酸化物の上面、第２の絶縁体の上面、および第４の導電体の上面に接して、第４の絶縁体が配置され、第３の絶縁体および第４の絶縁体に、第３の導電体に達する第２の開口が設けられ、容量素子は、第５および第６の導電体と、第５の絶縁体と、を有し、第２の開口で、第３の導電体の上面に接して、第５の導電体が配置され、第５の導電体、および第４の絶縁体の上に、第５の絶縁体が配置され、第５の絶縁体の上に第６の導電体が配置される、半導体装置である。
　また、上記において、さらに、第５の導電体と第３の絶縁体の間に、第６の絶縁体と、を有してもよい。また、上記において、第６の絶縁体は、第３の絶縁体より、水素の透過性が低い、ことが好ましい。また、上記において、上面視において、第５の導電体のチャネル幅方向の長さは、第１の酸化物のチャネル幅方向の長さより短い、ことが好ましい。また、上記において、第５の導電体の上面の一部の高さは、第４の絶縁体の上面の高さと概略一致してもよい。
　また、上記において、さらに、第１の絶縁体の下に、第４の導電体と少なくとも一部が重なるように配置された、第７の導電体と、を有する、ことが好ましい。また、上記において、第３の導電体は、第１の開口で第１の酸化物の側面と接してもよい。また、上記において、さらに、第２の導電体、および第３の導電体と、第３の絶縁体と、の間に配置された、第７の絶縁体と、を有する、ことが好ましい。また、上記において、第１の酸化物、および第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、ことが好ましい。
　また、上記において、さらに、第１の導電体の下に第２のトランジスタが設けられ、第２のトランジスタのソースまたはドレインは、第１の導電体と電気的に接続される、ことが好ましい。また、上記において、第２のトランジスタは、シリコン基板に形成されてもよい。また、上記において、第２のトランジスタは、第３の酸化物を有してもよい。
　本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　または、長期間においてデータの保持が可能な半導体装置を提供することができる。または、データの書き込み速度が速い半導体装置を提供することができる。または、設計自由度が高い半導体装置を提供することができる。または、消費電力を抑えることができる半導体装置を提供することができる。または、新規な半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
（Ａ）−（Ｄ）本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の作製方法を示す上面図および断面図。 （Ａ）−（Ｄ）本発明の一態様に係る半導体装置の上面図および断面図。 （Ａ）（Ｂ）本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 （Ａ）（Ｂ）本発明の一態様に係る記憶装置の構成例を示すブロック図。 （Ａ）−（Ｈ）本発明の一態様に係る記憶装置の構成例を示す回路図。 （Ａ）（Ｂ）本発明の一態様に係る半導体装置の模式図。 （Ａ）−（Ｅ）本発明の一態様に係る記憶装置の模式図。 （Ａ）−（Ｈ）本発明の一態様に係る電子機器を示す図。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために図面に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合と、が、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
　ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　なお、本明細書において、バリア膜とは、水、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳ　ＦＥＴあるいはＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　以下では、本発明の一態様に係るトランジスタ２００および容量素子１００を有する半導体装置の一例について説明する。
＜半導体装置の構成例＞
　図１（Ａ）、図１（Ｂ）、図１（Ｃ）、および図１（Ｄ）は、本発明の一態様に係るトランジスタ２００および容量素子１００を有する半導体装置の上面図および断面図である。
　図１（Ａ）は、トランジスタ２００および容量素子１００を有する半導体装置の上面図である。また、図１（Ｂ）、図１（Ｃ）、および図１（Ｄ）は、当該半導体装置の断面図である。ここで、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１（Ｄ）は、図１（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００のソース領域またはドレイン領域におけるチャネル幅方向の断面図でもある。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　本発明の一態様の半導体装置は、基板（図示せず）上の絶縁体２１４と、絶縁体２１４上のトランジスタ２００と、トランジスタ２００に設けられた絶縁体２５６上の絶縁体２８０と、絶縁体２８０上の絶縁体２８２と、絶縁体２８２上の絶縁体２８１と、を有する。絶縁体２１４、絶縁体２８０、絶縁体２８２、および絶縁体２８１は層間膜として機能する。図１に示すように、トランジスタ２００および容量素子１００は、少なくとも一部が、絶縁体２８０に埋め込まれて配置される。
　ここで、トランジスタ２００は、半導体層と、第１のゲートと、第２のゲートと、ソースと、ドレインと、を有する。また、導電体２４７が、トランジスタ２００の半導体層の下方に設けられる。トランジスタ２００のソース、およびドレインの一方は、半導体層よりも下方において、導電体２４７と接し、トランジスタ２００のソース、およびドレインの他方は、半導体層よりも上方において、容量素子１００の電極の一方と接する。
　容量素子１００は、絶縁体２５６、絶縁体２８０、絶縁体２８２、および絶縁体２８１に形成された、トランジスタ２００のソース、およびドレインの他方に達する開口に設けられる。容量素子１００は、当該開口でトランジスタ２００のソース、およびドレインの他方の上面に接する導電体１１０と、導電体１１０および絶縁体２８１の上に配置される絶縁体１３０と、絶縁体１３０の上に配置される導電体１２０と、を有する。ここで、導電体１１０は、当該開口の側面および底面に沿って配置されることが好ましい。
　また、導電体１１０と絶縁体２８０の間に絶縁体２４１が設けられることが好ましい。絶縁体２４１は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２４１は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２４１は、絶縁体２８０よりも酸素および水素の一方または双方の透過性が低いことが好ましい。
［トランジスタ２００］
　以下に、トランジスタ２００の代表的な構造について説明する。なお、以下に示すトランジスタ２００の構造は、本発明に係る実施の形態の一態様であり、本発明はこれに限られるものではない。トランジスタ２００の構造は、半導体装置に求められる機能に合わせて適宜変更することが可能である。
　図１に示すように、トランジスタ２００は、絶縁体２１４上の絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６上、および導電体２０５上の絶縁体２２２と、絶縁体２２２上の絶縁体２２４と、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の導電体２４２ａおよび導電体２４２ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、酸化物２３０ｃ上の絶縁体２５０と、絶縁体２５０上に位置し、酸化物２３０ｃと重なる導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、絶縁体２２４の上面の一部、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面と接する絶縁体２５６と、を有する。また、酸化物２３０ｃは、導電体２４２ａの側面、および導電体２４２ｂの側面と接する。導電体２６０は、導電体２６０ａおよび導電体２６０ｂを有し、導電体２６０ｂの底面および側面を包むように導電体２６０ａが配置される。ここで、図１（Ｂ）に示すように、導電体２６０の上面の高さは、絶縁体２５０の上面、酸化物２３０ｃの上面、および絶縁体２８０の上面の高さと概略一致する。また、絶縁体２８２は、導電体２６０、酸化物２３０ｃ、絶縁体２５０、および絶縁体２８０のそれぞれの上面と接する。
　また、絶縁体２１６には開口が形成されており、当該開口の中に前述した導電体２４７が配置されている。導電体２４７の上面の少なくとも一部は、絶縁体２１６から露出しており、導電体２４７の上面の高さと絶縁体２１６の上面の高さが概略一致することが好ましい。
　ここで、導電体２４７は、絶縁体２１４より下層に設けられた、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、およびダイオードなどの回路素子、配線、電極、または、端子と、トランジスタ２００を電気的に接続するためのプラグまたは配線として機能する。例えば、導電体２４７は、絶縁体２１４より下層に設けられたトランジスタのゲート、ソースまたはドレインと電気的に接続する構成にすればよい。
　また、絶縁体２２２、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂには、導電体２４７の少なくとも一部を露出する開口が形成されている。導電体２４２ａは、酸化物２３０ｂ上に配置され、当該開口を介して導電体２４７の上面の少なくとも一部と接する。また、導電体２４２ａは、当該開口内部にて、酸化物２３０ａの側面、および酸化物２３０ｂの側面に接してもよい。このように、導電体２４２ａと導電体２４７を接続することで、トランジスタ２００のソースまたはドレインと導電体２４７の間の電気抵抗を低減することができる。このような構成にすることで、トランジスタ２００を含む半導体装置の、周波数特性を向上し、電気特性を良好にすることができる。
　また、導電体２４７に電気的に接続する、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、およびダイオードなどの回路素子、配線、電極、または、端子は、少なくとも一部が、酸化物２３０と重畳することが好ましい。これにより、トランジスタ２００、上記回路素子、配線、電極、または、端子の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　また、本実施の形態に示す半導体装置は、記憶装置のメモリセルとして用いることもできる。このとき、導電体２４７はセンスアンプに電気的に接続される場合がある。センスアンプは、導電体２４７および導電体２４７とセンスアンプを接続する配線の寄生容量が、容量素子１００の静電容量より過度に大きいと、機能しない場合がある。
　しかしながら、本実施の形態に係る半導体装置では、導電体２４７を酸化物２３０の下に設けることで、導電体２４７を導電体２４２ａの上に設ける場合と比較して、寄生容量を低減している。酸化物２３０の下に導電体２４７を設けることで、トランジスタ２００の上に配線を引き回す必要がなくなるので、導電体２４７とセンスアンプを接続する配線を短くし、当該配線の寄生容量を低減することができる。さらに、酸化物２３０の下に導電体２４７を設けることで、当該導電体２４７と導電体２６０の間に生じる寄生容量、および当該導電体２４７と導電体１２０の間に生じる寄生容量を低減することができる。
　このように、導電体２４７および導電体２４７に接続される配線の寄生容量を低減することで、容量素子１００に要求される静電容量を小さくすることができる。これにより、容量素子１００の大きさを小さくすることができる。例えば、図１（Ａ）に示すように、上面視において、容量素子１００が酸化物２３０ｂの範囲に収まるように、容量素子１００を設けることができる場合がある。この場合、導電体１１０のチャネル幅方向の長さが、酸化物２３０ｂのチャネル幅方向の長さより小さくなる。よって、上面視において、占有面積を増加させずに容量素子１００を設けることができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　また、図１（Ａ）（Ｂ）においては、導電体２４２ａの下に導電体２４７を設ける構成にしたが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、導電体２４２ｂの下に導電体２４７を設ける構成にしてもよいし、導電体２４２ａと導電体２４２ｂの両方の下に導電体２４７を設ける構成にしてもよい。
　また、絶縁体２１４、絶縁体２２２、絶縁体２５６、絶縁体２８２、および絶縁体２８１は、水素（例えば、水素原子、水素分子など）の少なくとも一の拡散を抑制する機能を有することが好ましい。また、絶縁体２１４、絶縁体２２２、絶縁体２５６、絶縁体２８２、および絶縁体２８１は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２１４、絶縁体２２２、絶縁体２５６、絶縁体２８２、および絶縁体２８１は、それぞれ絶縁体２２４、絶縁体２５０、および絶縁体２８０のいずれかよりも酸素および水素の一方または双方の透過性が低いことが好ましい。
　図１（Ｂ）に示すように、導電体２４２ａ、および導電体２４２ｂは、酸化物２３０ｂ上に設けられ、絶縁体２５６は、導電体２４２ａの上面と側面、導電体２４２ｂの上面と側面、酸化物２３０ｂの側面、酸化物２３０ａの側面、および絶縁体２２４の上面に接することが好ましい。なお、絶縁体２５６は、単層構造としてもよいし、積層構造としてもよい。これにより、酸化物２３０ａ、および酸化物２３０ｂの側面は、上記開口以外、すなわち外周側面では、導電体２４２ａ、および導電体２４２ｂと接しない。また、絶縁体２８０は、絶縁体２５６によって、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂと離隔される。
　導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａ、および導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。トランジスタ２００は、ゲート電極として機能する導電体２６０が、絶縁体２８０などに形成される開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　また、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。
　なお、トランジスタ２００では、チャネルが形成される領域（以下、チャネル形成領域ともいう）と、その近傍において、酸化物２３０が、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層の積層構造を有する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０は、酸化物２３０ｂの単層、酸化物２３０ｂと酸化物２３０ａの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃがそれぞれ２層以上の積層構造を有していてもよい。
　また、トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　ここで、酸化物２３０は、水素、窒素、または金属元素などの不純物が存在すると、キャリア密度が増大し、低抵抗化する場合がある。また、酸化物２３０に含まれる酸素濃度が低下すると、キャリア密度が増大し、低抵抗化する場合がある。
　酸化物２３０ｂ上に接するように設けられ、ソース電極やドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が、酸化物２３０の酸素を吸収する機能を有する場合、または酸化物２３０に水素、窒素、または金属元素などの不純物を供給する機能を有する場合、酸化物２３０には、部分的に低抵抗領域が形成される場合がある。導電体２４２は、酸化物２３０ｂ上に形成されており、導電体２４７に達する開口以外、すなわち外周側面では、酸化物２３０ａ、および酸化物２３０ｂの側面や、絶縁体２２４とは接しない。このため、酸化物２３０ａ、酸化物２３０ｂ、および絶縁体２２４の少なくとも一に含まれる酸素による導電体２４２の酸化を抑制することができる。また、酸化物２３０ａ、および酸化物２３０ｂ、特にチャネル形成領域およびその近傍に含まれる酸素が、酸化物２３０ａ、および酸化物２３０ｂの側面から導電体２４２に吸収されてしまうことを抑制することができる。
　絶縁体２５６は、酸化物２３０ａ、および酸化物２３０ｂの側面が絶縁体２８０と直接触れないように設けられている。また、導電体２４２の酸化を抑制するために設けられている。ただし、導電体２４２が、耐酸化性材料、または酸素を吸収しても導電性が著しく低下することがない場合は、絶縁体２５６が導電体２４２の酸化を抑制する効果を有する必要はない。
　絶縁体２５６を設けることで、絶縁体２８０が有する酸素が酸化物２３０ａ、および酸化物２３０ｂの側面から供給されるのを抑制することができる。
　ここで、図１（Ｂ）におけるチャネル形成領域近傍の拡大図を図２に示す。
　図２に示すように、酸化物２３０ｂ上に接するように導電体２４２が設けられ、酸化物２３０の、導電体２４２との界面とその近傍には、低抵抗領域として、領域２４９（領域２４９ａ、および領域２４９ｂ）が形成されている。酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、領域２３４と領域２３１の間の領域２３２（領域２３２ａ、および領域２３２ｂ）と、を有する。ここで、領域２３１は領域２４９を含んでいる。また、図２において酸化物２３０ｃを単層構造とする例を示しているが、本実施の形態はこれに限られない。酸化物２３０ｃは、２層以上の積層構造を有していてもよい。
　ソース領域またはドレイン領域として機能する領域２３１において、特に領域２４９は、酸素濃度が低い、または水素や、窒素や、金属元素などの不純物を含む、ことでキャリア濃度が増加し、低抵抗化した領域である。すなわち、領域２３１は、領域２３４と比較して、キャリア密度が高く、低抵抗な領域である。また、チャネル形成領域として機能する領域２３４は、領域２３１のうち、特に領域２４９よりも、酸素濃度が高い、または不純物濃度が低いため、キャリア密度が低い高抵抗領域である。また、領域２３２の酸素濃度は、領域２３１の酸素濃度と同等、またはそれよりも高く、領域２３４の酸素濃度と同等、またはそれよりも低いことが好ましい。または、領域２３２の不純物濃度は、領域２３１の不純物濃度と同等、またはそれよりも低く、領域２３４の不純物濃度と同等、またはそれよりも高いことが好ましい。
　すなわち、領域２３２は、そこに含まれる酸素の濃度や、不純物の濃度により、領域２３４と同程度の抵抗値を有することで、領域２３４と同様にチャネル形成領域として機能する場合や、領域２３１と同程度の抵抗値を有する低抵抗領域、あるいは、領域２３１より高抵抗であり、かつ領域２３４より低抵抗である、低抵抗領域として機能する場合がある。特に、酸化物２３０の一部が、後述するＣＡＡＣ−ＯＳを有する場合、領域２３１に含まれる不純物は、ａ−ｂ面方向に拡散しやすく、領域２３２は低抵抗化する場合がある。
　なお、低抵抗領域である領域２４９が金属元素を含む場合、領域２４９は、酸化物２３０に含まれる金属元素の他に、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を有することが好ましい。
　また、図２では、領域２４９が、酸化物２３０ｂの膜厚方向において、酸化物２３０ｂの導電体２４２との界面近傍に形成されているが、本実施の形態は、これに限られない。例えば、領域２４９は、酸化物２３０ｂの膜厚と概略同じ厚さを有していてもよいし、酸化物２３０ａにも、形成されていてもよい。また、図２では、領域２４９が領域２３１のみに形成されているが、本実施の形態は、これに限られない。上述の通り、不純物がａ−ｂ面方向に拡散する場合、領域２４９は、領域２３１、および領域２３２に形成されていてもよいし、領域２３１と、領域２３２の一部と、に形成されていてもよいし、領域２３１と、領域２３２と、領域２３４の一部と、に形成されていてもよい。
　また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　酸化物２３０を、選択的に低抵抗化するには、導電体２４２として、例えば、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの導電性を高める金属元素、および不純物の少なくとも一を含む材料を用いることが好ましい。または、導電体２４２となる導電膜２４２Ａの形成において、酸化物２３０に、酸素欠損を形成する元素、または酸素欠損に捕獲される元素などの不純物が注入される材料や成膜方法などを用いればよい。例えば、当該元素として、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、希ガス元素等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、およびキセノン等がある。
　ここで、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネルが形成される領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネルが形成される領域２３４中の酸素欠損はできる限り低減されていることが好ましい。
　トランジスタのノーマリーオン化を抑制するには、酸化物２３０と近接する絶縁体２５０が、化学量論的組成を満たす酸素よりも多くの酸素（過剰酸素ともいう）を含むことが好ましい。絶縁体２５０が有する酸素は、酸化物２３０へと拡散し、酸化物２３０の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
　つまり、絶縁体２５０が有する酸素が、酸化物２３０の領域２３４へと拡散することで、酸化物２３０の領域２３４における酸素欠損を低減することができる。また、絶縁体２８０が有する酸素が、酸化物２３０ｃを介して酸化物２３０の領域２３４へと拡散することで、酸化物２３０の領域２３４における酸素欠損を低減することができる。このとき、酸化物２３０ｃを積層構造として、酸化物２３０ｃの絶縁体２８０に接する層に、酸素が透過しやすい材料を用いればよい。これにより、絶縁体２８０に含まれる酸素を、酸化物２３０ｃの当該層を介して酸化物２３０の領域２３４へと拡散させやすくなる。さらに、酸化物２３０ｃの絶縁体２８０に接しない層として、酸素が透過しにくい材料を用いることで、絶縁体２８０が有する酸素が、絶縁体２５０、あるいは導電体２６０に拡散することを抑制でき、絶縁体２８０の酸素を酸化物２３０の領域２３４へ効率よく供給することができる。
　以上のような構造とすることで、酸化物２３０への酸素の供給量を制御でき、信頼性が高く、ノーマリーオン化が抑制されたトランジスタが得られる。
　本発明の一態様であるトランジスタ２００は、図１（Ｂ）（Ｃ）に示すように、絶縁体２８２と、絶縁体２５０とが、直接接する構造となっている。このような構造とすることで、絶縁体２８０に含まれる酸素が、導電体２６０に吸収され難くなる。従って、絶縁体２８０に含まれる酸素は、酸化物２３０ｃを介して、酸化物２３０ａおよび酸化物２３０ｂへ効率よく供給することができるので、酸化物２３０ａ中および酸化物２３０ｂ中の酸素欠損を低減し、トランジスタ２００の電気特性および信頼性を向上させることができる。また、絶縁体２８０に含まれる水素などの不純物が絶縁体２５０へ混入することを抑えることができるので、トランジスタ２００の電気特性および信頼性への悪影響を抑制することができる。絶縁体２８２としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、または酸化ハフニウムを用いることができる。絶縁体２８２としては、特に窒化シリコンを用いると好適である。当該窒化シリコンは、外部から侵入しうる不純物（例えば、水素、水など）を好適にブロックすることができる。
　絶縁体２５６は、水素や水などの不純物および酸素の透過を抑制する機能を有することが好ましい。絶縁体２５６は、単層でも、２層以上の積層構造でもよい。絶縁体２５６としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化シリコン膜、窒化シリコン膜、または窒化酸化シリコン膜を用いることができる。また、絶縁体２５６を積層する場合、上層と下層に、同じ材料を用いてもよいし、異なる材料を用いてもよい。絶縁体２５６を積層して、上層と下層に同じ材料を用いる場合、絶縁体２５６の上層と下層をそれぞれ異なる成膜方法を用いて形成してもよい。例えば、絶縁体２５６の下層を、スパッタリング法を用いて形成し、絶縁体２５６の上層を、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成してもよい。また、絶縁体２５６の下層を、ＡＬＤ法を用いて形成し、絶縁体２５６の上層を、スパッタリング法を用いて形成してもよい。また、絶縁体２５６として、酸化物２３０に用いることができる材料を用いてもよい。この場合、絶縁体２５６として、酸素を通しにくい酸化物である、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。
　図１（Ｄ）は、図１（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００のソース領域またはドレイン領域のチャネル幅方向の断面図でもある。図１（Ｄ）に示すように、導電体２４２ｂの上面、および導電体２４２ｂの側面は、絶縁体２５６で覆われる構造となっているので、導電体２４２ｂの側面および導電体２４２ｂの上面方向から導電体２４２ｂへの水素や水などの不純物および酸素の拡散を抑制することができる。従って、導電体２４２ｂの周囲からの導電体２４２ｂへの酸素の拡散を抑制することができるので、導電体２４２ｂの酸化を抑制することができる。なお、導電体２４２ａについても同様の効果を有する。また、酸化物２３０ａの側面、および酸化物２３０ｂの側面方向から酸化物２３０ａおよび酸化物２３０ｂへの水素や水などの不純物の拡散を抑制することができる。
　また、図１（Ｃ）に示すように、絶縁体２２４の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低い位置に配置されていることが好ましい。また、酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　このように、ゲート電極として機能する導電体２６０が、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構成となっており、導電体２６０の電界をチャネル形成領域の酸化物２３０ｂ全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。
　以上より、微細化または高集積化された半導体装置を提供することができる。または、オン電流が大きいトランジスタを有する半導体装置を提供することができる。または、高い周波数特性を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供することができる。または、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１６に埋め込まれて設けることが好ましい。
　ここで、導電体２６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体２０５は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のＶｔｈを制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈを０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　なお、導電体２０５は、図１（Ａ）に示すように、酸化物２３０の導電体２４２ａおよび導電体２４２ｂと重ならない領域の大きさよりも、大きく設けるとよい。特に、図１（Ｃ）に示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。または、導電体２０５を大きく設けることによって、導電体２０５形成以降の作製工程のプラズマを用いた処理において、局所的なチャージング（チャージアップと言う）の緩和ができる場合がある。ただし、本発明の一態様はこれに限定されない。導電体２０５は、少なくとも導電体２４２ａと、導電体２４２ｂとの間に位置する酸化物２３０と重畳すればよい。
　上記構成を有することで、第１のゲート電極としての機能を有する導電体２６０の電界と、第２のゲート電極としての機能を有する導電体２０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体２０５の第１の導電層は、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを、単層または積層で用いることができる。また、導電体２０５の第２の導電層は、第１の導電層および第３の導電層と密着性が良好な導電体を用いればよい。また、導電体２０５の第３の導電層は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を３層で図示したが、単層構造または２層構造としてもよいし、４層以上の多層構造としてもよい。
　絶縁体２１４、絶縁体２５６、絶縁体２８２、および絶縁体２８１は、水または水素などの不純物が、基板側から、または、上方からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１４、絶縁体２５６、絶縁体２８２、および絶縁体２８１は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料を用いることが好ましい。
　絶縁体２１４、絶縁体２５６、絶縁体２８２、および絶縁体２８１として酸化アルミニウム、酸化ハフニウム、または窒化シリコンなどを用いることが好ましい。例えば、絶縁体２１４、絶縁体２５６、および絶縁体２８２に酸化アルミニウムを用い、絶縁体２８１に窒化アルミニウムを用いればよい。これにより、水または水素などの不純物が、絶縁体２２４、酸化物２３０、および絶縁体２５０などに拡散するのを抑制することができる。
　また、絶縁体２１４、絶縁体２５６、絶縁体２８２、および絶縁体２８１の抵抗率を低くすることが好ましい場合がある。例えば、絶縁体２１４、絶縁体２５６、絶縁体２８２、および絶縁体２８１の抵抗率を概略１×１０１３Ωｃｍとすることで、半導体装置作製工程のプラズマ等を用いる処理において、絶縁体２１４、絶縁体２５６、絶縁体２８２、および絶縁体２８１が、導電体２０５、導電体２４２または導電体２６０のチャージアップを緩和することができる場合がある。絶縁体２１４、絶縁体２５６、絶縁体２８２、および絶縁体２８１の抵抗率は、好ましくは、１×１０１０Ωｃｍ以上１×１０１５Ωｃｍ以下とする。
　また、絶縁体２１４は、積層構造であってもよい。例えば、絶縁体２１４の上層に酸化アルミニウム膜を用い、絶縁体２１４の下層に窒化シリコン膜を用いることが好適である。酸化アルミニウム膜によって、絶縁体２１４の下方に酸素を供給することができる。また、窒化シリコン膜によって、基板側からトランジスタ２００側への水素、水などの不純物の拡散を抑制することができる。
　また、絶縁体２１６、および絶縁体２８０は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、および絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
　ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコンまたは酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素分子に換算しての酸素の脱離量が１．０×１０１８ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、好ましくは１．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上、または３．０×１０２０ｍｏｌｅｃｕｌｅｓ／ｃｍ３以上である酸化物である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　絶縁体２２２は、水または水素などの不純物が、基板側からトランジスタ２００に混入するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２５６によって、絶縁体２２４および酸化物２３０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制することができる。
　さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素が、絶縁体２２２より下側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の混入を抑制する層として機能する。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　導電体２４７も、導電体２０５と同様に、第１の導電層と、第１の導電層の内側に配置された第２の導電層と、第２の導電層の内側に配置された第３の導電層と、を有する構成にしてもよい。導電体２４７の第１の導電層としては、水または水素などの不純物および酸素の透過を抑制する導電体が好ましい。例えば、チタン、窒化チタン、タンタル、または窒化タンタルを用いることができる。また、導電体２４７の第２の導電層は、第１の導電層および第３の導電層との密着性が良好な導電体を用いればよい。また、導電体２４７の第３の導電層としては、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２４７を３層で図示したが、単層構造または２層構造としてもよいし、４層以上の多層構造としてもよい。
　また、導電体２４７の側面に、絶縁体２４１と同様に、水素や水などの不純物および酸素の拡散を抑制する絶縁体を設けてもよい。
　酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。ここで、酸化物２３０ｃは、少なくとも一部が、導電体２４２ａと導電体２４２ｂの間の領域と重なるように配置される。酸化物２３０ｂの下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物２３０ｂは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端のエネルギーが、酸化物２３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または１：１：１［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃを積層構造とする場合の具体例としては、酸化物２３０ｃの下層としてＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化物２３０ｃの上層としてＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］との積層構造、酸化物２３０ｃの下層としてＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化物２３０ｃの上層としてＧａ：Ｚｎ＝２：１［原子数比］との積層構造、酸化物２３０ｃの下層としてＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化物２３０ｃの上層としてＧａ：Ｚｎ＝２：５［原子数比］との積層構造、酸化物２３０ｃの下層としてＩｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化物２３０ｃの上層として酸化ガリウムとの積層構造などが挙げられる。
　このとき、キャリアの主たる経路は酸化物２３０ｂとなる。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。なお、酸化物２３０ｃを積層構造とした場合、上述の酸化物２３０ｂと、酸化物２３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物２３０ｃが有する構成元素が、絶縁体２５０側に拡散するのを抑制することが期待される。より具体的には、酸化物２３０ｃを積層構造とし、積層構造の上層にＩｎを含まない、またはＩｎの濃度が低減された酸化物を位置させるため、絶縁体２５０側に拡散しうるＩｎを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
　また、酸化物２３０ｃを積層構造とすることで、キャリアの主たる経路は酸化物２３０ｂと、酸化物２３０ｃの下層と、その界面近傍となる場合がある。
　また、酸化物２３０ｃの下層は、絶縁体２８０の側面と接するため、絶縁体２８０に含まれる酸素を酸化物２３０ｃの下層を介してトランジスタ２００のチャネル形成領域に供給することができる。また、酸化物２３０ｃの上層として、酸素が透過しにくい材料を用いることが好ましい。上述した材料を用いることで、絶縁体２８０に含まれる酸素が酸化物２３０ｃの上層を透過して、絶縁体２５０、または導電体２６０に吸収されることを抑制でき、効率的にチャネル形成領域に酸素を供給することができる。
　また、酸化物２３０は、領域２３１および領域２３４を有する。なお、領域２３１の少なくとも一部は、導電体２４２と接する領域を有する。
　なお、トランジスタ２００をオンさせると、領域２３１ａ、および領域２３１ｂは、一方がソース領域、他方がドレイン領域として機能する。一方、領域２３４の少なくとも一部は、チャネルが形成される領域として機能する。
　つまり、各領域の範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
　酸化物２３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　電子親和力または伝導帯下端のエネルギー準位Ｅｃは、真空準位と価電子帯上端のエネルギーＥｖとの差であるイオン化ポテンシャルＩｐと、エネルギーギャップＥｇから求めることができる。イオン化ポテンシャルＩｐは、例えば、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定することができる。エネルギーギャップＥｇは、例えば、分光エリプソメータを用いて測定することができる。
　酸化物２３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
　導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２２４と同様に、絶縁体２５０は、加熱により酸素が放出される絶縁体を用いて形成してもよい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　また、当該金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と当該金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）を小さくすることが可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。
　または、当該金属酸化物は、ゲート電極の一部としての機能を有する場合がある。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
　また、トランジスタ２００では、導電体２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体２８０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。絶縁体２８０に含まれる酸素を、酸化物２３０ｃ、または酸化物２３０ｃの下層を介して酸化物２３０ｂに供給するために、絶縁体２８０はより多くの酸素を含んでいることが好ましく、例えば、化学量論比より多くの酸素を含んでいることが好ましい。絶縁体２８０に含まれる酸素の濃度を増加させるために、絶縁体２８０の形成に用いられる成膜ガスには、酸素が含まれていることが好ましい。
　絶縁体２８０中の水または水素などの不純物濃度が低減されていることが好ましい。特に、スパッタリング法を用いて絶縁体２８０を形成することで、水または水素などの不純物濃度が低減された絶縁体２８０が得られるため好ましい。例えば、シリコンや酸化シリコンを含むターゲットを用い、アルゴンや酸素を含むガスを用いて、スパッタリング法で形成された酸化シリコンは、水素を含む成膜ガスを用いて、ＣＶＤ法により形成された酸化シリコン、および酸化窒化シリコンと比較して、膜中の水素濃度が低いため、絶縁体２８０として好適である。また、絶縁体２８０を形成する際の成膜レートや、酸化物２３０ａ、酸化物２３０ｂ、導電体２４７に達する開口等による段差部に対する被覆性を考慮して、ＣＶＤ法を用いて絶縁体２８０を形成してもよい。また、図示しないが、絶縁体２８０は、２層以上の積層構造を有していてもよく、１層目にスパッタリング法を用いて形成した酸化シリコン、２層目にＣＶＤ法を用いて形成した酸化窒化シリコンを有する積層体としてもよい。また、絶縁体２８０の上面は、平坦化されていてもよい。
　絶縁体２８２および絶縁体２８１は、水または水素などの不純物が、上方から絶縁体２８０に混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体２８２および絶縁体２８１としては、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。例えば、絶縁体２８２に酸化アルミニウムを用い、絶縁体２８１に窒化シリコンを用いればよい。絶縁体２８２に用いる酸化アルミニウムによって、絶縁体２８０に酸素を供給することができる。また、絶縁体２８１に用いる窒化シリコン膜によって、上方からトランジスタ２００側への水素、水などの不純物の拡散を抑制することができる。
　また、絶縁体２８２と絶縁体２８１の間に、層間膜として機能する、酸化シリコンまたは酸化窒化シリコンなどの絶縁体を設けてもよい。当該絶縁体を設けて容量素子１００の高さを調整することで、容量素子１００の静電容量を調整することができる。当該絶縁体は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
［容量素子１００］
　容量素子１００は、絶縁体２５６、絶縁体２８０、絶縁体２８２および絶縁体２８１に形成された開口の中に配置され、導電体２４２ｂの上面に接する導電体１１０と、導電体１１０および絶縁体２８１上の絶縁体１３０と、絶縁体１３０上の導電体１２０と、を有する。ここで、絶縁体２５６、絶縁体２８０、絶縁体２８２および絶縁体２８１に形成された開口の中に導電体１１０、絶縁体１３０、および導電体１２０の少なくとも一部が配置される。
　導電体１１０は容量素子１００の下部電極として機能し、導電体１２０は容量素子１００の上部電極として機能し、絶縁体１３０は、容量素子１００の誘電体として機能する。容量素子１００は、絶縁体２５６、絶縁体２８０、絶縁体２８２および絶縁体２８１の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口の深さを深くするほど、容量素子１００の静電容量を大きくすることができる。このように容量素子１００の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
　絶縁体２５６、絶縁体２８０、絶縁体２８２および絶縁体２８１に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。ここで、上面視において、当該開口とトランジスタ２００の重なる面積が大きい方が好ましい。例えば、図１（Ａ）に示すように、上面視において、容量素子１００が酸化物２３０ｂの範囲に収まるように、容量素子１００を設けることが好ましい。この場合、導電体１１０のチャネル幅方向の長さが、酸化物２３０ｂのチャネル幅方向の長さより小さくなる。このような構成にすることにより、容量素子１００とトランジスタ２００を有する半導体装置の占有面積を低減することができる。
　導電体１１０は、絶縁体２５６、絶縁体２８０、絶縁体２８２および絶縁体２８１に形成された開口に沿って配置される。導電体１１０の上面の一部の高さは、絶縁体２８１の上面の高さと概略一致することが好ましい。また、導電体１１０の下面には、導電体２４２ｂの上面が接する。導電体１１０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、導電体２０５または導電体２４２に用いることができる導電体を用いればよい。例えば、導電体１１０として、導電体２４２ｂと同じ導電性材料を用いることで、導電体１１０と導電体２４２ｂの接触抵抗を低減することができる。例えば、導電体１１０として、ＡＬＤ法を用いて成膜した窒化タンタルを用いることができる。
　絶縁体１３０は、導電体１１０、および絶縁体２８１の一部を覆うように配置される。例えば、ＡＬＤ法またはＣＶＤ法などを用いて絶縁体１３０を成膜することが好ましい。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ジルコニウム、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。例えば、絶縁体１３０として、酸化ジルコニウム、酸化アルミニウム、酸化ジルコニウムの順番で積層された絶縁膜を用いることができる。
　また、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料、または高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）を用いることが好ましい。または、絶縁耐力が大きい材料とｈｉｇｈ−ｋ材料の積層構造を用いてもよい。
　なお、ｈｉｇｈ−ｋ材料の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などがある。このようなｈｉｇｈ−ｋ材料を用いることで、絶縁体１３０を厚くしても容量素子１００の静電容量を十分確保することができる。絶縁体１３０を厚くすることにより、導電体１１０と導電体１２０の間に生じるリーク電流を抑制することができる。
　一方、絶縁耐力が大きい材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。例えば、ＡＬＤ法を用いて成膜したＳｉＯｘを用いることができる。また、例えば、ＡＬＤ法を用いて成膜したＳｉＮｘ、ＰＥＡＬＤ法を用いて成膜したＳｉＯｘ、ＡＬＤ法を用いて成膜したＳｉＮｘの順番で積層された絶縁膜を用いることができる。このような、絶縁耐力が大きい絶縁体を用いることで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　導電体１２０は、絶縁体２５６、絶縁体２８０、絶縁体２８２および絶縁体２８１に形成された開口を埋めるように配置される。ここで、導電体１２０は、絶縁体１３０を介して絶縁体２８１と重なる領域を有することが好ましい。このような構成にすることで、導電体１２０は、絶縁体１３０を介して、導電体１１０と確実に絶縁させることができる。また、導電体１２０の絶縁体２８１より上の部分は、引き回して配線状に形成してもよい。導電体１２０は、ＡＬＤ法またはＣＶＤ法などを用いて成膜することが好ましく、導電体２０５に用いることができる導電体を用いればよい。例えば、導電体１２０として、ＡＬＤ法を用いて成膜した窒化チタンと、その上にＣＶＤ法を用いて成膜したタングステンの積層膜を用いることができる。なお、絶縁体１３０に対するタングステンの密着性が十分高い場合は、導電体１２０として、ＣＶＤ法を用いて成膜したタングステンの単層膜を用いてもよい。
　また、導電体１２０の上面に接して配線として機能する導電体を配置してもよい。該導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　また、絶縁体２５６、絶縁体２８０、絶縁体２８２および絶縁体２８１に形成された開口の側面に接して絶縁体２４１が配置されることが好ましい。絶縁体２４１の内側の側面に接して導電体１１０が設けられ、導電体１１０の内側の側面に接して絶縁体１３０が設けられ、絶縁体１３０の内側の側面に接して導電体１２０が設けられる。
　絶縁体２４１としては、例えば、酸化アルミニウム、窒化シリコン、または窒化酸化シリコンなどの絶縁体を用いればよい。絶縁体２４１は、絶縁体２８１、絶縁体２８２、絶縁体２８０、および絶縁体２５６に接して設けられるので、絶縁体２８０などから水または水素などの不純物が、導電体１１０を通じて酸化物２３０に混入するのを抑制することができる。また、絶縁体２８０に含まれる酸素が導電体１１０に吸収されるのを防ぐことができる。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜基板＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムを材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜絶縁体＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコンまたは窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜導電体＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜金属酸化物＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたは錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
　なお、本発明の一態様の半導体装置においては、酸化物半導体（金属酸化物）の構造に特に限定はないが、好ましくは結晶性を有すると好ましい。例えば、酸化物２３０をＣＡＡＣ−ＯＳ構造とすることが出来る。酸化物２３０を上記の結晶構造とすることで、高い信頼性を有する半導体装置とすることができる。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
　また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本発明の一態様として、トランジスタ２００の半導体層として酸化物半導体を用いる例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様では、トランジスタ２００の半導体層として、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などのように、様々な半導体材料を有していてもよい。
＜半導体装置の作製方法＞
　次に、図１に示す、トランジスタ２００および容量素子１００を有する半導体装置について、作製方法を図３乃至図１４を用いて説明する。また、図３乃至図１４において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は、（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、各図の（Ｃ）は、（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、各図の（Ｄ）は、（Ａ）にＡ５−Ａ６の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のソース領域またはドレイン領域におけるチャネル幅方向の断面図でもある。なお、各図の（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　まず、基板（図示しない）を準備し、当該基板上に絶縁体２１４を成膜する。絶縁体２１４の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積することができるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、プラズマを利用した成膜方法ＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となり好ましい場合がある。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　本実施の形態では、絶縁体２１４として、ＣＶＤ法によって窒化シリコンを成膜する。このように、絶縁体２１４として、窒化シリコンなどの銅が透過しにくい絶縁体を用いることにより、絶縁体２１４より下層（図示せず）の導電体に銅など拡散しやすい金属を用いても、当該金属が絶縁体２１４より上の層に拡散するのを抑制することができる。
　次に、絶縁体２１４上に絶縁体２１６を成膜する。絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体２１６に絶縁体２１４に達する開口を形成する。開口とは、例えば、溝やスリットなども含まれる。また、開口が形成された領域を指して開口部とする場合がある。開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。また、絶縁体２１４は、絶縁体２１６をエッチングして溝を形成する際のエッチングストッパ膜として機能する絶縁体を選択することが好ましい。例えば、溝を形成する絶縁体２１６に酸化シリコン膜を用いた場合は、絶縁体２１４は窒化シリコン膜、酸化アルミニウム膜、酸化ハフニウム膜を用いるとよい。
　開口の形成後に、導電体２０５、および導電体２４７となる導電膜を成膜する。該導電膜は、酸素の透過を抑制する機能を有する導電体を含むことが望ましい。たとえば、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。またはタンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金との積層膜とすることができる。導電体２０５、および導電体２４７となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　本実施の形態では、導電体２０５および導電体２４７となる導電膜を、多層構造とする。まず、導電体２０５ａおよび導電体２４７ａとなる導電膜として、スパッタリング法によって窒化タンタルを成膜し、当該窒化タンタルの上に導電体２０５ｂおよび導電体２４７ｂとなる導電膜として、ＣＶＤ法によって窒化チタンを成膜する。このような金属窒化物を導電体２０５、および導電体２４７となる導電膜の下層に用いることにより、後述する導電体２０５ｃおよび導電体２４７ｃとなる導電膜として銅などの拡散しやすい金属を用いても、当該金属が導電体２０５、および導電体２４７から外に拡散するのを防ぐことができる。
　次に、導電体２０５ｃおよび導電体２４７ｃとなる導電膜を成膜する。該導電膜の成膜は、メッキ法、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２０５ｃおよび導電体２４７ｃとなる導電膜として、タングステンや銅などの低抵抗の導電性材料を成膜する。例えば、導電体２０５ｃおよび導電体２４７ｃとなる導電膜として、ＣＶＤ法によってタングステンを成膜すればよい。
　次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、導電体２０５、および導電体２４７となる導電膜の一部を除去し、絶縁体２１６を露出する。その結果、開口部のみに、導電体２０５となる導電膜、および導電体２４７となる導電膜が残存する。これにより、上面が平坦な、導電体２０５、および導電体２４７を形成することができる（図３参照）。なお、当該ＣＭＰ処理により、絶縁体２１６の一部が除去される場合がある。
　ここからは、上記と異なる導電体２０５、および導電体２４７の形成方法について以下に説明する。
　絶縁体２１４上に、導電体２０５、および導電体２４７となる導電膜を成膜する。該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、該導電膜は、多層膜とすることができる。本実施の形態では、該導電膜としてタングステンを成膜する。
　次に、リソグラフィー法を用いて、該導電膜を加工し、導電体２０５、および導電体２４７を形成する。
　なお、リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電体２０５、および導電体２４７となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。導電体２０５、および導電体２４７となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。該導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　次に、絶縁体２１４、導電体２０５、および導電体２４７上に絶縁体２１６となる絶縁膜を成膜する。絶縁体２１６となる絶縁体の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜する。
　ここで、絶縁体２１６となる絶縁膜の膜厚は、導電体２０５、および導電体２４７の膜厚以上とすることが好ましい。例えば、導電体２０５、および導電体２４７の膜厚を１とすると、絶縁体２１６となる絶縁膜の膜厚は、１以上３以下とする。本実施の形態では、導電体２０５、および導電体２４７の膜厚の膜厚を１５０ｎｍとし、絶縁体２１６となる絶縁膜の膜厚を３５０ｎｍとする。
　次に、絶縁体２１６となる絶縁膜にＣＭＰ処理を行うことで、絶縁体２１６となる絶縁膜の一部を除去し、導電体２０５、および導電体２４７の表面を露出させる。これにより、上面が平坦な、導電体２０５、導電体２４７、および絶縁体２１６を形成することができる。以上が、導電体２０５、および導電体２４７の異なる形成方法である。
　次に、絶縁体２１６、導電体２０５、および導電体２４７上に絶縁体２２２を成膜する。絶縁体２２２として、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体は、酸素、水素、および水に対するバリア性を有する。絶縁体２２２が、水素および水に対するバリア性を有することで、トランジスタ２００の周辺に設けられた構造体に含まれる水素、および水が、絶縁体２２２を通じてトランジスタ２００の内側へ拡散することが抑制され、酸化物２３０中の酸素欠損の生成を抑制することができる。
　絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁体２２２上に絶縁体２２４を成膜する。絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　続いて、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。
　また、加熱処理は、絶縁体２２２の成膜後に行ってもよい。当該加熱処理は、上述した加熱処理条件を用いることができる。
　ここで、絶縁体２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁体２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁体２２４に含まれる水、水素などの不純物を除去することができる。その場合、加熱処理は行わなくてもよい。
　ここで、絶縁体２２４上に、例えば、スパッタリング法によって、酸化アルミニウムを成膜し、該酸化アルミニウムを絶縁体２２４に達するまで、ＣＭＰ処理を行ってもよい。当該ＣＭＰ処理を行うことで絶縁体２２４表面の平坦化および平滑化を行うことができる。当該酸化アルミニウムを絶縁体２２４上に配置してＣＭＰ処理を行うことで、ＣＭＰ処理の終点検出が容易となる。また、ＣＭＰ処理によって、絶縁体２２４の一部が研磨されて、絶縁体２２４の膜厚が薄くなることがあるが、絶縁体２２４の成膜時に膜厚を調整すればよい。絶縁体２２４表面の平坦化および平滑化を行うことで、後に成膜する酸化物の被覆率の悪化を防止し、半導体装置の歩留りの低下を防ぐことができる場合がある。また、絶縁体２２４上に、スパッタリング法によって、酸化アルミニウムを成膜することにより、絶縁体２２４に酸素を添加することができるので好ましい。
　次に、絶縁体２２４上に、酸化膜２３０Ａ、および酸化膜２３０Ｂを順に成膜する（図３参照）。なお、上記酸化膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、酸化膜２３０Ａ、および酸化膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、酸化膜２３０Ａと酸化膜２３０Ｂとの界面近傍を清浄に保つことができる。
　酸化膜２３０Ａおよび、酸化膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　例えば、酸化膜２３０Ａ、および酸化膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される酸化膜中の過剰酸素を増やすことができる。また、上記の酸化膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットを用いることができる。
　特に、酸化膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁体２２４に供給される場合がある。したがって、酸化膜２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、酸化膜２３０Ｂをスパッタリング法で成膜する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。
　本実施の形態では、酸化膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５（２：２：１）［原子数比］、あるいは１：３：４［原子数比］のターゲットを用いて成膜する。また、酸化膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］、あるいは１：１：１［原子数比］のターゲットを用いて成膜する。なお、各酸化膜は、成膜条件、および原子数比を適宜選択することで、酸化物２３０に求める特性に合わせて形成するとよい。
　次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、酸化膜２３０Ａ、および酸化膜２３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、リソグラフィー法を用いて酸化膜２３０Ｂ、酸化膜２３０Ａ、絶縁体２２４、および絶縁体２２２に、導電体２４７の少なくとも一部を露出する開口を形成する（図４参照）。当該開口の形成はウェットエッチングを用いてもよいが、ドライエッチングを用いるほうが微細加工には好ましい。
　次に、当該開口の内部にて導電体２４７と接する導電膜２４２Ａを形成する。導電膜２４２Ａの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる（図４参照）。
　次に、酸化膜２３０Ａ、酸化膜２３０Ｂ、および導電膜２４２Ａを島状に加工して、酸化物２３０ａ、酸化物２３０ｂ、および導電体層２４２Ｂを形成する（図５参照）。なお、当該工程において、絶縁体２２４の酸化物２３０ａと重ならない領域の膜厚が薄くなることがある。
　なお、酸化物２３０ａ、酸化物２３０ｂ、および導電体層２４２Ｂは、少なくとも一部が導電体２０５と重なるように形成する。または、酸化物２３０ａ、酸化物２３０ｂ、および導電体層２４２Ｂの側面は、絶縁体２２２の上面に対し、概略垂直としてもよい。酸化物２３０ａ、酸化物２３０ｂ、および導電体層２４２Ｂの側面が、絶縁体２２２の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。または、酸化物２３０ａ、酸化物２３０ｂ、および導電体層２４２Ｂの側面と絶縁体２２２の上面のなす角が小さくなる構成にしてもよい。その場合、酸化物２３０ａ、酸化物２３０ｂ、および導電体層２４２Ｂの側面と絶縁体２２２の上面のなす角は６０°以上７０°未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁体２５６などの被覆性が向上し、鬆などの欠陥を低減することができる。
　なお、当該酸化膜および導電膜の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　なお、導電体層２４２Ｂの側面と導電体層２４２Ｂの上面との間に、湾曲面を有することが好ましい。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（以下、ラウンド状ともいう）。湾曲面は、例えば、導電体層２４２Ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　なお、当該導電膜の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　次に絶縁体２２４、酸化物２３０ａ、酸化物２３０ｂ、および導電体層２４２Ｂの上に、絶縁体２５６を成膜する（図６参照）。
　絶縁体２５６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体２５６は、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法によって、窒化シリコン、酸化シリコン、または酸化アルミニウムを成膜する。また、絶縁体２５６として、酸化物２３０ａ、および酸化物２３０ｂに用いることができる材料を用いることができる。例えば、絶縁体２５６として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いることが好ましい。
　絶縁体２５６は、積層構造としてもよい。絶縁体２５６の成膜は、上記方法を用いて行うことができ、絶縁体２５６の上層と下層の成膜には、同じ方法を用いてもよいし、それぞれ異なる方法を用いてもよい。また、絶縁体２５６には上記材料を用いることができ、絶縁体２５６の上層と下層は同じ材料としてもよいし、それぞれ異なる材料としてもよい。例えば、絶縁体２５６の下層として、スパッタリング法によって、酸化アルミニウム膜を成膜し、絶縁体２５６の上層として、ＡＬＤ法によって、酸化アルミニウム膜を成膜することが好ましい。または、絶縁体２５６の下層として、スパッタリング法によって、酸化アルミニウム膜を成膜し、絶縁体２５６の上層として、ＡＬＤ法によって、窒化シリコン膜を成膜してもよい（図６参照）。
　次に、絶縁体２５６上に、絶縁体２８０となる絶縁膜を成膜する。絶縁体２８０となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。絶縁体２８０により多くの酸素を含有させるためには、絶縁体２８０の形成に用いられる成膜ガスに、酸素が含まれていることが好ましい。また、絶縁体２８０の水素濃度を低減するためには、絶縁体２８０の形成に用いられる成膜ガスが、水素を含まない、あるいは極力水素が低減されていることが好ましい。例えば、シリコンや酸化シリコンを含むターゲットを用い、アルゴンや酸素を含むガスを用いて酸化シリコンを形成することが好ましい。また、絶縁体２８０は、２層以上の積層構造を有していてもよく、１層目にスパッタリング法を用いて酸化シリコンを形成し、２層目にＣＶＤ法を用いて酸化窒化シリコンを形成してもよい。次に、絶縁体２８０となる絶縁膜にＣＭＰ処理を行い、上面が平坦な絶縁体２８０を形成する（図６参照）。
　次に、絶縁体２８０の一部、絶縁体２５６の一部、および導電体層２４２Ｂの一部を加工して、酸化物２３０ｂを露出する開口を形成する。当該開口は、導電体２０５と重なるように形成することが好ましい。当該開口の形成によって、導電体２４２ａ、および導電体２４２ｂを形成する。また、該開口の形成によって、絶縁体２２４の一部の膜厚が薄くなる場合がある（図７参照）。また、導電体２４２ａ、および導電体２４２ｂの間から露出した、酸化物２３０ｂの上面の一部が除去される場合がある。
　また、絶縁体２８０の一部、絶縁体２５６の一部、および導電体層２４２Ｂの一部の加工は、それぞれ異なる条件で加工してもよい。例えば、絶縁体２８０の一部をドライエッチング法で加工し、絶縁体２５６の一部をウェットエッチング法で加工し、導電体層２４２Ｂの一部をドライエッチング法で加工してもよい。
　このとき、絶縁体２８０に形成された開口は、導電体２４２ａと導電体２４２ｂの間の領域に重畳することになる。これにより、後の工程において、導電体２４２ａと導電体２４２ｂの間に導電体２６０を自己整合的に配置することができる。
　これまでのドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が酸化物２３０ａ、および酸化物２３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。
　上記の不純物などを除去するために、洗浄を行う。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、または熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。
　ウェット洗浄としては、シュウ酸、リン酸、アンモニア水、またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。
　次に加熱処理を行っても良い。加熱処理は、減圧下で行い、大気に暴露することなく、連続して酸化膜２３０Ｃを成膜してもよい。このような処理を行うことによって、酸化物２３０ｂの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａおよび酸化物２３０ｂ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。本実施の形態では、加熱処理の温度を２００℃とする（図８参照）。
　ここで、酸化膜２３０Ｃは、少なくとも酸化物２３０ａの側面の一部、酸化物２３０ｂの側面の一部および上面の一部、導電体２４２の側面の一部、絶縁体２５６の側面、および絶縁体２８０の側面と接するように設けられることが好ましい。導電体２４２は、絶縁体２５６、酸化膜２３０Ｃに囲まれることで、以降の工程において導電体２４２の酸化による導電率の低下を抑制することができる。
　酸化膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。酸化膜２３０Ｃに求める特性に合わせて、酸化膜２３０Ａ、または酸化膜２３０Ｂと同様の成膜方法を用いて、酸化膜２３０Ｃを成膜すればよい。本実施の形態では、酸化膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、あるいは４：２：４．１［原子数比］のターゲットを用いて成膜する。
　なお、酸化膜２３０Ｃは、積層としてもよい。例えば、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜して、連続してＩｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて成膜してもよい。
　特に、酸化膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が酸化物２３０ａおよび酸化物２３０ｂに供給される場合がある。したがって、酸化膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　次に加熱処理を行っても良い。加熱処理は、減圧下で行い、大気に暴露することなく、連続して絶縁膜２５０Ａを成膜してもよい。このような処理を行うことによって、酸化膜２３０Ｃの表面などに吸着している水分および水素を除去し、さらに酸化物２３０ａ、酸化物２３０ｂおよび酸化膜２３０Ｃ中の水分濃度および水素濃度を低減させることができる。加熱処理の温度は、１００℃以上４００℃以下が好ましい。（図８参照）。
　絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて成膜することができる。絶縁膜２５０Ａとして、ＣＶＤ法により、酸化窒化シリコンを成膜することが好ましい。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３５０℃以上４５０℃未満、特に４００℃前後とすることが好ましい。絶縁膜２５０Ａを、４００℃で成膜することで、不純物が少ない絶縁体を成膜することができる。
　次に、導電膜２６０Ａおよび導電膜２６０Ｂを成膜する。導電膜２６０Ａおよび導電膜２６０Ｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、ＣＶＤ法を用いることが好ましい。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａを成膜し、ＣＶＤ法を用いて導電膜２６０Ｂを成膜する（図８参照）。
　次に、ＣＭＰ処理によって、酸化膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａおよび導電膜２６０Ｂを絶縁体２８０が露出するまで研磨することによって、酸化物２３０ｃ、絶縁体２５０および導電体２６０（導電体２６０ａおよび導電体２６０ｂ）を形成する（図９参照）。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２５０および絶縁体２８０中の水分濃度および水素濃度を低減させることができる。
　ここで、導電体２４２は、絶縁体２５６、酸化物２３０ｃに囲まれるように設けられているため、導電体２４２の酸化による導電率の低下を抑制することができる。
　次に、導電体２６０上、酸化物２３０ｃ上、絶縁体２５０上、および絶縁体２８０上に、絶縁体２８２となる絶縁膜を形成してもよい（図１０参照）。絶縁体２８２となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２８２となる絶縁膜としては、例えば、スパッタリング法によって、酸化アルミニウムを成膜することが好ましい。このように、導電体２６０の上面に接して、絶縁体２８２を形成することで、この後の加熱処理において、絶縁体２８０が有する酸素が導電体２６０へ吸収されることを抑制することができるので好ましい。
　次に、加熱処理を行ってもよい。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行う。該加熱処理によって、絶縁体２８２の成膜によって添加された酸素を絶縁体２８０へ供給することができる。また、該酸素は、酸化物２３０ｃを介して、酸化物２３０ａ、および酸化物２３０ｂへ供給することができる。
　次に絶縁体２８２上に、絶縁体２８１となる絶縁体を成膜してもよい。絶縁体２８１となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２８１となる絶縁膜としては、例えば、スパッタリング法によって、窒化シリコンを成膜することが好ましい。（図１０参照）。
　次に、絶縁体２５６、絶縁体２８０、絶縁体２８２、および絶縁体２８１に、導電体２４２ｂに達する開口２９０を形成する（図１１参照）。開口２９０の形成は、リソグラフィー法を用いて行えばよい。開口２９０は、アスペクト比が大きいので、異方性エッチングを行うことが好ましく、例えば、ドライエッチングを行えばよい。当該ドライエッチングには、例えば、Ｃ４Ｆ６ガス、Ｃ５Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＦ４ガス、ＳＦ６ガス、ＣＨＦ３ガス、Ｃｌ２ガス、ＢＣｌ３ガスまたはＳｉＣｌ４ガスなどを単独または２以上のガスを混合して用いることができる。または、上記ガスに酸素ガス、ヘリウムガス、アルゴンガスまたは水素ガスなどを適宜添加することができる。これらのエッチングガスは、エッチングする対象（絶縁体２５６、絶縁体２８０、絶縁体２８２、および絶縁体２８１）に合わせて適宜切り替えて用いることができる。
　次に、絶縁体２４１となる絶縁膜を成膜する。このとき、当該絶縁膜は、少なくとも、開口２９０の側面に接して成膜されるようにする。例えば、当該絶縁膜は、開口２９０の側面および底面に沿って成膜されればよい。当該絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁体２４１となる絶縁膜としては、水、水素など不純物または酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＡＬＤ法によって、酸化アルミニウムまたは窒化シリコンを成膜することが好ましい。
　次に、上記絶縁膜を異方性エッチングして、開口２９０の側面に接して絶縁体２４１を形成する（図１１参照）。ここで、上記絶縁膜の少なくとも一部が除去され、導電体２４２ｂの上面の少なくとも一部が露出される。異方性エッチングは、例えばドライエッチング法などを行えばよい。開口２９０の側壁部をこのような構成とすることで、外方からの酸素の透過を抑制し、次に形成する導電体１１０の酸化を防止することができる。また、導電体１１０から、水、水素などの不純物が外部に拡散することを防ぐことができる。
　次に、絶縁体２８１および開口２９０を覆って導電膜１１０Ａを成膜する。このとき、導電膜１１０Ａは、アスペクト比の大きい、開口２９０の側面および底面に接して形成されることが好ましい。このため、導電膜１１０Ａは、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましい。例えば、ＡＬＤ法を用いて窒化タンタルを成膜すればよい。
　次に、導電膜１１０Ａの上に充填剤２８８を成膜する（図１２参照）。充填剤２８８は、この後の工程で行うＣＭＰ処理ができる程度に、開口２９０を埋め込むことができればよい。よって、開口２９０内に空洞などが形成されていてもよい。充填剤２８８は絶縁体を用いてもよいし、導電体を用いてもよい。例えば、充填剤２８８として、ＡＰＣＶＤ法を用いて酸化シリコンを成膜すればよい。
　次に、ＣＭＰ処理を行って、絶縁体２８１より上の層を除去し、導電体１１０を形成する。（図１３参照）。ここで、絶縁体２８１が、導電膜１１０ＡのＣＭＰ処理に対するストッパーとして機能することが好ましい。なお、当該ＣＭＰ処理により、絶縁体２８１の一部が除去される場合がある。
　次に、エッチング処理を行って、開口２９０内の充填剤２８８を除去する。エッチング処理としては、ウェットエッチング法およびドライエッチング法のいずれを用いてもよいが、開口２９０内の充填剤２８８を除去するにあたって、ウェットエッチング法を用いた方が容易な場合がある。ウェットエッチングを用いる場合、エッチャントとしてフッ酸系の溶液などを用いればよい。ここで、絶縁体２８０は、絶縁体２８１、絶縁体２４１および導電体１１０によって覆われているので、エッチングされるのを防ぐことができる。
　次に、導電体１１０および絶縁体２８１の上に絶縁膜１３０Ａを成膜する（図１４参照）。絶縁膜１３０Ａは、アスペクト比の大きい開口２９０の内側に設けられた導電体１１０に接して形成されることが好ましい。このため、絶縁膜１３０Ａは、ＡＬＤ法またはＣＶＤ法などの被覆性の良い成膜方法を用いて成膜することが好ましく、例えば、ＡＬＤ法を用いて酸化シリコンを成膜する。なお、ＰＥＡＬＤ法を用いて、酸化シリコンを成膜してもよい。
　また、ＡＬＤ法などの成膜方法を用いて絶縁膜１３０Ａを成膜し、被覆性良く導電体１１０を覆うことで、容量素子１００の上部電極と下部電極が短絡することを防ぐことができる。
　次に、絶縁膜１３０Ａの上に導電膜１２０Ａを成膜する（図１４参照）。少なくとも導電膜１２０Ａは、アスペクト比の大きい開口２９０の内側に設けられた絶縁膜１３０Ａに接して形成されることが好ましい。このため、導電膜１２０Ａは、ＡＬＤ法またはＣＶＤ法などの埋め込み性の良い成膜方法を用いて成膜することが好ましく、例えば、ＡＬＤ法を用いて窒化チタンを成膜し、その上にＣＶＤ法を用いてタングステンを成膜する。
　このように、導電膜１２０Ａを成膜することで、開口２９０中に埋め込み性良く、容量素子１００の上部電極を設けることができるので、容量素子１００の静電容量を大きくすることができる。
　次に、導電膜１２０Ａおよび絶縁膜１３０Ａをリソグラフィー法によって加工し、導電体１２０および絶縁体１３０を形成する（図１参照）。なお、絶縁膜１３０Ａを絶縁体１３０に加工せず、絶縁膜１３０Ａのままにしておいてもよい。また、絶縁体２８１より上の部分が配線として機能するように、導電体１２０を形成してもよいし、導電体１２０より上の層に配線として機能する導電体を形成してもよい。
　以上により、図１に示すトランジスタ２００および容量素子１００を有する半導体装置を作製することができる。図３乃至図１４に示すように、本実施の形態に示す半導体装置の作製方法を用いることで、トランジスタ２００および容量素子１００を作製することができる。
　本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
＜半導体装置の変形例＞
　以下では、図１５および図１６を用いて、先の＜半導体装置の構成例＞で示したものとは異なる、本発明の一態様に係る半導体装置の一例について説明する。
　また、図１５および図１６において、各図の（Ａ）は上面図を示す。また、各図の（Ｂ）は、各図の（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１５（Ｃ）は、図１５（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。また、図１５（Ｄ）は、図１５（Ａ）にＡ５−Ａ６の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のソース領域またはドレイン領域におけるチャネル幅方向の断面図でもある。各図の（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　なお、図１５および図１６に示す半導体装置において、＜半導体装置の構成例＞に示した半導体装置（図１参照）を構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ２００および容量素子１００の構成材料については＜半導体装置の構成例＞で詳細に説明した材料を用いることができる。
＜半導体装置の変形例１＞
　図１に示す半導体装置においては、容量素子１００が設けられる開口の側面に接して絶縁体２４１が設けられていたが、本実施の形態はこれに限られるものではない。図１５に示す半導体装置のように、絶縁体２４１が容量素子１００に設けられていない構成にしてもよい。
　この場合、導電体１１０は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、導電体１１０は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。導電体１１０は、絶縁体２８０よりも酸素および水素の一方または双方の透過性が低いことが好ましい。例えば、導電体１１０として、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。このような構成にすることで、絶縁体２８０から酸化物２３０ｂに、水素などの不純物や過剰な酸素が導電体１１０を介して拡散することを防ぐことができる。
＜半導体装置の変形例２＞
　図１６（Ａ）および図１６（Ｂ）に示す半導体装置は、トランジスタ２００ａおよび容量素子１００ａと、トランジスタ２００ｂおよび容量素子１００ｂと、を有する。
　図１６に示す半導体装置において、トランジスタ２００ａおよびトランジスタ２００ｂは、導電体２４７、酸化物２３０ａ、酸化物２３０ｂ、および導電体２４２が、トランジスタ２００ａとトランジスタ２００ｂで共有されていることを除いて、それぞれトランジスタ２００と同様の構造である。よって詳細は上記を参酌することができる。また、容量素子１００ａおよび容量素子１００ｂは、導電体１２０および絶縁体１３０が、容量素子１００ａおよび容量素子１００ｂで共有されていることを除いて、それぞれ容量素子１００と同様の構造である。よって詳細は上記を参酌することができる。
　図１６（Ａ）（Ｂ）に示すように、トランジスタ２００ａとトランジスタ２００ｂが、導電体２４７を共有する構成にすることにより、トランジスタ１素子当たりの上面視における占有面積を低減することができるので、半導体装置をさらに高集積化させることができる。
　なお、図１６に示す半導体装置では、導電体２４７の下面に接して配線として機能する導電体２９２を設けている。図１６（Ａ）に示すように、配線として機能する、導電体１２０および導電体２９２をＡ１−Ａ２方向に伸長して形成し、配線として機能する、導電体２６０および導電体２０５をＡ３−Ａ４方向に伸長して形成することができる。これにより、図１６に示す半導体装置を、Ａ１−Ａ２方向およびＡ３−Ａ４方向に並べて、マトリクス状に設けることができる。
　また、図１６（Ｂ）に示すように、絶縁体２１４を絶縁体２１４ａと絶縁体２１４ｂの積層構造にしてもよい。例えば、絶縁体２１４ａに窒化シリコンを用い、絶縁体２１４ｂに酸化アルミニウムを用いればよい。このとき、絶縁体２８１に窒化シリコンを用い、絶縁体２８２に酸化アルミニウムを用いることが好ましい。このような構成にすることで、より水または水素などの不純物を拡散させにくい窒化シリコンで、トランジスタ２００ａおよびトランジスタ２００ｂを挟み込み、水または水素などの不純物が酸化物２３０に拡散するのを抑制することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態などに示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　本実施の形態では、半導体装置の一形態を、図１７乃至図２１を用いて説明する。
［記憶装置１］
　本発明の一態様であるトランジスタおよび容量素子を使用した、半導体装置（記憶装置）の一例を図１７に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。なお、本実施の形態に係る半導体装置は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）またはＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）に代表されるロジック回路、あるいはＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）またはＮＶＭ（Ｎｏｎ−Ｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ）に代表されるメモリ回路に適用することができる。
　なお、トランジスタ２００および容量素子１００として、先の実施の形態で説明したトランジスタ２００および容量素子１００を用いることができる。よって、トランジスタ２００、容量素子１００およびこれらを含む層については、先の実施の形態の記載を参酌することができる。また、図１７に示す半導体装置において、トランジスタ２００および容量素子１００は、図１に示すトランジスタ２００および容量素子１００と同じ構造をしているが、これに限られるものではない。例えば、図１７に示す半導体装置において、図１５または図１６に示す構成を用いてもよく、図１８乃至図２０に示す半導体装置についても同様である。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。また、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、高温における電気特性が良好である。例えば、トランジスタ２００は、１２５℃乃至１５０℃の温度範囲においても良好な電気特性を示す。また、１２５℃乃至１５０℃の温度範囲において、トランジスタ２００は、トランジスタのオン／オフ比が１０桁以上を有する。別言すると、半導体層にシリコンを用いるトランジスタと比較して、トランジスタ２００は、トランジスタ特性の一例であるオン電流、周波数特性などが高温になるほど優れた特性を有する。
　図１７に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続され、配線１００７はトランジスタ３００のゲートと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。また、配線１００３を配線１００１、配線１００２、または配線１００７と電気的に接続する構成にしてもよい。
　図１７に示す半導体装置は、トランジスタ２００のスイッチングによって、容量素子１００の電極の一方に充電された電荷が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。また、トランジスタ２００は、ソース、ゲート（フロントゲート）、ドレインに加え、バックゲートが設けられた素子である。すなわち、４端子素子であるため、ＭＴＪ（Ｍａｇｎｅｔｉｃ　Ｔｕｎｎｅｌ　Ｊｕｎｃｔｉｏｎ）特性を利用したＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、相変化メモリ（Ｐｈａｓｅ−ｃｈａｎｇｅ　ｍｅｍｏｒｙ）などに代表される２端子素子と比較して、入出力の独立制御が簡便に行うことができるといった特徴を有する。また、ＭＲＡＭ、ＲｅＲＡＭ、相変化メモリは、情報の書き換えの際に、原子レベルで構造変化が生じる場合がある。一方で図１７に示す半導体装置は、情報の書き換えの際にトランジスタ及び容量素子を利用した電子のチャージ、またはディスチャージにより動作するため、繰り返し書き換え耐性に優れ、構造変化も少ないといった特徴を有する。
　また、図１７に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。この場合、トランジスタ３００は、当該メモリセルアレイに接続される、センスアンプ、読み出し回路、または駆動回路などとして用いることができる。なお、トランジスタ３００をセンスアンプの一部として用いる場合、配線１００３を配線１００１、配線１００２、または配線１００７と電気的に接続する構成にすることが好ましい。図１７に示す半導体装置をメモリ素子として用いた場合、例えば、駆動電圧が２．５Ｖ、評価環境温度が−４０℃乃至８５℃の範囲において、２００ＭＨｚ以上の動作周波数を実現することができる。
　先の実施の形態に示すように、導電体２４７をトランジスタ２００の下側に配置することで、導電体２４７および導電体２４７に接続される配線の寄生容量を低減することができる。これにより、トランジスタ３００をセンスアンプに用いても、容量素子１００に要求される静電容量を小さくすることができる。よって、容量素子１００を微細化し、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
　ここで、半導体領域３１３の上に絶縁体３１５が配置され、絶縁体３１５の上に導電体３１６が配置される。また、同じ層に形成される各トランジスタ３００は、素子分離絶縁層として機能する絶縁体３１２によって、電気的に分離されている。絶縁体３１２は、後述する絶縁体３２６などと同様の絶縁体を用いることができる。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　基板３１１は、半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　ここで、図１７に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１７に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　また、図１７に示すように半導体装置は、トランジスタ３００と、トランジスタ２００とを、積層して設けている。例えば、トランジスタ３００をシリコン系半導体材料で形成し、トランジスタ２００を酸化物半導体で形成することができる。このように、図１７に示す半導体装置は、シリコン系半導体材料と、酸化物半導体とを、ことなるレイヤーに混載して形成することが可能である。また、図１７に示す半導体装置は、シリコン系半導体材料で用いる製造装置と同様のプロセスで作製することが可能であり、高集積化することも可能である。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、導電体３２８、および導電体３３０が形成されている。導電体３２８、および導電体３３０は、プラグ、または配線として機能する。例えば、図１７に示すように、導電体３２８、および導電体３３０は、配線１００１とトランジスタ３００のソースを接続する配線、配線１００２とトランジスタ３００のドレインを接続する配線、および配線１００７とトランジスタ３００のゲートを接続する配線の少なくとも一として機能させることができる。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１７において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。例えば、図１７に示すように、導電体３５６は、配線１００１とトランジスタ３００のソースを接続する配線、配線１００２とトランジスタ３００のドレインを接続する配線、および配線１００７とトランジスタ３００のゲートを接続する配線の少なくとも一として機能させることができる。
　絶縁体３５４の上に絶縁体３６０が配置され、絶縁体３６０の上に絶縁体３６２が配置され、絶縁体３６２の上に絶縁体３６４が配置され、絶縁体３６４の上に絶縁体２１０が配置される。
　絶縁体３６４には開口が形成されており、当該開口の中に、配線１００３に接続される導電体３６６が配置される。導電体３６６は、導電体２４７の下面に接する。つまり、導電体３６６は、トランジスタ２００のソースおよびドレインの一方と配線１００３を接続する配線として機能する。導電体３６６は、導電体３５６等に用いることができる絶縁体を用いればよい。
　また、トランジスタ３００をセンスアンプの一部として用いる場合、絶縁体３６２および絶縁体３６０を貫通して導電体３６６が導電体３５６と接する構造にしてもよい。つまり、配線１００３と配線１００１、配線１００２、および配線１００７の少なくとも一つが接続される構成にしてもよい。このような構成にすることで、トランジスタ２００とトランジスタ３００を接続する配線の距離を、当該配線をトランジスタ２００の上で引き回した場合と比較して、短くすることができ、当該配線の寄生容量を小さくすることができる。これにより、トランジスタ３００をセンスアンプに用いても、容量素子１００に要求される静電容量を小さくすることができる。よって、容量素子１００を微細化し、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体３６６と接する導電体２４７、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２４７は、トランジスタ２００と電気的に接続するプラグ、または配線としての機能を有する。
　また、容量素子１００の上に、配線層を設けてもよい。図１７に示す半導体装置では、絶縁体２８１を覆って、絶縁体１５０、絶縁体１５４、および絶縁体１５６が順に積層して設けられている。絶縁体１５０、および絶縁体１５４には、容量素子１００の電極の他方に接して導電体２４５が形成されている。導電体２４５の上面に接して、配線１００５に接続される端子として機能する導電体１５３が設けられている。導電体１５３は、絶縁体１５６で覆われている。
　なお、層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。例えば、層間膜として機能する絶縁体は、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体３２０、絶縁体３２２、絶縁体３２６、絶縁体３５２、絶縁体３５４、絶縁体３６２、絶縁体３６４、絶縁体２１２、絶縁体１５０、および絶縁体１５６等は、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、導電体１５３の上または下に設けられる絶縁体の抵抗率が１．０×１０１２Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１２Ωｃｍ以上１．０×１０１４Ωｃｍ以下、より好ましくは１．０×１０１３Ωｃｍ以上５．０×１０１３Ωｃｍ以下であることが好ましい。導電体１５３の上または下に設けられる絶縁体の抵抗率を上記の範囲にすることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、トランジスタ３００、容量素子１００、および導電体１５３等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタ、該トランジスタを有する半導体装置の特性不良や静電破壊を抑制することができ、好ましい。このような絶縁体として、窒化シリコン、または窒化酸化シリコンを用いることができる。例えば、絶縁体２８１の抵抗率を上記の範囲にすればよい。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体３２４、絶縁体３５０、絶縁体３６０、絶縁体２１０、および絶縁体１５４等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体３６６、導電体２４７、導電体２４５、および導電体１５３等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置を微細化または高集積化させることができる。または、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
　なお、図１７において、基板３１１にチャネル領域が形成されるトランジスタ３００を設ける例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１８に示すように、トランジスタ２００の下に酸化物半導体を有するトランジスタ４００を設ける構成にしてもよい。図１８に示す半導体装置は、トランジスタ３００の代わりにトランジスタ４００が設けられること以外は、図１７に示す半導体装置と同様の構成を有する。
　図１８に示す半導体装置は、図１７に示す半導体装置と異なり、基板３１１と絶縁体３５２の間に、絶縁体４１２、絶縁体４１４、絶縁体４１６、絶縁体４２２、絶縁体４８０、絶縁体４８２、および絶縁体４８１と、これらの層の中に形成されるトランジスタ４００と、を有する。ここで、絶縁体４１２は絶縁体２１２と、絶縁体４１４は絶縁体２１４と、絶縁体４１６は絶縁体２１６と、絶縁体４２２は絶縁体２２２と、絶縁体４８０は絶縁体２８０と、絶縁体４８２は絶縁体２８２と、絶縁体４８１は絶縁体２８１と、トランジスタ４００はトランジスタ２００と、それぞれ対応する。
　つまり、トランジスタ４００およびトランジスタ４００を含む層は、上述のトランジスタ２００およびトランジスタ２００を含む層と同様の構成を有する。よって、トランジスタ４００およびトランジスタ４００を含む層の詳細については、上述の記載を参酌することができる。
　なお、絶縁体４８０、絶縁体４８２、および絶縁体４８１に形成された開口に埋め込まれるように、導電体４４５が設けられる。導電体４４５はそれぞれ、配線１００１とトランジスタ４００のソースを接続するプラグ、配線１００２とトランジスタ４００のドレインを接続するプラグ、配線１００７とトランジスタ４００のゲートを接続するプラグ、として機能する。
　導電体４４５は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体４４５は積層構造としてもよい。
　また、導電体４４５を積層構造とする場合、下層の導電体には、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、水または水素などの不純物、および酸素の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体４８０に添加された酸素が導電体４４５に吸収されるのを防ぐことができる。また、絶縁体４８１より上層から水または水素などの不純物が、導電体４４５を通じてトランジスタ４００に混入するのを抑制することができる。
　なお、トランジスタ４００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１８に示すように、過剰酸素を有する絶縁体４８０と、導電体４４５との間に、絶縁体４７６を設けるとよい。ここで、絶縁体４７６は先の実施の形態に示す絶縁体２４１と同様の構成にすればよい。絶縁体４７６を設けることで、絶縁体４８０が有する過剰酸素が、導電体４４５に吸収されることを抑制することができる。また、絶縁体４７６を有することで、不純物である水素が、導電体４４５を介して、トランジスタ４００へ拡散することを抑制することができる。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、半導体装置（記憶装置）の一例を図１９に示す。図１９に示す半導体装置は、図１７で示した半導体装置と同様に、トランジスタ２００、トランジスタ３００、および容量素子１００を有する。ただし、図１９に示す半導体装置は、トランジスタ２００とトランジスタ３００が導電体２４７および導電体３６６の一を介して電気的に接続されている点において、図１７に示す半導体装置と異なる。
　本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ２００の上方に設けられている。容量素子１００、またはトランジスタ３００は、少なくとも一部がトランジスタ２００と重畳することが好ましい。これにより、容量素子１００、トランジスタ２００、およびトランジスタ３００の上面視における占有面積を低減することができるので、本実施の形態に係る半導体装置を微細化または高集積化させることができる。
　なお、トランジスタ２００およびトランジスタ３００として、上記のトランジスタ２００およびトランジスタ３００を用いることができる。よって、トランジスタ２００、トランジスタ３００、およびこれらを含む層については、上記の記載を参酌することができる。
　図１９に示す半導体装置において、配線２００１はトランジスタ３００のソースと電気的に接続され、配線２００２はトランジスタ３００のドレインと電気的に接続されている。また、配線２００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線２００４はトランジスタ２００の第１のゲートと電気的に接続され、配線２００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線２００５は容量素子１００の電極の他方と電気的に接続されている。なお、以下において、トランジスタ３００のゲートと、トランジスタ２００のソースおよびドレインの他方と、容量素子１００の電極の一方と、接続されたノードをノードＦＧと呼ぶ場合がある。
　図１９に示す半導体装置は、トランジスタ２００のスイッチングによって、トランジスタ３００のゲート（ノードＦＧ）の電位が保持可能という特性を有することで、情報の書き込み、保持、読み出しが可能である。また、図１９に示す半導体装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
　図１９に示す半導体装置では、トランジスタ２００のソースおよびドレインの他方と、容量素子１００の電極の一方の下に重なるように、導電体２４７および導電体３６６を配置する。導電体２４７および導電体３６６はノードＦＧの一部として機能し、トランジスタ３００のゲートと、トランジスタ２００のソースおよびドレインの他方と、容量素子１００の電極の一方と、を電気的に接続させることができる。
　また、図１９に示す半導体装置では、トランジスタ２００のソースおよびドレインの他方が、窪んで形成される場合がある。このとき、図１９に示すように、容量素子１００が、トランジスタ２００のソースおよびドレインの他方の窪みを埋め込むように形成される場合がある。
　なお、図１９において、基板３１１にチャネル領域が形成されるトランジスタ３００を設ける例について示したが、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図２０に示すように、トランジスタ２００の下に酸化物半導体を有するトランジスタ４００を設ける構成にしてもよい。図２０に示す半導体装置は、トランジスタ３００の代わりにトランジスタ４００が設けられること以外は、図１９に示す半導体装置と同様の構成を有する。また、トランジスタ４００は、図１８に示す半導体装置と同様の構成を有する。
　また、図１７乃至図２０に示す半導体装置を同一基板上に混合して設けてもよい。例えば、図２１に示すように、図１７に示す半導体装置に対応する半導体装置５００Ａと、図２０に示す半導体装置に対応する半導体装置５００Ｂと、を同一基板上に設ける構成にしてもよい。
　半導体装置５００Ａは、トランジスタ３００Ａ、トランジスタ２００Ａ、および容量素子１００Ａを含む。また、半導体装置５００Ｂは、トランジスタ４００Ｂ、トランジスタ２００Ｂ、および容量素子１００Ｂを含む。ここで、トランジスタ３００Ａは、トランジスタ３００と同様の構成を有する。また、トランジスタ２００Ａおよびトランジスタ２００Ｂは、トランジスタ２００と同様の構成を有する。また、容量素子１００Ａおよび容量素子１００Ｂは、容量素子１００と同様の構成を有する。また、トランジスタ４００Ｂは、トランジスタ４００と同様の構成を有する。よって、これらの構造の詳細は、上述の記載を参酌することができる。
　なお、半導体装置５００Ａでは、図１７に示す配線１００３と配線１００１を接続した構造を示している。
　また、半導体装置５００Ｂでは、配線２００３に接続するプラグをトランジスタ２００Ｂの上に設ける構造を示している。ここで、トランジスタ２００Ｂのソースおよびドレインの一方と接続されるプラグは、上述の導電体４４５と同様の構造にすればよく、さらに絶縁体４７６と同様の絶縁体を設けることが好ましい。このような構成にすることで、容量素子１００Ａおよび容量素子１００Ｂと同じ層に、当該プラグを容易に形成することができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
　本実施の形態では、図２２および図２３を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図２２（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、コントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図２２（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図２２（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図２３に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図２３（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図２３（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（フロントゲートと呼ぶ場合がある）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　ここで、図２３（Ａ）に示すメモリセル１４７１は、図１７および図１８に示す記憶装置に対応している。つまり、トランジスタＭ１はトランジスタ２００に、容量素子ＣＡは容量素子１００に、配線ＢＩＬは配線１００３に、配線ＷＯＬは配線１００４に、配線ＢＧＬは配線１００６に、配線ＣＡＬは配線１００５に対応している。なお、図１７および図１８に記載のトランジスタ３００は、図２２（Ｂ）に示す記憶装置１４００の周辺回路１４１１に設けられるトランジスタに対応する。例えば、図１７および図１８に記載のトランジスタ３００は、周辺回路１４１１に含まれるセンスアンプを構成する。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図２３（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２３（Ｃ）に示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図２３（Ｄ）乃至（Ｈ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図２３（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、フロントゲート（単にゲートと呼ぶ場合がある）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　ここで、図２３（Ｄ）に示すメモリセル１４７４は、図１９および図２０に示す記憶装置に対応している。つまり、トランジスタＭ２はトランジスタ２００に、容量素子ＣＢは容量素子１００に、トランジスタＭ３はトランジスタ３００に、配線ＷＢＬは配線２００３に、配線ＷＯＬは配線２００４に、配線ＢＧＬは配線２００６に、配線ＣＡＬは配線２００５に、配線ＲＢＬは配線２００２に、配線ＳＬは配線２００１に対応している。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図２３（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２３（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図２３（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２、Ｍ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図２３（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図２３（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至Ｍ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、ＲＷＬ、ＷＷＬ、ＢＧＬ、およびＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、Ｍ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至Ｍ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、Ｍ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、およびメモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図２４を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２４（Ａ）に示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２４（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの演算を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２５にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図２５（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２５（Ｂ）はＳＤカードの外観の模式図であり、図２５（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２５（Ｄ）はＳＳＤの外観の模式図であり、図２５（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図２６に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵまたはチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型またはノート型の情報端末用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、電子ブックリーダー、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係るＧＰＵまたはチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２６に、電子機器の例を示す。
［情報端末］
　図２６（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。
　情報端末５１００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５１０２に表示するアプリケーション、表示部５１０２に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５１０２に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
　図２６（Ｂ）には、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。
　ノート型情報端末５２００は、先述した情報端末５１００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、ノート型情報端末５２００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図２６（Ａ）、図２６（Ｂ）に図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
［ゲーム機］
　図２６（Ｃ）は、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに先の実施の形態に示すチップを組み込むことができる。
　また、図２６（Ｄ）は、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
　携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のゲーム機を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５３００に本発明の一態様のＧＰＵまたはチップを適用することによって、人工知能を有する携帯ゲーム機５３００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５３００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、ゲーム中のイベントが発生するタイミング、ゲーム上に登場する人物の言動、等をゲームのプログラムに限定されずに変化させて表現することが可能となる。
　また、携帯ゲーム機５３００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図２６（Ｃ）、図２６（Ｄ）では、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のＧＰＵまたはチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［大型コンピュータ］
　本発明の一態様のＧＰＵまたはチップは、大型コンピュータに適用することができる。
　図２６（Ｅ）は、大型コンピュータの一例である、スーパーコンピュータ５５００を示す図である。図２６（Ｆ）は、スーパーコンピュータ５５００が有するラックマウント型の計算機５５０２を示す図である。
　スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に上記実施の形態で説明したＧＰＵまたはチップを搭載することができる。
　スーパーコンピュータ５５００は、主に科学技術計算に利用される大型コンピュータである。科学技術計算では、膨大な演算を高速に処理する必要があるため、消費電力が高く、チップの発熱が大きい。スーパーコンピュータ５５００に本発明の一態様のＧＰＵまたはチップを適用することによって、低消費電力のスーパーコンピュータを実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、およびモジュールへの影響を少なくすることができる。
　図２６（Ｅ）、図２６（Ｆ）では、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータはこれに限定されない。本発明の一態様のＧＰＵまたはチップを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
［移動体］
　本発明の一態様のＧＰＵまたはチップは、移動体である自動車、および自動車の運転席周辺に適用することができる。
　図２６（Ｇ）は、移動体の一例である自動車の室内におけるフロントガラス周辺を示す図である。図２６（Ｇ）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車に設けられた撮像装置（図示しない）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵまたはチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［電化製品］
　図２６（Ｈ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
　１００：容量素子、１００ａ：容量素子、１００Ａ：容量素子、１００ｂ：容量素子、１００Ｂ：容量素子、１１０：導電体、１１０Ａ：導電膜、１２０：導電体、１２０Ａ：導電膜、１３０：絶縁体、１３０Ａ：絶縁膜、１５０：絶縁体、１５２：導電体、１５３：導電体、１５４：絶縁体、１５６：絶縁体、２００：トランジスタ、２００ａ：トランジスタ、２００Ａ：トランジスタ、２００ｂ：トランジスタ、２００Ｂ：トランジスタ、２０５：導電体、２０５ａ：導電体、２０５ｂ：導電体、２０５ｃ：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１４ａ：絶縁体、２１４ｂ：絶縁体、２１６：絶縁体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０Ａ：酸化膜、２３０ｂ：酸化物、２３０Ｂ：酸化膜、２３０ｃ：酸化物、２３０Ｃ：酸化膜、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３２：領域、２３２ａ：領域、２３２ｂ：領域、２３４：領域、２４１：絶縁体、２４２：導電体、２４２ａ：導電体、２４２Ａ：導電膜、２４２ｂ：導電体、２４２Ｂ：導電体層、２４５：導電体、２４７：導電体、２４７ａ：導電体、２４７ｂ：導電体、２４７ｃ：導電体、２４９：領域、２４９ａ：領域、２４９ｂ：領域、２５０：絶縁体、２５０Ａ：絶縁膜、２５６：絶縁体、２６０：導電体、２６０ａ：導電体、２６０Ａ：導電膜、２６０ｂ：導電体、２６０Ｂ：導電膜、２８０：絶縁体、２８１：絶縁体、２８２：絶縁体、２８８：充填剤、２９０：開口、２９２：導電体

Claims (16)

  1. 　トランジスタと、容量素子と、電極と、層間膜と、を有し、
    　前記トランジスタは、半導体層と、ゲートと、ソースと、ドレインと、を有し、
    　前記トランジスタおよび前記容量素子は、前記層間膜に埋め込まれて配置され、
    　前記ソース、および前記ドレインの一方は、前記半導体層よりも下方において、前記電極と接し、
    　前記ソース、および前記ドレインの他方は、前記半導体層よりも上方において、前記容量素子の電極の一方と接する、半導体装置。
  2. 　請求項１において、
    　前記層間膜は、前記ソース、および前記ドレインの他方に達する開口が設けられ、
    　前記容量素子の電極の一方は、前記開口の側面および底面に沿って配置される、半導体装置。
  3. 　請求項２において、
    　前記容量素子の電極の一方と、前記層間膜の間に絶縁体が設けられる半導体装置。
  4. 　請求項１乃至請求項３のいずれか一項において、
    　前記半導体層は、酸化物半導体である半導体装置。
  5. 　第１のトランジスタと、容量素子と、を有し、
    　前記第１のトランジスタは、
    　第１乃至第４の導電体と、第１乃至第４の絶縁体と、第１および第２の酸化物と、を有し、
    　前記第１の導電体上に、前記第１の絶縁体が配置され、
    　前記第１の絶縁体上に、前記第１の酸化物が配置され、
    　前記第１の絶縁体および前記第１の酸化物に、前記第１の導電体に達する第１の開口が設けられ、
    　前記第１の酸化物上に、お互いに離間して設けられた前記第２の導電体および前記第３の導電体が配置され、
    　前記第２の導電体の少なくとも一部は、前記第１の開口と重なり、前記第１の導電体の上面に接し、
    　前記第１の酸化物上に、少なくとも一部が前記第２の導電体と前記第３の導電体の間の領域と重なるように、前記第２の酸化物が配置され、
    　前記第２の酸化物上に、前記第２の絶縁体が配置され、
    　前記第２の絶縁体上に、前記第４の導電体が配置され、
    　前記第１の絶縁体、前記第２の導電体、および前記第３の導電体の上に、前記第３の絶縁体が配置され、
    　前記第３の絶縁体の上面、前記第２の酸化物の上面、前記第２の絶縁体の上面、および前記第４の導電体の上面に接して、前記第４の絶縁体が配置され、
    　前記第３の絶縁体および前記第４の絶縁体に、前記第３の導電体に達する第２の開口が設けられ、
    　前記容量素子は、
    　第５および第６の導電体と、第５の絶縁体と、を有し、
    　前記第２の開口で、前記第３の導電体の上面に接して、前記第５の導電体が配置され、
    　前記第５の導電体、および前記第４の絶縁体の上に、前記第５の絶縁体が配置され、
    　前記第５の絶縁体の上に前記第６の導電体が配置される、半導体装置。
  6. 　請求項５において、
    　さらに、前記第５の導電体と前記第３の絶縁体の間に、第６の絶縁体と、を有する半導体装置。
  7. 　請求項６において、
    　前記第６の絶縁体は、前記第３の絶縁体より、水素の透過性が低い半導体装置。
  8. 　請求項５乃至請求項７のいずれか一項において、
    　上面視において、前記第５の導電体のチャネル幅方向の長さは、前記第１の酸化物のチャネル幅方向の長さより短い、半導体装置。
  9. 　請求項５乃至請求項８のいずれか一項において、
    　前記第５の導電体の上面の一部の高さは、前記第４の絶縁体の上面の高さと概略一致する、半導体装置。
  10. 　請求項５乃至請求項９のいずれか一項において、
    　さらに、前記第１の絶縁体の下に、前記第４の導電体と少なくとも一部が重なるように配置された、第７の導電体と、を有する半導体装置。
  11. 　請求項５乃至請求項１０のいずれか一項において、
    　前記第３の導電体は、前記第１の開口で前記第１の酸化物の側面と接する半導体装置。
  12. 　請求項５乃至請求項１１のいずれか一項において、
    　さらに、前記第２の導電体、および前記第３の導電体と、前記第３の絶縁体と、の間に配置された、第７の絶縁体と、を有する半導体装置。
  13. 　請求項５乃至請求項１２のいずれか一項において、
    　前記第１の酸化物、および前記第２の酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する半導体装置。
  14. 　請求項５乃至請求項１３のいずれか一項において、
    　さらに、前記第１の導電体の下に第２のトランジスタが設けられ、
    　前記第２のトランジスタのソースまたはドレインは、前記第１の導電体と電気的に接続される、半導体装置。
  15. 　請求項１４において、
    　前記第２のトランジスタは、シリコン基板に形成される半導体装置。
  16. 　請求項１４において、
    　前記第２のトランジスタは、第３の酸化物を有する半導体装置。
PCT/IB2019/055013 2018-06-29 2019-06-17 半導体装置、および半導体装置の作製方法 Ceased WO2020003047A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020526714A JP7264894B2 (ja) 2018-06-29 2019-06-17 半導体装置
KR1020217001128A KR102926648B1 (ko) 2018-06-29 2019-06-17 반도체 장치 및 반도체 장치의 제작 방법
US17/253,239 US11495601B2 (en) 2018-06-29 2019-06-17 Semiconductor device and manufacturing method of semiconductor device
CN201980044262.9A CN112368846B (zh) 2018-06-29 2019-06-17 半导体装置及半导体装置的制造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-124870 2018-06-29
JP2018124870 2018-06-29

Publications (1)

Publication Number Publication Date
WO2020003047A1 true WO2020003047A1 (ja) 2020-01-02

Family

ID=68986109

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/IB2019/055013 Ceased WO2020003047A1 (ja) 2018-06-29 2019-06-17 半導体装置、および半導体装置の作製方法

Country Status (5)

Country Link
US (1) US11495601B2 (ja)
JP (1) JP7264894B2 (ja)
KR (1) KR102926648B1 (ja)
CN (1) CN112368846B (ja)
WO (1) WO2020003047A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023037592A (ja) * 2021-09-03 2023-03-15 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ、その製造方法およびそれを含む表示装置
WO2025163452A1 (ja) * 2024-01-31 2025-08-07 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (239)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US10858737B2 (en) 2014-07-28 2020-12-08 Asm Ip Holding B.V. Showerhead assembly and components thereof
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10343920B2 (en) 2016-03-18 2019-07-09 Asm Ip Holding B.V. Aligned carbon nanotubes
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
TWI815813B (zh) 2017-08-04 2023-09-21 荷蘭商Ａｓｍ智慧財產控股公司 用於分配反應腔內氣體的噴頭總成
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
JP7206265B2 (ja) 2017-11-27 2023-01-17 エーエスエム アイピー ホールディング ビー．ブイ． クリーン・ミニエンバイロメントを備える装置
CN111316417B (zh) 2017-11-27 2023-12-22 阿斯莫Ip控股公司 与批式炉偕同使用的用于储存晶圆匣的储存装置
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
JP7124098B2 (ja) 2018-02-14 2022-08-23 エーエスエム・アイピー・ホールディング・ベー・フェー 周期的堆積プロセスにより基材上にルテニウム含有膜を堆積させる方法
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US10731249B2 (en) 2018-02-15 2020-08-04 Asm Ip Holding B.V. Method of forming a transition metal containing film on a substrate by a cyclical deposition process, a method for supplying a transition metal halide compound to a reaction chamber, and related vapor deposition apparatus
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
KR102600229B1 (ko) 2018-04-09 2023-11-10 에이에스엠 아이피 홀딩 비.브이. 기판 지지 장치, 이를 포함하는 기판 처리 장치 및 기판 처리 방법
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
US12272527B2 (en) 2018-05-09 2025-04-08 Asm Ip Holding B.V. Apparatus for use with hydrogen radicals and method of using same
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
US11499222B2 (en) 2018-06-27 2022-11-15 Asm Ip Holding B.V. Cyclic deposition methods for forming metal-containing material and films and structures including the metal-containing material
KR20250134000A (ko) 2018-06-27 2025-09-09 에이에스엠 아이피 홀딩 비.브이. 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 필름 및 구조체
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
CN110970344B (zh) 2018-10-01 2024-10-25 Asmip控股有限公司 衬底保持设备、包含所述设备的系统及其使用方法
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
US12378665B2 (en) 2018-10-26 2025-08-05 Asm Ip Holding B.V. High temperature coatings for a preclean and etch apparatus and related methods
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR102748291B1 (ko) 2018-11-02 2024-12-31 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
JP7504584B2 (ja) 2018-12-14 2024-06-24 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化ガリウムの選択的堆積を用いてデバイス構造体を形成する方法及びそのためのシステム
TWI819180B (zh) 2019-01-17 2023-10-21 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
TWI845607B (zh) 2019-02-20 2024-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
KR102638425B1 (ko) 2019-02-20 2024-02-21 에이에스엠 아이피 홀딩 비.브이. 기판 표면 내에 형성된 오목부를 충진하기 위한 방법 및 장치
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR102858005B1 (ko) 2019-03-08 2025-09-09 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR102762833B1 (ko) 2019-03-08 2025-02-04 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR102809999B1 (ko) 2019-04-01 2025-05-19 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR102929471B1 (ko) 2019-05-07 2026-02-20 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR102929472B1 (ko) 2019-05-10 2026-02-20 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP7612342B2 (ja) 2019-05-16 2025-01-14 エーエスエム・アイピー・ホールディング・ベー・フェー ウェハボートハンドリング装置、縦型バッチ炉および方法
JP7598201B2 (ja) 2019-05-16 2024-12-11 エーエスエム・アイピー・ホールディング・ベー・フェー ウェハボートハンドリング装置、縦型バッチ炉および方法
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
KR20200141003A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 가스 감지기를 포함하는 기상 반응기 시스템
KR102918757B1 (ko) 2019-06-10 2026-01-28 에이에스엠 아이피 홀딩 비.브이. 석영 에피택셜 챔버를 세정하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
KR102911421B1 (ko) 2019-07-03 2026-01-12 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646B (zh) 2019-07-10 2026-02-10 Asmip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR102895115B1 (ko) 2019-07-16 2025-12-03 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR102955799B1 (ko) 2019-07-17 2026-04-21 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
KR102860110B1 (ko) 2019-07-17 2025-09-16 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
KR102903090B1 (ko) 2019-07-19 2025-12-19 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
TWI851767B (zh) 2019-07-29 2024-08-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於利用n型摻雜物及/或替代摻雜物選擇性沉積以達成高摻雜物併入之方法
CN112309899B (zh) 2019-07-30 2025-11-14 Asmip私人控股有限公司 基板处理设备
CN112309900B (zh) 2019-07-30 2025-11-04 Asmip私人控股有限公司 基板处理设备
KR20210015655A (ko) 2019-07-30 2021-02-10 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 방법
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US12622218B2 (en) 2019-07-31 2026-05-05 Asm Ip Holding B.V. Cassette lid opening device
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
CN112323048B (zh) 2019-08-05 2024-02-09 Asm Ip私人控股有限公司 用于化学源容器的液位传感器
KR20210018761A (ko) 2019-08-09 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 냉각 장치를 포함한 히터 어셈블리 및 이를 사용하는 방법
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
JP7810514B2 (ja) 2019-08-21 2026-02-03 エーエスエム・アイピー・ホールディング・ベー・フェー 成膜原料混合ガス生成装置及び成膜装置
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR102928101B1 (ko) 2019-08-23 2026-02-13 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
CN112442674A (zh) 2019-09-03 2021-03-05 Asm Ip私人控股有限公司 用于沉积硫族化物膜的方法和设备以及包括膜的结构
KR102806450B1 (ko) 2019-09-04 2025-05-12 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR102733104B1 (ko) 2019-09-05 2024-11-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US12469693B2 (en) 2019-09-17 2025-11-11 Asm Ip Holding B.V. Method of forming a carbon-containing layer and structure including the layer
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
KR102948143B1 (ko) 2019-10-08 2026-04-07 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
US12428726B2 (en) 2019-10-08 2025-09-30 Asm Ip Holding B.V. Gas injection system and reactor system including same
TWI846966B (zh) 2019-10-10 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR102845724B1 (ko) 2019-10-21 2025-08-13 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
US11996292B2 (en) 2019-10-25 2024-05-28 Asm Ip Holding B.V. Methods for filling a gap feature on a substrate surface and related semiconductor structures
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR102890638B1 (ko) 2019-11-05 2025-11-25 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR102861314B1 (ko) 2019-11-20 2025-09-17 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
KR20210065848A (ko) 2019-11-26 2021-06-04 에이에스엠 아이피 홀딩 비.브이. 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법
CN112951697B (zh) 2019-11-26 2025-07-29 Asmip私人控股有限公司 基板处理设备
CN120998766A (zh) 2019-11-29 2025-11-21 Asm Ip私人控股有限公司 基板处理设备
CN120432376A (zh) 2019-11-29 2025-08-05 Asm Ip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
JP7703317B2 (ja) 2019-12-17 2025-07-07 エーエスエム・アイピー・ホールディング・ベー・フェー 窒化バナジウム層および窒化バナジウム層を含む構造体を形成する方法
KR102943768B1 (ko) 2019-12-19 2026-03-26 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
TWI887322B (zh) 2020-01-06 2025-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 反應器系統、抬升銷、及處理方法
TWI901623B (zh) 2020-01-06 2025-10-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氣體供應總成以及閥板總成
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102882467B1 (ko) 2020-01-16 2025-11-05 에이에스엠 아이피 홀딩 비.브이. 고 종횡비 피처를 형성하는 방법
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TWI889744B (zh) 2020-01-29 2025-07-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 污染物捕集系統、及擋板堆疊
TWI871421B (zh) 2020-02-03 2025-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 包括釩或銦層的裝置、結構及其形成方法、系統
KR20210100010A (ko) 2020-02-04 2021-08-13 에이에스엠 아이피 홀딩 비.브이. 대형 물품의 투과율 측정을 위한 방법 및 장치
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
KR20210103953A (ko) 2020-02-13 2021-08-24 에이에스엠 아이피 홀딩 비.브이. 가스 분배 어셈블리 및 이를 사용하는 방법
KR102916725B1 (ko) 2020-02-13 2026-01-23 에이에스엠 아이피 홀딩 비.브이. 수광 장치를 포함하는 기판 처리 장치 및 수광 장치의 교정 방법
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TWI895326B (zh) 2020-02-28 2025-09-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 專用於零件清潔的系統
TWI914330B (zh) 2020-03-04 2026-02-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 反應器系統、及對準夾具
KR20210116249A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 록아웃 태그아웃 어셈블리 및 시스템 그리고 이의 사용 방법
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
CN113394086A (zh) 2020-03-12 2021-09-14 Asm Ip私人控股有限公司 用于制造具有目标拓扑轮廓的层结构的方法
US12173404B2 (en) 2020-03-17 2024-12-24 Asm Ip Holding B.V. Method of depositing epitaxial material, structure formed using the method, and system for performing the method
KR102755229B1 (ko) 2020-04-02 2025-01-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TWI887376B (zh) 2020-04-03 2025-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 半導體裝置的製造方法
TWI888525B (zh) 2020-04-08 2025-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
KR20210127620A (ko) 2020-04-13 2021-10-22 에이에스엠 아이피 홀딩 비.브이. 질소 함유 탄소 막을 형성하는 방법 및 이를 수행하기 위한 시스템
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR102901748B1 (ko) 2020-04-21 2025-12-17 에이에스엠 아이피 홀딩 비.브이. 기판을 처리하기 위한 방법
KR102866804B1 (ko) 2020-04-24 2025-09-30 에이에스엠 아이피 홀딩 비.브이. 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리
KR102934380B1 (ko) 2020-04-24 2026-03-05 에이에스엠 아이피 홀딩 비.브이. 바나듐 보라이드 및 바나듐 포스파이드 층을 포함한 구조체를 형성하는 방법
US11898243B2 (en) 2020-04-24 2024-02-13 Asm Ip Holding B.V. Method of forming vanadium nitride-containing layer
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210132612A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 화합물들을 안정화하기 위한 방법들 및 장치
KR102783898B1 (ko) 2020-04-29 2025-03-18 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
JP7726664B2 (ja) 2020-05-04 2025-08-20 エーエスエム・アイピー・ホールディング・ベー・フェー 基板を処理するための基板処理システム
JP7736446B2 (ja) 2020-05-07 2025-09-09 エーエスエム・アイピー・ホールディング・ベー・フェー 同調回路を備える反応器システム
KR20210137395A (ko) 2020-05-07 2021-11-17 에이에스엠 아이피 홀딩 비.브이. 불소계 라디칼을 이용하여 반응 챔버의 인시츄 식각을 수행하기 위한 장치 및 방법
KR102788543B1 (ko) 2020-05-13 2025-03-27 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TWI915365B (zh) 2020-05-15 2026-02-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
TWI911214B (zh) 2020-05-19 2026-01-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備
KR102795476B1 (ko) 2020-05-21 2025-04-11 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR20210145079A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 기판을 처리하기 위한 플랜지 및 장치
TWI873343B (zh) 2020-05-22 2025-02-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基材上形成薄膜之反應系統
KR20210146802A (ko) 2020-05-26 2021-12-06 에이에스엠 아이피 홀딩 비.브이. 붕소 및 갈륨을 함유한 실리콘 게르마늄 층을 증착하는 방법
TWI876048B (zh) 2020-05-29 2025-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
KR20210156219A (ko) 2020-06-16 2021-12-24 에이에스엠 아이피 홀딩 비.브이. 붕소를 함유한 실리콘 게르마늄 층을 증착하는 방법
TWI908816B (zh) 2020-06-24 2025-12-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TWI873359B (zh) 2020-06-30 2025-02-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202202649A (zh) 2020-07-08 2022-01-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TWI864307B (zh) 2020-07-17 2024-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於光微影之結構、方法與系統
TWI878570B (zh) 2020-07-20 2025-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
KR20220011092A (ko) 2020-07-20 2022-01-27 에이에스엠 아이피 홀딩 비.브이. 전이 금속층을 포함하는 구조체를 형성하기 위한 방법 및 시스템
US12322591B2 (en) 2020-07-27 2025-06-03 Asm Ip Holding B.V. Thin film deposition process
TW202605918A (zh) 2020-08-11 2026-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 閘極堆疊
KR102915124B1 (ko) 2020-08-14 2026-01-19 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
TWI911263B (zh) 2020-08-25 2026-01-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 清潔基板的方法、選擇性沉積的方法、及反應器系統
US11725280B2 (en) 2020-08-26 2023-08-15 Asm Ip Holding B.V. Method for forming metal silicon oxide and metal silicon oxynitride layers
TWI911265B (zh) 2020-08-27 2026-01-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成圖案化結構的方法、操控機械特性的方法、及裝置結構
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
KR20220036866A (ko) 2020-09-16 2022-03-23 에이에스엠 아이피 홀딩 비.브이. 실리콘 산화물 증착 방법
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
TWI889903B (zh) 2020-09-25 2025-07-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114388427A (zh) 2020-10-06 2022-04-22 Asm Ip私人控股有限公司 用于在特征的侧壁上形成氮化硅的方法和系统
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
KR102855834B1 (ko) 2020-10-14 2025-09-04 에이에스엠 아이피 홀딩 비.브이. 단차형 구조 상에 재료를 증착하는 방법
KR102873665B1 (ko) 2020-10-15 2025-10-17 에이에스엠 아이피 홀딩 비.브이. 반도체 소자의 제조 방법, 및 ether-cat을 사용하는 기판 처리 장치
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202229620A (zh) 2020-11-12 2022-08-01 特文特大學 沉積系統、用於控制反應條件之方法、沉積方法
TW202229795A (zh) 2020-11-23 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具注入器之基板處理設備
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充間隙之方法與相關之系統及裝置
KR20220076343A (ko) 2020-11-30 2022-06-08 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치의 반응 챔버 내에 배열되도록 구성된 인젝터
KR20220077875A (ko) 2020-12-02 2022-06-09 에이에스엠 아이피 홀딩 비.브이. 샤워헤드 어셈블리용 세정 고정구
US12255053B2 (en) 2020-12-10 2025-03-18 Asm Ip Holding B.V. Methods and systems for depositing a layer
US12159788B2 (en) 2020-12-14 2024-12-03 Asm Ip Holding B.V. Method of forming structures for threshold voltage control
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202232639A (zh) 2020-12-18 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具有可旋轉台的晶圓處理設備
TW202226899A (zh) 2020-12-22 2022-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 具匹配器的電漿處理裝置
KR20220090435A (ko) 2020-12-22 2022-06-29 에이에스엠 아이피 홀딩 비.브이. 전구체 캡슐, 용기 및 방법
KR20220090438A (ko) 2020-12-22 2022-06-29 에이에스엠 아이피 홀딩 비.브이. 전이금속 증착 방법
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate
USD1099184S1 (en) 2021-11-29 2025-10-21 Asm Ip Holding B.V. Weighted lift pin
USD1060598S1 (en) 2021-12-03 2025-02-04 Asm Ip Holding B.V. Split showerhead cover
TWI831618B (zh) * 2023-02-21 2024-02-01 瑞昱半導體股份有限公司 共源極電晶體裝置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6476432B1 (en) * 2000-03-23 2002-11-05 Micron Technology, Inc. Structures and methods for enhancing capacitors in integrated circuits
JP2006261178A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 有機強誘電体メモリ及びその製造方法
JP2007525829A (ja) * 2003-12-22 2007-09-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 不揮発性強誘電体メモリ装置の製造方法及びその方法によって得られるメモリ装置
JP2015084418A (ja) * 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP2015109433A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置
JP2015109425A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP2016110688A (ja) * 2014-12-01 2016-06-20 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
JP2016149174A (ja) * 2014-12-10 2016-08-18 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP2017028282A (ja) * 2015-07-21 2017-02-02 株式会社半導体エネルギー研究所 半導体装置の作製方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7170176B2 (en) 2003-11-04 2007-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2010047217A1 (en) 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101781336B1 (ko) 2009-12-25 2017-09-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2012017843A1 (en) 2010-08-06 2012-02-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit
JP6231735B2 (ja) 2011-06-01 2017-11-15 株式会社半導体エネルギー研究所 半導体装置
SG11201604650SA (en) * 2013-12-26 2016-07-28 Semiconductor Energy Lab Semiconductor device
JP2015149414A (ja) 2014-02-06 2015-08-20 株式会社東芝 半導体装置及び撮像装置
US9443872B2 (en) 2014-03-07 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
SG10201912585TA (en) 2014-05-30 2020-02-27 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
TWI699897B (zh) * 2014-11-21 2020-07-21 日商半導體能源研究所股份有限公司 半導體裝置
JP2016154225A (ja) * 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6705810B2 (ja) * 2015-04-13 2020-06-03 株式会社半導体エネルギー研究所 半導体装置
US10424671B2 (en) 2015-07-29 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
US9825177B2 (en) * 2015-07-30 2017-11-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of a semiconductor device using multiple etching mask
JP6584196B2 (ja) * 2015-07-31 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US9905657B2 (en) 2016-01-20 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6476432B1 (en) * 2000-03-23 2002-11-05 Micron Technology, Inc. Structures and methods for enhancing capacitors in integrated circuits
JP2007525829A (ja) * 2003-12-22 2007-09-06 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 不揮発性強誘電体メモリ装置の製造方法及びその方法によって得られるメモリ装置
JP2006261178A (ja) * 2005-03-15 2006-09-28 Seiko Epson Corp 有機強誘電体メモリ及びその製造方法
JP2015084418A (ja) * 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP2015109433A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置
JP2015109425A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置および半導体装置の作製方法
JP2016110688A (ja) * 2014-12-01 2016-06-20 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
JP2016149174A (ja) * 2014-12-10 2016-08-18 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
JP2017028282A (ja) * 2015-07-21 2017-02-02 株式会社半導体エネルギー研究所 半導体装置の作製方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023037592A (ja) * 2021-09-03 2023-03-15 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ、その製造方法およびそれを含む表示装置
JP7465922B2 (ja) 2021-09-03 2024-04-11 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ、その製造方法およびそれを含む表示装置
US12568649B2 (en) 2021-09-03 2026-03-03 Lg Display Co., Ltd. Thin film transistor, fabricating method thereof and display device comprising the same
WO2025163452A1 (ja) * 2024-01-31 2025-08-07 株式会社半導体エネルギー研究所 半導体装置

Also Published As

Publication number Publication date
US20210273109A1 (en) 2021-09-02
CN112368846A (zh) 2021-02-12
JPWO2020003047A1 (ja) 2021-08-02
CN112368846B (zh) 2025-07-04
KR102926648B1 (ko) 2026-02-11
US11495601B2 (en) 2022-11-08
KR20210027367A (ko) 2021-03-10
JP7264894B2 (ja) 2023-04-25

Similar Documents

Publication Publication Date Title
JP7264894B2 (ja) 半導体装置
JP7581215B2 (ja) 半導体装置
JP7732011B2 (ja) 半導体装置
US12490475B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP7371201B2 (ja) 半導体装置
WO2020008304A1 (ja) 半導体装置、および半導体装置の作製方法
WO2020021383A1 (ja) 半導体装置
US12278291B2 (en) Thin film transistor array having a stacked multi-layer metal oxide channel formation region
JP7235418B2 (ja) 半導体装置の作製方法
JP7705378B2 (ja) 半導体装置の作製方法
WO2020049396A1 (ja) 半導体装置、および半導体装置の作製方法
US11417773B2 (en) Semiconductor device and method for manufacturing semiconductor device
WO2020075022A1 (ja) トランジスタ、半導体装置、および電子機器
US11929416B2 (en) Semiconductor device and method for manufacturing semiconductor device
CN111615743A (zh) 半导体装置及半导体装置的制造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19826217

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020526714

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 20217001128

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 19826217

Country of ref document: EP

Kind code of ref document: A1

WWG Wipo information: grant in national office

Ref document number: 201980044262.9

Country of ref document: CN