WO2019012866A1 - シリコンウェーハの製造方法 - Google Patents

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奉均 高
小野　敏昭
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Definitions

  • the present invention relates to a method of manufacturing a silicon wafer to be a substrate material of a semiconductor device, and in particular, to manufacture of a silicon wafer suitable as a substrate material of high stacking type semiconductor devices such as three dimensional NAND flash memory (hereinafter referred to as "3D NAND"). It relates to the method.
  • 3D NAND three dimensional NAND flash memory
  • 3D NAND is a NAND memory in which memory cell arrays are stacked in the vertical direction, and a very large storage capacity of 512 Gbits (64 GB) per single die can be realized by setting the number of layers (number of layers of word lines) to, for example, 64 layers. is there. Also, high performance is achieved not only by increasing the capacity but also by improving the writing speed and saving power by raising the density in the height direction instead of increasing the density in the planar direction as in the conventional planar NAND memory. Flash memory can be provided.
  • films of various materials such as an oxide film, a nitride film, and a metal film are laminated on a silicon wafer to form a device structure.
  • a laminated film has different film stress depending on film properties and process conditions, and the film stress of the laminated film causes warpage in the silicon wafer.
  • the number of laminated films is geometrically increased accordingly, and the film stress is also greatly increased in proportion to that and silicon is increased. Warpage of the wafer is also greatly increased.
  • problems such as incapability of processing in subsequent processes such as film formation, processing, and inspection occur.
  • Patent Document 1 suppresses the warpage of a silicon substrate to a predetermined value or less without relying on a manufacturing apparatus and using a process of a special interlayer film.
  • a method of manufacturing possible semiconductor devices is described.
  • the thickness of the silicon substrate is T ( ⁇ m)
  • the diameter is D (inch)
  • the number of wiring layers is n.
  • the semiconductor device is manufactured using a silicon substrate having a thickness satisfying the following conditions.
  • Patent Documents 2 and 3 describe a method of manufacturing an epitaxial silicon wafer having a high degree of flatness by forming an epitaxial layer on the surface of a silicon wafer for epitaxial growth to which a bowl-like warpage having a concave center portion is given. It is done.
  • JP-A-9-266206 JP 2008-140856 A Unexamined-Japanese-Patent No. 2010-34461
  • the method of manufacturing a semiconductor device described in Patent Document 1 is based on the premise that the film stress of the wiring layer does not change, and the process dependency is ignored. In fact, since the film stress fluctuates depending on the process conditions, the amount of warpage can not be evaluated simply by the number of wiring layers, and application is difficult.
  • the number of wiring layers is set to 500 in a 12-inch silicon wafer, according to the above equation, it is sufficient to satisfy the thickness T ⁇ 777.1 ⁇ m of the silicon wafer. This is the standard thickness of a 12-inch wafer. It is clear that the effect of suppressing the warpage can not be expected, almost the same as 775 ⁇ m.
  • Specifications such as the thickness of the silicon wafer are specified in advance regardless of the amount of warpage and the shape of warpage. Therefore, even if warpage of the silicon wafer occurs during the device process, there is no basis for changing the specification of the silicon wafer, and it has not been possible to cope with the warpage of the wafer.
  • the thicker the silicon wafer the harder it is to warp, so it is also conceivable to use a very thick silicon wafer which hardly warps under any conditions.
  • the thicker the silicon wafer the smaller the number of wafers obtained from a single silicon single crystal ingot and the worse the manufacturing yield, and the handling problems due to the increase in the weight of the wafer. Problems occur. Therefore, it is desirable to provide a silicon wafer as thin as possible while reducing the amount of warpage to some extent.
  • the object of the present invention is to reduce the warpage of the wafer which occurs during the manufacturing process of semiconductor devices such as 3D NAND, and silicon which can carry out the subsequent process having a problem due to the large warpage of the wafer without problems. To provide a wafer and a method of manufacturing the same.
  • the manufacturing method of the silicon wafer by the present invention is a device process from the relation of the curvature amount and thickness of a silicon wafer which arise by giving identical film stress to a plurality of silicon wafers from which thickness differs mutually.
  • a target thickness of the silicon wafer necessary to secure an amount of warpage improvement of a silicon wafer warped inward is obtained, and a silicon single crystal ingot is processed to manufacture a silicon wafer having the target thickness.
  • the present invention it is possible to know how and when the thickness of a silicon wafer to which the same film stress is applied is warped, thereby improving the amount of warpage when the thickness of the wafer is increased. You can know what to do. Therefore, it is possible to actually secure the warpage improvement amount of the wafer set in advance in consideration of the warpage of the wafer generated during the device process, and the subsequent processes which could not be implemented so far due to the large warpage of the wafer. It becomes possible to carry out without problems.
  • the amount of warpage of the wafer varies depending on the type of film stress (tensile stress or compressive stress) and actual process conditions, it can not be simply calculated from the number of wiring layers. How much improvement in the amount of warpage of the wafer is desired depends on the actual amount of warpage of the wafer generated during the device process and the tolerance of the amount of warpage of the wafer in each process. In addition, it is not realistic to use a very thick wafer to suppress the warpage of the wafer, and it is impossible to completely suppress the warpage of the wafer only by controlling the thickness of the wafer. In order to sufficiently reduce the warpage of the wafer, various warpage measures are required, and the thickness control of the wafer is only one of the warpage measures. Therefore, it is only necessary to relieve the warp by, for example, 10% by controlling the thickness of the wafer, and the present invention is effective as a method for solving the problem of the warp of the wafer generated during the device process.
  • the relation between the amount of improvement in warpage of a silicon wafer warped during a device process and the target thickness of the silicon wafer is obtained from the relation between the amount of warpage and thickness of the silicon wafer It is preferable to determine the target thickness of the silicon wafer by substituting the warpage improvement amount into a relational expression. As a result, it is possible to easily obtain the target thickness of the wafer necessary to secure the warpage improvement amount of the silicon wafer.
  • the relationship between the amount of warpage of the silicon wafer and the thickness of the silicon wafer preferably includes the relationship between the amount of warpage of the silicon wafer having the standard thickness t and the standard thickness t.
  • the constant A is preferably a value corresponding to the amount of warpage of the silicon wafer generated by the device process.
  • the constant A is 900 or less when the warped shape of the silicon wafer produced due to the difference in stress component of the film stacked at the time of device formation is a bowl shape. According to this, it is possible to obtain the target thickness of the wafer which is suitable for reducing the warpage of the bowl.
  • the constant A is 1,500 or less when the warped shape of the silicon wafer generated due to the difference in stress component of the film stacked at the time of device formation is a wedge shape. According to this, it is possible to obtain the target thickness of the wafer suitable for reducing the warpage of the wafer.
  • the device is preferably a 3D NAND flash memory.
  • the problem of the warpage of the wafer is remarkable. That is, as the device process progresses and the number of stacked layers increases, the warpage of the wafer gradually increases, and the amount of warpage of the wafer may exceed the allowable range before the device process can not be further advanced before reaching the top layer. It occurs.
  • the problem of warpage can be improved by taking measures to suppress warpage of the wafer from the wafer stage before device formation, and the situation that the device process can not be advanced can be avoided. Can.
  • the present invention it is possible to reduce the warpage of the wafer which occurs during the device process, and to provide a method of manufacturing a silicon wafer which can carry out the subsequent process without any problems due to the large warpage of the wafer. Can be provided.
  • FIG. 1 is a flow chart for explaining a method of manufacturing a silicon wafer according to an embodiment of the present invention.
  • FIG. 2 is a schematic view for explaining the difference in how the wafer warps due to the film stress applied to the silicon wafer.
  • FIG. 3 is a schematic view for explaining a pattern of a film on a silicon wafer which is warped in a bowl shape.
  • FIG. 4 is a graph showing the relationship between the thickness of a silicon wafer warped in a bowl shape and the amount of warpage.
  • FIG. 5 is a graph showing the relationship between the thickness of the silicon wafer and the amount of warpage improvement obtained by converting the graph of FIG.
  • FIG. 6 is a graph showing the relationship between the thickness of the wafer and the amount of warpage improvement as in FIG. FIG.
  • FIG. 7 is a graph showing the relationship between the constant A and the reference warpage amount WARP i .
  • FIG. 8 is a schematic perspective view showing a film formation pattern on a silicon wafer.
  • FIG. 9 is a graph showing the relationship between the thickness of a silicon wafer warped into a bowl shape and the amount of warpage.
  • FIG. 10 is a graph showing the relationship between the thickness of a silicon wafer and the amount of warpage improvement obtained by converting the graph of FIG.
  • FIG. 11 is a graph showing the relationship between the thickness of the wafer and the amount of warpage improvement as in FIG.
  • FIG. 12 is a graph showing the relationship between the constant A and the reference warpage amount WARP i .
  • FIG. 1 is a flow chart for explaining a method of manufacturing a silicon wafer according to an embodiment of the present invention.
  • the method of manufacturing a silicon wafer determines the relationship between the amount of warpage and thickness of a silicon wafer generated when the same film stress is applied to a plurality of silicon wafers having different thicknesses.
  • Second step to calculate the relationship between the warpage improvement amount (y) of the silicon wafer warped during the device process and the target thickness (x) of the silicon wafer from the relationship between the one step S1 and the warpage amount and thickness of the silicon wafer
  • the silicon wafer in the present embodiment is a silicon wafer before device processing is performed, and has a broad concept including not only ordinary silicon wafers (polished wafers) but also epitaxial wafers, annealed wafers, SOI wafers, etc. is there.
  • the warpage amount (Warp) of the silicon wafer can be defined as the difference between the maximum value and the minimum value of the value obtained by subtracting the reference surface from the measurement surface.
  • the data table indicating the relationship between the amount of warpage of silicon wafer and the thickness includes data indicating the relationship between the amount of warpage of silicon wafer having a standard thickness and the standard thickness.
  • the standard thickness of a silicon wafer means the thickness determined based on the diameter of a silicon wafer, for example, the standard thickness of a 300 mm diameter silicon wafer is 775 micrometers.
  • the relational expression between the warpage improvement amount (y) of the silicon wafer and the target thickness (x) of the silicon wafer can be obtained from the relation between the warpage amount of the silicon wafer and the thickness of the silicon wafer.
  • the relationship between the amount of warpage of the silicon wafer and the thickness of the silicon wafer is expressed by a linear function, and the amount of warpage decreases as the thickness of the wafer increases.
  • the rate of change (inclination) of the amount of warpage with respect to the thickness of the wafer slightly changes depending on the magnitude of the film stress applied to the silicon wafer, but does not change so much.
  • the present invention has been made by paying attention to such a point, and is very effective as an index for reducing the amount of warpage of a silicon wafer.
  • a silicon wafer having the target thickness is manufactured.
  • a silicon wafer is manufactured by sequentially performing steps such as outer periphery grinding, slicing, lapping, etching, double-side polishing, single-side polishing, and cleaning on a silicon single crystal ingot grown by the CZ method, at this time the finality of the wafer
  • the slicing condition and the lapping condition are controlled so that the target thickness becomes the desired thickness.
  • the silicon wafer thus manufactured is sent to the manufacturing process of a semiconductor device such as 3D NAND to be a substrate material of the semiconductor device.
  • films of various materials including an oxide film, a nitride film, and a metal film are stacked on a silicon wafer in order to form a device structure on the silicon wafer.
  • the film thus deposited will have different film stress depending on the film properties and process conditions, and the stress of the laminated film will cause warpage in the silicon wafer.
  • the stress of the laminated film will cause warpage in the silicon wafer.
  • 3D NAND several tens of individual memory elements are vertically stacked, and accordingly the number of films to be stacked geometrically increases, and the film stress increases in proportion to that and the warpage of the silicon wafer Will also increase greatly.
  • the present invention by logically controlling the initial shape of the silicon wafer, it is possible to reduce the warpage generated during the device process, and it is possible to carry out the subsequent process without any problem. That is, the amount of warpage can be reduced by providing a silicon wafer having an appropriate thickness based on the amount of warpage actually generated in the semiconductor device process. In addition, it is possible to reduce or prevent the generation of defects such as dislocation generated due to the warpage of the silicon wafer.
  • FIG. 2 is a schematic view for explaining the difference in how the wafer warps due to the film stress applied to the silicon wafer.
  • the amount of warpage of a silicon wafer having a thin film having film stress formed on the surface changes according to the thickness of the silicon wafer, and the amount of warpage decreases as the wafer becomes thicker, particularly for the same film stress.
  • ⁇ f indicates film stress
  • t f indicates film thickness
  • E s indicates Young's modulus of the substrate
  • h indicates substrate thickness
  • R indicates warpage radius.
  • the reason why the silicon wafer is warped as shown in FIG. 2B during the device process is that the film stress anisotropy of the film formed on the silicon wafer is different due to the difference in the sign of the film stress. It is. For example, as shown in FIG. 3, when a wiring layer having a tensile stress in the Y direction orthogonal to the X direction is formed in addition to the wiring layer in which the compressive stress in the X direction is dominant, the compressive stress in the X direction is emphasized.
  • the silicon wafer is warped into a bowl shape.
  • the Young's modulus of silicon crystal differs depending on the crystal orientation, and has orientation dependency. It is 130 MPa in the [100] direction, 170 MPa in the [110] direction, and 189 MPa in the [111] direction.
  • the wafer is warped, if the direction in which the wafer warps coincides with the direction in which the Young's modulus of the crystal orientation is smaller, the wafer is more easily warped and the amount of warpage is increased. On the other hand, if the direction in which the wafer warps coincides with the direction in which the Young's modulus of the crystal orientation is large, the wafer will be more difficult to warp, and the amount of warping will be reduced.
  • the warpage of the wafer which occurs when a thin film having a film stress is formed on a silicon wafer, can be reproduced by simulation.
  • the relationship between the thickness of the silicon wafer and the amount of warpage of the wafer can be determined by determining the thickness dependency of the silicon wafer for the same film stress by simulation of the finite element method.
  • t is the standard thickness ( ⁇ m) of a silicon wafer, and for example, the standard thickness of a 300 mm diameter silicon wafer is 775 ⁇ m.
  • Formulas are made for both bowl-like and wedge-like warpage, which are differences in warpage shape (see FIG. 2) that are caused by differences in stress components of films stacked during device formation.
  • the thickness of the wafer corresponding to the amount of warpage to be improved in the device process is derived. Based on the thickness of the wafer thus derived, a silicon wafer having the thickness is manufactured. A silicon single crystal ingot is processed to manufacture a silicon wafer.
  • the constant A in the above-described relational expression between the thickness of the silicon wafer and the amount of warpage improvement is preferably set to a value corresponding to the amount of warpage of the wafer caused by the device process.
  • the range of the above A is preferably 900 or less.
  • the range of the above A is preferably 1,500 or less.
  • a silicon wafer having a semiconductor device formed on the surface silicon generated by film stress of a laminated film such as a wiring layer formed on the silicon wafer.
  • the amount of warpage of the wafer can be reduced to a predetermined value or less.
  • the present invention is not limited to such an example, and various methods in which the wafer is warped by film stress
  • Example 1 When a silicon oxide film with a thickness of 2 ⁇ m is formed by a CVD (Chemical Vapor Deposition) process on a silicon wafer with a diameter of 300 mm and a thickness of 775 ⁇ m, convex bow-shaped warpage toward the film formation surface of the wafer Occurred.
  • the amount of warpage (Warp) of the wafer was measured by the wafer flatness / shape measurement device, and the amount of warpage (reference warpage amount) was 610 ⁇ m.
  • Similar films were formed on silicon wafers having a thickness of 800 ⁇ m, 825 ⁇ m, and 850 ⁇ m, and the warpage amounts of the respective wafers were measured to be 585 ⁇ m, 560 ⁇ m, and 535 ⁇ m.
  • FIG. 4 is a graph showing the relationship between the thickness of the silicon wafer and the amount of warpage, and the horizontal axis represents the thickness of the silicon wafer, and the vertical axis represents the amount of warpage of the silicon wafer. As apparent from FIG. 4, when the film stress is constant, the amount of warpage decreases as the thickness of the silicon wafer increases.
  • FIG. 5 is a graph showing the relationship between the thickness of a silicon wafer and the amount of warpage improvement obtained by converting the graph of FIG. 4, wherein the horizontal axis represents the thickness of the silicon wafer and the vertical axis represents the warpage improvement amount. ing.
  • the graph of FIG. 5 shows how much the amount of warpage decreases when the thickness of the wafer is further increased with the amount of warpage of a silicon wafer of standard thickness (775 ⁇ m) as a reference (zero).
  • Example 2 Next, in addition to the experiment conducted in Example 1, two silicon wafers each having a diameter of 300 mm and a thickness of 775 ⁇ m are prepared, and a silicon oxide film having a thickness of 0.8 ⁇ m is formed by CVD on one silicon wafer. When the film was formed, a convex bowl-shaped warpage occurred, and the warpage amount was 233 ⁇ m. When a silicon oxide film having a thickness of 3.5 ⁇ m was similarly formed on the other silicon wafer, a convex bowl-shaped warpage was generated, and the amount of warpage was 1042 ⁇ m.
  • FIG. 6 is a graph showing the relationship between the thickness of the wafer and the amount of warpage improvement as in FIG. 5, where the horizontal axis represents the thickness of the wafer and the vertical axis represents the warpage improvement amount of the wafer. As shown in FIG. 6, the inclinations of the graphs are slightly different, and it is understood that the inclination of the graphs becomes larger as the film stress applied to the wafer becomes larger.
  • the function of the warpage amount WARP i is as follows.
  • the reference warpage WARP i refers to the warpage when the wafer has a standard thickness (775 ⁇ m), and the reference warpage WARP i when the thickness of the silicon oxide film is 0.8 ⁇ m, 2 ⁇ m, and 3.5 ⁇ m is 233 ⁇ m. , 610 ⁇ m and 1042 ⁇ m.
  • the constant A is not in proportion to the increase of the reference warpage WARP i but is saturated and when the warpage shape of the silicon wafer is a bowl shape, the constant A is 900 or less.
  • the constant A is 380.59 when the reference warpage amount WARP i is 233 ⁇ m.
  • Example 3 After depositing a 1 ⁇ m thick silicon oxide film on a (100) silicon wafer with a diameter of 300 mm and a thickness of 775 ⁇ m by a CVD process, part of the silicon oxide film is etched using a mask. A nitride film was similarly formed, and then a part was etched using a mask to form a film formation pattern as shown in FIG. As a result, warpage of a wedge occurred in the wafer. When the amount of warpage (Warp) of the wafer was measured, the amount of warpage (reference warpage amount) was 608 ⁇ m.
  • Similar films were formed on silicon wafers having thicknesses of 800 ⁇ m, 825 ⁇ m, and 850 ⁇ m, and the amounts of warpage of the respective wafers were measured to be 575 ⁇ m, 545 ⁇ m, and 515 ⁇ m.
  • FIG. 9 is a graph showing the relationship between the thickness of a silicon wafer and the amount of warpage.
  • the horizontal axis represents the thickness of the silicon wafer, and the vertical axis represents the amount of warpage of the silicon wafer.
  • the amount of warpage decreases as the thickness of the silicon wafer increases even if the warpage shape is a wedge shape.
  • FIG. 10 is a graph showing the relationship between the thickness of a silicon wafer and the amount of warpage improvement obtained by converting the graph of FIG. 9, where the horizontal axis is the thickness of the silicon wafer and the vertical axis is the warpage improvement amount of the silicon wafer Respectively.
  • the graph of FIG. 10 shows how much the amount of warpage decreases when the thickness of the wafer is further increased with the amount of warpage of a silicon wafer of standard thickness (775 ⁇ m) as a reference (zero).
  • Example 4 In addition to the experiment conducted in Example 3, two wafer-shaped (100) silicon wafers each having a diameter of 300 mm and a thickness of 775 ⁇ m are prepared, and silicon having a thickness of 0.5 ⁇ m and 2.0 ⁇ m is formed thereon. An oxide film is formed respectively in a CVD process and then a part is etched using a mask, and then a silicon nitride film having a thickness of 0.24 ⁇ m and 1.4 ⁇ m is formed respectively in a CVD process and then a part is used utilizing a mask Were etched to form a film formation pattern as shown in FIG. As a result, a wedge-shaped warp was generated in the wafer, and the amount of warp was 213 ⁇ m and 1217 ⁇ m, respectively.
  • FIG. 11 is a graph showing the relationship between the thickness of the wafer and the amount of warpage improvement as in FIG. 10, in which the horizontal axis represents the thickness of the wafer and the vertical axis represents the warpage improvement amount of the wafer. As shown in FIG. 11, the slopes of the graphs are slightly different, and it can be seen that the larger the film stress applied to the wafer, the larger the slope of the graphs.
  • the function of WARP i is as follows.
  • the reference amount of warpage WARP i refers to the amount of warpage when the wafer has a standard thickness (775 ⁇ m), and the thickness of the silicon oxide film for applying a film stress is 0.5 ⁇ m, 1 ⁇ m, 2.0 ⁇ m (of silicon nitride film).
  • the reference warpage amounts WARP i at thicknesses of 0.24 ⁇ m, 0.7 ⁇ m, and 1.4 ⁇ m are 213 ⁇ m, 608 ⁇ m, and 1217 ⁇ m, respectively.
  • the constant A is not proportional to the increase of the reference warpage WARP i and is saturated, and when the warpage shape of the silicon wafer is a wedge shape, the constant A is 1500 or less.

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Abstract

デバイス工程中に生じるウェーハの反りを低減するため、シリコンウェーハの反り量と厚みとの関係から、シリコンウェーハの反り改善量を確保するために必要な目標厚みを求め、シリコン単結晶インゴットを加工する。

Description

シリコンウェーハの製造方法
　本発明は、半導体デバイスの基板材料となるシリコンウェーハの製造方法に関し、特に、３次元ＮＡＮＤフラッシュメモリ（以下、「３ＤＮＡＮＤ」という）等の高積層型半導体デバイスの基板材料として好適なシリコンウェーハの製造方法に関するものである。
　最近３ＤＮＡＮＤが注目されている。３ＤＮＡＮＤはメモリセルアレイを縦方向に積層化したＮＡＮＤメモリであり、積層数（ワード線の層数）を例えば64層とすることでシングルダイ当たり512Gbit（64GB）という非常に大きな記憶容量を実現可能である。また従来のプレーナ型のＮＡＮＤメモリのように平面方向の密度を上げるのではなく、高さ方向の密度を上げることによって大容量化のみならず書き込み速度の向上や省電力化にも優れた高性能なフラッシュメモリを提供することができる。
　半導体デバイスの製造ではデバイス構造を形成するために酸化膜、窒化膜、金属膜等の様々な材料の膜がシリコンウェーハ上に積層される。このような積層膜は、膜の性質と工程条件によって異なる膜応力を有することになり、積層膜の膜応力によってシリコンウェーハには反りが発生する。特に、３ＤＮＡＮＤでは個々のメモリ素子を垂直に数十個以上重ねて作るため、それに伴い積層膜の数も幾何学的に増えてくることで、それに比例して膜応力も膨大に増加してシリコンウェーハの反りも大きく増加する。デバイス工程中にシリコンウェーハが大きく反ることで、成膜、加工、検査などの後続工程での処理が出来ない等の不具合が生じてしまう。
　３層以上の配線層を有する半導体装置の製造に関して、例えば特許文献１には、製造装置に依存せずかつ特殊層間膜の工程を用いることなく、シリコン基板の反りを所定値以下に抑えることが可能な半導体装置の製造方法が記載されている。この製造方法では、シリコン基板の厚さをT（μｍ）、直径をD（インチ）とし、配線層数をｎとして、
T≧62.4×D×[1.6(n-1)+1.0]1/2
を満足する厚さを満足するシリコン基板を用いて半導体装置を製造する。
　また特許文献２、３には、中央部が凹んだお椀状の反りが付与されたエピタキシャル成長用シリコンウェーハの表面にエピタキシャル層を形成することにより、平坦度の高いエピタキシャルシリコンウェーハを製造する方法が記載されている。
特開平９－２６６２０６号公報 特開２００８－１４０８５６号公報 特開２０１０－３４４６１号公報
　しかしながら、特許文献１に記載の半導体装置の製造方法は、配線層の膜応力が変わらないことを前提にしておりその工程依存性を無視している。実際には工程条件によって膜応力が変動しているので、単純に配線層数だけで反り量を評価することはできず、適用が難しい。また12インチシリコンウェーハにおいて配線層数を500層とする場合、上記計算式によればシリコンウェーハの厚さT≧777.1μｍを満足すればよいことになるが、これは12インチウェーハの標準の厚さである775μｍと殆ど変わらず、反りを抑える効果が見込めないことは明らかである。
　シリコンウェーハの厚さ等の仕様は、事前に反り量や反り形状とは関係なく規定されている。そのため、デバイス工程中にシリコンウェーハの反りが発生してもシリコンウェーハの仕様変更の基準がなく、ウェーハの反りに対応することはできなかった。
　シリコンウェーハを厚くすればするほど反りにくくなることから、いかなる条件でも反りが殆ど発生しない非常に分厚いシリコンウェーハを用いることも考えられる。しかし、シリコンウェーハを厚くすればするほど一本のシリコン単結晶インゴットからのウェーハ取得枚数が減少して製造歩留まりが悪くなるだけでなく、ウェーハの重量の増加によるハンドリングの問題など、後続工程で様々な問題が発生する。したがって、反り量をある程度低減しつつできるだけ薄いシリコンウェーハの提供が望まれている。
　したがって、本発明の目的は、３ＤＮＡＮＤ等の半導体デバイスの製造工程中に生じるウェーハの反りを低減し、ウェーハが大きく反ることによって不具合が有った後続工程を問題なく実施することが可能なシリコンウェーハ及びその製造方法を提供することにある。
　上記課題を解決するため、本発明によるシリコンウェーハの製造方法は、互いに厚みが異なる複数のシリコンウェーハに同一の膜応力を付与することにより生じるシリコンウェーハの反り量と厚みとの関係から、デバイス工程中に反るシリコンウェーハの反り改善量を確保するために必要な前記シリコンウェーハの目標厚みを求め、シリコン単結晶インゴットを加工して前記目標厚みを有するシリコンウェーハを製造することを特徴とする。
　本発明によれば、同一の膜応力が付与されたシリコンウェーハの厚みがどのくらいときにどのくらい反るのかということを知ることができ、これによりウェーハの厚みがどのくらい増えたときに反り量がどのくらい改善されるかを知ることができる。したがって、デバイス工程中に生じるウェーハの反りを考慮して予め設定したウェーハの反り改善量を実際に確保することができ、ウェーハが大きく反ることによってこれまで実施することができなかった後続工程を問題なく実施することが可能となる。
　ウェーハの反り量は、膜応力の種類（引張応力又は圧縮応力）や実際のプロセス条件によって異なるため、配線層数から単純に計算できるものではない。ウェーハの反り量をどれくらい改善したいかは、デバイス工程中に生じるウェーハの実際の反り量や各プロセスにおけるウェーハ反り量の許容範囲によって異なる。またウェーハの反りを抑えるために非常に厚いウェーハを用いることは現実的ではなく、ウェーハの厚み制御だけでウェーハの反りを完全に抑え込むことは不可能である。ウェーハの反りを十分に低減するためには様々な反り対策が必要であり、ウェーハの厚み制御はそれらの反り対策の一つに過ぎない。よって、ウェーハの厚み制御によってその反りを例えば１０％でも緩和できればよく、本発明はデバイス工程中に生じるウェーハの反りの問題を解決する方法として有効である。
　本発明によるシリコンウェーハの製造方法は、前記シリコンウェーハの反り量と厚みとの関係から、デバイス工程中に反るシリコンウェーハの反り改善量と前記シリコンウェーハの目標厚みとの関係式を求め、前記関係式に前記反り改善量を代入することにより前記シリコンウェーハの目標厚みを求めることが好ましい。これにより、シリコンウェーハの反り改善量を確保するために必要なウェーハの目標厚みを容易に求めることができる。
　本発明によるシリコンウェーハの製造方法は、前記シリコンウェーハの反り改善量y、前記シリコンウェーハの目標厚みx、前記シリコンウェーハの標準厚みt、定数Aとするとき、前記関係式はy=A(x/t-1)を満たすことが好ましい。この場合において、前記シリコンウェーハの反り量と前記シリコンウェーハの厚みとの関係は、前記標準厚みtを有するシリコンウェーハの反り量と前記標準厚みtとの関係を含むことが好ましい。これにより、シリコンウェーハの標準厚みに対するシリコンウェーハの反り改善量yを確保するために必要なウェーハの目標厚みを簡単に求めることができる。
　本発明において、前記定数Aは、デバイス工程により生じる前記シリコンウェーハの反り量に応じた値であることが好ましい。これにより、シリコンウェーハの反り改善量yを確保するために必要なウェーハの目標厚みを正確に求めることができる。
　本発明によるシリコンウェーハの製造方法は、デバイス形成時に積層される膜の応力成分の違いにより生じる前記シリコンウェーハの反り形状がお椀型である場合に、前記定数Aが900以下であることが好ましい。これによれば、ウェーハのお椀型の反りの低減に適したウェーハの目標厚みを求めることができる。
　本発明によるシリコンウェーハの製造方法は、デバイス形成時に積層される膜の応力成分の違いにより生じる前記シリコンウェーハの反り形状が鞍型である場合に、前記定数Aが1500以下であることが好ましい。これによれば、ウェーハの鞍型の反りの低減に適したウェーハの目標厚みを求めることができる。
　本発明において、前記デバイスは３ＤＮＡＮＤフラッシュメモリであることが好ましい。上記のように、３ＤＮＡＮＤフラッシュメモリはメモリセルアレイの積層数が非常に多いためウェーハの反りの問題が顕著である。すなわち、デバイス工程が進んで積層数が増加するとウェーハの反りも徐々に増加し、最上層に到達する前にウェーハの反り量が許容範囲を超えてこれ以上デバイス工程を進めることができなくなる事態が生じる。しかし本発明によれば、デバイスを形成する前のウェーハの段階からウェーハの反りを押さえ込む対策を講じることで反りの問題を改善することができ、デバイス工程を進めることが出来なくなる事態を回避することができる。
　本発明によれば、デバイス工程中に生じるウェーハの反りを低減することができ、ウェーハが大きく反ることによって不具合が有った後続工程を問題なく実施することが可能なシリコンウェーハの製造方法を提供することができる。
図１は、本発明の実施の形態によるシリコンウェーハの製造方法を説明するためのフローチャートである。 図２は、シリコンウェーハに付与される膜応力によるウェーハの反り方の違いを説明するための模式図である。 図３は、鞍型に反るシリコンウェーハ上の膜のパターンについて説明するための模式図である。 図４は、お椀型に反るシリコンウェーハの厚みと反り量との関係を示すグラフである。 図５は、図４のグラフを換算することにより求められるシリコンウェーハの厚みと反り改善量との関係を示すグラフである。 図６は、図５と同様にウェーハの厚みと反り改善量との関係を示すグラフである。 図７は、定数Aと基準反り量WARPiとの関係を示すグラフである。 図８は、シリコンウェーハ上の成膜パターンを示す略斜視図である。 図９は、鞍型に反るシリコンウェーハの厚みと反り量との関係を示すグラフである。 図１０は、図９のグラフを換算することにより求められるシリコンウェーハの厚みと反り改善量との関係を示すグラフである。 図１１は、図１０と同様にウェーハの厚みと反り改善量との関係を示すグラフである。 図１２は、定数Aと基準反り量WARPiとの関係を示すグラフである。
　以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
　図１は、本発明の実施の形態によるシリコンウェーハの製造方法を説明するためのフローチャートである。
　図１に示すように、本実施形態によるシリコンウェーハの製造方法は、互いに厚みが異なる複数のシリコンウェーハに同一の膜応力を付与したときに生じるシリコンウェーハの反り量と厚みとの関係を求める第１ステップＳ１と、シリコンウェーハの反り量と厚みとの関係から、デバイス工程中に反るシリコンウェーハの反り改善量(y)とシリコンウェーハの目標厚み(x)との関係式を求める第２ステップＳ２と、関係式に所望の反り改善量(y)を代入することにより、シリコンウェーハの反り改善量(y)を確保するために必要なシリコンウェーハの目標厚み(x)を求める第３ステップＳ３と、シリコン単結晶インゴットを加工して目標厚みを有するシリコンウェーハを製造する第４ステップＳ４とを有している。
　本実施形態におけるシリコンウェーハは、デバイス加工が施される前のシリコンウェーハのことであり、通常のシリコンウェーハ（ポリッシュドウェーハ）のみならず、エピタキシャルウェーハ、アニールウェーハ、ＳＯＩウェーハなどを含む広い概念である。シリコンウェーハの反り量（Warp）は、測定面から基準面を引いた値の最大値と最小値の差として定義することができる。
　本実施形態において、シリコンウェーハの反り量と厚みとの関係を示すデータテーブルは、標準厚みを有するシリコンウェーハの反り量と標準厚みとの関係を示すデータを含む。シリコンウェーハの標準厚みとは、シリコンウェーハの直径に基づいて定められた厚みのことを言い、例えば直径300ｍｍのシリコンウェーハの標準厚みは775μｍである。このように、シリコンウェーハの反り量と厚みとの関係を示すデータがシリコンウェーハの標準厚みに対応する反り量を含むことにより、反り改善量とシリコンウェーハの目標厚みとの関係式の信頼性を高めることができ、シリコンウェーハの反り改善量を確保するために必要なウェーハの目標厚みを正確かつ簡単に求めることができる。
　シリコンウェーハの反り改善量(y)とシリコンウェーハの目標厚み(x)との関係式は、シリコンウェーハの反り量とシリコンウェーハの厚みとの関係から求めることができる。シリコンウェーハの反り量とシリコンウェーハの厚みとの関係は一次関数で表され、ウェーハの厚みが大きくなるほど反り量は小さくなる。ウェーハの厚みに対する反り量の変化率（傾き）は、シリコンウェーハに付与される膜応力の大きさによって多少変化するがそれほど大きくは変化しない。本発明はこのような点に着目してなされたものであり、シリコンウェーハの反り量を低減するための指標として非常に有効である。
　こうしてシリコンウェーハの目標厚みを求めた後、当該目標厚みを有するシリコンウェーハを製造する。通常、シリコンウェーハは、ＣＺ法により育成されたシリコン単結晶インゴットに外周研削、スライス、ラッピング、エッチング、両面研磨、片面研磨、洗浄等の工程を順次行うことにより製造され、このときウェーハの最終的な厚みが目標厚みとなるようにスライス条件やラッピング条件が制御される。こうして製造されたシリコンウェーハは、３ＤＮＡＮＤ等の半導体デバイスの製造工程に送られて半導体デバイスの基板材料となる。
　上記のように半導体デバイスの製造工程ではシリコンウェーハ上にデバイス構造を形成するために酸化膜、窒化膜、金属膜を含む様々な材料の膜がシリコンウェーハ上に積層される。このように積まれた膜は膜の性質と工程条件によって異なる膜応力を有することになり、積層膜の応力によってはシリコンウェーハに反りが発生する。特に３ＤＮＡＮＤでは個々のメモリ素子を垂直に数十個以上重ねて作るため、それに伴い積層される膜の数も幾何学的に増え、それに比例して膜応力も膨大に増加してシリコンウェーハの反りも大きく増加する。
　しかし、本発明ではシリコンウェーハの初期形状を論理的に制御することでデバイス工程中に生じる反りを低減することができ、後続工程を問題なく実施することが可能となる。すなわち、半導体デバイス工程で実際に生じる反り量を元に適切な厚みを持つシリコンウェーハを提供することで反り量を低減することができる。また、シリコンウェーハの反りによって発生する転位などの欠陥の発生を低減又は防止することができる。
　図２は、シリコンウェーハに付与される膜応力によるウェーハの反り方の違いを説明するための模式図である。
　図２に示すように、シリコンウェーハの表面に半導体デバイスを構成する配線層等の積層膜を成膜すると、当該シリコンウェーハに膜応力が生じ、これにより（ａ）に示すようなお椀型の反り、或いは（ｂ）に示すような鞍型の反りが発生する。このようなウェーハの反りが大きくなると後続工程で様々な問題が生じる。
　一方、膜応力を有する薄膜が表面に形成されたシリコンウェーハの反り量は、シリコンウェーハの厚みに応じて変化し、特に同じ膜応力に対しては、ウェーハが厚くなるほど反り量は減ることになる。これは一般的に知られる膜応力とウェーハの反りとの関係式であるストーニー式（Stoney Equation）σfｔf=Ｅsｈ２／６Ｒでも分かる。ここで、σfは膜応力、ｔfは膜厚、Ｅsは基板のヤング率、ｈは基板の厚み、そしてＲは反り半径を示す。
　デバイス工程中にシリコンウェーハが図２（ｂ）に示すように鞍型に反る理由は、シリコンウェーハ上に形成される膜の膜応力の符号が違うことで膜応力の異方性が生じるからである。例えば、図３に示すように、Ｘ方向の圧縮応力が支配的な配線層に加えて、Ｘ方向と直交するＹ方向に引張応力を有する配線層を成膜すると、Ｘ方向の圧縮応力が強調され、シリコンウェーハは鞍型に反ることになる。
　シリコン結晶のヤング率は結晶方位によって異なり、方位依存性を持っている。[100]方向では130MPa、[110]方向では170MPa、[111]方向では189MPaである。ヤング率が小さい方が変形しやすくなる。鞍型に反る場合、ウェーハが反る方向が結晶方位のヤング率が小さい方向と一致すればさらに反りやすくなり反り量は増加することになる。反対に、ウェーハが反る方向が結晶方位のヤング率が大きい方向と一致すればさらに反りにくくなり、反り量は減少することになる。
　膜応力を持つ薄膜をシリコンウェーハ上に形成した時に生じるウェーハの反りはシミュレーションにより再現することが可能である。同じ膜応力に対してシリコンウェーハの厚み依存性を有限要素法のシミュレーションで求めることで、シリコンウェーハの厚みとウェーハの反り量との関係式を求めることができる。
　こうして膜の積層を伴うデバイス形成によって生じるシリコンウェーハの反り量とシリコンウェーハの厚みとの関係を求め、シリコンウェーハの厚みxと反り改善量yをy=A(x/t-1)の関係式で数式化する。ここでtはシリコンウェーハの標準厚み（μｍ）であり、例えば直径300ｍｍのシリコンウェーハの標準厚みは775μｍである。デバイス形成時に積層される膜の応力成分の違いにより生じる反り形状の違い（図２参照）であるお椀型と鞍型反りの両方で数式を立てる。そしてシリコンウェーハの厚みと反り改善量との関係式から、デバイス工程で改善したい反り量に応じたウェーハの厚みを導き出す。こうして導き出したウェーハの厚みに基づいて、当該厚みを有するシリコンウェーハを製造する。シリコン単結晶インゴットを加工してシリコンウェーハを製造する。
　上記したシリコンウェーハの厚みと反り改善量との関係式における定数Aは、デバイス工程により生じるウェーハの反り量に応じた値に設定されることが好ましい。この場合において、シリコンウェーハがお椀型の反りを有する場合、上記Aの範囲は900以下であることが好ましい。また、シリコンウェーハが鞍型の反りを有する場合、上記Aの範囲は1500以下であることが好ましい。
　以上説明したように、本実施形態によるシリコンウェーハの製造方法によれば、表面に半導体デバイスが形成されるシリコンウェーハにおいて、シリコンウェーハ上に形成された配線層等の積層膜の膜応力により生じるシリコンウェーハの反り量を所定値以下に低減できることができる。
　以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
　例えば、上記実施形態においては、３ＤＮＡＮＤの製造に好適なシリコンウェーハの製造方法について説明したが、本発明はこのような例に限定されるものではなく、膜応力によってウェーハが反ることとなる種々の半導体デバイス用のシリコンウェーハを対象とすることができる。
（実施例１）
　直径が300ｍｍで厚みが775μｍのシリコンウェーハ上に、厚みが2μｍのシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）工程で成膜したところ、ウェーハの成膜面に向かって凸状のお椀型の反りが発生した。ウェーハの反り量（Warp）をウェーハ平坦度・形状測定装置で測定したところ、反り量（基準反り量）は610μｍであった。
　厚みが800μｍ、825μｍ、850μｍのシリコンウェーハに対しても同様の成膜を行った後、それぞれのウェーハの反り量を測定したところ、585μｍ、560μｍ、535μｍであった。
　図４は、シリコンウェーハの厚みと反り量との関係を示すグラフであり、横軸はシリコンウェーハの厚み、縦軸はシリコンウェーハの反り量をそれぞれ示している。図４から明らかなように、膜応力が一定である場合、シリコンウェーハの厚みが大きいほど反り量は小さくなる。
　図５は、図４のグラフを換算することにより求められるシリコンウェーハの厚みと反り改善量との関係を示すグラフであって、横軸はシリコンウェーハの厚み、縦軸は反り改善量をそれぞれ示している。図５のグラフは、標準厚み（775μｍ）のシリコンウェーハの反り量を基準（ゼロ）にして、ウェーハの厚みをさらにどのくらい増やしたときに反り量がどのくらい低減するかを示すものである。図５のグラフをシリコンウェーハの目標厚みxと反り改善量yとの関係式：y=A(x/775-1)で表すと、次のようになる。
　y=760.5(x/775-1)　　　　　・・・（式１）
　この関係式の意味は、改善したい反り量をyに代入すると、反り量を改善するために必要なウェーハの厚みｘが求められることである。
　次にこの関係式を利用して確認実験を行った。目標とする反り改善量y＝35μｍを関係式：y=760.5(x/775-1)に代入すると、シリコンウェーハの目標厚みx＝810.67μｍが得られる。そこで、直径が300ｍｍで厚みが810.2μｍのシリコンウェーハを用意し、その上に厚みが2μｍのシリコン酸化膜をＣＶＤ工程で成膜したところ、ウェーハに凸状のお椀型の反りが発生し、572.2μｍの反り量をもたらした。目標とする反り改善量y＝35μｍに対して、実際の反り改善量は610-572.2＝37.8μｍであり、ほぼ目標通りの結果となった。
（実施例２）
　次に、実施例１で行った実験に追加して、直径が300ｍｍで厚みが775μｍのシリコンウェーハを２枚用意し、一方のシリコンウェーハ上に厚みが0.8μｍのシリコン酸化膜をＣＶＤ工程で成膜したところ、凸状のお椀型の反りが発生し、その反り量は233μｍであった。また他方のシリコンウェーハ上に厚みが3.5μｍのシリコン酸化膜を同様に成膜したところ、凸状のお椀型の反りが発生し、その反り量は1042μｍであった。
　厚みが800μｍ、825μｍ、850μｍのシリコンウェーハに対しても同様の成膜をそれぞれ行った後、各ウェーハの反り量を測定して、シリコンウェーハの厚みと反り量との関係を求めた。そして標準厚み（775μｍ）のシリコンウェーハの反り量と比べたときの相対値に換算してウェーハの反り改善量を求めた。その結果を図６のグラフを示す。
　図６は、図５と同様にウェーハの厚みと反り改善量との関係を示すグラフであって、横軸はウェーハの厚み、縦軸はウェーハの反り改善量をそれぞれ示している。図６に示すように、各グラフの傾きは少しずつ異なっており、ウェーハに付与する膜応力が大きいほどグラフの傾きも大きくなることが分かる。
　図６の各グラフを、シリコンウェーハの目標厚み(x)と反り改善量(y)との関係式：y=A(x/775-1)で表し、図７に示すように定数Aを基準反り量WARPiの関数にすると、次のようになる。
A=-0.001×WARPi 2+1.8472×WARPi　　　　　・・・（式２）
　なお基準反り量WARPiは、ウェーハが標準厚み（775μｍ）のときの反り量のことを言い、シリコン酸化膜の厚みが0.8μｍ、2μｍ、3.5μｍのときの基準反り量WARPiはそれぞれ、233μｍ、610μｍ、1042μｍである。図７からも明らかなように、定数Aは基準反り量WARPiの増加に比例せず飽和状態となり、シリコンウェーハの反り形状がお椀型である場合に、定数Aは900以下である。
　この定数Aと基準反り量WARPiとの関係式から、基準反り量WARPiが233μｍの場合の定数Aは380.59になる。これにより、シリコンウェーハの厚みxと反り改善量yとの関係式はy=380.59(x/775-1)になる。
　次にこの関係式を利用して確認実験を行った。目標とする反り改善量y＝20μｍを関係式：y=380.59(x/775-1)に代入すると、シリコンウェーハの目標厚みx＝815.73μｍが得られる。そこで、直径が300ｍｍで厚みが815.5μｍのシリコンウェーハを用意し、その上に厚みが0.8μｍのシリコン酸化膜をＣＶＤ工程で成膜したところ、ウェーハに凸状のお椀型の反りが発生し、210.2μｍの反り量をもたらした。目標とする反り改善量y＝20μｍに対して、実際の反り改善量は233-210.2＝22.8μｍであり、ほぼ目標通りの結果となった。
（実施例３）
　直径が300ｍｍで厚みが775μｍの（100）シリコンウェーハの上に、厚みが1μｍのシリコン酸化膜をＣＶＤ工程で成膜した後にマスクを利用して一部をエッチングし、次いで厚みが0.7μｍのシリコン窒化膜を同様に成膜した後にマスクを利用して一部をエッチングして、図８のような成膜パターンを形成した。その結果、ウェーハに鞍型の反りが発生した。ウェーハの反り量（Warp）を測定したところ、反り量（基準反り量）は608μｍあった。
　厚みが800μｍ、825μｍ、850μｍのシリコンウェーハに対しても同様の成膜を行った後、それぞれのウェーハの反り量を測定したところ、575μｍ、545μｍ、515μｍであった。
　図９は、シリコンウェーハの厚みと反り量との関係を示すグラフであり、横軸はシリコンウェーハの厚み、縦軸はシリコンウェーハの反り量をそれぞれ示している。図９から明らかなように、膜応力が一定である場合、反り形状が鞍型であってもシリコンウェーハの厚みが大きいほど反り量は小さくなる。
　図１０は、図９のグラフを換算することにより求められるシリコンウェーハの厚みと反り改善量との関係を示すグラフであって、横軸はシリコンウェーハの厚み、縦軸はシリコンウェーハの反り改善量をそれぞれ示している。図１０のグラフは、標準厚み（775μｍ）のシリコンウェーハの反り量を基準（ゼロ）にして、ウェーハの厚みをさらにどのくらい増やしたときに反り量がどのくらい低減するかを示すものである。図１０のグラフをシリコンウェーハの目標厚みxと反り改善量yとの関係式：y=A(x/775-1)で表すと、次のようになる。
　y=925.95(x/775-1) 　　　　　・・・（式３）
　次にこの関係式を利用して確認実験を行った。目標とする反り改善量y＝45μｍを関係式：y=925.95(x/775-1)に代入すると、シリコンウェーハの目標厚みx＝812.7μｍが得られる。そこで、直径が300ｍｍで厚みが812.1μｍのシリコンウェーハを用意し、その上に厚みが2μｍのシリコン酸化膜をＣＶＤ工程で成膜したところ、ウェーハに凸状のお椀型の反りが発生し、565.0μｍの反り量をもたらした。目標とする反り改善量y＝45μｍに対して、実際の反り改善量は608-565.0＝43μｍであり、ほぼ目標通りの結果となった。
（実施例４）
　次に、実施例３で行った実験に追加して、直径が300ｍｍで厚みが775μｍのウェーハ状の（100）シリコンウェーハ２枚を用意し、その上に、厚みが0.5μｍと2.0μｍのシリコン酸化膜をＣＶＤ工程でそれぞれ成膜した後にマスクを利用して一部をエッチングし、次いで厚みが0.24μｍと1.4μｍのシリコン窒化膜をＣＶＤ工程でそれぞれ成膜した後にマスクを利用して一部をエッチングして、図８のような成膜パターンを形成した。その結果、ウェーハに鞍型の反りが発生し、反り量はそれぞれ213μｍと1217μｍであった。
　厚みが800μｍ、825μｍ、850μｍのシリコンウェーハに対しても同様の成膜をそれぞれ行った後、各ウェーハの反り量を測定して、シリコンウェーハの厚みと反り量との関係を求めた。そして標準厚み（775μｍ）のシリコンウェーハの反り量と比べたときの相対値に換算してウェーハの反り改善量を求めた。その結果を図１１に示す。
　図１１は、図１０と同様にウェーハの厚みと反り改善量との関係を示すグラフであって、横軸はウェーハの厚み、縦軸はウェーハの反り改善量をそれぞれ示している。図１１に示すように、各グラフの傾きは少しずつ異なっており、ウェーハに付与する膜応力が大きいほどグラフの傾きも大きくなることが分かる。
　図１１のグラフを、シリコンウェーハの厚み(x)と反り改善量(y)との関係式：y=A(x/775-1)で表し、図１２に示すように定数Aを基準反り量WARPiの関数にすると、次のようになる。
A=-0.0006×WARPi 2+1.8891×WARPi　　　　　・・・（式４）
　なお基準反り量WARPiは、ウェーハが標準厚み（775μｍ）のときの反り量のことを言い、膜応力を付与するためのシリコン酸化膜の厚みが0.5μｍ、1μｍ、2.0μｍ（シリコン窒化膜の厚みが0.24μｍ、0.7μｍ、1.4μｍ）のときの基準反り量WARPiはそれぞれ、213μｍ、608μｍ、1217μｍである。図１２からも明らかなように、定数Aは基準反り量WARPiの増加に比例せず飽和状態となり、シリコンウェーハの反り形状が鞍型である場合に、定数Aは1500以下である。
　この定数Aと基準反り量WARPiとの関係式から、基準反り量WARPiが213μｍの場合の定数Aは362.54になる。これにより、シリコンウェーハの厚みxと反り改善量yとの関係式はy=362.54(x/775-1)になる。
　次にこの関係式を利用して確認実験を行った。目標とする反り改善量y＝20μｍを関係式：y=362.54(x/775-1)に代入すると、シリコンウェーハの目標厚みx＝817.75μｍが得られる。そこで、直径が300ｍｍで厚みが817.6μｍのシリコンウェーハを用意し、その上に厚みが0.5μｍのシリコン酸化膜をＣＶＤ工程で成膜したところ、ウェーハに凸状のお椀型反りが発生し、191.8μｍの反り量をもたらした。目標とする反り改善量y＝20μｍに対して、実際の反り改善量は213-191.8＝21.2μｍであり、ほぼ目標通りの結果となった。
Ｓ１　　シリコンウェーハの反り量と厚みとの関係を求めるステップ（第１ステップ）
Ｓ２　　シリコンウェーハの反り改善量と目標厚み(x)との関係式を求めるステップ（第２ステップ）
Ｓ３　　関係式に所望の反り改善量を代入してシリコンウェーハの目標厚みを求めるステップ（第３ステップ）
Ｓ４　　目標厚みを有するシリコンウェーハを製造するステップ（第４ステップ）

Claims (8)

  1. 　互いに厚みが異なる複数のシリコンウェーハに同一の膜応力を付与することにより生じる前記シリコンウェーハの反り量と厚みとの関係から、デバイス工程中に反るシリコンウェーハの反り改善量を確保するために必要な前記シリコンウェーハの目標厚みを求め、
    　シリコン単結晶インゴットを加工して前記目標厚みを有するシリコンウェーハを製造することを特徴とするシリコンウェーハの製造方法。
  2. 　前記シリコンウェーハの反り量と厚みとの関係から、デバイス工程中に反るシリコンウェーハの反り改善量と前記シリコンウェーハの目標厚みとの関係式を求め、前記関係式に前記反り改善量を代入することにより前記シリコンウェーハの目標厚みを求める、請求項１に記載のシリコンウェーハの製造方法。
  3. 　前記シリコンウェーハの反り改善量y、前記シリコンウェーハの目標厚みx、前記シリコンウェーハの標準厚みt、定数Aとするとき、前記関係式はy=A(x/t-1)を満たす、請求項２に記載のシリコンウェーハの製造方法。
  4. 　前記シリコンウェーハの反り量と厚みとの関係は、前記標準厚みtを有するシリコンウェーハの反り量と前記標準厚みtとの関係を含む、請求項３に記載のシリコンウェーハの製造方法。
  5. 　前記定数Aは、デバイス工程により生じる前記シリコンウェーハの反り量に応じた値である、請求項３又は４に記載のシリコンウェーハの製造方法。
  6. 　デバイス形成時に積層される膜の応力成分の違いにより生じる前記シリコンウェーハの反り形状がお椀型である場合に、前記定数Aは900以下である、請求項３乃至５のいずれか一項に記載のシリコンウェーハの製造方法。
  7. 　デバイス形成時に積層される膜の応力成分の違いにより生じる前記シリコンウェーハの反り形状が鞍型である場合に、前記定数Aは1500以下である、請求項３乃至５のいずれか一項に記載のシリコンウェーハの製造方法。
  8. 　前記デバイスは３ＤＮＡＮＤフラッシュメモリである、請求項１乃至７のいずれか一項に記載のシリコンウェーハの製造方法。
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