JP6424974B1 - 半導体基板の製造方法 - Google Patents
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Abstract
【課題】破砕層を形成しない場合と比較して、反りが抑制された半導体基板の製造方法を提供すること。【解決手段】おもて面（５０）にエピタキシャル層（１２）が成膜された半導体基板（１０）を準備する工程と、エピタキシャル層（１２）に素子を形成する前に半導体基板（１０）の裏面（５２）に破砕層（１４）を形成する工程と、を含む。【選択図】図１
Description
本発明は、半導体基板の製造方法に関する。
特許文献１には、第１の厚さを有する半導体ウエハの第１の主面上に、第１の金属膜を形成する工程と、半導体ウエハの第２の主面側に対して、バック・グラインディング処理を実行することにより、第１の厚さよりも薄い第２の厚さとする工程と、半導体ウエハの第２の主面上に、その周辺に沿って、第１の絶縁膜からなり、第２の主面の周辺に沿う円環状絶縁膜パターンを含む絶縁膜パターンを形成する工程と、絶縁膜パターンがある状態で、円環状絶縁膜パターンの開口部の厚さを第２の厚さよりも薄い第３の厚さとする工程と、絶縁膜パターンがある状態で、半導体ウエハに対して、電気的テストを実行する工程と、絶縁膜パターンがある状態で、半導体ウエハの第２の主面を粘着シートに貼り付けることにより、粘着シートを介してダイシング・フレームに保持させる工程と、ダイシング・フレームに保持された状態で、半導体ウエハを個々のチップに分割する工程と、を含む半導体装置の製造方法が開示されている。
本発明の課題は、破砕層を形成しない場合と比較して、反りが抑制された半導体基板の製造方法を提供することである。
上記目的を達成するために、請求項１に記載の半導体基板の製造方法は、おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に破砕層を形成する工程と、前記エピタキシャル層に素子を形成する前に前記破砕層の上面に保護膜を成膜する工程と、を含むものである。
また、請求項２に記載の発明は、請求項１に記載の発明において、前記破砕層を形成する工程は、前記半導体基板の裏面を研削して前記破砕層を形成する工程であるものである。
また、請求項３に記載の発明は、請求項２に記載の発明において、前記研削して前記破砕層を形成する工程は、前記半導体基板の反り量に応じて砥粒径を選択して行うものである。
また、請求項４に記載の発明は、請求項１から請求項３のいずれか１項に記載の発明において、前記保護膜を成膜する工程は金属膜を成膜する工程であるものである。
また、請求項５に記載の発明は、請求項４に記載の発明において、前記金属膜は金を含む金属膜であるものである。
また、請求項６に記載の発明は、請求項４または請求項５に記載の発明において、前記半導体基板の周辺部の前記金属膜の被覆されていない前記破砕層を除去するエッチング工程をさらに含むものである。
また、請求項７に記載の発明は、請求項４から請求項６のいずれか１項に記載の発明において、前記金属膜を成膜する工程は前記半導体基板に裏面電極を成膜する工程であるものである。
また、請求項８に記載の発明は、請求項１から請求項３のいずれか１項に記載の発明において、前記保護膜を成膜する工程はレジスト膜を成膜する工程であるものである。
また、請求項９に記載の発明は、請求項８に記載の発明において、前記半導体基板の周辺部の前記レジスト膜の被覆されていない前記破砕層を除去するエッチング工程をさらに含むものである。
また、請求項１０に記載の発明は、請求項１から請求項９のいずれか１項に記載の発明において、前記破砕層を形成する工程は、前記半導体基板が平坦になるように反りを矯正するものである。
また、請求項１１に記載の発明は、請求項１から請求項９のいずれか１項に記載の発明において、前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、反りが悪化しないように、反りを残存させるものである。
また、請求項１２に記載の発明は、請求項１から請求項９のいずれか１項に記載の発明において、前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、前記エピタキシャル層の一部が除去された場合に、反りが更に矯正されるように反りを残存させるものである。
また、請求項１３に記載の発明は、請求項１から請求項１２のいずれか１項に記載の発明において、前記エピタキシャル層に素子を形成する工程をさらに含むものである。
上記目的を達成するために、請求項１４に記載の半導体基板の製造方法は、基板のおもて面にエピタキシャル層が成膜された基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記基板の裏面を研削する工程と、前記エピタキシャル層に素子を形成する前に研削された前記裏面に保護膜を成膜する工程と、を含むものである。
上記目的を達成するために、請求項１５に記載の半導体基板の製造方法は、おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面を研削して破砕層を形成する工程と、を含み、前記研削して前記破砕層を形成する工程は、前記半導体基板の反り量に応じて砥粒径を選択して行うものである。
上記目的を達成するために、請求項１６に記載の半導体基板の製造方法は、おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に前記半導体基板が平坦になるように反りを矯正する破砕層を形成する工程と、を含むものである。
上記目的を達成するために、請求項１７に記載の半導体基板の製造方法は、おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に破砕層を形成する工程と、を含み、前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、反りが悪化しないように、反りを残存させるものである。
上記目的を達成するために、請求項１８に記載の半導体基板の製造方法は、おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に破砕層を形成する工程と、を含み、前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、前記エピタキシャル層の一部が除去された場合に、反りが更に矯正されるように反りを残存させるものである。
上記目的を達成するために、請求項１５に記載の半導体基板の製造方法は、おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面を研削して破砕層を形成する工程と、を含み、前記研削して前記破砕層を形成する工程は、前記半導体基板の反り量に応じて砥粒径を選択して行うものである。
上記目的を達成するために、請求項１６に記載の半導体基板の製造方法は、おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に前記半導体基板が平坦になるように反りを矯正する破砕層を形成する工程と、を含むものである。
上記目的を達成するために、請求項１７に記載の半導体基板の製造方法は、おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に破砕層を形成する工程と、を含み、前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、反りが悪化しないように、反りを残存させるものである。
上記目的を達成するために、請求項１８に記載の半導体基板の製造方法は、おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に破砕層を形成する工程と、を含み、前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、前記エピタキシャル層の一部が除去された場合に、反りが更に矯正されるように反りを残存させるものである。
請求項１、および請求項１３から請求項１８に記載の発明によれば、破砕層を形成しない場合と比較して、反りが抑制された半導体基板の製造方法が提供される、という効果が得られる。
請求項２に記載の発明によれば、研磨によって破砕層を形成する場合と比較して、破砕の度合いが大きい破砕層が形成される、という効果が得られる。
請求項３に記載の発明によれば、砥粒径の選択以外の方法で半導体基板の反り量を調整する場合と比較して、反り量が精密に調整される、という効果が得られる。
請求項４に記載の発明によれば、レジストにより保護膜を成膜する場合と比較して、後工程における酸化処理、熱処理に対する耐性がより向上する、という効果が得られる。
請求項５に記載の発明によれば、金を含む金属膜以外の金属膜で保護膜を成膜する場合と比較して、後工程における化学薬品やガスを用いる処理に対する耐性がより向上する、という効果が得られる。
請求項６に記載の発明によれば、エッチングにより半導体基板の周辺部の金属膜の被覆されていない破砕層を除去しない場合と比較して、破砕層が形成された半導体基板面からの微細破片の脱落が抑制される、という効果が得られる。
請求項７に記載の発明によれば、金属膜を成膜する工程で半導体基板に裏面電極を成膜しない場合と比較して、半導体素子の中間特性が測定される、という効果が得られる。
請求項８に記載の発明によれば、金属膜により保護膜を成膜する場合と比較してより簡易に保護膜が成膜される、という効果が得られる。
請求項９に記載の発明によれば、エッチングにより半導体基板の周辺部のレジスト膜の被覆されていない破砕層を除去しない場合と比較して、破砕層が形成された半導体基板面からの微細破片の脱落が抑制される、という効果が得られる。
請求項１０に記載の発明によれば、平坦に矯正しない場合と比較し、素子の形成工程において反りに起因した製造不良が発生しにくくなる、という効果が得られる。
請求項１１に記載の発明によれば、破砕層を形成する工程よりも後の後工程において、反りが悪化しない、という効果が得られる。
請求項１２に記載の発明によれば、エピタキシャル層の一部が除去された場合に、反りが悪化しない、という効果が得られる。
図１から図３を参照して、本実施の形態に係る半導体基板の製造方法ついて詳細に説明する。
まず、本実施の形態に係る半導体基板の製造方法の背景について説明する。半導体基板の大口径化、薄化にともなって製造工程（搬送、露光等）における基板の反りが問題となってきている。また、半導体基板で製造される半導体素子の種類には様々なものがあるが、特に半導体素子がＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ）等の発光素子の場合では、エピタキシャル層が厚い（例えば、１０数μｍ程度）こともあって、特に問題となる。従って、製造工程において反りを矯正する方法が求められている。
従来、エピタキシャル層によって圧縮応力の発生した半導体基板の表層にＣＶＤ（Ｃａｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）膜を形成して引張応力を発生させて反りを矯正する方法が知られている。しかしながら、この方法では、表層に形成されたＣＶＤ膜のために素子形成等の後工程に制約を与える。
そこで、本実施の形態では、エピタキシャル層に素子を形成する前（各種成膜や電極、配線等が形成される前）に、半導体基板の裏面に、例えば研削によって破砕層を形成することとした。このことによって、破砕層を形成しない場合と比較して、基板の反りが抑制された半導体基板の製造方法が提供される。ここで、「破砕層」とは、研削等によるダメージにより、微小な亀裂（クラック）や結晶格子の乱れが発生している層である。ちなみに、半導体素子が形成された半導体基板を最終的に薄化（薄くすること）は一般的に行われているが、半導体素子を形成する前に研削することは行われていない。これは、研削によって半導体基板の微細破片（ごみ）が発生し、エピタキシャル層が形成された面を汚染する可能性、あるいは基板の強度が低下する可能性があるためである。
図１を参照して、本実施の形態に係る半導体基板の製造方法の工程について説明する。
本実施の形態では、半導体基板を用いて製造する半導体素子がＶＣＳＥＬである場合を例示して説明する。
本実施の形態では、半導体基板を用いて製造する半導体素子がＶＣＳＥＬである場合を例示して説明する。
まず、エピタキシャル層１２がおもて面５０上に成膜された半導体基板１０を準備する（図１（ａ））。つまり、本実施の形態では、半導体基板１０のエピタキシャル層が形成される面を「おもて面」といい、おもて面と対向する面を裏面という。図１の各図において＜１＞が付された図は半導体基板１０の断面図を、＜２＞が付された図は半導体基板１０の底面図を示している。エピタキシャル層とは、エピタキシャル成長によって成膜された層であり、エピタキシャル成長とは、薄膜結晶成長技術のひとつであり、基板となる結晶の上に結晶成長を行い、下地の基板の結晶面にそろえて配列する成長の方法である。本実施の形態に係るエピタキシャル層１２には、ＶＣＳＥＬを構成する下部反射鏡、活性層、上部反射鏡等が形成されている。半導体基板１０の裏面５２は、微細破片の脱落等が発生しないように鏡面加工されている場合もある。
この際の半導体基板１０には、エピタキシャル層１２に起因する反りが発生している場合がある。反りの詳細については後述する。なお、本実施の形態に係る半導体基板は、ＧａＡｓ（ガリウムヒ素）基板、ＩｎＰ（インジウムリン）基板、Ｓｉ（シリコン）基板等特に制限はないが、本実施の形態ではＧａＡｓ基板を例示して説明する。
次に、半導体基板１０の裏面に破砕層１４を形成する（図１（ｂ））。本実施の形態では、破砕層１４によってエピタキシャル層１２に起因する反りを矯正する（反り量を緩和させる）。破砕層１４の形成は、例えば研削（いわゆるバックグラインド）あるいは研磨によって行われるが、より破砕の度合いを大きくするために、本実施の形態では研削によって行っている。研削は例えば砥石によって行われるが、本実施の形態ではエピタキシャル層１２に起因する反りの矯正が適切に行われるように、砥石の砥粒径（砥石番手）を選択して行う。砥粒径の選択の詳細については後述する。
次に、破砕層１４の上部に保護膜１６を形成する（図１（ｃ））。保護膜１６は金属膜、レジスト膜等で形成されるが、本実施の形態ではＡｕ（金）で形成している。金で保護膜１６を形成する場合は、下地層（密着層）として間にＴｉ（チタン）膜を挟んでもよい。保護膜１６を金属で形成した場合、後工程に熱処理や酸化処理がある場合にも耐えるので破砕層１４が保護される。また、特にＡｕで形成した場合、Ａｕは非酸化性であり、また化学薬品や工程内で使用するガスに対して安定であるので、後工程にそれらを用いた処理がある場合に特に好適である。一方、レジスト膜で保護膜１６を形成する場合は、より簡易に保護膜が形成される。
保護膜１６を形成する目的の１つは、破砕層１４が形成された半導体基板１０の裏面から半導体基板１０の微細破片が脱落し、異物（パーティクル）となって半導体基板１０等を汚染することを防止するためである。また、製造工程において半導体基板１０をエッチングする工程があると破砕層１４が削られ、除去されてしまい、反りの矯正効果が変化して半導体基板１０の反り量が変化し、反り量の管理が困難になる（ばらつきが大きくなる）ことが想定される。そのため、保護膜１６で破砕層１４が除去されるのを防止するためである。
次に、半導体基板１０の周辺部の、保護膜１６が上部に形成されていない破砕層１４（以下、「非被覆破砕層」）を除去する（図１（ｄ））。非被覆破砕層が残存するのは、図１（ｃ）で保護膜１６、特に金属膜で保護膜１６を形成する際に、半導体基板１０を固定するための支持具が非被覆破砕層に対応する部分に当接されるからである。破砕層１４および保護膜１６は、予め定められた後の工程で、例えば研削により除去される。非被覆破砕層の除去は、例えばウエットエッチングを用いたライトエッチングにより行う。非被覆破砕層の除去は、当該部分から微細破片が脱落するのを防止するために行われる。換言すると、微細破片の脱落が問題とならない場合には、必ずしも除去する必要はない。
この後、ＶＣＳＥＬ製造の通常の工程、すなわち、ＶＣＳＥＬ素子を形成する工程、必要に応じて行うＶＣＳＥＬ素子の特性（中間特性）の測定工程、破砕層１４および保護膜１６を除去する工程、半導体基板１０の裏面を研削して半導体基板１０を薄化する工程、半導体基板１０の裏面に電極を形成する工程、ＶＣＳＥＬ素子の検査工程、ＶＣＳＥＬ素子の個片化工程等が行われる。ここで、保護膜１６を金属で形成した場合は、上記中間特性（例えば良否判定）の測定工程において、保護膜１６が裏面電極（仮メタル）として用いられる。また、保護膜１６としてＡｕを採用することは、ＧａＡｓによる半導体基板１０と裏面電極とのオーミック接触を形成する上でも好ましい。
次に、図２を参照して、半導体基板１０の反りについて説明する。図２（ａ）はエピタキシャル層１２の応力に起因する半導体基板１０の反りを示した図であり、図２（ｂ）は破砕層１４に起因する応力が加わった場合の半導体基板１０の反りを示した図、（ｃ）は半導体基板の逆反り示した図である。
図２（ａ）に示すように、半導体基板１０にエピタキシャル層１２を形成すると応力（圧縮応力）Ｓｅが発現し、半導体基板１０の全体が、エピタキシャル層１２を凸側にして凸状に湾曲する。これがエピタキシャル層１２に起因する反りである。
次に、エピタキシャル層１２に起因する反りの発生している半導体基板１０の裏面に破砕層１４Ａを形成すると応力（圧縮応力）Ｓｂ１が発現する。応力Ｓｅと応力Ｓｂ１は互いに対向する面に形成される何れも圧縮方向の応力なので、互いに相殺され、エピタキシャル層１２に起因する反りが矯正される。
図３（ａ）を参照して、応力Ｓｂ１の発生についてより詳細に説明する。図３（ａ）は応力Ｓｂ１の発生を概念的に説明する図である。図３（ａ）に示すように、半導体基板１０を研削すると（破砕層１４を形成すると）、半導体基板１０の全体に圧縮応力である応力Ｓｂが発生する。この応力Ｓｂにより、研削面を凸側にした半導体基板１０全体の反りが発生する。この研削による圧縮応力は、図３（ａ）に示すように研削された面側に研削ダメージ１８（亀裂）が発生することにより発生する。研削ダメージ１８の程度は、例えば半導体基板１０の表面の粗さ（最大高さＲｍａｘ等）によって間接的に測定される。
図２（ｃ）は、半導体基板１０の「逆反り」を示した図である。本実施の形態において「逆反り」とは、エピタキシャル層１２を凹側にした反りをいう。破砕層１４Ｂの形成程度が大きく圧縮応力である応力Ｓｂ２が大きい場合には、このような逆反りが発生する場合もある。後工程を考慮して破砕層１４による反り量を設定する場合には、このように逆反りになるように設定する場合もある。
従って、エピタキシャル層１２に起因する反りを矯正するための破砕層１４の形成においては、圧縮応力である応力Ｓｂの程度が微細に調整されることが好ましい。そこで本実施の形態では、破砕層１４を形成するための研削における砥石の砥粒径（砥石番手）を、反りの矯正量に応じて変えている。
図３（ｂ）は、仕上げ砥石の砥粒径と反り量との関係を示している。横軸は砥粒径を示しており、大きい側から小さい側に推移している。この場合、砥石番手は小から大に推移する。また、縦軸には、各砥粒径の砥石で、同じ径の半導体基板を同じ量（例えば５０μｍ）だけ研削した場合に発生する反り量の大きさを示している。図３（ｂ）に示すように、砥粒径が小さくなるほど発生する反り量は小さくなる。一方、砥粒径が小さいほど微妙な反り量の矯正を行えるが、研削時間は長くなる。このように、砥粒径の選択によって反りの矯正程度が調整され、必要な場合には半導体基板１０を逆反りにすることも可能である。
ここで、破砕層１４の形成における反りの矯正量の設定（砥粒径の選択）に影響する他のパラメータについて説明する。上述したように、エピタキシャル層１２に起因して反りが発生する。この際の反り量はエピタキシャル層１２の膜厚が大きいほど大きい。また、エピタキシャル層１２が形成される半導体基板１０の径が大きいほど、厚さが薄いほど反り量が大きくなる。
一方、保護膜１６が形成された後、工程が進行し、エッチング等によるＶＣＳＥＬ素子の形成等によってエピタキシャル層１２が分割される。この際に、エピタキシャル層１２の一部が除去される。エピタキシャル層１２の一部が除去されると反りを発生させる圧縮応力が軽減される（逆矯正される）ため、反り量が小さくなる。一方、ＶＣＳＥＬ素子が形成された半導体基板１０は、当初例えば６００〜６５０μｍであった厚みが、工程途中で例えば５００μｍ、最終的に例えば１５０μｍ程度まで薄化される。この薄化は反り量を大きくする方向に作用する。
換言すれば、後の工程における逆矯正、反りの発生を勘案すると、反りを矯正するための破砕層１４を形成する際に、必ずしも半導体基板１０が平坦（１０μｍ未満の反り量）になるまで矯正する必要はない。ここで、半導体基板１０の反りは、例えば搬送工程において吸着エラーを発生させ、搬送不良の原因となる場合がある。また、ステッパー（露光装置）等による露光工程において半導体基板１０の面内で焦点が定まらず、合焦不良の原因となる場合がある。しかしながら、これら後工程で想定される不良に対しても、許容される反り量があり、必ずしも半導体基板１０が平坦である必要はない。つまり、破砕層１４の形成後に意図的に反りを残存させてもよく、残存させる反り量は、後工程における逆矯正、反りの発生を勘案して、後工程の全体を通して許容される反り量（目標反り量）に設定してもよい。言い換えると、破砕層１４の形成後の後工程において、破砕層１４の形成後の反り量よりも反りが悪化しないように、破砕層１４の形成後に反りを残存させてもよい。
ここで、各工程における製造装置の種類等によって許容される反り量が異なるため、目標反り量を一律に規定することは困難である。しかしながら、一般的には、反り量が１００数１０μｍ程度となると工程上問題となり、例えば数１０μｍ程度まで矯正する必要がある。
１０ 半導体基板
１２ エピタキシャル層
１４、１４Ａ、１４Ｂ 破砕層
１６ 保護膜
１８ 研削ダメージ
５０ おもて面
５２ 裏面
Ｓｅ、Ｓｂ、Ｓｂ１、Ｓｂ２ 応力
１２ エピタキシャル層
１４、１４Ａ、１４Ｂ 破砕層
１６ 保護膜
１８ 研削ダメージ
５０ おもて面
５２ 裏面
Ｓｅ、Ｓｂ、Ｓｂ１、Ｓｂ２ 応力
Claims (18)
- おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、
前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に破砕層を形成する工程と、
前記エピタキシャル層に素子を形成する前に前記破砕層の上面に保護膜を成膜する工程と、を含む
半導体基板の製造方法。 - 前記破砕層を形成する工程は、
前記半導体基板の裏面を研削して前記破砕層を形成する工程である
請求項１に記載の半導体基板の製造方法。 - 前記研削して前記破砕層を形成する工程は、前記半導体基板の反り量に応じて砥粒径を選択して行う
請求項２に記載の半導体基板の製造方法。 - 前記保護膜を成膜する工程は金属膜を成膜する工程である
請求項１から請求項３のいずれか１項に記載の半導体基板の製造方法。 - 前記金属膜は金を含む金属膜である
請求項４に記載の半導体基板の製造方法。 - 前記半導体基板の周辺部の前記金属膜の被覆されていない前記破砕層を除去するエッチング工程をさらに含む
請求項４または請求項５に記載の半導体基板の製造方法。 - 前記金属膜を成膜する工程は前記半導体基板に裏面電極を成膜する工程である
請求項４から請求項６のいずれか１項に記載の半導体基板の製造方法。 - 前記保護膜を成膜する工程はレジスト膜を成膜する工程である
請求項１から請求項３のいずれか１項に記載の半導体基板の製造方法。 - 前記半導体基板の周辺部の前記レジスト膜の被覆されていない前記破砕層を除去するエッチング工程をさらに含む
請求項８に記載の半導体基板の製造方法。 - 前記破砕層を形成する工程は、前記半導体基板が平坦になるように反りを矯正する
請求項１から請求項９のいずれか１項に記載の半導体基板の製造方法。 - 前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、反りが悪化しないように、反りを残存させる
請求項１から請求項９のいずれか１項に記載の半導体基板の製造方法。 - 前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、前記エピタキシャル層の一部が除去された場合に、反りが更に矯正されるように反りを残存させる
請求項１から請求項９のいずれか１項に記載の半導体基板の製造方法。 - 前記エピタキシャル層に素子を形成する工程をさらに含む
請求項１から請求項１２のいずれか1項に記載の半導体基板の製造方法。 - 基板のおもて面にエピタキシャル層が成膜された基板を準備する工程と、
前記エピタキシャル層に素子を形成する前に前記基板の裏面を研削する工程と、
前記エピタキシャル層に素子を形成する前に研削された前記裏面に保護膜を成膜する工程と、を含む
半導体基板の製造方法。 - おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、
前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面を研削して破砕層を形成する工程と、を含み、
前記研削して前記破砕層を形成する工程は、前記半導体基板の反り量に応じて砥粒径を選択して行う
半導体基板の製造方法。 - おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、
前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に前記半導体基板が平坦になるように反りを矯正する破砕層を形成する工程と、を含む
半導体基板の製造方法。 - おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、
前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に破砕層を形成する工程と、を含み、
前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、反りが悪化しないように、反りを残存させる
半導体基板の製造方法。 - おもて面にエピタキシャル層が成膜された半導体基板を準備する工程と、
前記エピタキシャル層に素子を形成する前に前記半導体基板の裏面に破砕層を形成する工程と、を含み、
前記破砕層を形成する工程は、前記破砕層を形成する工程よりも後の後工程において、前記エピタキシャル層の一部が除去された場合に、反りが更に矯正されるように反りを残存させる
半導体基板の製造方法。
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