JPH09266206A - 半導体装置の製造方法およびシリコン基板 - Google Patents
半導体装置の製造方法およびシリコン基板Info
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- JPH09266206A JPH09266206A JP7409596A JP7409596A JPH09266206A JP H09266206 A JPH09266206 A JP H09266206A JP 7409596 A JP7409596 A JP 7409596A JP 7409596 A JP7409596 A JP 7409596A JP H09266206 A JPH09266206 A JP H09266206A
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Abstract
(57)【要約】
【課題】３層以上の配線層を有する半導体装置の製造に
関して、製造装置に依存せずかつ特殊な層間膜工程を用
いることなくシリコン基板の反りを所定値以下に抑える
ことが可能な半導体装置の製造方法及びこれに用いられ
るシリコン基板を提供する。 【解決手段】シリコン基板１の厚さをＴ、直径をＤと
し、配線層数をｎとして、 Ｔ（単位：μｍ）≧６２．４×Ｄ（単位：インチ）×
［１．６（ｎ−１）＋１．０］1/2 を満足する厚さのシ
リコン基板を用いて半導体装置を製造する。
関して、製造装置に依存せずかつ特殊な層間膜工程を用
いることなくシリコン基板の反りを所定値以下に抑える
ことが可能な半導体装置の製造方法及びこれに用いられ
るシリコン基板を提供する。 【解決手段】シリコン基板１の厚さをＴ、直径をＤと
し、配線層数をｎとして、 Ｔ（単位：μｍ）≧６２．４×Ｄ（単位：インチ）×
［１．６（ｎ−１）＋１．０］1/2 を満足する厚さのシ
リコン基板を用いて半導体装置を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法およびシリコン基板に係わり、特に多層配線構造を有
する半導体集積回路装置の製造方法およびこれに用いら
れるシリコン基板に関する。
法およびシリコン基板に係わり、特に多層配線構造を有
する半導体集積回路装置の製造方法およびこれに用いら
れるシリコン基板に関する。
【０００２】
【従来の技術】図３（Ａ）〜（Ｅ）は多層配線構造を有
する半導体装置の一般的な従来技術の製造方法を示した
もので、単一の絶縁性材料を用いて層間膜を形成する方
法である。尚、４層配線を有する半導体装置を例とす
る。
する半導体装置の一般的な従来技術の製造方法を示した
もので、単一の絶縁性材料を用いて層間膜を形成する方
法である。尚、４層配線を有する半導体装置を例とす
る。
【０００３】まず図３（Ａ）に示すように、シリコン基
板１３の主面上に素子（図示省略）を形成し、ＢＰＳＧ
膜２を成膜して平坦化した後、アルミニウム膜を０．６
μｍの膜厚で成膜し、レジストを用いたフォトリソグラ
フィ工程とエッチング工程によりパターニングし、第１
層配線３を形成する。
板１３の主面上に素子（図示省略）を形成し、ＢＰＳＧ
膜２を成膜して平坦化した後、アルミニウム膜を０．６
μｍの膜厚で成膜し、レジストを用いたフォトリソグラ
フィ工程とエッチング工程によりパターニングし、第１
層配線３を形成する。
【０００４】次に図３（Ｂ）に示すように、Ｏ2 、ＴＥ
ＯＳ（テトラ・エトキシ・オルソ・シリケート）を主反
応ガスとしてプラズマＣＶＤ法により酸化シリコン膜４
（以下、プラズマＴＥＯＳ酸化シリコン膜、と称す）を
２．０μｍの膜厚に成膜し、化学的機械的研磨（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ，以下、ＣＭＰ、と称す）法等によりアルミニウム膜
上での酸化シリコン膜４の膜厚が１μｍ程度の平坦な層
間絶縁膜４を形成する。
ＯＳ（テトラ・エトキシ・オルソ・シリケート）を主反
応ガスとしてプラズマＣＶＤ法により酸化シリコン膜４
（以下、プラズマＴＥＯＳ酸化シリコン膜、と称す）を
２．０μｍの膜厚に成膜し、化学的機械的研磨（Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ，以下、ＣＭＰ、と称す）法等によりアルミニウム膜
上での酸化シリコン膜４の膜厚が１μｍ程度の平坦な層
間絶縁膜４を形成する。
【０００５】次に図３（Ｃ）に示すように、レジストを
用いたフォトリソグラフィ工程とエッチング工程により
酸化シリコン膜４を選択的にエッチングして第１層配線
３に達する接続孔を形成する。そして接続孔内にタング
ステンを埋め込み、タングステンプラグ５とする。
用いたフォトリソグラフィ工程とエッチング工程により
酸化シリコン膜４を選択的にエッチングして第１層配線
３に達する接続孔を形成する。そして接続孔内にタング
ステンを埋め込み、タングステンプラグ５とする。
【０００６】次に図３（Ｄ）に示すように、アルミニウ
ム膜を０．６μｍの膜厚で成膜し、レジストを用いたフ
ォトリソグラフィ工程とエッチング工程によりパターニ
ングし、第２層配線６を形成する。
ム膜を０．６μｍの膜厚で成膜し、レジストを用いたフ
ォトリソグラフィ工程とエッチング工程によりパターニ
ングし、第２層配線６を形成する。
【０００７】次に図３（Ｅ）に示すように、前述の図３
（Ｂ）〜（Ｄ）の工程を繰り返し、第４層配線１２まで
形成する。
（Ｂ）〜（Ｄ）の工程を繰り返し、第４層配線１２まで
形成する。
【０００８】図４（Ａ）〜（Ｆ）は多層配線構造を有す
る半導体装置を形成する他の従来技術の製造方法を示す
工程断面図であり、応力の向きの異なる絶縁性材料を組
み合わせて層間膜を形成するものである。尚、図３と同
様に、４層配線を有する半導体装置を例とする。
る半導体装置を形成する他の従来技術の製造方法を示す
工程断面図であり、応力の向きの異なる絶縁性材料を組
み合わせて層間膜を形成するものである。尚、図３と同
様に、４層配線を有する半導体装置を例とする。
【０００９】まず図４（Ａ）に示すように、シリコン基
板１３の主面上に素子（図示省略）を形成し、ＢＰＳＧ
膜２を成膜して平坦化した後、アルミニウム膜を０．６
μｍの膜厚で成膜し、レジストを用いたフォトリソグラ
フィ工程とエッチング工程によりパターニングし、第１
層配線３を形成する。
板１３の主面上に素子（図示省略）を形成し、ＢＰＳＧ
膜２を成膜して平坦化した後、アルミニウム膜を０．６
μｍの膜厚で成膜し、レジストを用いたフォトリソグラ
フィ工程とエッチング工程によりパターニングし、第１
層配線３を形成する。
【００１０】次に図４（Ｂ）に示すように、第１層配線
３上にプラズマＴＥＯＳ酸化シリコン膜１４を０．５μ
ｍの膜厚で成膜し、その上にＯ3 、ＴＥＯＳを主反応ガ
スとして常圧熱ＣＶＤ法により酸化シリコン膜１５（以
下、Ｏ3 ／ＴＥＯＳ酸化シリコン膜、と称す）を１．２
μｍの膜厚で成膜する。
３上にプラズマＴＥＯＳ酸化シリコン膜１４を０．５μ
ｍの膜厚で成膜し、その上にＯ3 、ＴＥＯＳを主反応ガ
スとして常圧熱ＣＶＤ法により酸化シリコン膜１５（以
下、Ｏ3 ／ＴＥＯＳ酸化シリコン膜、と称す）を１．２
μｍの膜厚で成膜する。
【００１１】次に図４（Ｃ）に示すように、ＣＭＰ法を
用いてアルミニウム膜３上での酸化シリコン膜の膜厚が
１μｍ程度の平坦な層間絶縁膜を形成する。
用いてアルミニウム膜３上での酸化シリコン膜の膜厚が
１μｍ程度の平坦な層間絶縁膜を形成する。
【００１２】次に図４（Ｄ）に示すように、レジストを
用いたフォトリソグラフィ工程とエッチング工程により
酸化シリコン膜１５，１４を選択的にエッチングして第
１層配線３に達する接続孔を形成する。そして接続孔に
タングステンを埋め込み、タングステンプラグ５とす
る。
用いたフォトリソグラフィ工程とエッチング工程により
酸化シリコン膜１５，１４を選択的にエッチングして第
１層配線３に達する接続孔を形成する。そして接続孔に
タングステンを埋め込み、タングステンプラグ５とす
る。
【００１３】次に図４（Ｅ）に示すように、アルミニウ
ム膜を０．６μｍの膜厚で成膜し、レジストを用いたフ
ォトリソグラフィ工程とエッチング工程によりパターニ
ングし、第２層配線６を形成する。
ム膜を０．６μｍの膜厚で成膜し、レジストを用いたフ
ォトリソグラフィ工程とエッチング工程によりパターニ
ングし、第２層配線６を形成する。
【００１４】次に図４（Ｆ）に示すように、前述の図４
（Ｂ）〜（Ｄ）の工程を繰り返し、第４層配線１２まで
形成する。
（Ｂ）〜（Ｄ）の工程を繰り返し、第４層配線１２まで
形成する。
【００１５】
【発明が解決しようとする課題】上述した図３に示す従
来技術では、配線層数が増加し層間膜が厚くなると、層
間膜の応力によりシリコン基板１３に反りが生じる。
来技術では、配線層数が増加し層間膜が厚くなると、層
間膜の応力によりシリコン基板１３に反りが生じる。
【００１６】図５に示すように、ここでは反り量を反っ
たシリコン基板２０の中心部から基板外周を通る平面２
１までの距離と定義する。
たシリコン基板２０の中心部から基板外周を通る平面２
１までの距離と定義する。
【００１７】基板が反ると次のような問題が起こる。
【００１８】まず第１の問題点は、配線のパターニング
の際にフォトリソグラフィ工程においてアライメント精
度が劣化することである。
の際にフォトリソグラフィ工程においてアライメント精
度が劣化することである。
【００１９】第２の問題点は、基板を支持台に吸着させ
て行うドライエッチングや成膜などの工程で基板温度の
制御性が悪くなることである。
て行うドライエッチングや成膜などの工程で基板温度の
制御性が悪くなることである。
【００２０】以下、これらの問題について詳しく説明す
る。
る。
【００２１】図７は反ったシリコン基板２６の露光時の
様子を、基板２６の一部分について模式的に示したもの
であり、シリコン基板上に形成する予定の素子パターン
２７，２８と露光マスク２３上のマスクパターン２４，
２５による投影像はそれぞれ対応しなくてはならないも
のとする。すなわちシリコン基板２６の反りが大きい
と、光源２２からの露光光をフォトレジスト２９に照射
するステッパーでの露光の際に基板が支持台に均一に吸
着されず、基板が部分的に浮き上がってしまう。そのよ
うな状態では基板面と露光マスク面が平行でなくなり、
その状態で露光するとパターンが対応しなくなる（図７
ではマスクパターン２５と素子パターン２８とが対応し
ていない、すなわち位置がずれている）。
様子を、基板２６の一部分について模式的に示したもの
であり、シリコン基板上に形成する予定の素子パターン
２７，２８と露光マスク２３上のマスクパターン２４，
２５による投影像はそれぞれ対応しなくてはならないも
のとする。すなわちシリコン基板２６の反りが大きい
と、光源２２からの露光光をフォトレジスト２９に照射
するステッパーでの露光の際に基板が支持台に均一に吸
着されず、基板が部分的に浮き上がってしまう。そのよ
うな状態では基板面と露光マスク面が平行でなくなり、
その状態で露光するとパターンが対応しなくなる（図７
ではマスクパターン２５と素子パターン２８とが対応し
ていない、すなわち位置がずれている）。
【００２２】また、ＣＶＤ工程などで基板を支持台に吸
着させ裏面を加熱あるいは冷却する装置を用いる場合、
基板が反りにより浮き上がっていると基板温度が基板面
内で均一にならず、成長膜厚のばらつき等の原因とな
る。
着させ裏面を加熱あるいは冷却する装置を用いる場合、
基板が反りにより浮き上がっていると基板温度が基板面
内で均一にならず、成長膜厚のばらつき等の原因とな
る。
【００２３】プラズマＴＥＯＳ酸化シリコン膜は一般的
におよそ１．５×１０9 ｄｙｎ／ｃｍ2 の圧縮応力を有
する。
におよそ１．５×１０9 ｄｙｎ／ｃｍ2 の圧縮応力を有
する。
【００２４】一般的に用いられている厚さ６８０μｍ、
直径６インチのシリコン基板を用いた場合のシリコン基
板の反りを図６のー■ー（従来技術）に示す。
直径６インチのシリコン基板を用いた場合のシリコン基
板の反りを図６のー■ー（従来技術）に示す。
【００２５】３層配線まで形成すると１３０μｍの反り
を生じる。支持台に吸着できなくなる限界の反り量は真
空チャックで１００μｍ程度であり、静電チャックで２
００μ程度であるので、３層以上の配線を形成する場
合、前述の問題が起りうる。
を生じる。支持台に吸着できなくなる限界の反り量は真
空チャックで１００μｍ程度であり、静電チャックで２
００μ程度であるので、３層以上の配線を形成する場
合、前述の問題が起りうる。
【００２６】強力な静電チャックを用いれば、基板がか
なり反っていても製造上は大きな問題とはならない。し
かしながら、強力な静電支持台を用いると半導体素子に
電気的な損傷を与える可能性があるため、こうした支持
台の改良だけでは問題は解決できないと言える。
なり反っていても製造上は大きな問題とはならない。し
かしながら、強力な静電支持台を用いると半導体素子に
電気的な損傷を与える可能性があるため、こうした支持
台の改良だけでは問題は解決できないと言える。
【００２７】したがってシリコン基板（ウエハ）は真空
チャックで安定に吸着出来るように１００μｍ以下にす
る必要がある。この限界値はシリコン基板の直径が６イ
ンチ（６インチウエハ）から例えば８インチ（８インチ
ウエハ）と大きくした場合も同じである。
チャックで安定に吸着出来るように１００μｍ以下にす
る必要がある。この限界値はシリコン基板の直径が６イ
ンチ（６インチウエハ）から例えば８インチ（８インチ
ウエハ）と大きくした場合も同じである。
【００２８】一方、図４に示す従来技術は、上記の問題
点を鑑み、応力の向きの異なる絶縁性材料を組み合わせ
て層間膜を形成するものである。
点を鑑み、応力の向きの異なる絶縁性材料を組み合わせ
て層間膜を形成するものである。
【００２９】プラズマＴＥＯＳ酸化シリコン膜は一般的
におよそ１．５×１０9 ｄｙｎ／ｃｍ2 の圧縮応力を有
し、Ｏ3 ／ＴＥＯＳ酸化シリコン膜は一般的におよそ
１．１×１０9 ｄｙｎ／ｃｍ2 の引張り応力を有する。
これらの酸化シリコン膜を組み合わせると、４層配線ま
で形成しても反りを２０μｍ程度に抑えることができ
る。しかしながら図４で示す方法では、複数種類の絶縁
膜を用いるため工程が多くコストが増加するという問題
点があった（第３の問題点）。また絶縁膜の選択に制限
があるという問題点があった（第４の問題点）。
におよそ１．５×１０9 ｄｙｎ／ｃｍ2 の圧縮応力を有
し、Ｏ3 ／ＴＥＯＳ酸化シリコン膜は一般的におよそ
１．１×１０9 ｄｙｎ／ｃｍ2 の引張り応力を有する。
これらの酸化シリコン膜を組み合わせると、４層配線ま
で形成しても反りを２０μｍ程度に抑えることができ
る。しかしながら図４で示す方法では、複数種類の絶縁
膜を用いるため工程が多くコストが増加するという問題
点があった（第３の問題点）。また絶縁膜の選択に制限
があるという問題点があった（第４の問題点）。
【００３０】したがって本発明の目的は、３層以上の配
線層を有する半導体装置の製造に関して、製造装置に依
存せずかつ特殊な層間膜工程を用いることなくシリコン
基板の反りを所定値以下に抑えることが可能な半導体装
置の製造方法及びこれに用いられるシリコン基板を提供
することである。
線層を有する半導体装置の製造に関して、製造装置に依
存せずかつ特殊な層間膜工程を用いることなくシリコン
基板の反りを所定値以下に抑えることが可能な半導体装
置の製造方法及びこれに用いられるシリコン基板を提供
することである。
【００３１】
【課題を解決するための手段】本発明の特徴は、３層以
上の配線層を有する多層配線構造を設けた半導体装置の
製造方法において、用いるシリコン基板の厚さをＴ、直
径をＤとし、配線層数をｎとして、Ｔ（単位：μｍ）≧
６２．４×Ｄ（単位：インチ）×［１．６（ｎ−１）＋
１．０］1/2 を満足する厚さの前記シリコン基板を用い
る半導体装置の製造方法にある。ここで、前記配線層間
の層間膜は単一の絶縁性材料、例えばプラズマＴＥＯＳ
酸化シリコンのみにより構成されていることが好まし
い。そして、前記多層配線構造を設けた後の前記シリコ
ン基板の反りは１００μｍ以下にすることができる。
上の配線層を有する多層配線構造を設けた半導体装置の
製造方法において、用いるシリコン基板の厚さをＴ、直
径をＤとし、配線層数をｎとして、Ｔ（単位：μｍ）≧
６２．４×Ｄ（単位：インチ）×［１．６（ｎ−１）＋
１．０］1/2 を満足する厚さの前記シリコン基板を用い
る半導体装置の製造方法にある。ここで、前記配線層間
の層間膜は単一の絶縁性材料、例えばプラズマＴＥＯＳ
酸化シリコンのみにより構成されていることが好まし
い。そして、前記多層配線構造を設けた後の前記シリコ
ン基板の反りは１００μｍ以下にすることができる。
【００３２】本発明の他の特徴は、ｎ層（ｎ≧３）の配
線層を有する多層配線構造をその上に設ける直径Ｄ（単
位：インチ）のシリコン基板の厚さＴ（単位：μｍ）
は、Ｔ≧６２．４×Ｄ×［１．６（ｎ−１）＋１．０］
1/2 を満足しているシリコン基板にある。
線層を有する多層配線構造をその上に設ける直径Ｄ（単
位：インチ）のシリコン基板の厚さＴ（単位：μｍ）
は、Ｔ≧６２．４×Ｄ×［１．６（ｎ−１）＋１．０］
1/2 を満足しているシリコン基板にある。
【００３３】次にシリコン基板の厚さをどのように決め
るかを詳しく説明する。
るかを詳しく説明する。
【００３４】基板の反りと層間膜の応力との関係につい
て次の理論式が知られている（Ｒ．Ｊ．Ｊａｃｃｏｄｉ
ｎｅ ａｎｄ Ｗ．Ａ．Ｓｃｈｌｅｇｅｌ，″Ｍｅａｓ
ｕｒｅｍｅｎｔ ｏｆ Ｓｔｒａｉｎｓ ａｔ Ｓｉ−
ＳｉＯ2 Ｉｎｔｅｒｆａｃｅ″，Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．３７，Ｎ
ｏ．６，ｐｐ．２４２９−２４３４（１９６６）及び
Ｐ．Ａ．Ｆｌｉｎｎ，Ｄ．Ｓ．Ｇａｒｄｎｅｒ ａｎｄ
Ｗ．Ｄ．Ｎｉｘ，″Ｍｅａｓｕｒｅｍｅｎｔａｎｄ
Ｉｎｔｅｒｐｒｅｔａｔｉｏｎ ｏｆ Ｓｔｒｅｓｓ
ｉｎ Ａｌｕｍｉｎｕｍ−Ｂａｓｅｄ Ｍｅｔａｌｌｉ
ｚａｔｉｏｎ ａｓ ａ Ｆｕｎｃｔｉｏｎ ｏｆ Ｔ
ｈｅｒｍａｌ Ｈｉｓｔｏｒｙ″，ＩＥＥＥ Ｔｒａｎ
ｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ，Ｖｏｌ．ＥＤ−３４，Ｎｏ．３，ｐｐ．６８９−
６９９（１９８７）参照）。
て次の理論式が知られている（Ｒ．Ｊ．Ｊａｃｃｏｄｉ
ｎｅ ａｎｄ Ｗ．Ａ．Ｓｃｈｌｅｇｅｌ，″Ｍｅａｓ
ｕｒｅｍｅｎｔ ｏｆ Ｓｔｒａｉｎｓ ａｔ Ｓｉ−
ＳｉＯ2 Ｉｎｔｅｒｆａｃｅ″，Ｊｏｕｒｎａｌ ｏｆ
Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌ．３７，Ｎ
ｏ．６，ｐｐ．２４２９−２４３４（１９６６）及び
Ｐ．Ａ．Ｆｌｉｎｎ，Ｄ．Ｓ．Ｇａｒｄｎｅｒ ａｎｄ
Ｗ．Ｄ．Ｎｉｘ，″Ｍｅａｓｕｒｅｍｅｎｔａｎｄ
Ｉｎｔｅｒｐｒｅｔａｔｉｏｎ ｏｆ Ｓｔｒｅｓｓ
ｉｎ Ａｌｕｍｉｎｕｍ−Ｂａｓｅｄ Ｍｅｔａｌｌｉ
ｚａｔｉｏｎ ａｓ ａ Ｆｕｎｃｔｉｏｎ ｏｆ Ｔ
ｈｅｒｍａｌ Ｈｉｓｔｏｒｙ″，ＩＥＥＥ Ｔｒａｎ
ｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓ，Ｖｏｌ．ＥＤ−３４，Ｎｏ．３，ｐｐ．６８９−
６９９（１９８７）参照）。
【００３５】 σ＝４δＥＴ2 ／３（１−υ）Ｄ2 ｔ………第（１）式 ここで、σはシリコン基板上の薄膜の内部応力、δはシ
リコン基板の反り、Ｅはシリコン基板のヤング率、Ｔは
シリコン基板の厚さ、υはシリコン基板のポアソン比、
Ｄはシリコン基板の直径、ｔは薄膜の厚さである。この
第（１）式から、基板の反りがある基準値δ0 以下であ
るためにはシリコン基板の厚さＴが、 Ｔ≧（３（１−υ）σＤ2 ｔ／４δ0 Ｅ）1/2 ………第（２）式 を満足することが必要である。ここで、シリコン基板上
の層間絶縁膜膜の応力σを一般的な１．５×１０9 ｄｙ
ｎ／ｃｍ2 の圧縮応力とする。またシリコン基板の主面
に被着してフィールド絶縁膜ともなる層間膜の一種であ
る例えばＢＰＳＧ膜の膜厚を１μｍ、各層配線の膜厚を
０．６μｍ、各層間膜厚を配線上で１μｍとする。これ
らの値は多層配線構造における一般的なものである。
リコン基板の反り、Ｅはシリコン基板のヤング率、Ｔは
シリコン基板の厚さ、υはシリコン基板のポアソン比、
Ｄはシリコン基板の直径、ｔは薄膜の厚さである。この
第（１）式から、基板の反りがある基準値δ0 以下であ
るためにはシリコン基板の厚さＴが、 Ｔ≧（３（１−υ）σＤ2 ｔ／４δ0 Ｅ）1/2 ………第（２）式 を満足することが必要である。ここで、シリコン基板上
の層間絶縁膜膜の応力σを一般的な１．５×１０9 ｄｙ
ｎ／ｃｍ2 の圧縮応力とする。またシリコン基板の主面
に被着してフィールド絶縁膜ともなる層間膜の一種であ
る例えばＢＰＳＧ膜の膜厚を１μｍ、各層配線の膜厚を
０．６μｍ、各層間膜厚を配線上で１μｍとする。これ
らの値は多層配線構造における一般的なものである。
【００３６】一層の層間膜の膜厚は０．６μｍ＋１．０
μｍ＝１．６μｍであるから、配線層数をｎとするとシ
リコン基板上の層間絶縁膜ぜんたいの膜厚ｔ（μｍ）は
次の第（３）式となる。
μｍ＝１．６μｍであるから、配線層数をｎとするとシ
リコン基板上の層間絶縁膜ぜんたいの膜厚ｔ（μｍ）は
次の第（３）式となる。
【００３７】 ｔ＝１．６（ｎ−１）＋１．０………第（３）式 反りの基準値すなわち許容最大値δ0 を１００μｍ、Ｅ
＝１．３×１０12ｄｙｎ／ｃｍ2 、υ＝０．２８とす
る。これらを第（２）式に代入すると、次の第（４）式
となる。
＝１．３×１０12ｄｙｎ／ｃｍ2 、υ＝０．２８とす
る。これらを第（２）式に代入すると、次の第（４）式
となる。
【００３８】 Ｔ（単位：μｍ）≧６２．４×Ｄ（単位：インチ）×［１．６（ｎ−１）＋１ ．０］1/2 ………第（４）式 例えば４層配線の場合は、Ｔ（単位：μｍ）≧１５０×
Ｒ（単位：インチ）となる。したがって、直径６インチ
のシリコン基板を用いる場合には、９００μｍ以上の厚
さであれば４層配線まで形成しても反りを１００μｍ以
下に抑えることができる。また直径８インチの基板で
は、厚さ１２００μｍ以上の基板を用いればよいことに
なる。
Ｒ（単位：インチ）となる。したがって、直径６インチ
のシリコン基板を用いる場合には、９００μｍ以上の厚
さであれば４層配線まで形成しても反りを１００μｍ以
下に抑えることができる。また直径８インチの基板で
は、厚さ１２００μｍ以上の基板を用いればよいことに
なる。
【００３９】図２は、配線層数ｎ（ｎ＝３，４，５）を
パラメータにして、シリコン基板の直径Ｄに対する基板
の厚さＴの許容最小値すなわち反りが１００μｍとなる
厚さを示し、これより厚くすることにより反りが１００
μｍより小となる。一方、厚さＴが大きくなればそれだ
け基板（ウエハ）は反りにくくなるが、製造コストや製
造装置の制約からその上限が設定される。
パラメータにして、シリコン基板の直径Ｄに対する基板
の厚さＴの許容最小値すなわち反りが１００μｍとなる
厚さを示し、これより厚くすることにより反りが１００
μｍより小となる。一方、厚さＴが大きくなればそれだ
け基板（ウエハ）は反りにくくなるが、製造コストや製
造装置の制約からその上限が設定される。
【００４０】
【発明の実施の形態】以下図面を参照して本発明を説明
する。
する。
【００４１】本発明は反りにくい厚い基板を用いること
が特徴であり、その上に多層配線を形成する方法は特に
制限しない。図１に示す本発明の実施の形態では、図３
の従来技術と同じ多層配線形成方法を用いている。
が特徴であり、その上に多層配線を形成する方法は特に
制限しない。図１に示す本発明の実施の形態では、図３
の従来技術と同じ多層配線形成方法を用いている。
【００４２】すなわち図１において、シリコン基板（シ
リコンウエハ）１の直径は６インチであり、厚さは９０
０μｍ以上、例えば１０００μｍである。
リコンウエハ）１の直径は６インチであり、厚さは９０
０μｍ以上、例えば１０００μｍである。
【００４３】シリコン基板１の主面上に素子（図示省
略）を形成し、ＢＰＳＧ膜２を成膜して膜厚１．０μｍ
に平坦化した後、アルミニウム膜を０．６μｍの膜厚で
成膜し、レジストを用いたフォトリソグラフィ工程とエ
ッチング工程によりパターニングし、第１層配線３を形
成する。
略）を形成し、ＢＰＳＧ膜２を成膜して膜厚１．０μｍ
に平坦化した後、アルミニウム膜を０．６μｍの膜厚で
成膜し、レジストを用いたフォトリソグラフィ工程とエ
ッチング工程によりパターニングし、第１層配線３を形
成する。
【００４４】次に、プラズマＴＥＯＳ酸化シリコン４を
２．０μｍの膜厚に成膜し、ＣＭＰ法等により酸化シリ
コン膜４を上面から研磨してその膜厚がアルミニウム膜
３上で１μｍ程度、ＢＰＳＧ膜２上で１．６μｍ程度の
平坦な層間絶縁膜４を形成する。その後、レジストを用
いたフォトリソグラフィ工程とエッチング工程により酸
化シリコン膜４を選択的にエッチングして第１層配線３
に達する接続孔を形成する。そして接続孔内にタングス
テンを埋め込み、タングステンプラグ５とする。
２．０μｍの膜厚に成膜し、ＣＭＰ法等により酸化シリ
コン膜４を上面から研磨してその膜厚がアルミニウム膜
３上で１μｍ程度、ＢＰＳＧ膜２上で１．６μｍ程度の
平坦な層間絶縁膜４を形成する。その後、レジストを用
いたフォトリソグラフィ工程とエッチング工程により酸
化シリコン膜４を選択的にエッチングして第１層配線３
に達する接続孔を形成する。そして接続孔内にタングス
テンを埋め込み、タングステンプラグ５とする。
【００４５】次に、アルミニウム膜を０．６μｍの膜厚
で成膜し、レジストを用いたフォトリソグラフィ工程と
エッチング工程によりパターニングし、タングステンプ
ラグ５を通して第１層配線３に接続する第２層配線６を
形成する。
で成膜し、レジストを用いたフォトリソグラフィ工程と
エッチング工程によりパターニングし、タングステンプ
ラグ５を通して第１層配線３に接続する第２層配線６を
形成する。
【００４６】次に、プラズマＴＥＯＳ酸化シリコン７を
２．０μｍの膜厚に成膜し、ＣＭＰ法等により酸化シリ
コン膜７を上面から研磨してその膜厚がアルミニウム膜
６上で１μｍ程度、層間絶縁膜（プラズマＴＥＯＳ酸化
シリコン）４上で１．６μｍ程度の平坦な層間絶縁膜７
を形成する。その後、レジストを用いたフォトリソグラ
フィ工程とエッチング工程により酸化シリコン膜７を選
択的にエッチングして第２層配線６に達する接続孔を形
成する。そして接続孔内にタングステンを埋め込み、タ
ングステンプラグ８とする。
２．０μｍの膜厚に成膜し、ＣＭＰ法等により酸化シリ
コン膜７を上面から研磨してその膜厚がアルミニウム膜
６上で１μｍ程度、層間絶縁膜（プラズマＴＥＯＳ酸化
シリコン）４上で１．６μｍ程度の平坦な層間絶縁膜７
を形成する。その後、レジストを用いたフォトリソグラ
フィ工程とエッチング工程により酸化シリコン膜７を選
択的にエッチングして第２層配線６に達する接続孔を形
成する。そして接続孔内にタングステンを埋め込み、タ
ングステンプラグ８とする。
【００４７】次に、アルミニウム膜を０．６μｍの膜厚
で成膜し、レジストを用いたフォトリソグラフィ工程と
エッチング工程によりパターニングし、タングステンプ
ラグ８を通して第２層配線６に接続する第３層配線９を
形成する。
で成膜し、レジストを用いたフォトリソグラフィ工程と
エッチング工程によりパターニングし、タングステンプ
ラグ８を通して第２層配線６に接続する第３層配線９を
形成する。
【００４８】次に、プラズマＴＥＯＳ酸化シリコン１０
を２．０μｍの膜厚に成膜し、ＣＭＰ法等により酸化シ
リコン膜１０を上面から研磨してその膜厚がアルミニウ
ム膜９上で１μｍ程度、層間絶縁膜（プラズマＴＥＯＳ
酸化シリコン）７上で１．６μｍ程度の平坦な層間絶縁
膜１０を形成する。その後、レジストを用いたフォトリ
ソグラフィ工程とエッチング工程により酸化シリコン膜
１０を選択的にエッチングして第３層配線９に達する接
続孔を形成する。そして接続孔内にタングステンを埋め
込み、タングステンプラグ１１とする。
を２．０μｍの膜厚に成膜し、ＣＭＰ法等により酸化シ
リコン膜１０を上面から研磨してその膜厚がアルミニウ
ム膜９上で１μｍ程度、層間絶縁膜（プラズマＴＥＯＳ
酸化シリコン）７上で１．６μｍ程度の平坦な層間絶縁
膜１０を形成する。その後、レジストを用いたフォトリ
ソグラフィ工程とエッチング工程により酸化シリコン膜
１０を選択的にエッチングして第３層配線９に達する接
続孔を形成する。そして接続孔内にタングステンを埋め
込み、タングステンプラグ１１とする。
【００４９】次に、アルミニウム膜を０．６μｍの膜厚
で成膜し、レジストを用いたフォトリソグラフィ工程と
エッチング工程によりパターニングし、タングステンプ
ラグ１１を通して第３層配線９に接続する第４層配線１
２を形成する。
で成膜し、レジストを用いたフォトリソグラフィ工程と
エッチング工程によりパターニングし、タングステンプ
ラグ１１を通して第３層配線９に接続する第４層配線１
２を形成する。
【００５０】
【発明の効果】本発明の第１の効果は、一般的に用いら
れている厚さ６８０、直径６インチのシリコン基板を用
いた図３の従来技術と比較して、半導体基板の反りを小
さくできることである。
れている厚さ６８０、直径６インチのシリコン基板を用
いた図３の従来技術と比較して、半導体基板の反りを小
さくできることである。
【００５１】例えば４層配線では、図６に示すように、
本発明のシリコン基板の反り（ー●ー）は、従来技術
（ー■ー）の反りの例えば２／３以下にすることが出来
る。これにより３層以上の多層配線であってもリソグラ
フィが可能となり、ＣＶＤ等の工程での基板温度制御性
も向上する。
本発明のシリコン基板の反り（ー●ー）は、従来技術
（ー■ー）の反りの例えば２／３以下にすることが出来
る。これにより３層以上の多層配線であってもリソグラ
フィが可能となり、ＣＶＤ等の工程での基板温度制御性
も向上する。
【００５２】これは、反りにくい厚いシリコン基板を用
いるため、半導体製造中の基板の反りが製造上許容でき
る程度に小さく保たれるためである。
いるため、半導体製造中の基板の反りが製造上許容でき
る程度に小さく保たれるためである。
【００５３】また第２の効果は図４の従来技術と比べて
工程数が少なく低コストの製造方法にすることが出来る
ことである。
工程数が少なく低コストの製造方法にすることが出来る
ことである。
【００５４】第３の効果は図４の従来技術と比べて層間
絶縁膜として用いる材料の選択の幅が広いことである。
第２、第３の効果はいずれも、基板の反りを低減するた
めの特別な層間膜工程及び層間膜材料を必要としないた
めである。
絶縁膜として用いる材料の選択の幅が広いことである。
第２、第３の効果はいずれも、基板の反りを低減するた
めの特別な層間膜工程及び層間膜材料を必要としないた
めである。
【図１】本発明の実施の形態を示す断面図である。
【図２】本発明によるシリコン基板の厚さの範囲を示す
図である。
図である。
【図３】従来技術を工程順に示す断面図である。
【図４】他の従来技術を工程順に示す断面図である。
【図５】基板の反りの定義を示す概念図である。
【図６】本発明と従来技術における配線層数と反りとの
関係を示す図である。
関係を示す図である。
【図７】従来技術の露光時の問題点を示す図である。
１ 本発明のシリコン基板 ２ ＢＰＳＧ膜 ３ 第１層配線 ４，７，１０，１４，１６，１８ プラズマＴＥＯＳ
酸化シリコン膜（層間膜） ５，８，１１ タングステンプラグ ６ 第２層配線 ９ 第３層配線 １２ 第４層配線 １３ 従来技術のシリコン基板 １５，１７，１９ Ｏ３／ＴＥＯＳ酸化シリコン膜 ２０ 反ったシリコン基板 ２１ シリコン基板の外周を通る平面 ２２ 光源 ２３ 露光マスク ２４，２５ 露光マスク上のマスクパターン ２６ シリコン基板 ２７，２８ シリコン基板上の素子パターン ２９ フォトレジスト
酸化シリコン膜（層間膜） ５，８，１１ タングステンプラグ ６ 第２層配線 ９ 第３層配線 １２ 第４層配線 １３ 従来技術のシリコン基板 １５，１７，１９ Ｏ３／ＴＥＯＳ酸化シリコン膜 ２０ 反ったシリコン基板 ２１ シリコン基板の外周を通る平面 ２２ 光源 ２３ 露光マスク ２４，２５ 露光マスク上のマスクパターン ２６ シリコン基板 ２７，２８ シリコン基板上の素子パターン ２９ フォトレジスト
Claims (4)
- 【請求項１】 ３層以上の配線層を有する多層配線構造
を設けた半導体装置の製造方法において、用いるシリコ
ン基板の厚さをＴ、直径をＤとし、配線層数をｎとし
て、 Ｔ（単位：μｍ）≧６２．４×Ｄ（単位：インチ）×
［１．６（ｎ−１）＋１．０］1/2 を満足する厚さの前記シリコン基板を用いることを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記配線層間の層間膜は単一の絶縁性材
料のみにより構成されていることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記多層配線構造を設けた後の前記シリ
コン基板の反りは１００μｍ以下であることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項４】 ｎ層（ｎ≧３）の配線層を有する多層配
線構造をその上に設ける直径Ｄ（単位：インチ）のシリ
コン基板の厚さＴ（単位：μｍ）は、 Ｔ≧６２．４×Ｄ×［１．６（ｎ−１）＋１．０］1/2
を満足していることを特徴とするシリコン基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7409596A JPH09266206A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法およびシリコン基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7409596A JPH09266206A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法およびシリコン基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266206A true JPH09266206A (ja) | 1997-10-07 |
Family
ID=13537293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7409596A Pending JPH09266206A (ja) | 1996-03-28 | 1996-03-28 | 半導体装置の製造方法およびシリコン基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266206A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190142388A (ko) | 2017-07-10 | 2019-12-26 | 가부시키가이샤 사무코 | 실리콘 웨이퍼 |
| KR20190142383A (ko) | 2017-07-10 | 2019-12-26 | 가부시키가이샤 사무코 | 실리콘 웨이퍼의 제조 방법 |
| US12004344B2 (en) | 2017-07-10 | 2024-06-04 | Sumco Corporation | Method of reducing wrap imparted to silicon wafer by semiconductor layers |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062107A (ja) * | 1983-09-02 | 1985-04-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | シリコン・ウエハ |
| JPH06216065A (ja) * | 1993-01-20 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1996
- 1996-03-28 JP JP7409596A patent/JPH09266206A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6062107A (ja) * | 1983-09-02 | 1985-04-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | シリコン・ウエハ |
| JPH06216065A (ja) * | 1993-01-20 | 1994-08-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190142388A (ko) | 2017-07-10 | 2019-12-26 | 가부시키가이샤 사무코 | 실리콘 웨이퍼 |
| KR20190142383A (ko) | 2017-07-10 | 2019-12-26 | 가부시키가이샤 사무코 | 실리콘 웨이퍼의 제조 방법 |
| US10910328B2 (en) | 2017-07-10 | 2021-02-02 | Sumco Corporation | Silicon wafer manufacturing method |
| US12004344B2 (en) | 2017-07-10 | 2024-06-04 | Sumco Corporation | Method of reducing wrap imparted to silicon wafer by semiconductor layers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980714 |