KR20190142383A - 실리콘 웨이퍼의 제조 방법 - Google Patents

실리콘 웨이퍼의 제조 방법 Download PDF

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Abstract

디바이스 공정 중에 발생하는 웨이퍼의 휨을 저감하기 위해, 실리콘 웨이퍼의 휨량과 두께의 관계로부터, 실리콘 웨이퍼의 휨 개선량을 확보하기 위해 필요한 목표 두께를 구하여, 실리콘 단결정 잉곳을 가공한다.

Description

실리콘 웨이퍼의 제조 방법
본 발명은, 반도체 디바이스의 기판 재료가 되는 실리콘 웨이퍼의 제조 방법에 관한 것으로, 특히, 3차원 NAND 플래시 메모리(이하, 「3DNAND」라고 함) 등의 고(高)적층형 반도체 디바이스의 기판 재료로서 적합한 실리콘 웨이퍼의 제조 방법에 관한 것이다.
최근 3DNAND가 주목받고 있다. 3DNAND는 메모리 셀 어레이를 세로 방향으로 적층화한 NAND 메모리이고, 적층수(워드선의 층수)를 예를 들면 64층으로 함으로써 싱글 다이당 512Gbit(64GB)라는 매우 큰 기억 용량을 실현 가능하다. 또한 종래의 플레이너형의 NAND 메모리와 같이 평면 방향의 밀도를 올리는 것이 아니라, 높이 방향의 밀도를 올림으로써 대용량화 뿐만 아니라 기입 속도의 향상이나 전력 절약화도 우수한 고성능인 플래시 메모리를 제공할 수 있다.
반도체 디바이스의 제조에서는 디바이스 구조를 형성하기 위해 산화막, 질화막, 금속막 등의 여러 가지 재료의 막이 실리콘 웨이퍼 상에 적층된다. 이러한 적층막은, 막의 성질과 공정 조건에 따라 상이한 막응력을 갖게 되고, 적층막의 막응력에 의해 실리콘 웨이퍼에는 휨이 발생한다. 특히, 3DNAND에서는 개별의 메모리 소자를 수직으로 수십개 이상 겹쳐 만들기 때문에, 그에 수반하여 적층막의 수도 기하학적으로 증가함으로써, 그에 비례하여 막응력도 방대하게 증가하여 실리콘 웨이퍼의 휨도 크게 증가한다. 디바이스 공정 중에 실리콘 웨이퍼가 크게 휨으로써, 성막, 가공, 검사 등의 후속 공정에서의 처리를 할 수 없는 등의 문제가 발생해 버린다.
3층 이상의 배선층을 갖는 반도체 장치의 제조에 관하여, 예를 들면 특허문헌 1에는, 제조 장치에 의존하지 않고 또한 특수 층간막의 공정을 이용하는 일 없이, 실리콘 기판의 휨을 소정값 이하로 억제하는 것이 가능한 반도체 장치의 제조 방법이 기재되어 있다. 이 제조 방법에서는, 실리콘 기판의 두께를 T(㎛), 직경을 D(인치)로 하고, 배선층수를 n으로 하여,
T≥62.4×D×[1.6(n－1)＋1.0]1/2
을 만족하는 두께를 만족하는 실리콘 기판을 이용하여 반도체 장치를 제조한다.
또한 특허문헌 2, 3에는, 중앙부가 오목한 그릇 형상의 휨이 부여된 에피택셜 성장용 실리콘 웨이퍼의 표면에 에피택셜층을 형성함으로써, 평탄도가 높은 에피택셜 실리콘 웨이퍼를 제조하는 방법이 기재되어 있다.
일본공개특허공보 평9-266206호 일본공개특허공보 2008-140856호 일본공개특허공보 2010-34461호
그러나, 특허문헌 1에 기재된 반도체 장치의 제조 방법은, 배선층의 막응력이 변하지 않는 것을 전제로 하고 있어 그의 공정 의존성을 무시하고 있다. 실제로는 공정 조건에 따라 막응력이 변동하고 있기 때문에, 단순하게 배선층수만으로 휨량을 평가할 수 없어, 적용이 어렵다. 또한 12인치 실리콘 웨이퍼에 있어서 배선층수를 500층으로 하는 경우, 상기 계산식에 의하면 실리콘 웨이퍼의 두께 T≥777.1㎛를 만족하면 좋은 것이 되지만, 이는 12인치 웨이퍼의 표준의 두께인 775㎛와 거의 변함이 없어, 휨을 억제하는 효과를 기대할 수 없는 것은 분명하다.
실리콘 웨이퍼의 두께 등의 사양은, 사전에 휨량이나 휨 형상과는 관계없이 규정되어 있다. 그 때문에, 디바이스 공정 중에 실리콘 웨이퍼의 휨이 발생해도 실리콘 웨이퍼의 사양 변경의 기준이 없어, 웨이퍼의 휨에 대응할 수가 없었다.
실리콘 웨이퍼를 두껍게 하면 할수록 휘어지기 어려워지는 점에서, 어떠한 조건에서도 휨이 거의 발생하지 않는 매우 두꺼운 실리콘 웨이퍼를 이용하는 것도 고려된다. 그러나, 실리콘 웨이퍼를 두껍게 하면 할수록 1개의 실리콘 단결정 잉곳으로부터의 웨이퍼 취득 매수가 감소하여 제조 수율이 나빠질 뿐만 아니라, 웨이퍼의 중량의 증가에 의한 핸들링의 문제 등, 후속 공정에서 여러 가지 문제가 발생한다. 따라서, 휨량을 어느 정도 저감하면서 가능한 한 얇은 실리콘 웨이퍼의 제공이 요망되고 있다.
따라서, 본 발명의 목적은, 3DNAND 등의 반도체 디바이스의 제조 공정 중에 발생하는 웨이퍼의 휨을 저감하고, 웨이퍼가 크게 휨으로써 문제가 있었던 후속 공정을 문제 없이 실시하는 것이 가능한 실리콘 웨이퍼 및 그의 제조 방법을 제공하는 것에 있다.
상기 과제를 해결하기 위해, 본 발명에 의한 실리콘 웨이퍼의 제조 방법은, 서로 두께가 상이한 복수의 실리콘 웨이퍼에 동일한 막응력을 부여함으로써 발생하는 실리콘 웨이퍼의 휨량과 두께의 관계로부터, 디바이스 공정 중에 휘는 실리콘 웨이퍼의 휨 개선량을 확보하기 위해 필요한 상기 실리콘 웨이퍼의 목표 두께를 구하여, 실리콘 단결정 잉곳을 가공하여 상기 목표 두께를 갖는 실리콘 웨이퍼를 제조하는 것을 특징으로 한다.
본 발명에 의하면, 동일한 막응력이 부여된 실리콘 웨이퍼의 두께가 어느 정도 때에 어느 정도 휘는가 라는 것을 알 수 있고, 이에 따라 웨이퍼의 두께가 어느 정도 증가했을 때에 휨량이 어느 정도 개선되는가를 알 수 있다. 따라서, 디바이스 공정 중에 발생하는 웨이퍼의 휨을 고려하여 미리 설정한 웨이퍼의 휨 개선량을 실제로 확보할 수 있어, 웨이퍼가 크게 휨으로써 지금까지 실시할 수 없었던 후속 공정을 문제 없이 실시하는 것이 가능해진다.
웨이퍼의 휨량은, 막응력의 종류(인장 응력 또는 압축 응력)나 실제의 프로세스 조건에 따라 상이하기 때문에, 배선층수로부터 단순하게 계산할 수 있는 것이 아니다. 웨이퍼의 휨량을 어느 정도 개선하고 싶은가는, 디바이스 공정 중에 발생하는 웨이퍼의 실제의 휨량이나 각 프로세스에 있어서의 웨이퍼 휨량의 허용 범위에 따라 상이하다. 또한 웨이퍼의 휨을 억제하기 위해 매우 두꺼운 웨이퍼를 이용하는 것은 현실적이지 않고, 웨이퍼의 두께 제어만으로 웨이퍼의 휨을 완전하게 억제해내는 것은 불가능하다. 웨이퍼의 휨을 충분히 저감하기 위해서는 여러 가지 휨 대책이 필요하며, 웨이퍼의 두께 제어는 그들 휨 대책의 하나에 불과하다. 따라서, 웨이퍼의 두께 제어에 의해 그 휨을 예를 들면 10％라도 완화할 수 있으면 좋고, 본 발명은 디바이스 공정 중에 발생하는 웨이퍼의 휨의 문제를 해결하는 방법으로서 유효하다.
본 발명에 의한 실리콘 웨이퍼의 제조 방법은, 상기 실리콘 웨이퍼의 휨량과 두께의 관계로부터, 디바이스 공정 중에 휘는 실리콘 웨이퍼의 휨 개선량과 상기 실리콘 웨이퍼의 목표 두께의 관계식을 구하여, 상기 관계식에 상기 휨 개선량을 대입함으로써 상기 실리콘 웨이퍼의 목표 두께를 구하는 것이 바람직하다. 이에 따라, 실리콘 웨이퍼의 휨 개선량을 확보하기 위해 필요한 웨이퍼의 목표 두께를 용이하게 구할 수 있다.
본 발명에 의한 실리콘 웨이퍼의 제조 방법은, 상기 실리콘 웨이퍼의 휨 개선량(y), 상기 실리콘 웨이퍼의 목표 두께(x), 상기 실리콘 웨이퍼의 표준 두께(t), 정수(A)로 할 때, 상기 관계식은 y＝A(x/t－1)를 충족하는 것이 바람직하다. 이 경우에 있어서, 상기 실리콘 웨이퍼의 휨량과 상기 실리콘 웨이퍼의 두께의 관계는, 상기 표준 두께(t)를 갖는 실리콘 웨이퍼의 휨량과 상기 표준 두께(t)의 관계를 포함하는 것이 바람직하다. 이에 따라, 실리콘 웨이퍼의 표준 두께에 대한 실리콘 웨이퍼의 휨 개선량(y)을 확보하기 위해 필요한 웨이퍼의 목표 두께를 간단하게 구할 수 있다.
본 발명에 있어서, 상기 정수(A)는, 디바이스 공정에 의해 발생하는 상기 실리콘 웨이퍼의 휨량에 따른 값인 것이 바람직하다. 이에 따라, 실리콘 웨이퍼의 휨 개선량(y)을 확보하기 위해 필요한 웨이퍼의 목표 두께를 정확하게 구할 수 있다.
본 발명에 의한 실리콘 웨이퍼의 제조 방법은, 디바이스 형성 시에 적층되는 막의 응력 성분의 차이에 의해 발생하는 상기 실리콘 웨이퍼의 휨 형상이 그릇형인 경우에, 상기 정수(A)가 900 이하인 것이 바람직하다. 이에 따르면, 웨이퍼의 그릇형의 휨의 저감에 적합한 웨이퍼의 목표 두께를 구할 수 있다.
본 발명에 의한 실리콘 웨이퍼의 제조 방법은, 디바이스 형성 시에 적층되는 막의 응력 성분의 차이에 의해 발생하는 상기 실리콘 웨이퍼의 휨 형상이 안장형인 경우에, 상기 정수(A)가 1500 이하인 것이 바람직하다. 이에 따르면, 웨이퍼의 안장형의 휨의 저감에 적합한 웨이퍼의 목표 두께를 구할 수 있다.
본 발명에 있어서, 상기 디바이스는 3DNAND 플래시 메모리인 것이 바람직하다. 상기와 같이, 3DNAND 플래시 메모리는 메모리 셀 어레이의 적층수가 매우 많기 때문에 웨이퍼의 휨의 문제가 현저하다. 즉, 디바이스 공정이 진행되어 적층수가 증가하면 웨이퍼의 휨도 서서히 증가하여, 최상층에 도달하기 전에 웨이퍼의 휨량이 허용 범위를 초과하여 이 이상 디바이스 공정을 진행시킬 수 없게 되는 사태가 발생한다. 그러나 본 발명에 의하면, 디바이스를 형성하기 전의 웨이퍼의 단계로부터 웨이퍼의 휨을 억제하는 대책을 강구함으로써 휨의 문제를 개선할 수 있어, 디바이스 공정을 진행시킬 수 없게 되는 사태를 회피할 수 있다.
본 발명에 의하면, 디바이스 공정 중에 발생하는 웨이퍼의 휨을 저감할 수 있고, 웨이퍼가 크게 휨으로써 문제가 있었던 후속 공정을 문제 없이 실시하는 것이 가능한 실리콘 웨이퍼의 제조 방법을 제공할 수 있다.
도 1은, 본 발명의 실시 형태에 의한 실리콘 웨이퍼의 제조 방법을 설명하기 위한 플로우차트이다.
도 2는, 실리콘 웨이퍼에 부여되는 막응력에 의한 웨이퍼의 휘는 방식의 차이를 설명하기 위한 개략도이다.
도 3은, 안장형으로 휘는 실리콘 웨이퍼 상의 막의 패턴에 대해서 설명하기 위한 개략도이다.
도 4는, 그릇형으로 휘는 실리콘 웨이퍼의 두께와 휨량의 관계를 나타내는 그래프이다.
도 5는, 도 4의 그래프를 환산함으로써 구해지는 실리콘 웨이퍼의 두께와 휨 개선량의 관계를 나타내는 그래프이다.
도 6은, 도 5와 동일하게 웨이퍼의 두께와 휨 개선량의 관계를 나타내는 그래프이다.
도 7은, 정수(A)와 기준 휨량(WARPi)의 관계를 나타내는 그래프이다.
도 8은, 실리콘 웨이퍼 상의 성막 패턴을 나타내는 대략 사시도이다.
도 9는, 안장형으로 휘는 실리콘 웨이퍼의 두께와 휨량의 관계를 나타내는 그래프이다.
도 10은, 도 9의 그래프를 환산함으로써 구해지는 실리콘 웨이퍼의 두께와 휨 개선량의 관계를 나타내는 그래프이다.
도 11은, 도 10과 동일하게 웨이퍼의 두께와 휨 개선량의 관계를 나타내는 그래프이다.
도 12는, 정수(A)와 기준 휨량(WARPi)의 관계를 나타내는 그래프이다.
(발명을 실시하기 위한 형태)
이하, 첨부 도면을 참조하면서, 본 발명의 바람직한 실시 형태에 대해서 상세하게 설명한다.
도 1은, 본 발명의 실시 형태에 의한 실리콘 웨이퍼의 제조 방법을 설명하기 위한 플로우차트이다.
도 1에 나타내는 바와 같이, 본 실시 형태에 의한 실리콘 웨이퍼의 제조 방법은, 서로 두께가 상이한 복수의 실리콘 웨이퍼에 동일한 막응력을 부여했을 때에 발생하는 실리콘 웨이퍼의 휨량과 두께의 관계를 구하는 제1 스텝(S1)과, 실리콘 웨이퍼의 휨량과 두께의 관계로부터, 디바이스 공정 중에 휘는 실리콘 웨이퍼의 휨 개선량(y)과 실리콘 웨이퍼의 목표 두께(x)의 관계식을 구하는 제2 스텝(S2)과, 관계식에 소망하는 휨 개선량(y)을 대입함으로써, 실리콘 웨이퍼의 휨 개선량(y)을 확보하기 위해 필요한 실리콘 웨이퍼의 목표 두께(x)를 구하는 제3 스텝(S3)과, 실리콘 단결정 잉곳을 가공하여 목표 두께를 갖는 실리콘 웨이퍼를 제조하는 제4 스텝(S4)을 갖고 있다.
본 실시 형태에 있어서의 실리콘 웨이퍼는, 디바이스 가공이 실시되기 전의 실리콘 웨이퍼이고, 통상의 실리콘 웨이퍼(폴리시드 웨이퍼) 뿐만 아니라, 에피택셜 웨이퍼, 어닐 웨이퍼, SOI 웨이퍼 등을 포함하는 넓은 개념이다. 실리콘 웨이퍼의 휨량(Warp)은, 측정면으로부터 기준면을 뺀 값의 최댓값과 최솟값의 차로서 정의할 수 있다.
본 실시 형태에 있어서, 실리콘 웨이퍼의 휨량과 두께의 관계를 나타내는 데이터 테이블은, 표준 두께를 갖는 실리콘 웨이퍼의 휨량과 표준 두께의 관계를 나타내는 데이터를 포함한다. 실리콘 웨이퍼의 표준 두께란, 실리콘 웨이퍼의 직경에 기초하여 정해진 두께를 말하고, 예를 들면 직경 300㎜의 실리콘 웨이퍼의 표준 두께는 775㎛이다. 이와 같이, 실리콘 웨이퍼의 휨량과 두께의 관계를 나타내는 데이터가 실리콘 웨이퍼의 표준 두께에 대응하는 휨량을 포함함으로써, 휨 개선량과 실리콘 웨이퍼의 목표 두께의 관계식의 신뢰성을 높일 수 있어, 실리콘 웨이퍼의 휨 개선량을 확보하기 위해 필요한 웨이퍼의 목표 두께를 정확하고 간단하게 구할 수 있다.
실리콘 웨이퍼의 휨 개선량(y)과 실리콘 웨이퍼의 목표 두께(x)의 관계식은, 실리콘 웨이퍼의 휨량과 실리콘 웨이퍼의 두께의 관계로부터 구할 수 있다. 실리콘 웨이퍼의 휨량과 실리콘 웨이퍼의 두께의 관계는 1차 함수로 나타나고, 웨이퍼의 두께가 커질수록 휨량은 작아진다. 웨이퍼의 두께에 대한 휨량의 변화율(기울기)은, 실리콘 웨이퍼에 부여되는 막응력의 크기에 따라 다소 변화하지만 그렇게 크게는 변화하지 않는다. 본 발명은 이러한 점에 착안하여 이루어진 것으로서, 실리콘 웨이퍼의 휨량을 저감하기 위한 지표로서 매우 유효하다.
이렇게 하여 실리콘 웨이퍼의 목표 두께를 구한 후, 당해 목표 두께를 갖는 실리콘 웨이퍼를 제조한다. 통상, 실리콘 웨이퍼는, CZ법에 의해 육성된 실리콘 단결정 잉곳에 외주 연삭, 슬라이스, 래핑, 에칭, 양면 연마, 편면 연마, 세정 등의 공정을 순차로 행함으로써 제조되고, 이때 웨이퍼의 최종적인 두께가 목표 두께가 되도록 슬라이스 조건이나 래핑 조건이 제어된다. 이렇게 하여 제조된 실리콘 웨이퍼는, 3DNAND 등의 반도체 디바이스의 제조 공정에 이송되어 반도체 디바이스의 기판 재료가 된다.
상기와 같이 반도체 디바이스의 제조 공정에서는 실리콘 웨이퍼 상에 디바이스 구조를 형성하기 위해 산화막, 질화막, 금속막을 포함하는 여러 가지 재료의 막이 실리콘 웨이퍼 상에 적층된다. 이와 같이 쌓인 막은 막의 성질과 공정 조건에 따라 상이한 막응력을 갖게 되어, 적층막의 응력에 따라서는 실리콘 웨이퍼에 휨이 발생한다. 특히 3DNAND에서는 개별의 메모리 소자를 수직으로 수십개 이상 겹쳐 만들기 때문에, 그에 수반하여 적층되는 막의 수도 기하학적으로 증가하고, 그에 비례하여 막응력도 방대하게 증가하여 실리콘 웨이퍼의 휨도 크게 증가한다.
그러나, 본 발명에서는 실리콘 웨이퍼의 초기 형상을 논리적으로 제어함으로써 디바이스 공정 중에 발생하는 휨을 저감할 수 있어, 후속 공정을 문제 없이 실시하는 것이 가능해진다. 즉, 반도체 디바이스 공정에서 실제로 발생하는 휨량을 바탕으로 적절한 두께를 갖는 실리콘 웨이퍼를 제공함으로써 휨량을 저감할 수 있다. 또한, 실리콘 웨이퍼의 휨에 따라 발생하는 전위 등의 결함의 발생을 저감 또는 방지할 수 있다.
도 2는, 실리콘 웨이퍼에 부여되는 막응력에 의한 웨이퍼의 휘는 방식의 차이를 설명하기 위한 개략도이다.
도 2에 나타내는 바와 같이, 실리콘 웨이퍼의 표면에 반도체 디바이스를 구성하는 배선층 등의 적층막을 성막하면, 당해 실리콘 웨이퍼에 막응력이 발생하고, 이에 따라 (a)에 나타내는 바와 같은 그릇형의 휨, 혹은 (b)에 나타내는 바와 같은 안장형의 휨이 발생한다. 이러한 웨이퍼의 휨이 커지면 후속 공정에서 여러 가지 문제가 발생한다.
한편, 막응력을 갖는 박막이 표면에 형성된 실리콘 웨이퍼의 휨량은, 실리콘 웨이퍼의 두께에 따라서 변화하고, 특히 동일한 막응력에 대해서는, 웨이퍼가 두꺼워질수록 휨량은 줄어들게 된다. 이는 일반적으로 알려진 막응력과 웨이퍼의 휨의 관계식인 스토니식(Stoney Equation) σftf＝Esh2/6R로도 알 수 있다. 여기에서, σf는 막응력, tf는 막두께, Es는 기판의 영률, h는 기판의 두께, 그리고 R은 휨 반경을 나타낸다.
디바이스 공정 중에 실리콘 웨이퍼가 도 2(b)에 나타내는 바와 같이 안장형으로 휘는 이유는, 실리콘 웨이퍼 상에 형성되는 막의 막응력의 부호가 다름으로써 막응력의 이방성이 발생하기 때문이다. 예를 들면, 도 3에 나타내는 바와 같이, X 방향의 압축 응력이 지배적인 배선층에 더하여, X 방향과 직교하는 Y 방향으로 인장 응력을 갖는 배선층을 성막하면, X 방향의 압축 응력이 강조되어, 실리콘 웨이퍼는 안장형으로 휘게 된다.
실리콘 결정의 영률은 결정 방위에 따라 상이하고, 방위 의존성을 갖고 있다. [100]방향에서는 130㎫, [110]방향에서는 170㎫, [111]방향에서는 189㎫이다. 영률이 작은 쪽이 변형되기 쉬워진다. 안장형으로 휘는 경우, 웨이퍼가 휘는 방향이 결정 방위의 영률이 작은 방향과 일치하면 더욱 휘기 쉬워져 휨량은 증가하게 된다. 반대로, 웨이퍼가 휘는 방향이 결정 방위의 영률이 큰 방향과 일치하면 더욱 휘기 어려워져, 휨량은 감소하게 된다.
막응력을 갖는 박막을 실리콘 웨이퍼 상에 형성했을 때에 발생하는 웨이퍼의 휨은 시뮬레이션에 의해 재현하는 것이 가능하다. 동일한 막응력에 대하여 실리콘 웨이퍼의 두께 의존성을 유한 요소법의 시뮬레이션으로 구함으로써, 실리콘 웨이퍼의 두께와 웨이퍼의 휨량의 관계식을 구할 수 있다.
이렇게 하여 막의 적층을 수반하는 디바이스 형성에 의해 발생하는 실리콘 웨이퍼의 휨량과 실리콘 웨이퍼의 두께의 관계를 구하여, 실리콘 웨이퍼의 두께(x)와 휨 개선량(y)을 y＝A(x/t－1)의 관계식으로 수식화한다. 여기에서 t는 실리콘 웨이퍼의 표준 두께(㎛)이고, 예를 들면 직경 300㎜의 실리콘 웨이퍼의 표준 두께는 775㎛이다. 디바이스 형성 시에 적층되는 막의 응력 성분의 차이에 의해 발생하는 휨 형상의 차이(도 2 참조)인 그릇형과 안장형 휨의 양쪽에서 수식을 세운다. 그리고 실리콘 웨이퍼의 두께와 휨 개선량의 관계식으로부터, 디바이스 공정에서 개선하고 싶은 휨량에 따른 웨이퍼의 두께를 도출한다. 이렇게 하여 도출한 웨이퍼의 두께에 기초하여, 당해 두께를 갖는 실리콘 웨이퍼를 제조한다. 실리콘 단결정 잉곳을 가공하여 실리콘 웨이퍼를 제조한다.
상기한 실리콘 웨이퍼의 두께와 휨 개선량의 관계식에 있어서의 정수(A)는, 디바이스 공정에 의해 발생하는 웨이퍼의 휨량에 따른 값으로 설정되는 것이 바람직하다. 이 경우에 있어서, 실리콘 웨이퍼가 그릇형의 휨을 갖는 경우, 상기 A의 범위는 900 이하인 것이 바람직하다. 또한, 실리콘 웨이퍼가 안장형의 휨을 갖는 경우, 상기 A의 범위는 1500 이하인 것이 바람직하다.
이상 설명한 바와 같이, 본 실시 형태에 의한 실리콘 웨이퍼의 제조 방법에 의하면, 표면에 반도체 디바이스가 형성되는 실리콘 웨이퍼에 있어서, 실리콘 웨이퍼 상에 형성된 배선층 등의 적층막의 막응력에 의해 발생하는 실리콘 웨이퍼의 휨량을 소정값 이하로 저감할 수 있다.
이상, 본 발명의 바람직한 실시 형태에 대해서 설명했지만, 본 발명은, 상기의 실시 형태에 한정되는 일 없이, 본 발명의 주지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하고, 그들도 본 발명의 범위 내에 포함되는 것인 것은 말할 필요도 없다.
예를 들면, 상기 실시 형태에 대해서는, 3DNAND의 제조에 적합한 실리콘 웨이퍼의 제조 방법에 대해서 설명했지만, 본 발명은 이러한 예에 한정되는 것이 아니고, 막응력에 의해 웨이퍼가 휘게 되는 여러 가지의 반도체 디바이스용의 실리콘 웨이퍼를 대상으로 할 수 있다.
실시예
(실시예 1)
직경이 300㎜이고 두께가 775㎛인 실리콘 웨이퍼 상에, 두께가 2㎛인 실리콘 산화막을 CVD(Chemical Vapor Deposition) 공정에서 성막한 결과, 웨이퍼의 성막면을 향하여 볼록 형상의 그릇형의 휨이 발생했다. 웨이퍼의 휨량(Warp)을 웨이퍼 평탄도·형상 측정 장치로 측정한 결과, 휨량(기준 휨량)은 610㎛였다.
두께가 800㎛, 825㎛, 850㎛의 실리콘 웨이퍼에 대해서도 동일한 성막을 행한 후, 각각의 웨이퍼의 휨량을 측정한 결과, 585㎛, 560㎛, 535㎛였다.
도 4는, 실리콘 웨이퍼의 두께와 휨량의 관계를 나타내는 그래프이고, 가로축은 실리콘 웨이퍼의 두께, 세로축은 실리콘 웨이퍼의 휨량을 각각 나타내고 있다. 도 4로부터 분명한 바와 같이, 막응력이 일정한 경우, 실리콘 웨이퍼의 두께가 클수록 휨량은 작아진다.
도 5는, 도 4의 그래프를 환산함으로써 구해지는 실리콘 웨이퍼의 두께와 휨 개선량의 관계를 나타내는 그래프로서, 가로축은 실리콘 웨이퍼의 두께, 세로축은 휨 개선량을 각각 나타내고 있다. 도 5의 그래프는, 표준 두께(775㎛)의 실리콘 웨이퍼의 휨량을 기준(제로)으로 하여, 웨이퍼의 두께를 추가로 어느 정도 늘렸을 때에 휨량이 어느 정도 저감하는지를 나타내는 것이다. 도 5의 그래프를 실리콘 웨이퍼의 목표 두께(x)와 휨 개선량(y)의 관계식: y＝A(x/775－1)로 나타내면, 다음과 같이 된다.
y＝760.5(x/775－1)···(식 1)
이 관계식의 의미는, 개선하고 싶은 휨량을 y에 대입하면, 휨량을 개선하기 위해 필요한 웨이퍼의 두께(x)가 구해지는 것이다.
다음으로 이 관계식을 이용하여 확인 실험을 행했다. 목표로 하는 휨 개선량(y)＝35㎛를 관계식: y＝760.5(x/775－1)에 대입하면, 실리콘 웨이퍼의 목표 두께(x)＝810.67㎛가 얻어진다. 그래서, 직경이 300㎜이고 두께가 810.2㎛인 실리콘 웨이퍼를 준비하고, 그 위에 두께가 2㎛인 실리콘 산화막을 CVD 공정으로 성막한 결과, 웨이퍼에 볼록 형상의 그릇형의 휨이 발생하여, 572.2㎛의 휨량을 초래했다. 목표로 하는 휨 개선량(y)＝35㎛에 대하여, 실제의 휨 개선량은 610－572.2＝37.8㎛이고, 거의 목표대로의 결과가 되었다.
(실시예 2)
다음으로, 실시예 1에서 행한 실험에 추가하여, 직경이 300㎜이고 두께가 775㎛인 실리콘 웨이퍼를 2매 준비하고, 한쪽의 실리콘 웨이퍼 상에 두께가 0.8㎛인 실리콘 산화막을 CVD 공정으로 성막한 결과, 볼록 형상의 그릇형의 휨이 발생하고, 그 휨량은 233㎛였다. 또 다른 한쪽의 실리콘 웨이퍼 상에 두께가 3.5㎛인 실리콘 산화막을 동일하게 성막한 결과, 볼록 형상의 그릇형의 휨이 발생하고, 그 휨량은 1042㎛였다.
두께가 800㎛, 825㎛, 850㎛인 실리콘 웨이퍼에 대해서도 동일한 성막을 각각 행한 후, 각 웨이퍼의 휨량을 측정하여, 실리콘 웨이퍼의 두께와 휨량의 관계를 구했다. 그리고 표준 두께(775㎛)의 실리콘 웨이퍼의 휨량과 비교했을 때의 상대값으로 환산하여 웨이퍼의 휨 개선량을 구했다. 그 결과를 도 6의 그래프를 나타낸다.
도 6은, 도 5와 동일하게 웨이퍼의 두께와 휨 개선량의 관계를 나타내는 그래프이고, 가로축은 웨이퍼의 두께, 세로축은 웨이퍼의 휨 개선량을 각각 나타내고 있다. 도 6에 나타내는 바와 같이, 각 그래프의 기울기는 조금씩 상이하고, 웨이퍼에 부여하는 막응력이 클수록 그래프의 기울기도 커지는 것을 알 수 있다.
도 6의 각 그래프를, 실리콘 웨이퍼의 목표 두께(x)와 휨 개선량(y)의 관계식: y＝A(x/775－1)로 나타내고, 도 7에 나타내는 바와 같이 정수(A)를 기준 휨량(WARPi)의 함수로 하면, 다음과 같이 된다.
A＝－0.001×WARPi 2＋1.8472×WARPi···(식 2)
또한 기준 휨량(WARPi)은, 웨이퍼가 표준 두께(775㎛)일 때의 휨량을 말하고, 실리콘 산화막의 두께가 0.8㎛, 2㎛, 3.5㎛일 때의 기준 휨량(WARPi)은 각각, 233㎛, 610㎛, 1042㎛이다. 도 7로부터도 분명한 바와 같이, 정수(A)는 기준 휨량(WARPi)의 증가에 비례하지 않고 포화 상태가 되고, 실리콘 웨이퍼의 휨 형상이 그릇형인 경우에, 정수(A)는 900 이하이다.
이 정수(A)와 기준 휨량(WARPi)의 관계식으로부터, 기준 휨량(WARPi)이 233㎛인 경우의 정수(A)는 380.59가 된다. 이에 따라, 실리콘 웨이퍼의 두께(x)와 휨 개선량(y)의 관계식은 y＝380.59(x/775－1)가 된다.
다음으로 이 관계식을 이용하여 확인 실험을 행했다. 목표로 하는 휨 개선량(y)＝20㎛를 관계식: y＝380.59(x/775－1)에 대입하면, 실리콘 웨이퍼의 목표 두께(x)＝815.73㎛가 얻어진다. 그래서, 직경이 300㎜이고 두께가 815.5㎛인 실리콘 웨이퍼를 준비하고, 그 위에 두께가 0.8㎛인 실리콘 산화막을 CVD 공정으로 성막한 결과, 웨이퍼에 볼록 형상의 그릇형의 휨이 발생하여, 210.2㎛의 휨량을 초래했다. 목표로 하는 휨 개선량(y)＝20㎛에 대하여, 실제의 휨 개선량은233－210.2＝22.8㎛이고, 거의 목표대로의 결과가 되었다.
(실시예 3)
직경이 300㎜이고 두께가 775㎛인 (100)실리콘 웨이퍼의 위에, 두께가 1㎛인 실리콘 산화막을 CVD 공정으로 성막한 후에 마스크를 이용하여 일부를 에칭하고, 이어서 두께가 0.7㎛인 실리콘 질화막을 동일하게 성막한 후에 마스크를 이용하여 일부를 에칭하여, 도 8과 같은 성막 패턴을 형성했다. 그 결과, 웨이퍼에 안장형의 휨이 발생했다. 웨이퍼의 휨량(Warp)을 측정한 결과, 휨량(기준 휨량)은 608㎛였다.
두께가 800㎛, 825㎛, 850㎛인 실리콘 웨이퍼에 대해서도 동일한 성막을 행한 후, 각각의 웨이퍼의 휨량을 측정한 결과, 575㎛, 545㎛, 515㎛였다.
도 9는, 실리콘 웨이퍼의 두께와 휨량의 관계를 나타내는 그래프이고, 가로축은 실리콘 웨이퍼의 두께, 세로축은 실리콘 웨이퍼의 휨량을 각각 나타내고 있다. 도 9로부터 분명한 바와 같이, 막응력이 일정한 경우, 휨 형상이 안장형이라도 실리콘 웨이퍼의 두께가 클수록 휨량은 작아진다.
도 10은, 도 9의 그래프를 환산함으로써 구해지는 실리콘 웨이퍼의 두께와 휨 개선량의 관계를 나타내는 그래프로서, 가로축은 실리콘 웨이퍼의 두께, 세로축은 실리콘 웨이퍼의 휨 개선량을 각각 나타내고 있다. 도 10의 그래프는, 표준 두께(775㎛)의 실리콘 웨이퍼의 휨량을 기준(제로)으로 하여, 웨이퍼의 두께를 추가로 어느 정도 늘렸을 때에 휨량이 어느 정도 저감하는지를 나타내는 것이다. 도 10의 그래프를 실리콘 웨이퍼의 목표 두께(x)와 휨 개선량(y)의 관계식: y＝A(x/775－1)로 나타내면, 다음과 같이 된다.
y＝925.95(x/775－1)···(식 3)
다음으로 이 관계식을 이용하여 확인 실험을 행했다. 목표로 하는 휨 개선량(y)＝45㎛를 관계식: y＝925.95(x/775－1)에 대입하면, 실리콘 웨이퍼의 목표 두께(x)＝812.7㎛가 얻어진다. 그래서, 직경이 300㎜이고 두께가 812.1㎛인 실리콘 웨이퍼를 준비하고, 그 위에 두께가 2㎛인 실리콘 산화막을 CVD 공정으로 성막한 결과, 웨이퍼에 볼록 형상의 그릇형의 휨이 발생하여, 565.0㎛의 휨량을 초래했다. 목표로 하는 휨 개선량(y)＝45㎛에 대하여, 실제의 휨 개선량은 608－565.0＝43㎛이고, 거의 목표대로의 결과가 되었다.
(실시예 4)
다음으로, 실시예 3에서 행한 실험에 추가하여, 직경이 300㎜이고 두께가 775㎛인 웨이퍼 형상의 (100)실리콘 웨이퍼 2매를 준비하고, 그 위에, 두께가 0.5㎛와 2.0㎛인 실리콘 산화막을 CVD 공정으로 각각 성막한 후에 마스크를 이용하여 일부를 에칭하고, 이어서 두께가 0.24㎛와 1.4㎛인 실리콘 질화막을 CVD 공정으로 각각 성막한 후에 마스크를 이용하여 일부를 에칭하여, 도 8과 같은 성막 패턴을 형성했다. 그 결과, 웨이퍼에 안장형의 휨이 발생하고, 휨량은 각각 213㎛와 1217㎛였다.
두께가 800㎛, 825㎛, 850㎛인 실리콘 웨이퍼에 대해서도 동일한 성막을 각각 행한 후, 각 웨이퍼의 휨량을 측정하여, 실리콘 웨이퍼의 두께와 휨량의 관계를 구했다. 그리고 표준 두께(775㎛)의 실리콘 웨이퍼의 휨량과 비교했을 때의 상대값으로 환산하여 웨이퍼의 휨 개선량을 구했다. 그 결과를 도 11에 나타낸다.
도 11은, 도 10과 동일하게 웨이퍼의 두께와 휨 개선량의 관계를 나타내는 그래프이고, 가로축은 웨이퍼의 두께, 세로축은 웨이퍼의 휨 개선량을 각각 나타내고 있다. 도 11에 나타내는 바와 같이, 각 그래프의 기울기는 조금씩 상이하고, 웨이퍼에 부여하는 막응력이 클수록 그래프의 기울기도 커지는 것을 알 수 있다.
도 11의 그래프를, 실리콘 웨이퍼의 두께(x)와 휨 개선량(y)의 관계식: y＝A(x/775－1)로 나타내고, 도 12에 나타내는 바와 같이 정수(A)를 기준 휨량(WARPi)의 함수로 하면, 다음과 같이 된다.
A＝－0.0006×WARPi 2＋1.8891×WARPi···(식 4)
또한 기준 휨량(WARPi)은, 웨이퍼가 표준 두께(775㎛)일 때의 휨량을 말하고, 막응력을 부여하기 위한 실리콘 산화막의 두께가 0.5㎛, 1㎛, 2.0㎛(실리콘 질화막의 두께가 0.24㎛, 0.7㎛, 1.4㎛)일 때의 기준 휨량(WARPi)은 각각, 213㎛, 608㎛, 1217㎛이다. 도 12로부터도 분명한 바와 같이, 정수(A)는 기준 휨량(WARPi)의 증가에 비례하지 않고 포화 상태가 되고, 실리콘 웨이퍼의 휨 형상이 안장형인 경우에, 정수(A)는 1500 이하이다.
이 정수(A)와 기준 휨량(WARPi)의 관계식으로부터, 기준 휨량(WARPi)이 213㎛인 경우의 정수(A)는 362.54가 된다. 이에 따라, 실리콘 웨이퍼의 두께(x)와 휨 개선량(y)의 관계식은 y＝362.54(x/775－1)가 된다.
다음으로 이 관계식을 이용하여 확인 실험을 행했다. 목표로 하는 휨 개선량(y)＝20㎛를 관계식: y＝362.54(x/775－1)에 대입하면, 실리콘 웨이퍼의 목표 두께(x)＝817.75㎛가 얻어진다. 그래서, 직경이 300㎜이고 두께가 817.6㎛인 실리콘 웨이퍼를 준비하고, 그 위에 두께가 0.5㎛인 실리콘 산화막을 CVD 공정으로 성막한 결과, 웨이퍼에 볼록 형상의 그릇형 휨이 발생하여, 191.8㎛의 휨량을 초래했다. 목표로 하는 휨 개선량(y)＝20㎛에 대하여, 실제의 휨 개선량은 213－191.8＝21.2㎛이고, 거의 목표대로의 결과가 되었다.
S1 : 실리콘 웨이퍼의 휨량과 두께의 관계를 구하는 스텝(제1 스텝)
S2 : 실리콘 웨이퍼의 휨 개선량과 목표 두께(x)의 관계식을 구하는 스텝(제2 스텝)
S3 : 관계식에 소망하는 휨 개선량을 대입하여 실리콘 웨이퍼의 목표 두께를 구하는 스텝(제3 스텝)
S4 : 목표 두께를 갖는 실리콘 웨이퍼를 제조하는 스텝(제4 스텝)

Claims (8)

  1. 서로 두께가 상이한 복수의 실리콘 웨이퍼에 동일한 막응력을 부여함으로써 발생하는 상기 실리콘 웨이퍼의 휨량과 두께의 관계로부터, 디바이스 공정 중에 휘는 실리콘 웨이퍼의 휨 개선량을 확보하기 위해 필요한 상기 실리콘 웨이퍼의 목표 두께를 구하고,
    실리콘 단결정 잉곳을 가공하여 상기 목표 두께를 갖는 실리콘 웨이퍼를 제조하는 것을 특징으로 하는 실리콘 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘 웨이퍼의 휨량과 두께의 관계로부터, 디바이스 공정 중에 휘는 실리콘 웨이퍼의 휨 개선량과 상기 실리콘 웨이퍼의 목표 두께의 관계식을 구하고, 상기 관계식에 상기 휨 개선량을 대입함으로써 상기 실리콘 웨이퍼의 목표 두께를 구하는, 실리콘 웨이퍼의 제조 방법.
  3. 제2항에 있어서,
    상기 실리콘 웨이퍼의 휨 개선량(y), 상기 실리콘 웨이퍼의 목표 두께(x), 상기 실리콘 웨이퍼의 표준 두께(t), 정수(A)로 할 때, 상기 관계식은 y＝A(x/t－1)를 충족하는, 실리콘 웨이퍼의 제조 방법.
  4. 제3항에 있어서,
    상기 실리콘 웨이퍼의 휨량과 두께의 관계는, 상기 표준 두께(t)를 갖는 실리콘 웨이퍼의 휨량과 상기 표준 두께(t)의 관계를 포함하는, 실리콘 웨이퍼의 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 정수(A)는, 디바이스 공정에 의해 발생하는 상기 실리콘 웨이퍼의 휨량에 따른 값인, 실리콘 웨이퍼의 제조 방법.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    디바이스 형성 시에 적층되는 막의 응력 성분의 차이에 의해 발생하는 상기 실리콘 웨이퍼의 휨 형상이 그릇형인 경우에, 상기 정수(A)는 900 이하인, 실리콘 웨이퍼의 제조 방법.
  7. 제3항 내지 제5항 중 어느 한 항에 있어서,
    디바이스 형성 시에 적층되는 막의 응력 성분의 차이에 의해 발생하는 상기 실리콘 웨이퍼의 휨 형상이 안장형인 경우에, 상기 정수(A)는 1500 이하인, 실리콘 웨이퍼의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 디바이스는 3DNAND 플래시 메모리인, 실리콘 웨이퍼의 제조 방법.
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