JP7025589B2 - ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体 - Google Patents

ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体 Download PDF

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Description

(関連出願の相互参照)
本出願は、2015年12月16日に提出された、米国特許仮出願第62/268,2
62号明細書の優先権を主張する。
本発明は、一般に半導体製作方法に関する。より具体的には、本発明は、1)半導体ウ
ェーハおよびダイの歩留まりを向上させるために酸化物堆積技法を使用して平坦度を高め
る、すなわち、反った、または曲がった半導体ウェーハの平坦性を高める方法、および2
)その方法により作成された接合半導体ウェーハ組立体に関する。
業界標準の半導体ウェーハ、および詳細にはGaN(窒化ガリウム)オンサファイア半
導体ウェーハ、基板、またはテンプレートは、フォトニック応用分野で一般的であるが、
面が非平坦性を有することが多い。半導体ウェーハの望ましくない非平坦性を、反りおよ
び/または曲がりにより特徴づけることができる。半導体ウェーハ上での典型的な反りお
よび/または曲がりの測定は、測定方法およびエッジ除外領域の鮮明度により影響を受け
る。エッジ除外領域が小さくなるほど、それだけ測定される反りおよび/または曲がりは
大きくなる。半導体ウェーハの反りおよび/または曲がりはまた、半導体ウェーハの直径
により、ならびに下地基板の厚さ、および標準的半導体ウェーハ上で成長したエピタキシ
ャル層の厚さにより影響を受ける。半導体ウェーハの反りは、4インチ基板の面全体にわ
たって100μm以上のオーダになる場合があり、そのような非平坦性は、多くの半導体
プロセスで障害になる。
望ましくない非平坦半導体ウェーハプロファイルは、一般に凸状であり、そのような非
平坦性を最小にして、または除去して、後の製作工程で加工歩留まりを改善することが重
要である。標準的応用分野では、基板の曲がりは、4インチ半導体ウェーハ全体にわたり
少なくとも80μm未満に低減されることが望ましく、反り/曲がりをより大きく低減す
ることにより、後続の加工工程で半導体ウェーハ接合特性が改善される。
4インチフォトニック半導体ウェーハの反りは、機械的取り扱い(たとえば、真空アー
ム、およびチャック)に関して、たとえばキャノン(Canon)社製ステッパなどの典
型的なフォトリソグラフィステッパにより受け入れられるように、80μm未満とすべき
であり、それにより、さらにまた局所的平面焦点(planar focus)が改善さ
れる。通常、半導体ウェーハの反りは、(たとえば、カセットからの)半導体ウェーハの
真空アーム・ピック・アップに悪い影響を及ぼし、半導体ウェーハの過大な反りは、チャ
ック上への半導体ウェーハの吸引に悪い影響を及ぼす。最初の半導体ウェーハ面上に残存
しているどんな反りも、半導体ウェーハの後加工を改善するために、凹状であるよりはむ
しろ凸状のままであることが望ましい。
後続の半導体ウェーハ加工工程で歩留まりを改善するために、非平坦性を低減し、かつ
前述の半導体ウェーハの半導体ウェーハ形状プロファイルを改善するための、費用のかか
らないプロセスが必要である。
既存の半導体製作工程では、一般に、半導体フォトリソグラフィステッパおよび半導体
ウェーハ接合設備により加工する前に、未加工の半導体ウェーハの反りおよび/または曲
がりをできるだけ小さくすることが望ましい。
本発明の好ましい一方法は、半導体ウェーハの面全体にわたって、相殺する圧縮力また
は引張力を提供して、半導体ウェーハ内の望ましくない反りおよび曲がりを低減するため
に、工学的パターン形成する工程と、所定の厚さ、パターン、および組成の(限定するこ
となく、酸化ケイ素-SiO2などのPECVD酸化物などの)圧縮誘電体材料薄膜層、
またはそのような材料の引張層を堆積させる工程とを備える。上記の相殺する誘電体層の
平坦化効果は、本明細書で出願人により測定され、非平坦なフォトニック半導体ウェーハ
の反りおよび/または曲がり特性を著しく改善し、以後のフォトリソグラフィおよび半導
体ウェーハ接合の工程中の歩留まりが改善されることが示された。
本発明の方法の好ましい1組の工程のプロセス流れ図である。 凸状の反りまたは曲がりを有する半導体ウェーハの横断面図である。 半導体ウェーハの第2の面上に薄膜層を堆積させた後の、半導体ウェーハの横断面図である。 本発明の方法に従って加工された1対の半導体ウェーハ、および半導体ウェーハ組立体を形成するために接合された融合物を示す。 本発明の方法に従って加工されていない、反りまたは曲がりを伴う半導体ウェーハのウェーハ平坦性マップである。 本発明の方法に従って加工された後の、図2Aの半導体ウェーハのウェーハ平坦性マップである。 本発明の方法に従って薄膜層にパターン形成された半導体ウェーハの第2の面である。 本発明の別の方法に従って2つの薄膜層にパターン形成された半導体ウェーハの第2の面である。
図1A~図1Dに描くように、本発明の第1の様態では、半導体ウェーハ内の反りおよ
び/または曲がりを低減するために、第1の面および第2の面10を有する半導体ウェー
ハ1を提供するステップを備える方法を開示し、そこでは、半導体ウェーハ1の面プロフ
ァイルは、図1Bに示すような反りおよび/または曲がりを備える。通常、半導体ウェー
ハの第1の面は、本発明の制限ではないが、回路素子、または他の電子素子もしくは電気
素子が形成される半導体ウェーハの面であり、場合によっては、電子素子または電気素子
を、半導体ウェーハの第2の面または両方の面に形成してもよい。反りおよび/または曲
がりは、通常は半導体ウェーハ1面の全体わたって計測されるが、半導体ウェーハの凸状
面全体にわたって必ずしも計測されない。半導体ウェーハ1の第2の面10上に、および
その全体にわたって、所定の応力修正圧縮力もしくは応力修正引張力、または応力修正圧
縮力および応力修正引張力を誘起するために、所定の厚さ、パターン、または熱膨張係数
(coefficient of thermal expansion、「CTE」)
を有する薄膜層15を第2の面10上に堆積させる。図1Bおよび図1Cに示す具体的実
施形態では、半導体ウェーハ1の第2の面10上に、またはその全体にわたり、所定の、
応力修正引張力を誘起するために、第2の面10上に薄膜層15を堆積させ、それにより
、半導体ウェーハを実質的に平坦にするが、いくつかの位置で少し高く、かつ他の位置で
少し低い半導体ウェーハプロファイルとは対照的に、わずかに凸状の半導体ウェーハプロ
ファイルを残すことが好ましい。薄膜層15は、酸化物層、金属層、金属酸化物層、もし
くはセラミック材料層、または均等の層材料を備えてもよい。測定した反りおよび/また
は曲がりに基づき、薄膜層15の厚さ、パターン、またはCTEを計算し、決定してもよ
い。一例として、薄膜層15は、SiO2層を備えてもよい。PECVDプロセスを使用
して、薄膜層15を堆積させてもよい。薄膜層15は、約5μm~約8μmの反りまたは
曲がりあたり約1μmの厚さを有してもよい。半導体ウェーハ1は、サファイア半導体ウ
ェーハ、基板、またはテンプレート上にGaN層を備えてもよい。
図1Dに描く、本発明の他の一様態では、一方または両方が本発明に従って加工された
1対の半導体ウェーハ1を、半導体ウェーハ接合の当業者に公知のような、融合接合また
は均等の接合方法によるなどで一緒に接合して、高品質の接合半導体ウェーハ組立体を提
供する。特定の積層関係で半導体ウェーハが接合されているように示すが、いくつかの応
用分野では、一方の半導体ウェーハの面と面を逆にしてもよく、この場合も同じように、
本発明を適用することにより得られる、各半導体ウェーハのより大きな平坦性は、接合品
質、および2つの半導体ウェーハの相対的位置精度を改善し、最終製品の歩留まりはより
高くなり、最終製品の性能はより良好になる。
限定としてではなく例として、4インチ半導体ウェーハは、業界標準のステッパ設備で
加工するために、反りは、約80μm未満であることが望ましい。たとえばキャノン社製
ステップにより半導体ウェーハを受け入れるとき、受入可能な反りの程度または曲がりは
、典型的には、半導体ウェーハの面全体にわたり約40μm~約50μm未満の反りまた
は曲がりであることが望ましい。40μm~50μmの半導体ウェーハの反り/曲がり未
満の反りの程度または曲がりは、詳細には後続の半導体ウェーハ融合接合を適用するため
にさらに望ましい。残っているいずれの反りの程度/曲がりも、半導体ウェーハの第1の
面全体にわたり凸状であることが望ましい。同様に、他の半導体ウェーハとの接合を含む
ような半導体ウェーハの後加工には、高水準のウェーハ平坦化が要求される。たとえば、
直接融合接合または共晶接合を使用して4インチ半導体ウェーハを接合するには、典型的
には、反りまたは曲がりは、半導体ウェーハの面全体にわたり40μm~50μm未満で
ある必要があり、より平坦な半導体ウェーハは、典型的には、接合加工でエッジ除外が低
減されることになる。
不都合なことに、サファイア基板またはシリコン基板上のIII族窒化物半導体ウェー
ハなどの、従来のフォトニック半導体ウェーハは、少なくともある程度の反りの程度およ
び/または曲がりを有する半導体ウェーハ面プロファイルを伴って供給されることがしば
しばある。
出願人は、本明細書で半導体ウェーハの反りおよび曲がりを最小にする方法を開示する
。本発明の好ましい1組の加工工程では、プラズマ化学気相堆積法(plasma-en
hanced chemical vapor deposition、PECVD)ツ
ールを用いる堆積加工を使用して、半導体ウェーハ1の第2の(回路を支持しない)面1
0上に、所定の厚さおよび組成を有する二酸化ケイ素、すなわち、「SiO2」(本明細
書では「酸化物」)の薄膜層15を堆積させる工程を行う。本発明は、平坦化薄膜層15
としてSiO2を使用することに限定されないこと、および本発明では、平坦化薄膜層1
5として、以下で指摘する材料などの、異なる材料およびそれらの均等物を使用すること
ができることが明確に留意される。
本発明の好ましい一実施形態では、半導体ウェーハ1の第2の面10上に堆積させる酸
化物薄膜層15の原子間隔は、III族窒化物材料などのフォトニック材料を上に堆積さ
せる、サファイアなどの基板またはテンプレートの原子間隔よりも大きい。原子間隔が異
なることにより、2つの材料間の格子不整合が生まれ、半導体ウェーハ1の第2の面上で
応力が誘起されることになる。その結果、堆積した酸化物薄膜層15は、サファイアの基
板またはテンプレートにより提供される表面積よりも大きな表面積を得ようとし、半導体
ウェーハの第2の面を拡大する傾向がある応力を生み出し、それにより、次に、酸化物薄
膜層15が第2の表面積10を膨張させようとするとき、サファイアを平坦にする傾向が
ある。前述は、当然のことながら、半導体ウェーハの第1の面が凸状であったと仮定する
。したがって、この実施形態および他の実施形態では、層15は、層15を堆積させる前
の、半導体ウェーハの面全体にわたる反りまたは曲がりと比較して、半導体ウェーハの第
1および第2の面全体にわたる反りまたは曲がりを低減する、応力修正層の役割を果たす
格子不整合に関連する応力に加えて、熱膨張不整合に関連する応力は、半導体ウェーハ
1形状を変えるのに重要な役割を果たし、この現象は、本発明の代替の一実施形態で利用
される。すでに示したように、2つの主要な機構が、すなわち、原子間隔(すなわち、格
子不整合)および熱膨張係数(「CTE」)の差が、誘起される膜応力に関与する。CT
Eは、温度に対する総体積および長さ寸法の変化と考えてもよい。CTEは、数学的にα
=(1/D)(ΔD/ΔT)と規定され、式中、αはCTEであり、Dは体積、面積、ま
たは長さ寸法であり、Tは温度である。通常、加熱されたとき、材料は膨張するが、これ
らの寸法変化は、材料によって変わる。
CTE自体は、物理現象であり、詳細には、特定の薄膜層15材料を、室温以外の温度
で半導体ウェーハ1面上に堆積させるときに、半導体ウェーハ平坦化方法として、好まし
い一実施形態で利用される。温度が高まるにつれ、材料内でより高い準位の量子状態が、
非対称ポテンシャル井戸でより多く占有されるようになるという事実により、CTEが発
生する。これらのより高い準位の量子状態は、平衡半径よりも大きな値で増大する確率密
度を有する。換言すれば、時間平均して、原子は、温度が高まるにつれ、互いにより遠く
離れた距離で、より多くの時間を費やす。2つの材料間にCTE不整合が存在する場合、
温度に伴う平均原子間隔変化量は、各材料で異なる。CTE膜応力の基本的一例は(格子
不整合を無視する)、ホスト基板よりも大きなCTEを有する膜を、高まった温度で堆積
させる場合である。堆積温度で、構造物は、応力中立であるが、構造物が冷却されると、
薄膜層15は、基板よりも大きく収縮し、薄膜層15は、第2の面10全体にわたり(膜
材料のCTEに応じて)引張応力または圧縮応力を受ける。
本発明の酸化物堆積のための好ましい1組の加工工程は、表1に示すような以下のパラ
メータを備えてもよい。
Figure 0007025589000001
堆積した酸化物薄膜層15は、好ましくは、約10%未満の非一様性を有する。約30
0℃~約400℃の範囲内で堆積させられた酸化物薄膜層15は、受入可能な圧縮効果を
示すことが観察されたので、酸化物薄膜層15を堆積中の加工温度は、実質的に加工を制
約しない。
上述の代表的加工パラメータを使用して、本発明の好ましい実施形態は、堆積した酸化
物薄膜層15の1μmあたり、概略で約5μm~約8μmの反りまたは曲がりの軽減をも
たらす。
図2Aおよび図2Bを参照すると、シグマテック(Sigmatech)社製背圧半導
体ウェーハ形状測定設備を使用して行われた半導体ウェーハ度量衡測定から得られた反り
および曲がりの調製データのグラフィック描写が示され、未加工半導体ウェーハ(図2A
)から本発明の方法に従って加工された同じ半導体ウェーハ(図2B)への平坦性改善を
示す。この平坦性改善は、これらの図の凡例で、低い方の範囲の測定に現れている。
本発明の好ましい一実施形態について実験を実施することにより、本発明の方法に従っ
て加工された4インチ半導体ウェーハ1上に堆積した1μmの酸化物薄膜層15に対して
約6.3μmの平均反り低減が得られ、堆積した1μmの酸化物に対して約3.4μmの
平均曲がり低減が伴った。
全厚さ変動、すなわち「TTV(total thickness variatio
n)」は、概略で、堆積した酸化物薄膜層15の非一様性により増大または低減する可能
性があり、そのような半導体ウェーハ1の厚さは、目標となる堆積酸化物の厚さの約80
%~約90%になる。
本発明の工程を使用する一例の半導体ウェーハ加工を実行することにより、目標の2μ
mの酸化物薄膜層15を堆積させた後、半導体ウェーハの反りは、56.5μmから43
.3μmに低減することが示され、曲がりは、29.2μmから22.7μmに低減する
ことが示され、TTVは、6.8μmから7.4μmに増大することが示され、半導体ウ
ェーハの厚さは、662.9μmから664.7μmに増大することが示された。他の代
表的な反り低減データを、以下の表2に示す。
Figure 0007025589000002
第2の面の反りおよび曲がり調整酸化物薄膜層15を堆積させると、半導体ウェーハ1
は、反りおよび曲がり調整酸化物薄膜層15堆積工程を繰り返さない限り、緩衝酸化物エ
ッチング溶液、すなわち「BOE(buffered oxide etchant)」
、およびHFに曝されないことが好ましいことが留意される。
さらに、堆積した薄膜層15酸化物の厚さの一様性は、たとえば、レーザリフトオフ(
laser liftoff、LLO)一様性などの後続の加工工程に何らかの影響を及
ぼす場合がある。LLO一様性は、酸化物薄膜層15一様性により生じるUVレーザ光の
4分の1波長干渉条件により影響を受け、層15のUV吸収により影響を受けない場合が
ある。
限定するためにではなく例証および議論のために使用する例である、c面サファイア上
に堆積した代表的な好ましい圧縮PECVD酸化物薄膜層15だけを使用して、本発明の
方法を実施する必要はないことが明確に留意される。本発明の方法および特許請求の範囲
は、半導体ウェーハ1の形状、反り、および曲がりを操作するために、任意の半導体ウェ
ーハ1の任意の面上に堆積した、任意の高応力薄膜層15の使用を明確に包含する。した
がって、堆積薄膜層15は、二酸化ケイ素材料に限定されず、第2の面10上の格子不整
合または異なるCTEのために、所定の圧縮力、引張力、または圧縮力および引張力を誘
起するのに十分な所定の厚さで半導体ウェーハ1面上に堆積させてもよい、任意の適切な
薄膜層15を使用してもよい。
代替方法を、図3Aおよび図3Bに示す。図3Aでは、薄膜層15をパターン形成して
、薄膜層の細長いストリップを形成し、この細長いストリップは、薄膜層15が、半導体
ウェーハ1の隣接する面10上に圧縮力を加えるように選ばれようと、引張力を加えるよ
うに選ばれようと、応力修正効果を主軸に提供する。このことは、反りおよび曲がりが、
単一軸の周囲にある、または主に単一軸の周囲にあるときに有用である可能性がある。し
かしながら、反りおよび曲がりが2つの軸の周囲にあるが、等しくない場合、第2のパタ
ーン形成された薄膜層15を、図3Bに示すように、第2の軸の周囲に、第2の軸に関し
て向きに合わせて堆積させてもよい。また、等しくない応力はまた、図3Aで層15のス
トリップの幅を単に選ぶことにより得られる場合があることに留意されたい。また、図3
Bでは、垂直ストリップおよび水平ストリップを、同じ、または異なる薄膜層材料から作
ってもよい。この点では、場合によっては、反りまたは曲がりは、2つの軸に関して反対
方向であってもよく、この場合、異なる薄膜層材料を使用し、一方は、隣接する半導体基
板上に圧縮力を誘起し、一方は、隣接する基板に引張力を誘起する。
半導体ウェーハ1面上に堆積させてもよい、数多くの適切な薄膜層15材料が市販され
ており、これらの材料は、異種組成からなり、したがって、十分な半導体ウェーハ面応力
を与え、その結果、半導体ウェーハ1面プロファイルを変える。酸化ケイ素は、半導体ウ
ェーハ1面上に堆積させるのが簡単であるので、そのような応用分野に最適であり、半導
体ウェーハ1の反りおよび曲がりの形を直す応力を加えて成長することができるが、代替
の実施形態では、窒化ケイ素、セラミック、金属、または金属酸化物などの材料の薄膜層
15を使用してもよく、これらの薄膜層15は、本発明の方法の範囲に入ることが企図さ
れる。さらに、上記で参照した半導体ウェーハ1は、一般的形状を有するとみなしてもよ
く、本発明の方法は、半導体ウェーハ1の第2の面10上に応力修正または圧縮修正の薄
膜層15または膜を堆積させることにより、任意の一般的基板形状を平らにするように機
能する。したがって、薄膜層に関する主要な変数は、材料、厚さ、および薄膜層パターン
、ならびに材料特性である熱膨張係数であり、これらの変数は、同じ材料に関して、関心
のある異なる膜の厚さに対して場合によって異なってもよい。
c面GaNオンサファイアのすでに議論した好ましい実施形態では、半導体ウェーハ1
は、エピタキシャル面を上にして見たとき、多くの場合、かなり一様に凸状である傾向が
あり、すなわち、最も高い地点は、GaN面の中心の方にある。そのような実例では、す
でに説明した、半導体ウェーハ1の第2の面上にブランケット圧縮酸化物薄膜層15を堆
積させることは、特に効果的である。しかしながら、堆積薄膜層15をSiO2材料に限
定する必要はないこと、および堆積薄膜層材料は、GaNまたは半導体ウェーハ材料と比
較して半導体ウェーハ1に逆の曲率を与える任意の材料であってもよいことが明確に留意
される。
半導体ウェーハ1が、凹状である実例では、前述の下方に凸状の非平坦性の場合のよう
に、半導体ウェーハの第2の面に圧縮薄膜層15を適用するのではなく、サファイアに引
張応力を与える堆積薄膜層15を適用してもよい。GaN自体は、本発明のこの実施形態
の適切な候補である。
m面サファイア上で成長した半極性GaNなどの、異なる結晶学的方向で異なる曲率を
有する半導体ウェーハ1の一般的場合では、本発明により、一方の軸に沿って反りを低減
することが可能になるが、その軸に垂直の方向で、反りは増大する場合がある。
この問題に対処するために、半導体分野で公知のような「シャドウマスク」を利用して
、半導体ウェーハ1の第2の面10の異なる部分または範囲上で所定の応力修正特性また
は引張特性を有する応力修正薄膜層15を選択的に堆積させてもよい代替の一実施形態を
開示する。
また、半導体ウェーハ1の第2の面10に薄膜層15を平坦化するブランケットを堆積
させ、図4に示す代表的パターンなどの、所定の薄膜層15を用いてフォトリソグラフィ
を使用して半導体ウェーハ1をパターン形成し、次いで、平坦化薄膜層15の所定の範囲
または部分を選択的に取り除いて、ウェーハ平坦性に所望の変化を誘起することにより、
等価の効果を達成してもよい。
限定としてではなく例として、所定の応力修正パターンを有するシャドウマスクを使用
することにより、ユーザは、たとえば、半導体ウェーハの2/3の範囲からなるストリッ
プとして圧縮薄膜層15酸化物を、およびたとえば、半導体ウェーハ1の中央の1/3上
に引張窒化物を堆積させて、異なる軸に沿って(図3Aおよび図3B)形状を別様に修正
してもよい。
たとえば、所与の半導体ウェーハ形状に基づき応力モデリングソフトウェアを使用して
、特定の半導体ウェーハの反りに対して1つまたは複数の最適な修正薄膜層15の組合せ
パターンをモデル化して、異なるまたは変化する圧縮層パターン/引張層パターンを決定
してもよい。
本明細書における本発明の方法の趣旨および範囲を逸脱することなく、同業者により多
くの改変および修正を行ってもよい。したがって、例示の実施形態は、例のためだけに示
されていること、および本出願に対する優先権を主張する任意の後願で任意の請求項によ
り規定されるように本発明を限定するとして考えるべきではないことを理解しなければな
らない。
たとえば、そのような請求項の要素は、ある種の組合せで示されてもよいという事実に
もかかわらず、本発明は、そのような組合せで最初に特許請求されないときでさえ、上記
で開示される、より少ない要素、より多い要素、または異なる要素からなる他の組合せを
含むことを明確に理解しなければならない。
本発明、および本発明のさまざまな実施形態を説明する、本明細書で使用する用語は、
その一般に規定される意味についての認識だけで理解すべきではなく、一般に規定される
意味の範囲を超えて、本明細書での特別な規定による構造物、材料、または動作を含むべ
きである。したがって、要素について、本明細書の文脈で2つ以上の意味を含むとして理
解することができる場合、後続の請求項でその要素を使用することは、本明細書により、
および用語自体により裏付けされる、すべての可能な意味に対する総称であるとして理解
されなければならない。
したがって、本出願の優先権を主張する任意の後願では、任意の請求項の用語または要
素の規定は、文字どおりに示される要素の組合せだけではなく、実質的に同じ結果を得る
ために実質的に同じ方法で実質的に同じ機能を遂行するための均等の構造物、材料、また
は動作すべても含むように規定されるべきである。したがって、この意味で、以下の特許
請求の範囲で、要素のうち任意の1つの代わりに、2つ以上の要素を均等に置換してもよ
いこと、またはそのような請求項で2つ以上の要素の代わりに単一要素を置換してもよい
ことが企図される。
要素について、ある種の組合せで動作するとして、およびそのようなものとして実質的
に特許請求されるとしてさえ上記で説明する場合があるが、特許請求される組合せからの
1つまたは複数の要素を、場合によっては組合せから削除することができること、および
そのような特許請求される組合せは、副組合せまたは副組合せの変形を対象としてもよい
ことを明確に理解されたい。
当業者により、今公知である、またはその後考案されると考えられるような、任意の後
続の特許請求される主題からの、実質のない変更は、そのような特許請求の範囲に均等に
入ると明確に企図される。したがって、当業者に今公知の、またはその後公知になる明白
な置換は、規定される要素の範囲に入ると規定される。
したがって、本出願の優先権を主張する任意の後願では、任意の請求項は、上記で具体
的に例示され、説明されること、概念上均等であること、明白に置換することができるこ
と、およびさらには本発明の本質的考えを本質的に組み入れることも含むと理解されたい

Claims (10)

  1. 第1の面および第2の面を有する半導体ウェーハと、
    前記第2の面上の少なくとも1つの応力修正層であって、前記第2の面上に圧縮力、引張力、または圧縮力および引張力を誘起して、前記少なくとも1つの応力修正層を適用する前の前記半導体ウェーハの反りまたは曲がりを低減する少なくとも1つの応力修正層と
    を備え、
    前記少なくとも1つの応力修正層は、第1および第2の応力修正層を備え、
    前記第1の応力修正層は、前記半導体ウェーハ上で第1の方向に伸長する、複数の細長い層セグメントを形成するようにパターン形成され、前記第2の応力修正層は、前記半導体ウェーハ上で第2の方向に伸長する、複数の細長いセグメントを形成するようにパターン形成され、
    前記第1の応力修正層は、前記第2の面上に圧縮力を加え、前記第2の応力修正層は、前記第2の面上に引張力を加える、
    半導体ウェーハ。
  2. 前記少なくとも1つの応力修正層は、SiO、窒化ケイ素、金属酸化物材料、またはIII族窒化物からなるグループから選択される、請求項1に記載の半導体ウェーハ。
  3. 前記半導体ウェーハは、GaNオン・サファイア・ウェーハ、基板、またはテンプレートであり、前記応力修正層は、SiO層である、請求項1に記載の半導体ウェーハ。
  4. 前記第1の応力修正層および前記第2の応力修正層は、同じ、または異なる層材料からなる、請求項1に記載の半導体ウェーハ。
  5. 前記第1の方向に伸長する前記複数の細長い層セグメントは、第1の所定の応力修正層パターンを用いて前記第1の応力修正層をパターニングし、前記第1の応力修正層の所定の部分を選択的に取り除くことにより形成され、
    前記第2の方向に伸長する前記複数の細長い層セグメントは、第2の所定の応力修正層パターンを用いて前記第2の応力修正層をパターニングし、前記第2の応力修正層の所定の部分を選択的に取り除くことにより形成される、請求項1に記載の半導体ウェーハ。
  6. 前記第1の方向に伸長する前記複数の細長い層セグメントおよび前記第2の方向に伸長する前記複数の細長い層セグメントによって覆われた面積は、前記半導体ウェーハの面積の約3分の2である、請求項1に記載の半導体ウェーハ。
  7. 前記少なくとも1つの応力修正層の厚さは、前記半導体ウェーハの面全体にわたり計測される反りおよび曲がりに少なくとも一部は基づいて決定される、請求項1に記載の半導体ウェーハ。
  8. 前記少なくとも1つの応力修正層は、約5μm~約8μmの反りまたは曲がりあたり約1μmの厚さを有する、請求項1に記載の半導体ウェーハ。
  9. 前記少なくとも1つの応力修正層は、プラズマ励起化学気相堆積(PECVD)プロセスにより、前記第2の面に堆積される、請求項1に記載の半導体ウェーハ。
  10. 前記少なくとも1つの応力修正層は、物理蒸着プロセスにより、前記第2の面に堆積される、請求項1に記載の半導体ウェーハ。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015084851A1 (en) * 2013-12-04 2015-06-11 3M Innovative Properties Company Flexible light emitting semiconductor device with large area conduit
US10847419B2 (en) * 2018-03-14 2020-11-24 Raytheon Company Stress compensation and relief in bonded wafers
CN108649021A (zh) * 2018-07-19 2018-10-12 长江存储科技有限责任公司 晶圆翘曲调整结构及其形成方法
CN109155235A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 使用背面补偿结构的晶圆平整度控制
JP2020047617A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 基板処理装置、半導体装置の製造方法、および被加工基板
US10896821B2 (en) * 2018-09-28 2021-01-19 Lam Research Corporation Asymmetric wafer bow compensation by physical vapor deposition
KR102491768B1 (ko) * 2018-09-28 2023-01-26 램 리써치 코포레이션 비대칭 웨이퍼 보우 보상
JP2020161685A (ja) * 2019-03-27 2020-10-01 東京エレクトロン株式会社 成膜装置および成膜方法
JP7259527B2 (ja) * 2019-04-26 2023-04-18 富士電機株式会社 半導体基板の製造方法および半導体装置の製造方法
US10790296B1 (en) 2019-05-21 2020-09-29 Sandisk Technologies Llc Distortion-compensated wafer bonding method and apparatus using a temperature-controlled backside thermal expansion layer
KR20210044654A (ko) * 2019-10-15 2021-04-23 에스케이하이닉스 주식회사 웨이퍼 지지 구조체
CN111048429B (zh) * 2019-12-23 2022-05-27 武汉新芯集成电路制造有限公司 一种晶圆键合方法
FR3121548B1 (fr) * 2021-03-30 2024-02-16 Soitec Silicon On Insulator Procede de preparation d’un substrat avance, notamment pour des applications photoniques
CN115836387A (zh) 2021-06-30 2023-03-21 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023272592A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN115803882A (zh) 2021-06-30 2023-03-14 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN113906542A (zh) * 2021-08-30 2022-01-07 长江存储科技有限责任公司 使用背面膜层沉积和激光退火的晶圆应力控制
WO2024072609A1 (en) * 2022-09-28 2024-04-04 Applied Materials, Inc. Correction of global curvature during stress management

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267083A1 (en) 2008-04-28 2009-10-29 Jie Cui Trenched substrate for crystal growth and wafer bonding
US20100314725A1 (en) 2009-06-12 2010-12-16 Qualcomm Incorporated Stress Balance Layer on Semiconductor Wafer Backside
US7880278B2 (en) 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
WO2012043615A1 (ja) 2010-09-28 2012-04-05 株式会社村田製作所 圧電デバイスの製造方法
CN105448762A (zh) 2014-08-28 2016-03-30 中国科学院微电子研究所 一种衬底翘曲度的调整方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4790920A (en) 1985-12-20 1988-12-13 Intel Corporation Method for depositing an al2 O3 cap layer on an integrated circuit substrate
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
JPH01256126A (ja) * 1988-04-06 1989-10-12 Sumitomo Electric Ind Ltd 半導体装置の製造方法
US5286671A (en) 1993-05-07 1994-02-15 Kulite Semiconductor Products, Inc. Fusion bonding technique for use in fabricating semiconductor devices
JPH08111409A (ja) * 1994-10-12 1996-04-30 Rohm Co Ltd 半導体装置の製法
JPH08227834A (ja) * 1995-02-21 1996-09-03 Sony Corp 半導体ウェーハ及びその製造方法
JP3734018B2 (ja) 1999-01-20 2006-01-11 信越半導体株式会社 ワイヤソーおよび切断方法
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
US20070194342A1 (en) 2006-01-12 2007-08-23 Kinzer Daniel M GaN SEMICONDUCTOR DEVICE AND PROCESS EMPLOYING GaN ON THIN SAPHIRE LAYER ON POLYCRYSTALLINE SILICON CARBIDE
US8557681B2 (en) * 2006-10-30 2013-10-15 International Rectifier Corporation III-nitride wafer fabrication
WO2012043616A1 (ja) * 2010-09-28 2012-04-05 株式会社村田製作所 圧電デバイス、圧電デバイスの製造方法
EP2622630A1 (en) * 2010-09-30 2013-08-07 Freescale Semiconductor, Inc. Methods for processing a semiconductor wafer, a semiconductor wafer and a semiconductor device
JP5642628B2 (ja) * 2011-05-27 2014-12-17 東京エレクトロン株式会社 基板反り除去装置、基板反り除去方法及び記憶媒体
JP5418564B2 (ja) * 2011-09-29 2014-02-19 信越半導体株式会社 貼り合わせsoiウェーハの反りを算出する方法、及び貼り合わせsoiウェーハの製造方法
US8900969B2 (en) * 2012-01-27 2014-12-02 Skyworks Solutions, Inc. Methods of stress balancing in gallium arsenide wafer processing
KR20140104062A (ko) * 2013-02-15 2014-08-28 삼성전자주식회사 P형 질화물 반도체 제조방법 및 이를 이용한 질화물 반도체 발광소자 제조방법
US9184041B2 (en) * 2013-06-25 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with backside structures to reduce substrate warp

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880278B2 (en) 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
US20090267083A1 (en) 2008-04-28 2009-10-29 Jie Cui Trenched substrate for crystal growth and wafer bonding
US20100314725A1 (en) 2009-06-12 2010-12-16 Qualcomm Incorporated Stress Balance Layer on Semiconductor Wafer Backside
WO2012043615A1 (ja) 2010-09-28 2012-04-05 株式会社村田製作所 圧電デバイスの製造方法
CN105448762A (zh) 2014-08-28 2016-03-30 中国科学院微电子研究所 一种衬底翘曲度的调整方法

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