JP6952697B2 - ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体 - Google Patents

ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体 Download PDF

Info

Publication number
JP6952697B2
JP6952697B2 JP2018531326A JP2018531326A JP6952697B2 JP 6952697 B2 JP6952697 B2 JP 6952697B2 JP 2018531326 A JP2018531326 A JP 2018531326A JP 2018531326 A JP2018531326 A JP 2018531326A JP 6952697 B2 JP6952697 B2 JP 6952697B2
Authority
JP
Japan
Prior art keywords
semiconductor wafer
thin film
film layer
warpage
deposited
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018531326A
Other languages
English (en)
Other versions
JP2019504490A (ja
JP2019504490A5 (ja
Inventor
バティニカ，グレゴリー
ヤダヴァリ，カメシュワル
ファン，キアン
ハスケル，ベンジャミン・エイ
エル−ゴロウリー，フセイン・エス
Original Assignee
オステンド・テクノロジーズ・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オステンド・テクノロジーズ・インコーポレーテッド filed Critical オステンド・テクノロジーズ・インコーポレーテッド
Publication of JP2019504490A publication Critical patent/JP2019504490A/ja
Publication of JP2019504490A5 publication Critical patent/JP2019504490A5/ja
Priority to JP2021157544A priority Critical patent/JP7025589B2/ja
Application granted granted Critical
Publication of JP6952697B2 publication Critical patent/JP6952697B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02035—Shaping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80801—Soldering or alloying
    • H01L2224/80805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Physical Vapour Deposition (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)

Description

（関連出願の相互参照）
本出願は、２０１５年１２月１６日に提出された、米国特許仮出願第６２／２６８，２６２号明細書の優先権を主張する。
本発明は、一般に半導体製作方法に関する。より具体的には、本発明は、１）半導体ウェーハおよびダイの歩留まりを向上させるために酸化物堆積技法を使用して平坦度を高める、すなわち、反った、または曲がった半導体ウェーハの平坦性を高める方法、および２）その方法により作成された接合半導体ウェーハ組立体に関する。
業界標準の半導体ウェーハ、および詳細にはＧａＮ（窒化ガリウム）オンサファイア半導体ウェーハ、基板、またはテンプレートは、フォトニック応用分野で一般的であるが、面が非平坦性を有することが多い。半導体ウェーハの望ましくない非平坦性を、反りおよび／または曲がりにより特徴づけることができる。半導体ウェーハ上での典型的な反りおよび／または曲がりの測定は、測定方法およびエッジ除外領域の鮮明度により影響を受ける。エッジ除外領域が小さくなるほど、それだけ測定される反りおよび／または曲がりは大きくなる。半導体ウェーハの反りおよび／または曲がりはまた、半導体ウェーハの直径により、ならびに下地基板の厚さ、および標準的半導体ウェーハ上で成長したエピタキシャル層の厚さにより影響を受ける。半導体ウェーハの反りは、４インチ基板の面全体にわたって１００μｍ以上のオーダになる場合があり、そのような非平坦性は、多くの半導体プロセスで障害になる。
望ましくない非平坦半導体ウェーハプロファイルは、一般に凸状であり、そのような非平坦性を最小にして、または除去して、後の製作工程で加工歩留まりを改善することが重要である。標準的応用分野では、基板の曲がりは、４インチ半導体ウェーハ全体にわたり少なくとも８０μｍ未満に低減されることが望ましく、反り／曲がりをより大きく低減することにより、後続の加工工程で半導体ウェーハ接合特性が改善される。
４インチフォトニック半導体ウェーハの反りは、機械的取り扱い（たとえば、真空アーム、およびチャック）に関して、たとえばキャノン（Ｃａｎｏｎ）社製ステッパなどの典型的なフォトリソグラフィステッパにより受け入れられるように、８０μｍ未満とすべきであり、それにより、さらにまた局所的平面焦点（ｐｌａｎａｒ ｆｏｃｕｓ）が改善される。通常、半導体ウェーハの反りは、（たとえば、カセットからの）半導体ウェーハの真空アーム・ピック・アップに悪い影響を及ぼし、半導体ウェーハの過大な反りは、チャック上への半導体ウェーハの吸引に悪い影響を及ぼす。最初の半導体ウェーハ面上に残存しているどんな反りも、半導体ウェーハの後加工を改善するために、凹状であるよりはむしろ凸状のままであることが望ましい。
後続の半導体ウェーハ加工工程で歩留まりを改善するために、非平坦性を低減し、かつ前述の半導体ウェーハの半導体ウェーハ形状プロファイルを改善するための、費用のかからないプロセスが必要である。
既存の半導体製作工程では、一般に、半導体フォトリソグラフィステッパおよび半導体ウェーハ接合設備により加工する前に、未加工の半導体ウェーハの反りおよび／または曲がりをできるだけ小さくすることが望ましい。
本発明の好ましい一方法は、半導体ウェーハの面全体にわたって、相殺する圧縮力または引張力を提供して、半導体ウェーハ内の望ましくない反りおよび曲がりを低減するために、工学的パターン形成する工程と、所定の厚さ、パターン、および組成の（限定することなく、酸化ケイ素−ＳｉＯ2などのＰＥＣＶＤ酸化物などの）圧縮誘電体材料薄膜層、またはそのような材料の引張層を堆積させる工程とを備える。上記の相殺する誘電体層の平坦化効果は、本明細書で出願人により測定され、非平坦なフォトニック半導体ウェーハの反りおよび／または曲がり特性を著しく改善し、以後のフォトリソグラフィおよび半導体ウェーハ接合の工程中の歩留まりが改善されることが示された。
本発明の方法の好ましい１組の工程のプロセス流れ図である。 凸状の反りまたは曲がりを有する半導体ウェーハの横断面図である。 半導体ウェーハの第２の面上に薄膜層を堆積させた後の、半導体ウェーハの横断面図である。 本発明の方法に従って加工された１対の半導体ウェーハ、および半導体ウェーハ組立体を形成するために接合された融合物を示す。 本発明の方法に従って加工されていない、反りまたは曲がりを伴う半導体ウェーハのウェーハ平坦性マップである。 本発明の方法に従って加工された後の、図２Ａの半導体ウェーハのウェーハ平坦性マップである。 本発明の方法に従って薄膜層にパターン形成された半導体ウェーハの第２の面である。 本発明の別の方法に従って２つの薄膜層にパターン形成された半導体ウェーハの第２の面である。
図１Ａ〜図１Ｄに描くように、本発明の第１の様態では、半導体ウェーハ内の反りおよび／または曲がりを低減するために、第１の面および第２の面１０を有する半導体ウェーハ１を提供するステップを備える方法を開示し、そこでは、半導体ウェーハ１の面プロファイルは、図１Ｂに示すような反りおよび／または曲がりを備える。通常、半導体ウェーハの第１の面は、本発明の制限ではないが、回路素子、または他の電子素子もしくは電気素子が形成される半導体ウェーハの面であり、場合によっては、電子素子または電気素子を、半導体ウェーハの第２の面または両方の面に形成してもよい。反りおよび／または曲がりは、通常は半導体ウェーハ１面の全体わたって計測されるが、半導体ウェーハの凸状面全体にわたって必ずしも計測されない。半導体ウェーハ１の第２の面１０上に、およびその全体にわたって、所定の応力修正圧縮力もしくは応力修正引張力、または応力修正圧縮力および応力修正引張力を誘起するために、所定の厚さ、パターン、または熱膨張係数（ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｎｓｉｏｎ、「ＣＴＥ」）を有する薄膜層１５を第２の面１０上に堆積させる。図１Ｂおよび図１Ｃに示す具体的実施形態では、半導体ウェーハ１の第２の面１０上に、またはその全体にわたり、所定の、応力修正引張力を誘起するために、第２の面１０上に薄膜層１５を堆積させ、それにより、半導体ウェーハを実質的に平坦にするが、いくつかの位置で少し高く、かつ他の位置で少し低い半導体ウェーハプロファイルとは対照的に、わずかに凸状の半導体ウェーハプロファイルを残すことが好ましい。薄膜層１５は、酸化物層、金属層、金属酸化物層、もしくはセラミック材料層、または均等の層材料を備えてもよい。測定した反りおよび／または曲がりに基づき、薄膜層１５の厚さ、パターン、またはＣＴＥを計算し、決定してもよい。一例として、薄膜層１５は、ＳｉＯ2層を備えてもよい。ＰＥＣＶＤプロセスを使用して、薄膜層１５を堆積させてもよい。薄膜層１５は、約５μｍ〜約８μｍの反りまたは曲がりあたり約１μｍの厚さを有してもよい。半導体ウェーハ１は、サファイア半導体ウェーハ、基板、またはテンプレート上にＧａＮ層を備えてもよい。
図１Ｄに描く、本発明の他の一様態では、一方または両方が本発明に従って加工された１対の半導体ウェーハ１を、半導体ウェーハ接合の当業者に公知のような、融合接合または均等の接合方法によるなどで一緒に接合して、高品質の接合半導体ウェーハ組立体を提供する。特定の積層関係で半導体ウェーハが接合されているように示すが、いくつかの応用分野では、一方の半導体ウェーハの面と面を逆にしてもよく、この場合も同じように、本発明を適用することにより得られる、各半導体ウェーハのより大きな平坦性は、接合品質、および２つの半導体ウェーハの相対的位置精度を改善し、最終製品の歩留まりはより高くなり、最終製品の性能はより良好になる。
限定としてではなく例として、４インチ半導体ウェーハは、業界標準のステッパ設備で加工するために、反りは、約８０μｍ未満であることが望ましい。たとえばキャノン社製ステップにより半導体ウェーハを受け入れるとき、受入可能な反りの程度または曲がりは、典型的には、半導体ウェーハの面全体にわたり約４０μｍ〜約５０μｍ未満の反りまたは曲がりであることが望ましい。４０μｍ〜５０μｍの半導体ウェーハの反り／曲がり未満の反りの程度または曲がりは、詳細には後続の半導体ウェーハ融合接合を適用するためにさらに望ましい。残っているいずれの反りの程度／曲がりも、半導体ウェーハの第１の面全体にわたり凸状であることが望ましい。同様に、他の半導体ウェーハとの接合を含むような半導体ウェーハの後加工には、高水準のウェーハ平坦化が要求される。たとえば、直接融合接合または共晶接合を使用して４インチ半導体ウェーハを接合するには、典型的には、反りまたは曲がりは、半導体ウェーハの面全体にわたり４０μｍ〜５０μｍ未満である必要があり、より平坦な半導体ウェーハは、典型的には、接合加工でエッジ除外が低減されることになる。
不都合なことに、サファイア基板またはシリコン基板上のＩＩＩ族窒化物半導体ウェーハなどの、従来のフォトニック半導体ウェーハは、少なくともある程度の反りの程度および／または曲がりを有する半導体ウェーハ面プロファイルを伴って供給されることがしばしばある。
出願人は、本明細書で半導体ウェーハの反りおよび曲がりを最小にする方法を開示する。本発明の好ましい１組の加工工程では、プラズマ化学気相堆積法（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ）ツールを用いる堆積加工を使用して、半導体ウェーハ１の第２の（回路を支持しない）面１０上に、所定の厚さおよび組成を有する二酸化ケイ素、すなわち、「ＳｉＯ2」（本明細書では「酸化物」）の薄膜層１５を堆積させる工程を行う。本発明は、平坦化薄膜層１５としてＳｉＯ2を使用することに限定されないこと、および本発明では、平坦化薄膜層１５として、以下で指摘する材料などの、異なる材料およびそれらの均等物を使用することができることが明確に留意される。
本発明の好ましい一実施形態では、半導体ウェーハ１の第２の面１０上に堆積させる酸化物薄膜層１５の原子間隔は、ＩＩＩ族窒化物材料などのフォトニック材料を上に堆積させる、サファイアなどの基板またはテンプレートの原子間隔よりも大きい。原子間隔が異なることにより、２つの材料間の格子不整合が生まれ、半導体ウェーハ１の第２の面上で応力が誘起されることになる。その結果、堆積した酸化物薄膜層１５は、サファイアの基板またはテンプレートにより提供される表面積よりも大きな表面積を得ようとし、半導体ウェーハの第２の面を拡大する傾向がある応力を生み出し、それにより、次に、酸化物薄膜層１５が第２の表面積１０を膨張させようとするとき、サファイアを平坦にする傾向がある。前述は、当然のことながら、半導体ウェーハの第１の面が凸状であったと仮定する。したがって、この実施形態および他の実施形態では、層１５は、層１５を堆積させる前の、半導体ウェーハの面全体にわたる反りまたは曲がりと比較して、半導体ウェーハの第１および第２の面全体にわたる反りまたは曲がりを低減する、応力修正層の役割を果たす。
格子不整合に関連する応力に加えて、熱膨張不整合に関連する応力は、半導体ウェーハ１形状を変えるのに重要な役割を果たし、この現象は、本発明の代替の一実施形態で利用される。すでに示したように、２つの主要な機構が、すなわち、原子間隔（すなわち、格子不整合）および熱膨張係数（「ＣＴＥ」）の差が、誘起される膜応力に関与する。ＣＴＥは、温度に対する総体積および長さ寸法の変化と考えてもよい。ＣＴＥは、数学的にα＝（１／Ｄ）（ΔＤ／ΔＴ）と規定され、式中、αはＣＴＥであり、Ｄは体積、面積、または長さ寸法であり、Ｔは温度である。通常、加熱されたとき、材料は膨張するが、これらの寸法変化は、材料によって変わる。
ＣＴＥ自体は、物理現象であり、詳細には、特定の薄膜層１５材料を、室温以外の温度で半導体ウェーハ１面上に堆積させるときに、半導体ウェーハ平坦化方法として、好ましい一実施形態で利用される。温度が高まるにつれ、材料内でより高い準位の量子状態が、非対称ポテンシャル井戸でより多く占有されるようになるという事実により、ＣＴＥが発生する。これらのより高い準位の量子状態は、平衡半径よりも大きな値で増大する確率密度を有する。換言すれば、時間平均して、原子は、温度が高まるにつれ、互いにより遠く離れた距離で、より多くの時間を費やす。２つの材料間にＣＴＥ不整合が存在する場合、温度に伴う平均原子間隔変化量は、各材料で異なる。ＣＴＥ膜応力の基本的一例は（格子不整合を無視する）、ホスト基板よりも大きなＣＴＥを有する膜を、高まった温度で堆積させる場合である。堆積温度で、構造物は、応力中立であるが、構造物が冷却されると、薄膜層１５は、基板よりも大きく収縮し、薄膜層１５は、第２の面１０全体にわたり（膜材料のＣＴＥに応じて）引張応力または圧縮応力を受ける。
本発明の酸化物堆積のための好ましい１組の加工工程は、表１に示すような以下のパラメータを備えてもよい。
Figure 0006952697
堆積した酸化物薄膜層１５は、好ましくは、約１０％未満の非一様性を有する。約３００℃〜約４００℃の範囲内で堆積させられた酸化物薄膜層１５は、受入可能な圧縮効果を示すことが観察されたので、酸化物薄膜層１５を堆積中の加工温度は、実質的に加工を制約しない。
上述の代表的加工パラメータを使用して、本発明の好ましい実施形態は、堆積した酸化物薄膜層１５の１μｍあたり、概略で約５μｍ〜約８μｍの反りまたは曲がりの軽減をもたらす。
図２Ａおよび図２Ｂを参照すると、シグマテック（Ｓｉｇｍａｔｅｃｈ）社製背圧半導体ウェーハ形状測定設備を使用して行われた半導体ウェーハ度量衡測定から得られた反りおよび曲がりの調製データのグラフィック描写が示され、未加工半導体ウェーハ（図２Ａ）から本発明の方法に従って加工された同じ半導体ウェーハ（図２Ｂ）への平坦性改善を示す。この平坦性改善は、これらの図の凡例で、低い方の範囲の測定に現れている。
本発明の好ましい一実施形態について実験を実施することにより、本発明の方法に従って加工された４インチ半導体ウェーハ１上に堆積した１μｍの酸化物薄膜層１５に対して約６．３μｍの平均反り低減が得られ、堆積した１μｍの酸化物に対して約３．４μｍの平均曲がり低減が伴った。
全厚さ変動、すなわち「ＴＴＶ（ｔｏｔａｌ ｔｈｉｃｋｎｅｓｓ ｖａｒｉａｔｉｏｎ）」は、概略で、堆積した酸化物薄膜層１５の非一様性により増大または低減する可能性があり、そのような半導体ウェーハ１の厚さは、目標となる堆積酸化物の厚さの約８０％〜約９０％になる。
本発明の工程を使用する一例の半導体ウェーハ加工を実行することにより、目標の２μｍの酸化物薄膜層１５を堆積させた後、半導体ウェーハの反りは、５６．５μｍから４３．３μｍに低減することが示され、曲がりは、２９．２μｍから２２．７μｍに低減することが示され、ＴＴＶは、６．８μｍから７．４μｍに増大することが示され、半導体ウェーハの厚さは、６６２．９μｍから６６４．７μｍに増大することが示された。他の代表的な反り低減データを、以下の表２に示す。
Figure 0006952697
第２の面の反りおよび曲がり調整酸化物薄膜層１５を堆積させると、半導体ウェーハ１は、反りおよび曲がり調整酸化物薄膜層１５堆積工程を繰り返さない限り、緩衝酸化物エッチング溶液、すなわち「ＢＯＥ（ｂｕｆｆｅｒｅｄ ｏｘｉｄｅ ｅｔｃｈａｎｔ）」、およびＨＦに曝されないことが好ましいことが留意される。
さらに、堆積した薄膜層１５酸化物の厚さの一様性は、たとえば、レーザリフトオフ（ｌａｓｅｒ ｌｉｆｔｏｆｆ、ＬＬＯ）一様性などの後続の加工工程に何らかの影響を及ぼす場合がある。ＬＬＯ一様性は、酸化物薄膜層１５一様性により生じるＵＶレーザ光の４分の１波長干渉条件により影響を受け、層１５のＵＶ吸収により影響を受けない場合がある。
限定するためにではなく例証および議論のために使用する例である、ｃ面サファイア上に堆積した代表的な好ましい圧縮ＰＥＣＶＤ酸化物薄膜層１５だけを使用して、本発明の方法を実施する必要はないことが明確に留意される。本発明の方法および特許請求の範囲は、半導体ウェーハ１の形状、反り、および曲がりを操作するために、任意の半導体ウェーハ１の任意の面上に堆積した、任意の高応力薄膜層１５の使用を明確に包含する。したがって、堆積薄膜層１５は、二酸化ケイ素材料に限定されず、第２の面１０上の格子不整合または異なるＣＴＥのために、所定の圧縮力、引張力、または圧縮力および引張力を誘起するのに十分な所定の厚さで半導体ウェーハ１面上に堆積させてもよい、任意の適切な薄膜層１５を使用してもよい。
代替方法を、図３Ａおよび図３Ｂに示す。図３Ａでは、薄膜層１５をパターン形成して、薄膜層の細長いストリップを形成し、この細長いストリップは、薄膜層１５が、半導体ウェーハ１の隣接する面１０上に圧縮力を加えるように選ばれようと、引張力を加えるように選ばれようと、応力修正効果を主軸に提供する。このことは、反りおよび曲がりが、単一軸の周囲にある、または主に単一軸の周囲にあるときに有用である可能性がある。しかしながら、反りおよび曲がりが２つの軸の周囲にあるが、等しくない場合、第２のパターン形成された薄膜層１５を、図３Ｂに示すように、第２の軸の周囲に、第２の軸に関して向きに合わせて堆積させてもよい。また、等しくない応力はまた、図３Ａで層１５のストリップの幅を単に選ぶことにより得られる場合があることに留意されたい。また、図３Ｂでは、垂直ストリップおよび水平ストリップを、同じ、または異なる薄膜層材料から作ってもよい。この点では、場合によっては、反りまたは曲がりは、２つの軸に関して反対方向であってもよく、この場合、異なる薄膜層材料を使用し、一方は、隣接する半導体基板上に圧縮力を誘起し、一方は、隣接する基板に引張力を誘起する。
半導体ウェーハ１面上に堆積させてもよい、数多くの適切な薄膜層１５材料が市販されており、これらの材料は、異種組成からなり、したがって、十分な半導体ウェーハ面応力を与え、その結果、半導体ウェーハ１面プロファイルを変える。酸化ケイ素は、半導体ウェーハ１面上に堆積させるのが簡単であるので、そのような応用分野に最適であり、半導体ウェーハ１の反りおよび曲がりの形を直す応力を加えて成長することができるが、代替の実施形態では、窒化ケイ素、セラミック、金属、または金属酸化物などの材料の薄膜層１５を使用してもよく、これらの薄膜層１５は、本発明の方法の範囲に入ることが企図される。さらに、上記で参照した半導体ウェーハ１は、一般的形状を有するとみなしてもよく、本発明の方法は、半導体ウェーハ１の第２の面１０上に応力修正または圧縮修正の薄膜層１５または膜を堆積させることにより、任意の一般的基板形状を平らにするように機能する。したがって、薄膜層に関する主要な変数は、材料、厚さ、および薄膜層パターン、ならびに材料特性である熱膨張係数であり、これらの変数は、同じ材料に関して、関心のある異なる膜の厚さに対して場合によって異なってもよい。
ｃ面ＧａＮオンサファイアのすでに議論した好ましい実施形態では、半導体ウェーハ１は、エピタキシャル面を上にして見たとき、多くの場合、かなり一様に凸状である傾向があり、すなわち、最も高い地点は、ＧａＮ面の中心の方にある。そのような実例では、すでに説明した、半導体ウェーハ１の第２の面上にブランケット圧縮酸化物薄膜層１５を堆積させることは、特に効果的である。しかしながら、堆積薄膜層１５をＳｉＯ2材料に限定する必要はないこと、および堆積薄膜層材料は、ＧａＮまたは半導体ウェーハ材料と比較して半導体ウェーハ１に逆の曲率を与える任意の材料であってもよいことが明確に留意される。
半導体ウェーハ１が、凹状である実例では、前述の下方に凸状の非平坦性の場合のように、半導体ウェーハの第２の面に圧縮薄膜層１５を適用するのではなく、サファイアに引張応力を与える堆積薄膜層１５を適用してもよい。ＧａＮ自体は、本発明のこの実施形態の適切な候補である。
ｍ面サファイア上で成長した半極性ＧａＮなどの、異なる結晶学的方向で異なる曲率を有する半導体ウェーハ１の一般的場合では、本発明により、一方の軸に沿って反りを低減することが可能になるが、その軸に垂直の方向で、反りは増大する場合がある。
この問題に対処するために、半導体分野で公知のような「シャドウマスク」を利用して、半導体ウェーハ１の第２の面１０の異なる部分または範囲上で所定の応力修正特性または引張特性を有する応力修正薄膜層１５を選択的に堆積させてもよい代替の一実施形態を開示する。
また、半導体ウェーハ１の第２の面１０に薄膜層１５を平坦化するブランケットを堆積させ、図４に示す代表的パターンなどの、所定の薄膜層１５を用いてフォトリソグラフィを使用して半導体ウェーハ１をパターン形成し、次いで、平坦化薄膜層１５の所定の範囲または部分を選択的に取り除いて、ウェーハ平坦性に所望の変化を誘起することにより、等価の効果を達成してもよい。
限定としてではなく例として、所定の応力修正パターンを有するシャドウマスクを使用することにより、ユーザは、たとえば、半導体ウェーハの２／３の範囲からなるストリップとして圧縮薄膜層１５酸化物を、およびたとえば、半導体ウェーハ１の中央の１／３上に引張窒化物を堆積させて、異なる軸に沿って（図３Ａおよび図３Ｂ）形状を別様に修正してもよい。
たとえば、所与の半導体ウェーハ形状に基づき応力モデリングソフトウェアを使用して、特定の半導体ウェーハの反りに対して１つまたは複数の最適な修正薄膜層１５の組合せパターンをモデル化して、異なるまたは変化する圧縮層パターン／引張層パターンを決定してもよい。
本明細書における本発明の方法の趣旨および範囲を逸脱することなく、同業者により多くの改変および修正を行ってもよい。したがって、例示の実施形態は、例のためだけに示されていること、および本出願に対する優先権を主張する任意の後願で任意の請求項により規定されるように本発明を限定するとして考えるべきではないことを理解しなければならない。
たとえば、そのような請求項の要素は、ある種の組合せで示されてもよいという事実にもかかわらず、本発明は、そのような組合せで最初に特許請求されないときでさえ、上記で開示される、より少ない要素、より多い要素、または異なる要素からなる他の組合せを含むことを明確に理解しなければならない。
本発明、および本発明のさまざまな実施形態を説明する、本明細書で使用する用語は、その一般に規定される意味についての認識だけで理解すべきではなく、一般に規定される意味の範囲を超えて、本明細書での特別な規定による構造物、材料、または動作を含むべきである。したがって、要素について、本明細書の文脈で２つ以上の意味を含むとして理解することができる場合、後続の請求項でその要素を使用することは、本明細書により、および用語自体により裏付けされる、すべての可能な意味に対する総称であるとして理解されなければならない。
したがって、本出願の優先権を主張する任意の後願では、任意の請求項の用語または要素の規定は、文字どおりに示される要素の組合せだけではなく、実質的に同じ結果を得るために実質的に同じ方法で実質的に同じ機能を遂行するための均等の構造物、材料、または動作すべても含むように規定されるべきである。したがって、この意味で、以下の特許請求の範囲で、要素のうち任意の１つの代わりに、２つ以上の要素を均等に置換してもよいこと、またはそのような請求項で２つ以上の要素の代わりに単一要素を置換してもよいことが企図される。
要素について、ある種の組合せで動作するとして、およびそのようなものとして実質的に特許請求されるとしてさえ上記で説明する場合があるが、特許請求される組合せからの１つまたは複数の要素を、場合によっては組合せから削除することができること、およびそのような特許請求される組合せは、副組合せまたは副組合せの変形を対象としてもよいことを明確に理解されたい。
当業者により、今公知である、またはその後考案されると考えられるような、任意の後続の特許請求される主題からの、実質のない変更は、そのような特許請求の範囲に均等に入ると明確に企図される。したがって、当業者に今公知の、またはその後公知になる明白な置換は、規定される要素の範囲に入ると規定される。
したがって、本出願の優先権を主張する任意の後願では、任意の請求項は、上記で具体的に例示され、説明されること、概念上均等であること、明白に置換することができること、およびさらには本発明の本質的考えを本質的に組み入れることも含むと理解されたい。

Claims (1)

  1. 半導体ウェーハ内の反りまたは曲がりを低減する方法であって、
    第１の面および第２の面を有し、面プロファイルが反りまたは曲がりを備える半導体ウェーハを提供するステップと、
    前記半導体ウェーハの面全体にわたり前記反りまたは曲がりを測定するステップと、
    前記第２の面上に所定の厚さを有する第１の応力修正層を堆積させて、前記第２の面上に所定の圧縮力を誘起し、かつ前記第２の面上に所定の厚さを有する第２の応力修正層を堆積させて、前記第２の面上に所定の引張力を誘起して、前記所定の圧縮力及び前記所定の引張力が、前記第１、第２の応力修正層を堆積させる前の、前記半導体ウェーハ面プロファイル内の前記反りまたは曲がりと比較して、前記半導体ウェーハ面プロファイル内の前記反りまたは曲がりを低減するステップと
    を備える方法。
JP2018531326A 2015-12-16 2016-12-16 ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体 Active JP6952697B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2021157544A JP7025589B2 (ja) 2015-12-16 2021-09-28 ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201562268262P 2015-12-16 2015-12-16
US62/268,262 2015-12-16
US15/379,759 2016-12-15
US15/379,759 US9978582B2 (en) 2015-12-16 2016-12-15 Methods for improving wafer planarity and bonded wafer assemblies made from the methods
PCT/US2016/067379 WO2017106788A1 (en) 2015-12-16 2016-12-16 Methods for improving wafer planarity and bonded wafer assemblies made from the methods

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2021157544A Division JP7025589B2 (ja) 2015-12-16 2021-09-28 ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体

Publications (3)

Publication Number Publication Date
JP2019504490A JP2019504490A (ja) 2019-02-14
JP2019504490A5 JP2019504490A5 (ja) 2020-01-30
JP6952697B2 true JP6952697B2 (ja) 2021-10-20

Family

ID=59057725

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2018531326A Active JP6952697B2 (ja) 2015-12-16 2016-12-16 ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体
JP2021157544A Active JP7025589B2 (ja) 2015-12-16 2021-09-28 ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2021157544A Active JP7025589B2 (ja) 2015-12-16 2021-09-28 ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体

Country Status (6)

Country Link
US (1) US9978582B2 (ja)
JP (2) JP6952697B2 (ja)
KR (1) KR20180095609A (ja)
CN (1) CN108604572A (ja)
TW (1) TWI765874B (ja)
WO (1) WO2017106788A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015084851A1 (en) * 2013-12-04 2015-06-11 3M Innovative Properties Company Flexible light emitting semiconductor device with large area conduit
US10847419B2 (en) * 2018-03-14 2020-11-24 Raytheon Company Stress compensation and relief in bonded wafers
CN108649021A (zh) * 2018-07-19 2018-10-12 长江存储科技有限责任公司 晶圆翘曲调整结构及其形成方法
CN109155235A (zh) * 2018-08-16 2019-01-04 长江存储科技有限责任公司 使用背面补偿结构的晶圆平整度控制
JP2020047617A (ja) * 2018-09-14 2020-03-26 キオクシア株式会社 基板処理装置、半導体装置の製造方法、および被加工基板
US10896821B2 (en) * 2018-09-28 2021-01-19 Lam Research Corporation Asymmetric wafer bow compensation by physical vapor deposition
KR102491768B1 (ko) * 2018-09-28 2023-01-26 램 리써치 코포레이션 비대칭 웨이퍼 보우 보상
JP2020161685A (ja) * 2019-03-27 2020-10-01 東京エレクトロン株式会社 成膜装置および成膜方法
JP7259527B2 (ja) * 2019-04-26 2023-04-18 富士電機株式会社 半導体基板の製造方法および半導体装置の製造方法
US10790296B1 (en) 2019-05-21 2020-09-29 Sandisk Technologies Llc Distortion-compensated wafer bonding method and apparatus using a temperature-controlled backside thermal expansion layer
KR20210044654A (ko) * 2019-10-15 2021-04-23 에스케이하이닉스 주식회사 웨이퍼 지지 구조체
CN111048429B (zh) * 2019-12-23 2022-05-27 武汉新芯集成电路制造有限公司 一种晶圆键合方法
FR3121548B1 (fr) * 2021-03-30 2024-02-16 Soitec Silicon On Insulator Procede de preparation d’un substrat avance, notamment pour des applications photoniques
CN115836387A (zh) 2021-06-30 2023-03-21 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023272592A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN115803882A (zh) 2021-06-30 2023-03-14 长江存储科技有限责任公司 三维存储器装置及其形成方法
CN113906542A (zh) * 2021-08-30 2022-01-07 长江存储科技有限责任公司 使用背面膜层沉积和激光退火的晶圆应力控制
WO2024072609A1 (en) * 2022-09-28 2024-04-04 Applied Materials, Inc. Correction of global curvature during stress management

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4790920A (en) 1985-12-20 1988-12-13 Intel Corporation Method for depositing an al2 O3 cap layer on an integrated circuit substrate
US4830984A (en) * 1987-08-19 1989-05-16 Texas Instruments Incorporated Method for heteroepitaxial growth using tensioning layer on rear substrate surface
JPH01256126A (ja) * 1988-04-06 1989-10-12 Sumitomo Electric Ind Ltd 半導体装置の製造方法
US5286671A (en) 1993-05-07 1994-02-15 Kulite Semiconductor Products, Inc. Fusion bonding technique for use in fabricating semiconductor devices
JPH08111409A (ja) * 1994-10-12 1996-04-30 Rohm Co Ltd 半導体装置の製法
JPH08227834A (ja) * 1995-02-21 1996-09-03 Sony Corp 半導体ウェーハ及びその製造方法
JP3734018B2 (ja) 1999-01-20 2006-01-11 信越半導体株式会社 ワイヤソーおよび切断方法
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
US20070194342A1 (en) 2006-01-12 2007-08-23 Kinzer Daniel M GaN SEMICONDUCTOR DEVICE AND PROCESS EMPLOYING GaN ON THIN SAPHIRE LAYER ON POLYCRYSTALLINE SILICON CARBIDE
US7880278B2 (en) * 2006-05-16 2011-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having stress tuning layer
US8557681B2 (en) * 2006-10-30 2013-10-15 International Rectifier Corporation III-nitride wafer fabrication
US8664747B2 (en) * 2008-04-28 2014-03-04 Toshiba Techno Center Inc. Trenched substrate for crystal growth and wafer bonding
US20100314725A1 (en) * 2009-06-12 2010-12-16 Qualcomm Incorporated Stress Balance Layer on Semiconductor Wafer Backside
WO2012043616A1 (ja) * 2010-09-28 2012-04-05 株式会社村田製作所 圧電デバイス、圧電デバイスの製造方法
JP5447682B2 (ja) * 2010-09-28 2014-03-19 株式会社村田製作所 圧電デバイスの製造方法
EP2622630A1 (en) * 2010-09-30 2013-08-07 Freescale Semiconductor, Inc. Methods for processing a semiconductor wafer, a semiconductor wafer and a semiconductor device
JP5642628B2 (ja) * 2011-05-27 2014-12-17 東京エレクトロン株式会社 基板反り除去装置、基板反り除去方法及び記憶媒体
JP5418564B2 (ja) * 2011-09-29 2014-02-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの反りを算出する方法、及び貼り合わせｓｏｉウェーハの製造方法
US8900969B2 (en) * 2012-01-27 2014-12-02 Skyworks Solutions, Inc. Methods of stress balancing in gallium arsenide wafer processing
KR20140104062A (ko) * 2013-02-15 2014-08-28 삼성전자주식회사 P형 질화물 반도체 제조방법 및 이를 이용한 질화물 반도체 발광소자 제조방법
US9184041B2 (en) * 2013-06-25 2015-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with backside structures to reduce substrate warp
CN105448762A (zh) * 2014-08-28 2016-03-30 中国科学院微电子研究所 一种衬底翘曲度的调整方法

Also Published As

Publication number Publication date
TWI765874B (zh) 2022-06-01
JP7025589B2 (ja) 2022-02-24
WO2017106788A1 (en) 2017-06-22
US20170178891A1 (en) 2017-06-22
JP2019504490A (ja) 2019-02-14
CN108604572A (zh) 2018-09-28
US9978582B2 (en) 2018-05-22
TW201732874A (zh) 2017-09-16
KR20180095609A (ko) 2018-08-27
JP2022008584A (ja) 2022-01-13

Similar Documents

Publication Publication Date Title
JP7025589B2 (ja) ウェーハ平坦性を改善する方法およびその方法により作成された接合ウェーハ組立体
US9233844B2 (en) Graded aluminum—gallium—nitride and superlattice buffer layer for III-V nitride layer on silicon substrate
KR102289163B1 (ko) 실리콘 웨이퍼의 제조 방법
JP5732684B2 (ja) 単結晶基板、単結晶基板の製造方法、多層膜付き単結晶基板の製造方法および素子製造方法
JP6085371B2 (ja) 半導体デバイス用基板
WO2011108703A1 (ja) 多層膜付き単結晶基板、多層膜付き単結晶基板の製造方法および素子製造方法
TWI493608B (zh) Method of manufacturing wafers
TWI645454B (zh) 磊晶基板及其製造方法
CN105448762A (zh) 一种衬底翘曲度的调整方法
TWI624879B (zh) Epitaxial substrate for electronic component, electronic component, method for producing epitaxial substrate for electronic component, and method for manufacturing electronic component
JP4531713B2 (ja) アライメントマーク及びその形成方法、半導体装置及びその製造方法
TWI636165B (zh) 磊晶晶圓
US10056453B2 (en) Semiconductor wafers with reduced bow and warpage
KR102606186B1 (ko) SiC 기판 및 SiC 에피택셜 웨이퍼
TWI588085B (zh) 微奈米化晶片及其製造方法
JP7216244B1 (ja) 半導体デバイスの製造方法
US20050245069A1 (en) Substrate flattening method
JP2010129938A (ja) 電子デバイスの製造方法
TW201737304A (zh) 減少基板脆性的方法和結構
JP2016222525A (ja) 単結晶基板から層を移動させるための方法
TW201909391A (zh) 矽晶圓
JP2020038939A (ja) 縦型化合物半導体デバイスの製造方法
JPH05275301A (ja) 半導体装置用基板の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191216

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20201217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210322

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210524

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210622

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210831

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210928

R150 Certificate of patent or registration of utility model

Ref document number: 6952697

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150