WO2017015984A1 - 驱动电路 - Google Patents

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WO2017015984A1
WO2017015984A1 PCT/CN2015/086375 CN2015086375W WO2017015984A1 WO 2017015984 A1 WO2017015984 A1 WO 2017015984A1 CN 2015086375 W CN2015086375 W CN 2015086375W WO 2017015984 A1 WO2017015984 A1 WO 2017015984A1
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gate
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thin film
drain
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郝思坤
张鑫
戴荣磊
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Wuhan China Star Optoelectronics Technology Co Ltd
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Wuhan China Star Optoelectronics Technology Co Ltd
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters

Definitions

  • the present invention relates to the field of driving technologies, and in particular, to a driving circuit.
  • Traditional GOA Gate driver On The Array technology solution generally forms a scan driving circuit on the thin film transistor array substrate in the process of the existing thin film transistor array substrate to realize progressive scanning of the pixel array on the thin film transistor array substrate.
  • the structure of the conventional GOA circuit is too complicated to be adapted to the needs of the ultra-narrow bezel of the display panel.
  • a driving circuit comprising: at least two driving units, at least two of the driving units are arranged in an array, at least two of the driving units are connected to each other, and at least two of the driving units are used by a first driving unit Receiving at least one second sub-signal of the second set of driving signals generated by the second driving unit, and generating a first driving signal set, wherein the second driving unit is at least two of the driving units a driving unit other than the first driving unit; wherein the driving unit comprises: a control unit for controlling the output of the level transmission signal according to the forward and reverse scanning signals; and a first level signal latching unit for receiving The stage transmits a signal, and latches the level transfer signal to generate a latch signal; a first scan signal generating unit is configured to generate a first scan signal; and a second scan signal generating unit is configured to generate a second scan signal; a first inverting output unit, configured to invert the first scan signal, and generate an inverted first scan signal; and a first An inverting output unit, configured to
  • the second current channel of the second thin film transistor is turned off when the first current channel of the first thin film transistor is turned on, and the second current channel is turned on when the first current channel is turned off,
  • the first current channel is a current channel between the first source and the first drain
  • the second current channel is a current channel between the second source and the second drain
  • a fourth current channel of the fourth thin film transistor is turned off when the third current channel of the third thin film transistor is turned on, and the fourth current channel is turned on when the third current channel is turned off, and the third current channel is a current path between the third source and the third drain, the fourth current channel being a current path between the fourth source and the fourth drain.
  • a combination of the first inverter, the second inverter, the third inverter, and the fourth inverter is used to shift and lock a level signal Save.
  • the second inverter includes a fifth thin film transistor, a sixth thin film transistor, a seventh thin film transistor, and an eighth thin film transistor;
  • the third inverter includes a ninth thin film transistor and a tenth thin film a transistor, an eleventh thin film transistor, and a twelfth thin film transistor;
  • the fifth thin film transistor includes a fifth gate, a fifth source, and a fifth drain, the fifth gate and the first inverted output An end connection, the fifth source is configured to receive a first high voltage signal, and the fifth thin film transistor is configured to be low in the inverted first clock signal received by the fifth gate Turning on a fifth current path between the fifth source and the fifth drain when the signal is flat, and the inverted first clock signal received at the fifth gate is Turning off the fifth current channel when the high level signal is;
  • the sixth thin film transistor includes a sixth gate, a sixth source, and a sixth drain, and the sixth gate is configured to receive the third level signal, The sixth source is connected to the fifth drain, the first a drain
  • the driving circuit further includes: a reset unit, the reset unit includes a twenty-fifth thin film transistor, and the twenty-fifth thin film transistor includes a twenty-fifth gate and a twenty-fifth source And a twenty-fifth drain; the twenty-fifth source is for receiving a fifth high voltage signal, and the twenty-fifth drain is connected to the level signal latch unit; The gate is configured to receive a circuit reset signal and to turn on or off the twenty-fifth current channel between the twenty-fifth source and the twenty-fifth drain according to the circuit reset signal.
  • a driving circuit comprising: at least two driving units, at least two of the driving units are arranged in an array, at least two of the driving units are connected to each other, and at least two of the driving units are used by a first driving unit Receiving at least one second sub-signal of the second set of driving signals generated by the second driving unit, and generating a first driving signal set, wherein the second driving unit is at least two of the driving units a driving unit other than the first driving unit; wherein the driving unit comprises: a control unit for controlling the output of the level transmission signal according to the forward and reverse scanning signals; and a first level signal latching unit for receiving The stage transmits a signal, and latches the level transfer signal to generate a latch signal; a first scan signal generating unit is configured to generate a first scan signal; and a second scan signal generating unit is configured to generate a second scan signal; a first inverting output unit, configured to invert the first scan signal, and generate an inverted first scan signal; and a first Inverting output means for inverting
  • the control unit includes a first stage signal input end, a second stage signal input end, a first switch control signal input end, a second switch control signal input end, and a first stage signal output end.
  • the control unit further includes: a first thin film transistor, the first thin film transistor includes a first gate, a first source, and a first drain, the first gate and the first switch control signal input end Connecting, the first source is connected to the first stage signal input end, the first drain is connected to the first stage signal output end, and the first thin film transistor is used according to the a first switch control signal provided by a switch control signal input terminal controls an output of the first stage pass signal of the first stage signal input end; a second thin film transistor, the second thin film transistor includes a second gate, a second a source and a second drain, the second gate is connected to the first switch control signal input, the second source is connected to the second stage signal input, the second drain Signaling with the first stage
  • the second thin film transistor is configured to control an output of the second stage signal of the second stage
  • the second current channel of the second thin film transistor is turned off when the first current channel of the first thin film transistor is turned on, and the second current channel is turned on when the first current channel is turned off,
  • the first current channel is a current channel between the first source and the first drain
  • the second current channel is a current channel between the second source and the second drain
  • a fourth current channel of the fourth thin film transistor is turned off when the third current channel of the third thin film transistor is turned on, and the fourth current channel is turned on when the third current channel is turned off, and the third current channel is a current path between the third source and the third drain, the fourth current channel being a current path between the fourth source and the fourth drain.
  • the level transfer signal latch unit includes a first clock signal input end, a third stage signal input end, and a latch signal output end; and the level transfer signal latch unit further includes: a first An inverter, the first inverter includes a first inverting input and a first inverting output, the first inverting input is coupled to the first clock signal input, the first inversion The phase input terminal is configured to receive the first clock signal; a second inverter, the second inverter includes a second inverting input terminal and a second inverting output terminal, and the second inverting input terminal The first inverting output is connected, the second inverter is further connected to the third stage signal input end and the latch signal output end; a third inverter, the third inverting The device includes a third inverting input terminal and a third inverting output terminal, the third inverting input terminal is connected to the first clock signal input end, and the third inverter is further connected to the third level a signal input end and the latch signal output end are connected
  • a combination of the first inverter, the second inverter, the third inverter, and the fourth inverter is used to shift and lock a level signal Save.
  • the second inverter includes a fifth thin film transistor, a sixth thin film transistor, a seventh thin film transistor, and an eighth thin film transistor;
  • the third inverter includes a ninth thin film transistor and a tenth thin film a transistor, an eleventh thin film transistor, and a twelfth thin film transistor;
  • the fifth thin film transistor includes a fifth gate, a fifth source, and a fifth drain, the fifth gate and the first inverted output An end connection, the fifth source is configured to receive a first high voltage signal, and the fifth thin film transistor is configured to be low in the inverted first clock signal received by the fifth gate Turning on a fifth current path between the fifth source and the fifth drain when the signal is flat, and the inverted first clock signal received at the fifth gate is Turning off the fifth current channel when the high level signal is;
  • the sixth thin film transistor includes a sixth gate, a sixth source, and a sixth drain, and the sixth gate is configured to receive the third level signal, The sixth source is connected to the fifth drain, the first a drain
  • the first scan signal generating unit includes a second clock signal input terminal, a first latch signal input terminal, a fourth-stage signal input terminal/fourth clock signal input terminal, and a first scan signal output.
  • the first latch signal input terminal is connected to the latch signal output terminal;
  • the first scan signal generating unit further includes: a thirteenth thin film transistor, wherein the thirteenth thin film transistor includes a thirteenth gate, a thirteenth source, and a thirteenth drain, the thirteenth gate is connected to the second clock signal input, and the thirteenth gate is configured to receive the second clock a second clock signal provided at the signal input end, the thirteenth source is configured to receive a third high voltage signal, and the thirteenth drain is connected to the first scan signal output end, the thirteenth thin film transistor Turning on a thirteenth current channel between the thirteenth source and the thirteenth drain when the second clock signal received by the thirteenth gate is a low level signal And for the second clock signal being high Turning off the thirteenth current channel when the signal is flat; a fourteenth thin film transistor, the
  • the first inverting output unit includes a first scan signal input end and an inverted first scan signal output end;
  • the first inverting output unit includes: a fifth inverter,
  • the fifth inverter includes a fifth inverting input terminal and a fifth inverting output terminal, the fifth inverting input terminal is connected to the first scan signal input end, and the fifth inverting output terminal is The inverted first scan signal output is connected.
  • the first inverting output unit is further configured to perform stabilization processing on the first scan signal to generate the inverted first scan signal
  • the first inverting output unit further includes a sixth inverter comprising a sixth inverting input and a sixth inverting output, the sixth inverting input being coupled to the fifth inverting output; a seventh inverter comprising a seventh inverting input and a seventh inverting output, the seventh inverting input being coupled to the sixth inverting output, A seventh inverted output is coupled to the inverted first scan signal output.
  • the second inverting output unit includes a second scan signal input end and an inverted second scan signal output end;
  • the second inverting output unit includes: an eighth inverter,
  • the eighth inverter includes an eighth inverting input terminal and an eighth inverting output terminal, the eighth inverting input terminal is connected to the second scan signal input end, and the eighth inverting output terminal is The inverted second scan signal output is connected.
  • the second inverting output unit is further configured to perform stabilization processing on the second scan signal to generate the inverted second scan signal
  • the second inverting output unit The method further includes: a ninth inverter comprising a ninth inverting input and a ninth inverting output, the ninth inverting input being coupled to the eighth inverting output And a tenth inverter comprising a tenth inverting input and a tenth inverting output, the tenth inverting input being connected to the ninth inverting output, The tenth inverted output terminal is coupled to the inverted second scan signal output terminal.
  • the driving circuit further includes: a clock signal inversion processing unit, configured to perform inverse processing on the second clock signal to generate the sixth clock signal.
  • the clock signal inversion processing unit includes a thirteenth inverter, and the thirteenth inverter is configured to receive the second clock signal and to reverse the second clock signal Processing to generate the sixth clock signal.
  • the driving circuit further includes: a reset unit, the reset unit includes a twenty-fifth thin film transistor, and the twenty-fifth thin film transistor includes a twenty-fifth gate and a twenty-fifth source And a twenty-fifth drain; the twenty-fifth source is for receiving a fifth high voltage signal, and the twenty-fifth drain is connected to the level signal latch unit; The gate is configured to receive a circuit reset signal and to turn on or off the twenty-fifth current channel between the twenty-fifth source and the twenty-fifth drain according to the circuit reset signal.
  • the invention can simplify the structure of the driving circuit and adapt to the requirement of the ultra narrow frame of the display panel.
  • FIG. 1 is a block diagram of a first embodiment of a driving circuit of the present invention
  • Figure 2 is a circuit diagram of a first embodiment of the driving circuit shown in Figure 1;
  • FIG. 3 is a circuit diagram of the level transfer signal latch unit of FIG. 2;
  • FIG. 4 is a circuit diagram of a first scan signal generating unit of FIG. 2;
  • Figure 5 is a circuit diagram of the second scan signal generating unit of Figure 2;
  • Figure 6 is a waveform diagram of respective signals in the first embodiment of the driving circuit of the present invention.
  • Figure 7 is a circuit diagram of a second embodiment of the driving circuit of the present invention.
  • Figure 8 is a waveform diagram of respective signals in the second embodiment of the driving circuit of the present invention.
  • Figure 9 is a circuit diagram of a third embodiment of the driving circuit of the present invention.
  • Figure 10 is a circuit diagram of a fourth embodiment of the drive circuit of the present invention.
  • the driving circuit of the present invention is suitable for a display panel such as a TFT-LCD (Thin Film Transistor) Liquid Crystal Display, thin film transistor liquid crystal display panel), OLED (Organic Light Emitting) Diode, organic light emitting diode display panel, etc.
  • the driving circuit of the present invention is used to provide a driving signal (scanning signal) for the display panel.
  • FIG. 1 is a block diagram of a first embodiment of a driving circuit of the present invention
  • FIG. 2 is a circuit diagram of a first embodiment of the driving circuit shown in FIG. 1.
  • the driving circuit of this embodiment includes at least two driving units, at least two of which are arranged in an array (for example, a one-dimensional array), and at least two of the driving units are connected to each other (for example, two adjacent ones in the arrangement position)
  • the driving units are connected to each other, or any two of the driving units at least one of the driving units are mutually connected at an arrangement position, and at least two of the driving units are used for receiving a second driving At least one second sub-signal of the second set of driving signals generated by the unit, and generating a first set of driving signals, wherein the second driving unit is other than the first driving unit of at least two of the driving units One of the drive units.
  • the driving unit includes a control unit 101, a level signal latch unit 102, a first scan signal generating unit 103, a second scan signal generating unit 104, a first inverting output unit 105, and a second counter.
  • Phase output unit 106 Phase output unit 106.
  • the control unit 101 is configured to control the output of the level transmission signal according to the forward and reverse scan signals.
  • the level transfer signal latch unit 102 is configured to receive the level transfer signal and latch the level transfer signal to generate a latch signal.
  • the first scan signal generating unit 103 is configured to generate a first scan signal.
  • the second scan signal generating unit 104 is configured to generate a second scan signal.
  • the first inverting output unit 105 is configured to invert the first scan signal and generate an inverted first scan signal GN+1.
  • the second inverting output unit 106 is configured to invert the second scan signal and generate an inverted second scan signal GN+2.
  • the control unit 101 includes a first stage signal input terminal 1015, a second level signal input terminal 1016, a first switch control signal input terminal 1018, a second switch control signal input terminal 1019, and a first The signal output terminal 1017 is transmitted.
  • the control unit 101 further includes a first thin film transistor 1011, a second thin film transistor 1012, a third thin film transistor 1013, and a fourth thin film transistor 1014.
  • the first thin film transistor 1011 includes a first gate, a first source, and a first drain, and the first gate is connected to the first switch control signal input terminal 1018, the first source and the The first stage signal input terminal 1015 is connected, the first drain is connected to the first stage signal output terminal 1017, and the first thin film transistor 1011 is configured to control the signal input terminal 1018 according to the first switch.
  • the first switch control signal DU is provided to control the output of the first stage pass signal of the first stage pass signal input terminal 1015.
  • the second thin film transistor 1012 includes a second gate, a second source and a second drain, and the second gate is connected to the first switch control signal input terminal 1018, the second source and the The second stage signal input terminal 1016 is connected, the second drain is connected to the first stage signal output terminal 1017, and the second thin film transistor 1012 is configured to control the location according to the first switch control signal DU.
  • the output of the second stage signal of the second stage signal input terminal 1016 is described.
  • the third thin film transistor 1013 includes a third gate, a third source and a third drain, and the third gate is connected to the second switch control signal input terminal 1019, the third source and the The first stage signal input terminal 1015 is connected, the third drain is connected to the first stage signal output terminal 1017, and the third thin film transistor 1013 is configured to control the signal input terminal 1019 according to the second switch.
  • the provided second switch control signal UD controls the output of the first stage pass signal.
  • the fourth thin film transistor 1014 includes a fourth gate, a fourth source, and a fourth drain, and the fourth gate is connected to the second switch control signal input terminal 1019, the fourth source and the The second level signal input terminal 1016 is connected, the fourth drain is connected to the first stage signal output terminal 1017, and the fourth thin film transistor 1014 is configured to control the second switch signal UD according to the second The output of the second level signal is described.
  • the second current channel of the second thin film transistor 1012 is turned off when the first current channel of the first thin film transistor 1011 is turned on, and the second current channel is turned on when the first current channel is turned off, the first The current channel is a current path between the first source and the first drain, and the second current channel is a current path between the second source and the second drain.
  • the fourth current channel of the fourth thin film transistor 1014 is turned off when the third current channel of the third thin film transistor 1013 is turned on, and the fourth current channel is turned on when the third current channel is turned off, the third current channel is turned on. a current path between the third source and the third drain, the fourth current channel being a current path between the fourth source and the fourth drain.
  • the level signal latch unit 102 includes a first clock signal input terminal (1025, 1026), a third level signal input terminal 1027, and a latch signal output terminal 1028.
  • the stage signal latch unit 102 further includes a first inverter 1021, a second inverter 1022, a third inverter 1023, and a fourth inverter 1024.
  • the first inverter 1021 includes a first inverting input terminal and a first inverting output terminal, and the first inverting input terminal is coupled to the first clock signal input terminal (1025, 1026), the first An inverting input is used to receive the first clock signal (CT1, CK).
  • the second inverter 1022 includes a second inverting input terminal and a second inverting output terminal, the second inverting input terminal is coupled to the first inverting output terminal, and the second inverter 1022 It is also connected to the third stage signal input terminal 1027 and the latch signal output terminal 1028.
  • the third inverter 1023 includes a third inverting input terminal and a third inverting output terminal, and the third inverting input terminal is connected to the first clock signal input terminal (1025, 1026), The third inverter 1023 is further connected to the third stage signal input terminal 1027 and the latch signal output terminal 1028, and the third inverting input terminal is configured to receive the first clock signal.
  • the fourth inverter 1024 includes a fourth inverting input terminal and a fourth inverting output terminal, and the fourth inverting input terminal is connected to the third inverting output terminal and the second inverting output terminal The fourth inverting output is coupled to the latch signal output 1028.
  • a combination of the first inverter 1021, the second inverter 1022, the third inverter 1023, and the fourth inverter 1024 is used to shift a level signal (STN signal) And latching.
  • FIG. 3 is a circuit diagram of the level transfer signal latch unit 102 of FIG.
  • the second inverter 1022 includes a fifth thin film transistor 302, a sixth thin film transistor 303, a seventh thin film transistor 304, and an eighth thin film transistor 305, wherein the second inverter 1022 and the fifth thin film
  • the circuit composed of the transistor 302, the sixth thin film transistor 303, the seventh thin film transistor 304, and the eighth thin film transistor 305 is equivalent.
  • the third inverter 1023 includes a ninth thin film transistor 306, a tenth thin film transistor 307, an eleventh thin film transistor 301, and a twelfth thin film transistor 308, wherein the third inverter 1023 is The circuit composed of the nine thin film transistor 306, the tenth thin film transistor 307, the eleventh thin film transistor 301, and the twelfth thin film transistor 308 is equivalent.
  • the fifth thin film transistor 302 includes a fifth gate, a fifth source, and a fifth drain, the fifth gate is connected to the first inverting output, and the fifth source is used to receive the first a high voltage signal, the fifth thin film transistor 302 is configured to turn on the fifth source and the first when the inverted first clock signal received by the fifth gate is a low level signal a fifth current path between the five drains, and a fifth current channel is turned off when the inverted first clock signal received by the fifth gate is a high level signal.
  • the sixth thin film transistor 303 includes a sixth gate, a sixth source, and a sixth drain, and the sixth gate is configured to receive a third level signal (STN-2), the sixth source and The fifth drain is connected, the sixth drain is connected to the fourth inverting input, and the sixth thin film transistor 303 is used for the third stage received at the sixth gate Turning on a sixth current path between the sixth source and the sixth drain when the signal is a low level signal, and the third level pass received at the sixth gate The sixth current channel is turned off when the signal is a high level signal.
  • STN-2 third level signal
  • STN-2 third level signal
  • the sixth current channel is turned off when the signal is a high level signal.
  • the seventh thin film transistor 304 includes a seventh gate, a seventh source, and a seventh drain, the seventh gate is for receiving a fourth level signal (STN), and the seventh source is for receiving a first low voltage signal, the seventh thin film transistor 304 is configured to turn on the seventh source and the first when the fourth level signal received by the seventh gate is a high level signal a seventh current channel between the seven drains, and a seventh current channel is turned off when the fourth stage pass signal received by the seventh gate is a low level signal.
  • STN fourth level signal
  • the seventh source is for receiving a first low voltage signal
  • the seventh thin film transistor 304 is configured to turn on the seventh source and the first when the fourth level signal received by the seventh gate is a high level signal a seventh current channel between the seven drains, and a seventh current channel is turned off when the fourth stage pass signal received by the seventh gate is a low level signal.
  • the eighth thin film transistor 305 includes an eighth gate, an eighth source, and an eighth drain, the eighth gate is connected to the first inverting output, the eighth source and the first a seventh drain connection, the eighth drain is coupled to the fourth inverting input, and the eighth thin film transistor 305 is configured to receive the inverted first clock at the eighth gate Turning on an eighth current path between the eighth source and the eighth drain when the signal is a high level signal, and the inverted phase received at the eighth gate The eighth current channel is turned off when a clock signal is a low level signal.
  • the ninth thin film transistor 306 includes a ninth gate, a ninth source, and a ninth drain, and the ninth gate is configured to receive the first clock signal, the ninth drain and the fourth inversion The input terminal is connected, and the ninth thin film transistor 306 is configured to turn on the ninth source and the ninth drain when the first clock signal received by the ninth gate is a high level signal a ninth current path between the first current channel and the fifth current channel being turned off when the first clock signal is received by the ninth gate.
  • the tenth thin film transistor 307 includes a tenth gate, a tenth source, and a tenth drain, the tenth gate is connected to the sixth gate, and the tenth gate is configured to receive the a third-level signal, the tenth drain is connected to the ninth source, the tenth source is for receiving a second low voltage signal, and the tenth thin film transistor 307 is used for the tenth gate Turning on the tenth current channel between the tenth source and the tenth drain when the third stage signal received by the pole is a high level signal, and for the tenth gate The tenth current channel is turned off when the received third stage pass signal is a low level signal.
  • the eleventh thin film transistor 301 includes an eleventh gate, an eleventh source, and an eleventh drain, and the eleventh gate is configured to receive the fourth level signal, the eleventh The drain is further connected to the fourth inverting input terminal, and the eleventh thin film transistor 301 is configured to be turned on when the fourth level signal received by the eleventh gate is a low level signal An eleventh current channel between the eleventh source and the eleventh drain, and a fourth level signal high level signal received at the eleventh gate The eleventh current channel is turned off.
  • the twelfth thin film transistor 308 includes a twelfth gate, a twelfth source, and a twelfth drain, and the twelfth gate is configured to receive the first clock signal, the twelfth source The pole is for receiving a second high voltage signal, the twelfth drain is connected to the eleventh source, and the twelfth thin film transistor 308 is for receiving at the twelfth gate Turning on the twelfth current channel between the twelfth source and the twelfth drain when the first clock signal is a low level signal, and for receiving at the twelfth gate The twelfth current channel is turned off when the first clock signal is a high level signal.
  • the fourth inverting output terminal is further connected to the seventh gate connection and the eleventh gate.
  • FIG. 4 is a circuit diagram of the first scan signal generating unit 103 of FIG. 2.
  • the first scan signal generating unit 103 includes a second clock signal input terminal 1031, a first latch signal input terminal 1032, a fourth-stage signal input terminal 1033, and a fourth clock signal input terminal.
  • the first scan signal generating unit 103 further includes a thirteenth thin film transistor 401, a fourteenth thin film transistor 402, a fifteenth thin film transistor 403, a sixteenth thin film transistor 404, a seventeenth thin film transistor 405, and an eighteenth thin film. Transistor 406.
  • the thirteenth thin film transistor 401 includes a thirteenth gate, a thirteenth source, and a thirteenth drain, and the thirteenth gate is connected to the second clock signal input terminal 1031, the tenth a tri-gate for receiving a second clock signal provided by the second clock signal input terminal 1031, the thirteenth source for receiving a third high voltage signal, the thirteenth drain and the first A scan signal output terminal 407 is connected, and the thirteenth thin film transistor 401 is configured to turn on the thirteenth source and the ground when the second clock signal received by the thirteenth gate is a low level signal a thirteenth current channel between the thirteenth drain, and for turning off the thirteenth current channel when the second clock signal is a high level signal.
  • the fourteenth thin film transistor 402 includes a fourteenth gate, a fourteenth source, and a fourteenth drain, and the fourteenth gate is connected to the first latch signal input terminal 1032. a fourteen gate for receiving the latch signal provided by the first latch signal input terminal 1032, the fourteenth source terminal for receiving the third high voltage signal, the fourteenth drain The pole is connected to the first scan signal output end 407, and the fourteenth thin film transistor 402 is configured to turn on the fourteenth when the latch signal received by the fourteenth gate is a low level signal a fourteenth current channel between the source and the fourteenth drain, and for turning off the fourteenth current channel when the latch signal is a high level signal.
  • the fifteenth thin film transistor 403 includes a fifteenth gate, a fifteenth source, and a fifteenth drain, and the fifteenth gate and the fourth stage signal input terminal 1033 or the fourth clock signal
  • the input terminal is connected, and the fifteenth gate is configured to receive a fourth level signal provided by the fourth stage signal input terminal 1033 or a fourth clock signal provided by the fourth clock signal input end
  • the fifteenth source is configured to receive the third high voltage signal
  • the fifteenth drain is connected to the first scan signal output terminal 407
  • the fifteenth thin film transistor 403 is used in the fifteenth Turning on the fifteenth current channel between the fifteenth source and the fifteenth drain when the fourth stage signal or the fourth clock signal received by the gate is a low level signal And for turning off the fifteenth current channel when the fourth stage signal or the fourth clock signal is a high level signal.
  • the sixteenth thin film transistor 404 includes a sixteenth gate, a sixteenth source, and a sixteenth drain, and the sixteenth gate is connected to the second clock signal input terminal 1031, the tenth a six-gate for receiving the second clock signal provided by the second clock signal input terminal 1031, the sixteenth drain connected to the first scan signal output terminal 407, and a sixteenth thin film transistor 404 Turning on a sixteenth current channel between the sixteenth source and the sixteenth drain when the second clock signal received by the sixteenth gate is a high level signal And for turning off the sixteenth current channel when the second clock signal is a low level signal.
  • the seventeenth thin film transistor 405 includes a seventeenth gate, a seventeenth source, and a seventeenth drain, and the seventeenth gate is connected to the first latch signal input terminal 1032, the first a seventeen gate is configured to receive the latch signal provided by the first latch signal input terminal 1032, the seventeenth drain is connected to the sixteenth source, and the seventeenth thin film transistor 405 is used Turning on a seventeenth current channel between the seventeenth source and the seventeenth drain when the latch signal received by the seventeenth gate is a high level signal, and And is configured to turn off the seventeenth current channel when the latch signal is a low level signal.
  • the eighteenth thin film transistor 406 includes an eighteenth gate, an eighteenth source, and an eighteenth drain, and the eighteenth gate and the fourth stage signal input terminal 1033 or the fourth clock signal The input terminal is connected, the eighteenth gate is configured to receive the fourth level transmission signal provided by the fourth stage signal input terminal 1033 or the fourth level provided by the fourth clock signal input end a clock signal, the eighteenth source is for receiving the third low voltage signal, the eighteenth drain is connected to the seventeenth source, and the eighteenth thin film transistor 406 is used for Turning on the eighteenth source between the eighteenth source and the eighteenth drain when the fourth stage signal or the fourth clock signal received by the eighteenth gate is a high level signal And a current channel, and is configured to turn off the eighteenth current channel when the fourth stage signal or the fourth clock signal is a low level signal.
  • FIG. 5 is a circuit diagram of the second scan signal generating unit 104 of FIG. 2.
  • the second scan signal generating unit 104 includes a third clock signal input terminal 1043 / a sixth clock signal input terminal, a second latch signal input terminal 1042, and a fifth-level signal input terminal 1041/ a fifth clock signal input terminal, a second scan signal output terminal 507, wherein the second latch signal input terminal 1042 is coupled to the latch signal output terminal 1028, the fifth level signal input terminal 1041 and the The fourth stage signal input terminal 1033 is connected, and the fifth clock signal input terminal 1043 is connected to the fourth clock signal input end.
  • the second scan signal generating unit 104 further includes a nineteenth thin film transistor 501, a twentieth thin film transistor 502, a twenty-first thin film transistor 503, a twenty-second thin film transistor 504, a twenty-third thin film transistor 505, and a second Twenty-four thin film transistor 506.
  • the nineteenth thin film transistor 501 includes a nineteenth gate, a nineteenth source, and a nineteenth drain, and the nineteenth gate and the fifth stage signal input terminal 1041 or the fifth a clock signal input terminal, wherein the nineteenth gate is configured to receive a fourth level signal provided by the fifth stage signal input terminal 1041 or a fifth clock signal provided by the fifth clock signal input end
  • the nineteenth source is for receiving a fourth high voltage signal
  • the nineteenth drain is connected to the second scan signal output terminal 507
  • the nineteenth thin film transistor 501 is used for the nineteenth Turning on the nineteenth current channel between the nineteenth source and the nineteenth drain when the fourth stage signal or the fifth clock signal received by the gate is a low level signal And for turning off the nineteenth current channel when the fourth stage signal or the fifth clock signal is a high level signal.
  • the twentieth thin film transistor 502 includes a twentieth gate, a twentieth source, and a twentieth drain, and the twentieth gate is connected to the second latch signal input terminal 1042. a twenty-gate for receiving the latch signal provided by the second latch signal input terminal 1042, wherein the twentieth source is for receiving the fourth high voltage signal, the twentieth drain The pole is connected to the second scan signal output end 507, and the twentieth thin film transistor 502 is configured to turn on the twentieth when the latch signal received by the twentieth gate is a low level signal a twentieth current channel between the source and the twentieth drain, and for turning off the twentieth current channel when the latch signal is a high level signal.
  • the twenty-first thin film transistor 503 includes a second eleven gate, a twenty-first source, and a second eleventh drain, and the second eleven gate and the third clock signal input end 1043 or The sixth clock signal input end is connected, and the second eleventh gate is configured to receive a third clock signal provided by the third clock signal input end 1043 or a third clock signal input end a clock signal, the 21st source is for receiving the fourth high voltage signal, the 21st drain is connected to the second scan signal output 507, and the 21st thin film transistor 503 And turning on the second eleven source and the second eleven when the third clock signal or the sixth clock signal received by the second eleventh gate is a low level signal a twenty-first current channel between the drains, and for turning off the second eleven current channel when the third clock signal or the sixth clock signal is a high level signal.
  • the twenty-second thin film transistor 504 includes a second twelve-gate, a twenty-second source, and a twenty-second drain, and the second twelve-gate and the fifth-level signal input terminal 1041 Or the fifth clock signal input end is connected, and the second twelfth gate is configured to receive the fourth stage pass signal or the fifth clock signal input end provided by the fifth stage pass signal input end 1041 Providing the fifth clock signal, the twenty-second drain is connected to the second scan signal output terminal 507, and the twenty-second thin film transistor 504 is configured to be received at the second twelve-gate Turning on the twenty-second current channel between the twenty-second source and the second twelve-drain when the fourth-level pass signal or the fifth clock signal is a high-level signal, and And configured to turn off the twenty-second current channel when the fourth level signal or the fifth clock signal is a low level signal.
  • the twenty-third thin film transistor 505 includes a twenty-third gate, a twenty-third source, and a twenty-third drain, and the second thirteenth gate and the second latch signal input end 1042 Connected, the twenty-third gate is configured to receive the latch signal provided by the second latch signal input terminal 1042, and the twenty-third drain is connected to the second twelve source
  • the twenty-third thin film transistor 505 is configured to turn on the second thirteenth source and the second thirteen when the latch signal received by the second thirteenth gate is a high level signal a twenty-third current channel between the drains, and for turning off the twenty-third current channel when the latch signal is a low level signal.
  • the twenty-fourth thin film transistor 506 includes a second fourteen gate, a twenty-fourth source, and a twenty-fourth drain, the second fourteen gate and the third clock signal input end 1043 or The sixth clock signal input end is connected, and the second fourteenth gate is configured to receive the third clock signal provided by the third clock signal input end 1043 or the sixth clock signal input end a sixth clock signal, the twenty-fourth source is for receiving the fourth low voltage signal, the twenty-fourth drain is connected with the twenty-third source, the twenty-fourth thin film transistor
  • the 506 is configured to enable the second fourteen source and the second ten when the third clock signal or the sixth clock signal received by the twenty-fourth gate is a high level signal a twenty-fourth current channel between the four drains, and for turning off the twenty-fourth current channel when the third clock signal or the sixth clock signal is a low level signal.
  • the first inversion output unit 105 includes a first scan signal input terminal 1052 and an inverted first scan signal output terminal 1053.
  • the first inverting output unit 105 includes a fifth inverter 1051.
  • the fifth inverter 1051 includes a fifth inverting input terminal and a fifth inverting output terminal, the fifth inverting input terminal is connected to the first scan signal input terminal 1052, and the fifth inverting output is The terminal is connected to the inverted first scan signal output terminal 1053.
  • the second inverting output unit 106 includes a second scan signal input terminal 1062 and an inverted second scan signal output terminal 1063.
  • the second inverting output unit 106 includes an eighth inverter 1061.
  • the eighth inverter 1061 includes an eighth inverting input terminal and an eighth inverting output terminal, and the eighth inverting input terminal is coupled to the second scan signal input terminal 1062, the eighth inverting output The terminal is connected to the inverted second scan signal output terminal 1063.
  • the driving circuit realizes the output of the scanning signal through three stages of level transmission, latching (output), and pull-down, and the waveform is as shown in FIG. 6.
  • the stage of transmission STV1 high-level signal input and CT1 high-level signal through the clock inverter, output ST1 high-level signal; in the latch (output) stage, ST1 high-level signal and CT1 low
  • the level signal is operated by the clock inverter to maintain the ST1 high level signal, and the ST1 signal, the STV1 signal and the CK1 (CK3) signal are output through the three-input NAND gate to output a high-level scan signal;
  • the pull-down phase the STV1
  • the low level signal and the CT1 high level signal are operated by the clock inverter, and the ST1 low signal is output, and the circuit is pulled down.
  • the signals STV1, STV2, ST1, ST2, ST5, ST6, ST9, ST10 are all graded signals;
  • the signals CT1, CT2, CT3, CT4, CK1, CK2, CK3, CK4 are all clock signals, CT1, CT2, CT3
  • Each of CT4 has a first high level sustain period, and CK1, CK2, CK3, and CK4 each have a second high level sustain period, and the first high level sustain period is not equal to the second high level sustain period .
  • the structure of the driving circuit can be simplified, thereby being able to adapt to the requirement of the ultra-narrow bezel of the display panel.
  • the present embodiment by using a three-input NAND gate to generate and output a scan signal (including the first scan signal and the second scan signal), it is advantageous to reduce NAND in the conventional drive circuit ( Flash) unit TFT (Thin The number of Film Transistors, thin film transistors.
  • the technical solution of the embodiment can implement a two-stage (two-line) scan signal by using a single-stage latch signal, thereby facilitating simplification of the structure of the driving circuit and ensuring long-time operation of the driving circuit. Stability.
  • Figure 7 is a circuit diagram of a second embodiment of the drive circuit of the present invention. This embodiment is similar to the first embodiment described above, except that:
  • the first inverting output unit 105 is further configured to perform stabilization processing on the first scan signal to generate the inverted first scan signal GN+1, the first inversion
  • the output unit 105 further includes a sixth inverter 1054 and a seventh inverter 1055.
  • the sixth inverter 1054 includes a sixth inverting input and a sixth inverting output, and the sixth inverting input is connected to the fifth inverting output.
  • the seventh inverter 1055 includes a seventh inverting input terminal and a seventh inverting output terminal, the seventh inverting input terminal is connected to the sixth inverting output terminal, and the seventh inverting output terminal Connected to the inverted first scan signal output terminal 1053.
  • the second inverting output unit 106 is further configured to perform stabilization processing on the second scan signal to generate the inverted second scan signal GN+2, and the second inversion output unit 106 further A ninth inverter 1064 and a tenth inverter 1065 are included.
  • the ninth inverter 1064 includes a ninth inverting input terminal and a ninth inverting output terminal, the ninth inverting input terminal being coupled to the eighth inverting output terminal.
  • the tenth inverter 1065 includes a tenth inverting input terminal and a tenth inverting output terminal, the tenth inverting input terminal is connected to the ninth inverting output terminal, and the tenth inverting output terminal Connected to the inverted second scan signal output terminal 1063.
  • Figure 8 is a circuit diagram of a third embodiment of the drive circuit of the present invention. This embodiment is similar to the first embodiment or the second embodiment described above, except that:
  • the fourth stage signal input terminal 1033 in the first scan signal generating unit 103 is replaced with a fourth clock signal input terminal (CT3).
  • the fifteenth gate is connected to the fourth clock signal input end, and the fifteenth gate is configured to receive a fourth clock signal provided by the fourth clock signal input end, the fifteenth thin film transistor 403 Turning on a fifteenth current channel between the fifteenth source and the fifteenth drain when the fourth clock signal received by the fifteenth gate is a low level signal And for turning off the fifteenth current channel when the fourth clock signal is a high level signal.
  • the eighteenth gate is connected to the fourth clock signal input end, and the eighteenth gate is configured to receive the fourth clock signal provided by the fourth clock signal input end, the eighteenth thin film transistor 406 Turning on an eighteenth current channel between the eighteenth source and the eighteenth drain when the fourth clock signal received by the eighteenth gate is a high level signal And for turning off the eighteenth current channel when the fourth clock signal is a low level signal.
  • the third clock signal input terminal 1043 in the second scan signal generating unit 104 is replaced with a sixth clock signal input terminal, and the fifth level signal input terminal 1041 is replaced with a fifth clock signal input terminal (CT3), wherein The fifth clock signal input end is connected to the fourth clock signal input end.
  • CT3 fifth clock signal input terminal
  • the nineteenth gate is connected to the fifth clock signal input end, and the nineteenth gate is configured to receive a fifth clock signal provided by the fifth clock signal input end, the nineteenth thin film transistor 501 Turning on a nineteenth current channel between the nineteenth source and the nineteenth drain when the fifth clock signal received by the nineteenth gate is a low level signal And for turning off the nineteenth current channel when the fifth clock signal is a high level signal.
  • the second eleven gate is connected to the sixth clock signal input end, and the second eleventh gate is configured to receive the sixth clock signal provided by the sixth clock signal input end, the twenty first
  • the thin film transistor 503 is configured to turn on between the second eleventh source and the second eleventh drain when the sixth clock signal received by the second eleventh gate is a low level signal And a twenty-first current channel, and configured to turn off the second eleven current channel when the sixth clock signal is a high level signal.
  • the second twelve gate is connected to the fifth clock signal input end, and the second twelve gate is configured to receive the fifth clock signal provided by the fifth clock signal input end, and second The twelve thin film transistor 504 is configured to turn on the second twelve source and the second twelve drain when the fifth clock signal received by the second twelve gate is a high level signal a twenty-second current channel between the two, and for turning off the twenty-second current channel when the fifth clock signal is a low level signal.
  • the twenty-fourth gate is connected to the sixth clock signal input end, and the second fourteenth gate is configured to receive the sixth clock signal provided by the sixth clock signal input end, and second The fourteenth thin film transistor 506 is configured to turn on the second fourteenth source and the second fourteenth drain when the sixth clock signal received by the second fourteenth gate is a high level signal a twenty-fourth current channel between the two, and for turning off the twenty-fourth current channel when the sixth clock signal is a low level signal.
  • the driving circuit further includes a clock signal inversion processing unit 107, the clock signal inversion processing unit 107 includes a thirteenth inverter 1071, and the thirteenth inverter 1071 is configured to receive the second clock signal. (CK3), and for performing inverse processing on the second clock signal to generate the sixth clock signal.
  • CK3 the second clock signal.
  • the waveform diagram of the correlation signal is as shown in FIG.
  • FIG. 10 there is shown a circuit diagram of a fourth embodiment of the drive circuit of the present invention. This embodiment is similar to any of the first to third embodiments described above, except that:
  • the drive circuit also includes a reset unit 108.
  • the reset unit 108 includes a twenty-fifth thin film transistor 1081, and the twenty-fifth thin film transistor 1081 includes a second fifteen gate 1082, a twenty-fifth source 1083, and a twenty-fifth drain,
  • the twenty-fifth source 1083 is for receiving a fifth high voltage signal, and the twenty-fifth drain is connected to the level signal latch unit 102, specifically, the twenty-fifth drain and the level
  • the fourth inverting input terminal in the signal latching unit 102 is connected, the second fifteenth gate 1082 is configured to receive a circuit reset signal, and is configured to turn on or off the first according to the circuit reset signal A twenty-fifth current path between the twenty-five source 1083 and the twenty-fifth drain.

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Abstract

一种驱动电路，所述驱动电路中的驱动单元包括：控制单元（101），用于控制级传信号的输出；级传信号锁存单元（102），用于接收级传信号，以生成锁存信号；第一、第二扫描信号生成单元（103，104）；第一反相输出单元（105），用于对第一扫描信号进行反相；第二反相输出单元（106），用于对第二扫描信号进行反相，从而简化GOA电路的结构。

Description

驱动电路 技术领域
本发明涉及驱动技术领域，特别涉及一种驱动电路。
 背景技术
传统的GOA（Gate driver On Array）技术方案一般是通过在现有的薄膜晶体管阵列基板的制程中将扫描驱动电路形成在该薄膜晶体管阵列基板上，以实现对该薄膜晶体管阵列基板上的像素阵列逐行扫描。
然而，传统的GOA电路的结构过于复杂，难以适应显示面板超窄边框的需求。
故，有必要提出一种新的技术方案，以解决上述技术问题。
 技术问题
本发明的目的在于提供一种驱动电路，其能简化GOA电路的结构，适应显示面板超窄边框的需求。
 技术解决方案
一种驱动电路，所述驱动电路包括：至少两驱动单元，至少两所述驱动单元以阵列的形式排列，至少两所述驱动单元相互连接，至少两所述驱动单元中的第一驱动单元用于接收第二驱动单元所生成的第二驱动信号集合中的至少一第二子信号，并生成第一驱动信号集合，其中，所述第二驱动单元为至少两所述驱动单元中除所述第一驱动单元以外的一个所述驱动单元；其中，所述驱动单元包括：一控制单元，用于根据正反向扫描信号控制级传信号的输出；一级传信号锁存单元，用于接收所述级传信号，并对所述级传信号进行锁存，以生成锁存信号；一第一扫描信号生成单元，用于生成第一扫描信号；一第二扫描信号生成单元，用于生成第二扫描信号；一第一反相输出单元，用于对所述第一扫描信号进行反相，并生成经过反相的第一扫描信号；以及一第二反相输出单元，用于对所述第二扫描信号进行反相，并生成经过反相的第二扫描信号；所述控制单元包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端；所述控制单元还包括：一第一薄膜晶体管，第一薄膜晶体管包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关控制信号输入端连接，所述第一源极与所述第一级传信号输入端连接，所述第一漏极与所述第一级传信号输出端连接，所述第一薄膜晶体管用于根据所述第一开关控制信号输入端所提供的第一开关控制信号控制所述第一级传信号输入端的第一级传信号的输出；一第二薄膜晶体管，第二薄膜晶体管包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一开关控制信号输入端连接，所述第二源极与所述第二级传信号输入端连接，所述第二漏极与所述第一级传信号输出端连接，所述第二薄膜晶体管用于根据所述第一开关控制信号控制所述第二级传信号输入端的第二级传信号的输出；一第三薄膜晶体管，第三薄膜晶体管包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第二开关控制信号输入端连接，所述第三源极与所述第一级传信号输入端连接，所述第三漏极与所述第一级传信号输出端连接，所述第三薄膜晶体管用于根据所述第二开关控制信号输入端所提供的第二开关控制信号控制所述第一级传信号的输出；以及一第四薄膜晶体管，第四薄膜晶体管包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第二开关控制信号输入端连接，所述第四源极与所述第二级传信号输入端连接，所述第四漏极与所述第一级传信号输出端连接，所述第四薄膜晶体管用于根据所述第二开关控制信号控制所述第二级传信号的输出；所述级传信号锁存单元包括第一时钟信号输入端、第三级传信号输入端、锁存信号输出端；所述级传信号锁存单元还包括：一第一反相器，所述第一反相器包括第一反相输入端和第一反相输出端，所述第一反相输入端与所述第一时钟信号输入端连接，所述第一反相输入端用于接收第一时钟信号；一第二反相器，所述第二反相器包括第二反相输入端和第二反相输出端，所述第二反相输入端与所述第一反相输出端连接，所述第二反相器还与所述第三级传信号输入端及所述锁存信号输出端连接；一第三反相器，所述第三反相器包括第三反相输入端和第三反相输出端，所述第三反相输入端与所述第一时钟信号输入端连接，所述第三反相器还与所述第三级传信号输入端及所述锁存信号输出端连接，所述第三反相输入端用于接收所述第一时钟信号；以及一第四反相器，所述第四反相器包括第四反相输入端和第四反相输出端，所述第四反相输入端与所述第三反相输出端和所述第二反相输出端连接，所述第四反相输出端与所述锁存信号输出端连接。
在上述驱动电路中，所述第一薄膜晶体管的第一电流通道开启时所述第二薄膜晶体管的第二电流通道关闭，所述第一电流通道关闭时所述第二电流通道开启，所述第一电流通道为所述第一源极和所述第一漏极之间的电流通道，所述第二电流通道为所述第二源极和所述第二漏极之间的电流通道；所述第三薄膜晶体管的第三电流通道开启时所述第四薄膜晶体管的第四电流通道关闭，所述第三电流通道关闭时所述第四电流通道开启，所述第三电流通道为所述第三源极和所述第三漏极之间的电流通道，所述第四电流通道为所述第四源极和所述第四漏极之间的电流通道。
在上述驱动电路中，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的组合用于对级传信号进行移位和锁存。
在上述驱动电路中，所述第二反相器包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管；所述第三反相器包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管；所述第五薄膜晶体管包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第一反相输出端连接，所述第五源极用于接收第一高电压信号，所述第五薄膜晶体管用于在所述第五栅极所接收到的经过反相的所述第一时钟信号为低电平信号时开启所述第五源极和所述第五漏极之间的第五电流通道，以及用于在所述第五栅极所接收到的所述经过反相的第一时钟信号为高电平信号时关闭所述第五电流通道；所述第六薄膜晶体管包括第六栅极、第六源极和第六漏极，所述第六栅极用于接收第三级传信号，所述第六源极与所述第五漏极连接，所述第六漏极与所述第四反相输入端连接，所述第六薄膜晶体管用于在所述第六栅极所接收到的所述第三级传信号为低电平信号时开启所述第六源极和所述第六漏极之间的第六电流通道，以及用于在所述第六栅极所接收到的所述第三级传信号为高电平信号时关闭所述第六电流通道；所述第七薄膜晶体管包括第七栅极、第七源极和第七漏极，所述第七栅极用于接收第四级传信号，所述第七源极用于接收第一低电压信号，所述第七薄膜晶体管用于在所述第七栅极所接收到的所述第四级传信号为高电平信号时开启所述第七源极和所述第七漏极之间的第七电流通道，以及用于在所述第七栅极接收到的所述第四级传信号为低电平信号时关闭所述第七电流通道；所述第八薄膜晶体管包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第一反相输出端连接，所述第八源极与所述第七漏极连接，所述第八漏极与所述第四反相输入端连接，所述第八薄膜晶体管用于在所述第八栅极接收到的所述经过反相的第一时钟信号为高电平信号时开启所述第八源极和所述第八漏极之间的第八电流通道，以及用于在所述第八栅极所接收到的所述经过反相的第一时钟信号为低电平信号时关闭所述第八电流通道；所述第九薄膜晶体管包括第九栅极、第九源极和第九漏极，所述第九栅极用于接收所述第一时钟信号，所述第九漏极与第四反相输入端连接，所述第九薄膜晶体管用于在所述第九栅极所接收到的所述第一时钟信号为高电平信号时开启所述第九源极和所述第九漏极之间的第九电流通道，以及用于在所述第九栅极所接收到所述第一时钟信号为低电平信号时关闭所述第五电流通道；所述第十薄膜晶体管包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六栅极连接，所述第十栅极用于接收所述第三级传信号，所述第十漏极与所述第九源极连接，所述第十源极用于接收第二低电压信号，所述第十薄膜晶体管用于在所述第十栅极所接收到的所述第三级传信号为高电平信号时开启所述第十源极和所述第十漏极之间的第十电流通道，以及用于在所述第十栅极接收到的所述第三级传信号为低电平信号时关闭所述第十电流通道；所述第十一薄膜晶体管包括第十一栅极、第十一源极和第十一漏极，所述第十一栅极用于接收所述第四级传信号，所述第十一漏极还与所述第四反相输入端连接，所述第十一薄膜晶体管用于在所述第十一栅极所接收到的所述第四级传信号为低电平信号时开启所述第十一源极和所述第十一漏极之间的第十一电流通道，以及用于在所述第十一栅极所接收到的所述第四级传信号高电平信号时关闭所述第十一电流通道；以及所述第十二薄膜晶体管包括第十二栅极、第十二源极和第十二漏极，所述第十二栅极用于接收所述第一时钟信号，所述第十二源极用于接收第二高电压信号，所述第十二漏极与所述第十一源极连接，所述第十二薄膜晶体管用于在所述第十二栅极所接收到的所述第一时钟信号为低电平信号时开启所述第十二源极和所述第十二漏极之间的第十二电流通道，以及用于在所述第十二栅极所接收到的所述第一时钟信号为高电平信号时关闭所述第十二电流通道；其中，所述第四反相输出端还与所述第七栅极连接和所述第十一栅极连接。
在上述驱动电路中，所述驱动电路还包括：复位单元，所述复位单元包括第二十五薄膜晶体管，所述第二十五薄膜晶体管包括第二十五栅极、第二十五源极和第二十五漏极；所述第二十五源极用于接收第五高电压信号，所述第二十五漏极与所述级传信号锁存单元连接；所述第二十五栅极用于接收电路重置信号，并用于根据所述电路重置信号开启或关闭所述第二十五源极和所述第二十五漏极之间的第二十五电流通道。
一种驱动电路，所述驱动电路包括：至少两驱动单元，至少两所述驱动单元以阵列的形式排列，至少两所述驱动单元相互连接，至少两所述驱动单元中的第一驱动单元用于接收第二驱动单元所生成的第二驱动信号集合中的至少一第二子信号，并生成第一驱动信号集合，其中，所述第二驱动单元为至少两所述驱动单元中除所述第一驱动单元以外的一个所述驱动单元；其中，所述驱动单元包括：一控制单元，用于根据正反向扫描信号控制级传信号的输出；一级传信号锁存单元，用于接收所述级传信号，并对所述级传信号进行锁存，以生成锁存信号；一第一扫描信号生成单元，用于生成第一扫描信号；一第二扫描信号生成单元，用于生成第二扫描信号；一第一反相输出单元，用于对所述第一扫描信号进行反相，并生成经过反相的第一扫描信号；以及一第二反相输出单元，用于对所述第二扫描信号进行反相，并生成经过反相的第二扫描信号。
在上述驱动电路中，所述控制单元包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端；所述控制单元还包括：一第一薄膜晶体管，第一薄膜晶体管包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关控制信号输入端连接，所述第一源极与所述第一级传信号输入端连接，所述第一漏极与所述第一级传信号输出端连接，所述第一薄膜晶体管用于根据所述第一开关控制信号输入端所提供的第一开关控制信号控制所述第一级传信号输入端的第一级传信号的输出；一第二薄膜晶体管，第二薄膜晶体管包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一开关控制信号输入端连接，所述第二源极与所述第二级传信号输入端连接，所述第二漏极与所述第一级传信号输出端连接，所述第二薄膜晶体管用于根据所述第一开关控制信号控制所述第二级传信号输入端的第二级传信号的输出；一第三薄膜晶体管，第三薄膜晶体管包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第二开关控制信号输入端连接，所述第三源极与所述第一级传信号输入端连接，所述第三漏极与所述第一级传信号输出端连接，所述第三薄膜晶体管用于根据所述第二开关控制信号输入端所提供的第二开关控制信号控制所述第一级传信号的输出；以及一第四薄膜晶体管，第四薄膜晶体管包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第二开关控制信号输入端连接，所述第四源极与所述第二级传信号输入端连接，所述第四漏极与所述第一级传信号输出端连接，所述第四薄膜晶体管用于根据所述第二开关控制信号控制所述第二级传信号的输出。
在上述驱动电路中，所述第一薄膜晶体管的第一电流通道开启时所述第二薄膜晶体管的第二电流通道关闭，所述第一电流通道关闭时所述第二电流通道开启，所述第一电流通道为所述第一源极和所述第一漏极之间的电流通道，所述第二电流通道为所述第二源极和所述第二漏极之间的电流通道；所述第三薄膜晶体管的第三电流通道开启时所述第四薄膜晶体管的第四电流通道关闭，所述第三电流通道关闭时所述第四电流通道开启，所述第三电流通道为所述第三源极和所述第三漏极之间的电流通道，所述第四电流通道为所述第四源极和所述第四漏极之间的电流通道。
在上述驱动电路中，所述级传信号锁存单元包括第一时钟信号输入端、第三级传信号输入端、锁存信号输出端；所述级传信号锁存单元还包括：一第一反相器，所述第一反相器包括第一反相输入端和第一反相输出端，所述第一反相输入端与所述第一时钟信号输入端连接，所述第一反相输入端用于接收第一时钟信号；一第二反相器，所述第二反相器包括第二反相输入端和第二反相输出端，所述第二反相输入端与所述第一反相输出端连接，所述第二反相器还与所述第三级传信号输入端及所述锁存信号输出端连接；一第三反相器，所述第三反相器包括第三反相输入端和第三反相输出端，所述第三反相输入端与所述第一时钟信号输入端连接，所述第三反相器还与所述第三级传信号输入端及所述锁存信号输出端连接，所述第三反相输入端用于接收所述第一时钟信号；以及一第四反相器，所述第四反相器包括第四反相输入端和第四反相输出端，所述第四反相输入端与所述第三反相输出端和所述第二反相输出端连接，所述第四反相输出端与所述锁存信号输出端连接。
在上述驱动电路中，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的组合用于对级传信号进行移位和锁存。
在上述驱动电路中，所述第二反相器包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管；所述第三反相器包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管；所述第五薄膜晶体管包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第一反相输出端连接，所述第五源极用于接收第一高电压信号，所述第五薄膜晶体管用于在所述第五栅极所接收到的经过反相的所述第一时钟信号为低电平信号时开启所述第五源极和所述第五漏极之间的第五电流通道，以及用于在所述第五栅极所接收到的所述经过反相的第一时钟信号为高电平信号时关闭所述第五电流通道；所述第六薄膜晶体管包括第六栅极、第六源极和第六漏极，所述第六栅极用于接收第三级传信号，所述第六源极与所述第五漏极连接，所述第六漏极与所述第四反相输入端连接，所述第六薄膜晶体管用于在所述第六栅极所接收到的所述第三级传信号为低电平信号时开启所述第六源极和所述第六漏极之间的第六电流通道，以及用于在所述第六栅极所接收到的所述第三级传信号为高电平信号时关闭所述第六电流通道；所述第七薄膜晶体管包括第七栅极、第七源极和第七漏极，所述第七栅极用于接收第四级传信号，所述第七源极用于接收第一低电压信号，所述第七薄膜晶体管用于在所述第七栅极所接收到的所述第四级传信号为高电平信号时开启所述第七源极和所述第七漏极之间的第七电流通道，以及用于在所述第七栅极接收到的所述第四级传信号为低电平信号时关闭所述第七电流通道；所述第八薄膜晶体管包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第一反相输出端连接，所述第八源极与所述第七漏极连接，所述第八漏极与所述第四反相输入端连接，所述第八薄膜晶体管用于在所述第八栅极接收到的所述经过反相的第一时钟信号为高电平信号时开启所述第八源极和所述第八漏极之间的第八电流通道，以及用于在所述第八栅极所接收到的所述经过反相的第一时钟信号为低电平信号时关闭所述第八电流通道；所述第九薄膜晶体管包括第九栅极、第九源极和第九漏极，所述第九栅极用于接收所述第一时钟信号，所述第九漏极与第四反相输入端连接，所述第九薄膜晶体管用于在所述第九栅极所接收到的所述第一时钟信号为高电平信号时开启所述第九源极和所述第九漏极之间的第九电流通道，以及用于在所述第九栅极所接收到所述第一时钟信号为低电平信号时关闭所述第五电流通道；所述第十薄膜晶体管包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六栅极连接，所述第十栅极用于接收所述第三级传信号，所述第十漏极与所述第九源极连接，所述第十源极用于接收第二低电压信号，所述第十薄膜晶体管用于在所述第十栅极所接收到的所述第三级传信号为高电平信号时开启所述第十源极和所述第十漏极之间的第十电流通道，以及用于在所述第十栅极接收到的所述第三级传信号为低电平信号时关闭所述第十电流通道；所述第十一薄膜晶体管包括第十一栅极、第十一源极和第十一漏极，所述第十一栅极用于接收所述第四级传信号，所述第十一漏极还与所述第四反相输入端连接，所述第十一薄膜晶体管用于在所述第十一栅极所接收到的所述第四级传信号为低电平信号时开启所述第十一源极和所述第十一漏极之间的第十一电流通道，以及用于在所述第十一栅极所接收到的所述第四级传信号高电平信号时关闭所述第十一电流通道；所述第十二薄膜晶体管包括第十二栅极、第十二源极和第十二漏极，所述第十二栅极用于接收所述第一时钟信号，所述第十二源极用于接收第二高电压信号，所述第十二漏极与所述第十一源极连接，所述第十二薄膜晶体管用于在所述第十二栅极所接收到的所述第一时钟信号为低电平信号时开启所述第十二源极和所述第十二漏极之间的第十二电流通道，以及用于在所述第十二栅极所接收到的所述第一时钟信号为高电平信号时关闭所述第十二电流通道；其中，所述第四反相输出端还与所述第七栅极连接和所述第十一栅极连接。
在上述驱动电路中，所述第一扫描信号生成单元包括第二时钟信号输入端、第一锁存信号输入端、第四级传信号输入端/第四时钟信号输入端、第一扫描信号输出端，其中，所述第一锁存信号输入端与所述锁存信号输出端连接；所述第一扫描信号生成单元还包括：一第十三薄膜晶体管，所述第十三薄膜晶体管包括第十三栅极、第十三源极和第十三漏极，所述第十三栅极与所述第二时钟信号输入端连接，所述第十三栅极用于接收所述第二时钟信号输入端所提供的第二时钟信号，所述第十三源极用于接收第三高电压信号，所述第十三漏极与所述第一扫描信号输出端连接，第十三薄膜晶体管用于在所述第十三栅极所接收到的所述第二时钟信号为低电平信号时开启所述第十三源极与所述第十三漏极之间的第十三电流通道，以及用于在所述第二时钟信号为高电平信号时关闭所述第十三电流通道；一第十四薄膜晶体管，所述第十四薄膜晶体管包括第十四栅极、第十四源极和第十四漏极，所述第十四栅极与所述第一锁存信号输入端连接，所述第十四栅极用于接收所述第一锁存信号输入端所提供的所述锁存信号，所述第十四源极用于接收所述第三高电压信号，所述第十四漏极与所述第一扫描信号输出端连接，第十四薄膜晶体管用于在所述第十四栅极所接收到的所述锁存信号为低电平信号时开启所述第十四源极与所述第十四漏极之间的第十四电流通道，以及用于在所述锁存信号为高电平信号时关闭所述第十四电流通道；一第十五薄膜晶体管，所述第十五薄膜晶体管包括第十五栅极、第十五源极和第十五漏极，所述第十五栅极与所述第四级传信号输入端或第四时钟信号输入端连接，所述第十五栅极用于接收所述第四级传信号输入端所提供的第四级传信号或所述第四时钟信号输入端所提供的第四时钟信号，所述第十五源极用于接收所述第三高电压信号，所述第十五漏极与所述第一扫描信号输出端连接，第十五薄膜晶体管用于在所述第十五栅极所接收到的所述第四级传信号或所述第四时钟信号为低电平信号时开启所述第十五源极与所述第十五漏极之间的第十五电流通道，以及用于在所述第四级传信号或所述第四时钟信号为高电平信号时关闭所述第十五电流通道；一第十六薄膜晶体管，所述第十六薄膜晶体管包括第十六栅极、第十六源极和第十六漏极，所述第十六栅极与所述第二时钟信号输入端连接，所述第十六栅极用于接收所述第二时钟信号输入端所提供的所述第二时钟信号，所述第十六漏极与所述第一扫描信号输出端连接，第十六薄膜晶体管用于在所述第十六栅极所接收到的所述第二时钟信号为高电平信号时开启所述第十六源极与所述第十六漏极之间的第十六电流通道，以及用于在所述第二时钟信号为低电平信号时关闭所述第十六电流通道；一第十七薄膜晶体管，所述第十七薄膜晶体管包括第十七栅极、第十七源极和第十七漏极，所述第十七栅极与所述第一锁存信号输入端连接，所述第十七栅极用于接收所述第一锁存信号输入端所提供的所述锁存信号，所述第十七漏极与所述第十六源极连接，第十七薄膜晶体管用于在所述第十七栅极所接收到的所述锁存信号为高电平信号时开启所述第十七源极与所述第十七漏极之间的第十七电流通道，以及用于在所述锁存信号为低电平信号时关闭所述第十七电流通道；以及一第十八薄膜晶体管，所述第十八薄膜晶体管包括第十八栅极、第十八源极和第十八漏极，所述第十八栅极与所述第四级传信号输入端或第四时钟信号输入端连接，所述第十八栅极用于接收所述第四级传信号输入端所提供的所述第四级传信号或所述第四时钟信号输入端所提供的所述第四时钟信号，所述第十八源极用于接收所述第三低电压信号，所述第十八漏极与所述第十七源极连接，第十八薄膜晶体管用于在所述第十八栅极所接收到的所述第四级传信号或所述第四时钟信号为高电平信号时开启所述第十八源极与所述第十八漏极之间的第十八电流通道，以及用于在所述第四级传信号或所述第四时钟信号为低电平信号时关闭所述第十八电流通道；所述第二扫描信号生成单元包括第三时钟信号输入端/第六时钟信号输入端、第二锁存信号输入端、第五级传信号输入端/第五时钟信号输入端、第二扫描信号输出端，其中，所述第二锁存信号输入端与所述锁存信号输出端连接，所述第五级传信号输入端与所述第四级传信号输入端连接，所述第五时钟信号输入端与所述第四时钟信号输入端连接；所述第二扫描信号生成单元还包括：一第十九薄膜晶体管，所述第十九薄膜晶体管包括第十九栅极、第十九源极和第十九漏极，所述第十九栅极与所述第五级传信号输入端或所述第五时钟信号输入端连接，所述第十九栅极用于接收所述第五级传信号输入端所提供的第四级传信号或所述第五时钟信号输入端所提供的第五时钟信号，所述第十九源极用于接收第四高电压信号，所述第十九漏极与所述第二扫描信号输出端连接，第十九薄膜晶体管用于在所述第十九栅极所接收到的所述第四级传信号或所述第五时钟信号为低电平信号时开启所述第十九源极与所述第十九漏极之间的第十九电流通道，以及用于在所述第四级传信号或所述第五时钟信号为高电平信号时关闭所述第十九电流通道；一第二十薄膜晶体管，所述第二十薄膜晶体管包括第二十栅极、第二十源极和第二十漏极，所述第二十栅极与所述第二锁存信号输入端连接，所述第二十栅极用于接收所述第二锁存信号输入端所提供的所述锁存信号，所述第二十源极用于接收所述第四高电压信号，所述第二十漏极与所述第二扫描信号输出端连接，第二十薄膜晶体管用于在所述第二十栅极所接收到的所述锁存信号为低电平信号时开启所述第二十源极与所述第二十漏极之间的第二十电流通道，以及用于在所述锁存信号为高电平信号时关闭所述第二十电流通道；一第二十一薄膜晶体管，所述第二十一薄膜晶体管包括第二十一栅极、第二十一源极和第二十一漏极，所述第二十一栅极与所述第三时钟信号输入端或所述第六时钟信号输入端连接，所述第二十一栅极用于接收所述第三时钟信号输入端所提供的第三时钟信号或所述第六时钟信号输入端所提供的第六时钟信号，所述第二十一源极用于接收所述第四高电压信号，所述第二十一漏极与所述第二扫描信号输出端连接，第二十一薄膜晶体管用于在所述第二十一栅极所接收到的所述第三时钟信号或所述第六时钟信号为低电平信号时开启所述第二十一源极与所述第二十一漏极之间的第二十一电流通道，以及用于在所述第三时钟信号或所述第六时钟信号为高电平信号时关闭所述第二十一电流通道；一第二十二薄膜晶体管，所述第二十二薄膜晶体管包括第二十二栅极、第二十二源极和第二十二漏极，所述第二十二栅极与所述第五级传信号输入端或所述第五时钟信号输入端连接，所述第二十二栅极用于接收所述第五级传信号输入端所提供的第四级传信号或所述第五时钟信号输入端所提供的所述第五时钟信号，所述第二十二漏极与所述第二扫描信号输出端连接，第二十二薄膜晶体管用于在所述第二十二栅极所接收到的所述第四级传信号或所述第五时钟信号为高电平信号时开启所述第二十二源极与所述第二十二漏极之间的第二十二电流通道，以及用于在所述第四级传信号或所述第五时钟信号为低电平信号时关闭所述第二十二电流通道；一第二十三薄膜晶体管，所述第二十三薄膜晶体管包括第二十三栅极、第二十三源极和第二十三漏极，所述第二十三栅极与所述第二锁存信号输入端连接，所述第二十三栅极用于接收所述第二锁存信号输入端所提供的所述锁存信号，所述第二十三漏极与所述第二十二源极连接，第二十三薄膜晶体管用于在所述第二十三栅极所接收到的所述锁存信号为高电平信号时开启所述第二十三源极与所述第二十三漏极之间的第二十三电流通道，以及用于在所述锁存信号为低电平信号时关闭所述第二十三电流通道；以及一第二十四薄膜晶体管，所述第二十四薄膜晶体管包括第二十四栅极、第二十四源极和第二十四漏极，所述第二十四栅极与所述第三时钟信号输入端或所述第六时钟信号输入端连接，所述第二十四栅极用于接收所述第三时钟信号输入端所提供的所述第三时钟信号或所述第六时钟信号输入端所提供的第六时钟信号，所述第二十四源极用于接收所述第四低电压信号，所述第二十四漏极与所述第二十三源极连接，第二十四薄膜晶体管用于在所述第二十四栅极所接收到的所述第三时钟信号或所述第六时钟信号为高电平信号时开启所述第二十四源极与所述第二十四漏极之间的第二十四电流通道，以及用于在所述第三时钟信号或所述第六时钟信号为低电平信号时关闭所述第二十四电流通道。
在上述驱动电路中，所述第一反相输出单元包括第一扫描信号输入端和经过反相的第一扫描信号输出端；所述第一反相输出单元包括：一第五反相器，所述第五反相器包括第五反相输入端和第五反相输出端，所述第五反相输入端与所述第一扫描信号输入端连接，所述第五反相输出端与所述经过反相的第一扫描信号输出端连接。
在上述驱动电路中，第一反相输出单元还用于对所述第一扫描信号进行稳定化处理，以生成所述经过反相的第一扫描信号，所述第一反相输出单元还包括：一第六反相器，所述第六反相器包括第六反相输入端和第六反相输出端，所述第六反相输入端与所述第五反相输出端连接；以及一第七反相器，所述第七反相器包括第七反相输入端和第七反相输出端，所述第七反相输入端与所述第六反相输出端连接，所述第七反相输出端与所述经过反相的第一扫描信号输出端连接。
在上述驱动电路中，所述第二反相输出单元包括第二扫描信号输入端和经过反相的第二扫描信号输出端；所述第二反相输出单元包括：一第八反相器，所述第八反相器包括第八反相输入端和第八反相输出端，所述第八反相输入端与所述第二扫描信号输入端连接，所述第八反相输出端与所述经过反相的第二扫描信号输出端连接。
在上述驱动电路中，所述第二反相输出单元还用于对所述第二扫描信号进行稳定化处理，以生成所述经过反相的第二扫描信号，所述第二反相输出单元还包括：一第九反相器，所述第九反相器包括第九反相输入端和第九反相输出端，所述第九反相输入端与所述第八反相输出端连接；以及一第十反相器，所述第十反相器包括第十反相输入端和第十反相输出端，所述第十反相输入端与所述第九反相输出端连接，所述第十反相输出端与所述经过反相的第二扫描信号输出端连接。
在上述驱动电路中，所述驱动电路还包括：时钟信号反相处理单元，用于将所述第二时钟信号进行反向处理，以生成所述第六时钟信号。
在上述驱动电路中，所述时钟信号反相处理单元包括第十三反相器，所述第十三反相器用于接收所述第二时钟信号，并用于将所述第二时钟信号进行反向处理，以生成所述第六时钟信号。
在上述驱动电路中，所述驱动电路还包括：复位单元，所述复位单元包括第二十五薄膜晶体管，所述第二十五薄膜晶体管包括第二十五栅极、第二十五源极和第二十五漏极；所述第二十五源极用于接收第五高电压信号，所述第二十五漏极与所述级传信号锁存单元连接；所述第二十五栅极用于接收电路重置信号，并用于根据所述电路重置信号开启或关闭所述第二十五源极和所述第二十五漏极之间的第二十五电流通道。
 有益效果
相对现有技术，本发明能简化驱动电路的结构，适应显示面板超窄边框的需求。
 附图说明
图1为本发明的驱动电路的第一实施例的框图；
图2为图1所示的驱动电路的第一实施例的电路图；
图3为图2中的级传信号锁存单元的电路图；
图4为图2中的第一扫描信号生成单元的电路图；
图5为图2中的第二扫描信号生成单元的电路图；
图6为本发明的驱动电路的第一实施例中各个信号的波形图；
图7为本发明的驱动电路的第二实施例的电路图；
图8为本发明的驱动电路的第二实施例中各个信号的波形图；
图9为本发明的驱动电路的第三实施例的电路图；
图10为本发明的驱动电路的第四实施例的电路图。
 本发明的最佳实施方式
本说明书所使用的词语“实施例”意指实例、示例或例证。此外，本说明书和所附权利要求中所使用的冠词“一”一般地可以被解释为“一个或多个”，除非另外指定或从上下文可以清楚确定单数形式。
本发明的驱动电路适用于显示面板，例如TFT-LCD（Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示面板）、OLED（Organic Light Emitting Diode，有机发光二极管显示面板）等，本发明的驱动电路用于为所述显示面板提供驱动信号（扫描信号）。
参考图1和图2，图1为本发明的驱动电路的第一实施例的框图，图2为图1所示的驱动电路的第一实施例的电路图。
本实施例的驱动电路包括至少两驱动单元，至少两所述驱动单元以阵列（例如，一维阵列）的形式排列，至少两所述驱动单元相互连接（例如，在排列位置上相邻的两个所述驱动单元相互连接，或者在排列位置上相隔至少一个所述驱动单元的任意两个所述驱动单元相互连接），至少两所述驱动单元中的第一驱动单元用于接收第二驱动单元所生成的第二驱动信号集合中的至少一第二子信号，并生成第一驱动信号集合，其中，所述第二驱动单元为至少两所述驱动单元中除所述第一驱动单元以外的一个所述驱动单元。
在本实施例中，所述驱动单元包括控制单元101、级传信号锁存单元102、第一扫描信号生成单元103、第二扫描信号生成单元104、第一反相输出单元105和第二反相输出单元106。
所述控制单元101用于根据正反向扫描信号控制级传信号的输出。所述级传信号锁存单元102用于接收所述级传信号，并对所述级传信号进行锁存，以生成锁存信号。所述第一扫描信号生成单元103用于生成第一扫描信号。所述第二扫描信号生成单元104用于生成第二扫描信号。所述第一反相输出单元105用于对所述第一扫描信号进行反相，并生成经过反相的第一扫描信号GN+1。所述第二反相输出单元106用于对所述第二扫描信号进行反相，并生成经过反相的第二扫描信号GN+2。
在本实施例中，所述控制单元101包括第一级传信号输入端1015、第二级传信号输入端1016、第一开关控制信号输入端1018、第二开关控制信号输入端1019、第一级传信号输出端1017。所述控制单元101还包括第一薄膜晶体管1011、第二薄膜晶体管1012、第三薄膜晶体管1013、第四薄膜晶体管1014。
所述第一薄膜晶体管1011包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关控制信号输入端1018连接，所述第一源极与所述第一级传信号输入端1015连接，所述第一漏极与所述第一级传信号输出端1017连接，所述第一薄膜晶体管1011用于根据所述第一开关控制信号输入端1018所提供的第一开关控制信号DU控制所述第一级传信号输入端1015的第一级传信号的输出。
所述第二薄膜晶体管1012包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一开关控制信号输入端1018连接，所述第二源极与所述第二级传信号输入端1016连接，所述第二漏极与所述第一级传信号输出端1017连接，所述第二薄膜晶体管1012用于根据所述第一开关控制信号DU控制所述第二级传信号输入端1016的第二级传信号的输出。
所述第三薄膜晶体管1013包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第二开关控制信号输入端1019连接，所述第三源极与所述第一级传信号输入端1015连接，所述第三漏极与所述第一级传信号输出端1017连接，所述第三薄膜晶体管1013用于根据所述第二开关控制信号输入端1019所提供的第二开关控制信号UD控制所述第一级传信号的输出。
所述第四薄膜晶体管1014包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第二开关控制信号输入端1019连接，所述第四源极与所述第二级传信号输入端1016连接，所述第四漏极与所述第一级传信号输出端1017连接，所述第四薄膜晶体管1014用于根据所述第二开关控制信号UD控制所述第二级传信号的输出。
其中，所述第一薄膜晶体管1011的第一电流通道开启时所述第二薄膜晶体管1012的第二电流通道关闭，所述第一电流通道关闭时所述第二电流通道开启，所述第一电流通道为所述第一源极和所述第一漏极之间的电流通道，所述第二电流通道为所述第二源极和所述第二漏极之间的电流通道。
所述第三薄膜晶体管1013的第三电流通道开启时所述第四薄膜晶体管1014的第四电流通道关闭，所述第三电流通道关闭时所述第四电流通道开启，所述第三电流通道为所述第三源极和所述第三漏极之间的电流通道，所述第四电流通道为所述第四源极和所述第四漏极之间的电流通道。
在本实施例中，所述级传信号锁存单元102包括第一时钟信号输入端（1025，1026）、第三级传信号输入端1027、锁存信号输出端1028。所述级传信号锁存单元102还包括第一反相器1021、第二反相器1022、第三反相器1023、第四反相器1024。
所述第一反相器1021包括第一反相输入端和第一反相输出端，所述第一反相输入端与所述第一时钟信号输入端（1025，1026）连接，所述第一反相输入端用于接收第一时钟信号（CT1、CK）。
所述第二反相器1022包括第二反相输入端和第二反相输出端，所述第二反相输入端与所述第一反相输出端连接，所述第二反相器1022还与所述第三级传信号输入端1027及所述锁存信号输出端1028连接。
所述第三反相器1023包括第三反相输入端和第三反相输出端，所述第三反相输入端与所述第一时钟信号输入端（1025，1026）连接，所述第三反相器1023还与所述第三级传信号输入端1027及所述锁存信号输出端1028连接，所述第三反相输入端用于接收所述第一时钟信号。
所述第四反相器1024包括第四反相输入端和第四反相输出端，所述第四反相输入端与所述第三反相输出端和所述第二反相输出端连接，所述第四反相输出端与所述锁存信号输出端1028连接。
所述第一反相器1021、所述第二反相器1022、所述第三反相器1023和所述第四反相器1024的组合用于对级传信号（STN信号）进行移位和锁存。
参考图3，图3为图2中的级传信号锁存单元102的电路图。
所述第二反相器1022包括第五薄膜晶体管302、第六薄膜晶体管303、第七薄膜晶体管304和第八薄膜晶体管305，其中，所述第二反相器1022与由所述第五薄膜晶体管302、所述第六薄膜晶体管303、所述第七薄膜晶体管304和所述第八薄膜晶体管305所组成的电路等效。所述第三反相器1023包括第九薄膜晶体管306、第十薄膜晶体管307、第十一薄膜晶体管301和第十二薄膜晶体管308，其中，所述第三反相器1023与由所述第九薄膜晶体管306、所述第十薄膜晶体管307、所述第十一薄膜晶体管301和所述第十二薄膜晶体管308所组成的电路等效。
所述第五薄膜晶体管302包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第一反相输出端连接，所述第五源极用于接收第一高电压信号，所述第五薄膜晶体管302用于在所述第五栅极所接收到的经过反相的第一时钟信号为低电平信号时开启所述第五源极和所述第五漏极之间的第五电流通道，以及用于在所述第五栅极所接收到的所述经过反相的第一时钟信号为高电平信号时关闭所述第五电流通道。
所述第六薄膜晶体管303包括第六栅极、第六源极和第六漏极，所述第六栅极用于接收第三级传信号（STN-2），所述第六源极与所述第五漏极连接，所述第六漏极与所述第四反相输入端连接，所述第六薄膜晶体管303用于在所述第六栅极所接收到的所述第三级传信号为低电平信号时开启所述第六源极和所述第六漏极之间的第六电流通道，以及用于在所述第六栅极所接收到的所述第三级传信号为高电平信号时关闭所述第六电流通道。
所述第七薄膜晶体管304包括第七栅极、第七源极和第七漏极，所述第七栅极用于接收第四级传信号（STN），所述第七源极用于接收第一低电压信号，所述第七薄膜晶体管304用于在所述第七栅极所接收到的所述第四级传信号为高电平信号时开启所述第七源极和所述第七漏极之间的第七电流通道，以及用于在所述第七栅极接收到的所述第四级传信号为低电平信号时关闭所述第七电流通道。
所述第八薄膜晶体管305包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第一反相输出端连接，所述第八源极与所述第七漏极连接，所述第八漏极与所述第四反相输入端连接，所述第八薄膜晶体管305用于在所述第八栅极接收到的所述经过反相的第一时钟信号为高电平信号时开启所述第八源极和所述第八漏极之间的第八电流通道，以及用于在所述第八栅极所接收到的所述经过反相的第一时钟信号为低电平信号时关闭所述第八电流通道。
所述第九薄膜晶体管306包括第九栅极、第九源极和第九漏极，所述第九栅极用于接收所述第一时钟信号，所述第九漏极与第四反相输入端连接，所述第九薄膜晶体管306用于在所述第九栅极所接收到的所述第一时钟信号为高电平信号时开启所述第九源极和所述第九漏极之间的第九电流通道，以及用于在所述第九栅极所接收到所述第一时钟信号为低电平信号时关闭所述第五电流通道。
所述第十薄膜晶体管307包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六栅极连接，所述第十栅极用于接收所述第三级传信号，所述第十漏极与所述第九源极连接，所述第十源极用于接收第二低电压信号，所述第十薄膜晶体管307用于在所述第十栅极所接收到的所述第三级传信号为高电平信号时开启所述第十源极和所述第十漏极之间的第十电流通道，以及用于在所述第十栅极接收到的所述第三级传信号为低电平信号时关闭所述第十电流通道。
所述第十一薄膜晶体管301包括第十一栅极、第十一源极和第十一漏极，所述第十一栅极用于接收所述第四级传信号，所述第十一漏极还与所述第四反相输入端连接，所述第十一薄膜晶体管301用于在所述第十一栅极所接收到的所述第四级传信号为低电平信号时开启所述第十一源极和所述第十一漏极之间的第十一电流通道，以及用于在所述第十一栅极所接收到的所述第四级传信号高电平信号时关闭所述第十一电流通道。
所述第十二薄膜晶体管308包括第十二栅极、第十二源极和第十二漏极，所述第十二栅极用于接收所述第一时钟信号，所述第十二源极用于接收第二高电压信号，所述第十二漏极与所述第十一源极连接，所述第十二薄膜晶体管308用于在所述第十二栅极所接收到的所述第一时钟信号为低电平信号时开启所述第十二源极和所述第十二漏极之间的第十二电流通道，以及用于在所述第十二栅极所接收到的所述第一时钟信号为高电平信号时关闭所述第十二电流通道。
其中，所述第四反相输出端还与所述第七栅极连接和所述第十一栅极连接。
参考图2和图4，图4为图2中的第一扫描信号生成单元103的电路图。
在本实施例中，所述第一扫描信号生成单元103包括第二时钟信号输入端1031、第一锁存信号输入端1032、第四级传信号输入端1033/第四时钟信号输入端、第一扫描信号输出端407，其中，所述第一锁存信号输入端1032与所述锁存信号输出端1028连接。所述第一扫描信号生成单元103还包括第十三薄膜晶体管401、第十四薄膜晶体管402、第十五薄膜晶体管403、第十六薄膜晶体管404、第十七薄膜晶体管405、第十八薄膜晶体管406。
所述第十三薄膜晶体管401包括第十三栅极、第十三源极和第十三漏极，所述第十三栅极与所述第二时钟信号输入端1031连接，所述第十三栅极用于接收所述第二时钟信号输入端1031所提供的第二时钟信号，所述第十三源极用于接收第三高电压信号，所述第十三漏极与所述第一扫描信号输出端407连接，第十三薄膜晶体管401用于在所述第十三栅极所接收到的所述第二时钟信号为低电平信号时开启所述第十三源极与所述第十三漏极之间的第十三电流通道，以及用于在所述第二时钟信号为高电平信号时关闭所述第十三电流通道。
所述第十四薄膜晶体管402包括第十四栅极、第十四源极和第十四漏极，所述第十四栅极与所述第一锁存信号输入端1032连接，所述第十四栅极用于接收所述第一锁存信号输入端1032所提供的所述锁存信号，所述第十四源极用于接收所述第三高电压信号，所述第十四漏极与所述第一扫描信号输出端407连接，第十四薄膜晶体管402用于在所述第十四栅极所接收到的所述锁存信号为低电平信号时开启所述第十四源极与所述第十四漏极之间的第十四电流通道，以及用于在所述锁存信号为高电平信号时关闭所述第十四电流通道。
所述第十五薄膜晶体管403包括第十五栅极、第十五源极和第十五漏极，所述第十五栅极与所述第四级传信号输入端1033或第四时钟信号输入端连接，所述第十五栅极用于接收所述第四级传信号输入端1033所提供的第四级传信号或所述第四时钟信号输入端所提供的第四时钟信号，所述第十五源极用于接收所述第三高电压信号，所述第十五漏极与所述第一扫描信号输出端407连接，第十五薄膜晶体管403用于在所述第十五栅极所接收到的所述第四级传信号或所述第四时钟信号为低电平信号时开启所述第十五源极与所述第十五漏极之间的第十五电流通道，以及用于在所述第四级传信号或所述第四时钟信号为高电平信号时关闭所述第十五电流通道。
所述第十六薄膜晶体管404包括第十六栅极、第十六源极和第十六漏极，所述第十六栅极与所述第二时钟信号输入端1031连接，所述第十六栅极用于接收所述第二时钟信号输入端1031所提供的所述第二时钟信号，所述第十六漏极与所述第一扫描信号输出端407连接，第十六薄膜晶体管404用于在所述第十六栅极所接收到的所述第二时钟信号为高电平信号时开启所述第十六源极与所述第十六漏极之间的第十六电流通道，以及用于在所述第二时钟信号为低电平信号时关闭所述第十六电流通道。
所述第十七薄膜晶体管405包括第十七栅极、第十七源极和第十七漏极，所述第十七栅极与所述第一锁存信号输入端1032连接，所述第十七栅极用于接收所述第一锁存信号输入端1032所提供的所述锁存信号，所述第十七漏极与所述第十六源极连接，第十七薄膜晶体管405用于在所述第十七栅极所接收到的所述锁存信号为高电平信号时开启所述第十七源极与所述第十七漏极之间的第十七电流通道，以及用于在所述锁存信号为低电平信号时关闭所述第十七电流通道。
所述第十八薄膜晶体管406包括第十八栅极、第十八源极和第十八漏极，所述第十八栅极与所述第四级传信号输入端1033或第四时钟信号输入端连接，所述第十八栅极用于接收所述第四级传信号输入端1033所提供的所述第四级传信号或所述第四时钟信号输入端所提供的所述第四时钟信号，所述第十八源极用于接收所述第三低电压信号，所述第十八漏极与所述第十七源极连接，第十八薄膜晶体管406用于在所述第十八栅极所接收到的所述第四级传信号或所述第四时钟信号为高电平信号时开启所述第十八源极与所述第十八漏极之间的第十八电流通道，以及用于在所述第四级传信号或所述第四时钟信号为低电平信号时关闭所述第十八电流通道。
参考图5，图5为图2中的第二扫描信号生成单元104的电路图。
在本实施例中，所述第二扫描信号生成单元104包括第三时钟信号输入端1043/第六时钟信号输入端、第二锁存信号输入端1042、第五级传信号输入端1041/第五时钟信号输入端、第二扫描信号输出端507，其中，所述第二锁存信号输入端1042与所述锁存信号输出端1028连接，所述第五级传信号输入端1041与所述第四级传信号输入端1033连接，所述第五时钟信号输入端1043与所述第四时钟信号输入端连接。所述第二扫描信号生成单元104还包括第十九薄膜晶体管501、第二十薄膜晶体管502、第二十一薄膜晶体管503、第二十二薄膜晶体管504、第二十三薄膜晶体管505、第二十四薄膜晶体管506。
所述第十九薄膜晶体管501包括第十九栅极、第十九源极和第十九漏极，所述第十九栅极与所述第五级传信号输入端1041或所述第五时钟信号输入端连接，所述第十九栅极用于接收所述第五级传信号输入端1041所提供的第四级传信号或所述第五时钟信号输入端所提供的第五时钟信号，所述第十九源极用于接收第四高电压信号，所述第十九漏极与所述第二扫描信号输出端507连接，第十九薄膜晶体管501用于在所述第十九栅极所接收到的所述第四级传信号或所述第五时钟信号为低电平信号时开启所述第十九源极与所述第十九漏极之间的第十九电流通道，以及用于在所述第四级传信号或所述第五时钟信号为高电平信号时关闭所述第十九电流通道。
所述第二十薄膜晶体管502包括第二十栅极、第二十源极和第二十漏极，所述第二十栅极与所述第二锁存信号输入端1042连接，所述第二十栅极用于接收所述第二锁存信号输入端1042所提供的所述锁存信号，所述第二十源极用于接收所述第四高电压信号，所述第二十漏极与所述第二扫描信号输出端507连接，第二十薄膜晶体管502用于在所述第二十栅极所接收到的所述锁存信号为低电平信号时开启所述第二十源极与所述第二十漏极之间的第二十电流通道，以及用于在所述锁存信号为高电平信号时关闭所述第二十电流通道。
所述第二十一薄膜晶体管503包括第二十一栅极、第二十一源极和第二十一漏极，所述第二十一栅极与所述第三时钟信号输入端1043或所述第六时钟信号输入端连接，所述第二十一栅极用于接收所述第三时钟信号输入端1043所提供的第三时钟信号或所述第六时钟信号输入端所提供的第六时钟信号，所述第二十一源极用于接收所述第四高电压信号，所述第二十一漏极与所述第二扫描信号输出端507连接，第二十一薄膜晶体管503用于在所述第二十一栅极所接收到的所述第三时钟信号或所述第六时钟信号为低电平信号时开启所述第二十一源极与所述第二十一漏极之间的第二十一电流通道，以及用于在所述第三时钟信号或所述第六时钟信号为高电平信号时关闭所述第二十一电流通道。
所述第二十二薄膜晶体管504包括第二十二栅极、第二十二源极和第二十二漏极，所述第二十二栅极与所述第五级传信号输入端1041或所述第五时钟信号输入端连接，所述第二十二栅极用于接收所述第五级传信号输入端1041所提供的第四级传信号或所述第五时钟信号输入端所提供的所述第五时钟信号，所述第二十二漏极与所述第二扫描信号输出端507连接，第二十二薄膜晶体管504用于在所述第二十二栅极所接收到的所述第四级传信号或所述第五时钟信号为高电平信号时开启所述第二十二源极与所述第二十二漏极之间的第二十二电流通道，以及用于在所述第四级传信号或所述第五时钟信号为低电平信号时关闭所述第二十二电流通道。
所述第二十三薄膜晶体管505包括第二十三栅极、第二十三源极和第二十三漏极，所述第二十三栅极与所述第二锁存信号输入端1042连接，所述第二十三栅极用于接收所述第二锁存信号输入端1042所提供的所述锁存信号，所述第二十三漏极与所述第二十二源极连接，第二十三薄膜晶体管505用于在所述第二十三栅极所接收到的所述锁存信号为高电平信号时开启所述第二十三源极与所述第二十三漏极之间的第二十三电流通道，以及用于在所述锁存信号为低电平信号时关闭所述第二十三电流通道。
所述第二十四薄膜晶体管506包括第二十四栅极、第二十四源极和第二十四漏极，所述第二十四栅极与所述第三时钟信号输入端1043或所述第六时钟信号输入端连接，所述第二十四栅极用于接收所述第三时钟信号输入端1043所提供的所述第三时钟信号或所述第六时钟信号输入端所提供的第六时钟信号，所述第二十四源极用于接收所述第四低电压信号，所述第二十四漏极与所述第二十三源极连接，第二十四薄膜晶体管506用于在所述第二十四栅极所接收到的所述第三时钟信号或所述第六时钟信号为高电平信号时开启所述第二十四源极与所述第二十四漏极之间的第二十四电流通道，以及用于在所述第三时钟信号或所述第六时钟信号为低电平信号时关闭所述第二十四电流通道。
在本实施例中，所述第一反相输出单元105包括第一扫描信号输入端1052和经过反相的第一扫描信号输出端1053。所述第一反相输出单元105包括第五反相器1051。
所述第五反相器1051包括第五反相输入端和第五反相输出端，所述第五反相输入端与所述第一扫描信号输入端1052连接，所述第五反相输出端与所述经过反相的第一扫描信号输出端1053连接。
所述第二反相输出单元106包括第二扫描信号输入端1062和经过反相的第二扫描信号输出端1063。所述第二反相输出单元106包括第八反相器1061。
所述第八反相器1061包括第八反相输入端和第八反相输出端，所述第八反相输入端与所述第二扫描信号输入端1062连接，所述第八反相输出端与所述经过反相的第二扫描信号输出端1063连接。
综上，在本实施例中，所述驱动电路通过级传、锁存（输出）、下拉三个阶段来实现扫描信号的输出，波形如图6所示。其中，在级传阶段，STV1高电平信号输入并与CT1高电平信号经时钟反相器作用，输出ST1高电平信号；在锁存（输出）阶段，ST1高电平信号与CT1低电平信号经时钟反相器作用，维持ST1高电平信号，同时ST1信号、STV1信号与CK1（CK3）信号经三输入与非门作用，输出高电平的扫描信号；在下拉阶段，STV1低电平信号与CT1高电平信号经时钟反相器作用，输出ST1低信号，完成电路下拉。其中，信号STV1、STV2、ST1、ST2、ST5、ST6、ST9、ST10均为级传信号；信号CT1、CT2、CT3、CT4、CK1、CK2、CK3、CK4均为时钟信号，CT1、CT2、CT3、CT4均具有第一高电平持续周期，CK1、CK2、CK3、CK4均具有第二高电平持续周期，所述第一高电平持续周期与所述第二高电平持续周期不相等。
通过上述技术方案，可以使得驱动电路的结构得到简化，从而能够适应显示面板超窄边框的需求。
此外，在本实施例中，通过使用三输入与非门来生成并输出扫描信号（包括所述第一扫描信号和所述第二扫描信号），有利于减少传统的所述驱动电路中NAND（闪存）单元的TFT（Thin Film Transistor，薄膜晶体管）的个数。
此外，本实施例的技术方案可以实现通过单级的锁存信号来生成双级（双行）的扫描信号，因此有利于简化所述驱动电路的结构，同时能够确保所述驱动电路长时间操作的稳定性。
参考图7，图7为本发明的驱动电路的第二实施例的电路图。本实施例与上述第一实施例相似，不同之处在于：
在本实施例中，第一反相输出单元105还用于对所述第一扫描信号进行稳定化处理，以生成所述经过反相的第一扫描信号GN+1，所述第一反相输出单元105还包括第六反相器1054和第七反相器1055。
所述第六反相器1054包括第六反相输入端和第六反相输出端，所述第六反相输入端与所述第五反相输出端连接。
所述第七反相器1055包括第七反相输入端和第七反相输出端，所述第七反相输入端与所述第六反相输出端连接，所述第七反相输出端与所述经过反相的第一扫描信号输出端1053连接。
所述第二反相输出单元106还用于对所述第二扫描信号进行稳定化处理，以生成所述经过反相的第二扫描信号GN+2，所述第二反相输出单元106还包括第九反相器1064和第十反相器1065。
所述第九反相器1064包括第九反相输入端和第九反相输出端，所述第九反相输入端与所述第八反相输出端连接。
所述第十反相器1065包括第十反相输入端和第十反相输出端，所述第十反相输入端与所述第九反相输出端连接，所述第十反相输出端与所述经过反相的第二扫描信号输出端1063连接。
参考图8，图8为本发明的驱动电路的第三实施例的电路图。本实施例与上述第一实施例或第二实施例相似，不同之处在于：
在本实施例中，所述第一扫描信号生成单元103中的所述第四级传信号输入端1033替换为第四时钟信号输入端（CT3）。
所述第十五栅极与所述第四时钟信号输入端连接，所述第十五栅极用于接收所述第四时钟信号输入端所提供的第四时钟信号，第十五薄膜晶体管403用于在所述第十五栅极所接收到的所述第四时钟信号为低电平信号时开启所述第十五源极与所述第十五漏极之间的第十五电流通道，以及用于在所述第四时钟信号为高电平信号时关闭所述第十五电流通道。
所述第十八栅极与第四时钟信号输入端连接，所述第十八栅极用于接收所述第四时钟信号输入端所提供的所述第四时钟信号，第十八薄膜晶体管406用于在所述第十八栅极所接收到的所述第四时钟信号为高电平信号时开启所述第十八源极与所述第十八漏极之间的第十八电流通道，以及用于在所述第四时钟信号为低电平信号时关闭所述第十八电流通道。
所述第二扫描信号生成单元104中的第三时钟信号输入端1043替换为第六时钟信号输入端，所述第五级传信号输入端1041替换为第五时钟信号输入端（CT3），其中，所述第五时钟信号输入端与所述第四时钟信号输入端连接。
所述第十九栅极与所述第五时钟信号输入端连接，所述第十九栅极用于接收所述第五时钟信号输入端所提供的第五时钟信号，第十九薄膜晶体管501用于在所述第十九栅极所接收到的所述第五时钟信号为低电平信号时开启所述第十九源极与所述第十九漏极之间的第十九电流通道，以及用于在所述第五时钟信号为高电平信号时关闭所述第十九电流通道。
所述第二十一栅极与所述第六时钟信号输入端连接，所述第二十一栅极用于接收所述第六时钟信号输入端所提供的第六时钟信号，第二十一薄膜晶体管503用于在所述第二十一栅极所接收到的所述第六时钟信号为低电平信号时开启所述第二十一源极与所述第二十一漏极之间的第二十一电流通道，以及用于在所述第六时钟信号为高电平信号时关闭所述第二十一电流通道。
所述第二十二栅极与所述第五时钟信号输入端连接，所述第二十二栅极用于接收所述第五时钟信号输入端所提供的所述第五时钟信号，第二十二薄膜晶体管504用于在所述第二十二栅极所接收到的所述第五时钟信号为高电平信号时开启所述第二十二源极与所述第二十二漏极之间的第二十二电流通道，以及用于在所述第五时钟信号为低电平信号时关闭所述第二十二电流通道。
所述第二十四栅极与所述第六时钟信号输入端连接，所述第二十四栅极用于接收所述第六时钟信号输入端所提供的所述第六时钟信号，第二十四薄膜晶体管506用于在所述第二十四栅极所接收到的所述第六时钟信号为高电平信号时开启所述第二十四源极与所述第二十四漏极之间的第二十四电流通道，以及用于在所述第六时钟信号为低电平信号时关闭所述第二十四电流通道。
所述驱动电路还包括时钟信号反相处理单元107，所述时钟信号反相处理单元107包括第十三反相器1071，所述第十三反相器1071用于接收所述第二时钟信号（CK3），并用于将所述第二时钟信号进行反向处理，以生成所述第六时钟信号。
在本实施例中，相关信号的波形图如图9所示。
参考图10，图10为本发明的驱动电路的第四实施例的电路图。本实施例与上述第一实施例至第三实施例中的任意一个实施例相似，不同之处在于：
所述驱动电路还包括复位单元108。所述复位单元108包括第二十五薄膜晶体管1081，所述第二十五薄膜晶体管1081包括第二十五栅极1082、第二十五源极1083和第二十五漏极，所述第二十五源极1083用于接收第五高电压信号，所述第二十五漏极与所述级传信号锁存单元102连接，具体地，所述第二十五漏极与所述级传信号锁存单元102中的所述第四反相输入端连接，所述第二十五栅极1082用于接收电路重置信号，并用于根据所述电路重置信号开启或关闭所述第二十五源极1083和第二十五漏极之间的第二十五电流通道。
尽管已经相对于一个或多个实现方式示出并描述了本发明，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本发明包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能（例如其在功能上是等价的）的任意组件（除非另外指示），即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (19)

  1. 一种驱动电路，其中，所述驱动电路包括：
    至少两驱动单元，至少两所述驱动单元以阵列的形式排列，至少两所述驱动单元相互连接，至少两所述驱动单元中的第一驱动单元用于接收第二驱动单元所生成的第二驱动信号集合中的至少一第二子信号，并生成第一驱动信号集合，其中，所述第二驱动单元为至少两所述驱动单元中除所述第一驱动单元以外的一个所述驱动单元；
    其中，所述驱动单元包括：
    一控制单元，用于根据正反向扫描信号控制级传信号的输出；
    一级传信号锁存单元，用于接收所述级传信号，并对所述级传信号进行锁存，以生成锁存信号；
    一第一扫描信号生成单元，用于生成第一扫描信号；
    一第二扫描信号生成单元，用于生成第二扫描信号；
    一第一反相输出单元，用于对所述第一扫描信号进行反相，并生成经过反相的第一扫描信号；以及
    一第二反相输出单元，用于对所述第二扫描信号进行反相，并生成经过反相的第二扫描信号；
    所述控制单元包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端；
    所述控制单元还包括：
    一第一薄膜晶体管，第一薄膜晶体管包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关控制信号输入端连接，所述第一源极与所述第一级传信号输入端连接，所述第一漏极与所述第一级传信号输出端连接，所述第一薄膜晶体管用于根据所述第一开关控制信号输入端所提供的第一开关控制信号控制所述第一级传信号输入端的第一级传信号的输出；
    一第二薄膜晶体管，第二薄膜晶体管包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一开关控制信号输入端连接，所述第二源极与所述第二级传信号输入端连接，所述第二漏极与所述第一级传信号输出端连接，所述第二薄膜晶体管用于根据所述第一开关控制信号控制所述第二级传信号输入端的第二级传信号的输出；
    一第三薄膜晶体管，第三薄膜晶体管包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第二开关控制信号输入端连接，所述第三源极与所述第一级传信号输入端连接，所述第三漏极与所述第一级传信号输出端连接，所述第三薄膜晶体管用于根据所述第二开关控制信号输入端所提供的第二开关控制信号控制所述第一级传信号的输出；以及
    一第四薄膜晶体管，第四薄膜晶体管包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第二开关控制信号输入端连接，所述第四源极与所述第二级传信号输入端连接，所述第四漏极与所述第一级传信号输出端连接，所述第四薄膜晶体管用于根据所述第二开关控制信号控制所述第二级传信号的输出；
    所述级传信号锁存单元包括第一时钟信号输入端、第三级传信号输入端、锁存信号输出端；
    所述级传信号锁存单元还包括：
    一第一反相器，所述第一反相器包括第一反相输入端和第一反相输出端，所述第一反相输入端与所述第一时钟信号输入端连接，所述第一反相输入端用于接收第一时钟信号；
    一第二反相器，所述第二反相器包括第二反相输入端和第二反相输出端，所述第二反相输入端与所述第一反相输出端连接，所述第二反相器还与所述第三级传信号输入端及所述锁存信号输出端连接；
    一第三反相器，所述第三反相器包括第三反相输入端和第三反相输出端，所述第三反相输入端与所述第一时钟信号输入端连接，所述第三反相器还与所述第三级传信号输入端及所述锁存信号输出端连接，所述第三反相输入端用于接收所述第一时钟信号；以及
    一第四反相器，所述第四反相器包括第四反相输入端和第四反相输出端，所述第四反相输入端与所述第三反相输出端和所述第二反相输出端连接，所述第四反相输出端与所述锁存信号输出端连接。
  2. 根据权利要求1所述的驱动电路，其中，所述第一薄膜晶体管的第一电流通道开启时所述第二薄膜晶体管的第二电流通道关闭，所述第一电流通道关闭时所述第二电流通道开启，所述第一电流通道为所述第一源极和所述第一漏极之间的电流通道，所述第二电流通道为所述第二源极和所述第二漏极之间的电流通道；
    所述第三薄膜晶体管的第三电流通道开启时所述第四薄膜晶体管的第四电流通道关闭，所述第三电流通道关闭时所述第四电流通道开启，所述第三电流通道为所述第三源极和所述第三漏极之间的电流通道，所述第四电流通道为所述第四源极和所述第四漏极之间的电流通道。
  3. 根据权利要求1所述的驱动电路，其中，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的组合用于对级传信号进行移位和锁存。
  4. 根据权利要求1所述的驱动电路，其中，所述第二反相器包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管；
    所述第三反相器包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管；
    所述第五薄膜晶体管包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第一反相输出端连接，所述第五源极用于接收第一高电压信号，所述第五薄膜晶体管用于在所述第五栅极所接收到的经过反相的所述第一时钟信号为低电平信号时开启所述第五源极和所述第五漏极之间的第五电流通道，以及用于在所述第五栅极所接收到的所述经过反相的第一时钟信号为高电平信号时关闭所述第五电流通道；
    所述第六薄膜晶体管包括第六栅极、第六源极和第六漏极，所述第六栅极用于接收第三级传信号，所述第六源极与所述第五漏极连接，所述第六漏极与所述第四反相输入端连接，所述第六薄膜晶体管用于在所述第六栅极所接收到的所述第三级传信号为低电平信号时开启所述第六源极和所述第六漏极之间的第六电流通道，以及用于在所述第六栅极所接收到的所述第三级传信号为高电平信号时关闭所述第六电流通道；
    所述第七薄膜晶体管包括第七栅极、第七源极和第七漏极，所述第七栅极用于接收第四级传信号，所述第七源极用于接收第一低电压信号，所述第七薄膜晶体管用于在所述第七栅极所接收到的所述第四级传信号为高电平信号时开启所述第七源极和所述第七漏极之间的第七电流通道，以及用于在所述第七栅极接收到的所述第四级传信号为低电平信号时关闭所述第七电流通道；
    所述第八薄膜晶体管包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第一反相输出端连接，所述第八源极与所述第七漏极连接，所述第八漏极与所述第四反相输入端连接，所述第八薄膜晶体管用于在所述第八栅极接收到的所述经过反相的第一时钟信号为高电平信号时开启所述第八源极和所述第八漏极之间的第八电流通道，以及用于在所述第八栅极所接收到的所述经过反相的第一时钟信号为低电平信号时关闭所述第八电流通道；
    所述第九薄膜晶体管包括第九栅极、第九源极和第九漏极，所述第九栅极用于接收所述第一时钟信号，所述第九漏极与第四反相输入端连接，所述第九薄膜晶体管用于在所述第九栅极所接收到的所述第一时钟信号为高电平信号时开启所述第九源极和所述第九漏极之间的第九电流通道，以及用于在所述第九栅极所接收到所述第一时钟信号为低电平信号时关闭所述第五电流通道；
    所述第十薄膜晶体管包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六栅极连接，所述第十栅极用于接收所述第三级传信号，所述第十漏极与所述第九源极连接，所述第十源极用于接收第二低电压信号，所述第十薄膜晶体管用于在所述第十栅极所接收到的所述第三级传信号为高电平信号时开启所述第十源极和所述第十漏极之间的第十电流通道，以及用于在所述第十栅极接收到的所述第三级传信号为低电平信号时关闭所述第十电流通道；
    所述第十一薄膜晶体管包括第十一栅极、第十一源极和第十一漏极，所述第十一栅极用于接收所述第四级传信号，所述第十一漏极还与所述第四反相输入端连接，所述第十一薄膜晶体管用于在所述第十一栅极所接收到的所述第四级传信号为低电平信号时开启所述第十一源极和所述第十一漏极之间的第十一电流通道，以及用于在所述第十一栅极所接收到的所述第四级传信号高电平信号时关闭所述第十一电流通道；以及
    所述第十二薄膜晶体管包括第十二栅极、第十二源极和第十二漏极，所述第十二栅极用于接收所述第一时钟信号，所述第十二源极用于接收第二高电压信号，所述第十二漏极与所述第十一源极连接，所述第十二薄膜晶体管用于在所述第十二栅极所接收到的所述第一时钟信号为低电平信号时开启所述第十二源极和所述第十二漏极之间的第十二电流通道，以及用于在所述第十二栅极所接收到的所述第一时钟信号为高电平信号时关闭所述第十二电流通道；
    其中，所述第四反相输出端还与所述第七栅极连接和所述第十一栅极连接。
  5. 根据权利要求1所述的驱动电路，其中，所述驱动电路还包括：
    复位单元，所述复位单元包括第二十五薄膜晶体管，所述第二十五薄膜晶体管包括第二十五栅极、第二十五源极和第二十五漏极；
    所述第二十五源极用于接收第五高电压信号，所述第二十五漏极与所述级传信号锁存单元连接；
    所述第二十五栅极用于接收电路重置信号，并用于根据所述电路重置信号开启或关闭所述第二十五源极和所述第二十五漏极之间的第二十五电流通道。
  6. 一种驱动电路，其中，所述驱动电路包括：
    至少两驱动单元，至少两所述驱动单元以阵列的形式排列，至少两所述驱动单元相互连接，至少两所述驱动单元中的第一驱动单元用于接收第二驱动单元所生成的第二驱动信号集合中的至少一第二子信号，并生成第一驱动信号集合，其中，所述第二驱动单元为至少两所述驱动单元中除所述第一驱动单元以外的一个所述驱动单元；
    其中，所述驱动单元包括：
    一控制单元，用于根据正反向扫描信号控制级传信号的输出；
    一级传信号锁存单元，用于接收所述级传信号，并对所述级传信号进行锁存，以生成锁存信号；
    一第一扫描信号生成单元，用于生成第一扫描信号；
    一第二扫描信号生成单元，用于生成第二扫描信号；
    一第一反相输出单元，用于对所述第一扫描信号进行反相，并生成经过反相的第一扫描信号；以及
    一第二反相输出单元，用于对所述第二扫描信号进行反相，并生成经过反相的第二扫描信号。
  7. 根据权利要求6所述的驱动电路，其中，所述控制单元包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端；
    所述控制单元还包括：
    一第一薄膜晶体管，第一薄膜晶体管包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关控制信号输入端连接，所述第一源极与所述第一级传信号输入端连接，所述第一漏极与所述第一级传信号输出端连接，所述第一薄膜晶体管用于根据所述第一开关控制信号输入端所提供的第一开关控制信号控制所述第一级传信号输入端的第一级传信号的输出；
    一第二薄膜晶体管，第二薄膜晶体管包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一开关控制信号输入端连接，所述第二源极与所述第二级传信号输入端连接，所述第二漏极与所述第一级传信号输出端连接，所述第二薄膜晶体管用于根据所述第一开关控制信号控制所述第二级传信号输入端的第二级传信号的输出；
    一第三薄膜晶体管，第三薄膜晶体管包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第二开关控制信号输入端连接，所述第三源极与所述第一级传信号输入端连接，所述第三漏极与所述第一级传信号输出端连接，所述第三薄膜晶体管用于根据所述第二开关控制信号输入端所提供的第二开关控制信号控制所述第一级传信号的输出；以及
    一第四薄膜晶体管，第四薄膜晶体管包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第二开关控制信号输入端连接，所述第四源极与所述第二级传信号输入端连接，所述第四漏极与所述第一级传信号输出端连接，所述第四薄膜晶体管用于根据所述第二开关控制信号控制所述第二级传信号的输出。
  8. 根据权利要求7所述的驱动电路，其中，所述第一薄膜晶体管的第一电流通道开启时所述第二薄膜晶体管的第二电流通道关闭，所述第一电流通道关闭时所述第二电流通道开启，所述第一电流通道为所述第一源极和所述第一漏极之间的电流通道，所述第二电流通道为所述第二源极和所述第二漏极之间的电流通道；
    所述第三薄膜晶体管的第三电流通道开启时所述第四薄膜晶体管的第四电流通道关闭，所述第三电流通道关闭时所述第四电流通道开启，所述第三电流通道为所述第三源极和所述第三漏极之间的电流通道，所述第四电流通道为所述第四源极和所述第四漏极之间的电流通道。
  9. 根据权利要求6所述的驱动电路，其中，所述级传信号锁存单元包括第一时钟信号输入端、第三级传信号输入端、锁存信号输出端；
    所述级传信号锁存单元还包括：
    一第一反相器，所述第一反相器包括第一反相输入端和第一反相输出端，所述第一反相输入端与所述第一时钟信号输入端连接，所述第一反相输入端用于接收第一时钟信号；
    一第二反相器，所述第二反相器包括第二反相输入端和第二反相输出端，所述第二反相输入端与所述第一反相输出端连接，所述第二反相器还与所述第三级传信号输入端及所述锁存信号输出端连接；
    一第三反相器，所述第三反相器包括第三反相输入端和第三反相输出端，所述第三反相输入端与所述第一时钟信号输入端连接，所述第三反相器还与所述第三级传信号输入端及所述锁存信号输出端连接，所述第三反相输入端用于接收所述第一时钟信号；以及
    一第四反相器，所述第四反相器包括第四反相输入端和第四反相输出端，所述第四反相输入端与所述第三反相输出端和所述第二反相输出端连接，所述第四反相输出端与所述锁存信号输出端连接。
  10. 根据权利要求9所述的驱动电路，其中，所述第一反相器、所述第二反相器、所述第三反相器和所述第四反相器的组合用于对级传信号进行移位和锁存。
  11. 根据权利要求9所述的驱动电路，其中，所述第二反相器包括第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管；
    所述第三反相器包括第九薄膜晶体管、第十薄膜晶体管、第十一薄膜晶体管和第十二薄膜晶体管；
    所述第五薄膜晶体管包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第一反相输出端连接，所述第五源极用于接收第一高电压信号，所述第五薄膜晶体管用于在所述第五栅极所接收到的经过反相的所述第一时钟信号为低电平信号时开启所述第五源极和所述第五漏极之间的第五电流通道，以及用于在所述第五栅极所接收到的所述经过反相的第一时钟信号为高电平信号时关闭所述第五电流通道；
    所述第六薄膜晶体管包括第六栅极、第六源极和第六漏极，所述第六栅极用于接收第三级传信号，所述第六源极与所述第五漏极连接，所述第六漏极与所述第四反相输入端连接，所述第六薄膜晶体管用于在所述第六栅极所接收到的所述第三级传信号为低电平信号时开启所述第六源极和所述第六漏极之间的第六电流通道，以及用于在所述第六栅极所接收到的所述第三级传信号为高电平信号时关闭所述第六电流通道；
    所述第七薄膜晶体管包括第七栅极、第七源极和第七漏极，所述第七栅极用于接收第四级传信号，所述第七源极用于接收第一低电压信号，所述第七薄膜晶体管用于在所述第七栅极所接收到的所述第四级传信号为高电平信号时开启所述第七源极和所述第七漏极之间的第七电流通道，以及用于在所述第七栅极接收到的所述第四级传信号为低电平信号时关闭所述第七电流通道；
    所述第八薄膜晶体管包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第一反相输出端连接，所述第八源极与所述第七漏极连接，所述第八漏极与所述第四反相输入端连接，所述第八薄膜晶体管用于在所述第八栅极接收到的所述经过反相的第一时钟信号为高电平信号时开启所述第八源极和所述第八漏极之间的第八电流通道，以及用于在所述第八栅极所接收到的所述经过反相的第一时钟信号为低电平信号时关闭所述第八电流通道；
    所述第九薄膜晶体管包括第九栅极、第九源极和第九漏极，所述第九栅极用于接收所述第一时钟信号，所述第九漏极与第四反相输入端连接，所述第九薄膜晶体管用于在所述第九栅极所接收到的所述第一时钟信号为高电平信号时开启所述第九源极和所述第九漏极之间的第九电流通道，以及用于在所述第九栅极所接收到所述第一时钟信号为低电平信号时关闭所述第五电流通道；
    所述第十薄膜晶体管包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六栅极连接，所述第十栅极用于接收所述第三级传信号，所述第十漏极与所述第九源极连接，所述第十源极用于接收第二低电压信号，所述第十薄膜晶体管用于在所述第十栅极所接收到的所述第三级传信号为高电平信号时开启所述第十源极和所述第十漏极之间的第十电流通道，以及用于在所述第十栅极接收到的所述第三级传信号为低电平信号时关闭所述第十电流通道；
    所述第十一薄膜晶体管包括第十一栅极、第十一源极和第十一漏极，所述第十一栅极用于接收所述第四级传信号，所述第十一漏极还与所述第四反相输入端连接，所述第十一薄膜晶体管用于在所述第十一栅极所接收到的所述第四级传信号为低电平信号时开启所述第十一源极和所述第十一漏极之间的第十一电流通道，以及用于在所述第十一栅极所接收到的所述第四级传信号高电平信号时关闭所述第十一电流通道；以及
    所述第十二薄膜晶体管包括第十二栅极、第十二源极和第十二漏极，所述第十二栅极用于接收所述第一时钟信号，所述第十二源极用于接收第二高电压信号，所述第十二漏极与所述第十一源极连接，所述第十二薄膜晶体管用于在所述第十二栅极所接收到的所述第一时钟信号为低电平信号时开启所述第十二源极和所述第十二漏极之间的第十二电流通道，以及用于在所述第十二栅极所接收到的所述第一时钟信号为高电平信号时关闭所述第十二电流通道；
    其中，所述第四反相输出端还与所述第七栅极连接和所述第十一栅极连接。
  12. 根据权利要求6所述的驱动电路，其中，所述第一扫描信号生成单元包括第二时钟信号输入端、第一锁存信号输入端、第四级传信号输入端/第四时钟信号输入端、第一扫描信号输出端，其中，所述第一锁存信号输入端与所述锁存信号输出端连接；
    所述第一扫描信号生成单元还包括：
    一第十三薄膜晶体管，所述第十三薄膜晶体管包括第十三栅极、第十三源极和第十三漏极，所述第十三栅极与所述第二时钟信号输入端连接，所述第十三栅极用于接收所述第二时钟信号输入端所提供的第二时钟信号，所述第十三源极用于接收第三高电压信号，所述第十三漏极与所述第一扫描信号输出端连接，第十三薄膜晶体管用于在所述第十三栅极所接收到的所述第二时钟信号为低电平信号时开启所述第十三源极与所述第十三漏极之间的第十三电流通道，以及用于在所述第二时钟信号为高电平信号时关闭所述第十三电流通道；
    一第十四薄膜晶体管，所述第十四薄膜晶体管包括第十四栅极、第十四源极和第十四漏极，所述第十四栅极与所述第一锁存信号输入端连接，所述第十四栅极用于接收所述第一锁存信号输入端所提供的所述锁存信号，所述第十四源极用于接收所述第三高电压信号，所述第十四漏极与所述第一扫描信号输出端连接，第十四薄膜晶体管用于在所述第十四栅极所接收到的所述锁存信号为低电平信号时开启所述第十四源极与所述第十四漏极之间的第十四电流通道，以及用于在所述锁存信号为高电平信号时关闭所述第十四电流通道；
    一第十五薄膜晶体管，所述第十五薄膜晶体管包括第十五栅极、第十五源极和第十五漏极，所述第十五栅极与所述第四级传信号输入端或第四时钟信号输入端连接，所述第十五栅极用于接收所述第四级传信号输入端所提供的第四级传信号或所述第四时钟信号输入端所提供的第四时钟信号，所述第十五源极用于接收所述第三高电压信号，所述第十五漏极与所述第一扫描信号输出端连接，第十五薄膜晶体管用于在所述第十五栅极所接收到的所述第四级传信号或所述第四时钟信号为低电平信号时开启所述第十五源极与所述第十五漏极之间的第十五电流通道，以及用于在所述第四级传信号或所述第四时钟信号为高电平信号时关闭所述第十五电流通道；
    一第十六薄膜晶体管，所述第十六薄膜晶体管包括第十六栅极、第十六源极和第十六漏极，所述第十六栅极与所述第二时钟信号输入端连接，所述第十六栅极用于接收所述第二时钟信号输入端所提供的所述第二时钟信号，所述第十六漏极与所述第一扫描信号输出端连接，第十六薄膜晶体管用于在所述第十六栅极所接收到的所述第二时钟信号为高电平信号时开启所述第十六源极与所述第十六漏极之间的第十六电流通道，以及用于在所述第二时钟信号为低电平信号时关闭所述第十六电流通道；
    一第十七薄膜晶体管，所述第十七薄膜晶体管包括第十七栅极、第十七源极和第十七漏极，所述第十七栅极与所述第一锁存信号输入端连接，所述第十七栅极用于接收所述第一锁存信号输入端所提供的所述锁存信号，所述第十七漏极与所述第十六源极连接，第十七薄膜晶体管用于在所述第十七栅极所接收到的所述锁存信号为高电平信号时开启所述第十七源极与所述第十七漏极之间的第十七电流通道，以及用于在所述锁存信号为低电平信号时关闭所述第十七电流通道；以及
    一第十八薄膜晶体管，所述第十八薄膜晶体管包括第十八栅极、第十八源极和第十八漏极，所述第十八栅极与所述第四级传信号输入端或第四时钟信号输入端连接，所述第十八栅极用于接收所述第四级传信号输入端所提供的所述第四级传信号或所述第四时钟信号输入端所提供的所述第四时钟信号，所述第十八源极用于接收所述第三低电压信号，所述第十八漏极与所述第十七源极连接，第十八薄膜晶体管用于在所述第十八栅极所接收到的所述第四级传信号或所述第四时钟信号为高电平信号时开启所述第十八源极与所述第十八漏极之间的第十八电流通道，以及用于在所述第四级传信号或所述第四时钟信号为低电平信号时关闭所述第十八电流通道；
    所述第二扫描信号生成单元包括第三时钟信号输入端/第六时钟信号输入端、第二锁存信号输入端、第五级传信号输入端/第五时钟信号输入端、第二扫描信号输出端，其中，所述第二锁存信号输入端与所述锁存信号输出端连接，所述第五级传信号输入端与所述第四级传信号输入端连接，所述第五时钟信号输入端与所述第四时钟信号输入端连接；
    所述第二扫描信号生成单元还包括：
    一第十九薄膜晶体管，所述第十九薄膜晶体管包括第十九栅极、第十九源极和第十九漏极，所述第十九栅极与所述第五级传信号输入端或所述第五时钟信号输入端连接，所述第十九栅极用于接收所述第五级传信号输入端所提供的第四级传信号或所述第五时钟信号输入端所提供的第五时钟信号，所述第十九源极用于接收第四高电压信号，所述第十九漏极与所述第二扫描信号输出端连接，第十九薄膜晶体管用于在所述第十九栅极所接收到的所述第四级传信号或所述第五时钟信号为低电平信号时开启所述第十九源极与所述第十九漏极之间的第十九电流通道，以及用于在所述第四级传信号或所述第五时钟信号为高电平信号时关闭所述第十九电流通道；
    一第二十薄膜晶体管，所述第二十薄膜晶体管包括第二十栅极、第二十源极和第二十漏极，所述第二十栅极与所述第二锁存信号输入端连接，所述第二十栅极用于接收所述第二锁存信号输入端所提供的所述锁存信号，所述第二十源极用于接收所述第四高电压信号，所述第二十漏极与所述第二扫描信号输出端连接，第二十薄膜晶体管用于在所述第二十栅极所接收到的所述锁存信号为低电平信号时开启所述第二十源极与所述第二十漏极之间的第二十电流通道，以及用于在所述锁存信号为高电平信号时关闭所述第二十电流通道；
    一第二十一薄膜晶体管，所述第二十一薄膜晶体管包括第二十一栅极、第二十一源极和第二十一漏极，所述第二十一栅极与所述第三时钟信号输入端或所述第六时钟信号输入端连接，所述第二十一栅极用于接收所述第三时钟信号输入端所提供的第三时钟信号或所述第六时钟信号输入端所提供的第六时钟信号，所述第二十一源极用于接收所述第四高电压信号，所述第二十一漏极与所述第二扫描信号输出端连接，第二十一薄膜晶体管用于在所述第二十一栅极所接收到的所述第三时钟信号或所述第六时钟信号为低电平信号时开启所述第二十一源极与所述第二十一漏极之间的第二十一电流通道，以及用于在所述第三时钟信号或所述第六时钟信号为高电平信号时关闭所述第二十一电流通道；
    一第二十二薄膜晶体管，所述第二十二薄膜晶体管包括第二十二栅极、第二十二源极和第二十二漏极，所述第二十二栅极与所述第五级传信号输入端或所述第五时钟信号输入端连接，所述第二十二栅极用于接收所述第五级传信号输入端所提供的第四级传信号或所述第五时钟信号输入端所提供的所述第五时钟信号，所述第二十二漏极与所述第二扫描信号输出端连接，第二十二薄膜晶体管用于在所述第二十二栅极所接收到的所述第四级传信号或所述第五时钟信号为高电平信号时开启所述第二十二源极与所述第二十二漏极之间的第二十二电流通道，以及用于在所述第四级传信号或所述第五时钟信号为低电平信号时关闭所述第二十二电流通道；
    一第二十三薄膜晶体管，所述第二十三薄膜晶体管包括第二十三栅极、第二十三源极和第二十三漏极，所述第二十三栅极与所述第二锁存信号输入端连接，所述第二十三栅极用于接收所述第二锁存信号输入端所提供的所述锁存信号，所述第二十三漏极与所述第二十二源极连接，第二十三薄膜晶体管用于在所述第二十三栅极所接收到的所述锁存信号为高电平信号时开启所述第二十三源极与所述第二十三漏极之间的第二十三电流通道，以及用于在所述锁存信号为低电平信号时关闭所述第二十三电流通道；以及
    一第二十四薄膜晶体管，所述第二十四薄膜晶体管包括第二十四栅极、第二十四源极和第二十四漏极，所述第二十四栅极与所述第三时钟信号输入端或所述第六时钟信号输入端连接，所述第二十四栅极用于接收所述第三时钟信号输入端所提供的所述第三时钟信号或所述第六时钟信号输入端所提供的第六时钟信号，所述第二十四源极用于接收所述第四低电压信号，所述第二十四漏极与所述第二十三源极连接，第二十四薄膜晶体管用于在所述第二十四栅极所接收到的所述第三时钟信号或所述第六时钟信号为高电平信号时开启所述第二十四源极与所述第二十四漏极之间的第二十四电流通道，以及用于在所述第三时钟信号或所述第六时钟信号为低电平信号时关闭所述第二十四电流通道。
  13. 根据权利要求12所述的驱动电路，其中，所述第一反相输出单元包括第一扫描信号输入端和经过反相的第一扫描信号输出端；
    所述第一反相输出单元包括：
    一第五反相器，所述第五反相器包括第五反相输入端和第五反相输出端，所述第五反相输入端与所述第一扫描信号输入端连接，所述第五反相输出端与所述经过反相的第一扫描信号输出端连接。
  14. 根据权利要求13所述的驱动电路，其中，第一反相输出单元还用于对所述第一扫描信号进行稳定化处理，以生成所述经过反相的第一扫描信号，所述第一反相输出单元还包括：
    一第六反相器，所述第六反相器包括第六反相输入端和第六反相输出端，所述第六反相输入端与所述第五反相输出端连接；以及
    一第七反相器，所述第七反相器包括第七反相输入端和第七反相输出端，所述第七反相输入端与所述第六反相输出端连接，所述第七反相输出端与所述经过反相的第一扫描信号输出端连接。
  15. 根据权利要求12所述的驱动电路，其中，所述第二反相输出单元包括第二扫描信号输入端和经过反相的第二扫描信号输出端；
    所述第二反相输出单元包括：
    一第八反相器，所述第八反相器包括第八反相输入端和第八反相输出端，所述第八反相输入端与所述第二扫描信号输入端连接，所述第八反相输出端与所述经过反相的第二扫描信号输出端连接。
  16. 根据权利要求15所述的驱动电路，其中，所述第二反相输出单元还用于对所述第二扫描信号进行稳定化处理，以生成所述经过反相的第二扫描信号，所述第二反相输出单元还包括：
    一第九反相器，所述第九反相器包括第九反相输入端和第九反相输出端，所述第九反相输入端与所述第八反相输出端连接；以及
    一第十反相器，所述第十反相器包括第十反相输入端和第十反相输出端，所述第十反相输入端与所述第九反相输出端连接，所述第十反相输出端与所述经过反相的第二扫描信号输出端连接。
  17. 根据权利要求12所述的驱动电路，其中，所述驱动电路还包括：
    时钟信号反相处理单元，用于将所述第二时钟信号进行反向处理，以生成所述第六时钟信号。
  18. 根据权利要求17所述的驱动电路，其中，所述时钟信号反相处理单元包括第十三反相器，所述第十三反相器用于接收所述第二时钟信号，并用于将所述第二时钟信号进行反向处理，以生成所述第六时钟信号。
  19. 根据权利要求6所述的驱动电路，其中，所述驱动电路还包括：
    复位单元，所述复位单元包括第二十五薄膜晶体管，所述第二十五薄膜晶体管包括第二十五栅极、第二十五源极和第二十五漏极；
    所述第二十五源极用于接收第五高电压信号，所述第二十五漏极与所述级传信号锁存单元连接；
    所述第二十五栅极用于接收电路重置信号，并用于根据所述电路重置信号开启或关闭所述第二十五源极和所述第二十五漏极之间的第二十五电流通道。
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