WO2017197686A1 - Goa 驱动电路 - Google Patents

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龚强
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武汉华星光电技术有限公司
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Definitions

  • the present invention relates to the field of driving technologies, and in particular, to a GOA driving circuit.
  • GOA Gate driver On In the Array
  • a scan driving circuit is formed on the array substrate to realize progressive scanning of the pixel array on the thin film transistor array substrate.
  • the signal source of the existing GOA circuit is directly generated by the driver chip IC, and a total of seven signal sources are required, namely: RST (reset signal), STV (input signal of the first stage of the circuit), U2D (positive sweep control) Signal), D2U (anti-scan control signal), CK1 (first clock signal), CK2 (second clock signal), GAS (All Gate On, function control signal).
  • RST reset signal
  • STV input signal of the first stage of the circuit
  • U2D positive sweep control
  • D2U anti-scan control signal
  • CK1 first clock signal
  • CK2 second clock signal
  • GAS All Gate On, function control signal
  • a GOA driving circuit comprising: at least two driving units cascaded with each other, wherein the Nth stage driving unit inputs a level transmitting signal, a forward scanning control signal and a reverse scanning control signal, a first clock signal and a second a clock signal, a reset signal, and a function control signal; the Nth stage driving unit includes:
  • a first signal generating module configured to generate the forward scan control signal according to the first clock signal and the level transmission signal
  • a second signal generating module configured to generate the reverse scan control signal according to the second clock signal and the level transmission signal
  • control module configured to control an output of the level transmission signal according to the forward scan control signal and the reverse scan control signal
  • a latching module configured to latch the level signal by using the first clock signal or the second clock signal to generate a latch signal
  • a third signal generating module configured to generate the function control signal according to the second clock signal, the first clock signal, and the reset signal
  • a processing module configured to perform NAND processing on the latch signal by using the second clock signal or the first clock signal to obtain a processed signal, and control an output of the processed signal according to the function control signal; as well as
  • a buffer module configured to invert an output signal of the processing module to obtain a scan signal to increase a driving capability of the scan signal.
  • a GOA driving circuit comprising: at least two driving units cascaded with each other, wherein the Nth stage driving unit inputs a level transmitting signal, a forward scanning control signal and a reverse scanning control signal, a first clock signal and a second a clock signal, a reset signal, and a function control signal; the Nth stage driving unit includes:
  • a first signal generating module configured to generate the forward scan control signal according to the first clock signal and the level transmission signal
  • control module configured to control an output of the level transmission signal according to the forward scan control signal and the reverse scan control signal
  • a latching module configured to latch the level signal by using the first clock signal or the second clock signal to generate a latch signal
  • a processing module configured to perform NAND processing on the latch signal by using the second clock signal or the first clock signal to obtain a processed signal, and control an output of the processed signal according to the function control signal;
  • a buffer module configured to invert an output signal of the processing module to obtain a scan signal to increase a driving capability of the scan signal.
  • the invention also provides a GOA driving circuit, comprising:
  • the Nth stage drive unit inputs a level transfer signal, a forward scan control signal and a reverse scan control signal, a first clock signal and a second clock signal, a reset signal, and a function control signal
  • the Nth stage drive unit includes:
  • a second signal generating module configured to generate the reverse scan control signal according to the second clock signal and the level transmission signal
  • control module configured to control an output of the level transmission signal according to the forward scan control signal and the reverse scan control signal
  • a latching module configured to latch the level signal by using the first clock signal or the second clock signal to generate a latch signal
  • a processing module configured to perform NAND processing on the latch signal by using the second clock signal or the first clock signal to obtain a processed signal, and control an output of the processed signal according to the function control signal;
  • a buffer module configured to invert an output signal of the processing module to obtain a scan signal to increase a driving capability of the scan signal.
  • the invention also provides a GOA driving circuit, comprising:
  • the Nth stage drive unit inputs a level transfer signal, a forward scan control signal and a reverse scan control signal, a first clock signal and a second clock signal, a reset signal, and a function control signal
  • the Nth stage drive unit includes:
  • control module configured to control an output of the level transmission signal according to the forward scan control signal and the reverse scan control signal
  • a latching module configured to latch the level signal by using the first clock signal or the second clock signal to generate a latch signal
  • a third signal generating module configured to generate the function control signal according to the second clock signal, the first clock signal, and the reset signal
  • a processing module configured to perform NAND processing on the latch signal by using the second clock signal or the first clock signal to obtain a processed signal, and control an output of the processed signal according to the function control signal; as well as
  • a buffer module configured to invert an output signal of the processing module to obtain a scan signal to increase a driving capability of the scan signal.
  • the GOA driving circuit of the present invention generates a remaining signal source by using a signal source of a part of the GOA driving circuit, thereby reducing the number of output pins of the driving chip, simplifying the driving chip, and reducing the production cost of the driving chip.
  • 1 is a circuit diagram of a conventional GOA driving circuit
  • FIG. 2 is a waveform diagram of respective signals when a conventional GOA driving circuit is forwardly scanned
  • FIG. 3 is a waveform diagram of respective signals in a reverse scan of a conventional GOA driving circuit
  • FIG. 5 is a circuit diagram of a first signal generating module in a GOA driving circuit of the present invention.
  • FIG. 6 is a circuit diagram of a second signal generating module in the GOA driving circuit of the present invention.
  • FIG. 7 is a waveform diagram of a first signal generating module and a second signal generating module in forward scanning
  • FIG. 8 is a waveform diagram of a first signal generating module and a second signal generating module in reverse scanning
  • FIG. 9 is a circuit diagram of a third signal generating module in the GOA driving circuit of the present invention.
  • Figure 10 is a waveform diagram of a third signal generating module
  • FIG. 11 is a circuit diagram of the remaining modules of the GOA driving circuit of the present invention.
  • FIG. 12 is a detailed circuit diagram of a processing module in the GOA driving circuit of the present invention.
  • the GOA driving circuit of the present invention is suitable for a display panel such as a TFT-LCD (Thin Film Transistor) Liquid Crystal Display, thin film transistor liquid crystal display panel), OLED (Organic Light Emitting) Diode, organic light emitting diode display panel, etc.
  • the GOA driving circuit of the present invention is for supplying a driving signal (scanning signal) to a display panel.
  • FIG. 1 is a circuit diagram of a conventional GOA driving circuit.
  • the GOA driving circuit of this embodiment includes at least two driving units that are cascaded with each other, wherein the Nth stage driving unit inputs a level transmission signal st(n-1) or st(n+1) or STV, and the forward scanning control signal U2D and reverse scan control signal D2U, first clock signal CK1 and second clock signal CK2, reset signal RST, function control signal GAS; when forward scanning, the level of the signal is st(n-1), and when When scanning the first line, the signal transmitted by this level is STV. When the reverse scan is performed, the signal of the stage is st(n+1), and when the last line is scanned, the signal of the stage is STV.
  • the Nth stage driving unit includes: a control module 10, a latch module 20, a processing module 30, and a buffer module 40;
  • the control module 10 is configured to control an output of the level transmission signal according to the forward scan control signal U2D and the reverse scan signal D2U;
  • the latch module 20 is configured to latch the level signal by the first clock signal CK1 or the second clock signal CK2 to generate a latch signal st(n); when N is an odd number, the lock The memory module 20 latches the level signal by the first clock signal CK1. When N is an even number, the latch module 20 latches the level signal by the second clock signal CK2.
  • the processing module 30 is configured to perform NAND processing on the latch signal by using the second clock signal CK2 or the first clock signal CK1 to obtain a processing signal, and control the processing according to the function control signal GAS The output of the signal.
  • N is an odd number
  • the processing module 30 performs NAND processing on the latch signal by the second clock signal CK2.
  • N is an even number
  • the processing module 30 pairs the lock by the first clock signal CK1. The signal is processed and non-logically processed.
  • the buffer module 40 is configured to invert the output signal of the processing module 30 to obtain a scan signal G(n) to increase the driving capability of the scan signal;
  • the input signal source of the existing GOA driving circuit is relatively large, that is, the RST, STV, U2D, D2U, CK1, CK2 and GAS pins are included in total, and the driving chip has many pins, which leads to the production cost. Higher.
  • the RST signal is used to reset the entire circuit before the drive circuit operates.
  • RST is low before the driver circuit operates; RST is high when the driver circuit is operating normally.
  • G(1)-G(4) represent the scan signals of the first to fourth lines, respectively.
  • the control module 10 can output the level-transmitted signal when the forward scan control signal is at a high level or the reverse scan control signal is at a low level.
  • the latch module 20 of the first stage GOA driving circuit is connected to CK1, the processing module 30 is connected to CK2, the latch module 20 of the second stage GOA driving circuit is connected to CK2, the processing module 30 is connected to CK1, and the third stage GOA driving circuit is The latch module 20 is connected to CK1, the processing module 30 is connected to CK2, the latch module 20 of the fourth-stage GOA driving circuit is connected to CK2, and the processing module 30 is connected to CK1.
  • the control module 10 when forward scanning, and when GAS is low level, U2D is high level, D2U is low level, and the control module 10 outputs the n-1th level transmission signal st(n-1),
  • the control module 10 outputs the level transfer signal STV.
  • the latch signal st(1) is output. Since CK1 and STV are simultaneously at a high level, st(1) is The output is high, so st(1) outputs a high level during the t0-t1 period; when CK1 is low at time t1, the latch module 20 continues to assert st(1) high.
  • CK1 becomes a high level again at time t2, but STV is at a low level at this time, st(1) becomes a low level at t2, and after NAND gate processing of processing module 30, CK2 is also approached.
  • the processing module 30 outputs a low level only during the period t1-t2, and after the reverse processing of the buffer module 40, the output signal G(1) is high during the period t1-t2. level.
  • the control module 10 inputs the level-transmitting signal st(1). Since st(1) is at a high level during the t0-t2 period, CK2 is at a high level during the period t1-t2, so that the lock is passed. After the function of the memory module 20, the latch signal st(2) is output. Since CK1 and STV are simultaneously at a high level, st(2) outputs a high level, so the t1-t2 period, st(2) outputs a high level. At time t2, when CK2 goes low, latch module 20 continues to assert st(2) high.
  • CK2 becomes a high level again at time t3, st(1) is at a low level at this time, so st(2) becomes a low level at t3, after the NAND gate processing of the processing module 30, That is, CK1 and st(2) are subjected to NAND logic processing, and the processing module 30 outputs a low level only during the period of t2-t3, and after the reverse processing of the buffer module 40, the output signal G(2) is in the period of t2-t3. Is high.
  • the driving principles of the 3rd and 4th stage GOA driving circuits are similar to those of the 1st and 2nd stages.
  • the control module 10 outputs a level transmission signal STV, after the function of the latch module 20,
  • the output latch signal st(4) since CK2 and STV are at the same time, st(4) outputs a high level, so st(4) outputs a high level during the t0-t1 period; at time t1, CK2
  • the latch module 20 continues to assert st(4) high. Since CK2 becomes high level again at time t2, but STV is low level at this time, st(4) becomes low level at t2, and after NAND gate processing of processing module 30, CK1 is also about to be CK1.
  • the processing module 30 outputs a low level only during the period t1-t2; after the reverse processing of the buffer module 40, the output signal G(4) is high during the period t1-t2. level.
  • the control module 10 outputs the level-transmitting signal st(4). Since st(4) is at a high level during the t0-t2 period, CK1 is at a high level during the period t1-t2, so that the lock is passed. After the function of the memory module 20, the latch signal st(3) is output. Since CK1 and STV are simultaneously at a high level, st(3) outputs a high level, that is, a period of t1-t2, and st(3) outputs a high level. At time t2, when CK1 goes low, latch module 20 continues to assert st(3) high.
  • CK1 becomes a high level again at time t3, but st(3) is at a low level at this time, st(3) becomes a low level at t3, after the NAND gate processing of the processing module 30, That is, CK2 and st(3) are subjected to NAND logic processing, and the processing module 30 outputs a low level only during the period of t2-t3, and after the reverse processing of the buffer module 40, the output signal G(3) is in the period of t2-t3. Is high.
  • the driving principles of the first and second stage GOA driving circuits are similar to those of the third and fourth stages.
  • the buffer module 40 input is a low-level power source VGL at this time, and after the reverse action of the buffer module, the output is made.
  • Each row of the scan signal G(n) is high.
  • FIG. 5 is a circuit diagram of a first signal generating module in the GOA driving circuit of the present invention.
  • the difference between this embodiment and the existing GOA driving circuit is that the forward scanning control signal U2D is generated by the first signal generating module, or the reverse scanning control signal D2U is generated by the second signal generating module, or the function control signal GAS is generated by the third signal.
  • the generating module generates, that is, the GOA driving circuit of the embodiment includes at least one of a first signal generating module, a second signal generating module, and a third signal generating module.
  • the first signal generating module 50 is configured to generate the forward scan control signal according to the first clock signal and the level transmission signal;
  • the first signal generating module 50 includes a first clock signal input terminal 53, a first switch signal input terminal 51, a second switch signal input terminal 52, and a first conversion output terminal 54, the first The conversion output terminal 54 is configured to output the forward scan control signal U2D; the first clock input terminal 53 is configured to input the first clock signal CK1, the first switch signal input terminal 51 and the second switch The signal input terminal 52 is used to input the level transmission signal STV;
  • the first signal generating module 50 further includes:
  • a first thin film transistor T1 including a first gate, a first source, and a first drain, the first gate being coupled to the first switch signal input terminal 51, the first source and the first The first clock signal input terminal 53 is connected, and the first drain is connected to the input end of the first latch 501; the first thin film transistor T1 is an NPN type thin film transistor.
  • a first inverter 502 having an input terminal coupled to the second switch signal input terminal 52;
  • a second thin film transistor T2 including a second gate, a second source, and a second drain, the second gate being connected to an output of the first inverter 502, the second source and The first clock signal input terminal 53 is connected, the second drain is connected to the input end of the first latch 501, and the second thin film transistor T2 is a PNP type thin film transistor.
  • the first latch 501 has an output connected to an input of the first inverter group 503; the first latch 501 includes two inverters 507, 508, wherein an output of the inverter 507 The end is coupled to the input of the inverter 508; the input of the inverter 507 is coupled to the output of the inverter 508;
  • the first inverter group 503 includes a second inverter 504, a third inverter 505, and a fourth inverter 506 connected in sequence, and an output end of the first inverter group 503 and the first conversion The output terminal 54 is connected.
  • the second signal generating module 60 is configured to generate the reverse scan control signal according to the second clock signal and the level transmission signal;
  • the second signal generating module 60 includes a second clock signal input 63, a third switch signal input terminal 61, a fourth switch signal input terminal 62, and a second conversion output terminal 68.
  • the second conversion output terminal 68 is used for output.
  • the reverse scan control signal D2U; the second clock input terminal 63 is for inputting the second clock signal CK2, and the third switch signal input terminal 61 and the fourth switch signal input terminal 62 are both used for Inputting the level transmission signal STV;
  • the second signal generating module 60 further includes:
  • a seventh thin film transistor T64 which includes a seventh gate, a seventh source, and a seventh drain, the seventh gate being connected to the third switch signal input terminal 61, the seventh source and the a second clock signal input terminal 63 is connected, and the seventh drain is connected to an input end of the second latch 66;
  • a fifth inverter 606 having an input terminal connected to the fourth switch signal input terminal 62;
  • An eighth thin film transistor T65 which includes an eighth gate, an eighth source, and an eighth drain, wherein the eighth gate is connected to an output of the fifth inverter 606, and the eighth source is The second clock signal input terminal 63 is connected, and the eighth drain is connected to the input end of the second latch 66;
  • the second latch 66 has an output connected to an input end of the second inverter group 67;
  • the second inverter group 67 includes a fifth inverter 603, a sixth inverter 604, and a seventh inverter 605 which are sequentially connected, and an output end of the second inverter group 67 and the first The two conversion outputs 68 are connected.
  • the first thin film transistor T1 and the second thin film transistor T2 output a high level, after the first After a latch, a low level is output, and after the time t1, the latching action of the first latch 501 causes the first latch to continue to output a low level, and then reverses through the first inverter group. After that, after the time t0, the output of the first conversion output is still high, that is, the U2D output is high.
  • the seventh thin film transistor T64 and the eighth thin film transistor T65 output a low level, after the first After the second latch, the output is high, and after the time t1, the second latch output is still high due to the latching action of the second latch, and is reversed after passing through the second inverter group. After that, after the time t0, the D2U output is low.
  • the first thin film transistor T1 and the second thin film transistor T2 output a low level at t0.
  • the U2D output is low.
  • the output of the first conversion output is still low, that is, after the time t0, the U2D output is Is low.
  • the seventh thin film transistor T64 and the eighth thin film transistor T65 output a high level at t0.
  • the D2U output is high.
  • the output of the second conversion output is still high, that is, after the time t0, the D2U output is Is high.
  • the third signal generating module 70 is configured to generate the function control signal GAS according to the second clock signal CK2, the first clock signal CK1, and the reset signal RST;
  • the Nth stage driving unit is further input with a high level power supply VGH;
  • the third signal generating module 70 includes a third clock signal input end 71, a fourth clock signal input end 72, a first signal source input end 73, and a a fifth switching signal input terminal 74 for inputting the first clock signal CK1, and a third switching signal input terminal 72 for inputting the first a second clock signal CK2;
  • the first signal source input terminal 73 is for inputting a high level power source VGH,
  • the fifth switch signal input terminal 74 is for inputting the reset signal RST, and the third switching output terminal 76 is for Outputting the function control signal GAS;
  • the third signal generating module 70 further includes:
  • a first NAND gate 77 including a first logic input terminal, a second logic input terminal, and a first logic output terminal; the first logic input terminal is coupled to the third clock signal input terminal 71, the second a logic input is coupled to the fourth clock signal input 72; the first logic output is coupled to the ninth drain;
  • a ninth thin film transistor T71 comprising a ninth gate, a ninth source and a ninth drain, the ninth gate being connected to the fifth switch signal input 74, the ninth source and the a first signal source input terminal 73 is connected, and the ninth drain is connected to an input end of the third inverter group 75;
  • the third inverter group 75 includes an eighth inverter 701, a ninth inverter 702, and a tenth inverter 703 connected in sequence, and an output end of the third inverter group and the third The conversion output 76 is connected.
  • NAND gate output is high level, and then After the three inverters are reversed, GAS is low; after t4, since both CK1 and CK2 are high, after NAND and Logic processing, the NAND gate output is low, that is, the third.
  • the inverter group input is low, and after the third inverter group is reverse processed, GAS is high.
  • the control module 10 includes a first stage signal input terminal 11, a second stage signal input terminal 12, a first switch control signal input terminal 13, and a second switch control signal.
  • the first switch control signal input terminal 13 is configured to input the forward scan control signal U2D, and the second switch control signal input terminal 14 is configured to input the Reverse scanning control signal D2U,
  • said first stage signal input terminal 11 is for inputting a first level transmission signal St(n-1)/STV;
  • said second stage signal transmission signal terminal 12 is for inputting a second stage Transmitting a signal St(n+1);
  • the first stage signal output terminal 15 is configured to output the first level transmission signal or the second level transmission signal;
  • the first switching control signal input terminal 13 is connected to the first switching output terminal 54.
  • the second switching control signal input terminal 14 is connected to the second switching output terminal 68.
  • the control module 10 includes:
  • a third thin film transistor T3 including a third gate, a third source, and a third drain, the third gate being connected to the first switch control signal input terminal 13, the third source and the The first stage signal input terminal 11 is connected, the third drain is connected to the first stage signal output terminal 15, and the third thin film transistor T3 is used to control the current scan control signal U2D according to the The output of the first stage transmission signal st(n-1)/STV;
  • a fourth thin film transistor T4 including a fourth gate, a fourth source, and a fourth drain, the fourth gate being connected to the first switch control signal input terminal 13, the fourth source and the The second stage signal input terminal 12 is connected, the fourth drain is connected to the first stage signal output terminal 15, and the fourth thin film transistor T4 is configured to control the control unit according to the forward scan control signal U2D.
  • a fifth thin film transistor T5 including a fifth gate, a fifth source, and a fifth drain, the fifth gate being connected to the second switch control signal input terminal 14, the fifth source and the The first stage signal input terminal 11 is connected, the fifth drain is connected to the first stage signal output terminal 15, and the fifth thin film transistor T5 is configured to control the back according to the reverse scan control signal D2U.
  • a sixth thin film transistor T6 including a sixth gate, a sixth source, and a sixth drain, the sixth gate being connected to the second switch control signal input terminal 14, the sixth source and the The second stage signal input terminal 12 is connected, the sixth drain is connected to the first stage signal output terminal 15, and the sixth thin film transistor T6 is configured to control the back according to the reverse scan control signal D2U.
  • the output of the second stage signal st(n+1) is described.
  • the latch module 20 includes a fifth clock signal input terminal 21, a third stage signal input terminal 22, a latch signal output terminal 23, a reset signal input terminal 24, and a high level signal input terminal 25; the fifth clock The signal input terminal 21 is configured to input a first clock signal CK1 or a second clock signal CK2 for inputting the reset signal RST, and the high level signal input terminal 25 is for inputting a high level The power supply VGH; the latch signal output terminal 23 is for outputting a latch signal, that is, the stage-level signal st(n); the third-stage signal input terminal 22 is for inputting the first-stage signal or the The second level of signal transmission;
  • the latch module 20 further includes:
  • a fourteenth inverter 26 comprising a fourteenth inverting input and a fourteenth inverting output, the fourteenth inverting input being coupled to the fifth clock signal input 21 for receiving Said first clock signal CK1 or said second clock signal CK2;
  • a fifteenth inverter 27 comprising a fifteenth inverting input and a fifteenth inverting output, the fifteenth inverting input being coupled to the third level signal input 22,
  • the fifteenth inverter is further connected to the fourteenth inverted output terminal and the fifth clock signal input terminal 21;
  • a sixteenth inverter 28 comprising a sixteenth inverting input and a sixteenth inverting output, the sixteenth inverting input being coupled to the latching signal output 23, the tenth a six-inverting output terminal is connected to the fifteenth inverting output terminal, and the sixteenth inverter is further connected to the fourteenth inverting output terminal and the fifth clock signal input terminal 21;
  • An eleventh thin film transistor T7 comprising an eleventh gate, an eleventh source and an eleventh drain, wherein the eleven gate is connected to the reset signal input terminal 24, the eleven source connection a high level signal input terminal 25, the eleventh drain being connected to the sixteenth inverted output terminal;
  • a seventeenth inverter 29 comprising a seventeenth inverting input and a seventeenth inverting output, the seventeenth inverting input being connected to the eleventh drain, the seventeenth The phase output terminal is connected to the latch signal output terminal 23.
  • the RST signal is used to reset the entire circuit before the drive circuit works.
  • RST is low before the driver circuit operates;
  • RST is high when the driver circuit is operating normally.
  • the processing module 30 includes: a sixth clock signal input terminal 31, a fourth level signal input terminal 32, a processing output terminal 33, a second signal source input terminal 36, and a sixth switch signal input terminal 35;
  • the second signal source input terminal 36 is for inputting the low level power source VGL
  • the sixth switch signal input terminal 35 is for inputting the function control signal GAS;
  • the sixth clock signal input terminal 31 is for inputting The second clock signal CK2 or the first clock signal CK1; preferably, the sixth switch signal input terminal 35 is connected to the third conversion output terminal 76 in order to further reduce the pins of the driving chip.
  • a second NAND gate 34 including a third logic input terminal, a fourth logic input terminal, and a second logic output terminal; the third logic input terminal is coupled to the sixth clock signal input terminal 31, the fourth The logic input terminal is connected to the fourth stage signal input terminal 32, and the second logic output terminal is connected to the processing output terminal 33;
  • a tenth thin film transistor T10 comprising a tenth gate, a tenth source and a tenth drain, wherein the tenth gate is connected to the sixth switch signal input terminal 35, the tenth source and the second A signal source input 36 is coupled, and the tenth drain is coupled to the second logic output 33.
  • the specific circuit diagram of the processing module 30 specifically includes a tenth thin film transistor T10, a twelfth thin film transistor T11, a thirteenth thin film transistor T12, a fourteenth thin film transistor T13, and a fifteenth thin film transistor T14;
  • the tenth gate is connected to the drain of the twelfth thin film transistor T11 and the drain of the thirteenth thin film transistor T12, and the gate of the thirteenth thin film transistor T12 is connected to the second timing signal CK2, the twelfth thin film transistor
  • the gate of T11 is connected to the fourth stage signal input 32, that is, the input end of the level signal st(n), and the source of the twelfth thin film transistor T11 is connected to the source of the thirteenth thin film transistor T12.
  • the source of the twelve thin film transistor T11 is also connected to the processing output terminal 33, the source of the twelfth thin film transistor T11 is also connected to the drain of the fourteenth thin film transistor T13, and the source of the fourteenth thin film transistor T13 is connected to the tenth.
  • the drain of the thin film transistor T14, the gate of the fourteenth thin film transistor T13 is connected to the gate of the thirteenth thin film transistor T12, the source of the fifteenth thin film transistor T14 is connected to VGL, and the gate of the fifteenth thin film transistor T14 is The gate of the twelfth thin film transistor T11 is connected.
  • the buffer module 40 includes: a buffer output end 41 and a buffer output 42; the buffer output end 41 is connected to the processing output 33, and the buffer output 42 is used for output scanning.
  • the buffer module 40 further includes:
  • the fourth inverter group 43 includes an eleventh inverter 44, a twelfth inverter 45, and a thirteenth inverter 46 connected in sequence, and the input ends of the fourth inverter group 43 are The buffer input 41 is connected, and its output is connected to the buffer output 42.
  • the GOA driving circuit of the present invention generates a forward scanning control signal by using the first clock signal and the level transmission signal; and generates a reverse scanning control signal according to the second clock signal and the level transmission signal; further, according to the The second clock signal, the first clock signal, and the reset signal generate the function control signal, and the signal source of a part of the GOA driving circuit is used to generate the remaining signal source, thereby reducing the number of output pins of the driving chip, simplifying
  • the driver chip reduces the production cost of the driver chip.

Abstract

一种GOA驱动电路，其包括：第一信号产生模块（50），用于根据所述第一时钟信号（CK1）和级传信号（STV，st(n-1)，st(n+1)）生成所述正向扫描控制信号（U2D）；控制模块（10），用于根据所述正向扫描控制信号（U2D）和所述反向扫描控制信号（D2U）控制所述级传信号（STV，st(n-1)，st(n+1)）的输出；锁存模块（20），用于通过所述第一时钟信号（CK1）或者所述第二时钟信号（CK2）对所述级传信号（STV，st(n-1)，st(n+1)）进行锁存；处理模块（30）、缓冲模块（40）。

Description

GOA 驱动电路 技术领域
本发明涉及驱动技术领域，特别涉及一种GOA驱动电路。
 背景技术
传统的GOA（Gate driver On Array）技术方案，一般是在现有的薄膜晶体管阵列基板的制程中，将扫描驱动电路形成在阵列基板上，以实现对该薄膜晶体管阵列基板上的像素阵列逐行扫描。
但是，现有GOA电路的信号源都是直接由驱动芯片IC生成，共需要7个信号源，分别为：RST（复位信号）、STV（电路第一级的输入信号）、U2D（正扫控制信号）、D2U（反扫控制信号）、CK1（第一时钟信号）、CK2（第二时钟信号）、GAS（All Gate On，功能控制信号）。可见现有GOA输入信号源较多，因此需要驱动芯片具有较多的输出引脚和大量的WOA走线（驱动芯片与GOA电路之间的连接线），从而增加了芯片的生产成本。
故，有必要提出一种新的技术方案，以解决上述技术问题。
 技术问题
本发明的目的在于提供一种驱动电路，以解决现有技术中由于现有GOA电路需要的信号源数量较多，导致驱动芯片的引脚比较多，使得芯片生产成本较高的技术问题。
 技术解决方案
为解决上述问题，本发明的技术方案如下：
一种GOA驱动电路，其包括：至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：
第一信号产生模块，用于根据所述第一时钟信号和所述级传信号生成所述正向扫描控制信号；
第二信号产生模块，用于根据所述第二时钟信号和所述级传信号生成所述反向扫描控制信号；
控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；
锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；
第三信号产生模块，用于根据所述第二时钟信号、所述第一时钟信号以及所述复位信号生成所述功能控制信号；
处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；以及
缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。
一种GOA驱动电路，其包括：至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：
第一信号产生模块，用于根据所述第一时钟信号和所述级传信号生成所述正向扫描控制信号；
控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；
锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；
处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；
缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。
本发明还提供一种GOA驱动电路，其包括：
至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：
第二信号产生模块，用于根据所述第二时钟信号和所述级传信号生成所述反向扫描控制信号；
控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；
锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；
处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；
缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。
本发明还提供一种GOA驱动电路，其包括：
至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：
控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；
锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；
第三信号产生模块，用于根据所述第二时钟信号、所述第一时钟信号以及所述复位信号生成所述功能控制信号；
处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；以及
缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。
 有益效果
本发明的GOA驱动电路，由于使用一部分GOA驱动电路的信号源生成其余的信号源，从而减少了驱动芯片的输出引脚的数量，简化了驱动芯片，降低了驱动芯片的生产成本。
 附图说明
图1为现有的GOA驱动电路的电路图；
图2为现有的GOA驱动电路正向扫描时的各个信号的波形图；
图3为现有的GOA驱动电路反向扫描时的各个信号的波形图；
图4为现有的GOA驱动电路在功能控制信号为高电平时的各个信号的波形图；
图5为本发明GOA驱动电路中第一信号产生模块的电路图；
图6为本发明GOA驱动电路中第二信号产生模块的电路图；
图7为第一信号产生模块和第二信号产生模块正向扫描时的波形图；
图8为第一信号产生模块和第二信号产生模块反向扫描时的波形图；
图9为本发明GOA驱动电路中第三信号产生模块的电路图；
图10为第三信号产生模块的波形图；
图11为本发明GOA驱动电路其余模块的电路图；
图12为本发明GOA驱动电路中处理模块的详细电路图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是以相同标号表示。
本发明的GOA驱动电路适用于显示面板，例如TFT-LCD（Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示面板）、OLED（Organic Light Emitting Diode，有机发光二极管显示面板）等，本发明的GOA驱动电路用于向显示面板提供驱动信号（扫描信号）。
参考图1，图1为现有的GOA驱动电路的电路图。
本实施例的GOA驱动电路包括至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号st(n-1)或者st(n+1)或者STV，正向扫描控制信号U2D和反向扫描控制信号D2U、第一时钟信号CK1和第二时钟信号CK2、复位信号RST、功能控制信号GAS；当正向扫描时，该级传信号为st(n-1)，且当扫描第1行时，该级传信号为STV。当反向扫描时，该级传信号为st(n+1)，且当扫描最后一行时，该级传信号为STV。
所述第N级驱动单元包括：控制模块10、锁存模块20、处理模块30、缓冲模块40；
控制模块10，用于根据所述正向扫控制信号U2D和所述反向扫描信号D2U控制所述级传信号的输出；
锁存模块20，用于通过所述第一时钟信号CK1或者所述第二时钟信号CK2对所述级传信号进行锁存，以生成锁存信号st(n)；当N为奇数时，锁存模块20通过所述第一时钟信号CK1对所述级传信号进行锁存，当N为偶数时，锁存模块20通过所述第二时钟信号CK2对所述级传信号进行锁存。
处理模块30，用于通过所述第二时钟信号CK2或者所述第一时钟信号CK1对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号GAS控制所述处理信号的输出。当N为奇数时，处理模块30通过所述第二时钟信号CK2对所述锁存信号进行与非逻辑处理，当N为偶数时，处理模块30通过所述第一时钟信号CK1对所述锁存信号进行与非逻辑处理。
缓冲模块40，用于对所述处理模块30的输出信号进行反向，得到扫描信号G(n)，以增大所述扫描信号的驱动能力；
由此可见，现有的GOA驱动电路的输入信号源比较多，即总共包括了RST、STV、U2D、D2U、CK1、CK2以及GAS引脚，可见驱动芯片的引脚较多，导致其生产成本比较高。
其中RST信号，用于在驱动电路工作前，对整个电路进行复位。在驱动电路工作前，RST为低电平；在驱动电路正常工作时，RST为高电平。
以扫描线为4行为例，G(1)-G(4)分别代表第1至4行的扫描信号。如图2至图4所示，在GAS为低电平时，由于控制模块10在正向扫描控制信号为电平高或者反向扫描控制信号为低电平时，才能输出级传信号。其中第1级GOA驱动电路的锁存模块20接入CK1，处理模块30接CK2；第2级GOA驱动电路的锁存模块20接入CK2，处理模块30接CK1，第3级GOA驱动电路的锁存模块20接入CK1，处理模块30接CK2；第4级GOA驱动电路的锁存模块20接入CK2，处理模块30接CK1。
如图2所示，当正向扫描时，且GAS为低电平时，U2D为高电平，D2U为低电平，控制模块10输出第n-1级级传信号st(n-1)，此处以n为1为例，控制模块10输出级传信号STV，经过锁存模块20的作用后，输出锁存信号st（1），由于CK1和STV同时为高电平时，st（1）才输出高电平，因此在t0-t1时段，st（1）输出高电平；在t1时刻，CK1为低电平时，锁存模块20继续使st（1）维持高电平。由于在t2时刻，CK1再次变为高电平，但是此时STV为低电平，因此st（1）在t2时变为低电平，经过处理模块30的与非门处理后，也即将CK2与st（1）进行与非逻辑处理，处理模块30仅在t1-t2时段输出低电平，再经过缓冲模块40的反向处理后，输出信号G(1)在t1-t2时段为高电平。
此处以n为2为例，控制模块10输入级传信号st(1)，由于在t0-t2时段，st(1)为高电平，CK2在t1-t2时段为高电平，因此经过锁存模块20的作用后，输出锁存信号st(2)，由于CK1和STV同时为高电平时，st(2)才输出高电平，因此t1-t2时段，st(2)输出高电平；在t2时刻，CK2变为低电平时，锁存模块20继续使st(2)维持高电平。由于在t3时刻，CK2再次变为高电平，但是此时st(1)为低电平，因此st(2)在t3时变为低电平，经过处理模块30的与非门处理后，也即将CK1与st(2)进行与非逻辑处理，处理模块30仅在t2-t3时段输出低电平，再经过缓冲模块40的反向处理后，输出信号G(2)在t2-t3时段为高电平。
第3级和第4级GOA驱动电路的驱动原理与第1级和第2级的驱动原理类似。
如图3所示，当反向扫描时，U2D为低电平，D2U为高电平，此处以n为4为例，控制模块10输出级传信号STV，经过锁存模块20的作用后，输出锁存信号st(4)，由于CK2和STV同时为高电平时，st(4)才输出高电平，因此在t0-t1时段，st(4)输出高电平；在t1时刻，CK2为低电平时，锁存模块20继续使st(4)维持高电平。由于在t2时刻，CK2再次变为高电平，但是此时STV为低电平，因此st(4)在t2时变为低电平，经过处理模块30的与非门处理后，也即将CK1与st(4)进行与非逻辑处理，处理模块30仅在t1-t2时段输出低电平；再经过缓冲模块40的反向处理后，输出信号G(4)在t1-t2时段为高电平。
此处以n为3为例，控制模块10输出级传信号st(4)，由于在t0-t2时段，st(4)为高电平，CK1在t1-t2时段为高电平，因此经过锁存模块20的作用后，输出锁存信号st(3)，由于CK1和STV同时为高电平时，st(3)才输出高电平，也即t1-t2时段，st(3)输出高电平；在t2时刻，CK1变为低电平时，锁存模块20继续使st(3)维持高电平。由于在t3时刻，CK1再次变为高电平，但是此时st(3)为低电平，因此st(3)在t3时变为低电平，经过处理模块30的与非门处理后，也即将CK2与st(3)进行与非逻辑处理，处理模块30仅在t2-t3时段输出低电平，再经过缓冲模块40的反向处理后，输出信号G(3)在t2-t3时段为高电平。
第1级和第2级GOA驱动电路的驱动原理与第3级和第4级的驱动原理类似。
如图4所示，当GAS为高电平时，不论级传信号为高电平和低电平，此时缓冲模块40输入都为低电平电源VGL，经过缓冲模块的反向作用后，使得输出的每一行扫描信号G(n)都为高电平。
参考图5，图5为本发明的GOA驱动电路中第一信号产生模块的电路图。
本实施例与现有GOA驱动电路的区别在于正向扫描控制信号U2D通过第一信号产生模块生成，或者反向扫描控制信号D2U由第二信号产生模块生成、或者功能控制信号GAS由第三信号产生模块产生，也即本实施例的GOA驱动电路至少包括第一信号产生模块、第二信号产生模块、第三信号产生模块中的一种。
第一信号产生模块50，用于根据所述第一时钟信号和所述级传信号生成所述正向扫描控制信号；
如图5所示，所述第一信号产生模块50包括第一时钟信号输入端53、第一开关信号输入端51、第二开关信号输入端52、第一转换输出端54，所述第一转换输出端54用于输出所述正向扫描控制信号U2D；所述第一时钟输入端53用于输入所述第一时钟信号CK1，所述第一开关信号输入端51和所述第二开关信号输入端52都用于输入所述级传信号STV；
所述第一信号产生模块50还包括：
第一薄膜晶体管T1，其包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关信号输入端51连接，所述第一源极与所述第一时钟信号输入端53连接，所述第一漏极与第一锁存器501的输入端连接；第一薄膜晶体管T1为NPN型薄膜晶体管。
第一反向器502，其输入端与所述第二开关信号输入端52连接；
第二薄膜晶体管T2，其包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一反向器502的输出端连接，所述第二源极与所述第一时钟信号输入端53连接，所述第二漏极与所述第一锁存器501的输入端连接；第二薄膜晶体管T2为PNP型薄膜晶体管。
所述第一锁存器501，其输出端与第一反向器组503的输入端连接；所述第一锁存器501包括两个反向器507、508，其中反向器507的输出端与反向器508的输入端连接；反向器507的输入端与反向器508的输出端连接；
第一反相器组503，包括依次连接的第二反相器504、第三反相器505、以及第四反相器506，第一反相器组503的输出端与所述第一转换输出端54连接。
如图6所示，第二信号产生模块60，用于根据所述第二时钟信号和所述级传信号生成所述反向扫描控制信号；
所述第二信号产生模块60包括第二时钟信号输入63、第三开关信号输入端61、第四开关信号输入端62、第二转换输出端68，所述第二转换输出端68用于输出所述反向扫描控制信号D2U；所述第二时钟输入端63用于输入所述第二时钟信号CK2，所述第三开关信号输入端61和所述第四开关信号输入端62都用于输入所述级传信号STV；
所述第二信号产生模块60还包括：
第七薄膜晶体管T64，其包括第七栅极、第七源极和第七漏极，所述第七栅极与所述第三开关信号输入端61连接，所述第七源极与所述第二时钟信号输入端63连接，所述第七漏极与第二锁存器66的输入端连接；
第五反向器606，其输入端与所述第四开关信号输入端62连接；
第八薄膜晶体管T65，其包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第五反向器606的输出端连接，所述第八源极与所述第二时钟信号输入端63连接，所述第八漏极与所述第二锁存器66的输入端连接；
所述第二锁存器66，其输出端与第二反向器组67的输入端连接；
第二反相器组67，包括依次连接的第五反相器603、第六反相器604、以及第七反相器605，所述第二反向器组67的输出端与所述第二转换输出端68连接。
正向扫描时，结合图5和图7，由于在t0-t1时段，STV为高电平，CK1为高电平，使得第一薄膜晶体管T1和第二薄膜晶体管T2输出高电平，经过第一锁存器后，输出低电平，且在t1时刻之后，第一锁存器501的锁存作用，使得第一锁存器继续输出低电平，再经过第一反相器组反向后，在t0时刻之后，第一转换输出端输出还是高电平，即U2D输出为高电平。
正向扫描时，结合图6和图7，由于在t0-t1时段，STV为高电平，CK2为低电平，使得第七薄膜晶体管T64和第八薄膜晶体管T65输出低电平，经过第二锁存器后，输出高电平，且在t1时刻之后，由于第二锁存器的锁存作用，第二锁存器输出还为高电平，在经过第二反相器组反向后，在t0时刻之后，D2U输出都为低电平。
反向扫描时，结合图5和图8，由于在t0-t1时段，STV为高电平，CK1为低电平，使得第一薄膜晶体管T1和第二薄膜晶体管T2输出低电平，在t0-t1时段，U2D输出为低电平，在t1时刻之后，由于第一锁存器501的锁存作用，第一转换输出端输出还是为低电平，也即在t0时刻之后，U2D输出都为低电平。
反向扫描时，结合图6和图8，由于在t0-t1时段，STV为高电平，CK2为高电平，使得第七薄膜晶体管T64和第八薄膜晶体管T65输出高电平，在t0-t1时段，D2U输出都为高电平，在t1时刻之后，由于第二锁存器66的锁存作用，第二转换输出端输出还是高电平，也即在t0时刻之后，D2U输出都为高电平。
如图9所示，第三信号产生模块70，用于根据所述第二时钟信号CK2、所述第一时钟信号CK1、以及所述复位信RST生成所述功能控制信号GAS；
所述第N级驱动单元还输入有高电平电源VGH；所述第三信号产生模块70包括第三时钟信号输入端71、第四时钟信号输入端72、第一信号源输入端73、第五开关信号输入端74、以及第三转换输出端76；所述第三时钟信号输入端71用于输入所述第一时钟信号CK1，所述第四时钟信号输入端72用于输入所述第二时钟信号CK2；所述第一信号源输入端73用于输入高电平电源VGH，所述第五开关信号输入端74用于输入所述复位信号RST，所述第三转换输出端76用于输出所述功能控制信号GAS；
所述第三信号产生模块70还包括：
第一与非门77，其包括第一逻辑输入端、第二逻辑输入端、第一逻辑输出端；所述第一逻辑输入端与所述第三时钟信号输入端连接71，所述第二逻辑输入端与所述第四时钟信号输入端72连接；所述第一逻辑输出端与第九漏极连接；
第九薄膜晶体管T71，其包括第九栅极、第九源极和第九漏极，所述第九栅极与所述第五开关信号输入端74连接，所述第九源极与所述第一信号源输入端73连接，所述第九漏极与第三反向器组75的输入端连接；
第三反相器组75，包括依次连接的第八反相器701、第九反相器702、以及第十反相器703，所述第三反相器组的输出端与所述第三转换输出端76连接。
结合图9和图10，在t4时刻之前，由于CK1与CK2其中一个为高电平时，另一个为低电平，因此经过与非逻辑处理后，与非门输出为高电平，再经过第三反相器组反向后，GAS为低电平；在t4时刻之后，由于CK1与CK2都为高电平，经过与非逻辑处理后，与非门输出为低电平，也即第三反相器组输入为低电平，再经过第三反相器组反向处理后，GAS为高电平。
如图11所示，结合图5和6，所述控制模块10包括第一级传信号输入端11、第二级传信号输入端12、第一开关控制信号输入端13、第二开关控制信号输入端14、第一级传信号输出端15；所述第一开关控制信号输入端13用于输入所述正向扫描控制信号U2D、所述第二开关控制信号输入端14用于输入所述反向扫描控制信号D2U，所述第一级传信号输入端11用于输入第一级传信号St(n-1)/STV；所述第二级传信号输入端12用于输入第二级传信号St(n+1)；所述第一级传信号输出端15用于输出所述第一级传信号或者所述第二级传信号；
优选地，为了减少驱动芯片的引脚，所述第一开关控制信号输入端13与所述第一转换输出端54连接。优选地，为了进一步减少驱动芯片的引脚，所述第二开关控制信号输入端14与所述第二转换输出端68连接。
所述控制模块10包括：
第三薄膜晶体管T3，其包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第一开关控制信号输入端13连接，所述第三源极与所述第一级传信号输入端11连接，所述第三漏极与所述第一级传信号输出端15连接，所述第三薄膜晶体管T3用于根据所述正向扫控制信号U2D控制所述第一级传信号st(n-1)/STV的输出；
第四薄膜晶体管T4，其包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第一开关控制信号输入端13连接，所述第四源极与所述第二级传信号输入端12连接，所述第四漏极与所述第一级传信号输出端15连接，所述第四薄膜晶体管T4用于根据所述正向扫描控制信号U2D控制所述第二级传信号st(n+1)的输出；
第五薄膜晶体管T5，其包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第二开关控制信号输入端14连接，所述第五源极与所述第一级传信号输入端11连接，所述第五漏极与所述第一级传信号输出端15连接，所述第五薄膜晶体管T5用于根据所述反向扫描控制信号D2U控制所述第一级传信号st(n-1)/STV的输出；以及
第六薄膜晶体管T6，其包括第六栅极、第六源极和第六漏极，所述第六栅极与所述第二开关控制信号输入端14连接，所述第六源极与所述第二级传信号输入端12连接，所述第六漏极与所述第一级传信号输出端15连接，所述第六薄膜晶体管T6用于根据所述反向扫描控制信号D2U控制所述第二级传信号st(n+1)的输出。
所述锁存模块20包括第五时钟信号输入端21、第三级传信号输入端22、锁存信号输出端23、复位信号输入端24、高电平信号输入端25；所述第五时钟信号输入端21用于输入第一时钟信号CK1或者第二时钟信号CK2，所述复位信号输入端24用于输入所述复位信号RST，所述高电平信号输入端25用于输入高电平电源VGH；锁存信号输出端23用于输出锁存信号，也即本级级传信号st(n)；所述第三级传信号输入端22用于输入所述第一级传信号或者所述第二级传信号；
所述锁存模块20还包括：
第十四反相器26，其包括第十四反相输入端和第十四反相输出端，所述第十四反相输入端与所述第五时钟信号输入端21连接，以接收所述第一时钟信号CK1或者所述第二时钟信号CK2；
第十五反相器27，其包括第十五反相输入端和第十五反相输出端，所述第十五反相输入端与所述第三级传信号输入端22连接，所述第十五反相器还与所述第十四反相输出端、第五时钟信号输入端21连接；
第十六反相器28，其包括第十六反相输入端和第十六反相输出端，所述第十六反相输入端与所述锁存信号输出端23连接，所述第十六反相输出端与所述第十五反相输出端连接，所述第十六反相器还与所述第十四反相输出端、第五时钟信号输入端21连接；
第十一薄膜晶体管T7，其包括第十一栅极、第十一源极和第十一漏极，所述十一栅极连接所述复位信号输入端24，所述十一源极连接所述高电平信号输入端25，所述十一漏极与所述第十六反相输出端连接；
第十七反相器29，其包括第十七反相输入端和第十七反相输出端，所述第十七反相输入端与所述十一漏极连接，所述第十七反相输出端与所述锁存信号输出端23连接。
其中，RST信号用于在驱动电路工作前，对整个电路进行复位。在驱动电路工作前，RST为低电平；在驱动电路正常工作时，RST为高电平。
结合图9，所述处理模块30包括：第六时钟信号输入端31、第四级传信号输入端32、处理输出端33、第二信号源输入端36、第六开关信号输入端35；所述第二信号源输入端36用于输入所述低电平电源VGL，所述第六开关信号输入端35用于输入所述功能控制信号GAS；所述第六时钟信号输入端31用于输入所述第二时钟信号CK2或所述第一时钟信号CK1；优选地，为了进一步减少驱动芯片的引脚，所述第六开关信号输入端35与所述第三转换输出端76连接。
第二与非门34，其包括第三逻辑输入端、第四逻辑输入端、第二逻辑输出端；所述第三逻辑输入端与所述第六时钟信号输入端31连接，所述第四逻辑输入端与所述第四级传信号输入端32连接，所述第二逻辑输出端与所述处理输出端33连接；
第十薄膜晶体管T10，其包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六开关信号输入端35连接，所述第十源极与第二信号源输入端36连接，所述第十漏极与所述第二逻辑输出端33连接。
如图12所示，该处理模块30的具体电路图，具体包括第十薄膜晶体管T10、第十二薄膜晶体管T11、第十三薄膜晶体管T12、第十四薄膜晶体管T13、第十五薄膜晶体管T14；
所述第十栅极与第十二薄膜晶体管T11的漏极以及第十三薄膜晶体管T12的漏极连接，第十三薄膜晶体管T12的栅极连接第二时制信号CK2，第十二薄膜晶体管T11的栅极连接所述第四级传信号输入32，也即级传信号st(n)的输入端，第十二薄膜晶体管T11的源极与第十三薄膜晶体管T12的源极连接，第十二薄膜晶体管T11的源极还与处理输出端33连接，第十二薄膜晶体管T11的源极还与第十四薄膜晶体管T13的漏极连接，第十四薄膜晶体管T13的源极连接第十五薄膜晶体管T14的漏极，第十四薄膜晶体管T13的栅极连接第十三薄膜晶体管T12的栅极，第十五薄膜晶体管T14的源极连接VGL，第十五薄膜晶体管T14的栅极与第十二薄膜晶体管T11的栅极连接。
返回图11，所述缓冲模块40包括：缓冲输出端入端41、缓冲输出端42；所述缓冲输出端入端41与所述处理输出端33连接，所述缓冲输出端42用于输出扫描信号G(n)；
所述缓冲模块40还包括：
第四反向器组43，包括依次连接的第十一反相器44、第十二反相器45、以及第十三反相器46，所述第四反向器组43的输入端与所述缓冲输入端41连接，其输出端与所述缓冲输出端42连接。
本发明的GOA驱动电路，由于通过第一时钟信号和级传信号生成正向扫描控制信号；还可以根据所述第二时钟信号和级传信号生成反向扫描控制信号；进一步地，根据所述第二时钟信号、所述第一时钟信号、以及复位信号生成所述功能控制信号，由于使用一部分GOA驱动电路的信号源生成其余的信号源，从而减少了驱动芯片的输出引脚的数量，简化了驱动芯片，降低了驱动芯片的生产成本。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (16)

  1. 一种GOA驱动电路，其包括：
    至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：
    第一信号产生模块，用于根据所述第一时钟信号和所述级传信号生成所述正向扫描控制信号；
    第二信号产生模块，用于根据所述第二时钟信号和所述级传信号生成所述反向扫描控制信号；
    控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；
    锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；
    第三信号产生模块，用于根据所述第二时钟信号、所述第一时钟信号以及所述复位信号生成所述功能控制信号；
    处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；以及
    缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。
  2. 根据权利要求1所述的GOA驱动电路，其中
    所述第一信号产生模块包括第一时钟信号输入端、第一开关信号输入端、第二开关信号输入端、第一转换输出端，所述第一转换输出端用于输出所述正向扫描控制信号；所述第一时钟输入端用于输入所述第一时钟信号，所述第一开关信号输入端和所述第二开关信号输入端都用于输入所述级传信号；
    所述第一信号产生模块还包括：
    第一薄膜晶体管，其包括第一栅极、第一源极和第一漏极，所述第一栅极与所述第一开关信号输入端连接，所述第一源极与所述第一时钟信号输入端连接，所述第一漏极与第一锁存器的输入端连接；
    第一反向器，其输入端与所述第二开关信号输入端连接；
    第二薄膜晶体管，其包括第二栅极、第二源极和第二漏极，所述第二栅极与所述第一反向器的输出端连接，所述第二源极与所述第一时钟信号输入端连接，所述第二漏极与所述第一锁存器的输入端连接；
    所述第一锁存器，其输出端与第一反向器组的输入端连接；
    第一反相器组，包括依次连接的第二反相器、第三反相器、以及第四反相器，所述第一反相器组的输出端与所述第一转换输出端连接。
  3. 根据权利要求2所述的GOA驱动电路，其中
    所述第二信号产生模块包括第二时钟信号输入端、第三开关信号输入端、第四开关信号输入端、第二转换输出端，所述第二转换输出端用于输出所述反向扫描控制信号；所述第二时钟输入端用于输入所述第二时钟信号，所述第三开关信号输入端和所述第四开关信号输入端都用于输入所述级传信号；
    所述第二信号产生模块还包括：
    第七薄膜晶体管，其包括第七栅极、第七源极和第七漏极，所述第七栅极与所述第三开关信号输入端连接，所述第七源极与所述第二时钟信号输入端连接，所述第七漏极与第二锁存器的输入端连接；
    第五反向器，其输入端与所述第四开关信号输入端连接；
    第八薄膜晶体管，其包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第五反向器的输出端连接，所述第八源极与所述第二时钟信号输入端连接，所述第八漏极与所述第二锁存器的输入端连接；
    所述第二锁存器，其输出端与第二反向器组的输入端连接；
    第二反相器组，包括依次连接的第五反相器、第六反相器、以及第七反相器，所述第二反向器组的输出端与所述第二转换输出端连接。
  4. 根据权利要求3所述的GOA驱动电路，其中
    所述控制模块包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端；所述第一开关控制信号输入端用于输入所述正向扫描控制信号、所述第二开关控制信号输入端用于输入所述反向扫描控制信号，所述第一级传信号输入端用于输入第一级传信号；所述第二级传信号输入端用于输入第二级传信号；所述第一级传信号输出端用于输出所述第一级传信号或者所述第二级传信号；所述第一开关控制信号输入端与所述第一转换输出端连接；所述第二开关控制信号输入端与所述第二转换输出端连接；
    所述控制模块包括：
    第三薄膜晶体管，其包括第三栅极、第三源极和第三漏极，所述第三栅极与所述第一开关控制信号输入端连接，所述第三源极与所述第一级传信号输入端连接，所述第三漏极与所述第一级传信号输出端连接，所述第三薄膜晶体管用于根据所述正向扫控制信号控制所述第一级传信号的输出；
    第四薄膜晶体管，其包括第四栅极、第四源极和第四漏极，所述第四栅极与所述第一开关控制信号输入端连接，所述第四源极与所述第二级传信号输入端连接，所述第四漏极与所述第一级传信号输出端连接，所述第四薄膜晶体管用于根据所述正向扫描控制信号控制所述第二级传信号的输出；
    第五薄膜晶体管，其包括第五栅极、第五源极和第五漏极，所述第五栅极与所述第二开关控制信号输入端连接，所述第五源极与所述第一级传信号输入端连接，所述第五漏极与所述第一级传信号输出端连接，所述第五薄膜晶体管用于根据所述反向扫描控制信号控制所述第一级传信号的输出；以及
    第六薄膜晶体管，其包括第六栅极、第六源极和第六漏极，所述第六栅极与所述第二开关控制信号输入端连接，所述第六源极与所述第二级传信号输入端连接，所述第六漏极与所述第一级传信号输出端连接，所述第六薄膜晶体管用于根据所述反向扫描控制信号控制所述第二级传信号的输出。
  5. 根据权利要求1所述的GOA驱动电路，其中
    所述第N级驱动单元还输入有高电平电源；
    所述第三信号产生模块包括第三时钟信号输入端、第四时钟信号输入端、第一信号源输入端、第五开关信号输入端、以及第三转换输出端；所述第三时钟信号输入端用于输入所述第一时钟信号，所述第四时钟信号输入端用于输入所述第二时钟信号；所述第一信号源输入端用于输入高电平电源，所述第五开关信号输入端用于输入所述复位信号，所述第三转换输出端用于输出所述功能控制信号；
    所述第三信号产生模块还包括：
    第一与非门，其包括第一逻辑输入端、第二逻辑输入端、第一逻辑输出端；所述第一逻辑输入端与所述第三时钟信号输入端连接，所述第二逻辑输入端与所述第四时钟信号输入端连接；所述第一逻辑输出端与第九漏极连接；
    第九薄膜晶体管，其包括第九栅极、第九源极和所述第九漏极，所述第九栅极与所述第五开关信号输入端连接，所述第九源极与所述第一信号源输入端连接，所述第九漏极与第三反向器组的输入端连接；
    第三反相器组，包括依次连接的第八反相器、第九反相器、以及第十反相器，所述第三反相器组的输出端与所述第三转换输出端连接。
  6. 根据权利要求5所述的GOA驱动电路，其中
    所述第N级驱动单元还输入有低电平电源；
    所述处理模块包括：第六时钟信号输入端、第四级传信号输入端、处理输出端、第二信号源输入端、第六开关信号输入端、所述第二信号源输入端用于输入低电平电源，所述第六开关信号输入端用于输入所述功能控制信号；所述第六开关信号输入端与所述第三转换输出端连接；
    第二与非门，其包括第三逻辑输入端、第四逻辑输入端、第二逻辑输出端；所述第三逻辑输入端与所述第六时钟信号输入端连接，所述第四逻辑输入端与所述第四级传信号输入端连接，所述第二逻辑输出端与所述处理输出端连接；
    第十薄膜晶体管，其包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六开关信号输入端连接，所述第十源极与第二信号源输入端连接，所述第十漏极与所述第二逻辑输出端连接。
  7. 根据权利要求6所述的GOA驱动电路，其中
    所述缓冲模块包括：缓冲输出端入端、缓冲输出端；所述缓冲输出端入端与所述处理输出端连接，所述缓冲输出端用于输出扫描信号；
    所述缓冲模块还包括：
    第四反向器组，包括依次连接的第十一反相器、第十二反相器、以及第十三反相器，所述第四反向器组的输入端与所述缓冲输入端连接，其输出端与所述缓冲输出端连接。
  8. 根据权利要求1所述的GOA驱动电路，其中
    所述锁存模块包括第五时钟信号输入端、第三级传信号输入端、锁存信号输出端、复位信号输入端、高电平电源输入端；所述第五时钟信号输入端用于输入所述第一时钟信号或者所述第二时钟信号，所述第三级传信号输入端用于输入所述第一级传信号或者所述第二级传信号，所述复位信号输入端用于输入所述复位信号，所述高电平电源输入端用于输入所述高电平电源；所述锁存信号输出端用于输出所述锁存信号；
    所述锁存模块还包括：
    第十四反相器，其包括第十四反相输入端、第十四反相输出端，所述第十四反相输入端与所述第五时钟信号输入端连接，以接收所述第一时钟信号或者所述第二时钟信号；
    第十五反相器，其包括第十五反相输入端和第十五反相输出端，所述第十五反相输入端与所述第三级传信号输入端连接，所述第十五反相器还与所述第十四反相输出端、第五时钟信号输入端连接；
    第十六反相器，其包括第十六反相输入端和第十六反相输出端，所述第十六反相输入端与所述锁存信号输出端连接，所述第十六反相输出端与所述第十五反相输出端连接，所述第十六反相器还与所述第十四反相输出端、第五时钟信号输入端连接；
    第十一薄膜晶体管，其包括第十一栅极、第十一源极和第十一漏极，所述十一栅极连接所述复位信号输入端，所述十一源极连接所述高电平电源输入端，所述十一漏极与所述第十六反相输出端连接；
    第十七反相器，其包括第十七反相输入端和第十七反相输出端，所述第十七反相输入端与所述十一漏极连接，所述第十七反相输出端与所述锁存信号输出端连接。
  9. 一种GOA驱动电路，其包括：
    至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：
    第二信号产生模块，用于根据所述第二时钟信号和所述级传信号生成所述反向扫描控制信号；
    控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；
    锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；
    处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；以及
    缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。
  10. 根据权利要求9所述的GOA驱动电路，其中
    所述第二信号产生模块包括第二时钟信号输入端、第三开关信号输入端、第四开关信号输入端、第二转换输出端，所述第二转换输出端用于输出所述反向扫描控制信号；所述第二时钟输入端用于输入所述第二时钟信号，所述第三开关信号输入端和所述第四开关信号输入端都用于输入所述级传信号；
    所述第二信号产生模块还包括：
    第七薄膜晶体管，其包括第七栅极、第七源极和第七漏极，所述第七栅极与所述第三开关信号输入端连接，所述第七源极与所述第二时钟信号输入端连接，所述第七漏极与第二锁存器的输入端连接；
    第五反向器，其输入端与所述第四开关信号输入端连接；
    第八薄膜晶体管，其包括第八栅极、第八源极和第八漏极，所述第八栅极与所述第五反向器的输出端连接，所述第八源极与所述第二时钟信号输入端连接，所述第八漏极与所述第二锁存器的输入端连接；
    所述第二锁存器，其输出端与第二反向器组的输入端连接；
    第二反相器组，包括依次连接的第五反相器、第六反相器、以及第七反相器，所述第二反向器组的输出端与所述第二转换输出端连接。
  11. 根据权利要求10所述的GOA驱动电路，其中
    所述控制模块包括第一级传信号输入端、第二级传信号输入端、第一开关控制信号输入端、第二开关控制信号输入端、第一级传信号输出端；所述第一开关控制信号输入端用于输入所述正向扫描控制信号、所述第二开关控制信号输入端用于输入所述反向扫描控制信号，所述第一级传信号输入端用于输入第一级传信号；所述第二级传信号输入端用于输入第二级传信号；所述第一级传信号输出端用于输出所述第一级传信号或者所述第二级传信号；所述第二开关控制信号输入端与所述第二转换输出端连接。
  12. 一种GOA驱动电路，其包括：
    至少两个相互级联的驱动单元，其中第N级驱动单元输入有级传信号、正向扫描控制信号和反向扫描控制信号、第一时钟信号和第二时钟信号、复位信号、功能控制信号；所述第N级驱动单元包括：
    控制模块，用于根据所述正向扫控制信号和所述反向扫描控制信号控制所述级传信号的输出；
    锁存模块，用于通过所述第一时钟信号或者所述第二时钟信号对所述级传信号进行锁存，以生成锁存信号；
    第三信号产生模块，用于根据所述第二时钟信号、所述第一时钟信号以及所述复位信号生成所述功能控制信号；
    处理模块，用于通过所述第二时钟信号或者所述第一时钟信号对所述锁存信号进行与非逻辑处理，得到处理信号，并根据所述功能控制信号控制所述处理信号的输出；以及
    缓冲模块，用于对所述处理模块的输出信号进行反向，得到扫描信号，以增大所述扫描信号的驱动能力。
  13. 根据权利要求12所述的GOA驱动电路，其中
    所述第N级驱动单元还输入有高电平电源；
    所述第三信号产生模块包括第三时钟信号输入端、第四时钟信号输入端、第一信号源输入端、第五开关信号输入端、以及第三转换输出端；所述第三时钟信号输入端用于输入所述第一时钟信号，所述第四时钟信号输入端用于输入所述第二时钟信号；所述第一信号源输入端用于输入高电平电源，所述第五开关信号输入端用于输入所述复位信号，所述第三转换输出端用于输出所述功能控制信号；
    所述第三信号产生模块还包括：
    第一与非门，其包括第一逻辑输入端、第二逻辑输入端、第一逻辑输出端；所述第一逻辑输入端与所述第三时钟信号输入端连接，所述第二逻辑输入端与所述第四时钟信号输入端连接；所述第一逻辑输出端与第九漏极连接；
    第九薄膜晶体管，其包括第九栅极、第九源极和所述第九漏极，所述第九栅极与所述第五开关信号输入端连接，所述第九源极与所述第一信号源输入端连接，所述第九漏极与第三反向器组的输入端连接；
    第三反相器组，包括依次连接的第八反相器、第九反相器、以及第十反相器，所述第三反相器组的输出端与所述第三转换输出端连接。
  14. 根据权利要求13所述的GOA驱动电路，其中
    所述第N级驱动单元还输入有低电平电源；
    所述处理模块包括：第六时钟信号输入端、第四级传信号输入端、处理输出端、第二信号源输入端、第六开关信号输入端、所述第二信号源输入端用于输入低电平电源，所述第六开关信号输入端用于输入所述功能控制信号，所述第六开关信号输入端与所述第三转换输出端连接；
    第二与非门，其包括第三逻辑输入端、第四逻辑输入端、第二逻辑输出端；所述第三逻辑输入端与所述第六时钟信号输入端连接，所述第四逻辑输入端与所述第四级传信号输入端连接，所述第二逻辑输出端与所述处理输出端连接；
    第十薄膜晶体管，其包括第十栅极、第十源极和第十漏极，所述第十栅极与所述第六开关信号输入端连接，所述第十源极与第二信号源输入端连接，所述第十漏极与所述第二逻辑输出端连接。
  15. 根据权利要求14所述的GOA驱动电路，其中
    所述锁存模块包括第五时钟信号输入端、第三级传信号输入端、锁存信号输出端、复位信号输入端、高电平电源输入端；所述第五时钟信号输入端用于输入所述第一时钟信号或者所述第二时钟信号，所述第三级传信号输入端用于输入所述第一级传信号或者所述第二级传信号，所述复位信号输入端用于输入所述复位信号，所述高电平电源输入端用于输入所述高电平电源；所述锁存信号输出端用于输出所述锁存信号；
    所述锁存模块还包括：
    第十四反相器，其包括第十四反相输入端、第十四反相输出端，所述第十四反相输入端与所述第五时钟信号输入端连接，以接收所述第一时钟信号或者所述第二时钟信号；
    第十五反相器，其包括第十五反相输入端和第十五反相输出端，所述第十五反相输入端与所述第三级传信号输入端连接，所述第十五反相器还与所述第十四反相输出端、第五时钟信号输入端连接；
    第十六反相器，其包括第十六反相输入端和第十六反相输出端，所述第十六反相输入端与所述锁存信号输出端连接，所述第十六反相输出端与所述第十五反相输出端连接，所述第十六反相器还与所述第十四反相输出端、第五时钟信号输入端连接；
    第十一薄膜晶体管，其包括第十一栅极、第十一源极和第十一漏极，所述十一栅极连接所述复位信号输入端，所述十一源极连接所述高电平电源输入端，所述十一漏极与所述第十六反相输出端连接；
    第十七反相器，其包括第十七反相输入端和第十七反相输出端，所述第十七反相输入端与所述十一漏极连接，所述第十七反相输出端与所述锁存信号输出端连接。
  16. 根据权利要求15所述的GOA驱动电路，其中
    所述缓冲模块包括：缓冲输出端入端、缓冲输出端；所述缓冲输出端入端与所述处理输出端连接，所述缓冲输出端用于输出扫描信号；
    所述缓冲模块还包括：
    第四反向器组，包括依次连接的第十一反相器、第十二反相器、以及第十三反相器，所述第四反向器组的输入端与所述缓冲输入端连接，其输出端与所述缓冲输出端连接。
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