WO2016158226A1 - 太陽電池及びその製造方法 - Google Patents

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Definitions

  • the present invention relates to a solar cell and a manufacturing method thereof.
  • a general crystalline silicon-based solar cell is a double-sided electrode type, and includes a p-type semiconductor layer on one surface of a crystalline silicon substrate and an n-type semiconductor layer on the other surface, and either the p-layer side or the n-layer side. Is the light receiving surface. Metal electrodes are provided on the light receiving surface and the back surface in order to extract current efficiently. When sunlight is taken in from the light receiving surface, electron-hole pairs are generated in the crystalline silicon substrate, and current is taken out through electrodes provided on the p layer and the n layer, respectively. In a double-sided electrode type solar cell, the shielding of sunlight by the metal electrode on the light receiving surface side (shadowing loss) is a cause of lowering the conversion efficiency.
  • a back electrode solar cell in which both a p-type semiconductor layer and an n-type semiconductor layer are provided on the back side of a crystalline silicon substrate, and electrodes are formed thereon. Development is underway. In the back contact solar cell, since it is not necessary to form an electrode on the light receiving surface side, the sunlight receiving efficiency can be increased and the conversion efficiency can be improved.
  • FIG. 4 is a process conceptual diagram of a back contact solar cell manufacturing method disclosed in Patent Document 1.
  • the intrinsic semiconductor layer 2 is formed on the light receiving surface side of the crystalline silicon substrate 1, and the intrinsic semiconductor layer 5a and the first conductivity type semiconductor layer 6 are formed in this order on the back surface side.
  • the light receiving surface side protective layer 4 is formed on the intrinsic semiconductor layer 2 on the light receiving surface side, and the insulating layer 8a is formed on the first conductivity type semiconductor layer 6 on the back surface side. Is done.
  • a part of the insulating layer 8a on the back surface side is removed by etching.
  • the first conductive type semiconductor layer 6 and the intrinsic semiconductor are formed.
  • a part of the layer 5a is removed by etching, and the crystalline silicon substrate 1 is exposed.
  • the intrinsic semiconductor layer 5b and the second conductive semiconductor layer 7 are formed on substantially the entire back surface including the first conductive semiconductor layer 6 and the insulating layer 8a.
  • FIG. 4 (f) after the second semiconductor layer 7 and the intrinsic semiconductor layer 5b on the insulating layer 8a are partially removed by etching, as shown in FIG. Using the layer 7 as a mask, the insulating layer 8a is etched to expose the first conductivity type semiconductor layer 6.
  • patterned semiconductor layers p layer and n layer
  • electrodes are formed on the first conductive semiconductor layer 6 and the second conductive semiconductor layer 7, thereby completing the back contact solar cell.
  • the insulating layer 8a is made of a silicon alloy such as silicon oxide, silicon nitride, or silicon oxynitride, and is removed by etching using an acid-based etchant (etching agent) such as a hydrofluoric acid (HF) aqueous solution.
  • etching agent such as a hydrofluoric acid (HF) aqueous solution.
  • the first conductive semiconductor layer 6 and the second conductive semiconductor layer 7 are made of, for example, conductive silicon.
  • the second conductive type semiconductor layer 7 is used as an etching mask, and the etching is terminated when the first conductive type semiconductor layer 6 is exposed.
  • the formation of a mask layer for pattern etching can be omitted.
  • an object of the present invention is to provide a back contact type solar cell in which deterioration in characteristics due to patterning is suppressed.
  • the etchant at the time of patterning the insulating layer is in contact with the p-type semiconductor layer and causes damage, which is a cause of deterioration in characteristics.
  • an intrinsic silicon-based layer and / or an n-type silicon-based layer as a base layer between the p-type semiconductor layer and the insulating layer, contact between the etchant used for etching the insulating layer and the p-type semiconductor layer is prevented. it can. Therefore, a back contact type crystalline silicon solar cell with improved contact resistance and open circuit voltage can be obtained.
  • the present invention relates to a solar cell including an n-type semiconductor layer and a p-type semiconductor layer on a first main surface of a crystalline silicon substrate, and a manufacturing method thereof.
  • the n-type semiconductor layer includes a part of the p-type semiconductor layer forming region provided with the p-type semiconductor layer and a p-type semiconductor layer provided with no p-type semiconductor layer. It is provided so as to straddle the non-forming region.
  • protection is provided between the p-type semiconductor layer and the n-type semiconductor layer.
  • a layer is provided.
  • the protective layer preferably has a base layer having at least one of an intrinsic silicon-based layer and an n-type silicon-based layer and an insulating layer in this order from the p-type semiconductor layer side.
  • the underlying layer (underlying protective layer) in the protective layer is preferably an intrinsic silicon-based layer.
  • the insulating layer in the protective layer is preferably at least one selected from silicon oxide, silicon nitride, and silicon oxynitride.
  • the p-type semiconductor layer is preferably a p-type silicon-based layer.
  • a p-type semiconductor layer forming region in which a p-type semiconductor layer and a protective layer are provided in this order, and a p-type semiconductor layer and a protective layer are provided on the first main surface of the crystalline silicon substrate.
  • a step of forming a p-type semiconductor layer non-formed region pattern layer forming step), a p-type semiconductor layer forming region provided with a p-type semiconductor layer on the first main surface of the crystalline silicon substrate, and p A step of forming an n-type semiconductor layer so as to cover a p-type semiconductor layer non-forming region where no p-type semiconductor layer is provided (n-type semiconductor layer forming step), and a part of the protective layer on the p-type semiconductor layer is exposed
  • a step of removing a part of the n-type semiconductor layer on the p-type semiconductor layer n-type semiconductor layer patterning step
  • a part of the p-type semiconductor layer so that a part of the p-type semiconductor layer is exposed. Step of removing exposed protective layer (protective layer pattern Having a ring step) in this order.
  • the pattern layer forming step includes a step of forming a p-type semiconductor layer on the first main surface of the crystalline silicon substrate (p-type semiconductor layer forming step), and a protection on the first main surface of the p-type semiconductor layer.
  • a step of removing a part of the protective layer and exposing the p-type semiconductor layer between the protective layers after forming the protective layer on the entire surface of the p-type semiconductor layer and before removing the p-type semiconductor layer May be implemented.
  • the insulating layer and the base protective layer are preferably removed sequentially using different etchants.
  • etching the insulating layer it is preferable to use an etchant having an etching rate for the insulating layer larger than that for the base protective layer.
  • etching the base protective layer after removing the insulating layer it is preferable to use an etchant having an etching rate with respect to the base protective layer larger than that with respect to the p-type semiconductor layer.
  • the etchant used for removing the base protective layer preferably has an etching rate for the base protective layer higher than that for the insulating layer.
  • the insulating layer is preferably etched using an acid-based etchant containing hydrofluoric acid or the like.
  • the base protective layer is preferably etched using an alkaline etchant containing KOH, NaOH, or the like.
  • the protective layer of the p-type semiconductor layer As the protective layer of the p-type semiconductor layer, a predetermined base protective layer and an insulating layer are provided in this order from the p-type semiconductor layer side, so that etching of the insulating layer can be stopped by the base protective layer. Therefore, contact of the etchant used for etching the insulating layer with the p-type semiconductor layer can be prevented, and as a result, increase in contact resistance and decrease in open circuit voltage can be suppressed.
  • FIG. 2 is a schematic plan view for explaining the shapes of the p-type semiconductor layer forming region and the n-type semiconductor layer forming region in the back contact solar cell. It is the figure seen from the surface side.
  • FIG. 1 is a schematic cross-sectional view of a back contact solar cell according to an embodiment of the present invention, and corresponds to a cross section in the left-right direction of FIG. The arrows in FIG. 1 indicate the incident direction of sunlight. That is, the lower side (second main surface) in FIG. 1 is a light receiving surface that receives sunlight, and the upper side (first main surface) is the back surface of the solar cell.
  • the lower side (second main surface) in FIG. 1 is a light receiving surface that receives sunlight
  • the upper side (first main surface) is the back surface of the solar cell.
  • the formation region 60 of the p-type semiconductor layer 6 and the formation region 70 of the n-type semiconductor layer 7 are provided in a comb shape that meshes with each other.
  • the p-type semiconductor layer formation region and the n-type semiconductor layer formation region do not need to be comb-shaped, and may be, for example, a shape in which a portion that connects comb teeth (a so-called bus bar portion) is not provided.
  • a protective layer 8 is provided in a boundary region (protective layer forming region 80) where the p-type semiconductor layer forming region and the n-type semiconductor layer forming region overlap.
  • intrinsic silicon-based layers 5 a and 5 b, p-type semiconductor layer 6, n-type semiconductor layer 7, protective layer 8, and first electrode are formed on the first main surface of crystalline silicon substrate 1.
  • 9a, 9b and second electrodes 10a, 10b are provided. Each layer on the first major surface is patterned.
  • the n-type semiconductor layer 7 includes a protective layer formation region 80 which is a part of a region where the p-type semiconductor layer 6 is provided (p-type semiconductor layer formation region 60) and a region where the p-type semiconductor layer is not provided (p Type semiconductor layer non-formation region). That is, the n-type semiconductor layer 7 is provided so as to straddle the entire p-type semiconductor layer non-formation region and two p-type semiconductor layer formation regions adjacent to the p-type semiconductor layer non-formation region.
  • the region where the p-type semiconductor layer forming region 60 and the n-type semiconductor layer forming region 70 overlap is the protective layer forming region 80, and the p-type semiconductor layer 6 and the n-type semiconductor A protective layer 8 is provided between the layer 7.
  • the protective layer 8 includes a base protective layer 8b provided in contact with the p-type semiconductor layer 7 and an insulating layer 8a in this order from the p-type semiconductor layer 7 side.
  • the insulating layer 8a is preferably provided in contact with the base protective layer 8b.
  • the base protective layer 8b includes at least one of an intrinsic silicon-based layer and an n-type silicon-based layer.
  • the base protective layer 8b may have a stacked structure of an intrinsic silicon-based layer and an n-type silicon-based layer.
  • P-side electrodes 9 a and 9 b are provided on the p-type semiconductor layer 6, and n-side electrodes 9 b and 10 b are provided on the n-type semiconductor layer 7.
  • the width of the p-type semiconductor layer forming region 60 and the width of the n-type semiconductor layer forming region 70 are not particularly limited, and may be equal to or different from each other. Further, the widths of these regions may differ depending on the location.
  • the width of the protective layer formation region 80 (region where the p-type semiconductor layer formation region and the n-type semiconductor layer formation region overlap) is not particularly limited.
  • the width W3 of the protective layer forming region 80 is set to about 10 to 500 ⁇ m, for example.
  • the width W1 of the region excluding the protective layer forming regions at both ends from the p-type semiconductor layer forming region 60 and the width W2 of the region excluding the protective layer forming regions at both ends from the n-type semiconductor layer forming region 70 are, for example, 100 to 1500 ⁇ m. Set to degree.
  • FIG. 3 is a process conceptual diagram for explaining a manufacturing process of the back contact solar cell shown in FIG. Below, with reference to these figures, the manufacturing process of the solar cell which concerns on one Embodiment of this invention is demonstrated.
  • a crystalline silicon substrate 1 is prepared.
  • the crystalline silicon substrate may be either single crystal silicon or polycrystalline silicon.
  • the conductivity type of the crystalline silicon substrate may be either n-type or p-type. In the examples described later, an example using an n-type single crystal silicon substrate is shown.
  • the crystalline silicon substrate 1 preferably has a texture structure formed on the surface. The texture may be formed on either the first main surface or the second main surface, or may be formed on both surfaces.
  • a p-type semiconductor layer forming region in which a p-type semiconductor layer 6 and a protective layer 8 are provided in this order on the first main surface of the crystalline silicon substrate 1, a p-type semiconductor layer, A p-type semiconductor layer non-formation region in which none of the protective layers is provided is formed.
  • an intrinsic silicon-based layer 5 a is preferably provided between the crystalline silicon substrate 1 and the p-type semiconductor layer 6.
  • the p-type semiconductor layer 6 is a layer to which a p-type dopant is added, and is preferably a p-type silicon-based layer to which boron is added.
  • a p-type amorphous silicon layer is particularly preferable from the viewpoint of suppressing impurity diffusion and reducing the series resistance.
  • a minute amount of microcrystalline silicon having a particle size of about 50 nm or less may be precipitated.
  • the film thickness of the p-type semiconductor layer 6 is not particularly limited, and is set to about 3 to 50 nm, for example.
  • the film thickness in this specification means the thickness in the direction perpendicular to the film forming surface.
  • the main surface is flat, it means the thickness in the direction perpendicular to the main surface, and when the main surface has a texture structure, it means the thickness in the direction perpendicular to the texture slope.
  • the film thickness of each layer can be measured by spectroscopic ellipsometry.
  • the intrinsic silicon-based layer 5a is preferably intrinsic amorphous silicon composed of silicon and hydrogen.
  • intrinsic hydrogenated amorphous silicon By depositing intrinsic hydrogenated amorphous silicon on the crystalline silicon substrate 1 by the CVD method, surface passivation can be effectively performed while suppressing impurity diffusion into the crystalline silicon substrate. Since the intrinsic silicon-based layer does not directly contribute to power generation, the thickness thereof is set in a range where a passivation effect can be obtained, and is preferably about 1 to 50 nm, more preferably about 1 to 15 nm.
  • a region corresponding to the p-type semiconductor layer non-forming region is used as a mask.
  • Examples include a method of shielding and sequentially forming each layer in the p-type semiconductor layer forming region; and a method of patterning each layer formed on substantially the entire surface of the crystalline silicon substrate 1 by etching or the like.
  • a p-type semiconductor layer 6 is formed on substantially the entire surface of the crystalline silicon substrate 1 on the first main surface side.
  • the intrinsic silicon-based layer 5 a is preferably formed between the crystalline silicon substrate 1 and the p-type semiconductor layer 6.
  • substantially the entire surface means 90% or more of the main surface.
  • Intrinsic silicon-based layer 5a and p-type semiconductor layer 6 are preferably formed in a region of 95% or more on the first main surface, and are preferably formed over the entire surface. Note that the entire surface means the entire region excluding the exception of the minimum area such as film formation unevenness at the edge of the substrate and pinholes due to discharge abnormality during film formation.
  • a base protective layer 8b and an insulating layer 8a are formed on the p-type semiconductor layer 6 as the protective layer 8 in this order from the p-type semiconductor layer side.
  • the insulating layer 8a is not particularly limited as long as it has insulating properties and can suppress leakage between the p-type semiconductor layer 6 and the n-type semiconductor layer 7 in the p-type semiconductor layer formation region. Since the patterning by etching is easy, the insulating layer 8a preferably includes a silicon alloy such as silicon oxide, silicon nitride, or silicon oxynitride, and preferably includes any one of these components as a main component.
  • the phrase “main component” means that the content is more than 50% by weight. Among these, 70% by weight or more is preferable, and 85% by weight or more is more preferable.
  • the insulating layer 8a is preferably composed of a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, or a laminate thereof. Among these, silicon oxide is particularly preferable from the viewpoint of easy etching.
  • the protective layer 8 for the p-type semiconductor layer is provided with the base protective layer 8b in contact with the p-type semiconductor layer 6 in addition to the insulating layer 8a.
  • the base protective layer 8b has at least one of an intrinsic silicon-based layer and an n-type silicon-based layer.
  • an intrinsic silicon-based layer an intrinsic amorphous silicon-based layer is preferable, and intrinsic amorphous silicon is particularly preferable.
  • an n-type amorphous silicon-based layer is preferable, and n-type amorphous silicon is particularly preferable.
  • the base protective layer 8b is also made of intrinsic silicon from the viewpoint of providing a leakage suppressing effect between the p-type semiconductor layer 6 and the n-type semiconductor layer 7 in the p-type semiconductor layer formation region.
  • a system layer is particularly preferable.
  • the film thickness of the base protective layer 8b is not particularly limited as long as it covers the p-type semiconductor layer 6, and is set to about 1 to 50 nm, for example.
  • the film thickness of the protective layer 8, that is, the total film thickness of the base protective layer 8 b and the insulating layer 8 a is within a range in which the insulation between the p-type semiconductor layer 6 and the n-type semiconductor layer 7 can be maintained by the protective layer 8. For example, the thickness is set to about 5 to 300 nm.
  • Both the intrinsic silicon-based layer and the n-type silicon-based layer can be etched with an alkaline etchant, and have an etching resistance to an acid-based etchant such as hydrofluoric acid.
  • the p-type semiconductor layer 6 and the insulating layer 8a can be etched with an acid-based etchant and have an etching resistance to an alkaline etchant. Therefore, it is possible to easily perform selective etching of the insulating layer 8a and the base protective layer 8b in the protective layer patterning step described later.
  • the etching resistance of the p-type semiconductor layer 6 is high when etching the base protective layer 8b using the alkaline etchant, and the deterioration of the p-type semiconductor layer is suppressed. it can.
  • P-type semiconductor layer patterning process As shown in FIG. 3C, a part of the protective layer 8 is removed by etching (p layer exposure patterning step). The region where the protective layer 8 is removed corresponds to the p-type semiconductor layer non-forming region. Thereby, a protective layer forming region where the protective layer 8 remains and a protective layer non-forming region where the protective layer is removed are formed. The p-type semiconductor layer is exposed in the protective layer non-formation region.
  • a method for removing a part of the protective layer for example, there is a method in which the surface of the region where the protective layer is to remain is covered (protected) with a mask, a resist or the like, and then the region other than the covered region (non-protected region) is etched. Can be mentioned.
  • the p-type semiconductor layer 6 exposed between the protective layers and the intrinsic silicon provided therebelow is removed.
  • the system layer 5a is removed by etching, and the first main surface of the crystalline silicon substrate 1 is exposed.
  • the p-type semiconductor layer forming region where the p-type semiconductor layer 6 (and the intrinsic silicon-based layer 5a) remains, and the p-type semiconductor layer non-depleted from which the p-type semiconductor layer (and the intrinsic silicon-based layer 5a) are removed.
  • a formation region is formed.
  • an etchant for removing the insulating layer 8a is preferably an acid-based etchant such as a hydrofluoric acid aqueous solution.
  • an etchant for removing the p-type semiconductor layer one having hydrofluoric acid is preferable, and a mixed acid of hydrofluoric acid and nitric acid is particularly preferably used.
  • ⁇ Washing process> As shown in FIG. 3D, after forming the pattern layer in which the p-type semiconductor layer 6 and the protective layer 8 are stacked, the crystalline silicon substrate 1 is exposed in the p-type semiconductor layer non-formation region.
  • a film, an etchant, or the like removed by etching is present on the surface of the protective layer 8 in the p-type semiconductor layer formation region or the surface of the crystalline silicon substrate in the p-type semiconductor layer non-formation region. It may be attached. Therefore, it is preferable to carry out a substrate cleaning step after forming the pattern layer and before forming the n-type semiconductor layer.
  • the cleaning liquid used in the cleaning process is not particularly limited as long as the surface of the crystalline silicon substrate can be cleaned. Since the surface cleaning effect of the crystalline silicon substrate is high, it is preferable to use an aqueous solution containing hydrofluoric acid as the cleaning liquid. When cleaning is performed using an aqueous solution containing hydrofluoric acid, the insulating layer 8a is etched with hydrofluoric acid. Therefore, it is preferable to form the insulating layer 8a thick beforehand in consideration of the etching amount.
  • the n-type semiconductor layer 7 is formed so as to cover the entire surface of the p-type semiconductor layer forming region and the p-type semiconductor layer non-forming region.
  • the n-type semiconductor layer 7 is a layer to which an n-type dopant is added, and is preferably an n-type silicon-based layer to which phosphorus is added.
  • an n-type amorphous silicon-based layer is more preferable, and n-type amorphous silicon is particularly preferable.
  • the film thickness of the n-type semiconductor layer 7 is not particularly limited, and is set to about 3 to 50 nm, for example.
  • An intrinsic silicon-based layer 5 b is preferably provided between the crystalline silicon substrate 1 and the p-type semiconductor layer 6.
  • intrinsic silicon-based layer 5b intrinsic hydrogenated amorphous silicon composed of silicon and hydrogen is preferable.
  • the film thickness and composition of the intrinsic silicon-based layer 5 b may be the same as or different from the intrinsic silicon-based layer 5 a provided under the p-type semiconductor layer 6.
  • n-type semiconductor layer patterning process As shown in FIG. 3F, a part of the n-type semiconductor layer 7 on the protective layer 8 is removed by etching.
  • the intrinsic silicon-based layer 5 b When the intrinsic silicon-based layer 5 b is provided between the protective layer 8 and the n-type semiconductor layer 7, the intrinsic silicon-based layer 5 b is also removed in the same manner as the n-type semiconductor layer 7.
  • the n-type semiconductor layer is etched, the surface of the region where the n-type semiconductor layer should be left is covered with a mask, a resist, or the like, thereby protecting it from the etchant.
  • An alkaline etchant containing KOH or NaOH is preferably used to remove the n-type semiconductor layer 7 and the intrinsic silicon-based layer 5b.
  • the n-type semiconductor layer 7 and the intrinsic silicon-based layer 5b in the center in the width direction of the region where the p-type semiconductor layer 6 and the protective layer 8 are provided are removed. Is done. As a result, the protective layer 8 is exposed between the n-type semiconductor layers 7. In the region where the n-type semiconductor layer 7 remains in the p-type semiconductor layer formation region, that is, in the region where both the p-type semiconductor layer 6 and the n-type semiconductor layer are provided, the p-type semiconductor layer 6 and the n-type semiconductor are formed. Since the protective layer 8 is provided between the layer 7 and the pn, leakage between pn is suppressed.
  • the base protective layer 8b is exposed between the insulating layers 8a.
  • the base protective layer 8b exposed between the insulating layers 8a is removed by etching, so that the n-type semiconductor layers 7 are interposed.
  • the p-type semiconductor layer 6 is exposed.
  • the etchant for removing the insulating layer 8a may be any one that has little damage to the n-type semiconductor layer 7 and the like exposed in the p-type semiconductor layer non-formation region.
  • As the etchant for removing the base protective layer 8b What is necessary is just to have little damage to the p-type semiconductor layer 6 and the like provided thereunder.
  • As the etchant for removing the insulating layer 8a it is preferable to use an etchant that has an etching rate with respect to the insulating layer larger than that with respect to the base protective layer and does not substantially dissolve the base protective layer.
  • the etchant for removing the base protective layer 8b it is preferable to use an etchant that has an etching rate with respect to the base protective layer higher than that with respect to the p-type semiconductor layer and does not substantially dissolve the p-type semiconductor layer.
  • the etchant for removing the base protective layer 8b preferably has an etching rate with respect to the base protective layer larger than that with respect to the insulating layer and does not substantially dissolve the insulating layer.
  • the insulating layer 8a is composed of silicon oxide, silicon nitride, silicon oxynitride, or a laminate thereof, it is preferable to use an acid-based etchant such as hydrofluoric acid for removing the insulating layer 8a.
  • an acid-based etchant such as hydrofluoric acid for removing the insulating layer 8a.
  • Silicon oxide, silicon nitride, silicon oxynitride, or the like has a high etching rate with respect to an acid-based etchant and a low etching rate with respect to an alkali-based etchant such as Na0H or KOH.
  • intrinsic silicon and n-type silicon constituting the base protective layer 8b have a low etching rate with respect to the acid-based etchant, and thus are not substantially etched with the acid-based etchant. Therefore, if the insulating layer 8a is etched using an acid-based etchant, the etching stops when the base protective layer 8b is exposed, and selective etching becomes possible.
  • the base protective layer 8b After etching the insulating layer 8a, it is preferable to etch the base protective layer 8b using an alkaline etchant. Since the alkaline etchant has a high etching rate with respect to intrinsic silicon and n-type silicon, the base protective layer 8b can be easily etched with the alkaline etchant. On the other hand, the p-type semiconductor layer 6 has a low etching rate with respect to the alkaline etchant. When the alkaline etchant is used, the etching stops when the p-type semiconductor layer 6 is exposed. Therefore, the base protective layer 8b is selectively etched while suppressing damage to the p-type semiconductor layer, thereby forming the p-type semiconductor. The layer can be exposed.
  • the alkaline etchant has a low etching rate of silicon oxide, silicon nitride, silicon oxynitride or the like of the insulating layer 8a, expansion of the region from which the insulating layer 8a is removed is suppressed during etching of the base protective layer 8b. . Therefore, the protective layer 8 in which the base protective layer 8b and the insulating layer 8a are laminated can be left between the p-type semiconductor layer 6 and the n-type semiconductor layer 7, and leakage between pn can be suppressed.
  • the n-type semiconductor layer 7 is exposed on the surface of the p-type semiconductor layer non-formation region during the protective layer patterning step. If an alkaline etchant is used to remove the base protective layer 8b, the n-type semiconductor layer 7 may also be etched. In order to prevent the n-type semiconductor layer 7 from being removed by etching during the etching of the base protective layer 8b, the n-type semiconductor layer 7 is formed with a film thickness larger than that of the base protective layer 8b, or n It is preferable to protect the mold semiconductor layer 7 by covering it with a mask, a resist or the like.
  • Electrode formation process After forming the semiconductor layer as described above, electrodes 9a and 10a and electrodes 9b and 10b are formed on the p-type semiconductor layer 6 and the n-type semiconductor layer 7 as shown in FIG. Electrode forming step). Through the above steps, formation of each layer on the first main surface of the back contact solar cell shown in FIG. 1 is completed.
  • the insulating layer 8a is provided as a protective layer in contact with the p-type semiconductor layer 6, the p-type semiconductor layer 6 exposed by etching of the insulating layer is removed when the insulating layer is removed by etching. It is exposed to an etchant (see FIG. 4 (g)). As described above, the insulating layer 8a on the p-type semiconductor layer is etched when cleaning the surface of the substrate using hydrofluoric acid after forming the pattern layer. It is necessary to increase the thickness.
  • the thickness of the insulating layer is uneven, the difference in film thickness due to the unevenness increases in proportion to the thickness of the insulating layer, resulting in a difference in etching completion time depending on the location. Therefore, even if the substrate is taken out from the etchant immediately after the etching of the insulating layer, the p-type semiconductor layer is exposed to the etchant for removing the insulating layer for a long time in a region where the thickness of the insulating layer is small. In addition, when a pinhole is generated during the formation of the insulating layer, the etchant soaked from the pinhole comes into contact with the p-type semiconductor layer.
  • the p-type semiconductor material such as p-type amorphous silicon has lower resistance to acid-based etchants such as hydrofluoric acid than the intrinsic semiconductor material and the n-type semiconductor material.
  • acid-based etchants such as hydrofluoric acid
  • the characteristics of the solar cell tend to deteriorate.
  • the base protective layer 8b between the p-type semiconductor layer 6 and the insulating layer 8a, the insulating layer Even if 8a is etched, the p-type semiconductor layer 6 is not exposed and can be protected from the etchant (see FIG. 3G).
  • the underlying protective layer 8b functions sufficiently as a protective layer at the time of etching as long as it covers substantially the entire surface of the p-type semiconductor layer 6, and therefore may have a smaller film thickness than the insulating layer 8a.
  • the base protective layer 8b is less affected by film thickness unevenness than the insulating layer 8a, and the difference in etching completion time is also small. Therefore, the contact time between the etchant used for removing the base protective layer 8b and the p-type semiconductor layer 6 can be shortened.
  • an etchant for example, an alkaline etchant
  • an alkaline etchant that causes less damage to the p-type semiconductor layer than hydrofluoric acid or the like for removing the insulating layer 8a
  • the base protective layer 8b is made of a material different from that of the insulating layer 8a, the base protective layer 8b is formed in a separate process from the insulating layer 8a. Even if a pinhole occurs during film formation, it is unlikely that a pinhole is formed at the same position as the base protective layer 8b in the insulating layer 8a, and the p-type semiconductor layer 6 is connected to the p-type semiconductor layer 6 via the pinhole during etching of the insulating layer. The etchant penetration can be greatly reduced. Therefore, by providing the base protective layer 8b between the p-type semiconductor layer 6 and the insulating layer 8a, it is possible to greatly reduce the probability of a short circuit between pn due to pinholes and further improve the characteristics of the solar cell. Be expected.
  • the second main surface which is the light receiving surface, does not directly contribute to power generation and current extraction. Therefore, the configuration on the second main surface is not particularly limited as long as it does not hinder the reception of sunlight.
  • an intrinsic silicon-based layer 2 a conductive semiconductor layer 3, and a light-receiving surface side protective layer 4 are provided in this order on the second main surface of the crystalline silicon substrate 1.
  • An intrinsic silicon-based layer 2 is preferably formed on the second main surface of the crystalline silicon substrate 1 (FIG. 3A).
  • the intrinsic silicon-based layer 2 is preferably an amorphous silicon layer containing hydrogen.
  • substrate surface passivation can be effectively performed. Since the intrinsic silicon-based layer 2 does not contribute to power generation, it is preferable to set the film thickness so that the passivation effect is obtained without preventing light reception.
  • the thickness of the intrinsic silicon-based layer 2 is preferably about 1 to 50 nm, and more preferably about 1 to 15 nm.
  • a light-receiving surface side protective layer 4 that also functions as an antireflection layer is formed on the intrinsic silicon-based layer 2 (FIG. 3B). If the light-receiving surface side protective layer 4 can protect a layer (for example, the intrinsic silicon-based layer 2 or the conductive semiconductor layer 3) existing thereunder in the manufacturing process of the solar cell and has light transmittance,
  • the material is not particularly limited.
  • a silicon alloy such as silicon oxide, silicon nitride, or silicon oxynitride, a mixture thereof, or a laminated structure is preferable.
  • silicon nitride is particularly preferable from the viewpoint of antireflection and resistance to etchant.
  • the film thickness of the light-receiving surface side protective layer 4 is not particularly limited, but it is preferable to set the film thickness from the viewpoint of providing an antireflection function and increasing the amount of light taken into the crystalline silicon substrate 1, and is approximately 80 nm to 1 ⁇ m. preferable.
  • a conductive semiconductor layer 3 may be formed between the intrinsic silicon-based layer 2 and the light-receiving surface side protective layer 4 (FIG. 3B).
  • Conductive semiconductor layer 3 preferably has the same conductivity type as crystalline silicon substrate 1.
  • an n-type semiconductor layer is preferably formed as the conductive semiconductor layer 3.
  • the conductive semiconductor layer 3 is preferably a silicon-based layer, and more preferably amorphous silicon.
  • the film thickness of the conductive semiconductor layer 3 is set to about 1 to 50 nm, for example.
  • a plasma CVD method is preferable.
  • the intrinsic silicon layer 5a and the p-type semiconductor layer 6, the intrinsic silicon layer 5b and the n-type semiconductor layer 7, and the light receiving surface side Since the intrinsic silicon-based layer 2 and the conductive semiconductor layer 3 can be successively formed, simplification of the process and prevention of contamination can be expected. Further, since the film quality of the plasma CVD method can be controlled relatively easily depending on the film forming conditions, the effect as a protective layer and the reduction of optical loss can be expected by adjusting the etching resistance and the refractive index.
  • a substrate temperature of 100 to 300 ° C., a pressure of 20 to 2600 Pa, and a high frequency power density of 0.004 to 0.8 W / cm 2 are preferably used.
  • a silicon-containing gas such as SiH 4 or Si 2 H 6 or a mixed gas of a silicon-based gas and H 2 is preferable.
  • a dopant gas for forming the p-type or n-type silicon-based layer B 2 H 6 or PH 3 is preferably used. Since the addition amount of impurities such as P and B may be small, it is preferable to use a mixed gas diluted with SiH 4 or H 2 in advance.
  • a gas containing a different element such as CH 4 , CO 2 , NH 3 , GeH 4 is added, and the silicon-based thin film is alloyed, so that the energy gap of the silicon-based layer is increased. It can also be changed.
  • the method for forming the insulating layer 8a is not particularly limited.
  • the insulating layer 8a is also preferably formed by the plasma CVD method from the viewpoint of improving productivity and reducing impurities.
  • the light-receiving surface side protective layer 4 is preferably formed by a plasma CVD method.
  • a p-side electrode is formed on the p-type semiconductor layer 6, and an n-side electrode is formed on the n-type semiconductor layer 7.
  • the p-side electrode and the n-side electrode preferably have a laminated structure of a transparent conductive film as the first electrodes 9a and 9b and a metal layer as the second electrodes 10a and 10b, respectively.
  • the transparent conductive film as the first electrode preferably contains a conductive oxide as a main component.
  • a conductive oxide for example, zinc oxide, indium oxide, tin oxide or the like can be used alone or in combination. From the viewpoints of conductivity, optical characteristics, and long-term reliability, indium oxides containing indium oxide as the main component are preferable, and those containing indium tin oxide (ITO) as the main component are more preferably used.
  • the transparent conductive film may be a single layer or a laminated structure composed of a plurality of layers.
  • the film thickness of the first electrodes 9a and 9b is not particularly limited, and is set to, for example, about 10 to 100 nm.
  • a method for forming the transparent conductive film is not particularly limited, but a physical vapor deposition method such as a sputtering method, a chemical vapor deposition (MOCVD) method using a reaction between an organometallic compound and oxygen or water is preferable. In any film forming method, energy by heat or plasma discharge can be used.
  • the substrate temperature at the time of forming the transparent conductive film is appropriately set. Considering the heat resistant temperature of the silicon-based layer such as amorphous silicon, the substrate temperature is preferably 200 ° C. or lower.
  • a metal such as Ag or Cu is used for the metal layer as the second electrode.
  • the metal layer is formed by sputtering, printing, plating, or the like.
  • the metal layer may be a single layer or a laminated structure including a plurality of layers.
  • the thickness of the metal layer is not particularly limited, and is set to, for example, about 50 nm to 3 ⁇ m.
  • the present invention will be further compared by comparing the embodiment in which the crystalline silicon solar cell shown in FIG. 1 is manufactured by the process shown in FIG. 3 and the comparative example in which the crystalline silicon solar cell is manufactured by the step shown in FIG. This will be specifically described.
  • this invention is not limited to the following Example.
  • n-type single crystal silicon substrate having an incident plane orientation of (100) and a thickness of 200 ⁇ m is immersed in a 2 wt% hydrofluoric acid aqueous solution for 3 minutes to remove the silicon oxide film on the surface, and then rinsed with ultrapure twice. It was broken.
  • This substrate was immersed in a 5/15 wt% KOH / isopropyl alcohol aqueous solution maintained at 70 ° C. for 15 minutes to obtain a single crystal silicon substrate having a pyramidal texture with the (111) plane exposed on the surface. It was.
  • the substrate after texture formation was introduced into a CVD apparatus, and an intrinsic amorphous silicon layer was formed to a thickness of 10 nm as the intrinsic silicon-based layer 2 on the light receiving surface (second main surface) side. Thereafter, an intrinsic amorphous silicon layer having a thickness of 8 nm was formed as the intrinsic silicon-based layer 5a on the back surface (first main surface) side.
  • the film forming conditions for these intrinsic amorphous silicon layers were: substrate temperature: 150 ° C., pressure: 120 Pa, SiH 4 / H 2 flow rate ratio: 3/10, and input power density: 0.011 W / cm 2 .
  • the film thickness of the thin film in a present Example measures the film thickness of the thin film formed on the glass substrate on the same conditions by the spectroscopic ellipsometry (brand name M2000, JA Woollam Co., Ltd. product). It is a value calculated from the film forming speed obtained by this.
  • a p-type amorphous silicon layer having a thickness of 7 nm was formed as the p-type semiconductor layer 6 on the intrinsic silicon-based layer 5a.
  • the conditions for forming the p-type amorphous silicon layer were as follows: the substrate temperature was 150 ° C., the pressure was 60 Pa, the SiH 4 / dilution B 2 H 6 flow rate ratio was 1/3, and the input power density was 0.01 W / cm 2 . .
  • the diluted B 2 H 6 gas flow rate is a flow rate of gas diluted with H 2 to a B 2 H 6 concentration of 5000 ppm.
  • a silicon nitride layer having a thickness of 60 nm was formed on the intrinsic silicon-based layer 2 as the light-receiving surface side protective layer 4. Thereafter, an intrinsic amorphous silicon layer having a thickness of 12 nm was formed as a base protective layer 8b on the p-type semiconductor layer 6, and a silicon oxide layer having a thickness of 260 nm was formed thereon as an insulating layer 8a. .
  • the film forming conditions for the silicon nitride layer were: substrate temperature: 140 ° C., pressure: 80 Pa, SiH 4 / NH 3 flow rate ratio: 1/4, input power density: 0.2 W / cm 2 .
  • the film formation conditions for the silicon oxide layer were a substrate temperature of 150 ° C., a pressure of 60 Pa, a SiH 4 / CO 2 flow ratio of 1/40, and an input power density of 0.04 W / cm 2 .
  • a part of the insulating layer 8a was etched with an aqueous HF solution, and then a part of the intrinsic amorphous silicon layer as the underlying protective layer 8b exposed under the insulating layer 8a was removed by etching with an aqueous KOH solution. Thereafter, the p-type semiconductor layer 6 and the intrinsic silicon-based layer 5a exposed therebelow were etched with a mixed acid of HF and HNO 3 to expose the first main surface of the crystalline silicon substrate.
  • an intrinsic amorphous silicon layer is formed as an intrinsic silicon-based layer 5b on the first main surface side of the substrate to a thickness of 8 nm.
  • An n-type amorphous silicon layer having a thickness of 12 nm was formed as the type semiconductor layer 7.
  • the film forming conditions for the n-type amorphous silicon layer were a substrate temperature of 150 ° C., a pressure of 60 Pa, a SiH 4 / dilution PH 3 flow rate ratio of 1/3, and an input power density of 0.01 W / cm 2 .
  • the diluted PH 3 gas flow rate is a flow rate of a gas diluted with H 2 to a PH 3 concentration of 5000 ppm.
  • the n-type semiconductor layer 7 and a part of the intrinsic silicon-based layer 5b provided on the insulating layer 8a were etched with a KOH aqueous solution, and then the insulating layer 8a exposed thereunder was etched with an HF aqueous solution. Thereafter, the intrinsic amorphous silicon layer as the underlying protective layer 8b exposed thereunder was removed by etching with an aqueous KOH solution, and the surface of the p-type semiconductor layer 6 was exposed.
  • an indium tin oxide (ITO) layer having a thickness of 80 nm was formed on substantially the entire surface excluding the peripheral edge of the first main surface.
  • ITO indium tin oxide
  • a film was formed by applying a power of 0.5 W / cm 2 in an argon atmosphere at a substrate temperature of room temperature and a pressure of 0.2 Pa.
  • a portion of the ITO layer was removed by etching using hydrochloric acid and patterned to separate the first electrodes 9a and 9b.
  • the FF curve factor
  • the hydrofluoric acid etchant used when etching the silicon oxide layer as the insulating layer does not contact the p-type semiconductor layer, so that the p-type amorphous silicon layer as the p-type semiconductor layer and the first electrode are used as the first electrode. This is thought to be related to improved contact with the ITO layer.
  • the protective layer has a laminated structure of an intrinsic amorphous silicon layer as a base protective layer and a silicon oxide layer as an insulating layer, a reduction in leakage current between pn contributes to improvement in characteristics. It is thought that there is.

Landscapes

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Abstract

　太陽電池は、結晶シリコン基板の第一主面上にｎ型半導体層（６）及びｐ型半導体層（７）を有する。ｎ型半導体層は、ｐ型半導体層が設けられたｐ型半導体層形成領域上の一部と、ｐ型半導体層が設けられていないｐ型半導体層非形成領域とに跨るように設けられている。ｐ型半導体層形成領域上のｎ型半導体層が設けられている領域において、p型半導体層とｎ型半導体層の間には保護層（８）が設けられている。保護層は、ｐ型半導体層に接して設けられた下地保護層（８ｂ）と、下地保護層上に設けられた絶縁層（８ａ）とを備える。下地保護層は、真性シリコン系層及びｎ型シリコン系層のいずれかを含む。

Description

太陽電池及びその製造方法
　本発明は、太陽電池及びその製造方法に関する。
　一般的な結晶シリコン系太陽電池は、両面電極型であり、結晶シリコン基板の一方の面にｐ型半導体層、他方の面にｎ型半導体層を備え、ｐ層側及びｎ層側のいずれかが受光面である。受光面及び裏面には、効率良く電流を取り出すために、金属電極が設けられている。受光面から太陽光が取り込まれると、結晶シリコン基板内で電子正孔対が生じ、ｐ層上及びｎ層上のそれぞれに設けられた電極を通じて電流が取り出される。両面電極型太陽電池では、受光面側の金属電極による太陽光の遮蔽（シャドーイングロス）が、変換効率を下げる原因となっている。
　金属電極によるシャドーイングロスのない太陽電池として、結晶シリコン基板の裏面側にｐ型半導体層及びｎ型半導体層の両方を設け、これらの上に電極を形成した裏面電極（バックコンタクト）型太陽電池の開発が進められている。バックコンタクト型太陽電池では、受光面側に電極を形成する必要が無いため、太陽光の受光効率を高め、変換効率を向上できる。
　バックコンタクト型太陽電池では、裏面側にｐ型半導体層及びｎ型半導体層の両方を形成する必要がある。そのため、有効領域が広く、ｐｎ間のリークが少なく、かつ簡素な工程により各層をパターニング可能な方法が求められている。
　図４は、特許文献１に開示されているバックコンタクト型太陽電池の作製方法の工程概念図である。まず、図４（ａ）に示すように、結晶シリコン基板１の受光面側に真性半導体層２が形成され、裏面側に真性半導体層５ａ及び第一導電型半導体層６がこの順に形成される。次に、図４（ｂ）に示すように、受光面側の真性半導体層２上に受光面側保護層４が形成され、裏面側の第一導電型半導体層６上に絶縁層８ａが形成される。
　次に、図４（ｃ）に示すように、裏面側の絶縁層８ａの一部をエッチングにより除去し、続いて図４（ｄ）に示すように、第一導電型半導体層６及び真性半導体層５ａの一部をエッチングにより除去し、結晶シリコン基板１を露出させる。
　その後、図４（ｅ）に示すように、第一導電型半導体層６及び絶縁層８ａを含む裏面側の略全面に真性半導体層５ｂ及び第二導電型半導体層７を形成する。図４（ｆ）に示すように、絶縁層８ａ上の第二半導体層７及び真性半導体層５ｂの一部をエッチングにより除去した後、図４（ｇ）に示すように、第二導電型半導体層７をマスクとして絶縁層８ａをエッチングし、第一導電型半導体層６を露出させる。以上の工程により、シリコン基板の裏面側にパターン状の半導体層（ｐ層及びｎ層）を形成できる（図２参照）。最後に、図４（ｈ）に示すように、第一導電型半導体層６及び第二導電型半導体層上７に電極を形成することにより、バックコンタクト型太陽電池が完成する。
　絶縁層８ａは酸化シリコン、窒化シリコン、又は酸窒化シリコン等のシリコン合金で構成され、フッ酸（ＨＦ）水溶液等の酸系エッチャント（エッチング剤）を用いたエッチングにより除去される。第一導電型半導体層６及び第二導電型半導体層７は、例えば導電型シリコンで構成される。絶縁層８ａのエッチング工程（図４（ｇ））において、第二導電型半導体層７をエッチングマスクとして用い、第一導電型半導体層６が露出した時点でエッチングを終了させることにより、絶縁層８ａをパターンエッチングするためのマスク層の形成を省略できる。
特開２０１２－０２８７１８号公報
　特許文献１に記載の方法によりバックコンタクト型太陽電池を作製した場合、以下の問題が生じることが、本発明者らの検討により判明した。すなわち、第一導電型半導体層としてのｐ型半導体層上に絶縁層としてＳｉＯを形成し、その上に第二導電型半導体層としてのｎ型半導体層を形成後に、フッ酸等の酸系エッチャントを用いてｐ型半導体層上の絶縁層を除去すると、コンタクト抵抗の増加及び開放電圧の低下等の問題が生じる。
　上記に鑑み、本発明は、パターニングに起因する特性低下が抑制されたバックコンタクト型太陽電池の提供を目的とする。
　上記特許文献１の方法では、絶縁層のパターニング時のエッチャントがｐ型半導体層に接触してダメージを与えることが、特性低下の原因であると考えられる。ｐ型半導体層と絶縁層との間に、下地層として真性シリコン系層又は／及びｎ型シリコン系層を設けることにより、絶縁層のエッチングに用いられるエッチャントとｐ型半導体層との接触を防止できる。そのため、コンタクト抵抗及び開放電圧が改善されたバックコンタクト型の結晶シリコン系太陽電池が得られる。
　本発明は、結晶シリコン基板の第一主面上に、ｎ型半導体層とｐ型半導体層とを備える太陽電池及びその製造方法に関する。結晶シリコン基板の第一主面上において、ｎ型半導体層は、ｐ型半導体層が設けられたｐ型半導体層形成領域上の一部と、ｐ型半導体層が設けられていないｐ型半導体層非形成領域とに跨るように設けられている。ｐ型半導体層上のｎ型半導体層が設けられた領域（ｐ型半導体層形成領域とｎ型半導体層形成領域とが重複する領域）では、ｐ型半導体層とｎ型半導体層の間に保護層が設けられている。保護層は、ｐ型半導体層側から、真性シリコン系層及びｎ型シリコン系層のうち少なくともいずれか一方を有する下地層と、絶縁層と、をこの順に有することが好ましい。
　保護層における下地層（下地保護層）は、真性シリコン系層であることが好ましい。保護層における絶縁層は、酸化シリコン、窒化シリコン及び酸窒化シリコンから選ばれる少なくとも一種であることが好ましい。ｐ型半導体層はｐ型シリコン系層であることが好ましい。
　本発明の製造方法は、結晶シリコン基板の第一主面上に、ｐ型半導体層及び保護層がこの順に設けられたｐ型半導体層形成領域と、ｐ型半導体層及び保護層のいずれも設けられていないｐ型半導体層非形成領域とを形成する工程（パターン層形成工程）、結晶シリコン基板の第一主面上において、ｐ型半導体層が設けられたｐ型半導体層形成領域と、ｐ型半導体層が設けられていないｐ型半導体層非形成領域とを覆うようにｎ型半導体層を形成する工程（ｎ型半導体層形成工程）、ｐ型半導体層上の保護層の一部が露出するように、ｐ型半導体層上におけるｎ型半導体層の一部を除去する工程（ｎ型半導体層パターニング工程）、及びｐ型半導体層の一部が露出するように、ｐ型半導体層上の露出した保護層を除去する工程（保護層パターニング工程）をこの順に有する。
　一実施形態において、パターン層形成工程は、結晶シリコン基板の第一主面上にｐ型半導体層を形成する工程（ｐ型半導体層形成工程）、ｐ型半導体層の第一主面上に保護層を形成する工程（保護層形成工程）、及び結晶シリコン基板の第一主面上におけるｐ型半導体層の一部を除去する工程（ｐ型半導体層パターニング工程）をこの順に有する。ｐ型半導体層上の全面に保護層形成後、ｐ型半導体層除去前に、保護層の一部を除去して保護層の間にｐ型半導体層を露出させる工程（ｐ層露出パターニング工程）を実施してもよい。
　保護層パターニング工程では、絶縁層と下地保護層とが、異なるエッチャントを用いて順次除去されることが好ましい。絶縁層のエッチングには、絶縁層に対するエッチングレートが下地保護層に対するエッチングレートよりも大きいエッチャントを用いることが好ましい。絶縁層を除去後の下地保護層エッチングには、下地保護層に対するエッチングレートがｐ型半導体層に対するエッチングレートよりも大きいエッチャントを用いることが好ましい。下地保護層の除去に用いられるエッチャントは、下地保護層に対するエッチングレートが絶縁層に対するエッチングレートよりも大きいことが好ましい。
　絶縁層は、フッ酸等を含む酸系エッチャントを用いてエッチングされることが好ましい。絶縁層を除去後、ＫＯＨやＮａＯＨ等を含むアルカリ系エッチャントを用いて下地保護層がエッチングされることが好ましい。
　ｐ型半導体層の保護層として、ｐ型半導体層側から順に、所定の下地保護層と絶縁層とを設けることにより、絶縁層のエッチングを下地保護層によってストップさせることができる。そのため、絶縁層のエッチングに用いられるエッチャントのｐ型半導体層への接触を防止し、その結果、コンタクト抵抗の増加及び開放電圧の低下を抑制できる。
本発明の一実施形態を示す太陽電池の模式的断面図である。 バックコンタクト型太陽電池における半導体層形成領域の形状の一例を示す模式的平面図である。 本発明の一実施形態の製造工程を示す工程概念図である。 関連技術における太陽電池の製造工程を示す工程概念図である。
　以下、本発明の好ましい実施形態について説明する。下記の実施形態は、単なる例示であり、本発明は下記の実施形態に何ら限定されない。
　図２は、バックコンタクト型太陽電池におけるｐ型半導体層形成領域及びｎ型半導体層形成領域の形状を説明するための模式的平面図であり、電極形成前のバックコンタクト型太陽電池を第一主面側からみた図である。図１は本発明の一実施形態にかかるバックコンタクト型太陽電池の模式的断面図であり、図２の左右方向の断面に相当する。図１の矢印は太陽光の入射方向を示す。すなわち、図１の下側（第二主面）が太陽光を受光する受光面であり、上側（第一主面）が太陽電池の裏面である。図２において、ｐ型半導体層６の形成領域６０とｎ型半導体層７の形成領域７０とは、互いに噛み合う櫛型に設けられている。ｐ型半導体層形成領域及びｎ型半導体層形成領域は櫛型である必要はなく、例えば、櫛歯を繋ぐ部分（所謂バスバー部分）が設けられていない形状でもよい。ｐ型半導体層形成領域とｎ型半導体層形成領域とが重複する境界領域（保護層形成領域８０）には、図１に示すように保護層８が設けられている。
　図１に示すバックコンタクト型太陽電池では、結晶シリコン基板１の第一主面上に、真性シリコン系層５ａ，５ｂ、ｐ型半導体層６、ｎ型半導体層７、保護層８、第一電極９ａ，９ｂ、及び第二電極１０ａ，１０ｂが設けられている。第一主面上の各層はパターニングされている。
　ｎ型半導体層７は、ｐ型半導体層６が設けられた領域（ｐ型半導体層形成領域６０）の一部である保護層形成領域８０と、ｐ型半導体層が設けられていない領域（ｐ型半導体層非形成領域）とに跨って設けられている。すなわち、ｎ型半導体層７は、ｐ型半導体層非形成領域の全体と、ｐ型半導体層非形成領域に隣接する２つのｐ型半導体層形成領域とに跨るように設けられている。
　ｐ型半導体層形成領域６０とｎ型半導体層形成領域７０とが重複する領域（図２においてハッチングが付されている領域）が保護層形成領域８０であり、ｐ型半導体層６とｎ型半導体層７との間に保護層８が設けられている。保護層８は、ｐ型半導体層７側から、ｐ型半導体層７に接して設けられた下地保護層８ｂ、及び絶縁層８ａをこの順に有する。絶縁層８ａは下地保護層８ｂに接して設けられていることが好ましい。下地保護層８ｂは、真性シリコン系層及びｎ型シリコン系層の少なくともいずれか一方を含む。下地保護層８ｂは、真性シリコン系層とｎ型シリコン系層の積層構造を有していてもよい。ｐ型半導体層６上にｐ側電極９ａ，９ｂが設けられ、ｎ型半導体層７上にｎ側電極９ｂ，１０ｂが設けられている。
　ｐ型半導体層形成領域６０の幅、及びｎ型半導体層形成領域７０の幅は、いずれも特に限定されず、互いに等しくても異なっていてもよい。また、これらの領域の幅は、場所によって異なっていてもよい。保護層形成領域８０（ｐ型半導体層形成領域とｎ型半導体層形成領域とが重複する領域）の幅も特に限定されない。保護層形成領域８０の幅Ｗ３は、例えば１０～５００μｍ程度に設定される。ｐ型半導体層形成領域６０から両端の保護層形成領域を除いた領域の幅Ｗ１、及びｎ型半導体層形成領域７０から両端の保護層形成領域を除いた領域の幅Ｗ２は、例えば１００～１５００μｍ程度に設定される。
　図３は、図１に示すバックコンタクト型太陽電池の製造工程を説明するための工程概念図である。以下では、これらの図を参照して、本発明の一実施形態に係る太陽電池の作製工程を説明する。
　まず、結晶シリコン基板１を用意する。結晶シリコン基板は、単結晶シリコン及び多結晶シリコンのいずれでもよい。結晶シリコン基板の導電型は、ｎ型、ｐ型のいずれでもよい。後述の実施例では、ｎ型単結晶シリコン基板を用いた例を示す。結晶シリコン基板１は、表面にテクスチャ構造が形成されることが好ましい。テクスチャは第一主面及び第二主面のいずれに形成されてもよく、両面に形成されてもよい。
［第一主面上の各層の形成及びパターニング］
＜パターン層形成工程＞
　図３（ｄ）に示すように、結晶シリコン基板１の第一主面上に、ｐ型半導体層６及び保護層８がこの順に設けられたｐ型半導体層形成領域と、ｐ型半導体層及び保護層のいずれも設けられていないｐ型半導体層非形成領域とが形成される。ｐ型半導体層形成領域では、結晶シリコン基板１とｐ型半導体層６との間に、真性シリコン系層５ａが設けられることが好ましい。
　ｐ型半導体層６はｐ型のドーパントが添加された層であり、ボロンが添加されたｐ型シリコン系層であることが好ましい。中でも、不純物拡散の抑制や直列抵抗低下の観点から、ｐ型非晶質シリコン層が特に好ましい。非晶質シリコン系層には、粒径が５０ｎｍ程度以下の微結晶シリコンが微量に析出していてもよい。ｐ型半導体層６の膜厚は特に限定されず、例えば３～５０ｎｍ程度に設定される。
　本明細書における膜厚は、製膜面に対して垂直方向の厚みを意味する。主面が平坦な場合は主面に垂直な方向の厚みを意味し、主面にテクスチャ構造を有する場合等は、テクスチャの斜面に垂直な方向の厚みを意味する。各層の膜厚は、分光エリプソメトリーにより測定できる。
　真性シリコン系層５ａとしては、シリコンと水素で構成される真性非晶質シリコンが好ましい。結晶シリコン基板１上に、ＣＶＤ法により真性水素化非晶質シリコンを製膜することにより、結晶シリコン基板への不純物拡散を抑えつつ表面パッシベーションを有効に行うことができる。真性シリコン系層は発電には直接寄与しないため、その厚さは、パッシベーション効果が得られる範囲で設定され、１～５０ｎｍ程度が好ましく、１～１５ｎｍ程度がより好ましい。
　ｐ型半導体層形成領域に、真性シリコン系層５ａ、ｐ型半導体層６及び保護層８が積層されたパターン層を形成する方法としては、ｐ型半導体層非形成領域に対応する領域をマスクにより遮蔽して、ｐ型半導体層形成領域に各層を順次製膜する方法；及び結晶シリコン基板１上の略全面に形成された各層をエッチング等によりパターニングする方法等が挙げられる。以下では、図３（ａ）～（ｄ）を参照して、基板上の略全面に形成された各層をエッチングすることによりパターン層を形成する形態について説明する。
（ｐ型半導体層形成工程）
　図３（ａ）に示すように、結晶シリコン基板１の第一主面側の略全面にｐ型半導体層６が形成される。前述のように、結晶シリコン基板１とｐ型半導体層６との間には、真性シリコン系層５ａが形成されることが好ましい。ここで、「略全面」とは、主面の９０％以上を意味する。真性シリコン系層５ａ及びｐ型半導体層６は、第一主面上の９５％以上の領域に形成されることが好ましく、全面に形成されることが好ましい。なお、全面とは、製膜時の放電異常等による基板端部の製膜ムラやピンホール等の極小面積の例外を除いた全領域を意味する。
（保護層形成工程）
　次に、図３（ｂ）に示すように、ｐ型半導体層６上に、保護層８として、ｐ型半導体層側から順に、下地保護層８ｂ及び絶縁層８ａが形成される。絶縁層８ａは、絶縁性を有し、ｐ型半導体層形成領域におけるｐ型半導体層６とｎ型半導体層７とのリークを抑制できるものであれば、その材料は特に限定されない。エッチングによるパターニングが容易であることから、絶縁層８ａは、酸化シリコン、窒化シリコン、酸窒化シリコン等のシリコン合金を含むことが好ましく、これらの成分のいずれかを主成分とすることが好ましい。なお、本明細書において「主成分とする」とは、含有量が５０重量％よりも多いことを意味する。中でも７０重量％以上が好ましく、８５重量％以上がより好ましい。絶縁層８ａは、酸化シリコン層、窒化シリコン層、酸窒化シリコン層又はそれらの積層物から構成されることが好ましい。中でも、エッチング加工の容易さの点から、酸化シリコンが特に好ましい。
　上述のように、本発明においては、ｐ型半導体層の保護層８として、絶縁層８ａに加えて、ｐ型半導体層６に接する下地保護層８ｂが設けられる。下地保護層８ｂは、真性シリコン系層及びｎ型シリコン系層のうちの少なくともいずれか一方を有する。真性シリコン系層としては、真性非晶質シリコン系層が好ましく、真性非晶質シリコンが特に好ましい。ｎ型シリコン系層としては、ｎ型非晶質シリコン系層が好ましく、ｎ型非晶質シリコンが特に好ましい。絶縁層８ａに加えて、下地保護層８ｂにも、ｐ型半導体層形成領域におけるｐ型半導体層６とｎ型半導体層７とのリーク抑制効果を持たせる観点から、下地保護層８ｂは真性シリコン系層であることが特に好ましい。
　下地保護層８ｂの膜厚は、ｐ型半導体層６を覆えていれば特に限定されず、例えば１～５０ｎｍ程度に設定される。保護層８の膜厚、すなわち、下地保護層８ｂの膜厚と絶縁層８ａの合計膜厚は、保護層８によりｐ型半導体層６とｎ型半導体層７との絶縁を維持できる範囲であれば特に限定されず、例えば５～３００ｎｍ程度に設定される。
　真性シリコン系層及びｎ型シリコン系層は、いずれも、アルカリ系エッチャントによりエッチング可能であり、フッ酸等の酸系エッチャントに対するエッチング耐性を有する。一方、ｐ型半導体層６及び絶縁層８ａは酸系エッチャントによりエッチング可能であり、アルカリ系エッチャントに対するエッチング耐性を有する。そのため、後述する保護層パターニング工程において、絶縁層８ａと下地保護層８ｂとの選択エッチングを容易に実施可能である。また、ｐ型半導体層６はアルカリ系エッチャントに対する耐性が高いため、アルカリ系エッチャントを用いた下地保護層８ｂのエッチング時に、ｐ型半導体層６のエッチング耐性が高く、ｐ型半導体層の劣化を抑制できる。
（ｐ型半導体層パターニング工程）
　図３（ｃ）に示すように、保護層８の一部をエッチングにより除去する（ｐ層露出パターニング工程）。保護層８が除去される領域は、ｐ型半導体層非形成領域に対応している。これにより、保護層８が残存している保護層形成領域と、保護層が除去された保護層非形成領域が形成される。保護層非形成領域では、ｐ型半導体層が露出する。保護層の一部を除去する方法としては、例えば、保護層を残存させるべき領域の表面をマスクやレジスト等により被覆（保護）した後、被覆領域以外（非保護領域）をエッチングする方法等が挙げられる。
　続いて、図３（ｄ）に示すように、保護層８を除去した領域（保護層非形成領域）において、保護層の間に露出したｐ型半導体層６及びその下に設けられた真性シリコン系層５ａをエッチングにより除去し、結晶シリコン基板１の第一主面を露出させる。これにより、ｐ型半導体層６（及び真性シリコン系層５ａ）が残存しているｐ型半導体層形成領域と、ｐ型半導体層（及び真性シリコン系層５ａ）が除去されたｐ型半導体層非形成領域とが形成される。保護層８のうち、絶縁層８ａを除去するエッチャントとしては、フッ酸水溶液等の酸系エッチャントが好ましく用いられる。ｐ型半導体層を除去するエッチャントとしては、フッ酸を有するものが好ましく、中でもフッ酸と硝酸の混酸が特に好ましく用いられる。
＜洗浄工程＞
　図３（ｄ）に示すように、ｐ型半導体層６と保護層８とが積層されたパターン層を形成後は、ｐ型半導体層非形成領域において結晶シリコン基板１が露出している。エッチングにより各層のパターニングを実施した場合は、ｐ型半導体層形成領域における保護層８の表面や、ｐ型半導体層非形成領域の結晶シリコン基板の表面に、エッチングにより除去された膜やエッチャント等が付着している可能性がある。そのため、パターン層形成後、ｎ型半導体層形成前に、基板の洗浄工程を実施することが好ましい。洗浄工程に用いられる洗浄液は、結晶シリコン基板の表面を清浄化可能であれば特に限定されない。結晶シリコン基板の表面洗浄効果が高いことから、洗浄液としてフッ酸を含有する水溶液を用いることが好ましい。フッ酸を含有する水溶液を用いて洗浄を行う場合、絶縁層８ａがフッ酸によってエッチングされるため、エッチング量を考慮して、絶縁層８ａを予め厚く形成しておくことが好ましい。
＜ｎ型半導体層形成工程＞
　図３（ｅ）に示すように、ｐ型半導体層形成領域及びｐ型半導体層非形成領域の全面を覆うように、ｎ型半導体層７が形成される。ｎ型半導体層７はｎ型のドーパントが添加された層であり、リンが添加されたｎ型シリコン系層であることが好ましい。中でもｎ型非晶質シリコン系層がより好ましく、ｎ型非晶質シリコンが特に好ましい。ｎ型半導体層７の膜厚は特に限定されず、例えば３～５０ｎｍ程度に設定される。結晶シリコン基板１とｐ型半導体層６との間には、真性シリコン系層５ｂが設けられることが好ましい。真性シリコン系層５ｂとしては、シリコンと水素で構成される真性水素化非晶質シリコンが好ましい。真性シリコン系層５ｂの膜厚や組成は、ｐ型半導体層６の下に設けられる真性シリコン系層５ａと同一でもよく、異なっていてもよい。
＜ｎ型半導体層パターニング工程＞
　図３（ｆ）に示すように、保護層８上のｎ型半導体層７の一部をエッチングによって除去する。保護層８とｎ型半導体層７との間に真性シリコン系層５ｂが設けられている場合は、真性シリコン系層５ｂもｎ型半導体層７と同様に除去される。ｎ型半導体層をエッチングする際は、ｎ型半導体層を残存させるべき領域の表面をマスクやレジスト等により被覆することにより、エッチャントから保護する。ｎ型半導体層７及び真性シリコン系層５ｂの除去には、ＫＯＨやＮａＯＨを含むアルカリ系エッチャントが好ましく用いられる。
　ｎ型半導体層パターニング工程では、ｐ型半導体層６及び保護層８が設けられた領域（ｐ型半導体層形成領域）の幅方向の中央部のｎ型半導体層７及び真性シリコン系層５ｂが除去される。これにより、ｎ型半導体層７の間に保護層８が露出する。ｐ型半導体層形成領域においてｎ型半導体層７が残存している領域、すなわち、ｐ型半導体層６とｎ型半導体層の両方が設けられている領域では、ｐ型半導体層６とｎ型半導体層７との間に保護層８が設けられているため、ｐｎ間のリークが抑制される。
＜保護層パターニング工程＞
　ｎ型半導体層パターニング工程後、図３（ｇ）及び（ｈ）に示すように、ｎ型半導体層が除去された領域に露出した保護層８をエッチングにより除去する。これにより、ｎ型半導体層７の間にｐ型半導体層６が露出する。この際、ｐ型半導体層６が露出し、かつｐ型半導体層形成領域上の保護層８が残存していればよい。好ましくは、ｎ型半導体層の間に露出している保護層の全部が除去される。
　まず、図３（ｇ）に示すように、絶縁層８ａの一部をエッチングにより除去することにより、絶縁層８ａの間に下地保護層８ｂが露出する。続いて、図３（ｈ）に示すように、絶縁層８ａの間（ｎ型半導体層７の間）に露出した下地保護層８ｂをエッチングにより除去することにより、ｎ型半導体層７の間にｐ型半導体層６が露出する。
　絶縁層８ａを除去するためのエッチャントは、ｐ型半導体層非形成領域に露出しているｎ型半導体層７等に対するダメージが少ないものであればよく、下地保護層８ｂを除去するエッチャントとしては、その下に設けられているｐ型半導体層６等へのダメージが少ないものであればよい。絶縁層８ａを除去するためのエッチャントとしては、絶縁層に対するエッチングレートが下地保護層に対するエッチングレートよりも大きく、下地保護層を実質的に溶解しないエッチャントを用いることが好ましい。下地保護層８ｂを除去するためのエッチャントとしては、下地保護層に対するエッチングレートがｐ型半導体層に対するエッチングレートよりも大きく、ｐ型半導体層を実質的に溶解しないエッチャントを用いることが好ましい。下地保護層８ｂを除去するためのエッチャントは、下地保護層に対するエッチングレートが絶縁層に対するエッチングレートよりも大きく、絶縁層を実質的に溶解しないことが好ましい。
　上述のように、絶縁層８ａが、酸化シリコン、窒化シリコン、酸窒化シリコン又はそれらの積層物から構成される場合、絶縁層８ａの除去にはフッ酸等の酸系エッチャントを使用することが好ましい。酸化シリコン、窒化シリコン、酸窒化シリコン等は、酸系エッチャントに対するエッチングレートが大きく、Ｎａ０ＨやＫＯＨ等のアルカリ系エッチャントに対するエッチングレートが小さい。一方、下地保護層８ｂを構成する真性シリコンやｎ型シリコンは、酸系エッチャントに対するエッチングレートが小さいため、酸系エッチャントでは実質的にエッチングされない。そのため、酸系エッチャントを用いて絶縁層８ａをエッチングすれば、下地保護層８ｂが露出した時点でエッチングが止まり、選択エッチングが可能となる。
　絶縁層８ａをエッチング後、アルカリ系エッチャントを用いて下地保護層８ｂをエッチングすることが好ましい。アルカリ系エッチャントは、真性シリコンやｎ型シリコンに対するエッチングレートが大きいため、下地保護層８ｂは、アルカリ系エッチャントで容易にエッチング可能である。一方、ｐ型半導体層６は、アルカリ系エッチャントに対するエッチングレートが小さい。アルカリ系エッチャントを用いた場合は、ｐ型半導体層６が露出した時点でエッチングが止まるため、ｐ型半導体層へのダメージを抑制しながら下地保護層８ｂを選択的にエッチングして、ｐ型半導体層を露出させることができる。
　また、アルカリ系エッチャントは、絶縁層８ａの酸化シリコン、窒化シリコン、酸窒化シリコン等のエッチングレートが小さいため、下地保護層８ｂのエッチング時に、絶縁層８ａが除去された領域の拡大が抑制される。そのため、ｐ型半導体層６とｎ型半導体層７との間に、下地保護層８ｂと絶縁層８ａとが積層された保護層８を残存させることができ、ｐｎ間のリークを抑制できる。
　図３（ｇ），（ｈ）に示すように、保護層パターニング工程の間、ｐ型半導体層非形成領域の表面には、ｎ型半導体層７が露出している。下地保護層８ｂの除去にアルカリ系エッチャントを用いると、ｎ型半導体層７もエッチングされる場合がある。下地保護層８ｂのエッチングの際に、ｎ型半導体層７がエッチング除去されることを防止するために、ｎ型半導体層７を下地保護層８ｂよりも大きな膜厚で形成しておくか、ｎ型半導体層７をマスクやレジスト等により被覆して保護しておくことが好ましい。
＜電極形成工程＞
　上記の様に半導体層を形成後、図３（ｉ）に示すように、ｐ型半導体層６及びｎ型半導体層７上のそれぞれに電極９ａ，１０ａ、及び電極９ｂ，１０ｂが形成される（電極形成工程）。以上の工程により、図１に示すバックコンタクト型太陽電池の第一主面上の各層の形成が完了する。
［関連技術との対比］
　図４に示すように、ｐ型半導体層６に接する保護層として絶縁層８ａが設けられている場合は、エッチングによる絶縁層除去の際に、絶縁層のエッチングにより露出したｐ型半導体層６がエッチャントに曝される（図４（ｇ）参照）。前述のように、ｐ型半導体層上の絶縁層８ａは、パターン層形成後のフッ酸を用いた基板の表面洗浄の際にエッチングされるため、ｐｎ間の絶縁性確保の観点から、製膜厚みを大きくしておく必要がある。絶縁層の製膜厚みにムラがある場合、製膜厚みに比例してムラによる膜厚差が拡大するため、場所によってエッチング完了時間に差が生じる。そのため、絶縁層のエッチング完了後すぐにエッチャントから基板を取り出したとしても、絶縁層の製膜厚みが小さい領域では、ｐ型半導体層が、絶縁層除去のためのエッチャントに長時間曝される。また、絶縁層の製膜時にピンホールが生じている場合、ピンホールから染み込んだエッチャントがｐ型半導体層に接触する。上記のように、ｐ型非晶質シリコン等のｐ型半導体材料は、真性半導体材料やｎ型半導体材料に比べて、フッ酸等の酸系エッチャントに対する耐性が低いため、ｐ型半導体層６が、絶縁層除去のためのエッチャントに曝されると、太陽電池の特性が低下する傾向がある。
　これに対して、本発明においては、ｐ型半導体層６と絶縁層８ａとの間に、下地保護層８ｂとして真性シリコン系層又は／及びｎ型シリコン系層が設けられているため、絶縁層８ａをエッチングしてもｐ型半導体層６が露出せず、エッチャントから保護できる（図３（ｇ）参照）。下地保護層８ｂは、ｐ型半導体層６の略全面を覆っていればエッチング時の保護層として十分に機能するため、絶縁層８ａよりも膜厚が小さくてもよい。そのため、下地保護層８ｂは、絶縁層８ａに比べると膜厚ムラの影響が小さく、エッチング完了時間の差も小さい。そのため、下地保護層８ｂの除去に用いられるエッチャントとｐ型半導体層６との接触時間を短くできる。
　また、下地保護層８ｂの除去には、絶縁層８ａ除去のためのフッ酸等に比べてｐ型半導体層に対するダメージの少ないエッチャント（例えばアルカリ系エッチャント）を使用できる。そのため、保護層８のエッチング時のｐ型半導体層６の膜質の低下を防止し、高効率の太陽電池が作成可能となる。
　下地保護層８ｂは、絶縁層８ａとは異なる材料から構成されるため、下地保護層８ｂは、絶縁層８ａとは別の工程で製膜される。製膜時にピンホールが生じたとしても、絶縁層８ａに下地保護層８ｂと同位置にピンホールが形成される可能性は低く、絶縁層エッチング時のピンホールを介したｐ型半導体層６へのエッチャントの染み込みを大幅に低減できる。そのため、ｐ型半導体層６と絶縁層８ａとの間に下地保護層８ｂを設けることにより、ピンホールに起因するｐｎ間の短絡の確率を大幅に低減し、太陽電池の特性をより高める効果が期待される。
［第二主面上の構成］
　バックコンタクト型太陽電池において、受光面である第二主面は、発電及び電流の取り出しには直接寄与しない。そのため、第二主面上の構成は、太陽光の受光を妨げない限り、特に制限はない。図１に示す太陽電池では、結晶シリコン基板１の第二主面上に、真性シリコン系層２、導電型半導体層３及び受光面側保護層４がこの順に設けられている。
　結晶シリコン基板１の第二主面上には、真性シリコン系層２が形成されることが好ましい（図３（ａ））。真性シリコン系層２は水素を含む非晶質シリコン層が好ましい。真性シリコン系層２が設けられることにより、基板表面パッシベーションを有効に行うことができる。真性シリコン系層２は発電に寄与しないため、受光を妨げず、パッシベーション効果が得られるように膜厚を設定することが好ましい。真性シリコン系層２の膜厚は、１～５０ｎｍ程度が好ましく、１～１５ｎｍ程度がより好ましい。受光面側に真性シリコン系層２、裏面側に真性シリコン系層５ａを製膜する場合、どちらを先に製膜してもよい。
　真性シリコン系層２の上には反射防止層としても機能する受光面側保護層４が形成されることが好ましい（図３（ｂ））。受光面側保護層４は、その下に存在する層（例えば真性シリコン系層２や導電型半導体層３）を太陽電池の製造工程において保護でき、かつ光透過性を有していれば、その材料は特に制限されない。受光面側保護層４の材料としては、例えば酸化シリコン、窒化シリコン、酸窒化シリコン等のシリコン合金、これらの混合物又は積層構成が好ましい。中でも、反射防止及び対エッチャント耐性の点から窒化シリコンが特に好ましい。受光面側保護層４の膜厚は特に限定されないが、反射防止機能を付与して結晶シリコン基板１への光取り込み量を増大させる観点から膜厚を設定することが好ましく、８０ｎｍ～１μｍ程度が好ましい。
　真性シリコン系層２と受光面側保護層４との間には、導電型半導体層３が形成されてもよい（図３（ｂ））。導電型半導体層３は、結晶シリコン基板１と同一の導電型を有することが好ましい。例えば、結晶シリコン基板がｎ型結晶シリコン基板の場合、導電型半導体層３としてｎ型半導体層が形成されることが好ましい。導電型半導体層３は、シリコン系層であることが好ましく、中でも非晶質シリコンがより好ましい。導電型半導体層３の膜厚は、例えば１～５０ｎｍ程度に設定される。
［各層の形成方法］
　上述のｐ型シリコン系層、ｎ型シリコン系層、真性シリコン系層等のシリコン系層の製膜方法としては、プラズマＣＶＤ法が好ましい。真性シリコン系層と導電型シリコン系層をいずれもプラズマＣＶＤ法によって製膜する場合、真性シリコン系層５ａとｐ型半導体層６、真性シリコン系層５ｂとｎ型半導体層７、受光面側の真性シリコン系層２と導電型半導体層３を、それぞれ連続して製膜できるため、工程の簡略化や汚染防止が期待できる。また、プラズマＣＶＤ法は、製膜条件によって比較的容易に膜質を制御できることから、耐エッチング性や屈折率を調整することにより、保護層としての効果の向上や光学的損失の低減が期待できる。
　プラズマＣＶＤ法によるシリコン系層の製膜条件としては、基板温度１００～３００℃、圧力２０～２６００Ｐａ、高周波パワー密度０．００４～０．８Ｗ／ｃｍ２が好ましく用いられる。シリコン系層の製膜に使用される原料ガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６等のシリコン含有ガス、又はシリコン系ガスとＨ２との混合ガスが好ましい。ｐ型又はｎ型シリコン系層を形成するためのドーパントガスとしては、Ｂ２Ｈ６又はＰＨ３等が好ましく用いられる。ＰやＢ等の不純物の添加量は微量でよいため、予めＳｉＨ４やＨ２で希釈された混合ガスを用いることが好ましい。導電型シリコン系層の製膜時に、ＣＨ４、ＣＯ２、ＮＨ３、ＧｅＨ４等の異種元素を含むガスを添加して、シリコン系薄膜を合金化することにより、シリコン系層のエネルギーギャップを変更することもできる。
　絶縁層８ａの製膜方法は特に限定されない。ｐ型半導体層６としてｐ型シリコン系層がプラズマＣＶＤ法により製膜される場合、生産性向上及び不純物低減の観点から、絶縁層８ａもプラズマＣＶＤ法により製膜されることが好ましい。受光面側保護層４についても、同様に、プラズマＣＶＤ法により製膜されることが好ましい。
　図１及び図３（ｉ）に示すように、ｐ型半導体層６上にはｐ側電極が形成され、ｎ型半導体層７上にはｎ側電極が形成される。ｐ側電極及びｎ側電極は、それぞれ、第一電極９ａ，９ｂとしての透明導電膜と第二電極１０ａ，１０ｂとしての金属層の積層構成であることが好ましい。
　第一電極としての透明導電膜は、導電性酸化物を主成分とすることが好ましい。導電性酸化物としては、例えば、酸化亜鉛、酸化インジウム、酸化錫等を単独又は混合して用いることができる。導電性、光学特性、及び長期信頼性の観点から、酸化インジウムを主成分とするインジウム系酸化物が好ましく、中でも酸化インジウム錫（ＩＴＯ）を主成分とするものがより好ましく用いられる。透明導電膜は、単層でもよく、複数の層からなる積層構造でもよい。第一電極９ａ及び９ｂの膜厚は特に限定されず、例えば１０～１００ｎｍ程度に設定される。
　透明導電膜の製膜方法は特に限定されないが、スパッタ法等の物理気相堆積法や、有機金属化合物と酸素又は水との反応を利用した化学気相堆積（ＭＯＣＶＤ）法等が好ましい。いずれの製膜方法においても、熱やプラズマ放電によるエネルギーを利用することもできる。透明導電膜製膜時の基板温度は、適宜設定される。非晶質シリコン等のシリコン系層の耐熱温度を勘案すると、基板温度は２００℃以下が好ましい。
　第二電極としての金属層には、ＡｇやＣｕ等の金属が用いられる。金属層は、スパッタ法、印刷法、めっき法等により形成される。金属層は、単層でもよく、複数の層からなる積層構造でもよい。金属層の膜厚は特に限定されず、例えば５０ｎｍ～３μｍ程度に設定される。
　以下では、図３に示す工程により、図１に示す結晶シリコン太陽電池を作製した実施例と、図４に示す工程により結晶シリコン系太陽電池を作製した比較例との対比により、本発明をより具体的に説明する。なお、本発明は、下記の実施例に限定されるものではない。
［実施例］
　入射面方位が（１００）で厚みが２００μｍのｎ型単結晶シリコン基板を、２重量％のフッ酸水溶液に３分間浸漬し、表面の酸化シリコン膜を除去後、超純粋によるリンスが２回行われた。この基板を、７０℃に保持された５／１５重量％のＫＯＨ／イソプロピルアルコール水溶液に１５分間浸漬し、表面に（１１１）面が露出したピラミッド型のテクスチャが形成された単結晶シリコン基板を得た。
　テクスチャ形成後の基板がＣＶＤ装置へ導入され、受光面（第二主面）側に真性シリコン系層２として真性非晶質シリコン層が１０ｎｍの膜厚で製膜された。その後、裏面（第一主面）側に真性シリコン系層５ａとして真性非晶質シリコン層が８ｎｍの膜厚で製膜された。これらの真性非晶質シリコン層の製膜条件は、基板温度：１５０℃、圧力：１２０Ｐａ、ＳｉＨ４／Ｈ２流量比：３／１０、投入パワー密度：０．０１１Ｗ／ｃｍ２であった。なお、本実施例における薄膜の膜厚は、ガラス基板上に同条件にて製膜された薄膜の膜厚を、分光エリプソメトリー（商品名Ｍ２０００、ジェー・エー・ウーラム社製）にて測定することにより求められた製膜速度から算出された値である。
　真性シリコン系層５ａ上に、ｐ型半導体層６としてｐ型非晶質シリコン層が７ｎｍの膜厚で製膜された。ｐ型非晶質シリコン層の製膜条件は、基板温度が１５０℃、圧力６０Ｐａ、ＳｉＨ４／希釈Ｂ２Ｈ６流量比が１／３、投入パワー密度が０．０１Ｗ／ｃｍ２であった。上記の希釈Ｂ２Ｈ６ガス流量は、Ｈ２によりＢ２Ｈ６濃度が５０００ｐｐｍに希釈されたガスの流量である。
　次に、真性シリコン系層２上に、受光面側保護層４として窒化シリコン層が６０ｎｍの膜厚で製膜された。その後、ｐ型半導体層６上に、下地保護層８ｂとして真性非晶質シリコン層を１２ｎｍの膜厚で製膜し、その上に絶縁層８ａとして酸化シリコン層を２６０ｎｍの膜厚で製膜した。窒化シリコン層の製膜条件は、基板温度：１４０℃、圧力：８０Ｐａ、ＳｉＨ４／ＮＨ３流量比：１／４、投入パワー密度：０．２Ｗ／ｃｍ２であった。酸化シリコン層の製膜条件は、基板温度が１５０℃、圧力６０Ｐａ、ＳｉＨ４／ＣＯ２流量比が１／４０、投入パワー密度が０．０４Ｗ／ｃｍ２であった。
　絶縁層８ａの一部をＨＦ水溶液によりエッチングした後、その下に露出した下地保護層８ｂとしての真性非晶質シリコン層の一部を、ＫＯＨ水溶液によりエッチングして除去した。その後、その下に露出したｐ型半導体層６及び真性シリコン系層５ａをＨＦとＨＮＯ３の混酸によってエッチングし、結晶シリコン基板の第一主面を露出させた。
　基板表面をＨＦ水溶液により洗浄後、ＣＶＤ装置へ導入して、基板の第一主面側に真性シリコン系層５ｂとして真性非晶質シリコン層を８ｎｍの膜厚で製膜し、その上にｎ型半導体層７としてｎ型非晶質シリコン層を１２ｎｍの膜厚で製膜した。ｎ型非晶質シリコン層の製膜条件は、基板温度が１５０℃、圧力６０Ｐａ、ＳｉＨ４／希釈ＰＨ３流量比が１／３、投入パワー密度が０．０１Ｗ／ｃｍ２であった。上記の希釈ＰＨ３ガス流量は、Ｈ２によりＰＨ３濃度が５０００ｐｐｍに希釈されたガスの流量である。
　絶縁層８ａ上に設けられたｎ型半導体層７及び真性シリコン系層５ｂの一部を、ＫＯＨ水溶液によってエッチングした後、その下に露出した絶縁層８ａをＨＦ水溶液によってエッチングした。その後、その下に露出した下地保護層８ｂとしての真性非晶質シリコン層をＫＯＨ水溶液によりエッチングして除去し、ｐ型半導体層６の表面を露出させた。
　次に、第一主面の周縁を除く略全面に、酸化インジウム錫（ＩＴＯ）層を８０ｎｍの膜厚で製膜した。酸化インジウムと酸化スズの混合焼結ターゲット用い、基板温度：室温、圧力：０．２Ｐａのアルゴン雰囲気中で、０．５Ｗ／ｃｍ２の電力を印加して製膜を行った。塩酸を用いてＩＴＯ層の一部をたエッチング除去してパターニングを行い、第一電極９ａと９ｂとに分離した。
　最後に、前記第一電極９ａ，９ｂ上に、Ａｇペーストをスクリーン印刷して、第二電極１０ａ及び１０ｂを形成した。
［比較例］
　下地保護層８ｂ（真性非晶質シリコン層）を形成せずに、ｐ型半導体層６上に保護層８として酸化シリコン層のみを形成し、下地保護層８ｂのエッチング工程を省略した以外は、実施例と同様にして結晶シリコン太陽電池を作製した。
［評価］
　以上のようにして作製した実施例及び比較例の結晶シリコン太陽電池の変換特性（開放電圧Ｖｏｃ、電流密度Ｉｓｃ及び曲線因子ＦＦ）を測定した。実施例の太陽電池は、Ｖｏｃが比較例の１．０６倍、Ｉｓｃが比較例の１．０２倍、ＦＦが比較例の１．３１倍であり、すべての特性が改善していた。この結果から、ｐ型半導体層と絶縁層との間に下地保護層を設けることにより、バックコンタクト型太陽電池の特性を向上できることがわかる。
　実施例では、比較例に比べてＦＦ（曲率因子）が大幅に改善していた。これは、実施例では、絶縁層としての酸化シリコン層のエッチング時に用いられるフッ酸エッチャントがｐ型半導体層に接触しないため、ｐ型半導体層としてのｐ型非晶質シリコン層と第一電極としてのＩＴＯ層とのコンタクトが改善されたことに関連していると考えられる。また、保護層が下地保護層としての真性非晶質シリコン層と絶縁層としての酸化シリコン層との積層構造であるため、ｐｎ間のリーク電流が低減したことも、特性の向上に寄与していると考えられる。
　　１　　　　　　　結晶シリコン基板
　　２　　　　　　　真性シリコン系層
　　３　　　　　　　導電型半導体層
　　４　　　　　　　受光面側保護層
　　５ａ，５ｂ　　　真性シリコン系層
　　６　　　　　　　ｐ型半導体層
　　７　　　　　　　ｎ型半導体層
　　８　　　　　　　保護層
　　　８ａ　　　　　絶縁層
　　　８ｂ　　　　　下地保護層（真性シリコン系層又は／及びｎ型シリコン系層）
　　９ａ，９ｂ　　　第一電極
　　１０ａ，１０ｂ　第二電極

 

Claims (14)

  1. 　結晶シリコン基板の第一主面上にｎ型半導体層及びｐ型半導体層を備える太陽電池の製造方法であって、
    　結晶シリコン基板の第一主面上に、ｐ型半導体層及び保護層がこの順に設けられたｐ型半導体層形成領域と、ｐ型半導体層及び保護層のいずれも設けられていないｐ型半導体層非形成領域とを形成する、パターン層形成工程、
    　前記ｐ型半導体層形成領域と前記ｐ型半導体層非形成領域とを覆うように、ｎ型半導体層を形成する、ｎ型半導体層形成工程；
    　前記ｎ型半導体層の間に前記保護層が露出するように、前記ｎ型半導体層の一部を除去する、ｎ型半導体層パターニング工程；及び
    　前記ｎ型半導体層の間に前記ｐ型半導体層が露出するように、前記ｎ型半導体層の間に露出した前記保護層を除去する、保護層パターニング工程、をこの順に有し、
    　前記保護層は、前記ｐ型半導体層に接して設けられた下地保護層と、前記下地保護層上に設けられた絶縁層とを有し、
    　前記下地保護層は、真性シリコン系層及びｎ型シリコン系層からなる群から選択される１以上の層を有する、太陽電池の製造方法。
  2. 　前記絶縁層が、酸化シリコン、窒化シリコン及び酸窒化シリコンからなる群から選択される１以上のシリコン合金を含有する、請求項１に記載の太陽電池の製造方法。
  3. 　前記保護層パターニング工程において、
    　前記絶縁層に対するエッチングレートが前記下地保護層に対するエッチングレートよりも大きいエッチャントを用いて、前記絶縁層が除去され、
    　前記絶縁層を除去後に、前記下地保護層に対するエッチングレートが前記ｐ型半導体層に対するエッチングレートよりも大きいエッチャントを用いて、前記下地保護層が除去される、請求項１又は２に記載の太陽電池の製造方法。
  4. 　前記下地保護層の除去に用いられるエッチャントは、前記下地保護層に対するエッチングレートが前記絶縁層に対するエッチングレートよりも大きい、請求項３に記載の太陽電池の製造方法。
  5. 　前記絶縁層の除去に用いられるエッチャントが酸系エッチャントである、請求項１～４のいずれか１項に記載の太陽電池の製造方法。
  6. 　前記酸系エッチャントがフッ酸を含む、請求項５に記載の太陽電池の製造方法。
  7. 　前記下地保護層の除去に用いられるエッチャントがアルカリ系エッチャントである、請求項１～６のいずれか１項に記載の太陽電池の製造方法。
  8. 　前記アルカリ系エッチャントがＫＯＨ及びＮａＯＨからなる群から選択される１以上を含む、請求項７に記載の太陽電池の製造方法。
  9. 　前記下地保護層が真性シリコン系層である、請求項１～８のいずれか１項に記載の太陽電池の製造方法。
  10. 　前記ｐ型半導体層がｐ型シリコン系層である、請求項１～９のいずれか１項に記載の太陽電池の製造方法。
  11. 　前記パターン層形成工程は、
    　前記結晶シリコン基板の第一主面上にｐ型半導体層を形成する、ｐ型半導体層形成工程；
    　前記ｐ型半導体層上に保護層を形成する、保護層形成工程；及び
    　前記保護層の間に露出した前記ｐ型半導体層を除去する、ｐ型半導体層パターニング工程、をこの順に有する、請求項１～１０のいずれか１項に記載の太陽電池の製造方法。
  12. 　前記保護層形成工程と前記ｐ型半導体層パターニング工程との間に、前記保護層の間に前記ｐ型半導体層が露出するように前記保護層の一部を除去する、ｐ層露出パターニング工程をさらに有する、請求項１１に記載の太陽電池の製造方法。
  13. 　結晶シリコン基板の第一主面上にｎ型半導体層及びｐ型半導体層を備える太陽電池であって、
    　前記結晶シリコン基板の第一主面上において、前記ｎ型半導体層は、前記ｐ型半導体層が設けられたｐ型半導体層形成領域上の一部と、前記ｐ型半導体層が設けられていないｐ型半導体層非形成領域とに跨るように設けられており、
    　前記ｐ型半導体層形成領域上に前記ｎ型半導体層が設けられている領域において、前記ｐ型半導体層とｎ型半導体層の間に保護層が設けられており、
    　前記保護層は、前記ｐ型半導体層に接して設けられた下地保護層と、前記下地保護層上に設けられた絶縁層とを有し、
    　前記下地保護層は、真性シリコン系層及びｎ型シリコン系層からなる群から選択される１以上の層を有する、太陽電池。
  14. 　前記下地保護層が真性シリコン系層である、請求項１３に記載の太陽電池。

     
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