WO2020022044A1 - 太陽電池の製造方法 - Google Patents

太陽電池の製造方法 Download PDF

Info

Publication number
WO2020022044A1
WO2020022044A1 PCT/JP2019/026990 JP2019026990W WO2020022044A1 WO 2020022044 A1 WO2020022044 A1 WO 2020022044A1 JP 2019026990 W JP2019026990 W JP 2019026990W WO 2020022044 A1 WO2020022044 A1 WO 2020022044A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
lift
semiconductor layer
type semiconductor
solar cell
Prior art date
Application number
PCT/JP2019/026990
Other languages
English (en)
French (fr)
Inventor
邦裕 中野
崇 口山
Original Assignee
株式会社カネカ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社カネカ filed Critical 株式会社カネカ
Publication of WO2020022044A1 publication Critical patent/WO2020022044A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/072—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type
    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H01L31/0747—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells comprising a heterojunction of crystalline and amorphous materials, e.g. heterojunction with intrinsic thin layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the technology disclosed in this specification belongs to a technical field related to a method for manufacturing a solar cell.
  • a general solar cell is a double-sided electrode type in which electrodes are arranged on both surfaces (a light receiving surface and a back surface thereof) of a semiconductor substrate.
  • Back contact (back electrode) type solar cells having an electrode arranged only on the back surface have been developed.
  • the back contact type solar cell has to form a semiconductor layer pattern such as a p-type semiconductor layer and an n-type semiconductor layer on the back surface with high precision, and the manufacturing method is more complicated than a double-sided electrode type solar cell.
  • a technique for simplifying the manufacturing method there is a technique for forming a semiconductor layer pattern by a lift-off method as shown in Patent Document 1. That is, a patterning technique for forming a semiconductor layer pattern by removing a lift-off layer and removing a semiconductor layer formed on the lift-off layer is being developed.
  • the semiconductor layer or the like originally formed on the lift-off layer is separated by dissolution of the lift-off layer.
  • the lift-off process time is long, the performance of the solar cell is reduced due to the influence of the chemical solution. There is a risk. Therefore, it is necessary to carry out the lift-off efficiently in a short time.
  • the technology disclosed herein is made in view of such a point, and an object thereof is to make it possible to easily perform a lift-off process and efficiently manufacture a high-performance back-contact solar cell. It is in.
  • the simplification of the lift-off step means, for example, that the adjustment of the etching solution to be used is easy, the temperature adjustment of the solution is not complicated, or that the etching process can be completed in a short time. .
  • This method of manufacturing a solar cell is intended for a solar cell including a semiconductor substrate having an outer shape of a square shape or a semi-square shape obtained by cutting the square, and at least one of two main surfaces of the semiconductor substrate facing each other.
  • the semiconductor substrate has a plurality of peaks and a plurality of valleys formed between adjacent peaks in the plurality of peaks.
  • the plurality of valleys include a plurality of first valleys oriented in a first direction and a plurality of second valleys oriented in a second direction, and the first direction and the second direction correspond to the semiconductor substrate.
  • the major sides of the outer edge are examples of the semiconductor substrate having an outer shape of a square shape or a semi-square shape obtained by cutting the square, and at least one of two main surfaces of the semiconductor substrate facing each other.
  • the method of manufacturing a solar cell includes a step of forming a first semiconductor layer of a first conductivity type on a main surface including a first texture structure, and a step of forming a silicon-based thin film material on the first semiconductor layer. Forming a lift-off layer including the lift-off layer and the first semiconductor layer, and forming a second semiconductor layer of the second conductivity type on the main surface including the patterned lift-off layer and the first semiconductor layer. Forming and removing a portion of the second semiconductor layer covering the lift-off layer by removing the lift-off layer using the first etching solution.
  • the etching rate of the first semiconductor layer and the lift-off layer with respect to the first etching solution satisfies the following relational expression (1): etching rate of the first semiconductor layer ⁇ etching rate of the lift-off layer (1).
  • FIG. 1 is a schematic sectional view partially showing a solar cell according to one embodiment.
  • FIG. 2 is a plan view showing a crystal substrate constituting the solar cell according to one embodiment.
  • FIG. 3 is a plan view showing a crystal substrate constituting a conventional solar cell.
  • FIG. 4 is a plan view showing the back principal surface of the crystal substrate constituting the solar cell according to one embodiment.
  • FIG. 5 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to one embodiment.
  • FIG. 6 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to one embodiment.
  • FIG. 7 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to one embodiment.
  • FIG. 1 is a schematic sectional view partially showing a solar cell according to one embodiment.
  • FIG. 2 is a plan view showing a crystal substrate constituting the solar cell according to one embodiment.
  • FIG. 3 is a plan
  • FIG. 8 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to one embodiment.
  • FIG. 9 is a partial schematic cross-sectional view illustrating one step of a method for manufacturing a solar cell according to one embodiment.
  • FIG. 10 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to one embodiment.
  • FIG. 11 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to one embodiment.
  • FIG. 12 is a transmission electron microscope (TEM) photograph showing a part of the lift-off layer used in the method for manufacturing a solar cell according to one embodiment.
  • FIG. 13 is an enlarged partial plan view showing a region A in FIG.
  • FIG. 14 is an enlarged partial plan view showing a region B in FIG.
  • TEM transmission electron microscope
  • FIG. 1 is a partial cross-sectional view of a solar cell (cell) according to the present embodiment.
  • a solar cell 10 uses a crystal substrate 11 made of silicon (Si).
  • Crystal substrate 11 has two main surfaces 11S (11SU, 11SB) facing each other.
  • the main surface on which light is incident is referred to as a front main surface 11SU
  • the main surface on the opposite side is referred to as a back main surface 11SB.
  • the front-side main surface 11SU is referred to as a light-receiving side
  • the back-side main surface 11SB that does not actively receive light is referred to as a non-light-receiving side.
  • the solar cell 10 is a so-called heterojunction crystalline silicon solar cell, and is a back-contact (back-electrode) solar cell in which an electrode layer is disposed on the back main surface 11SB.
  • the solar cell 10 includes a crystal substrate 11, an intrinsic semiconductor layer 12, a conductive semiconductor layer 13 (p-type semiconductor layer 13p, n-type semiconductor layer 13n), an antireflection layer 14, and an electrode layer 15 (transparent electrode layer 17, metal electrode). Layer 18).
  • first conductivity type members individually corresponding to the p-type semiconductor layer 13p or the n-type semiconductor layer 13n may be given “p” or “n” at the end of the reference numerals.
  • second conductivity type members individually corresponding to the p-type semiconductor layer 13p or the n-type semiconductor layer 13n may be given “p” or “n” at the end of the reference numerals.
  • first conductivity type one conductivity type may be referred to as “first conductivity type” and the other conductivity type may be referred to as “second conductivity type”.
  • Crystal substrate 11 may be a semiconductor substrate formed of single-crystal silicon or a semiconductor substrate formed of polycrystalline silicon.
  • a single crystal silicon substrate will be described as an example.
  • the conductivity type of the crystal substrate 11 is such that even if an n-type single-crystal silicon substrate into which an impurity (for example, phosphorus (P) atom) that introduces an electron into a silicon atom is introduced, holes are generated with respect to the silicon atom. It may be a p-type single crystal silicon substrate into which an impurity to be introduced (for example, boron (B) atom) is introduced.
  • an impurity to be introduced for example, boron (B) atom
  • the crystal substrate 11 has a texture structure TX (first structure) including a peak (convex) and a valley (concave) on the surface of the two main surfaces 11S. (Texture structure).
  • the texture structure TX is formed, for example, by anisotropic etching using the difference between the etching rate of the (100) plane and the etching rate of the (111) plane of the crystal substrate 11. It is formed.
  • FIG. 2 shows a preferred crystal substrate 11 used in the present embodiment.
  • the crystal substrate 11 according to the present embodiment may have a square shape or a semi-square shape obtained by chamfering the square.
  • the outer shape of the crystal substrate 11 is, for example, a semi-square shape with a corner.
  • the square or semi-square shape is determined by the relationship between the diameter of the ingot for obtaining the silicon wafer (crystal substrate) and the size of the silicon wafer.
  • the main side of the crystal substrate 11 refers to a side that does not include a corner in a substrate having a square or semi-square outer shape. That is, when the (111) plane is etched by the above-described anisotropic etching, a valley is formed by the (111) plane and the (1-1-1) plane, which are the slopes of the peaks, and another valley is formed. A valley is formed by the (11-1) plane and the (1-11) plane, which are slopes (see FIG. 13).
  • a plurality of sets of valleys which face each other with the ridges therebetween and are oriented in the same direction are generated. That is, for example, two valleys generated by the (111) plane and the (1-1-1) plane face each other and are oriented in the same direction at the bottom of one ridge.
  • a negative sign (-) immediately before one exponent in the plane orientation indicates the inversion of the exponent following the negative sign for convenience.
  • the direction of the two valleys generated by the (111) plane and the (1-1-1) plane is defined as the first direction
  • the direction of the two valleys is generated by the (11-1) plane and the (1-11) plane.
  • the directions of the two valleys are the second direction
  • the first direction and the second direction intersect each other.
  • the first direction and the second direction are formed so as to extend along the main side of the outer edge of the crystal substrate 11.
  • the first direction X and the second direction Y are equivalent, that is, interchangeable, and the first direction may be Y and the second direction may be X.
  • the first direction may be Y and the second direction may be X.
  • Along means parallel or substantially parallel to the main side of the outer edge of the crystal substrate 11.
  • the lift-off step can be performed in a short time. Become. This makes it possible to reduce damage to the solar cell (cell) due to an etching solution or the like, so that not only the battery characteristics of the solar cell are improved, but also productivity can be improved by an efficient lift-off process. Become.
  • FIG. 3 shows a plan view of a conventional crystal substrate 11B.
  • a conventional crystal substrate 11B generally has a main side (peripheral end face) of the (011) plane from the viewpoint of preventing damage. If this is rotated by 45 °, the crystal substrate 11 according to the present embodiment shown in FIG. 2 is obtained.
  • the thickness of the crystal substrate 11 is preferably 120 ⁇ m or more and 250 ⁇ m or less, and more preferably 160 ⁇ m or more and 200 ⁇ m or less, even if the crystal substrate 11 shown in FIG. Absent.
  • the size of the uneven shape in the texture structure TX can be defined by, for example, the number of vertices (peaks).
  • the number is preferably in the range of 50,000 / mm 2 to 100,000 / mm 2 , and particularly preferably 70,000 / mm 2. It is preferable to be in the range of at least 85,000 pieces / mm 2 .
  • the thickness of the crystal substrate 11 may be 250 ⁇ m or less.
  • the measurement direction when measuring the thickness is a direction perpendicular to the average plane of the crystal substrate 11 (here, the average plane means a plane of the entire substrate that does not depend on the texture structure TX). Therefore, hereinafter, this vertical direction, that is, the direction in which the thickness is measured is referred to as the thickness direction.
  • the thickness of the crystal substrate 11 is 250 ⁇ m or less, the amount of silicon used can be reduced, so that a silicon substrate can be easily secured and cost reduction can be achieved.
  • a back contact structure in which holes and electrons generated by photoexcitation in a silicon substrate are collected only on the back surface side is preferable from the viewpoint of the free path of each exciton.
  • the thickness of the crystal substrate 11 is preferably at least 50 ⁇ m, more preferably at least 70 ⁇ m.
  • the thickness of the crystal substrate 11 is determined by the distance between straight lines connecting the vertexes of the protrusions in the respective concave and convex structures on the light receiving side and the back side. expressed.
  • the intrinsic semiconductor layer 12 (12U, 12p, 12n) covers both main surfaces 11S (11SU, 11SB) of the crystal substrate 11, thereby performing surface passivation while suppressing diffusion of impurities into the crystal substrate 11.
  • intrinsic (i-type) is not limited to complete intrinsic without conductive impurities, but includes “weak” containing a small amount of n-type impurities or p-type impurities as long as the silicon-based layer can function as an intrinsic layer. Also encompasses "n-type” or "weak p-type” substantially intrinsic layers.
  • the intrinsic semiconductor layer 12 (12U, 12p, 12n) is not essential, and may be appropriately formed as needed.
  • the material of the intrinsic semiconductor layer 12 is not particularly limited, but may be an amorphous silicon-based material, and may be a hydrogenated amorphous silicon-based thin film containing silicon and hydrogen (a-Si: H thin film). There may be.
  • amorphous used herein refers to a long-period, non-ordered structure, that is, a structure that is not only completely disordered but also has a short-period order.
  • the thickness of the intrinsic semiconductor layer 12 is not particularly limited, it may be 2 nm or more and 20 nm or less. When the thickness is 2 nm or more, the effect as a passivation layer for the crystal substrate 11 is enhanced, and when the thickness is 20 nm or less, a decrease in conversion characteristics caused by an increase in resistance can be suppressed.
  • the method of forming the intrinsic semiconductor layer 12 is not particularly limited, but a plasma enhanced (Chemical Vapor Deposition) method is used. According to this method, passivation of the substrate surface can be effectively performed while suppressing diffusion of impurities into single crystal silicon.
  • a plasma enhanced (Chemical Vapor Deposition) method is used. According to this method, passivation of the substrate surface can be effectively performed while suppressing diffusion of impurities into single crystal silicon.
  • the plasma CVD method by changing the hydrogen concentration in the layer of the intrinsic semiconductor layer 12 in the thickness direction, it is possible to form an energy gap profile that is effective for carrier recovery.
  • the conditions for forming a thin film by a plasma CVD method include, for example, a substrate temperature of 100 ° C. to 300 ° C., a pressure of 20 Pa to 2600 Pa, and a high-frequency power density of 0.003 W / cm 2 to 0.5 W / cm 2 or less.
  • a silicon-containing gas such as monosilane (SiH 4 ) and disilane (Si 2 H 6 ), or a gas containing these gases and hydrogen (H 2 ) May be mixed gas.
  • a gas containing a different element such as methane (CH 4 ), ammonia (NH 3 ), or monogermane (GeH 4 ) is added to the above gas, and silicon carbide (SiC), silicon nitride (SiN x ) Or a silicon compound such as silicon germanium (SIGe) may be used to appropriately change the energy gap of the thin film.
  • a gas containing a different element such as methane (CH 4 ), ammonia (NH 3 ), or monogermane (GeH 4 ) is added to the above gas, and silicon carbide (SiC), silicon nitride (SiN x ) Or a silicon compound such as silicon germanium (SIGe) may be used to appropriately change the energy gap of the thin film.
  • Examples of the conductive semiconductor layer 13 include a p-type semiconductor layer 13p and an n-type semiconductor layer 13n. As shown in FIG. 1, the p-type semiconductor layer 13p is formed on a part of the back main surface 11SB of the crystal substrate 11 via the intrinsic semiconductor layer 12p. The n-type semiconductor layer 13n is formed on another part of the back-side main surface of the crystal substrate 11 via the intrinsic semiconductor layer 12n. That is, the intrinsic semiconductor layer 12 is interposed between the p-type semiconductor layer 13p and the crystal substrate 11 and between the n-type semiconductor layer 13n and the crystal substrate 11 as an intermediate layer that plays a role of passivation.
  • Each thickness of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n is not particularly limited, but may be 2 nm or more and 20 nm or less.
  • the thickness is 2 nm or more, the effect as a passivation layer for the crystal substrate 11 is enhanced, and when the thickness is 20 nm or less, a decrease in conversion characteristics caused by an increase in resistance can be suppressed.
  • the p-type semiconductor layer 13p and the n-type semiconductor layer 13n are arranged on the back side of the crystal substrate 11 so that the p-type semiconductor layer 13p and the n-type semiconductor layer 13n are electrically separated.
  • the width of the conductive semiconductor layer 13 may be not less than 50 ⁇ m and not more than 3000 ⁇ m, and may be not less than 80 ⁇ m and not more than 800 ⁇ m (note that the width of the semiconductor layer and the width of an electrode layer described below are patterned unless otherwise specified. By patterning, for example, the length in a direction perpendicular to the stretching direction of the linearized portion is intended to be the length of a portion of each layer that has been formed).
  • the width of the p-type semiconductor layer 13p may be smaller than that of the n-type semiconductor layer 13n.
  • the width of the p-type semiconductor layer 13p may be 0.5 to 0.9 times the width of the n-type semiconductor layer 13n, or 0.6 to 0.8 times. Is also good.
  • the p-type semiconductor layer 13p is a silicon layer to which a p-type dopant (boron or the like) is added, and may be formed of amorphous silicon from the viewpoint of suppressing impurity diffusion or suppressing series resistance.
  • the n-type semiconductor layer 13n is a silicon layer to which an n-type dopant (such as phosphorus) is added, and may be formed of an amorphous silicon layer, similarly to the p-type semiconductor layer 13p.
  • the raw material gas conductivity type semiconductor layer 13 may be a mixed gas of monosilane (SiH 4) or disilane (Si 2 H 6) a silicon-containing gas, such as, or silicon-containing gas and a hydrogen (H 2).
  • a silicon-containing gas such as, or silicon-containing gas
  • H 2 hydrogen
  • diborane (B 2 H 6 ) or the like can be used for forming the p-type semiconductor layer 13p
  • phosphine (PH 3 ) or the like can be used for forming the n-type semiconductor layer.
  • a mixed gas obtained by diluting a dopant gas with a source gas may be used.
  • the p-type semiconductor layer 13p or the n-type semiconductor layer 13n may be compounded.
  • the anti-reflection layer 14 is a layer that suppresses reflection of light received by the solar cell 10.
  • the material of the antireflection layer 14 is not particularly limited as long as it is a light-transmitting material that transmits light.
  • silicon oxide (SiO x ), silicon nitride (SiN x ), zinc oxide (ZnO), or oxide Titanium (TiO x ) is exemplified.
  • the antireflection layer 14 may be applied with a resin material in which nanoparticles of an oxide such as zinc oxide or titanium oxide are dispersed.
  • the electrode layer 15 is formed so as to cover the p-type semiconductor layer 13p or the n-type semiconductor layer 13n, respectively, and is electrically connected to each conductive semiconductor layer 13. Thereby, the electrode layer 15 functions as a transport layer for guiding carriers generated in the p-type semiconductor layer 13p or the n-type semiconductor layer 13n.
  • the electrode layer 15 may be formed only of a highly conductive metal. Further, from the viewpoint of electrical connection with the p-type semiconductor layer 13p and the n-type semiconductor layer 13n, or from the viewpoint of suppressing the diffusion of atoms of the metal as the electrode material into the two semiconductor layers 13p and 13n, the transparent material is used.
  • the electrode layer 15 made of a conductive oxide may be provided between the metal electrode layer and the p-type semiconductor layer 13p and between the metal electrode layer and the n-type semiconductor layer 13n.
  • the electrode layer 15 formed of a transparent conductive oxide is referred to as a transparent electrode layer 17, and the metal electrode layer 15 is referred to as a metal electrode layer 18.
  • the electrode layers formed on the back of the comb in the p-type semiconductor layer 13p and the n-type semiconductor layer 13n each having a comb tooth shape. 15p and 15n may be referred to as a bus bar portion, and the electrode layers 15p and 15n formed on the comb portions may be referred to as finger portions.
  • the material of the transparent electrode layer 17 is not particularly limited.
  • zinc oxide (ZnO) or indium oxide (InO x ), or various metal oxides such as titanium oxide (TiO x ) and tin oxide (indium oxide) can be used.
  • TiO x titanium oxide
  • tin oxide indium oxide
  • the thickness of the transparent electrode layer 17 may be 20 nm or more and 200 nm or less.
  • a method for forming a transparent electrode layer suitable for this thickness for example, a physical vapor deposition (PVD) method such as a sputtering method, or a metal organic compound utilizing a reaction between an organometallic compound and oxygen or water is used.
  • PVD physical vapor deposition
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • the material of the metal electrode layer 18 is not particularly limited, and examples thereof include silver (Ag), copper (Cu), aluminum (Al), and nickel (Ni).
  • the thickness of the metal electrode layer 18 may be 1 ⁇ m or more and 80 ⁇ m or less.
  • a method for forming the metal electrode layer 18 having a suitable thickness a printing method in which a material paste is printed or screen-printed by inkjet, or a plating method may be used.
  • the present invention is not limited to this, and when a vacuum process is employed, a vapor deposition or sputtering method may be employed.
  • the width of the comb teeth of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n may be substantially the same as the width of the metal electrode layer 18 formed on the comb teeth. However, the width of the metal electrode layer 18 may be smaller than the width of the comb teeth. In addition, the width of the metal electrode layer 18 may be wider than the width of the comb portion as long as the configuration prevents leakage current between the metal electrode layers 18.
  • the passivation of each bonding surface, the conductive semiconductor layer 13 and A predetermined annealing process is performed for the purpose of suppressing generation of defect levels at the interface and crystallization of the transparent conductive oxide in the transparent electrode layer 17.
  • the annealing process according to the present embodiment includes, for example, an annealing process in which the crystal substrate 11 on which the above-described layers are formed is placed in an oven heated to 150 ° C. or more and 200 ° C. or less.
  • the atmosphere in the oven may be air, and if hydrogen or nitrogen is used as the atmosphere, more effective annealing can be performed.
  • the annealing may be an RTA (Rapid Thermal Annealing) process in which the crystal substrate 11 on which each layer is formed is irradiated with infrared rays by an infrared heater.
  • a crystal substrate 11 having a texture structure TX on each of the front main surface 11SU and the back main surface 11SB is prepared.
  • the crystal substrate 11 to be prepared is the crystal substrate 11 shown in FIG. 2 in which the direction of forming the valley in the texture structure TX is along the main side of the crystal substrate 11.
  • an intrinsic semiconductor layer 12U is formed on the front main surface 11SU of the crystal substrate 11.
  • the antireflection layer 14 is formed on the formed intrinsic semiconductor layer 12U.
  • silicon nitride (SiN x ) or silicon oxide (SiO x ) having a suitable light absorption coefficient and refractive index is used from the viewpoint of a light confinement effect of confining incident light.
  • an intrinsic semiconductor layer 12p using, for example, i-type amorphous silicon is formed on the back-side main surface 11SB of the crystal substrate 11.
  • a p-type semiconductor layer 13p is formed on the formed intrinsic semiconductor layer 12p.
  • p-type semiconductor layer 13p with intrinsic semiconductor layer 12p interposed is formed on back main surface 11SB, which is one main surface of crystal substrate 11.
  • first lift-off layer LF1 and second lift-off layer LF2 are formed on the formed p-type semiconductor layer 13p.
  • first lift-off layer LF1 and a second lift-off layer LF2 are sequentially laminated on the p-type semiconductor layer 13p.
  • first lift-off layer LF1 is formed on the p-type semiconductor layer 13p
  • second lift-off layer LF2 is formed on the first lift-off layer LF1.
  • the second lift-off layer LF2, the first lift-off layer LF1, and the p-type semiconductor layer 13p are patterned on the back-side main surface 11SB of the crystal substrate 11. Thereby, the p-type semiconductor layer 13p is selectively removed, and a non-formed region NA where the p-type semiconductor layer 13p is not formed is generated.
  • the second lift-off layer LF2, the first lift-off layer LF1, and the p-type semiconductor layer 13p remain in a region that is not etched on the back main surface 11SB of the crystal substrate 11.
  • Such a patterning step is performed by a photolithography method, for example, by forming a resist film (not shown) having a predetermined pattern on the second lift-off layer LF2 and etching a region not masked by the formed resist film.
  • a photolithography method for example, by forming a resist film (not shown) having a predetermined pattern on the second lift-off layer LF2 and etching a region not masked by the formed resist film.
  • etching solution used in the process shown in FIG. 8 for example, a mixed solution of hydrofluoric acid and an oxidizing solution (for example, hydrofluoric nitric acid) or a solution in which ozone is dissolved in hydrofluoric acid (hereinafter, ozone / hydrofluoric acid) Liquid).
  • the etching solution in this case corresponds to a second etching solution.
  • the etching agent that contributes to the etching of the lift-off layer LF is hydrogen fluoride.
  • the patterning here is not limited to wet etching using an etching solution.
  • the patterning may be, for example, dry etching or pattern printing using an etching paste or the like.
  • the intrinsic semiconductor layer including the second lift-off layer LF2, the first lift-off layer LF1, the p-type semiconductor layer 13p, and the intrinsic semiconductor layer 12p is formed on the back-side main surface 11SB of the crystal substrate 11. 12n and the n-type semiconductor layer 13n are sequentially formed. Thereby, the stacked film of the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n is formed on the non-formation region NA, on the surface and side surface (end surface) of the second lift-off layer LF2, and on the first lift-off layer LF1 and the p-type semiconductor. It is formed on each side surface (each end surface) of the layer 13p and the intrinsic semiconductor layer 12p.
  • the stacked first lift-off layer LF1 and second lift-off layer LF2 are removed using an etching solution, so that the portion of the n-type semiconductor deposited on the second lift-off layer LF2 is removed.
  • the layer 13n and the intrinsic semiconductor layer 12n are removed from the crystal substrate 11.
  • the etching solution in this case corresponds to a first etching solution.
  • hydrofluoric acid can be mentioned as an etching solution used for this patterning.
  • the p-type semiconductor layer 13p with respect to the first etching solution is removed.
  • the respective etching rates of the first lift-off layer LF1 and the second lift-off layer LF2 satisfy the following relational expression (1A).
  • the transparent electrode layer 17 (17p, 17n) is formed so as to form the separation groove 25.
  • the transparent electrode layer 17 (17p, 17n) may be formed as follows instead of the sputtering method.
  • a transparent conductive oxide film is formed on the entire back surface 11SB without using a mask, and then the transparent conductive oxide film is formed on the p-type semiconductor layer 13p and the n-type semiconductor layer 13n by photolithography. It may be formed by performing etching to leave a conductive oxide film.
  • a leak current is less likely to occur.
  • a linear metal electrode layer 18 (18p, 18n) is formed on the transparent electrode layer 17 using, for example, a mesh screen (not shown) having openings.
  • the back contact solar cell 10 is formed.
  • the lift-off layer LF is formed of at least two layers having different densities from each other, and satisfies the above relational expression (1A) due to the difference in density. That is, the first lift-off layer LF1 having a higher etching rate is provided on the crystal substrate 11 side as compared with the second lift-off layer LF2 having a lower etching rate. As described above, by utilizing the difference between the etching rates in the lift-off layer LF, the accuracy of each etching is increased in the step illustrated in FIG. 8 and the step illustrated in FIG.
  • etching that is, accurate formation of the conductive semiconductor layer 13 or the electrode layer 15 is important to prevent an undesired short circuit or leak current in the solar cell 10.
  • a part of the lift-off layer LF is used.
  • the width of the patterned p-type semiconductor layer 13p depends on the width of the remaining lift-off layer LF. That is, in the p-type semiconductor layer patterning step, it is required to accurately etch a pattern having a width direction of about several hundred ⁇ m, but the accuracy in the thickness direction is not so important.
  • the etching rate of the lift-off layer LF with respect to the etching solution is too high, the lift-off layer LF is likely to be excessively etched in the width direction (narrower than a desired width). For this reason, the pattern accuracy of the lift-off layer LF may be reduced. Thus, it is not preferable that the etching rate of the lift-off layer LF with respect to the etching solution (second etching solution) is too high.
  • the n-type semiconductor layer 13n not only covers the second lift-off layer LF2 left in the p-type semiconductor layer patterning step but also has a desired position (the remaining p-type semiconductor layer 13p). Is formed also in the non-forming region NA) adjacent to the non-forming region. Subsequently, while leaving the n-type semiconductor layer 13n at a desired position as a pattern, the upper surface and the side surface (end surface) of the second lift-off layer LF2, and the respective side surfaces of the first lift layer LF1, the p-type semiconductor layer 13p, and the intrinsic semiconductor layer 12p. The n-type semiconductor layer 13n on each end face is removed.
  • the etching rate of the lift-off layer LF is higher than that of the p-type semiconductor layer 13p as an etching solution (first etching solution).
  • first etching solution etching solution
  • the lift-off layer LF is required to have etching characteristics that are inconsistent between the p-type semiconductor layer patterning step and the lift-off step. This characteristic is realized if the relational expression (1A) resulting from the density difference between the lift-off layer LF1 and the lift-off layer LF2 is satisfied.
  • the first lift-off layer LF1 is melted at the highest speed in the non-formation region NA. 11 (in this case, the second lift layer LF2 not only separates but also dissolves), and the p-type semiconductor layer 13p exposed from the first lift-off layer LF1 also dissolves.
  • each of the stacked and remaining layers (the second lift-off layer LF2, the first lift-off layer LF1, the p-type semiconductor layer 13p, and the intrinsic semiconductor layer 12p
  • the first lift-off layer LF1 under the second lift-off layer LF2 is eroded by etching through the side surface SE of (1)
  • the first lift-off layer LF1 that has not been eroded remains. Therefore, the second lift-off layer LF2 connected thereto remains.
  • the remaining second lift-off layer LF2 functions as the lift-off layer LF in the lift-off step.
  • the etching rate of the p-type semiconductor layer 13p is lower than that of the first lift-off layer LF1 and the second lift-off layer LF2.
  • the n-type semiconductor layer 13n is also removed even if the second lift-off layer LF2 on the first lift-off layer LF1 remains. You. That is, the second lift-off layer LF2, and thus the n-type semiconductor layer 13n thereon, are lifted off.
  • the multi-layer type lift-off layer LF is a layer that aims to be almost completely removed in the lift-off step shown in FIG. 10, but the steps up to here (for example, p-type semiconductor layer patterning shown in FIG. 8)
  • the etching rate is set as follows: the etching rate of the p-type semiconductor layer 13p ⁇ the etching rate of the second lift-off layer LF2 ⁇ the etching rate of the first lift-off layer LF1 (relational expression (1A)). Is designed using the density difference between the lift-off layers LF1 and LF2.
  • the desired portion of the p-type semiconductor layer 13p must remain in the lift-off step, so that the etching rate is lower than the etching rate of the first lift-off layer LF1 and the second lift-off layer LF2. , The etching rate of the p-type semiconductor layer 13p is low.
  • the n-type semiconductor layer 13n is patterned without performing etching using a resist film. Is done. That is, according to the method for manufacturing the solar cell 10 described above, the patterning process is simplified, and the back contact solar cell 10 is efficiently manufactured. In addition, since the pattern accuracy is also increased, the occurrence of a short circuit or a leak current in the solar cell 10 is also prevented, and a high output is obtained from the solar cell 10.
  • the number of the lift-off layers LF may be two or more, and may be two from the viewpoint of productivity.
  • a lift-off layer LF including a plurality of layers is formed on the previously formed p-type semiconductor layer 13p.
  • This lift-off layer LF is patterned by, for example, etching in the step shown in FIG. Thereafter, in the step shown in FIG. 10, it is removed together with the n-type semiconductor layer 13n.
  • the lift-off layer LF be formed of a material that dissolves in the etching solution used in both steps shown in FIGS.
  • a plurality of lift-off layers LF mainly containing silicon oxide may be used.
  • the lift-off layer LF is a layer which is almost completely removed in design in the lift-off step shown in FIG. 10, but is not excessively etched in the steps up to here (for example, the step shown in FIG. 8).
  • the etching rate is determined by the above-mentioned relational expression (1A): It is preferable that the etching rate of the p-type semiconductor layer 13p ⁇ the etching rate of the second lift-off layer LF2 ⁇ the etching rate of the first lift-off layer LF1 ... (1A).
  • the first lift-off layer LF1 dissolves quickly. Therefore, various layers deposited on the first lift-off layer LF1 are easily separated from the crystal substrate 11. As a result, the patterning process is simplified, and the back contact solar cell 10 is efficiently manufactured.
  • one design method for obtaining different etching rates is, for example, providing a density difference between the first lift-off layer LF1 and the second lift-off layer LF2.
  • each of the main components of the first lift-off layer LF1 and the second lift-off layer LF2 is made of silicon oxide.
  • the first lift-off layer LF1 and the second lift-off layer This is to make a difference between the densities of the LF2. This is because the lower the density of the layer, the higher the etching rate of the layer.
  • first lift-off layer LF1 and the second lift-off layer LF2 contain silicon oxide as a main component, and each density has the following relational expression (2): Density of second lift-off layer LF2> Density of first lift-off layer LF1 (2) Is preferably satisfied.
  • the first lift-off layer LF1 reflects the level of the density of each of the lift-off layers LF1, LF2. It can be seen that there is a difference in the density between the layers and the second lift-off layer LF2 (that is, the density of the lift-off layers LF1 and LF2 can be determined from the presence or absence of voids in the cross-sectional TEM image).
  • the term “dense / dense” as used herein refers to not only macro (density) and small (sparse) of micro density derived from the arrangement of atoms forming a layer, but also macro (density) with or without minute voids in the layer. Including the case. Therefore, the first lift-off layer LF1 may have a structure having voids in the entire layer. The low density and the etching rate are largely related to the dense structure.
  • the density can be determined from the refractive index of each of the lift-off layers LF1 and LF2. That is, a large refractive index corresponds to a large density, and a small refractive index corresponds to a small density.
  • the lift-off layer LF when the lift-off layer LF is a film containing silicon oxide as a main component, oxygen when the first lift-off layer is represented by SiO x and the second lift-off layer is represented by SiO y. It is preferable that the values of the compositions x and y satisfy the following relational expressions (3) and (4).
  • compositions x and y > x (3) 0.5 ⁇ x ⁇ 2.2, 1.0 ⁇ y ⁇ 2.2 (4) It is preferable that the magnitude relation between the compositions x and y is designed within each of these ranges.
  • Silicon oxide having such a dense / dense structure is particularly controlled by pressure in the case of film formation using a CVD method. For example, setting a low pressure makes it easy to obtain a sparse structure.
  • the total thickness of the lift-off layer LF is preferably 20 nm or more and 600 nm or less, and particularly preferably 50 nm or more and 450 nm or less. Within this range, it is preferable that the second lift-off layer LF2 be thicker than the first lift-off layer LF1.
  • the crystal structure 11 is affected by scattering due to the texture structure. Is somewhat difficult.
  • a portion of the crystal substrate 11 may be exposed by etching up to the intrinsic semiconductor layer 12p. In this case, a decrease in carrier lifetime caused by photoelectric conversion may be suppressed.
  • the n-type semiconductor layer 13n is formed.
  • the n-type semiconductor layer 13n is formed on the entire back side main surface 11SB of the crystal substrate 11. That is, it is formed not only on a part of the exposed surface of the crystal substrate 11 without the p-type semiconductor layer 13p but also on the lift-off layer LF. Note that an intrinsic semiconductor layer 12n may be formed between the crystal substrate 11 and the n-type semiconductor layer 13n.
  • a step of cleaning the surface of the crystal substrate 11 exposed in the p-type semiconductor layer patterning step shown in FIG. may be provided.
  • treatment is performed with hydrofluoric acid.
  • the etchant in the step illustrated in FIG. 10 is preferably hydrofluoric acid.
  • the etching agent for etching the lift-off layer LF is hydrogen fluoride.
  • the crystal substrate 11 has a texture structure TX.
  • Each surface of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n formed on the back main surface 11SB of the crystal substrate 11 has a texture structure TX.
  • a texture structure (second texture structure) reflecting the above is included.
  • a line segment forming a valley is formed along a main side of the crystal substrate 11. In this state, before the texture structure TX is formed, if the plane orientation on the surface of the crystal substrate 11 is the (100) plane, the plane orientation of the main side (peripheral end face) of the crystal substrate 11 is the (010) plane. Or it becomes (001) plane.
  • the distance of the line segment of the valley 11v formed in the region between the ridges 11m tends to be short.
  • FIG. 14 in which the region B in FIG. 3 is enlarged in the case of the conventional texture structure, the distance of the line segment of the valley 11v tends to be long. Note that the area A 0 shown in FIG. 13 and the area B 0 shown in FIG. 14 have the same area, and if the number of vertices of the peak 11 m per unit area is small, the distance of the line segment of the valley 11 v is small. It can be seen that is easily shortened.
  • the lift-off method according to the present embodiment is greatly affected by the shape of the valleys 11v and the like, and peeling of the thin film on each valley 11v serves as a trigger. And found that it was easy to happen. Therefore, the number of vertices of the ridge 11m per unit area is reduced by making the direction of forming the valley in the texture structure TX along the main side (peripheral end face) of the crystal substrate 11. As a result, it was found that the distance of the line segment of the valley portion 11v was shortened, and the lift-off could be performed in a short time.
  • the texture structure TX (first texture structure) is provided on both main surfaces 11S of the crystal substrate 11, that is, the front main surface 11SU and the back main surface 11SB. May be provided. That is, when the texture structure TX is provided on the front side main surface 11SU, the effect of capturing and confining the received light increases. On the other hand, when the texture structure TX is provided on the back main surface 11SB, the effect of capturing light is improved and the patterning of the conductive semiconductor layer 13 is facilitated. Therefore, the texture structure TX of the crystal substrate 11 may be provided on at least one main surface 11S. In the present embodiment, the texture structure TX of both main surfaces 11S is the same pattern. However, the present invention is not limited to this, and the size of the unevenness of the texture structure TX is changed between the front main surface 11SU and the back main surface 11SB. Is also good.
  • the back main surface 11SB of the crystal substrate 11 is exposed in the non-formation region NA, but is not limited to this. That is, the intrinsic semiconductor layer 12p may remain on the non-formation region NA of the back-side main surface 11SB.
  • the p-type semiconductor layer 13p is selectively removed in a part of the back-side main surface 11SB of the crystal substrate 11, and the region where the p-type semiconductor layer 13p is removed becomes the non-formation region NA. It just needs to be.
  • the step of forming the intrinsic semiconductor layer 12n before depositing the n-type semiconductor layer 13n on the remaining second lift-off layer LF2 and the non-formed region NA can be reduced.
  • the concentration of the etchant contained in the etching solution (first etching solution) used in the lift-off step shown in FIG. 10 is the same as the concentration of the etching solution (second etching solution) used in the p-type semiconductor layer patterning step shown in FIG. It is preferable that the concentration is not more than the concentration of the etching agent contained in (1).
  • the lift-off layer LF is removed in the step shown in FIG. 10 while leaving a part of the lift-off layer LF, so that desired patterning can be easily performed.
  • concentrations of the first and second etching solutions may be the same.
  • composition of the etching agent in both solutions does not necessarily need to be different, and may be the same.
  • the lift-off layer LF has a laminated structure of the first lift-off layer LF1 and the second lift-off layer LF2 each containing a silicon-based thin film material having a different density.
  • a plurality of lift-off layers LF are not necessarily used. No need to use.
  • the respective etching rates of the p-type semiconductor layer 13p and the lift-off layer LF with respect to the etching solution satisfy the following relational expression (1).
  • Etching rate of p-type semiconductor layer 13p ⁇ etching rate of lift-off layer LF (1) is not limited to the above embodiments, and various modifications can be made within the scope shown in the claims. That is, embodiments obtained by combining technical means appropriately changed within the scope of the claims are also included in the technical scope of the present disclosure.
  • the semiconductor layer used in the semiconductor layer forming step shown in FIG. 7 is the p-type semiconductor layer 13p, but is not limited to this, and may be the n-type semiconductor layer 13n.
  • the conductivity type of crystal substrate 11 is not particularly limited, and may be p-type or n-type.
  • Crystal substrate a single-crystal silicon substrate having a thickness of 200 ⁇ m was used as a crystal substrate. Anisotropic etching was performed on both main surfaces of the single crystal silicon substrate. As a result, a pyramid-shaped texture structure was formed on the crystal substrate.
  • Crystalline silicon substrates having a texture structure were classified into three types according to the texture size. That is, the number of vertices of the texture is 75,000 / mm 2 as standard, and 120,000 / mm 2 is small. Further, the value was increased to 25,000 pieces / mm 2 .
  • the crystal substrate was introduced into a CVD apparatus, and an intrinsic semiconductor layer (8 nm thick) made of silicon was formed on both main surfaces of the introduced crystal substrate.
  • the film forming conditions were as follows: the substrate temperature was 150 ° C., the pressure was 120 Pa, the flow rate ratio of SiH 4 / H 2 was 3/10, and the power density was 0.011 W / cm 2 .
  • the film formation conditions were as follows: the substrate temperature was 150 ° C., the pressure was 60 Pa, the flow rate ratio of SiH 4 / B 2 H 6 was 1/3, and the power density was 0.01 W / cm 2 .
  • the flow rate of B 2 H 6 gas is the flow rate of the diluent gas B 2 H 6 was diluted by H 2 to 5000 ppm.
  • a first lift-off layer and a second lift-off layer mainly composed of silicon oxide (SiO x ) were sequentially formed on the p-type hydrogenated amorphous silicon-based thin film using a CVD apparatus.
  • the conditions for forming the first lift-off layer were as follows: the substrate temperature was 180 ° C., the pressure was 50 Pa, the flow rate ratio of SiH 4 / CO 2 was 1/5, and the power density was 0.01 W / cm 2 .
  • the conditions for forming the second lift-off layer were the same as those for the first lift-off layer except that the flow rate ratio of SiH 4 / CO 2 was 1/7 and the power density was 0.3 W / cm 2 .
  • the film formation time was adjusted so that both the lift-off layers had a predetermined thickness.
  • the crystal substrate on which the plurality of layers were formed was immersed in hydrofluoric nitric acid containing hydrogen fluoride at a concentration of 1% by weight as an etching agent to remove the first lift-off layer and the second lift-off layer.
  • hydrofluoric nitric acid containing hydrogen fluoride at a concentration of 1% by weight as an etching agent to remove the first lift-off layer and the second lift-off layer.
  • the p-type semiconductor layer exposed by removing the first lift-off layer and the second lift-off layer and the intrinsic semiconductor layer immediately below the p-type semiconductor layer were removed. That is, the non-formation region on the back main surface of the crystal substrate was exposed.
  • N-type semiconductor layer (second conductivity type semiconductor layer) Next, after the p-type semiconductor layer patterning step, a crystal substrate in which the exposed portion of the back main surface was washed with hydrofluoric acid having a concentration of 2% by weight was introduced into a CVD apparatus, and an intrinsic semiconductor layer (film) was formed on the back main surface. (8 nm thick) under the same film forming conditions as the first intrinsic semiconductor layer. Subsequently, an n-type hydrogenated amorphous silicon-based thin film (thickness: 10 nm) was formed on the formed intrinsic semiconductor layer.
  • the film forming conditions were as follows: the substrate temperature was 150 ° C., the pressure was 60 Pa, the flow rate ratio of SiH 4 / PH 3 was 1/2, and the power density was 0.01 W / cm 2 .
  • the flow rate of the PH 3 gas is the flow rate of the diluent gas PH 3 is diluted by H 2 to 5000 ppm.
  • an oxide film (thickness: 100 nm) serving as a base of the transparent electrode layer was formed on the conductive semiconductor layer of the crystal substrate using a magnetron sputtering apparatus.
  • a silicon nitride layer was formed on the light receiving surface side of the crystal substrate as an antireflection layer.
  • the transparent conductive oxide indium oxide (ITO) containing tin oxide at a concentration of 10% by weight was used as a target.
  • a mixed gas of argon (Ar) and oxygen (O 2 ) was introduced into the chamber of the sputtering apparatus, and the pressure in the chamber was set to 0.6 Pa. The mixing ratio of argon and oxygen was such that the resistivity was the lowest (so-called bottom). Further, film formation was performed at a power density of 0.4 W / cm 2 using a DC power supply.
  • etching was performed by photolithography so as to leave only the transparent conductive oxide film on the conductive semiconductor layers (p-type semiconductor layer and n-type semiconductor layer), thereby forming a transparent electrode layer.
  • the transparent electrode layer formed by this etching conduction between the transparent conductive oxide film on the p-type semiconductor layer and the transparent conductive oxide film on the n-type semiconductor layer was prevented.
  • a silver paste Dohite FA-333, manufactured by Fujikura Kasei
  • a heat treatment was performed in an oven at a temperature of 150 ° C. for 60 minutes.
  • a metal electrode layer was formed.
  • the lift-off property was evaluated by immersing it in an etching solution for 10 minutes and rinsing with a rinsing liquid to evaluate the degree of separation of the lift-off layer. Specifically, when the degree of peeling was less than 50% (many remained) by visual observation, the evaluation was x, when the peeling was 50% or more and less than 80%, and when the peeling was 80% or more, the evaluation was o.
  • the etching rate of the first lift-off layer was 6.5 nm / s and the etching rate of the second lift-off layer was 0.3 nm / s with respect to hydrofluoric acid having a concentration of 3% by weight. Met.
  • the etching rate of the p-type semiconductor layer was 0.1 nm / s or less.
  • the first lift-off layer had a sparse configuration with a thickness of 100 nm
  • the second lift-off layer had a dense configuration with a thickness of 200 nm.
  • Example 1 a crystal substrate in which the direction of forming the valley in the texture structure TX is parallel to the main side of the crystal substrate (the angle is 0 °) was used.
  • Comparative Examples 1 to 3 a crystal substrate was used in which the direction of forming the valleys in the texture structure was at 45 ° to the main side of the crystal substrate.
  • Example 1 and Comparative Example 1 the texture size was a standard size having 75,000 vertices / mm 2 .
  • the texture size was a small size having the number of vertices of 120,000 / mm 2 .
  • Comparative Example 3 and Example 2 the texture size was a large size having the number of vertices of 25,000 / mm 2 .
  • Example 1 since the texture size was set to the standard size and the valleys of the texture were parallel to the main sides of the crystal substrate, the lift-off process proceeded sufficiently by immersion in the etching solution for 10 minutes. The solar cell characteristics could be confirmed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Energy (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Photovoltaic Devices (AREA)

Abstract

外形がスクエア状又はセミスクエア状である半導体基板１１の主面に、複数の山部と複数の谷部とによりテクスチャ構造が構成される。複数の谷部は、半導体基板１１の外縁の主要な辺に沿う第１、第２方向に配向する第１、第２谷部を含む。半導体基板１１を含む太陽電池の製造方法において、テクスチャ構造を有する基板主面の上に、第１導電型半導体層１３ｐを形成した後、半導体層１３ｐ上にリフトオフ層ＬＦを形成し、その後、リフトオフ層ＬＦ及び半導体層１３ｐをパターニングする。続いて、パターニングされたリフトオフ層ＬＦ及び半導体層１３ｐを含む基板主面の上に、第２導電型半導体層１３ｎを形成した後、エッチング溶液で、リフトオフ層ＬＦと共に半導体層１３ｎを除去する。当該エッチング溶液によるリフトオフ層ＬＦのエッチング速度は、半導体層１３ｐのエッチング速度よりも大きい。

Description

太陽電池の製造方法
　本明細書に開示された技術は、太陽電池の製造方法に関する技術分野に属する。
　一般的な太陽電池は、半導体基板の両面（受光面及びその裏面）に電極を配置させた両面電極型であるが、昨今、電極による遮蔽損のない太陽電池として、特許文献１に示されるような裏面にのみ電極を配置したバックコンタクト（裏面電極）型太陽電池が開発されている。
　バックコンタクト型太陽電池は、裏面にｐ型半導体層及びｎ型半導体層等の半導体層パターンを高精度で形成しなければならず、両面電極型の太陽電池と比べて製造方法が煩雑となる。製造方法を簡略化するための技術として、特許文献１に示されるように、リフトオフ法による半導体層パターンの形成技術が挙げられる。すなわち、リフトオフ層を除去して、該リフトオフ層の上に形成された半導体層を除去することにより、半導体層パターンを形成するパターニング技術の開発が進められている。
特開２０１３－１２０８６３号
　しかしながら、特許文献１に記載の方法では、リフトオフ層と半導体層との溶解性が似ている場合には、意図しない層までが除去されることもあり、パターニング精度や生産性が高くならないおそれがある。
　また、リフトオフ工程では、リフトオフ層が溶解することで、もともとリフトオフ層の上に形成されていた半導体層等が離脱するが、このリフトオフプロセス時間が長くなると、薬液の影響により太陽電池性能が低下するおそれがある。このため、短時間で効率良くリフトオフを行う必要がある。
　ここに開示された技術は、斯かる点に鑑みてなされたものであり、その目的とするところは、リフトオフ工程を簡便に行えるようにして、高性能なバックコンタクト型太陽電池を効率良く製造することにある。ここで、リフトオフ工程の簡便化とは、例えば、使用するエッチング溶液の調整が容易であること、該溶液の温度調整等が煩雑ではないこと、或いは、短時間でエッチングプロセスを完了できること等をいう。
　前記の目的を達成するため、以下のような太陽電池の製造方法が提供される。この太陽電池の製造方法では、外形がスクエア状又は該スクエアを角取りしたセミスクエア状である半導体基板を含む太陽電池が対象であって、半導体基板における互いに対向する両主面の少なくとも一方の主面に、それぞれ凸状の複数の山部を配置することにより、前記半導体基板は、複数の山部と、前記複数の山部における隣り合う山部同士の間に形成される複数の谷部とにより構成される第１テクスチャ構造を有している。さらに、複数の谷部は、第１方向に配向する複数の第１谷部と、第２方向に配向する複数の第２谷部とを含み、第１方向と第２方向とは、半導体基板の外縁の主要な辺に沿っている。
　そして、この太陽電池の製造方法は、第１テクスチャ構造を含む主面の上に、第１導電型の第１半導体層を形成する工程と、第１半導体層の上に、シリコン系薄膜材料を含むリフトオフ層を形成する工程と、リフトオフ層及び第１半導体層をパターニングする工程と、パターニングされたリフトオフ層及び第１半導体層を含む主面の上に、第２導電型の第２半導体層を形成する工程と、第１エッチング溶液を用いて、リフトオフ層を除去することにより、リフトオフ層を覆う部分の第２半導体層を除去する工程とを含む。そして、第１エッチング溶液に対する第１半導体層及びリフトオフ層のエッチング速度は、以下の関係式（１）：第１半導体層のエッチング速度＜ リフトオフ層のエッチング速度・・・（１）を満たす。
　以上の太陽電池の製造方法によると、高出力のバックコンタクト型の太陽電池が効率良く製造される。
図１は一実施形態に係る太陽電池を部分的に示す模式断面図である。 図２は一実施形態に係る太陽電池を構成する結晶基板を示す平面図である。 図３は従来の太陽電池を構成する結晶基板を示す平面図である。 図４は一実施形態に係る太陽電池を構成する結晶基板の裏側主面を示す平面図である。 図５は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図６は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図７は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図８は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図９は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図１０は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図１１は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図１２は一実施形態に係る太陽電池の製造方法に用いるリフトオフ層の一部を示す透過型電子顕微鏡（ＴＥＭ）写真である。 図１３は図２の領域Ａを拡大して示す部分平面図である。 図１４は図３の領域Ｂを拡大して示す部分平面図である。
　以下、例示的な実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物又はその用途を制限することを意図しない。また、図面中の各構成部材の寸法比は、図示する際の便宜上のものであり、必ずしも実寸比を表してはいない。
　（一実施形態）
　図１は本実施形態に係る太陽電池（セル）の部分的な断面図を示す。図１に示すように、本実施形態に係る太陽電池１０は、シリコン（Ｓｉ）製の結晶基板１１を用いている。結晶基板１１は、互いに対向する２つの主面１１Ｓ（１１ＳＵ、１１ＳＢ）を有している。ここでは、光が入射する主面を表側主面１１ＳＵと呼び、これと反対側の主面を裏側主面１１ＳＢと呼ぶ。以下、便宜上、表側主面１１ＳＵを受光側とし、積極的に受光させない裏側主面１１ＳＢを非受光側とする。
　本実施形態に係る太陽電池１０は、いわゆるヘテロ接合結晶シリコン太陽電池であり、電極層を裏側主面１１ＳＢに配置したバックコンタクト型（裏面電極型）太陽電池である。
　太陽電池１０は、結晶基板１１、真性半導体層１２、導電型半導体層１３（ｐ型半導体層１３ｐ、ｎ型半導体層１３ｎ）、反射防止層１４、及び電極層１５（透明電極層１７、金属電極層１８）を含む。
　以下では、便宜上、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに個別に対応する部材には、参照符号の末尾に「ｐ」又は「ｎ」を付すことがある。また、ｐ型、ｎ型のように導電型が相違するため、一方の導電型を「第１導電型」、他方の導電型を「第２導電型」と称することもある。
　結晶基板１１は、単結晶シリコンで形成された半導体基板であっても、多結晶シリコンで形成された半導体基板であってもよい。以下では、単結晶シリコン基板を例に挙げて説明する。
　結晶基板１１の導電型は、シリコン原子に対して電子を導入する不純物（例えば、リン（Ｐ）原子）を導入されたｎ型単結晶シリコン基板であっても、シリコン原子に対して正孔を導入する不純物（例えば、ホウ素（Ｂ））原子）を導入されたｐ型単結晶シリコン基板であってもよい。以下では、キャリア寿命が長いといわれるｎ型の単結晶基板を例に挙げて説明する。
　また、結晶基板１１は、受光した光を閉じこめておくという観点から、２つの主面１１Ｓの表面に、山部（凸部）と谷部（凹部）とから構成されるテクスチャ構造ＴＸ（第１テクスチャ構造）を有していてもよい。なお、テクスチャ構造ＴＸ（凹凸面）は、例えば、結晶基板１１における面方位が（１００）面のエッチングレートと、面方位が（１１１）面のエッチングレートとの差を応用した異方性エッチングによって形成される。
　図２に本実施形態に用いるのに好ましい結晶基板１１を示す。本実施形態に係る結晶基板１１は、その外形がスクエア状又は該スクエアの角取りをしたセミスクエア状であってもよい。図２においては、結晶基板１１の外形は、例えば、角取りをしたセミスクエア状である。なお、スクエア状又はセミスクエア状は、シリコンウェーハ（結晶基板）を得るインゴットの直径とシリコンウェハのサイズとの関係とによって決定される。
　図２に示すように、本実施形態においては、結晶基板１１の表面におけるテクスチャ構造ＴＸの形成前のいずれかの結晶面を（１００）面とした場合に、（０１０）面又は（００１）面が結晶基板１１の主要な辺（周端面）に現れていることが好ましい。なお、結晶基板１１の主要な辺とは、外形がスクエア状又はセミスクエア状の基板における角部を含まない辺をいう。すなわち、上記の異方性エッチングによって（１１１）面が現れるようにエッチングした場合、山部の斜面である（１１１）面と（１－１－１）面とにより谷部が生じると共に、他の斜面である（１１－１）面と（１－１１）面とにより谷部が生じる（図１３を参照）。
　その結果、山部を挟んで対向すると共に、同一方向に配向する複数組の谷部が生じる。すなわち、１つの山部の裾には、例えば、（１１１）面と（１－１－１）面とにより生じた２つの谷部が対向し且つ同一方向に配向する。なお、明細書において、面方位における一の指数の直前に付した負の符号（－）は該負の符号に続く指数の反転を便宜的に表している。
　ここで、例えば、（１１１）面と（１－１－１）面とにより生じた２つの谷部の方向を第１方向とし、（１１－１）面と（１－１１）面とにより生じた２つの谷部の方向を第２方向とすると、第１方向と第２方向とは、互いに交差する方向となる。このような第１方向と第２方向とは、結晶基板１１の外縁の主要な辺に対して沿うように形成される。
　なお、第１方向Ｘと第２方向Ｙとは等価であり、すなわち交換可能であり、第１方向がＹで、第２方向がＸであってもよい。また、沿うとは、結晶基板１１の外縁の主要な辺に対して、平行又は実質的に平行を意味する。
　詳細は後述するが、テクスチャ構造ＴＸにおける谷部の形成方向が結晶基板１１の主要な辺（周端面）に対して沿うように形成されていると、リフトオフ工程を短時間で行うことが可能となる。これにより、エッチング溶液等による太陽電池（セル）へのダメージの低減が可能となるので、太陽電池の電池特性が良好となるだけでなく、効率の良いリフトオフ処理によって、生産性の向上も可能となる。
　図３に従来の結晶基板１１Ｂの平面図を示す。図３に示すように、従来の結晶基板１１Ｂは、破損防止の観点から、主要な辺（周端面）を（０１１）面とするのが一般的である。これを４５°回転させれば、図２に示した本実施形態に係る結晶基板１１が得られる。なお、結晶基板１１の厚さは、好ましくは１２０μｍ以上２５０μｍ以下、さらに好ましくは１６０μｍ以上２００μｍ以下であれば、図２に示す結晶基板１１であっても、取り扱い時の破損が極端に増えることはない。
　なお、テクスチャ構造ＴＸにおける凹凸形状の大きさとして、例えば、頂点（山部）の個数で定義することが可能である。本実施形態においては、光の取り込みと生産性との観点から、５０，０００個／ｍｍ2 以上１００，０００個／ｍｍ2 以下の範囲であることが好ましく、特には７０，０００個／ｍｍ2 以上８５，０００個／ｍｍ2 以下の範囲であると好ましい。
　結晶基板１１の厚さは、２５０μｍ以下であってもよい。なお、厚さを測定する場合の測定方向は、結晶基板１１の平均面（ここで、平均面とは、テクスチャ構造ＴＸに依存しない基板全体としての面を意味する）に対する垂直方向である。そこで、これ以降、この垂直方向、すなわち、厚さを測定する方向を厚さ方向とする。
　結晶基板１１の厚さは、２５０μｍ以下とすると、シリコンの使用量を減らせるため、シリコン基板を確保しやすくなり、低コスト化が図れる。その上、シリコン基板内で光励起により生成した正孔と電子とを裏面側のみで回収するバックコンタクト構造では、各励起子の自由行程の観点からも好ましい。
　なお、結晶基板１１の厚さが過度に小さいと、機械的強度の低下が生じたり、外光（太陽光）が十分に吸収されず、短絡電流密度が減少したりする。このため、結晶基板１１の厚さは、５０μｍ以上が好ましく、７０μｍ以上がより好ましい。結晶基板１１の主面にテクスチャ構造ＴＸが形成されている場合には、結晶基板１１の厚さは、受光側及び裏面側のそれぞれの凹凸構造における凸部の頂点を結んだ直線間の距離で表される。
　真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）は、結晶基板１１の両主面１１Ｓ（１１ＳＵ、１１ＳＢ）を覆うことによって、結晶基板１１への不純物の拡散を抑えつつ、表面パッシベーションを行う。なお、「真性（ｉ型）」とは、導電性不純物を含まない完全な真性に限られず、シリコン系層が真性層として機能し得る範囲で微量のｎ型不純物又はｐ型不純物を含む「弱ｎ型」又は「弱ｐ型」の実質的に真性である層をも包含する。
　なお、真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）は、必須ではなく、必要に応じて、適宜形成すればよい。
　真性半導体層１２の材料は、特に限定されないが、非晶質シリコン系材料であってもよく、薄膜としてシリコンと水素とを含む水素化非晶質シリコン系薄膜（ａ－Ｓｉ：Ｈ薄膜）であってもよい。なお、ここでいう非晶質とは、長周期で秩序を有していない構造であり、すなわち、完全な無秩序なだけでなく、短周期で秩序を有しているものも含まれる。
　また、真性半導体層１２の厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、結晶基板１１に対するパッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
　真性半導体層１２の形成方法は、特に限定されないが、プラズマＣＶＤ（Plasma enhanced Chemical Vapor Deposition）法が用いられる。この方法によると、単結晶シリコンへの不純物の拡散を抑制しつつ、基板表面のパッシベーションを有効に行える。また、プラズマＣＶＤ法であれば、真性半導体層１２における層中の水素濃度をその厚さ方向で変化させることにより、キャリアの回収を行う上で有効なエネルギーギャッププロファイルの形成をも行える。
　なお、プラズマＣＶＤ法による薄膜の成膜条件としては、例えば、基板温度が１００℃以上３００℃以下、圧力が２０Ｐａ以上２６００Ｐａ以下、及び高周波のパワー密度が０．００３Ｗ／ｃｍ2 以上０．５Ｗ／ｃｍ2 以下であってもよい。
　また、薄膜の形成に使用する原料ガスとしては、真性半導体層１２の場合は、モノシラン（ＳｉＨ4 ）及びジシラン（Ｓｉ2 Ｈ6 ）等のシリコン含有ガス、又はそれらのガスと水素（Ｈ2 ）とを混合したガスであってもよい。
　なお、上記のガスに、メタン（ＣＨ4 ）、アンモニア（ＮＨ3 ）若しくはモノゲルマン（ＧｅＨ4 ）等の異種の元素を含むガスを添加して、シリコンカーバイド（ＳｉＣ）、シリコンナイトライド（ＳｉＮx ）又はシリコンゲルマニウム（ＳＩＧｅ）等のシリコン化合物を形成することにより、薄膜のエネルギーギャップを適宜変更してもよい。
　導電型半導体層１３としては、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとが挙げられる。図１に示すように、ｐ型半導体層１３ｐは、結晶基板１１の裏側主面１１ＳＢの一部に真性半導体層１２ｐを介して形成される。ｎ型半導体層１３ｎは、結晶基板１１の裏側主面の他の一部に真性半導体層１２ｎを介して形成される。すなわち、ｐ型半導体層１３ｐと結晶基板１１との間、及びｎ型半導体層１３ｎと結晶基板１１との間に、それぞれパッシベーションの役割を果たす中間層として真性半導体層１２が介在する。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの各厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、結晶基板１１に対するパッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎは、結晶基板１１の裏側において、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとが電気的に分離されるように配置される。導電型半導体層１３の幅は、５０μｍ以上３０００μｍ以下であってよく、８０μｍ以上８００μｍ以下であってもよい（なお、半導体層の幅及び後述の電極層の幅は、特に断らない限り、パターン化された各層の一部分の長さで、パターン化により、例えば線状になった一部分の延伸方向と直交する方向の長さを意図する）。
　結晶基板１１内で生成した光励起子（キャリア）が導電型半導体層１３を介して取り出される場合、正孔は電子よりも有効質量が大きい。このため、輸送損を低減するという観点から、ｐ型半導体層１３ｐがｎ型半導体層１３ｎよりも幅が狭くてもよい。例えば、ｐ型半導体層１３ｐの幅は、ｎ型半導体層１３ｎの幅の０．５倍以上０．９倍以下であってもよく、また、０．６倍以上０．８倍以下であってもよい。
　ｐ型半導体層１３ｐは、ｐ型のドーパント（ホウ素等）が添加されたシリコン層であって、不純物拡散の抑制又は直列抵抗の抑制という観点から、非晶質シリコンで形成されてもよい。一方、ｎ型半導体層１３ｎは、ｎ型のドーパント（リン等）が添加されたシリコン層であって、ｐ型半導体層１３ｐと同様に、非晶質シリコン層で形成されてもよい。
　導電型半導体層１３の原料ガスとしては、モノシラン（ＳｉＨ4 ）若しくはジシラン（Ｓｉ2 Ｈ6 ）等のシリコン含有ガス、又はシリコン系ガスと水素（Ｈ2 ）との混合ガスを用いてもよい。ドーパントガスには、ｐ型半導体層１３ｐの形成にはジボラン（Ｂ2 Ｈ6 ）等を用いることができ、ｎ型半導体層の形成にはホスフィン（ＰＨ3 ）等を用いることができる。また、ホウ素（Ｂ）又はリン（Ｐ）といった不純物の添加量は微量でよいため、ドーパントガスを原料ガスで希釈した混合ガスを用いてもよい。
　また、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎのエネルギーギャップの調整のために、メタン（ＣＨ4 ）、二酸化炭素（ＣＯ2 ）、アンモニア（ＮＨ3 ）又はモノゲルマン（ＧｅＨ4 ）等の異種の元素を含むガスを添加することにより、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎが化合物化されてもよい。
　反射防止層１４は、太陽電池１０が受けた光の反射を抑制する層である。反射防止層１４の材料には、光を透過する透光性の材料であれば、特に限定されないが、例えば、酸化ケイ素（ＳｉＯx ）、窒化ケイ素（ＳｉＮx ）、酸化亜鉛（ＺｎＯ）又は酸化チタン（ＴｉＯx ）が挙げられる。また、反射防止層１４の形成方法としては、例えば、酸化亜鉛又は酸化チタン等の酸化物のナノ粒子を分散させた樹脂材料で塗布してもよい。
　電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎをそれぞれ覆うように形成されて、各導電型半導体層１３と電気的に接続される。これにより、電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに生じるキャリアを導く輸送層として機能する。
　なお、電極層１５は、導電性が高い金属のみで形成されてもよい。また、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎとのそれぞれの電気的な接合の観点から、又は電極材料である金属の両半導体層１３ｐ、１３ｎに対する原子の拡散を抑制するという観点から、透明導電性酸化物で構成された電極層１５を、金属製の電極層とｐ型半導体層１３ｐとの間及び金属製の電極層とｎ型半導体層１３ｎとの間にそれぞれ設けてもよい。
　本実施形態においては、透明導電性酸化物で形成される電極層１５を透明電極層１７と称し、金属製の電極層１５を金属電極層１８と称する。また、図４に示す結晶基板１１の裏側主面１１ＳＢの平面図に示すように、それぞれ櫛歯形状を持つｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおいて、櫛背部上に形成される電極層１５ｐ、１５ｎをバスバー部と称し、櫛歯部上に形成される電極層１５ｐ、１５ｎをフィンガ部と称することがある。
　透明電極層１７は、材料としては特に限定されないが、例えば、酸化亜鉛（ＺｎＯ）若しくは酸化インジウム（ＩｎＯx ）、又は酸化インジウムに種々の金属酸化物、例えば酸化チタン（ＴｉＯx ）、酸化スズ（ＳｎＯ）、酸化タングステン（ＷＯx ）若しくは酸化モリブデン（ＭｏＯx ）等を１重量％以上１０重量％以下の濃度で添加した透明導電性酸化物が挙げられる。
　透明電極層１７の厚さは、２０ｎｍ以上２００ｎｍ以下であってもよい。この厚さに好適な透明電極層の形成方法には、例えば、スパッタ法等の物理気相堆積（ＰＶＤ：physical Vapor Deposition）法、又は有機金属化合物と酸素又は水との反応を利用した金属有機化学気相堆積（ＭＯＣＶＤ：Metal-Organic Chemical Vapor Deposition）法等が挙げられる。
　金属電極層１８は、材料としては特に限定されないが、例えば、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又はニッケル（Ｎｉ）等が挙げられる。
　金属電極層１８の厚さは、１μｍ以上８０μｍ以下であってもよい。この厚さに好適な金属電極層１８の形成方法には、材料ペーストをインクジェットにより印刷若しくはスクリーン印刷する印刷法、又はめっき法が挙げられる。但し、これには限定されず、真空プロセスを採用する場合には、蒸着又はスパッタリング法を採用してもよい。
　また、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおける櫛歯部の幅と、該櫛歯部の上に形成される金属電極層１８の幅とは、同程度であってもよい。但し、櫛歯部の幅と比べて、金属電極層１８の幅が狭くてもよい。また、金属電極層１８同士のリーク電流が防止される構成であれば、櫛歯部の幅と比べて、金属電極層１８の幅が広くてもよい。
　本実施形態においては、結晶基板１１の裏側主面１１ＳＢの上に、真性半導体層１２、導電型半導体層１３及び電極層１５を積層した状態で、各接合面のパッシベーション、導電型半導体層１３及びその界面における欠陥準位の発生の抑制、並びに透明電極層１７における透明導電性酸化物の結晶化を目的として、所定のアニール処理を施す。
　本実施形態に係るアニール処理には、例えば、上記の各層を形成した結晶基板１１を１５０℃以上２００℃以下に過熱したオーブンに投入して行うアニール処理が挙げられる。この場合、オーブン内の雰囲気は、大気でもよく、さらには、雰囲気として水素又は窒素を用いると、より効果的なアニール処理を行うことができる。また、このアニール処理は、各層を形成した結晶基板１１に、赤外線ヒータにより赤外線を照射させるＲＴＡ（Rapid Thermal Annealing）処理であってもよい。
　［太陽電池の製造方法］
　以下、本実施形態に係る太陽電池１０の製造方法について図５～図１１を参照しながら説明する。
　まず、図５に示すように、表側主面１１ＳＵ及び裏側主面１１ＳＢにそれぞれテクスチャ構造ＴＸを有する結晶基板１１を準備する。準備する結晶基板１１は、図２に示した、テクスチャ構造ＴＸにおける谷部の形成方向が結晶基板１１の主要な辺に対して沿うようになった結晶基板１１である。
　次に、図６に示すように、結晶基板１１の表側主面１１ＳＵの上に、例えば真性半導体層１２Ｕを形成する。続いて、形成した真性半導体層１２Ｕの上に反射防止層１４を形成する。反射防止層１４には、入射光を閉じ込める光閉じ込め効果の観点から、適した光吸収係数及び屈折率を有するシリコンナイトライド（ＳｉＮx ）又はシリコンオキサイド（ＳｉＯx ）が用いられる。
　次に、図７に示すように、結晶基板１１の裏側主面１１ＳＢの上に、例えばｉ型非晶質シリコンを用いた真性半導体層１２ｐを形成する。続いて、形成した真性半導体層１２ｐの上に、ｐ型半導体層１３ｐを形成する。これにより、結晶基板１１における一方の主面である裏側主面１１ＳＢの上に、真性半導体層１２ｐを介在させたｐ型半導体層１３ｐが形成される。
　その後、形成したｐ型半導体層１３ｐの上に、複数層のリフトオフ層ＬＦ（第１リフトオフ層ＬＦ１及び第２リフトオフ層ＬＦ２）を形成する。具体的には、ｐ型半導体層１３ｐの上に、それぞれ密度が異なるシリコン系薄膜材料を含む第１リフトオフ層ＬＦ１及び第２リフトオフ層ＬＦ２を順次積層して形成する。これにより、第１リフトオフ層ＬＦ１がｐ型半導体層１３ｐの上に形成され、第２リフトオフ層ＬＦ２が第１リフトオフ層ＬＦ１の上に形成される。
　次に、図８に示すように、結晶基板１１の裏側主面１１ＳＢにおいて、第２リフトオフ層ＬＦ２、第１リフトオフ層ＬＦ１及びｐ型半導体層１３ｐをパターニングする。これにより、ｐ型半導体層１３ｐが選択的に除去されて、ｐ型半導体層１３ｐの形成されない非形成領域ＮＡが生じる。一方、結晶基板１１の裏側主面１１ＳＢでエッチングされなかった領域には、少なくとも第２リフトオフ層ＬＦ２、第１リフトオフ層ＬＦ１及びｐ型半導体層１３ｐが残る。
　このようなパターニング工程は、フォトリソグラフィ法、例えば所定のパターンを有するレジスト膜（不図示）を第２リフトオフ層ＬＦ２の上に形成し、形成したレジスト膜によってマスクされていない領域をエッチングすることにより実現する。図８に示す場合は、真性半導体層１２ｐ、ｐ型半導体層１３ｐ、第１リフトオフ層ＬＦ１、及び第２リフトオフ層ＬＦ２の各層をパターニングすることにより、結晶基板１１の裏側主面１１ＳＢの一部の領域に非形成領域ＮＡ、すなわち裏側主面１１ＳＢの露出領域が生じる。なお、非形成領域ＮＡについての詳細は後述する。
　図８に示す工程で使用するエッチング溶液として、例えばフッ化水素酸と酸化性溶液との混合溶液（例えばフッ硝酸）、又はオゾンをフッ化水素酸に溶解させた溶液（以下、オゾン／フッ酸液）が挙げられる。この場合のエッチング溶液は、第２エッチング溶液に相当する。また、リフトオフ層ＬＦのエッチングに寄与するエッチング剤はフッ化水素である。なお、ここでのパターニングは、エッチング溶液を用いたウエットエッチングには限定されない。パターニングは、例えばドライエッチングであってもよく、エッチングペースト等を用いたパターン印刷であってもよい。
　次に、図９に示すように、第２リフトオフ層ＬＦ２、第１リフトオフ層ＬＦ１、ｐ型半導体層１３ｐ及び真性半導体層１２ｐを含め、結晶基板１１の裏側主面１１ＳＢの上に、真性半導体層１２ｎ及びｎ型半導体層１３ｎを順次形成する。これにより、真性半導体層１２ｎとｎ型半導体層１３ｎとの積層膜が、非形成領域ＮＡ上と、第２リフトオフ層ＬＦ２の表面及び側面（端面）上と、第１リフトオフ層ＬＦ１、ｐ型半導体層１３ｐ及び真性半導体層１２ｐの各側面（各端面）上とに形成される。
　次に、図１０に示すように、エッチング溶液を用いて、積層した第１リフトオフ層ＬＦ１及び第２リフトオフ層ＬＦ２を除去することにより、第２リフトオフ層ＬＦ２の上に堆積した部分のｎ型半導体層１３ｎ及び真性半導体層１２ｎを結晶基板１１から除去する。この場合のエッチング溶液は、第１エッチング溶液に相当する。なお、このパターニングに使用するエッチング溶液としては、例えばフッ化水素酸が挙げられる。
　また、図１０に示す、リフトオフ層ＬＦを覆うｎ型半導体層（第２導電型半導体層）１３ｎを除去する工程（以下、リフトオフ工程と略称する）において、第１エッチング溶液に対するｐ型半導体層１３ｐ、第１リフトオフ層ＬＦ１及び第２リフトオフ層ＬＦ２の各エッチング速度は、以下の関係式（１Ａ）を満たす。
　ｐ型半導体層１３ｐのエッチング速度 ＜ 第２リフトオフ層ＬＦ２のエッチング速度 ＜ 第１リフトオフ層ＬＦ１のエッチング速度・・・（１Ａ）
　次に、図１１に示すように、結晶基板１１における裏側主面１１ＳＢの上、すなわち、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎのそれぞれの上に、例えば、マスクを用いたスパッタリング法により、分離溝２５を生じさせるように透明電極層１７（１７ｐ、１７ｎ）を形成する。なお、透明電極層１７（１７ｐ、１７ｎ）の形成は、スパッタリング法に代えて、以下のようにしてもよい。例えば、マスクを用いずに透明導電性酸化物膜を裏側主面１１ＳＢ上の全面に成膜し、その後、フォトリソグラフィ法により、ｐ型半導体層１３ｐ上及びｎ型半導体層１３ｎ上にそれぞれ透明導電性酸化物膜を残すエッチングを行って形成してもよい。ここで、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとを互いに分離絶縁する分離溝２５を形成することにより、リーク電流が発生し難くなる。
　その後、透明電極層１７の上に、例えば開口部を有するメッシュスクリーン（不図示）を用いて、線状の金属電極層１８（１８ｐ、１８ｎ）を形成する。
　以上の工程により、バックコンタクト型の太陽電池１０が形成される。
　（まとめ及び効果）
　上述した太陽電池１０の製造方法から以下のことがいえる。
　まず、リフトオフ層ＬＦは、互いの密度に差を持たせた、少なくとも２層で形成され、この密度の差に起因して、上記関係式（１Ａ）を満たすようになる。すなわち、エッチング速度の速い第１リフトオフ層ＬＦ１が、エッチング速度の遅い第２リフトオフ層ＬＦ２と比べて、結晶基板１１側に設けられる。このように、リフトオフ層ＬＦ内のエッチング速度の差を利用することにより、図８に示す工程及び図１０に示す工程において、それぞれのエッチングの精度が高くなる。
　エッチングの精度、すなわち、導電型半導体層１３又は電極層１５を精度良く形成することは、太陽電池１０における不所望の短絡若しくはリーク電流を防ぐために、重要である。図８に示す工程、すなわち、ｐ型半導体層（第１導電型半導体層）１３ｐを選択的に除去する工程（以下、ｐ型半導体層パターニング工程と略称する。）では、リフトオフ層ＬＦの一部が、所望部分のｐ型半導体層１３ｐにエッチング溶液の付着を防止するマスクの役割を果たす。このため、パターン化されたｐ型半導体層１３ｐの幅は、残されたリフトオフ層ＬＦの幅に依存する。すなわち、ｐ型半導体層パターニング工程においては、数百μｍ程度の幅方向を有するパターンを精度良くエッチングすることが求められる一方、厚さ方向の精度はそれほど重要ではない。
　従って、エッチング溶液に対するリフトオフ層ＬＦのエッチング速度が速すぎると、リフトオフ層ＬＦが幅方向に過大にエッチングされやすくなる（所望の幅よりも幅狭になる）。このため、リフトオフ層ＬＦのパターン精度が低下しかねない。このように、エッチング液（第２エッチング溶液）に対するリフトオフ層ＬＦのエッチング速度が速すぎることは好ましくない。
　一方、図１０に示すリフトオフ工程においては、ｎ型半導体層１３ｎは、ｐ型半導体層パターニング工程で残った第２リフトオフ層ＬＦ２を覆っているだけでなく、所望位置（残存するｐ型半導体層１３ｐに隣接する非形成領域ＮＡ）にも形成される。続いて、所望位置のｎ型半導体層１３ｎをパターンとして残しつつ、第２リフトオフ層ＬＦ２の上面及び側面（端面）、並びに第１リフト層ＬＦ１、ｐ型半導体層１３ｐ及び真性半導体層１２ｐの各側面（各端面）上のｎ型半導体層１３ｎが除去される。従って、エッチング液（第１エッチング溶液）として、ｐ型半導体層１３ｐと比べてリフトオフ層ＬＦのエッチング速度が速いことが好ましい。例えば、数十ｎｍから数百ｎｍ程度の幅方向の領域において完全にエッチングされることが求められる一方、幅方向の精度は求められない。また、生産性の観点からもエッチング速度が速いほうが、処理時間が短縮され好ましい。
　このように、リフトオフ層ＬＦは、ｐ型半導体層パターニング工程とリフトオフ工程とで相反するエッチング特性を求められる。この特性は、リフトオフ層ＬＦ１とリフトオフ層ＬＦ２との密度差に起因する関係式（１Ａ）を満たせば実現する。
　ｐ型半導体層パターニング工程において、関係式（１Ａ）が満たされていると、非形成領域ＮＡでは、第１リフトオフ層ＬＦ１が最も速く溶解されるので、その上の第２リフト層ＬＦ２も結晶基板１１から剥離しやすくなり（このとき、第２リフト層ＬＦ２は剥離だけでなく溶解もしてもいる。）、さらに、第１リフトオフ層ＬＦ１から露出したｐ型半導体層１３ｐも溶解していく。
　より詳細には、ｐ型半導体層パターニング工程では、例えば、図８に示すように、積み重なって残存した各層（第２リフトオフ層ＬＦ２、第１リフトオフ層ＬＦ１、ｐ型半導体層１３ｐ及び真性半導体層１２ｐ）の側面ＳＥを通じて、仮に第２リフトオフ層ＬＦ２の下の第１リフトオフ層ＬＦ１がエッチングにより浸食されたとしても、浸食されなかった第１リフトオフ層ＬＦ１が残存する。このため、それに連なった第２リフトオフ層ＬＦ２も残る。これにより、残った第２リフトオフ層ＬＦ２は、リフトオフ工程においてリフトオフ層ＬＦとして機能する。なお、所望部分のｐ型半導体層１３ｐは残存しなくてはならないため、第１リフトオフ層ＬＦ１及び第２リフトオフ層ＬＦ２よりも、ｐ型半導体層１３ｐのエッチング速度は遅い。
　また、リフトオフ工程においては、下層である第１リフトオフ層ＬＦ１が完全に除去されれば、この第１リフトオフ層ＬＦ１上の第２リフトオフ層ＬＦ２が残ったとしても、ｎ型半導体層１３ｎも除去される。すなわち、第２リフトオフ層ＬＦ２、ひいてはその上のｎ型半導体層１３ｎがリフトオフされる。
　以上のように、複層型のリフトオフ層ＬＦは、図１０に示すリフトオフ工程でほぼ完全に除去を目指す層であるが、ここに至るまでの工程（例えば、図８に示すｐ型半導体層パターニング工程）で過剰にエッチングされないようにするために、エッチング速度は、ｐ型半導体層１３ｐのエッチング速度＜ 第２リフトオフ層ＬＦ２のエッチング速度＜ 第１リフトオフ層ＬＦ１のエッチング速度（関係式（１Ａ））となるように、リフトオフ層ＬＦ１、ＬＦ２との密度差を用いて設計される。また、ｐ型半導体層パターニング工程と同様に、リフトオフ工程においても、所望部分のｐ型半導体層１３ｐは残存しなくてはならないため、第１リフトオフ層ＬＦ１及び第２リフトオフ層ＬＦ２のエッチング速度よりも、ｐ型半導体層１３ｐのエッチング速度は遅い。
　このように、関係式（１Ａ）を満たすｐ型半導体層１３ｐ及びリフトオフ層ＬＦが使用されると、例えば、リフトオフ工程で、レジスト膜を使用したエッチングを行わずに、ｎ型半導体層１３ｎがパターニングされる。つまり、上記の太陽電池１０の製造方法であると、パターニング工程が簡素化され、バックコンタクト型の太陽電池１０が効率良く製造される。その上、パターン精度も高まっているために、太陽電池１０における短絡又はリーク電流の発生もが防止され、その太陽電池１０からは高出力が得られる。
　なお、リフトオフ層ＬＦの積層数は２層以上であってもよく、生産性の観点からは２層であってもよい。
　また、図７に示す工程では、先に形成されたｐ型半導体層１３ｐの上に、複数層を含むリフトオフ層ＬＦを形成する。このリフトオフ層ＬＦは、図８に示す工程において、例えばエッチングによりパターニングされる。その後、図１０に示す工程において、ｎ型半導体層１３ｎと共に除去される。このため、リフトオフ層ＬＦは、図８及び図１０に示す両工程で使用されるエッチング溶液に溶解する材料で形成されると好ましい。例えば、酸化ケイ素を主成分とした複数層のリフトオフ層ＬＦであってもよい。
　また、リフトオフ層ＬＦは、図１０に示すリフトオフ工程において、設計上は、ほぼ完全に除去される層ではあるが、ここに至るまでの工程（例えば図８に示す工程）において過剰にエッチングされないようにするために、そのエッチング速度は、上記の関係式（１Ａ）：
　ｐ型半導体層１３ｐのエッチング速度 ＜ 第２リフトオフ層ＬＦ２のエッチング速度 ＜ 第１リフトオフ層ＬＦ１のエッチング速度・・・（１Ａ）となるように設計されると好ましい。
　これらｐ型半導体層１３ｐ、第２リフトオフ層ＬＦ２及び第１リフトオフ層ＬＦ１が上記の関係式（１Ａ）を満たすと、第１リフトオフ層ＬＦ１が速く溶解する。従って、第１リフトオフ層ＬＦ１の上に堆積した種々の層が結晶基板１１から剥離しやすくなる。その結果、パターニング工程が簡素化されるので、バックコンタクト型の太陽電池１０が効率良く製造される。
　このように、異なるエッチング速度を得るための１つの設計法としては、一例として、第１リフトオフ層ＬＦ１と第２リフトオフ層ＬＦ２との間に密度差を設けることが挙げられる。詳細な例を挙げるとすると、第１リフトオフ層ＬＦ１及び第２リフトオフ層ＬＦ２の各主成分を酸化ケイ素とすること、さらに、エッチング速度を制御するために、第１リフトオフ層ＬＦ１及び第２リフトオフ層ＬＦ２のそれぞれの密度に差異を生じさせることである。層の密度が低ければ、その層のエッチングレートが大きくなるからである。
　具体的には、第１リフトオフ層ＬＦ１及び第２リフトオフ層ＬＦ２は、酸化ケイ素を主成分とし、且つ各密度が以下の関係式（２）：
　第２リフトオフ層ＬＦ２の密度 ＞ 第１リフトオフ層ＬＦ１の密度・・・（２）
を満たすと好ましい。
　なお、図１２に示すように、透過型電子顕微鏡（ＴＥＭ）を用いて、太陽電池１０の断面を観察すれば、各リフトオフ層ＬＦ１、ＬＦ２の密度の高低を反映して、第１リフトオフ層ＬＦ１と第２リフトオフ層ＬＦ２とにおいて層中の疎密に差があるのが分かる（すなわち、リフトオフ層ＬＦ１、ＬＦ２の密度の高低は、断面ＴＥＭ像の空隙の有無から判断できる。）。
　ここでいう疎密とは、層を形成する原子の配列に由来するミクロな密度の大（密）小（疎）だけでなく、層中に微細な空隙の有（疎）無（密）というマクロな場合をも含む。従って、第１リフトオフ層ＬＦ１にあっては、層の全体に空隙を有する構造であってもよい。上述の密度が低いことと、エッチングレートの大きさとが関係するのは、この疎密構造によるところが大きい。
　なお、密度の高低は、リフトオフ層ＬＦ１、ＬＦ２における各層の屈折率の大小から判断することも可能である。すなわち、屈折率の大は密度の大に対応し、屈折率の小は密度の小に対応する。
　また、リフトオフ層ＬＦの組成の観点からは、リフトオフ層ＬＦが酸化ケイ素を主成分とする膜である場合に、第１リフトオフ層をＳｉＯx 、第２リフトオフ層をＳｉＯy と表したときの酸素の各組成ｘ、ｙの値が、以下の関係式（３）及び（４）を満たすと好ましい。
　ｙ ＞ ｘ　・・・（３）
　０．５ ＜ ｘ ＜ ２．２、１．０ ＜ｙ ＜ ２．２　・・・（４）
　この各範囲内において、各組成ｘ、ｙの大小関係が設計されていると好ましい。
　なお、ここで、組成ｘの値について、一般的なストイキオメトリックな値（ｘ＝２．０）よりも大きい値が上限となっているが、これは、リフトオフ層ＬＦの薄膜形成プロセスにおいて、酸素が過剰に含まれる場合があるためである。
　このような疎密構造を示す酸化ケイ素は、ＣＶＤ法を用いた成膜の場合には、特に圧力によって制御され、例えば、圧力を低く設定することにより、疎な構造を得やすくなる。
　リフトオフ層ＬＦの膜厚は、全体として２０ｎｍ以上６００ｎｍ以下であると好ましく、特には５０ｎｍ以上４５０ｎｍ以下であると好ましい。この範囲内で、第２リフトオフ層ＬＦ２の方が第１リフトオフ層ＬＦ１よりも厚膜であると好ましい。
　なお、光の取り込み効率を優先する観点からは、結晶基板１１の裏面側にもテクスチャ構造ＴＸが形成されている場合は、テクスチャ構造による散乱の影響を受けるため、生産性の観点から、レーザ光を用いたパターニング工程は多少困難となる。
　また、図８に示すｐ型半導体層パターニング工程では、真性半導体層１２ｐまでをエッチングして、結晶基板１１の一部が露出してもよい。このようにすると、光電変換によって発生するキャリアのライフタイムの低下が抑制される場合がある。
　また、図９に示すｎ型半導体層形成工程では、ｎ型半導体層１３ｎを形成する。ｎ型半導体層１３ｎは、結晶基板１１の裏側主面１１ＳＢの全面に成膜される。すなわち、ｐ型半導体層１３ｐがない結晶基板１１の一部の露出面上だけでなく、リフトオフ層ＬＦの上にも形成される。なお、結晶基板１１とｎ型半導体層１３ｎとの間には、真性半導体層１２ｎが形成されていても構わない。
　また、図９に示す工程では、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成するよりも前に、図８に示すｐ型半導体層パターニング工程で露出した結晶基板１１の表面を洗浄する工程を設けてもよい。なお、洗浄工程では、図８に示す工程で結晶基板１１の表面に生じた欠陥又は不純物の除去を目的とし、例えばフッ化水素酸で処理する。
　また、図１０に示すリフトオフ工程では、エッチング溶液により、複数層のリフトオフ層ＬＦを除去すると、このリフトオフ層ＬＦの上に堆積していた真性半導体層１２ｎ及びｎ型半導体層１３ｎも結晶基板１１から同時に除去される（いわゆるリフトオフ）。この工程では、図８に示す工程での、例えばフォトリソグラフィ法を用いた場合と比べて、フォトリソグラフィ法に使用するレジスト塗布工程及び現像工程を要しない。このため、ｎ型半導体層１３ｎが簡便にパターン化される。なお、リフトオフ層ＬＦに酸化ケイ素を主成分とする膜を適用する場合は、図１０に示す工程でのエッチング液は、フッ化水素酸であると好ましい。この場合、リフトオフ層ＬＦをエッチングするエッチング剤はフッ化水素である。
　また、結晶基板１１がテクスチャ構造ＴＸを有しており、この結晶基板１１の裏側主面１１ＳＢの上に形成されるｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの各面には、テクスチャ構造ＴＸを反映したテクスチャ構造（第２テクスチャ構造）が含まれると好ましい。さらに、テクスチャ構造ＴＸでは、谷部を形成する線分が結晶基板１１の主要な辺に対して沿うようになっていると好ましい。なお、この状態では、テクスチャ構造ＴＸの形成前において、結晶基板１１の表面における面方位が（１００）面の場合に、結晶基板１１の主要な辺（周端面）の面方位が（０１０）面又は（００１）面になる。
　本実施形態に係る太陽電池１０において、櫛形電極構造を形成した場合、テクスチャ構造ＴＸにおける谷部の形成方向を上記のようにすることによって、図２の領域Ａを拡大した図１３に示すように、山部１１ｍ同士の間の領域に形成される谷部１１ｖの線分の距離が短くなりやすい。これに対し、図３の領域Ｂを拡大した図１４に示すように、従来のテクスチャ構造の場合は、谷部１１ｖの線分の距離が長くなりやすい。なお、図１３に示した領域Ａ０と図１４に示した領域Ｂ０とは面積が同一であり、単位面積当たりの山部１１ｍの頂点の個数が少ないと、谷部１１ｖの線分の距離が短くなりやすいことが分かる。
　本発明者らが種々の検討を行った結果、本実施形態に係るリフトオフ法は、谷部１１ｖの形状等の影響を大きく受けており、各谷部１１ｖ上での薄膜の剥離がトリガとなって起こりやすいという知見を得るに至った。そこで、テクスチャ構造ＴＸにおける谷部の形成方向を結晶基板１１の主要な辺（周端面）に対して沿わすことにより、単位面積当たりの山部１１ｍの頂点の個数を少なくした。その結果、谷部１１ｖの線分の距離が短くなって、リフトオフを短時間で行えることが分かった。
　なお、本実施形態においては、結晶基板１１の両主面１１Ｓ、すなわち、表側主面１１ＳＵと裏側主面１１ＳＢとにテクスチャ構造ＴＸ（第１テクスチャ構造）を設けたが、いずれか一方の主面に設けてもよい。すなわち、テクスチャ構造ＴＸを表側主面１１ＳＵに設けた場合は、受光した光の取り込み効果及び閉じ込め効果が高くなる。一方、テクスチャ構造ＴＸを裏側主面１１ＳＢに設けた場合は、光の取り込み効果が向上すると共に、導電型半導体層１３のパターニングが容易となる。従って、結晶基板１１のテクスチャ構造ＴＸは、少なくとも一方の主面１１Ｓに設ければよい。また、本実施形態においては、両主面１１Ｓのテクスチャ構造ＴＸを同一パターンとしたが、これに限られず、表側主面１１ＳＵと裏側主面１１ＳＢとでテクスチャ構造ＴＸの凹凸の大きさを変えてもよい。
　また、図８に示すｐ型半導体層パターニング工程では、結晶基板１１の裏側主面１１ＳＢが非形成領域ＮＡにおいて露出しているが、これに限定されない。すなわち、裏側主面１１ＳＢの非形成領域ＮＡの上に、真性半導体層１２ｐが残っていても構わない。重要なことは、結晶基板１１の裏側主面１１ＳＢの一部で、ｐ型半導体層１３ｐが選択的に除去されることであり、ｐ型半導体層１３ｐの除去された領域が非形成領域ＮＡになっていればよい。
　このような場合には、残存した第２リフトオフ層ＬＦ２及び非形成領域ＮＡの上に、ｎ型半導体層１３ｎを堆積する前に、真性半導体層１２ｎを形成する工程を減らせる。
　なお、図１０に示すリフトオフ工程で使用されるエッチング溶液（第１エッチング溶液）に含まれるエッチング剤の濃度は、図８に示すｐ型半導体層パターニング工程で使用されるエッチング溶液（第２エッチング溶液）に含まれるエッチング剤の濃度以下であると好ましい。
　このようにすると、図８に示す工程では、リフトオフ層ＬＦの一部を残しつつ、図１０に示す工程でリフトオフ層ＬＦを除去して、所望のパターニングを簡易に行うことができる。但し、第１エッチング溶液と第２エッチング溶液との互いのエッチング剤の濃度は、同一でも構わない。さらには、両溶液のエッチング剤の組成は必ずしも異なる必要はなく、同一の組成であってもよい。
　なお、本実施形態においては、リフトオフ層ＬＦとして、それぞれ密度が異なるシリコン系薄膜材料を含む第１リフトオフ層ＬＦ１と第２リフトオフ層ＬＦ２との積層構造としたが、必ずしも複数層のリフトオフ層ＬＦを用いる必要はない。結晶基板１１として、図２に示した、テクスチャ構造ＴＸにおける谷部の形成方向を結晶基板１１の主要な辺に対して沿うようにした結晶基板を用いることにより、図１０に示した、リフトオフ層ＬＦによるｎ型半導体層１３ｎ及び真性半導体層１２ｎに対するパターニングを良好に行えるためである。
　但し、単層のリフトオフ層ＬＦを用いる場合、リフトオフ工程では、エッチング溶液に対するｐ型半導体層１３ｐ及びリフトオフ層ＬＦの各エッチング速度は、以下の関係式（１）を満たすのが好ましい。
　ｐ型半導体層１３ｐのエッチング速度 ＜ リフトオフ層ＬＦのエッチング速度　・・・（１）
　本開示は、上記の実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても、本開示の技術的範囲に含まれる。
　例えば、図７に示す半導体層形成工程で使用する半導体層は、ｐ型半導体層１３ｐであったが、これに限定されず、ｎ型半導体層１３ｎであっても構わない。また、結晶基板１１の導電型も特に限定されず、ｐ型であってもｎ型であっても構わない。
　以下、本開示を実施例により具体的に説明する。但し、本開示はこれらの実施例に限定されない。実施例及び比較例は、以下のようにして作製した（［表１］を参照）。
　［結晶基板］
　まず、結晶基板として、厚さが２００μｍの単結晶シリコン基板を採用した。単結晶シリコン基板の両主面に異方性エッチングを行った。これにより、結晶基板にピラミッド型のテクスチャ構造が形成された。
　テクスチャ構造を有する結晶シリコン基板は、テクスチャサイズによって３種類に分類した。すなわち、テクスチャの頂点数が７５，０００個／ｍｍ2 を標準とし、１２０，０００個／ｍｍ2 を小とした。さらに２５，０００個／ｍｍ2 を大とした。
　［真性半導体層］
　次に、結晶基板をＣＶＤ装置に導入し、導入した結晶基板の両主面に、シリコン製の真性半導体層（厚さ８ｎｍ）を形成した。成膜条件は、基板温度を１５０℃、圧力を１２０Ｐａ、ＳｉＨ4 ／Ｈ2 の流量比を３／１０、及びパワー密度を０．０１１Ｗ／ｃｍ2 とした。
　［ｐ型半導体層（第１導電型半導体層）］
　次に、両主面に真性半導体層を形成した結晶基板をＣＶＤ装置に導入し、結晶基板における裏側主面の真性半導体層の上に、ｐ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。
　成膜条件は、基板温度を１５０℃、圧力を６０Ｐａ、ＳｉＨ4 ／Ｂ2 Ｈ6 の流量比を１／３、及びパワー密度を０．０１Ｗ／ｃｍ2 とした。また、Ｂ2 Ｈ6 ガスの流量は、Ｂ2 Ｈ6 がＨ2 により５０００ｐｐｍまで希釈された希釈ガスの流量である。
　［リフトオフ層］
　さらに、ＣＶＤ装置を用いて、ｐ型水素化非晶質シリコン系薄膜の上に、主成分を酸化ケイ素（ＳｉＯx ）とする第１リフトオフ層と第２リフトオフ層とを順次形成した。
　第１リフトオフ層の成膜条件は、基板温度を１８０℃、圧力を５０Ｐａ、ＳｉＨ4 ／ＣＯ2 の流量比を１／５、及びパワー密度を０．０１Ｗ／ｃｍ2 とした。また、第２リフトオフ層の成膜条件は、ＳｉＨ4 ／ＣＯ2 の流量比を１／７、及びパワー密度を０．３Ｗ／ｃｍ2 とした点を除いて第１リフトオフ層と同様とした。両リフトオフ層ともに、所定の膜厚となるように成膜時間をそれぞれ調整した。
　［リフトオフ層及びｐ型半導体層のパターニング］
　次に、ｐ型半導体層が形成された結晶基板の両主面上に、感光性レジスト膜を成膜した。成膜した感光性レジスト膜を用いたフォトリソグラフィ法により、裏側主面の一部において、第２リフトオフ層、第１リフトオフ層、及びｐ型半導体層を除去し、ｐ型半導体層が除去された非形成領域を生じさせる一方、裏側主面の残部において、少なくともｐ型半導体層、第１リフトオフ層、及び第２リフトオフ層を残すパターニングを行った。
　このとき、複数の層が形成された結晶基板を、エッチング剤として濃度が１重量％のフッ化水素を含有する加水フッ硝酸に浸漬し、第１リフトオフ層及び第２リフトオフ層を除去した。その後、第１リフトオフ層及び第２リフトオフ層の除去により露出したｐ型半導体層と、その直下の真性半導体層とを除去した。すなわち、結晶基板の裏側主面における非形成領域を露出した。
　［ｎ型半導体層（第２導電型半導体層）］
　次に、ｐ型半導体層パターニング工程の後に、裏側主面の露出部分を濃度が２重量％のフッ化水素酸によって洗浄した結晶基板をＣＶＤ装置に導入し、裏側主面に真性半導体層（膜厚８ｎｍ）を１回目の真性半導体層と同様の成膜条件で形成した。続いて、形成した真性半導体層の上に、ｎ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。
　成膜条件は、基板温度が１５０℃、圧力が６０Ｐａ、ＳｉＨ4 ／ＰＨ3 の流量比が１／２、及びパワー密度が０．０１Ｗ／ｃｍ2 とした。また、ＰＨ3 ガスの流量は、ＰＨ3 がＨ2 により５０００ｐｐｍまで希釈された希釈ガスの流量である。
　［リフトオフ層及びｎ型半導体層の除去（リフトオフ）］
　次に、ｎ型半導体層が形成された結晶基板を、エッチング剤として濃度が３重量％のフッ化水素を含有するフッ化水素酸に浸漬した。これにより、リフトオフ層、そのリフトオフ層を覆うｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層がまとめて除去された。
　［電極層、反射防止層］
　次に、マグネトロンスパッタリング装置を用いて、透明電極層の基となる酸化物膜（膜厚１００ｎｍ）を、結晶基板の導電型半導体層の上に形成した。また、反射防止層として、結晶基板の受光面側に窒化シリコン層を形成した。透明導電性酸化物としては、酸化スズを濃度１０重量％で含有した酸化インジウム（ＩＴＯ）をターゲットとして使用した。スパッタリング装置のチャンバ内に、アルゴン（Ａｒ）と酸素（Ｏ2 ）との混合ガスを導入し、チャンバ内の圧力を０．６Ｐａに設定した。アルゴンと酸素との混合比率は、抵抗率が最も低くなる（いわゆるボトム）条件とした。また、直流電源を用いて、０．４Ｗ／ｃｍ2 の電力密度で成膜を行った。
　次に、フォトリソグラフィ法により、導電型半導体層（ｐ型半導体層及びｎ型半導体層）の上の透明導電性酸化物膜のみを残すようにエッチングして、透明電極層を形成した。このエッチングにより形成された透明電極層により、ｐ型半導体層上の透明導電性酸化物膜と、ｎ型半導体層上の透明導電性酸化物膜との間での導通が防止された。
　さらに、透明電極層の上に、銀ペースト（藤倉化成製：ドータイトＦＡ－３３３）を希釈せずにスクリーン印刷し、温度が１５０℃のオーブンで６０分間の加熱処理を行った。これにより、金属電極層が形成された。
　次に、バックコンタクト型の太陽電池に対する評価方法について説明する。評価結果は［表１］を参照のこと。
　［膜厚及びエッチング性の評価］
　リフトオフ層の膜厚及びエッチングの状態は、光学顕微鏡（ＢＸ５１：オリンパス光学工業社製）とＳＥＭ（フィールドエミッション型走査型電子顕微鏡Ｓ４８００：日立ハイテクノロジーズ社製）とを用いて評価した。
　リフトオフ性の評価として、エッチング溶液に１０分間浸漬し、リンス液でリンスを行った際のリフトオフ層の剥離の程度で評価した。具体的には、剥離の程度が、目視観察で５０％よりも小さい（多く残っている）場合には×、５０％以上８０％未満の剥離では△、８０％以上の剥離では○とした。
　［リフトオフ層の疎密評価］
　透過型電子顕微鏡（ＴＥＭ）を用いて、太陽電池の断面を観察した。断面ＴＥＭ像の空隙の有無から、第１リフトオフ層の断面構造が疎であるか否か、第２リフトオフ層の構造が密であるか否かを判定した。
　［変換効率の評価］
　ソーラシミュレータにより、ＡＭ（エアマス：air mass）１．５の基準太陽光を１００ｍＷ／ｃｍ2 の光量で照射して、太陽電池の変換効率（Ｅｆｆ（％））を測定した。実施例１の変換効率（太陽電池特性）を１．００とし、その相対値を［表１］に掲載した。
Figure JPOXMLDOC01-appb-T000001
　各実施例及び各比較例では、濃度が３重量％のフッ化水素酸に対する、第１リフトオフ層のエッチング速度は６．５ｎｍ／ｓであり、第２リフトオフ層のエッチング速度は０．３ｎｍ／ｓであった。これに対し、ｐ型半導体層のエッチング速度は０．１ｎｍ／ｓ以下であった。
　実施例１～３及び比較例１～３は、すべて、第１リフトオフ層の膜厚を１００ｎｍで且つ疎な構成とし、第２リフトオフ層の膜厚を２００ｎｍで密な構成とした。
　実施例１～３においては、テクスチャ構造ＴＸにおける谷部の形成方向が、結晶基板の主要な辺と平行（角度が０°）な結晶基板を用いた。
　比較例１～３においては、テクスチャ構造における谷部の形成方向が、結晶基板の主要な辺と４５°をなす結晶基板を用いた。
　実施例１及び比較例１は、テクスチャサイズをその頂点数が７５，０００個／ｍｍ2 の標準サイズとした。比較例２及び実施例３は、テクスチャサイズをその頂点数が１２０，０００個／ｍｍ2 の小サイズとした。比較例３及び実施例２は、テクスチャサイズをその頂点数が２５，０００個／ｍｍ2 の大サイズとした。
　実施例１では、テクスチャサイズを標準サイズとし、テクスチャの谷部が結晶基板の主要な辺と平行としていることにより、１０分間のエッチング溶液への浸漬で十分にリフトオフ工程が進んでおり、良好な太陽電池特性を確認することができた。
　比較例１、２及び実施例３では、テクスチャサイズが標準サイズよりも小さい場合に、リフトオフ性が標準サイズのテクスチャよりも良化の傾向を示すことを確認できた。一方、実施例３から分かるように、テクスチャサイズが小さくなることによって、太陽電池の光閉じ込め効果が小さくなっているために、実施例１と比べて太陽電池特性は劣る結果となった。
　比較例３及び実施例２から分かるように、テクスチャサイズを大きくすることにより、リフトオフ特性が悪くなる結果となった。
１０　　　太陽電池
１１　　　結晶基板（半導体基板）
１１ｍ　　山部
１１ｖ　　谷部
１２　　　真性半導体層
１３　　　導電型半導体層
１３ｐ　　ｐ型半導体層［第１導電型の第１半導体層／第２導電型の第２半導体層］
１３ｎ　　ｎ型半導体層［第２導電型の第２半導体層／第１導電型の第１半導体層］
１４　　　反射防止層
１５　　　電極層
１７　　　透明電極層
１８　　　金属電極層
ＬＦ　　　リフトオフ層
ＬＦ１　　第１リフトオフ層
ＬＦ２　　第２リフトオフ層 
 

Claims (7)

  1. 　外形がスクエア状又は該スクエアを角取りしたセミスクエア状である半導体基板を含む太陽電池の製造方法であって、
    　前記半導体基板における互いに対向する両主面の少なくとも一方の主面に、それぞれ凸状の複数の山部を配置することにより、前記半導体基板は、前記複数の山部と、前記複数の山部における隣り合う山部同士の間に形成される複数の谷部とにより構成される第１テクスチャ構造を有し、
    　前記複数の谷部は、第１方向に配向する複数の第１谷部と、第２方向に配向する複数の第２谷部とを含み、
    　前記第１方向と前記第２方向とは、前記半導体基板の外縁の主要な辺に沿っており、
    　前記第１テクスチャ構造を含む前記少なくとも一方の主面のうちの一主面の上に、第１導電型の第１半導体層を形成する工程と、
    　前記第１半導体層の上に、シリコン系薄膜材料を含むリフトオフ層を形成する工程と、
    　前記リフトオフ層及び前記第１半導体層をパターニングする工程と、
    　パターニングされた前記リフトオフ層及び前記第１半導体層を含む前記一主面の上に、第２導電型の第２半導体層を形成する工程と、
    　第１エッチング溶液を用いて、前記リフトオフ層を除去することにより、前記リフトオフ層を覆う部分の前記第２半導体層を除去する工程とを含み、
    　前記第１エッチング溶液に対する前記第１半導体層及び前記リフトオフ層のエッチング速度は、以下の関係式（１）：
    　第１半導体層のエッチング速度＜ リフトオフ層のエッチング速度・・・（１）
    を満たす太陽電池の製造方法。
  2. 　前記第１半導体層をパターニングする工程では、前記第１テクスチャ構造を有する前記一主面の一部が露出する請求項１に記載の太陽電池の製造方法。
  3. 　前記第１半導体層及び前記第２半導体層は、前記第１テクスチャ構造を反映した第２テクスチャ構造を有する請求項１又は２に記載の太陽電池の製造方法。
  4. 　前記第１半導体層を形成する工程は、前記第１半導体層を形成するよりも前に、前記半導体基板の前記一主面の上に第１真性半導体層を形成する工程を含み、
    　前記第１半導体層をパターニングする工程は、前記第１半導体層に続いて前記第１真性半導体層をパターニングする工程を含み、
    　前記第２半導体層を形成する工程は、前記第２半導体層を形成するよりも前に、パターニングされた前記リフトオフ層及び前記第１半導体層を含む前記一主面の上に第２真性半導体層を形成する工程を含み、
    　前記第２半導体層を除去する工程は、前記第２半導体層に続いて、前記リフトオフ層を覆う部分の前記第２真性半導体層を除去する工程を含む請求項１～３のいずれか１項に記載の太陽電池の製造方法。
  5. 　前記リフトオフ層は、前記半導体基板側から順次形成され、且つそれぞれ密度が異なるシリコン系薄膜材料を含む第１リフトオフ層と第２リフトオフ層とから構成され、
    　前記第１エッチング溶液に対する前記第１半導体層、前記第１リフトオフ層及び前記第２リフトオフ層のエッチング速度は、以下の関係式（１Ａ）：
    　第１半導体層のエッチング速度 ＜ 第２リフトオフ層のエッチング速度 ＜ 第１リフトオフ層のエッチング速度・・・（１Ａ）
    を満たす請求項１～４のいずれか１項に記載の太陽電池の製造方法。
  6. 　前記第１リフトオフ層及び前記第２リフトオフ層は、酸化ケイ素を主成分とし、且つそれぞれの密度が以下の関係式（２）：
    　第２リフトオフ層の密度 ＞ 第１リフトオフ層の密度・・・（２）
    を満たす請求項５に記載の太陽電池の製造方法。
  7. 　前記第１リフトオフ層は、前記第２リフトオフ層と比べて疎な構造である請求項５又は６に記載の太陽電池の製造方法。
     
PCT/JP2019/026990 2018-07-25 2019-07-08 太陽電池の製造方法 WO2020022044A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018139518 2018-07-25
JP2018-139518 2018-07-25

Publications (1)

Publication Number Publication Date
WO2020022044A1 true WO2020022044A1 (ja) 2020-01-30

Family

ID=69180733

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/026990 WO2020022044A1 (ja) 2018-07-25 2019-07-08 太陽電池の製造方法

Country Status (1)

Country Link
WO (1) WO2020022044A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001352083A (ja) * 2000-06-06 2001-12-21 Sharp Corp 太陽電池セル及びその製造方法
JP2005353998A (ja) * 2004-06-14 2005-12-22 Sharp Corp 太陽電池の製造方法および太陽電池
JP2010532817A (ja) * 2007-04-03 2010-10-14 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 局所皮膜の堆積方法
WO2015058105A1 (en) * 2013-10-18 2015-04-23 Stc.Unm Methods to introduce sub-micrometer, symmetry-breaking surface corrugation to silicon substrates to increase light trapping
WO2015060432A1 (ja) * 2013-10-25 2015-04-30 シャープ株式会社 光電変換装置
WO2016129481A1 (ja) * 2015-02-09 2016-08-18 シャープ株式会社 光電変換素子
WO2017217219A1 (ja) * 2016-06-15 2017-12-21 株式会社カネカ 太陽電池及びその製造方法、並びに太陽電池モジュール

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001352083A (ja) * 2000-06-06 2001-12-21 Sharp Corp 太陽電池セル及びその製造方法
JP2005353998A (ja) * 2004-06-14 2005-12-22 Sharp Corp 太陽電池の製造方法および太陽電池
JP2010532817A (ja) * 2007-04-03 2010-10-14 コミッサリア ア レネルジー アトミーク エ オ ゼネルジ ザルタナテイヴ 局所皮膜の堆積方法
WO2015058105A1 (en) * 2013-10-18 2015-04-23 Stc.Unm Methods to introduce sub-micrometer, symmetry-breaking surface corrugation to silicon substrates to increase light trapping
WO2015060432A1 (ja) * 2013-10-25 2015-04-30 シャープ株式会社 光電変換装置
WO2016129481A1 (ja) * 2015-02-09 2016-08-18 シャープ株式会社 光電変換素子
WO2017217219A1 (ja) * 2016-06-15 2017-12-21 株式会社カネカ 太陽電池及びその製造方法、並びに太陽電池モジュール

Similar Documents

Publication Publication Date Title
JP5174635B2 (ja) 太陽電池素子
JP7361023B2 (ja) 太陽電池の製造方法及びそれに用いるホルダ
US20120273036A1 (en) Photoelectric conversion device and manufacturing method thereof
JP2010147324A (ja) 太陽電池素子および太陽電池素子の製造方法
US9761749B2 (en) Photoelectric conversion device
JP7228561B2 (ja) 太陽電池の製造方法
JP2015146335A (ja) 光起電力素子およびその製造方法
TWI761662B (zh) 太陽能電池之製造方法
TWI783063B (zh) 太陽電池之製造方法
JP7281444B2 (ja) 太陽電池の製造方法
JP6502147B2 (ja) 太陽電池の製造方法および太陽電池モジュールの製造方法
CN110476256B (zh) 太阳能电池、太阳能电池模块和太阳能电池的制造方法
JP2013115057A (ja) 結晶シリコン太陽電池の製造方法
JP7237920B2 (ja) 太陽電池の製造方法
JP7183245B2 (ja) 太陽電池の製造方法
WO2020022044A1 (ja) 太陽電池の製造方法
JP7361045B2 (ja) 太陽電池の製造方法
JP7353865B2 (ja) 太陽電池の製造方法
JP2020096126A (ja) 裏面電極型太陽電池の製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19840799

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19840799

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP