WO2016129481A1 - 光電変換素子 - Google Patents

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WO2016129481A1
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semiconductor layer
amorphous semiconductor
type amorphous
photoelectric conversion
film
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敏彦 酒井
神川　剛
真臣 原田
督章 國吉
柳民 鄒
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シャープ株式会社
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    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • This invention relates to a photoelectric conversion element.
  • a shadow mask such as a metal mask is used to form a back surface of the crystalline silicon substrate.
  • a semiconductor layer to be formed later must be formed at an appropriate position according to the position of the semiconductor layer to be formed first.
  • an n-type semiconductor layer and a p-type semiconductor layer are formed at appropriate positions. In some cases, the n-type semiconductor layer and the p-type semiconductor layer overlap with each other, resulting in a decrease in photoelectric conversion efficiency.
  • An object of the present invention is to provide a photoelectric conversion element capable of reducing a decrease in photoelectric conversion efficiency caused by overlapping an n-type semiconductor layer and a p-type semiconductor layer, and a solar cell module and a photovoltaic power generation system including the photoelectric conversion element.
  • a photoelectric conversion element is formed on a semiconductor substrate, a first amorphous semiconductor layer having a first conductivity type, formed on one surface of the semiconductor substrate, and on one surface of the semiconductor substrate. And a second amorphous semiconductor layer formed adjacent to the first amorphous semiconductor layer in the in-plane direction of the semiconductor substrate and having a second conductivity type opposite to the first conductivity type; A texture structure formed on at least a part of one surface of the semiconductor substrate, and an amorphous material of at least one of the first amorphous semiconductor layer and the second amorphous semiconductor layer on the texture structure A light scattering layer including a semiconductor layer.
  • the present invention it is possible to reduce the decrease in photoelectric conversion efficiency due to the overlap of the n-type semiconductor layer and the p-type semiconductor layer.
  • FIG. 1A is a schematic view of the photoelectric conversion element according to Embodiment 1 as viewed from above.
  • FIG. 1B is a cross-sectional view of the photoelectric conversion element shown in FIG. 1A taken along line AA.
  • FIG. 2 is a diagram showing a texture structure in which a plurality of pyramidal irregularities having various sizes and shapes are formed.
  • FIG. 3 is an enlarged view of the electrode and the protective film shown in FIG.
  • FIG. 4 is a cross-sectional view showing a detailed structure of the n-type amorphous semiconductor layer shown in FIG.
  • FIG. 5 is a cross-sectional view showing another detailed structure of the n-type amorphous semiconductor layer shown in FIG. FIG.
  • FIG. 6 is a first process diagram showing a method of manufacturing the photoelectric conversion element shown in FIG.
  • FIG. 7 is a second process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 1.
  • FIG. 8 is a third process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 1.
  • FIG. 9 is a fourth process diagram illustrating the method for manufacturing the photoelectric conversion element illustrated in FIG. 1.
  • FIG. 10 is a fifth process diagram illustrating the method for manufacturing the photoelectric conversion element illustrated in FIG. 1.
  • FIG. 11A is a schematic view of the shadow mask used when forming the n-type amorphous semiconductor layer in the first embodiment as viewed from above.
  • FIG. 11A is a schematic view of the shadow mask used when forming the n-type amorphous semiconductor layer in the first embodiment as viewed from above.
  • FIG. 11A is a schematic view of the shadow mask used when forming the n-type amorphous semiconductor layer in the first embodiment as viewed from above.
  • FIG. 11B is a schematic view of the shadow mask used when forming the p-type amorphous semiconductor layer in Embodiment 1 as viewed from above.
  • FIG. 11C is a schematic diagram for explaining alignment of the shadow mask shown in FIG. 11B.
  • FIGS. 12A to 12D are views showing comparative examples of optical microscope images of alignment marks when alignment marks are formed on semiconductor substrates having different back surface states.
  • FIG. 13A is a plan view seen from the back side of the photoelectric conversion element shown in FIG. 1.
  • FIG. 13B is a plan view of the wiring sheet.
  • FIG. 14A is a schematic view of the photoelectric conversion element according to Embodiment 2 as viewed from above.
  • FIG. 14B is a process diagram illustrating a method for manufacturing the photoelectric conversion element illustrated in FIG. 14A.
  • FIG. 14C is a schematic view of another example semiconductor substrate according to Embodiment 2 as viewed from above.
  • FIG. 15A is a schematic view of a shadow mask used when forming an n-type amorphous semiconductor layer in Embodiment 3 as viewed from above.
  • FIG. 15B is a schematic view of the shadow mask used when forming the p-type amorphous semiconductor layer in the third embodiment as viewed from above.
  • FIG. 16 is a schematic view of the semiconductor substrate according to the third embodiment as viewed from above.
  • FIG. 17 is a cross-sectional view illustrating a configuration of a photoelectric conversion element according to Embodiment 4.
  • FIG. 18 is a process diagram showing a method of manufacturing the photoelectric conversion element shown in FIG. FIG.
  • FIG. 19 is a process diagram showing a method of manufacturing the photoelectric conversion element shown in FIG.
  • FIG. 20 is a process diagram showing a method for manufacturing the photoelectric conversion element shown in FIG. 17.
  • FIG. 21 is a process diagram showing a method of manufacturing the photoelectric conversion element shown in FIG.
  • FIG. 22 is a schematic diagram illustrating a configuration of a photoelectric conversion module including the photoelectric conversion element according to the fifth embodiment.
  • FIG. 23 is a schematic diagram illustrating a configuration of a photovoltaic power generation system including the photoelectric conversion element according to the sixth embodiment.
  • 24 is a schematic diagram showing the configuration of the photoelectric conversion module array shown in FIG.
  • FIG. 25 is a schematic diagram illustrating a configuration of another photovoltaic power generation system including the photoelectric conversion element according to the sixth embodiment.
  • FIG. 26 is a schematic diagram illustrating a configuration of a photovoltaic power generation system including the photoelectric conversion element according to the seventh embodiment.
  • FIG. 27 is a schematic diagram illustrating a configuration of another photovoltaic power generation system including the photoelectric conversion element according to the seventh embodiment.
  • a photoelectric conversion element includes a semiconductor substrate, a first amorphous semiconductor layer having a first conductivity type formed on one surface of the semiconductor substrate, and one of the semiconductor substrates.
  • a second amorphous layer formed on the surface and adjacent to the first amorphous semiconductor layer in an in-plane direction of the semiconductor substrate and having a second conductivity type opposite to the first conductivity type
  • a semiconductor layer a texture structure formed on at least a part of one surface of the semiconductor substrate; and at least one of the first amorphous semiconductor layer and the second amorphous semiconductor layer on the texture structure.
  • a texture structure is formed on at least a part of one surface of the semiconductor substrate, and at least one of the first amorphous semiconductor layer and the second amorphous semiconductor layer is formed on the texture structure.
  • a light scattering layer including an amorphous semiconductor layer is included. Since the reflectance of the light scattering layer becomes substantially uniform due to the texture structure in the light scattering layer, the position of the light scattering layer can be easily specified. Therefore, the position of at least one of the first amorphous semiconductor layer and the second amorphous semiconductor layer in the light scattering layer can be specified, and the first amorphous semiconductor layer and the second amorphous semiconductor layer are The first amorphous semiconductor layer and the second amorphous semiconductor layer can be formed so as not to overlap.
  • the light scattering layer includes a region where the first amorphous semiconductor layer and the second amorphous semiconductor layer are formed on one surface of the semiconductor substrate. It is good also as being an alignment part formed in a different region and used for adjusting the position when forming one of the first amorphous semiconductor layer and the second amorphous semiconductor layer.
  • the alignment unit is formed in a region different from a region where the first amorphous semiconductor layer and the second amorphous semiconductor layer are formed, and the first amorphous semiconductor layer and the second amorphous semiconductor layer are formed. It is used to adjust the position when forming one of the amorphous semiconductor layers. Therefore, compared with the case where the alignment part is formed in the region where the first amorphous semiconductor layer and the second amorphous semiconductor layer are formed, the position of the alignment part can be easily specified, The first amorphous semiconductor layer and the second amorphous semiconductor layer can be formed at more appropriate positions so as not to overlap with the second amorphous semiconductor layer.
  • the alignment unit may include identification information for identifying the photoelectric conversion element in the second configuration.
  • the photoelectric conversion element can be identified by the identification information of the alignment unit.
  • the light scattering layer is formed in a region where at least one of the first amorphous semiconductor layer and the second amorphous semiconductor layer is formed. It may be an alignment part for use in adjusting the position when forming one of the amorphous semiconductor layer and the second amorphous semiconductor layer.
  • the first portion on one surface of the semiconductor substrate is formed.
  • a region where the first amorphous semiconductor layer and the second amorphous semiconductor layer are formed can be enlarged.
  • the light scattering layer is formed in a region where at least one of the first amorphous semiconductor layer and the second amorphous semiconductor layer is formed. It may be an inspection part for use in inspection of the position where the amorphous semiconductor layer and the second amorphous semiconductor layer are formed.
  • the fifth configuration it is easy to specify the position where at least one of the first amorphous semiconductor layer and the second amorphous semiconductor layer is formed by the texture structure in the inspection unit. It can be inspected whether the semiconductor layer and the second amorphous semiconductor layer are formed at appropriate positions.
  • the light scattering layer further includes an intrinsic amorphous semiconductor layer between the one semiconductor layer and one surface of the semiconductor substrate. It may be included.
  • the thickness of the light scattering layer is thicker than the region where the amorphous semiconductor layer is not formed.
  • the contrast of the light scattering layer is increased.
  • an average diameter of circumscribed circles of the convex portions of the texture structure is less than 15 ⁇ m. Also good.
  • the position of the alignment unit can be easily specified.
  • the amorphous semiconductor layer may contain a microcrystalline phase.
  • the microcrystalline phase includes crystals having an average particle size of 1 to 50 nm.
  • FIG. 1A is a schematic view of the photoelectric conversion element according to Embodiment 1 as viewed from above.
  • 1B is a cross-sectional view illustrating a configuration of the photoelectric conversion element 10 obtained by cutting the photoelectric conversion element 10 illustrated in FIG. 1A along the line AA.
  • n-type amorphous semiconductor layers 4 and p-type amorphous semiconductor layers 5 are alternately arranged in the in-plane direction of one surface of semiconductor substrate 1.
  • An alignment mark 4M is formed on one surface of the semiconductor substrate 1 in a region different from the region where the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed.
  • a specific configuration of the photoelectric conversion element 10 will be described.
  • the photoelectric conversion element 10 includes a semiconductor substrate 1, an antireflection film 2, a passivation film 3, an n-type amorphous semiconductor layer 4, and a p-type amorphous semiconductor layer 5. Electrodes 6 and 7, a protective film 8, and an alignment mark 4M.
  • Sunlight is incident from the surface of the semiconductor substrate 1 on which the antireflection film 2 is formed.
  • the surface on which the antireflection film 2 is formed is referred to as a “light-receiving surface”
  • the surface on which the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed is referred to as a “back surface”.
  • the semiconductor substrate 1 is made of, for example, an n-type single crystal silicon substrate.
  • the semiconductor substrate 1 has a thickness of 100 to 150 ⁇ m, for example.
  • the semiconductor substrate 1 has texture structures formed on both sides of the substrate as shown in FIG.
  • the size of the texture in this embodiment is less than 15 ⁇ m. Details of the texture size will be described later.
  • the antireflection film 2 is disposed in contact with the light receiving surface of the semiconductor substrate 1.
  • the passivation film 3 is disposed in contact with the back surface of the semiconductor substrate 1.
  • the n-type amorphous semiconductor layer 4 is disposed in contact with the passivation film 3.
  • the p-type amorphous semiconductor layer 5 is in contact with the passivation film 3 and is disposed adjacent to the n-type amorphous semiconductor layer 4 in the in-plane direction of the semiconductor substrate 1. More specifically, the p-type amorphous semiconductor layer 5 is arranged at a desired distance from the n-type amorphous semiconductor layer 4 in the in-plane direction of the semiconductor substrate 1.
  • n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are alternately arranged in the in-plane direction of the semiconductor substrate 1.
  • alignment mark 4M is not shown in FIG. 1B, alignment mark 4M includes the same semiconductor layer as n-type amorphous semiconductor layer 4, and is the same as p-type amorphous semiconductor layer 5 above alignment mark 4M. A semiconductor layer is deposited. Although a specific method for manufacturing the photoelectric conversion element 10 will be described later, in this embodiment, after the n-type amorphous semiconductor layer 4 is formed, the p-type amorphous semiconductor layer 5 is formed. The alignment mark 4M is used for adjusting the position of a shadow mask used when the p-type amorphous semiconductor layer 5 is formed.
  • the alignment mark 4M is an example of a light scattering layer.
  • the light scattering layer includes a texture structure formed on at least a part of the back surface of the semiconductor substrate 1 and the same amorphous semiconductor layer as at least one of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5.
  • the alignment mark 4M functions as an alignment unit used for adjusting the position of the shadow mask when the p-type amorphous semiconductor layer 5 is formed.
  • the electrode 6 is disposed on the n-type amorphous semiconductor layer 4 in contact with the n-type amorphous semiconductor layer 4.
  • the electrode 7 is disposed on the p-type amorphous semiconductor layer 5 in contact with the p-type amorphous semiconductor layer 5.
  • the protective film 8 is disposed in contact with the passivation film 3, the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrodes 6 and 7. More specifically, the protective film 8 includes the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrode between the adjacent n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5. 6 and 7 and a portion of the passivation film 3 disposed between the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5. .
  • the protective film 8 has an opening 8A on the electrodes 6 and 7, and is formed in a region of 5 ⁇ m or more from the ends of the electrodes 6 and 7 toward the inside of the electrodes 6 and 7.
  • the antireflection film 2 is made of, for example, a silicon nitride film and has a film thickness of, for example, 60 nm.
  • An intrinsic amorphous semiconductor layer or an n-type or p-type conductive amorphous semiconductor layer may be inserted between the antireflection layer 2 and the light receiving surface. In this case, it is preferable because the passivation property of the light receiving surface can be improved.
  • the passivation film 3 is made of, for example, amorphous silicon, amorphous silicon oxide, amorphous silicon nitride, amorphous silicon oxynitride, or polycrystalline silicon.
  • the passivation film 3 may be made of a thermal oxide film of silicon or formed by a vapor deposition method such as a plasma CVD (Chemical Vapor Deposition) method. It may be made of a silicon oxide.
  • the passivation film 3 has a thickness of 1 to 20 nm, for example, and preferably has a thickness of 3 to 8 nm.
  • the passivation film 3 has a film thickness that allows carriers (electrons and holes) to tunnel.
  • the passivation film 3 is made of a silicon thermal oxide film, and the thickness of the passivation film 3 is set to 2 nm.
  • the n-type amorphous semiconductor layer 4 is an amorphous semiconductor layer having n-type conductivity and containing hydrogen.
  • the n-type amorphous semiconductor layer 4 includes, for example, n-type amorphous silicon, n-type amorphous silicon germanium, n-type amorphous germanium, n-type amorphous silicon carbide, and n-type amorphous silicon nitride. N-type amorphous silicon oxide, n-type amorphous silicon oxynitride, n-type amorphous silicon carbon oxide, and the like.
  • the n-type amorphous semiconductor layer 4 includes, for example, phosphorus (P) as an n-type dopant.
  • the n-type amorphous semiconductor layer 4 has a thickness of 5 to 50 nm, for example.
  • the p-type amorphous semiconductor layer 5 is an amorphous semiconductor layer having p-type conductivity and containing hydrogen.
  • the p-type amorphous semiconductor layer 5 includes, for example, p-type amorphous silicon, p-type amorphous silicon germanium, p-type amorphous germanium, p-type amorphous silicon carbide, and p-type amorphous silicon nitride. , P-type amorphous silicon oxide, p-type amorphous silicon oxynitride, p-type amorphous silicon carbon oxide, and the like.
  • the p-type amorphous semiconductor layer 5 includes, for example, boron (B) as a p-type dopant.
  • the p-type amorphous semiconductor layer 5 has a thickness of 5 to 50 nm, for example.
  • the texture size means a size in a state in which the main surface of the semiconductor substrate 1 is viewed in plan, that is, in a state in which the main surface of the semiconductor substrate 1 is viewed from vertically above.
  • the texture there is a pyramidal (quadrangular pyramid or quadrangular frustum-shaped) uneven structure obtained by performing anisotropic etching on an n-type single crystal silicon substrate having a (100) principal surface. is there.
  • the actual texture has a plurality of pyramidal irregularities of various sizes and shapes. This unevenness includes overlapping and deformed ones.
  • the average value of the diameter of the circumscribed circle of the convex portion of the texture is defined as the size of the texture.
  • the size of the texture was obtained by the following method.
  • a region having a size of 100 ⁇ m ⁇ 100 ⁇ m is extracted from the main surface of the semiconductor substrate 1, and the oblique line length r is long among the oblique line lengths (the oblique line length in plan view) r of the side surface of the pyramidal unevenness included in the extracted region. Twenty (r1, r2,..., R20) are detected in order from the one. Then, the size of the texture structure is set to twice the average value rave of the detected 20 oblique line lengths r (r1, r2,..., R20).
  • the diameter R of the circumscribed circle of the pyramid-shaped convex portion is 20 in order from the longest ( R1, R2,..., R20) are detected and equal to the average length of the diameters R of the 20 circumscribed circles detected.
  • the texture size may be defined based on the length of one side of the bottom surface of the pyramidal irregularities, or the texture size may be defined based on the height of the pyramid irregularities.
  • the shape of the pyramidal irregularities is a quadrangular pyramid having a square bottom surface
  • the angle ⁇ formed between the bottom surface and the oblique side of the side surface is the texture inclination angle
  • FIG. 3 is an enlarged view of the electrodes 6 and 7 and the protective film 8 shown in FIG. 3A is an enlarged view of a portion where the electrode 6 is formed
  • FIG. 3B is an enlarged view of a portion where the electrode 7 is formed.
  • the back surface of the semiconductor substrate 1 is flat, and the n-type amorphous semiconductor layer 4 and the flat passivation film 3 are formed on the flat passivation film 3.
  • the structure in which the p-type amorphous semiconductor layer 5 is formed is illustrated.
  • the passivation film 3 is formed on the back surface of the textured semiconductor substrate 1, and the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed on the passivation film 3 having an uneven shape. Is formed.
  • the electrode 6 is composed of conductive layers 6a and 6b.
  • Conductive layer 6 a is disposed in contact with n-type amorphous semiconductor layer 4.
  • the conductive layer 6b is disposed in contact with the conductive layer 6a.
  • the conductive layers 6a and 6b are in-plane with the n-type amorphous semiconductor layer 4.
  • the n-type amorphous semiconductor layer 4 is formed in a range of H + L / 2 on both sides from the center.
  • the width L is, for example, 20 ⁇ m or more, and preferably 100 ⁇ m or more.
  • the distance H is, for example, 5 ⁇ m or more in consideration of the adhesion between the electrodes 6 and 7 and the protective film 8.
  • the electrode 7 includes conductive layers 7a and 7b.
  • Conductive layer 7 a is disposed in contact with p-type amorphous semiconductor layer 5.
  • the conductive layer 7b is disposed in contact with the conductive layer 7a.
  • the conductive layers 7 a and 7 b are formed in a range of H + L / 2 on both sides from the center of the p-type amorphous semiconductor layer 5 in the in-plane direction of the p-type amorphous semiconductor layer 5.
  • each of the electrodes 6 and 7 has a length of 2H + L in the in-plane direction of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5.
  • the protective film 8 has a two-layer structure of, for example, protective layers 8a and 8b.
  • the protective layer 8 a is disposed in contact with the passivation film 3, the n-type amorphous semiconductor layer 4 and the electrode 6.
  • the protective layer 8b is disposed in contact with the protective layer 8a.
  • the protective film 8 is formed on the p-type amorphous semiconductor layer 5
  • the protective layer 8 a is disposed in contact with the passivation film 3, the p-type amorphous semiconductor layer 5 and the electrode 7.
  • the protective layer 8b is disposed in contact with the protective layer 8a.
  • a region outside the n-type amorphous semiconductor layer 4 from the end of the electrode 6 is referred to as a gap region G 1
  • the p-type amorphous semiconductor layer 5 A region outside the end of the electrode 7 in the in-plane direction of the p-type amorphous semiconductor layer 5 is referred to as a gap region G2.
  • the gap region G1 exists on both sides of the n-type amorphous semiconductor layer 4 in the in-plane direction of the n-type amorphous semiconductor layer 4.
  • a gap region G ⁇ b> 2 exists on both sides of the p-type amorphous semiconductor layer 5 in the in-plane direction of the p-type amorphous semiconductor layer 5.
  • the gap region G is a region where the passivation film 3, the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are exposed, and has a width of 20 ⁇ m to 500 ⁇ m, for example.
  • the reflectivity of the electrodes 6 and 7 is 90% or more.
  • Light on a long wavelength region of about 800 to 1200 nm reaches the back surface of the semiconductor substrate 1.
  • the light incident from the light receiving surface of the semiconductor substrate 1 enters the regions n and p where the electrodes 6 and 7 are provided, the light is reflected by the electrodes 6 and 7 and returns to the semiconductor substrate 1 to be absorbed by the semiconductor substrate 1 Is done.
  • the gap region G where the electrodes 6 and 7 are not provided see FIG. 1
  • the width of the gap region G increases, light that is not reflected by the electrodes 6 and 7 increases, which is not preferable. For this reason, the width of the gap region G is preferably 500 ⁇ m or less, and more preferably 300 ⁇ m or less.
  • Each of the conductive layers 6a and 7a is made of a transparent conductive film.
  • the transparent conductive film is made of, for example, ITO (Indium Tin Oxide), ZnO and IWO (Indium Tungsten Oxide).
  • Each of the conductive layers 6b and 7b is made of metal.
  • the metal include silver (Ag), nickel (Ni), aluminum (Al), copper (Cu), tin (Sn), platinum (Pt), gold (Au), chromium (Cr), tungsten (W), It consists of a laminated film of two or more layers of any of cobalt (Co) and titanium (Ti), or alloys thereof, or these metals.
  • the conductive layers 6a and 7a it is preferable to use transparent conductive films having good adhesion to the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, respectively.
  • the conductive layers 6b and 7b conductive films It is preferable to use a metal having a high rate.
  • the film thickness of each of the conductive layers 6a and 7a is, for example, 3 to 100 nm.
  • the film thickness of each of the conductive layers 6b and 7b is preferably 50 nm or more. In Embodiment 1, for example, the film thickness is 0.8 ⁇ m.
  • the electrode 6 may be composed only of the conductive layer 6b, and the electrode 7 may be composed only of the conductive layer 7b.
  • the electrode 6a and 7a there are no conductive layers 6a and 7a, and the conductive layers 6b and 7b are in contact with the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, respectively.
  • the conductive layers 6b and 7b are formed of metal films and have adhesiveness with the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 which are the base layers, respectively.
  • a high metal is preferred.
  • the conductive layers 6b and 7b are a laminate of an adhesion layer made of Ti, Ni, Al, Cr or the like and having a film thickness of about 1 to 10 nm and a light reflecting metal mainly composed of Al, Ag, or the like. Consists of structure.
  • the conductive layers 6b and 7b are in contact with the protective film 8, it is necessary to consider the adhesion with the protective film 8.
  • an oxide film such as silicon, aluminum, titanium and zirconia, a nitride film of silicon and aluminum, an oxynitride film of silicon and aluminum, or the like is used as the protective film 8
  • the surface of the conductive layers 6b and 7b on the protective film 8 side is , Al, indium (In), Ti, Ni, Cu, Cr, W, Co, palladium (Pd), and Sn are preferable.
  • each of the electrodes 6 and 7 may consist of a single film of a transparent conductive film.
  • the transparent conductive film is made of the above-described ITO or the like.
  • Each of the protective layers 8a and 8b is made of an inorganic insulating film.
  • the inorganic insulating film is made of an oxide film, a nitride film, an oxynitride film, or the like.
  • the oxide film is made of an oxide film such as silicon, aluminum, titanium, zirconia, hafnium, zinc, tantalum and yttrium.
  • the nitride film is made of a nitride film such as silicon and aluminum.
  • the oxynitride film is made of an oxynitride film such as silicon and aluminum.
  • the protective layer 8b is made of an inorganic insulating film different from the protective layer 8a. That is, two types of films are selected from the above-described inorganic insulating films to form the protective layers 8a and 8b.
  • the protective layer 8a may be made of a semiconductor layer, and the protective layer 8b may be made of the above-described inorganic insulating film.
  • the semiconductor layer is an amorphous semiconductor layer.
  • the amorphous semiconductor layer is made of amorphous silicon, amorphous silicon germanium, amorphous germanium, amorphous silicon carbide, amorphous silicon nitride, amorphous silicon oxide, amorphous silicon oxynite. It consists of a ride and amorphous silicon carbon oxide. Since the higher insulation can suppress the leakage between the electrodes 6 and 7, the protective layer 8a is preferably made of an intrinsic amorphous semiconductor layer.
  • the protective layer 8a is made of intrinsic amorphous silicon
  • the protective layer 8b is made of a silicon nitride film.
  • the protective layer 8a when the protective layer 8b is made of an insulating film, the protective layer 8a may be made of an n-type amorphous semiconductor layer or a p-type amorphous semiconductor layer.
  • the protective layer 8b is preferably made of a dielectric film having a positive fixed charge.
  • the dielectric film having a positive fixed charge is, for example, a silicon nitride film and a silicon oxynitride film.
  • the semiconductor substrate 1 is made of n-type single crystal silicon
  • the protective layer 8b is made of a dielectric film having a positive fixed charge
  • the protective layer 8b applies an electric field to holes that are minority carriers, and the gap
  • the lifetime of minority carriers (holes) in the region G can be maintained long.
  • the protective film 8 is not limited to a two-layer structure, and may be a single layer or a multilayer structure of two or more layers.
  • the protective film 8 is composed of a single layer
  • the protective film 8 is composed of one kind of film selected from the inorganic insulating films described above.
  • the protective film 8 When the protective film 8 has a multilayer structure, the protective film 8 includes the protective layers 8a and 8b described above in the multilayer structure.
  • the protective layer 8a is formed of an amorphous semiconductor layer
  • the protective layer 8b is formed of an insulating film, whereby the n-type amorphous semiconductor layer 4 and This is preferable because the passivation property for the p-type amorphous semiconductor layer 5 and the insulation between the electrodes 6 and 7 can be compatible.
  • the protective layer 8b is formed of a dielectric film having a positive fixed charge, so that an electric field is applied to the gap region, and minority carriers (holes) in the gap region are formed. Since lifetime can be lengthened, it is further preferable.
  • the above-described inorganic insulating film when included in the multilayer structure of the protective film 8, it diffuses into the amorphous semiconductor layers (n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5). Since the moisture-proof effect which prevents a water
  • a silicon nitride film and a silicon oxynitride film are particularly preferable because they have a particularly high moisture resistance as compared with other inorganic insulating films.
  • moisture resistance and the electric field effect due to positive fixed charges can be obtained together, so that both long-term reliability and high efficiency of the photoelectric conversion element 10 are achieved. can do.
  • the protective film 8 is a multilayer film having a two-layer structure or more, for example, a three-layer structure
  • one protective layer a protective layer in contact with the n-type amorphous semiconductor layer 4 or the p-type amorphous semiconductor layer 5.
  • Is made of an amorphous semiconductor layer, and the remaining two protective layers are made of two types of films selected from inorganic insulating films.
  • the protective film 8 when the protective film 8 is composed of a single layer or multiple layers, the protective film 8 may have a structure in which an organic insulating film or the like is formed on the above-described inorganic insulating film.
  • the organic substance is composed of, for example, an imide resin, an epoxy resin, a fluororesin, a polycarbonate, and a liquid crystal polymer.
  • the imide resin is, for example, polyimide.
  • the fluororesin is, for example, polytetrafluoroethylene (PTFE).
  • the organic substance may be a resist formed by screen printing.
  • FIG. 4 is a sectional view showing a detailed structure of the n-type amorphous semiconductor layer 4 shown in FIG. This figure shows a structure in which the back surface of the semiconductor substrate 1 is flat and an n-type amorphous semiconductor layer 4 is formed on the flat passivation film 3. A texture structure is formed on the back surface of the substrate 1.
  • n-type amorphous semiconductor layer 4 has a flat region FT and a thickness reduction region TD in the in-plane direction of n-type amorphous semiconductor layer 4.
  • the flat region FT is a portion of the n-type amorphous semiconductor layer 4 that has the thickest film thickness and is substantially constant.
  • the film thickness The decrease region TD is a region from point A to point B in the in-plane direction of the n-type amorphous semiconductor layer 4.
  • the film thickness reduction regions TD are arranged on both sides of the flat region FT in the in-plane direction of the n-type amorphous semiconductor layer 4.
  • the n-type amorphous semiconductor layer 4 has the film thickness reduction region TD is that, as will be described later, the n-type amorphous semiconductor layer 4 is formed by plasma CVD using a shadow mask. Since the film thickness reduction region TD has a thinner film thickness than the flat region FT, the dopant concentration of the film thickness reduction region TD is higher than the dopant concentration of the flat region FT.
  • the electrode 6 is disposed in contact with the entire flat region FT of the n-type amorphous semiconductor layer 4 and a part of the film thickness reduction region TD.
  • the p-type amorphous semiconductor layer 5 also has the same structure as the n-type amorphous semiconductor layer 4 shown in FIG.
  • the electrode 7 is disposed in contact with the entire flat region FT of the p-type amorphous semiconductor layer 5 and a part of the film thickness reduction region TD.
  • the resistance when carriers (electrons) reach the electrode 6 through the n-type amorphous semiconductor layer 4 is n-type amorphous semiconductor layer having a constant film thickness in the in-plane direction of the passivation film 3.
  • the resistance when carriers (holes) reach the electrode 7 through the p-type amorphous semiconductor layer 5 is a p-type amorphous semiconductor layer having a constant film thickness in the in-plane direction of the passivation film 3.
  • the resistance becomes low. Therefore, the conversion efficiency of the photoelectric conversion element 10 can be improved.
  • the electrode 6 may be in contact with the entire thickness reducing region TD of the n-type amorphous semiconductor layer 4, and the electrode 7 may be in contact with the entire thickness reducing region TD of the p-type amorphous semiconductor layer 5. You may touch.
  • FIG. 5 is a cross-sectional view showing another detailed structure of the n-type amorphous semiconductor layer 4 shown in FIG.
  • the photoelectric conversion element 10 includes an n-type amorphous semiconductor layer 41 instead of the n-type amorphous semiconductor layer 4 and an electrode 61 instead of the electrode 6. Also good.
  • the point at which the film thickness is maximum is C point, and the film thickness decrease rate changes from the first decrease rate to the second decrease rate larger than the first decrease rate.
  • the point be point D.
  • the film thickness reduction region TD is a region from the point C to the point D in the in-plane direction of the n-type amorphous semiconductor layer 41.
  • the n-type amorphous semiconductor layer 41 has two thickness reduction regions TD in the in-plane direction of the n-type amorphous semiconductor layer 41.
  • the two film thickness reduction regions TD are arranged in contact with each other in the in-plane direction of the n-type amorphous semiconductor layer 41.
  • the electrode 61 is disposed in contact with a part of one film thickness reduction area TD and a part of the other film thickness reduction area TD among the two film thickness reduction areas TD.
  • the photoelectric conversion element 10 includes a p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 41 shown in FIG. 5A instead of the p-type amorphous semiconductor layer 5. Also good.
  • the resistance when carriers (electrons) reach the electrode 61 via the n-type amorphous semiconductor layer 41 is an n-type amorphous semiconductor layer having a constant film thickness in the in-plane direction of the passivation film 3.
  • the resistance becomes low.
  • the resistance when carriers (holes) reach the electrode through the p-type amorphous semiconductor layer having the same structure as that of the n-type amorphous semiconductor layer 41 is constant in the in-plane direction of the passivation film 3.
  • the resistance is lower than when a p-type amorphous semiconductor layer having a film thickness is formed. Therefore, the conversion efficiency of the photoelectric conversion element 10 can be improved.
  • the electrode 61 is in contact with the entire two thickness reduction regions TD in the n-type amorphous semiconductor layer 41 and the p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 41. May be arranged.
  • the photoelectric conversion element 10 includes an n-type amorphous semiconductor layer 42 instead of the n-type amorphous semiconductor layer 4, and includes an electrode 62 instead of the electrode 6. Also good.
  • the point at which the film thickness is maximum is taken as point E, and the film thickness decrease rate changes from the first rate of decrease to a second rate of decrease that is greater than the first rate of decrease. Let the point be the F point, and let the point where the sign of the rate of change of the film thickness changes from negative to positive.
  • the film thickness reduction region TD1 is a region from the point E to the point F in the in-plane direction of the n-type amorphous semiconductor layer 42
  • the film thickness reduction region TD2 is the region of the n-type amorphous semiconductor layer 42. This is the region from point E to point G in the in-plane direction.
  • the n-type amorphous semiconductor layer 42 has two film thickness reduction regions TD1 and two film thickness reduction regions TD2 in the in-plane direction of the n-type amorphous semiconductor layer 42.
  • the two film thickness reduction regions TD2 are arranged so that the film thickness distribution in the in-plane direction of the n-type amorphous semiconductor layer 42 is symmetric with respect to a line passing through the G point.
  • the two film thickness reduction regions TD1 are arranged on both sides of the two film thickness reduction regions TD2 in the in-plane direction of the n-type amorphous semiconductor layer 42.
  • the electrode 62 is disposed in contact with the entire two film thickness reduction regions TD2, a part of one film thickness reduction region TD1, and a part of the other film thickness reduction region TD1.
  • the photoelectric conversion element 10 includes a p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 42 shown in FIG. 5B instead of the p-type amorphous semiconductor layer 5. Also good.
  • the resistance when carriers (electrons) reach the electrode 62 via the n-type amorphous semiconductor layer 42 is an n-type amorphous semiconductor layer having a constant thickness in the in-plane direction of the passivation film 3.
  • the resistance becomes low.
  • the resistance when carriers (holes) reach the electrode through the p-type amorphous semiconductor layer having the same structure as that of the n-type amorphous semiconductor layer 42 is constant in the in-plane direction of the passivation film 3.
  • the resistance is lower than when a p-type amorphous semiconductor layer having a film thickness is formed. Therefore, the conversion efficiency of the photoelectric conversion element 10 can be improved.
  • the electrode 62 includes an n-type amorphous semiconductor layer 42 and a p-type amorphous semiconductor layer having the same structure as the n-type amorphous semiconductor layer 42. You may arrange
  • the photoelectric conversion element 10 includes the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer having the film thickness reduction region TD (TD1, TD2).
  • the film thickness reduction region is one of the film thickness reduction regions TD, TD1, and TD2.
  • the first point is the point where the film thickness of the n-type amorphous semiconductor layer or the p-type amorphous semiconductor layer is the maximum, and the in-plane of the n-type amorphous semiconductor layer or the p-type amorphous semiconductor layer In the direction, a point at which the film thickness decrease rate changes from the first decrease rate to a second decrease rate larger than the first decrease rate, or a point at which the sign of the film thickness change rate changes from negative to positive.
  • the film thickness reduction region is a region from the first point to the second point in the in-plane direction of the n-type amorphous semiconductor layer or the p-type amorphous semiconductor layer.
  • At least one of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 has a film thickness reduction region.
  • 6 to 10 are first to fifth process diagrams showing a method for manufacturing the photoelectric conversion element 10 shown in FIG. 1, respectively.
  • a wafer having a thickness of 100 to 300 ⁇ m is cut out from bulk silicon by a wire saw. Then, etching for removing the damaged layer on the surface of the wafer and etching for adjusting the thickness are performed to prepare the semiconductor substrate 1 '(see step (a) in FIG. 6).
  • a silicon substrate having a texture structure is manufactured by etching a silicon substrate obtained by slicing a silicon ingot with a wire saw or the like.
  • the substrate for forming the texture single crystal silicon using a loose abrasive slice substrate is mainly used.
  • the same texture can be formed even on the fixed abrasive slice substrate because of cost reduction and improvement of the slicing technique.
  • Etching of the semiconductor substrate 1 ′ can be performed by wet etching using an alkaline etchant.
  • this etching proceeds by a reaction such as the following reaction formulas (1), (2), and (3).
  • anisotropic etching is performed by using, for example, an etching solution with a controlled etching rate. Formation of the texture structure on the surface of the semiconductor substrate 1 'is based on the following mechanism.
  • the etching rate of the semiconductor substrate 1 ′ with the alkaline aqueous solution is the fastest on the (100) plane of silicon and the slowest on the (111) plane. Therefore, when the rate of texture etching is suppressed by adding a specific additive (hereinafter, also referred to as “etching inhibitor”) that can reduce the etching rate to the alkaline aqueous solution, the (100) surface of silicon.
  • a crystal plane that is easily etched is preferentially etched, and a (111) plane having a slow etching rate remains on the surface. Since the (111) plane has an inclination of about 54 degrees with respect to the (100) plane, a pyramidal uneven structure composed of the (111) plane and its equivalent plane is formed at the final stage of the process. .
  • a texture having an inclination of about 40-54 degrees may be formed, and (111) is not necessarily formed on the texture surface.
  • the inclined surface of the texture does not have to be the (111) surface, and the inclination may be gentle.
  • an etching solution obtained by adding isopropyl alcohol (hereinafter sometimes referred to as “IPA”) as an etching inhibitor to an aqueous solution of sodium hydroxide (NaOH) as an etching solution for texture formation may be used.
  • IPA isopropyl alcohol
  • NaOH sodium hydroxide
  • This etching solution is heated to about 60 to 80 ° C., and the (100) plane silicon substrate is immersed for 10 to 30 minutes for etching.
  • the texture size can be controlled by changing various conditions such as the temperature of the etching solution, the processing time, the type of etching inhibitor, the etching rate, and the type of substrate.
  • the etching conditions are set so that the texture size is 15 ⁇ m or less.
  • an alkali solution such as NaOH and KOH (for example, an aqueous solution of KOH: 1 to 5 wt%, isopropyl alcohol: 1 to 10 wt%) is used for the semiconductor substrate 1 ′. And etch. As a result, both surfaces of the semiconductor substrate 1 ′ are anisotropically etched to form a texture structure having a texture size of 15 ⁇ m or less. (See step (b) in FIG. 6).
  • the surface of the semiconductor substrate 1 is thermally oxidized to form an oxide film 11 on the light receiving surface of the semiconductor substrate 1 and a passivation film 3 is formed on the back surface (surface opposite to the light receiving surface) of the semiconductor substrate 1 (FIG. Step 6 (c)).
  • the oxidation of the semiconductor substrate 1 may be either wet treatment or thermal oxidation.
  • wet oxidation for example, the semiconductor substrate 1 is immersed in hydrogen peroxide, nitric acid, ozone water or the like, and then the semiconductor substrate 1 is heated at 800 to 1000 ° C. in a dry atmosphere.
  • thermal oxidation for example, the semiconductor substrate 1 is heated to 900 to 1000 ° C. in an atmosphere of oxygen or water vapor.
  • a silicon nitride film 12 is formed in contact with the oxide film 11 using sputtering, EB (Electron Beam) deposition, TEOS, or the like. Thereby, the antireflection film 2 is formed on the light receiving surface of the semiconductor substrate 1 (see step (d) in FIG. 7).
  • the semiconductor substrate 1 is put into a reaction chamber of the plasma apparatus, and the shadow mask 30 is disposed on the passivation film 3 of the semiconductor substrate 1 (see step (e) of FIG. 7).
  • FIG. 11A is a schematic view of the shadow mask 30 as viewed from above.
  • the shadow mask 30 has a plurality of openings 30a and openings 30b.
  • the opening 30a is an opening for forming the n-type amorphous semiconductor layer 4 on the passivation film 3, and is formed at a certain distance from the adjacent opening 30a.
  • the opening 30b is an opening for forming an alignment mark serving as a reference when the p-type amorphous semiconductor layer 5 is formed.
  • the shadow mask 30 is made of, for example, stainless steel and a metal mask having a thickness of 200 ⁇ m.
  • the opening 30a has a substantially rectangular shape, and the opening 30b has a substantially square shape.
  • the opening width w of the opening 30a is about 400 ⁇ m.
  • the opening part 30b has a magnitude
  • the temperature of the semiconductor substrate 1 is set to 130 to 180 ° C., and 0 to 100 sccm of hydrogen (H 2 ) gas, 40 sccm of SiH 4 gas, and 40 sccm of phosphine (PH 3 ) gas are flowed into the reaction chamber, Is set to 40 to 120 Pa. Thereafter, high frequency power (13.56 MHz) having an RF power density of 5 to 15 mW / cm 2 is applied to the parallel plate electrodes. Note that the PH 3 gas is diluted with hydrogen, and the concentration of the PH 3 gas is, for example, 1%.
  • n-type amorphous silicon is deposited in the region of the passivation film 3 that is not covered by the shadow mask 30, and the n-type amorphous semiconductor layer 4 and the alignment mark 4M are formed on the passivation film 3 (see FIG. Step (f) in FIG. 7).
  • the shadow mask 30 When the shadow mask 30 is disposed on the passivation film 3, there is a gap between the shadow mask 30 and the passivation film 3. As a result, active species such as SiH and SiH 2 decomposed by the plasma enter the gap between the shadow mask 30 and the passivation film 3, and an n-type amorphous material is also formed in a part of the region covered by the shadow mask 30. A semiconductor layer 4 is formed. Compared to the case where a shadow mask 30 is used to form a film on a semiconductor substrate on which no texture structure is formed, the number of wraparounds between the shadow mask 30 and the passivation film 3 increases. As a result, the n-type amorphous semiconductor layer 4 having the thickness reduction region TD is formed on the passivation film 3. An n-type amorphous silicon 31 is also deposited on the shadow mask 30.
  • the width of the film thickness reduction region TD and the film thickness reduction rate in the n-type amorphous semiconductor layer 4 are the film formation pressure when the n-type amorphous semiconductor layer 4 is formed, the thickness of the shadow mask 30 and It is controlled by changing the opening width of the shadow mask 30. For example, when the thickness of the shadow mask 30 is increased, the width of the film thickness reduction region TD is increased.
  • a shadow mask 40 is disposed on the passivation film 3, the n-type amorphous semiconductor layer 4 and the alignment mark 4M instead of the shadow mask 30 (see step (g) in FIG. 8). ).
  • FIG. 11B is a schematic view of the shadow mask 40 as viewed from above.
  • the shadow mask 40 includes a plurality of openings 40a for forming the p-type amorphous semiconductor layer 5 on the passivation film 3, and an alignment mark 4M formed on the passivation film 3 (FIG. 7F). And an alignment opening 40b for alignment.
  • the opening 40a has a substantially rectangular shape like the opening 30a of the shadow mask 30, and its opening width w is about 400 ⁇ m.
  • the inside of the alignment opening 40b is open, and four protrusions projecting inside the alignment opening 40b at positions that contact each side of the broken line frame 401b having the same size as the opening 30b of the shadow mask 30. 402b to 405b.
  • the material and thickness of the shadow mask 40 are the same as those of the shadow mask 30.
  • the alignment mark 4M formed on the passivation film 3 is observed with an optical microscope, and the position of the alignment mark 4M is specified.
  • a texture structure having a texture size of less than 15 ⁇ m is formed on the entire back surface of the semiconductor substrate 1. Therefore, the reflectance of the portion of the semiconductor substrate 1 under the alignment mark 4M is substantially uniform, and the position of the alignment mark 4M can be reliably specified with an optical microscope.
  • the shadow mask 40 After specifying the position of the alignment mark 4M, the shadow mask 40 is arranged so that the projections 402b to 405b of the alignment opening 40b of the shadow mask 40 are in contact with each side of the alignment mark 4M as shown in FIG. 11C. . Thereby, the opening 40a of the shadow mask 40 is arranged at a position spaced apart from the n-type amorphous semiconductor layer 4 by a certain distance.
  • the shadow mask 40 is illustrated as being separated from the passivation film 3, but the film thickness of the n-type amorphous semiconductor layer 4 is 5 as described above. Since it is very thin as ⁇ 50 nm, the shadow mask 40 is actually arranged close to the passivation film 3.
  • the temperature of the semiconductor substrate 1 is set to 130 to 180 ° C., 0 to 100 sccm of H 2 gas, 40 sccm of SiH 4 gas, and 40 sccm of diborane (B 2 H 6 ) gas are allowed to flow into the reaction chamber.
  • the pressure is set to 40-200 Pa.
  • high frequency power 13.56 MHz
  • B 2 H 6 gas is diluted with hydrogen, and the concentration of B 2 H 6 gas is, for example, 2%.
  • p-type amorphous silicon is deposited in the region of the passivation film 3 that is not covered by the shadow mask 40.
  • p-type amorphous silicon 5M is deposited on the alignment mark 4M, and at a suitable position spaced apart from the n-type amorphous semiconductor layer 4, the p-type non-crystalline silicon 5M is deposited.
  • a crystalline semiconductor layer 5 is formed (see step (h) in FIG. 8).
  • the shadow mask 40 When the shadow mask 40 is disposed on the passivation film 3 and the n-type amorphous semiconductor layer 4, there is a gap between the shadow mask 40 and the passivation film 3. As a result, active species such as SiH and SiH 2 decomposed by the plasma wrap around the gap between the shadow mask 40 and the passivation film 3, and the p-type amorphous material is also partly covered by the shadow mask 40. A semiconductor layer 5 is formed. Therefore, the p-type amorphous semiconductor layer 5 having the film thickness reduction region TD is formed on the passivation film 3. Also, the p-type amorphous silicon 32 is deposited on the shadow mask 40.
  • the width of the film thickness reduction region TD and the film thickness reduction rate in the p-type amorphous semiconductor layer 5 are the film formation pressure when the p-type amorphous semiconductor layer 5 is formed, the thickness of the shadow mask 40, and It is controlled by changing the opening width of the shadow mask 40. For example, when the thickness of the shadow mask 40 is increased, the width of the film thickness reduction region TD is increased.
  • the n-type amorphous semiconductor layers 4 and the p-type amorphous semiconductor layers 5 alternately arranged in the in-plane direction of the semiconductor substrate 1 are passivated.
  • the p-type amorphous silicon 5M is formed on the alignment mark 4M while being formed on the film 3 (see step (i) in FIG. 8).
  • the shadow mask 50 is arranged so that the opening is located on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 (step (j) in FIG. 9). reference).
  • the shadow mask 50 has the same material and thickness as the shadow mask 30.
  • the opening width is the sum of the width of the flat region FT of the n-type amorphous semiconductor layer 4 or the p-type amorphous semiconductor layer 5 and the width of the two film thickness reduction regions TD in the amorphous semiconductor layer.
  • conductive layers 6a and 7a and conductive layers 6b and 7b are sequentially deposited through a shadow mask 50.
  • the electrodes 6 and 7 are deposited on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, respectively (see step (k) in FIG. 9).
  • the conductive layers 6a and 7a and the conductive layers 6b and 7b are formed by sputtering, vapor deposition, ion plating, thermal CVD, MOCVD (Metal-Organic-Chemical-Vapor-Deposition), sol-gel method, or a method of spraying and heating a liquid material. , And an inkjet method or the like.
  • the conductive layers 6a and 7a are, for example, any one of ITO, IWO, and ZnO, and the conductive layers 6b and 7b have a two-layer structure of Ti (3 nm) / Al (500 nm).
  • ITO is, for example, an ITO target doped with 0.5 to 4 wt% of SnO 2 , flowing argon gas or a mixed gas of argon gas and oxygen gas, substrate temperature of 25 to 250 ° C., 0.1 to 1.5 Pa. It is formed by performing a sputtering process at a pressure of 0.01 to 2 kW.
  • ZnO is formed by performing a sputtering process under the same conditions using a ZnO target doped with 0.5 to 4 wt% of Al instead of the ITO target.
  • the two-layer structure of Ti / Al is formed by EB vapor deposition.
  • the electrodes 6 and 7 may be formed by the plating film forming method using the conductive layers 6a and 7a as seed electrodes, respectively.
  • the conductive layers 6b and 7b are made of, for example, any one of Ni, W, Co, Ti, Cr, alloys thereof, and alloys of these alloys with P and B.
  • Cu, Al, Sn, etc. can be formed on the conductive layers 6b, 7b by plating.
  • the shadow mask 60 is disposed on the electrodes 6 and 7 (see step (l) in FIG. 9).
  • the shadow mask 60 has the same material and thickness as the shadow mask 30.
  • a protective film 8 is formed on the passivation film 3, the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrodes 6 and 7.
  • an intrinsic amorphous semiconductor film and a silicon nitride film are formed from the passivation film 3, the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrodes 6 and 7 using plasma CVD. Deposit sequentially on top.
  • an intrinsic amorphous semiconductor film is formed using SiH 4 gas as a material gas, and the thickness of the intrinsic amorphous semiconductor film is, for example, 10 nm.
  • a silicon nitride film is formed using SiH 4 gas and NH 3 gas as material gases, and the thickness of the silicon nitride film is, for example, 120 nm.
  • the photoelectric conversion element 10 is completed (see step (m) in FIG. 10).
  • stainless steel is exemplified as the material of the shadow mask 30, 40, 50, 60.
  • the material is not limited to stainless steel.
  • copper, nickel, nickel alloy (42 alloy, invar material, etc.) and molybdenum Etc. may be used.
  • the shadow masks 30, 40, 50, 60 are not limited to metal masks, and may be any of glass masks, ceramic masks, organic film masks, and the like.
  • a semiconductor substrate made of the same material as the semiconductor substrate 1 may be processed by etching to form a shadow mask. In this case, since the semiconductor substrate and the shadow mask are made of the same material, the thermal expansion coefficients are the same, and no shift occurs due to the difference in the thermal expansion coefficients.
  • the material of the shadow masks 30, 40, 50, 60 is preferably 42 alloy. From the relationship of the thermal expansion coefficient with the semiconductor substrate 1, the material of the shadow mask 30, 40, 50, 60 has a thermal expansion coefficient of the semiconductor substrate 1 when the nickel composition is about 36% and the iron composition is 64%. The alignment error due to the difference in thermal expansion coefficient can be minimized.
  • the thickness of the shadow mask 30, 40, 50, 60 it is preferable that it can be regenerated and used many times from the viewpoint of suppressing the running cost of production.
  • the film deposited on the shadow mask 30, 40, 50, 60 can be removed using hydrofluoric acid or NaOH.
  • the thickness of the shadow mask 30, 40, 50, 60 is preferably 30 ⁇ m to 300 ⁇ m.
  • the intrinsic amorphous semiconductor film / silicon nitride film constituting the protective film 8 is continuously formed in one reaction chamber, but in the embodiment of the present invention, the present invention is not limited thereto, and after the intrinsic amorphous semiconductor layer is formed, the sample may be exposed to the atmosphere once so that a silicon nitride film is formed by a sputtering apparatus or another CVD apparatus.
  • the intrinsic amorphous semiconductor film / silicon nitride film constituting the protective film 8 is formed without being exposed to the atmosphere, it is preferable because contamination of organic substances or moisture in the atmosphere can be suppressed.
  • the protective film 8 may be formed using EB vapor deposition, sputtering, laser ablation, CVD, and ion plating.
  • the passivation film 3 may be nitrided by a plasma CVD method using nitrogen (N 2 ) gas to form a passivation film made of SiON. .
  • N 2 nitrogen
  • diffusion of the dopant (B) in the p-type amorphous semiconductor layer 5 formed on the passivation film into the semiconductor substrate 1 can be suppressed.
  • boron (B) can be effectively suppressed.
  • a texture structure having a texture size of less than 15 ⁇ m is formed on the entire back surface of the semiconductor substrate 1. Since the reflectance of the back surface of the semiconductor substrate 1 becomes substantially uniform due to this texture structure, the alignment mark 4M formed together with the n-type amorphous semiconductor layer 4 on the passivation film 3 is observed with an optical microscope. The position of 4M can be specified reliably. Therefore, the positions of the projections 402b to 405b of the alignment opening 40b of the shadow mask 40 can be aligned with the alignment mark 4M as a reference, and the shadow mask 40 can be arranged at an appropriate position.
  • the p-type amorphous semiconductor layer 5 can be formed at a certain distance from the n-type amorphous semiconductor layer 4, and the adjacent n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor can be formed.
  • a gap region G can be formed between the quality semiconductor layers 5.
  • n-type amorphous silicon has a lower contrast than that of p-type amorphous silicon when observed with an optical microscope. Therefore, after n-type amorphous semiconductor layer 4 is formed, p-type amorphous silicon is used.
  • the above-described configuration is particularly effective when the quality semiconductor layer 5 is formed.
  • the film thickness difference between the alignment mark 4M and the other region is, for example, only the film thickness of the n-type amorphous semiconductor layer, it is difficult to recognize the boundary between the alignment mark 4M and the other region.
  • the texture structure is formed under the boundary (outer edge) portion of the region where the n-type amorphous silicon is formed in the alignment mark 4M, so that the boundary portion of the n-type amorphous silicon in the alignment mark 4M is visually recognized. And the recognition accuracy of the alignment mark 4M is improved.
  • the thickness of the n-type amorphous semiconductor layer 4 can be made thinner, the series resistance in the n-type amorphous semiconductor layer 4 can be reduced, and higher conversion efficiency can be realized. .
  • the sharpness of the texture edge when the back surface of the semiconductor substrate 1 is observed with an optical microscope differs depending on the texture size. This is because the greater the texture size, the greater the amount of film wrapping around the shadow mask.
  • the size of the texture formed on the back surface of the semiconductor substrate 1 is less than 15 ⁇ m. If the texture size is less than 15 ⁇ m, the amount of light reflected from the back surface of the semiconductor substrate 1 becomes small and the reflectance of the back surface becomes substantially uniform, so that the alignment mark 4M is easily recognized.
  • FIGS. 12A to 12D show optical microscope images of the alignment marks when the alignment marks are formed on the semiconductor substrates having different back surface states.
  • A) of FIG. 12 is an optical microscope image of the alignment mark when the back surface of the semiconductor substrate is a mirror surface.
  • (B) of FIG. 12 is an optical microscope image of the alignment mark in the case of a flat surface on which the texture structure is not formed on the back surface of the semiconductor substrate.
  • FIG. 12C is an optical microscope image of the alignment mark when a texture structure having a texture size of 1 ⁇ m is formed on the back surface of the semiconductor substrate.
  • FIG. 12D is an optical microscope image of the alignment mark when a texture structure having a texture size of 15 ⁇ m is formed on the back surface of the semiconductor substrate. 12A to 12D, the image portion of the region A is a region where the alignment mark is formed, and the image portion of the region B is a region where the passivation film 3 is formed.
  • the back surface of the semiconductor substrate is a flat mirror surface at the atomic level, the reflectance of the semiconductor substrate is substantially uniform in the surface. Further, it becomes difficult for n-type amorphous silicon to enter the back side of the shadow mask when the n-type amorphous semiconductor layer 4 is formed, and as shown in FIG. And the alignment mark is easy to recognize.
  • the brightest region C indicated by the broken line frame is a mask alignment mark for a shadow mask when the p-type amorphous semiconductor layer 5 is formed. Since the texture structure is formed at the boundary portion of the region A where the alignment mark is formed, the amount of reflected light from the back surface of the semiconductor substrate is smaller than in the case of FIG. Becomes substantially uniform. As a result, it becomes easier to optically recognize the alignment mark than in the case of FIG.
  • the texture size of the texture structure formed on the back surface of the semiconductor substrate is larger than in FIG. 12C, and the boundary of the region A where the alignment mark is formed is difficult to recognize. ing.
  • the texture size of the texture structure formed on the back surface of the semiconductor substrate is preferably less than 15 ⁇ m, and when it is 15 ⁇ m or more, it is difficult to recognize the boundary portion of the alignment mark.
  • a protective film 8 is formed between the adjacent electrodes 6 and 7 on the electrodes 6 and 7 and the gap region G (passivation film 3, n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5).
  • the electrodes 6 and 7 are covered with a protective film 8 in a region of 5 ⁇ m or more from the end toward the inside. As a result, it is possible to effectively prevent moisture from entering from the opening end of the protective film 8, and to prevent the protective film 8 from peeling off, thereby preventing a decrease in yield due to misalignment during production.
  • the electrode peeling is effectively suppressed.
  • an electrode material having poor adhesion to an amorphous semiconductor can be used by forming the protective film 8, and the metal selection range for the electrode is widened, so that the characteristics can be easily improved. Therefore, it is preferable.
  • a conventional heterojunction solar cell in which an n-type amorphous semiconductor layer or a p-type amorphous semiconductor layer and a TCO (transparent conductive film) are formed almost entirely on one surface of a semiconductor substrate, There is no break in TCO.
  • FIG. As shown, a large number of end portions of each layer are generated.
  • a peel test or the like is performed with such a configuration, there is a possibility of peeling from the end.
  • the electrode end portion that is most easily peeled off is covered with a protective film, whereby peeling can be more effectively suppressed.
  • the passivation film 3, the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are covered with a protective film 8. As a result, an effect of long-term stability of the photoelectric conversion element 10 can be obtained.
  • FIG. 13A is a plan view seen from the back side of the photoelectric conversion element 10 shown in FIG. Referring to (a) of FIG. 13A, the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are alternately arranged in the in-plane direction of the semiconductor substrate 1 at a desired interval. Electrodes 6 and 7 are disposed on n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5, respectively. As a result, a gap region G is formed between the adjacent electrodes 6 and 7.
  • the protective film 8 is disposed on the gap region G and the peripheral region of the semiconductor substrate 1.
  • an opening 8A having a width L is formed on the electrodes 6 and 7, an opening 8A having a width L is formed.
  • the electrodes 6 and 7 are connected to the wiring sheet through the opening 8A.
  • FIG. 13A (b) there is a region that is not covered with the protective film 8 in the peripheral portion of the semiconductor substrate 1, but in the photoelectric conversion element 10, the entire back surface of the semiconductor substrate 1 is protected. Most preferably, the film is covered with a film and a part of the electrodes 6 and 7 is exposed.
  • FIG. 13B is a plan view of the wiring sheet.
  • wiring sheet 70 includes an insulating base 710 and wiring members 71-87.
  • the insulating base material 710 may be an electrically insulating material and can be used without any particular limitation.
  • the insulating base 710 is made of, for example, polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyphenylene sulfide (PPS), polyvinyl fluoride (PVF), polyimide, and the like.
  • the film thickness of the insulating substrate 710 is not particularly limited, but is preferably 25 ⁇ m or more and 150 ⁇ m or less.
  • the insulating base 710 may have a single layer structure or a multilayer structure of two or more layers.
  • the wiring member 71 has a bus bar portion 711 and finger portions 712. One end of the finger portion 712 is connected to the bus bar portion 711.
  • the wiring member 72 has a bus bar portion 721 and finger portions 722 and 723. One end of the finger portion 722 is connected to the bus bar portion 721. One end of the finger portion 723 is connected to the bus bar portion 721 on the opposite side of the connection portion between the bus bar portion 721 and the finger portion 722 with respect to the bus bar portion 721.
  • the wiring member 73 includes a bus bar portion 731 and finger portions 732 and 733. One end of the finger portion 732 is connected to the bus bar portion 731. One end of the finger portion 733 is connected to the bus bar portion 731 on the opposite side of the connection portion between the bus bar portion 731 and the finger portion 732 with respect to the bus bar portion 731.
  • the wiring member 74 has a bus bar portion 741 and finger portions 742 and 743. One end of the finger portion 742 is connected to the bus bar portion 741. One end of the finger portion 743 is connected to the bus bar portion 741 on the opposite side of the connection portion between the bus bar portion 741 and the finger portion 742 with respect to the bus bar portion 741.
  • the wiring member 75 has a bus bar portion 751 and finger portions 752 and 753.
  • the finger portions 752 and 753 are arranged adjacent to each other in the length direction of the bus bar portion 751, and one end thereof is connected to the bus bar portion 751 on the same side of the bus bar portion 751.
  • the wiring member 76 includes a bus bar portion 761 and finger portions 762 and 763. One end of the finger portion 762 is connected to the bus bar portion 761. One end of the finger part 763 is connected to the bus bar part 761 on the opposite side of the connection part between the bus bar part 761 and the finger part 762 with respect to the bus bar part 761.
  • the wiring member 77 has a bus bar portion 771 and finger portions 772 and 773. One end of finger portion 772 is connected to bus bar portion 771. One end of the finger portion 773 is connected to the bus bar portion 771 on the opposite side of the connection portion between the bus bar portion 771 and the finger portion 772 with respect to the bus bar portion 771.
  • the wiring member 78 includes a bus bar portion 781 and finger portions 782 and 783. One end of the finger portion 782 is connected to the bus bar portion 781. One end of the finger portion 783 is connected to the bus bar portion 781 on the opposite side of the connection portion between the bus bar portion 781 and the finger portion 782 with respect to the bus bar portion 781.
  • the wiring member 79 has a bus bar portion 791 and finger portions 792 and 793. Finger portions 792 and 793 are arranged adjacent to each other in the length direction of bus bar portion 791, and one end thereof is connected to bus bar portion 791 on the same side of bus bar portion 791.
  • the wiring member 80 has a bus bar portion 801 and finger portions 802 and 803. One end of the finger portion 802 is connected to the bus bar portion 801. One end of the finger part 803 is connected to the bus bar part 801 on the opposite side of the connection part between the bus bar part 801 and the finger part 802 with respect to the bus bar part 801.
  • the wiring member 81 has a bus bar portion 811 and finger portions 812 and 813. One end of the finger portion 812 is connected to the bus bar portion 811. One end of the finger portion 813 is connected to the bus bar portion 811 on the opposite side of the connection portion between the bus bar portion 811 and the finger portion 812 with respect to the bus bar portion 811.
  • the wiring member 82 has a bus bar portion 821 and finger portions 822 and 823. One end of the finger portion 822 is connected to the bus bar portion 821. One end of the finger part 823 is connected to the bus bar part 821 on the opposite side of the connection part between the bus bar part 821 and the finger part 822 with respect to the bus bar part 821.
  • the wiring member 83 includes a bus bar portion 831 and finger portions 832 and 833. Finger portions 832 and 833 are arranged adjacent to each other in the length direction of bus bar portion 831, and one end thereof is connected to bus bar portion 831 on the same side of bus bar portion 831.
  • the wiring member 84 includes a bus bar portion 841 and finger portions 842 and 843. One end of the finger portion 842 is connected to the bus bar portion 841. One end of the finger portion 843 is connected to the bus bar portion 841 on the opposite side of the connection portion between the bus bar portion 841 and the finger portion 842 with respect to the bus bar portion 841.
  • the wiring member 85 includes a bus bar portion 851 and finger portions 852 and 853. One end of the finger portion 852 is connected to the bus bar portion 851. One end of the finger portion 853 is connected to the bus bar portion 851 on the opposite side of the connection portion between the bus bar portion 851 and the finger portion 852 with respect to the bus bar portion 851.
  • the wiring member 86 has a bus bar portion 861 and finger portions 862 and 863. One end of the finger portion 862 is connected to the bus bar portion 861. One end of the finger portion 863 is connected to the bus bar portion 861 on the opposite side of the connection portion between the bus bar portion 861 and the finger portion 862 with respect to the bus bar portion 861.
  • the wiring member 87 has a bus bar portion 871 and finger portions 872. One end of the finger portion 872 is connected to the bus bar portion 871.
  • the wiring member 71 is disposed on the insulating base 710 so that the finger portion 712 meshes with the finger portion 722 of the wiring member 72.
  • the wiring member 72 is disposed on the insulating substrate 710 so that the finger portion 722 is engaged with the finger portion 712 of the wiring member 71 and the finger portion 723 is engaged with the finger portion 732 of the wiring member 73.
  • the wiring member 73 is disposed on the insulating base 710 so that the finger portion 732 is engaged with the finger portion 723 of the wiring member 72 and the finger portion 733 is engaged with the finger portion 742 of the wiring member 74.
  • the wiring member 74 is disposed on the insulating base 710 so that the finger portion 742 is engaged with the finger portion 733 of the wiring member 73 and the finger portion 743 is engaged with the finger portion 752 of the wiring member 75.
  • the wiring member 75 is disposed on the insulating base 710 so that the finger portions 752 are engaged with the finger portions 743 of the wiring member 74 and the finger portions 753 are engaged with the finger portions 762 of the wiring member 76.
  • the wiring member 76 is disposed on the insulating base 710 so that the finger portion 762 is engaged with the finger portion 753 of the wiring member 75 and the finger portion 763 is engaged with the finger portion 772 of the wiring member 77.
  • the wiring member 77 is disposed on the insulating substrate 710 so that the finger portion 772 meshes with the finger portion 763 of the wiring material 76 and the finger portion 773 meshes with the finger portion 782 of the wiring material 78.
  • the wiring member 78 is disposed on the insulating base 710 so that the finger portions 782 mesh with the finger portions 773 of the wiring material 77 and the finger portions 783 mesh with the finger portions 792 of the wiring material 79.
  • the wiring member 79 is disposed on the insulating base 710 so that the finger portion 792 is engaged with the finger portion 783 of the wiring member 78 and the finger portion 793 is engaged with the finger portion 802 of the wiring member 80.
  • the wiring member 80 is disposed on the insulating base 710 so that the finger portion 802 is engaged with the finger portion 793 of the wiring member 79 and the finger portion 803 is engaged with the finger portion 812 of the wiring member 81.
  • the wiring member 81 is disposed on the insulating base 710 so that the finger portion 812 is engaged with the finger portion 803 of the wiring member 80 and the finger portion 813 is engaged with the finger portion 822 of the wiring member 82.
  • the wiring member 82 is disposed on the insulating base 710 so that the finger portion 822 is engaged with the finger portion 813 of the wiring member 81 and the finger portion 823 is engaged with the finger portion 832 of the wiring member 83.
  • the wiring member 83 is disposed on the insulating base 710 so that the finger portion 832 is engaged with the finger portion 823 of the wiring member 82 and the finger portion 833 is engaged with the finger portion 842 of the wiring member 84.
  • the wiring member 84 is disposed on the insulating base 710 so that the finger portion 842 is engaged with the finger portion 833 of the wiring member 83 and the finger portion 843 is engaged with the finger portion 852 of the wiring member 85.
  • the wiring member 85 is disposed on the insulating base 710 such that the finger portion 852 is engaged with the finger portion 843 of the wiring member 84 and the finger portion 853 is engaged with the finger portion 862 of the wiring member 86.
  • the wiring member 86 is arranged on the insulating base 710 so that the finger portion 862 is engaged with the finger portion 853 of the wiring member 85 and the finger portion 863 is engaged with the finger portion 872 of the wiring member 87.
  • the wiring member 87 is disposed on the insulating base 710 so that the finger portion 872 meshes with the finger portion 863 of the wiring member 86.
  • Each of the wiring members 71 to 87 is not particularly limited as long as it is electrically conductive.
  • Each of the wiring members 71 to 87 is made of, for example, Cu, Al, Ag, and an alloy containing these as main components.
  • the thickness of the wiring members 71 to 87 is not particularly limited, but is preferably 10 ⁇ m or more and 80 ⁇ m or less. If it is less than 10 ⁇ m, the wiring resistance becomes high, and if it exceeds 80 ⁇ m, the silicon substrate is warped due to the difference in thermal expansion coefficient between the wiring material and the silicon substrate due to the heat applied when the photoelectric conversion element 10 is bonded. appear.
  • the shape of the insulating substrate 710 is not limited to the shape shown in FIG. 13B and can be changed as appropriate.
  • a conductive material such as Ni, Au, Pt, Pd, Sn, In, and ITO may be formed on a part of the surface of the wiring members 71 to 87.
  • the conductive material such as Ni is formed on a part of the surface of the wiring materials 71 to 87, so that the electrical connection between the wiring materials 71 to 87 and the electrodes 6 and 7 of the photoelectric conversion element 10 is good. This is to improve the weather resistance of the wiring members 71 to 87.
  • the wiring members 71 to 87 may have a single layer structure or a multilayer structure.
  • the photoelectric conversion element 10 is arranged on the region REG1 so that the electrode 6 is connected to the finger part 712 of the wiring member 71 and the electrode 7 is connected to the finger part 722 of the wiring member 72, and the electrode 6 is a finger of the wiring member 72.
  • the photoelectric conversion element 10 is arranged on the region REG ⁇ b> 2 such that the electrode 7 is connected to the finger portion 732 of the wiring member 73. Thereafter, the photoelectric conversion element 10 is similarly disposed on the wiring members 73 to 87. Thereby, the 16 photoelectric conversion elements 10 are connected in series.
  • the electrodes 6 and 7 of the photoelectric conversion element 10 are connected to the wiring members 71 to 87 by an adhesive.
  • the adhesive include solder resin, solder, conductive adhesive, thermosetting Ag paste, low-temperature curing copper paste, anisotropic conductive film (ACF), anisotropic conductive paste (ACP: Anisotropic paste). It consists of one or more types of adhesives selected from the group consisting of Conductive Paste) and insulating adhesives (NCP: NonCPConductive Paste).
  • TCAP-5401-27 manufactured by Tamura Kaken Co., Ltd. can be used as the solder resin.
  • an epoxy resin an acrylic resin, a urethane resin, or the like can be used, and a thermosetting resin or a photocurable resin can be used.
  • solder particles containing at least one of tin and bismuth can be used. More preferably, the conductive adhesive is an alloy of tin and bismuth, indium, silver or the like. As a result, the melting point of the solder can be suppressed, and an adhesion process at a low temperature becomes possible.
  • the photoelectric conversion element 10 in which the protective film 8 is formed on the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, and the electrodes 6, 7, the inorganic insulating film on the electrodes 6, 7 There are inorganic insulating films on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, and these two inorganic insulating films have different bases. And in the photoelectric conversion element 10, the inorganic insulating film from which a foundation
  • a low temperature particularly a heat process of 200 ° C. or lower is preferable, and as a result, a thermosetting Ag paste, a low temperature curable copper paste, an anisotropic conductive film and an anisotropic conductive film that can be cured and electrically bonded at a low temperature.
  • a paste is particularly preferred.
  • the photoelectric conversion element 10 disposed on the wiring sheet 70 is disposed between the ethylene vinyl acetate resin (EVA resin) disposed on the glass substrate and the EVA resin disposed on the PET film. . Then, the EVA resin on the glass substrate side is pressure-bonded to the photoelectric conversion element 10 by vacuum pressure bonding using a laminator device, and the EVA resin on the PET film side is pressure-bonded to the photoelectric conversion element 10 and heated to 125 ° C. to be cured. I let you. Thereby, a solar cell module can be produced by sealing the photoelectric conversion element 10 with the wiring sheet 70 in the EVA resin cured between the glass substrate and the PET film.
  • EVA resin ethylene vinyl acetate resin
  • the alignment mark includes the same semiconductor layer as the p-type amorphous semiconductor layer 5, and the same semiconductor layer as the n-type amorphous semiconductor layer 4 is deposited on the alignment mark.
  • the texture structure is formed on the entire back surface of the semiconductor substrate 1 .
  • the boundary (outer edge portion) of the region where the n-type amorphous silicon is formed in the alignment mark 4M It is only necessary that at least a texture structure is formed under (). Even in such a configuration, the reflectance of the boundary portion of the n-type amorphous silicon in the alignment mark 4M becomes substantially uniform, so that the position of the alignment mark 4M can be reliably recognized by an optical microscope. .
  • the thinner the film thickness difference between the alignment mark 4M and the other region the more difficult it is to recognize the boundary between the alignment mark 4M and the other region, but the region of the alignment mark 4M where the n-type amorphous silicon is formed.
  • the texture structure under the boundary (outer edge) portion the visibility of the boundary portion of the n-type amorphous silicon in the alignment mark 4M is increased, and the recognition accuracy of the alignment mark 4M is improved.
  • the thickness of the n-type amorphous semiconductor layer 4 can be made thinner, the series resistance in the n-type amorphous semiconductor layer 4 can be reduced, and higher conversion efficiency can be realized. It becomes possible.
  • the present embodiment is different from the first embodiment in that a texture structure is formed on a part of the back surface of the semiconductor substrate 1 and the alignment mark 4M is not formed.
  • a configuration different from that of the first embodiment will be described.
  • an n-type amorphous semiconductor layer 4 and a p-type amorphous semiconductor layer 5 are formed on the back surface of the semiconductor substrate 1A in the present embodiment.
  • the alignment mark 4M is not formed in a region different from the region where the p-type amorphous semiconductor layer 5 is formed.
  • a texture structure similar to that of the above-described first embodiment is formed in portions (hereinafter referred to as texture regions) indicated by broken line frames P1 and P2 on the back surface of the semiconductor substrate 1A. .
  • a broken line portion 41M of the n-type amorphous semiconductor layer 4 formed on the texture regions P1 and P2 is an example of a light scattering layer and functions as an alignment portion.
  • step (b1) of FIG. 14B a protective film 90 made of SiO 2 is formed on the entire back surface of the semiconductor substrate 1 ′ by sputtering. Then, a resist 91 is applied and patterned on the protective film 90, the resist 91 in a predetermined region is removed, and an opening 91a is formed (step (b2) in FIG. 14).
  • the protective film 90 in the opening 91a is etched with hydrofluoric acid to form an opening 90'a, and the resist 91 is removed (step (b3) in FIG. 14).
  • anisotropic etching similar to that in the first embodiment is performed on the portion of the opening 90′a on the back surface side of the semiconductor substrate 1 ′ and the light receiving surface side of the semiconductor substrate 1 ′ to form a texture structure. (Step (b4) in FIG. 14).
  • the protective film 90 'on the back surface side of the semiconductor substrate 1' is etched using hydrofluoric acid to form the semiconductor substrate 1A (step (b5) in FIG. 14).
  • a texture structure is formed on the entire light-receiving surface side of the semiconductor substrate 1A and a part of the regions P1 and P2 on the back surface side. Thereafter, as in the first embodiment, the processes of FIG. 6C to FIG. 10M are performed.
  • a shadow mask (only a shadow mask having an opening 30a similar to the shadow mask 30) is used as a shadow mask for forming the n-type amorphous semiconductor layer 4. (Not shown) is used.
  • the n-type amorphous semiconductor layer 4 is arranged so that a part of one long side of one opening 30a in the shadow mask overlaps with the portions of the broken line frames P1 and P2 in FIG. 14A. Form. Thereby, the alignment mark 41M which consists of a part of n-type amorphous semiconductor layer 4 is formed on the texture structure formed in the broken line frames P1 and P2.
  • a shadow mask (only a shadow mask having an opening 40 a similar to the shadow mask 40) is used as a shadow mask for forming the p-type amorphous semiconductor layer 5. (Not shown) is used. Since the texture structure is formed under the alignment mark 41M, the reflectance of the portion of the alignment mark 41M becomes substantially uniform, and the position of the alignment mark 41M can be specified with an optical microscope. Therefore, in the present embodiment, after the shadow mask is arranged on the n-type amorphous semiconductor layer 4 so as to overlap the opening 40a based on the alignment mark 41M, the n-type amorphous semiconductor layer 4 The shadow mask is shifted by the width of the gap region G along the arrangement direction.
  • the p-type amorphous semiconductor layer 5 is formed at a position separated from the n-type amorphous semiconductor layer 4 by a certain distance, and a set of adjacent n-types is provided in each of the texture regions P1 and P2. A part of each boundary between the amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 is disposed.
  • the steps of (h) in FIG. 8 to (m) of FIG. 10 are performed as in the first embodiment.
  • the reflectance of the texture regions P1 and P2 in the semiconductor substrate 1A is substantially uniform. Therefore, the boundary between the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 can be recognized by observing the texture regions P1 and P2 with an optical microscope. Thereby, after the formation of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5, the position where the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed is confirmed. It is possible to inspect whether the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed at appropriate positions.
  • a portion where the boundary between the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 is formed in the texture regions P1 and P2 is a light scattering layer, and the n-type amorphous semiconductor layer 4 and the p-type are formed. It functions as an inspection unit for inspecting the position where the amorphous semiconductor layer 5 is formed.
  • each shadow for forming each of the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 is compared with a case where one texture region is formed. It is possible to more accurately recognize a positional shift when placing the mask.
  • the alignment mark 41M is a part of the n-type amorphous semiconductor layer 4, and therefore, compared with the first embodiment, the n-type amorphous semiconductor layer 4 and the p-type in the semiconductor substrate 1A. Since the ratio occupied by the amorphous semiconductor layer 5 can be increased, the conversion efficiency of the photoelectric conversion element is improved.
  • a texture region may be formed under each boundary portion between a pair of adjacent n-type amorphous semiconductor layer 4 and p-type amorphous semiconductor layer 5 on the back surface of semiconductor substrate 1A.
  • a texture region may be formed in a region P3 indicated by a broken-line frame that overlaps one long side of at least one n-type amorphous semiconductor layer 4.
  • a texture region may be formed in a region overlapping with a part of one long side of the n-type amorphous semiconductor layer 4.
  • a texture region may be formed in the entire region where the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are formed on the back surface of the semiconductor substrate 1A, or at least one n-type amorphous semiconductor layer 5 may be formed.
  • a texture region may be formed at a position overlapping at least a part of one long side of the type amorphous semiconductor layer 4.
  • the broken line portion 42M of the n-type amorphous semiconductor layer 4 formed in the texture region P3 functions as an alignment portion and also as an inspection portion.
  • the above example is an example in which the p-type amorphous semiconductor layer 5 is formed after the n-type amorphous semiconductor layer 4 is formed.
  • the crystalline semiconductor layer 4 may be formed.
  • the texture structure is formed in a region that overlaps one long side of at least one p-type amorphous semiconductor layer 5 or a part of the long side.
  • a texture structure is formed on a part of the semiconductor substrate 1 and a shadow mask different from the shadow mask 30 is used to identify the n-type amorphous semiconductor layer 4 and the photoelectric conversion element 10.
  • the first embodiment is different from the first embodiment in that identification information is formed.
  • FIG. 15A is a schematic diagram showing a shadow mask 3100 in the present embodiment for forming the n-type amorphous semiconductor layer 4.
  • the shadow mask 3100 includes a plurality of openings 30a for forming the n-type amorphous semiconductor layer 4 and a plurality of openings for forming individual identification information of the photoelectric conversion element 10.
  • An opening region 30c made of 3001 is provided.
  • the individual identification information is, for example, information indicating the manufacturing time or manufacturing location of the photoelectric conversion element 10, and the arrangement and number of the openings 3001 in the shadow mask 3100 differ depending on the manufactured photoelectric conversion element 10.
  • the semiconductor substrate 1 in place of the process of FIG. 6A of the first embodiment, is subjected to the same processes as the processes (b1) to (b5) of FIG. 14B of the second embodiment described above.
  • a texture structure is formed on a part of the back surface of 'and a texture structure is formed on the entire light receiving surface of the semiconductor substrate 1'.
  • the processes of FIG. 6C to FIG. 10M are performed.
  • a shadow mask 3100 is disposed on the passivation film 3 in place of the shadow mask 30 in the step shown in FIG. Specifically, the shadow mask 3100 is disposed so that the opening region 30c of the shadow mask 3100 is disposed on the region where the texture structure is formed, and n-type amorphous silicon is formed. As a result, n-type amorphous silicon is deposited on the opening 30a and the opening region 30c in the shadow mask 3100, and the n-type amorphous semiconductor layer 4 and the individual identification information are formed.
  • a shadow mask 3200 shown in FIG. 15B is arranged in place of the shadow mask 40 in the step shown in FIG.
  • the semiconductor layer 5 is formed.
  • the shadow mask 3200 has an opening 40a similar to the shadow mask 40 and a mask alignment mark 40c.
  • the mask alignment mark 40c is not opened inside, and has four convex portions 402c to 405c at positions in contact with the broken line frames 401c corresponding to the opening portions 3001 at the four corners in the opening region 30c of the shadow mask 3100.
  • alignment is performed so that the four convex portions 402c to 405c of the mask alignment mark 40c of the shadow mask 3200 are in contact with a part of the individual identification information formed by the opening portions 3001 at the four corners of the shadow mask 3100. And a shadow mask 3200 is arranged.
  • the texture structure is formed under the area where the individual identification information is formed and the reflectivity is substantially uniform, a part of the individual identification information used as a reference for alignment should be specified by an optical microscope. Can do. That is, the region where the individual identification information is formed in the semiconductor substrate 1 functions as an alignment unit.
  • the opening 40a of the shadow mask 3200 is disposed at a position spaced apart from the n-type amorphous semiconductor layer 4 by a certain distance. Note that after the formation of the p-type amorphous semiconductor layer 5, the steps shown in FIGS. 8H to 10M are performed as in the first embodiment.
  • the n-type amorphous semiconductor layer 4 is formed using a shadow mask in which the positional relationship of the opening 3001 in the opening region 30c is different, so that the individual identification information for each photoelectric conversion element is a semiconductor. It is formed on the back surface of the substrate 1. Since the semiconductor substrate 1 below the region where the individual identification information is formed has a texture structure, the individual identification information can be recognized by an optical microscope after the photoelectric conversion element 10 is manufactured. The element 10 can be specified.
  • the example in which the individual identification information made of n-type amorphous silicon is formed using the shadow mask 3100 for forming the n-type amorphous semiconductor layer 4 has been described. Even if a shadow mask for forming the amorphous semiconductor layer 5 is used, individual identification information combining identification information made of n-type amorphous silicon and identification information made of p-type amorphous silicon is formed. Good. That is, for example, as shown in FIG. 16, n-type amorphous semiconductor layers 4 and p-type amorphous semiconductor layers 5 are alternately formed adjacent to each other on the back surface of the semiconductor substrate 1B, and n-type amorphous semiconductors are formed. Individual identification information S may be formed by combining identification information 4s made of quality silicon and identification information 5s made of p-type amorphous silicon.
  • an opening 30a for forming the n-type amorphous semiconductor layer 4 and the n-type amorphous semiconductor are formed in the same manner as the shadow mask 3100 in the step of FIG.
  • An n-type amorphous silicon film is formed using a shadow mask provided with an opening 3001 for forming identification information 4s made of high quality silicon.
  • this shadow mask is different from the shadow mask 3200 in that an opening for forming the identification information 5s is provided inside the mask alignment mark 40c.
  • the individual identification information S including the identification information 4s and the identification information 5s together with the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 is formed on the back surface of the semiconductor substrate 1B. It is formed.
  • FIG. 17 is a cross-sectional view showing the configuration of the photoelectric conversion element according to this embodiment.
  • the same reference numerals as those in the first embodiment are given to the same components as those in the first embodiment.
  • the photoelectric conversion element 20 according to the present embodiment is different from the photoelectric conversion element 10 in that it includes passivation films 301 and 302 instead of the passivation film 3 of the photoelectric conversion element 10.
  • the passivation film 301 is disposed on the back surface of the semiconductor substrate 1 in contact with the back surface of the semiconductor substrate 1.
  • the passivation film 302 is disposed on the back surface of the semiconductor substrate 1 adjacent to the back surface of the semiconductor substrate 1 and in contact with the back surface of the semiconductor substrate 1 in the in-plane direction of the semiconductor substrate 1.
  • the passivation films 301 and 302 are alternately arranged in the in-plane direction of the semiconductor substrate 1.
  • the n-type amorphous semiconductor layer 4 is disposed on the passivation film 301 in contact with the passivation film 301.
  • the p-type amorphous semiconductor layer 5 is disposed on the passivation film 302 in contact with the passivation film 302.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 being disposed on the passivation films 301 and 302, respectively, the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are
  • the semiconductor substrate 1 is alternately arranged in the in-plane direction.
  • the protective film 8 is in contact with the passivation films 301 and 302, the n-type amorphous semiconductor layer 4, the p-type amorphous semiconductor layer 5, the electrodes 6 and 7, and a part of the back surface of the semiconductor substrate 1. Is formed on top.
  • Each of the passivation films 301 and 302 is made of the same material as that of the passivation film 3 and has the same thickness as that of the passivation film 3. Note that the thickness of the passivation film 301 may be the same as or different from the thickness of the passivation film 302.
  • 18 to 21 are process diagrams showing a method for manufacturing the photoelectric conversion element 20 shown in FIG.
  • a shadow mask 310 is disposed on the back surface of the semiconductor substrate 1 ( Step (e) in FIG. 18).
  • the shadow mask 310 is made of the same material as the shadow mask 30 described above, and has openings 30 a and 30 b (see FIG. 8A) similar to the shadow mask 30.
  • the passivation film 301 made of i-type amorphous silicon, the n-type amorphous semiconductor layer 4 made of n-type amorphous silicon, and the alignment mark 4M are connected to the semiconductor substrate 1 by a plasma CVD method through the shadow mask 310. Are sequentially deposited on the back surface (see step (f) of FIG. 18).
  • the conditions for forming i-type amorphous silicon and n-type amorphous silicon are as described in the first embodiment.
  • a passivation film 301 is formed under the n-type amorphous semiconductor layer 4 and the alignment mark 4M.
  • a laminated film 311 of i-type amorphous silicon / n-type amorphous silicon is formed on the shadow mask 310.
  • a shadow mask 320 is disposed on the n-type amorphous semiconductor layer 4 and the alignment mark 4M (see step (g) in FIG. 18).
  • the shadow mask 320 is also made of the same material as the shadow mask 40 described above, and has an opening 40a and an alignment opening 40b (see FIG. 11B) similar to the shadow mask 40. Also in the present embodiment, as in the first embodiment, alignment is performed with the alignment opening 40b in the shadow mask 320 and the alignment mark 4M formed on the back surface of the semiconductor substrate 1, so that the shadow mask 320 is not n-type. Arranged on the crystalline semiconductor layer 4.
  • the passivation film 301 is not formed in other regions where the alignment mark 4M and the n-type amorphous semiconductor layer 4 are not formed. Therefore, the thickness of the portion where the alignment mark 4M and the n-type amorphous semiconductor layer 4 are formed is thicker than in the first embodiment. As a result, the contrast of the alignment mark 4M is higher than in the case of the first embodiment, the recognition accuracy of the alignment mark 4M when observed with an optical microscope is improved, and the shadow mask 320 is more reliably arranged at an appropriate position. Can do.
  • a passivation film 302 made of i-type amorphous silicon and a p-type amorphous semiconductor layer 5 made of p-type amorphous silicon are formed on the back surface of the semiconductor substrate 1 by a plasma CVD method through a shadow mask 320. Sequential deposition is performed (see step (h) in FIG. 19). The conditions for forming the i-type amorphous silicon and the p-type amorphous silicon are as described in the first embodiment.
  • the passivation film 302 and the p-type amorphous semiconductor layer 5 the i-type amorphous silicon / p-type amorphous silicon laminated film 51M is formed on the alignment mark 4M, and the shadow mask 320 is also formed. Then, an i-type amorphous silicon / p-type amorphous silicon laminated film 321 is formed.
  • a shadow mask 330 is disposed (see step (i) in FIG. 19).
  • the shadow mask 330 is made of the same material as the shadow mask 30 described above.
  • electrodes 6 and 7 are formed on the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 through the shadow mask 330, respectively (see step (j) in FIG. 20).
  • a shadow mask 340 is disposed (see step (k) in FIG. 20).
  • the shadow mask 340 is made of the same material as the shadow mask 30 described above.
  • the protective film 8 is formed on the electrodes 6 and 7 through the shadow mask 340.
  • the photoelectric conversion element 20 is completed (see step (l) in FIG. 21).
  • the photoelectric conversion element 20 is modularized using the wiring sheet 70 described above.
  • the other description in the present embodiment is the same as the description in the first embodiment.
  • the passivation film 301 is formed in another region where the alignment mark 4M and the n-type amorphous semiconductor layer 4 are not formed. It has not been. Therefore, the film thickness of the alignment mark 4M is thicker than the other areas, and the contrast of the alignment mark 4M is higher than the other areas. As a result, when the p-type amorphous semiconductor layer 5 is formed, the alignment mark 4M can be more reliably recognized by the optical microscope, and the position of the convex portion of the alignment opening 40b of the shadow mask 320 on the alignment mark 4M. Can be combined.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are more reliably placed at appropriate positions as compared with the first embodiment in which the passivation film 3 is formed on the entire back surface of the semiconductor substrate 1. Can be formed.
  • FIG. 22 is a schematic diagram illustrating a configuration of a photoelectric conversion module including the photoelectric conversion element according to this embodiment.
  • the photoelectric conversion module 1000 includes a plurality of photoelectric conversion elements 1001, a cover 1002, and output terminals 1003 and 1004.
  • the plurality of photoelectric conversion elements 1001 are arranged in an array and connected in series. Note that the plurality of photoelectric conversion elements 1001 may be connected in parallel instead of being connected in series, or may be connected in combination of series and parallel.
  • Each of the plurality of photoelectric conversion elements 1001 includes photoelectric conversion elements 10 and 20.
  • the cover 1002 is made of a weather resistant cover and covers the plurality of photoelectric conversion elements 1001.
  • the cover 1002 includes, for example, a transparent base material (for example, glass) provided on the light receiving surface side of the photoelectric conversion element 1001 and a back surface base material (on the reverse side opposite to the light receiving surface side of the photoelectric conversion element 1001).
  • a transparent base material for example, glass
  • a back surface base material on the reverse side opposite to the light receiving surface side of the photoelectric conversion element 1001
  • glass, a resin sheet etc. and the sealing material (for example, EVA etc.) which fills the clearance gap between a transparent base material and a back surface base material are included.
  • the output terminal 1003 is connected to a photoelectric conversion element 1001 arranged at one end of a plurality of photoelectric conversion elements 1001 connected in series.
  • the output terminal 1004 is connected to the photoelectric conversion element 1001 disposed at the other end of the plurality of photoelectric conversion elements 1001 connected in series.
  • the photoelectric conversion elements 10 and 20 have improved photoelectric conversion efficiency. Therefore, the photoelectric conversion efficiency of the photoelectric conversion module 1000 can be improved.
  • the number of photoelectric conversion elements 1001 included in the photoelectric conversion module 1000 is an arbitrary integer of 2 or more.
  • the photoelectric conversion module according to the present embodiment is not limited to the configuration shown in FIG. 22, and may have any configuration as long as any one of the photoelectric conversion elements 10 and 20 is used.
  • FIG. 23 is a schematic diagram showing a configuration of a photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
  • the solar power generation system 1100 includes a photoelectric conversion module array 1101, a connection box 1102, a power conditioner 1103, a distribution board 1104, and a power meter 1105.
  • connection box 1102 is connected to the photoelectric conversion module array 1101.
  • the power conditioner 1103 is connected to the connection box 1102.
  • Distribution board 1104 is connected to power conditioner 1103 and electrical equipment 1110.
  • the power meter 1105 is connected to the distribution board 1104 and the grid connection.
  • the photoelectric conversion module array 1101 converts sunlight into electricity to generate DC power, and supplies the generated DC power to the connection box 1102.
  • connection box 1102 receives the DC power generated by the photoelectric conversion module array 1101 and supplies the received DC power to the power conditioner 1103.
  • the power conditioner 1103 converts the DC power received from the connection box 1102 into AC power, and supplies the converted AC power to the distribution board 1104.
  • Distribution board 1104 supplies AC power received from power conditioner 1103 and / or commercial power received via power meter 1105 to electrical equipment 1110. Further, when the AC power received from the power conditioner 1103 is larger than the power consumption of the electric equipment 1110, the distribution board 1104 supplies the surplus AC power to the grid interconnection via the power meter 1105.
  • the power meter 1105 measures power in the direction from the grid connection to the distribution board 1104 and measures power in the direction from the distribution board 1104 to the grid connection.
  • FIG. 24 is a schematic diagram showing the configuration of the photoelectric conversion module array 1101 shown in FIG.
  • the photoelectric conversion module array 1101 includes a plurality of photoelectric conversion modules 1120 and output terminals 1121 and 1122.
  • the plurality of photoelectric conversion modules 1120 are arranged in an array and connected in series. Note that the plurality of photoelectric conversion modules 1120 may be connected in parallel instead of being connected in series, or may be connected in combination of series and parallel. Each of the plurality of photoelectric conversion modules 1120 includes a photoelectric conversion module 1000 shown in FIG.
  • the output terminal 1121 is connected to a photoelectric conversion module 1120 located at one end of a plurality of photoelectric conversion modules 1120 connected in series.
  • the output terminal 1122 is connected to the photoelectric conversion module 1120 located at the other end of the plurality of photoelectric conversion modules 1120 connected in series.
  • the number of photoelectric conversion modules 1120 included in the photoelectric conversion module array 1101 is an arbitrary integer of 2 or more.
  • the photoelectric conversion module array 1101 generates sunlight by converting sunlight into electricity, and supplies the generated DC power to the power conditioner 1103 via the connection box 1102.
  • the power conditioner 1103 converts the DC power received from the photoelectric conversion module array 1101 into AC power, and supplies the converted AC power to the distribution board 1104.
  • the distribution board 1104 supplies the AC power received from the power conditioner 1103 to the electrical device 1110 when the AC power received from the power conditioner 1103 is greater than or equal to the power consumption of the electrical device 1110. Then, the distribution board 1104 supplies surplus AC power to the grid connection via the power meter 1105.
  • the distribution board 1104 receives the AC power received from the grid connection and the AC power received from the power conditioner 1103 to the electric device 1110. Supply.
  • the photovoltaic power generation system 1100 includes any one of the photoelectric conversion elements 10 and 20 having excellent photoelectric conversion efficiency. Therefore, the photoelectric conversion efficiency of the solar power generation system 1100 can be improved.
  • FIG. 25 is a schematic diagram showing a configuration of another photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
  • the photovoltaic power generation system including the photoelectric conversion element according to this embodiment may be a photovoltaic power generation system 1100A shown in FIG.
  • solar power generation system 1100A is the same as solar power generation system 1100 except that storage battery 1106 is added to solar power generation system 1100 shown in FIG.
  • the storage battery 1106 is connected to the power conditioner 1103.
  • the power conditioner 1103 appropriately converts part or all of the DC power received from the connection box 1102 and stores it in the storage battery 1106.
  • the power conditioner 1103 performs the same operation as that in the photovoltaic power generation system 1100.
  • the storage battery 1106 stores the DC power received from the power conditioner 1103.
  • the storage battery 1106 supplies the stored power to the power conditioner 1103 as appropriate according to the amount of power generated by the photoelectric conversion module array 1101 and / or the power consumption of the electric device 1110.
  • the solar power generation system 1100A includes the storage battery 1106, it can suppress output fluctuations due to fluctuations in the amount of sunshine, and can use the electric power stored in the storage battery 1106 even in a time zone without sunlight.
  • the device 1110 can be supplied.
  • the storage battery 1106 may be built in the power conditioner 1103.
  • the photovoltaic power generation system according to the present embodiment is not limited to the configuration shown in FIGS. 23 and 24 or the configuration shown in FIGS. There may be.
  • FIG. 26 is a schematic diagram showing a configuration of a photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
  • solar power generation system 1200 includes subsystems 1201 to 120n (n is an integer of 2 or more), power conditioners 1211 to 121n, and a transformer 1221.
  • the photovoltaic power generation system 1200 is a photovoltaic power generation system having a larger scale than the photovoltaic power generation systems 1100 and 1100A shown in FIGS.
  • the power conditioners 1211 to 121n are connected to the subsystems 1201 to 120n, respectively.
  • the transformer 1221 is connected to the power conditioners 1211 to 121n and the grid connection.
  • Each of the subsystems 1201 to 120n includes module systems 1231 to 123j (j is an integer of 2 or more).
  • Each of the module systems 1231 to 123j includes photoelectric conversion module arrays 1301 to 130i (i is an integer of 2 or more), connection boxes 1311 to 131i, and a current collection box 1321.
  • Each of the photoelectric conversion module arrays 1301 to 130i has the same configuration as the photoelectric conversion module array 1101 shown in FIG.
  • connection boxes 1311 to 131i are connected to the photoelectric conversion module arrays 1301 to 130i, respectively.
  • the current collection box 1321 is connected to the connection boxes 1311 to 131i. Also, j current collection boxes 1321 of the subsystem 1201 are connected to the power conditioner 1211. The j current collection boxes 1321 of the subsystem 1202 are connected to the power conditioner 1212. Hereinafter, similarly, j current collection boxes 1321 of the subsystem 120n are connected to the power conditioner 121n.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1231 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1232 convert sunlight into electricity to generate DC power, and the generated DC power is supplied to the current collecting box 1321 through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 123j convert sunlight into electricity to generate DC power, and the generated DC power is connected to the connection boxes 1311 to 131i, respectively. To supply box 1321.
  • the j current collection boxes 1321 of the subsystem 1201 supply DC power to the power conditioner 1211.
  • the j current collection boxes 1321 of the subsystem 1202 supply DC power to the power conditioner 1212 in the same manner.
  • the j current collecting boxes 1321 of the subsystem 120n supply DC power to the power conditioner 121n.
  • the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
  • the transformer 1221 receives AC power from the power conditioners 1211 to 121n, converts the voltage level of the received AC power, and supplies it to the grid interconnection.
  • the solar power generation system 1200 includes any one of the photoelectric conversion elements 10 and 20 having excellent photoelectric conversion efficiency. Therefore, the photoelectric conversion efficiency of the photovoltaic power generation system 1200 can be improved.
  • FIG. 27 is a schematic diagram showing the configuration of another photovoltaic power generation system including the photoelectric conversion element according to this embodiment.
  • the photovoltaic power generation system including the photoelectric conversion element according to this embodiment may be a photovoltaic power generation system 1200A shown in FIG.
  • photovoltaic power generation system 1200A is obtained by adding storage batteries 1241 to 124n to photovoltaic power generation system 1200 shown in FIG. 26, and is otherwise the same as photovoltaic power generation system 1200.
  • Storage batteries 1241 to 124n are connected to power conditioners 1211 to 121n, respectively.
  • the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
  • the power conditioners 1211 to 121n appropriately convert the DC power received from the subsystems 1201 to 120n, and store the converted DC power in the storage batteries 1241 to 124n, respectively.
  • the storage batteries 1241 to 124n supply the stored power to the power conditioners 1211 to 121n according to the amount of DC power from the subsystems 1201 to 120n, respectively.
  • the photovoltaic power generation system 1200A includes the storage batteries 1241 to 124n, it is possible to suppress output fluctuations due to fluctuations in the amount of sunshine, and power is stored in the storage batteries 1241 to 124n even in a time zone without sunlight. Power can be supplied to the transformer 1221.
  • the storage batteries 1241 to 124n may be incorporated in the power conditioners 1211 to 121n, respectively.
  • the solar power generation system according to the present embodiment is not limited to the configuration shown in FIGS. 26 and 27, and may have any configuration as long as any one of the photoelectric conversion elements 10 and 20 is used.
  • the photoelectric conversion elements included in the photovoltaic power generation systems 1200 and 1200A are the photoelectric conversion elements 10 and 20.
  • all of the photoelectric conversion elements included in a certain subsystem are any one of the photoelectric conversion elements 10 and 20, and another subsystem (any one of the subsystems 1201 to 120n).
  • a part or all of the photoelectric conversion elements included in the photoelectric conversion elements may be photoelectric conversion elements other than the photoelectric conversion elements 10 and 20.
  • the p-type amorphous semiconductor layer 5 is formed after the n-type amorphous semiconductor layer 4 is first formed on the back surface of the semiconductor substrate 1 has been described.
  • the n-type amorphous semiconductor layer 4 may be formed after the p-type amorphous semiconductor layer 5 is formed first.
  • the n-type amorphous semiconductor layer 4, the alignment mark 4 M, and the p-type amorphous semiconductor layer 5 only on the lower part thereof.
  • a passivation film made of an intrinsic amorphous semiconductor layer may be formed.
  • alignment marks 41M and 42M include n-type amorphous semiconductor layer 4 and a passivation film formed under n-type amorphous semiconductor layer 4. Therefore, the contrast of the portions where the alignment marks 41M and 42M are formed becomes high, and the shadow mask used when forming the p-type amorphous semiconductor layer 5 can be arranged at a more appropriate position.
  • the individual identification information including the n-type amorphous semiconductor layer 4 includes the n-type amorphous semiconductor layer 4 and a passivation film formed under the n-type amorphous semiconductor layer 4. including. Therefore, the contrast of the portion where the individual identification information is formed is increased, and the projections 402c to 405c of the shadow mask 3200 used when forming the p-type amorphous semiconductor layer 5 can be more accurately aligned. .
  • the position of the shadow mask used when forming the p-type amorphous semiconductor layer 5 is determined based on the alignment mark 41M formed of a part of the n-type amorphous semiconductor layer 4.
  • the position of the shadow mask may be adjusted without using the alignment mark 41M. That is, for example, an alignment pin for aligning each position of a shadow mask used when forming the n-type amorphous semiconductor layer 4 and a shadow mask used when forming the p-type amorphous semiconductor layer 5 is used as a semiconductor. It fixes beforehand to the stand which fixes board
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are aligned with each alignment pin.
  • the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 are sequentially formed.
  • the region where the texture structure is formed is observed with an optical microscope, so that the n-type non-layer formed on the texture structure is observed.
  • the boundary between the crystalline semiconductor layer 4 and the p-type amorphous semiconductor layer 4 can be specified. Thereby, it can be inspected whether the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 do not overlap and are formed at appropriate positions.
  • a shadow mask is arranged using alignment pins, and the boundary portion between the n-type amorphous semiconductor layer 4 and the p-type amorphous semiconductor layer 5 formed on the texture structure on the back surface of the semiconductor substrate 1A It is an example of a scattering layer and functions as an inspection unit.
  • the example using the alignment pin has been described.
  • the method for aligning the shadow mask is not limited to the method using the alignment pin.
  • the present invention is applied to a photoelectric conversion element, a solar cell module including the photoelectric conversion element, and a solar power generation system.

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Abstract

　ｎ型半導体層とｐ型半導体層とが重なることによる光電変換効率の低下を低減しうる光電変換素子を提供する。半導体基板１表面において、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、所望の間隔を隔てて半導体基板１の裏面上に交互に配置されるとともに、ｎ型非晶質半導体層４と同じ半導体層を含むアライメントマーク４Ｍが形成される。半導体基板１の表面において、アライメントマーク４Ｍの境界における部分には少なくともテクスチャ構造が形成される。

Description

光電変換素子
　この発明は、光電変換素子に関する。
　従来、ｎ型の結晶シリコン基板とｐ型の非晶質シリコン層との間に真性（ｉ型）の非晶質シリコンを介在させて、界面での欠陥を低減し、ヘテロ接合界面での特性を改善させた光電変換装置が知られている（下記特許文献1参照）。
特開２０１０－１０６２０号公報
　結晶シリコンとｐ型非晶質シリコン層との界面に真性非晶質シリコンが形成されている裏面接合型の光電変換素子の作製に際し、メタルマスク等のシャドーマスクを用い、結晶シリコン基板の裏面にｎ型半導体層とｐ型半導体層を別々にパターニングする場合、先に形成される半導体層の位置に応じた適切な位置に、後に形成する半導体層を形成しなければならない。しかしながら、結晶シリコン基板のディンプルによる不均一な反射光等によって、先に形成される半導体層の位置が確実に認識できない場合、適切な位置にｎ型半導体層とｐ型半導体層とを形成することができず、ｎ型半導体層とｐ型半導体層とが重なり、光電変換効率が低下する場合がある。
　本発明は、ｎ型半導体層とｐ型半導体層とが重なることによる光電変換効率の低下を低減しうる光電変換素子と、それを備えた太陽電池モジュール及び太陽光発電システムを提供することを目的とする。
　本発明に係る光電変換素子は、半導体基板と、前記半導体基板の一方の面に形成され、第１の導電型を有する第１非晶質半導体層と、前記半導体基板の一方の面に形成されるとともに前記半導体基板の面内方向において前記第１非晶質半導体層に隣接して形成され、前記第１の導電型と反対の第２の導電型を有する第２非晶質半導体層と、前記半導体基板の一方の面の少なくとも一部に形成されたテクスチャ構造と、前記テクスチャ構造の上に、前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方の非晶質半導体層を含む光散乱層と、を備える。
　本発明によれば、ｎ型半導体層とｐ型半導体層とが重なることによる光電変換効率の低下を低減することができる。
図１Ａは、実施の形態１に係る光電変換素子を上から見た模式図である。 図１Ｂは、図１Ａに示す光電変換素子をＡ－Ａ線で切断した断面図である。 図２は、大きさや形状がさまざまなピラミッド状の凹凸が複数形成されたテクスチャ構造を示す図である。 図３は、図１に示す電極および保護膜の拡大図である。 図４は、図１に示すｎ型非晶質半導体層の詳細な構造を示す断面図である。 図５は、図１に示すｎ型非晶質半導体層の他の詳細な構造を示す断面図である。 図６は、図１に示す光電変換素子の製造方法を示す第１の工程図である。 図７は、図１に示す光電変換素子の製造方法を示す第２の工程図である。 図８は、図１に示す光電変換素子の製造方法を示す第３の工程図である。 図９は、図１に示す光電変換素子の製造方法を示す第４の工程図である。 図１０は、図１に示す光電変換素子の製造方法を示す第５の工程図である。 図１１Ａは、実施の形態１におけるｎ型非晶質半導体層を形成する際に用いるシャドーマスクを上から見た模式図である。 図１１Ｂは、実施の形態１におけるｐ型非晶質半導体層を形成する際に用いるシャドーマスクを上から見た模式図である。 図１１Ｃは、図１１Ｂに示すシャドーマスクの位置合わせを説明する模式図である。 図１２の（ａ）～（ｄ）は、裏面の状態が各々異なる半導体基板にアライメントマークを形成した場合のアライメントマークの光学顕微鏡画像の比較例を示す図である。 図１３Ａは、図１に示す光電変換素子の裏面側から見た平面図である。 図１３Ｂは、配線シートの平面図である。 図１４Ａは、実施の形態２による光電変換素子を上から見た模式図である。 図１４Ｂは、図１４Ａに示す光電変換素子の製造方法を示す工程図である。 図１４Ｃは、実施の形態２による他の例の半導体基板を上から見た模式図である。 図１５Ａは、実施の形態３におけるｎ型非晶質半導体層を形成する際に用いるシャドーマスクを上から見た模式図である。 図１５Ｂは、実施の形態３におけるｐ型非晶質半導体層を形成する際に用いるシャドーマスクを上から見た模式図である。 図１６は、実施の形態３における半導体基板を上から見た模式図である。 図１７は、実施の形態４に係る光電変換素子の構成を示す断面図である。 図１８は、図１７に示す光電変換素子の製造方法を示す工程図である。 図１９は、図１７に示す光電変換素子の製造方法を示す工程図である。 図２０は、図１７に示す光電変換素子の製造方法を示す工程図である。 図２１は、図１７に示す光電変換素子の製造方法を示す工程図である。 図２２は、実施の形態５による光電変換素子を備える光電変換モジュールの構成を示す概略図である。 図２３は、実施の形態６による光電変換素子を備える太陽光発電システムの構成を示す概略図である。 図２４は、図２３に示す光電変換モジュールアレイの構成を示す概略図である。 図２５は、実施の形態６による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。 図２６は、実施の形態７による光電変換素子を備える太陽光発電システムの構成を示す概略図である。 図２７は、実施の形態７による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
　本発明の一実施形態に係る光電変換素子は、半導体基板と、前記半導体基板の一方の面に形成され、第１の導電型を有する第１非晶質半導体層と、前記半導体基板の一方の面に形成されるとともに前記半導体基板の面内方向において前記第１非晶質半導体層に隣接して形成され、前記第１の導電型と反対の第２の導電型を有する第２非晶質半導体層と、前記半導体基板の一方の面の少なくとも一部に形成されたテクスチャ構造と、前記テクスチャ構造の上に、前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方の非晶質半導体層を含む光散乱層と、を備える（第１の構成）。
　第１の構成によれば、半導体基板の一方の面の少なくとも一部に、テクスチャ構造が形成され、テクスチャ構造の上に第１非晶質半導体層及び第２非晶質半導体層の少なくとも一方の非晶質半導体層を含む光散乱層を有する。光散乱層におけるテクスチャ構造によって、光散乱層の反射率は略均一となるため、光散乱層の位置を特定しやすくなる。そのため、光散乱層における第１非晶質半導体層及び第２非晶質半導体層の少なくとも一方の位置を特定することができ、第１非晶質半導体層と第２非晶質半導体層とが重ならないように第１非晶質半導体層と第２非晶質半導体層とを形成することができる。
　第２の構成は、第１の構成において、前記光散乱層は、前記半導体基板の一方の面において、前記第１非晶質半導体層と前記第２非晶質半導体層が形成される領域と異なる領域に形成され、前記第１非晶質半導体層及び前記第２非晶質半導体層の一方を形成する際の位置の調整に用いるアライメント部であることとしてもよい。
　第２の構成によれば、アライメント部は、第１非晶質半導体層及び第２非晶質半導体層が形成される領域とは異なる領域に形成され、第１非晶質半導体層及び第２非晶質半導体層の一方を形成する際の位置の調整に用いられる。そのため、第１非晶質半導体層及び第２非晶質半導体層が形成される領域にアライメント部が形成される場合と比べ、アライメント部の位置を特定しやすく、第１非晶質半導体層と第２非晶質半導体層とが重ならないように、より適切な位置に第１非晶質半導体層及び第２非晶質半導体層を形成することができる。
　第３の構成は、第２の構成において、前記アライメント部は、前記光電変換素子を識別する識別情報を含むこととしてもよい。
　第３の構成によれば、アライメント部の識別情報によって光電変換素子を識別することができる。
　第４の構成は、第１の構成において、前記光散乱層は、前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方が形成された領域に形成され、前記第１非晶質半導体層及び前記第２非晶質半導体層の一方を形成する際の位置の調整に用いるためのアライメント部であることとしてもよい。
　第４の構成によれば、アライメント部が第１非晶質半導体層及び第２非晶質半導体層が形成される領域と異なる領域に形成される場合と比べ、半導体基板の一方の面における第１非晶質半導体層及び第２非晶質半導体層が形成される領域を大きくすることができる。
　第５の構成は、第１の構成において、前記光散乱層は、前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方が形成された領域に形成され、前記第１非晶質半導体層及び前記第２非晶質半導体層が形成された位置の検査に用いるための検査部であることとしてもよい。
　第５の構成によれば、検査部におけるテクスチャ構造によって、第１非晶質半導体層と第２非晶質半導体層の少なくとも一方が形成された位置を特定しやすくなるため、第１非晶質半導体層と第２非晶質半導体層が適切な位置に形成されているか否か検査することができる。
　第６の構成は、第１から第５のいずれかの構成において、前記光散乱層は、さらに、前記一方の半導体層と前記半導体基板の一方の面との間に真性非晶質半導体層を含むこととしてもよい。
　第６の構成によれば、光散乱層における非晶質半導体層が先に形成される場合、光散乱層の膜厚は当該非晶質半導体層が形成されていない領域よりも厚くなるため、光散乱層のコントラストが高くなる。その結果、光散乱層が形成されている位置がより特定しやすくなり、後に形成される非晶質半導体層をより適切な位置に形成できる。
　第７の構成は、第１から第６のいずれかの構成において、前記テクスチャ構造を平面視した場合に、前記テクスチャ構造の凸部の外接円の直径の平均値は、１５μｍ未満であることとしてもよい。
　第６の構成によれば、半導体基板の一方の面からの反射光量が小さくなるため、アライメント部の位置を特定しやすくなる。
　本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。また、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
　この明細書においては、非晶質半導体層は、微結晶相を含んで良いものとする。微結晶相は、平均粒子径が１～５０ｎｍである結晶を含む。
　［実施の形態１］
　図１Ａは、実施の形態１による光電変換素子を上から見た模式図である。また、図１Ｂは、図１Ａに示す光電変換素子１０をＡ－Ａ線で切断した光電変換素子１０の構成を示す断面図である。図１Ａを参照して、光電変換素子１０は、半導体基板１の一方の面の面内方向において、ｎ型非晶質半導体層４とｐ型非晶質半導体層５が交互に配置されている。
また、半導体基板１の一方の面には、ｎ型非晶質半導体層４とｐ型非晶質半導体層５とが形成されている領域と異なる領域にアライメントマーク４Ｍが形成されている。以下、光電変換素子１０の具体的な構成について説明する。
　図１Ａ及び１Ｂを参照して、光電変換素子１０は、半導体基板１と、反射防止膜２と、パッシベーション膜３と、ｎ型非晶質半導体層４と、ｐ型非晶質半導体層５と、電極６，７と、保護膜８と、アライメントマーク４Ｍとを備える。
　半導体基板１において反射防止膜２が形成された面から太陽光が入射される。以下、反射防止膜２が形成された面を「受光面」、ｎ型非晶質半導体層４と、ｐ型非晶質半導体層５が形成された面を「裏面」と呼ぶ。
　半導体基板１は、例えば、ｎ型単結晶シリコン基板からなる。半導体基板１は、例えば、１００～１５０μｍの厚さを有する。そして、半導体基板１は、図１に示すように基板の両面にテクスチャ構造が形成されている。本実施形態におけるテクスチャのサイズは１５μｍ未満である。テクスチャサイズの詳細については後述する。
　反射防止膜２は、半導体基板１の受光面に接して配置される。
　パッシベーション膜３は、半導体基板１の裏面に接して配置される。
　ｎ型非晶質半導体層４は、パッシベーション膜３に接して配置される。
　ｐ型非晶質半導体層５は、パッシベーション膜３に接し、半導体基板１の面内方向においてｎ型非晶質半導体層４に隣接して配置される。より詳しくは、ｐ型非晶質半導体層５は、半導体基板１の面内方向においてｎ型非晶質半導体層４との間で所望の間隔を隔てて配置される。
　ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板１の面内方向において交互に配置される。
　図１Ｂではアライメントマーク４Ｍが図示されていないが、アライメントマーク４Ｍは、ｎ型非晶質半導体層４と同じ半導体層を含み、アライメントマーク４Ｍの上部にはｐ型非晶質半導体層５と同じ半導体層が堆積されている。光電変換素子１０の具体的な製造方法は後述するが、本実施の形態では、ｎ型非晶質半導体層４を形成した後、ｐ型非晶質半導体層５が形成される。アライメントマーク４Ｍは、ｐ型非晶質半導体層５を形成する際に用いるシャドーマスクの位置の調整に用いられる。
　本実施の形態において、アライメントマーク４Ｍは、光散乱層の一例である。光散乱層は、半導体基板１の裏面の少なくとも一部に形成されたテクスチャ構造と、ｎ型非晶質半導体層４及びｐ型非晶質半導体層５の少なくとも一方と同じ非晶質半導体層を含む。本実施の形態では、アライメントマーク４Ｍは、ｐ型非晶質半導体層５を形成する際のシャドーマスクの位置の調整に用いられるアライメント部として機能する。
　電極６は、ｎ型非晶質半導体層４上に、ｎ型非晶質半導体層４に接して配置される。
　電極７は、ｐ型非晶質半導体層５上に、ｐ型非晶質半導体層５に接して配置される。
　保護膜８は、パッシベーション膜３、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７に接して配置される。より詳しくは、保護膜８は、隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５間において、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７の一部に接して配置されるとともに、ｎ型非晶質半導体層４とｐ型非晶質半導体層５との間に配置されたパッシベーション膜３の一部に接して配置される。そして、保護膜８は、電極６，７上に開口部８Ａを有し、電極６，７の端から電極６，７の内側へ向かって５μｍ以上の領域に形成される。
　反射防止膜２は、例えば、窒化シリコン膜からなり、例えば、６０ｎｍの膜厚を有する。また反射防止層２と受光面の間に、真性非晶質半導体層や、ｎ型、ｐ型の導電型の非晶質半導体層が挿入されていてもよい。この場合、受光面のパッシベーション性を向上することができるため好ましい。
　パッシベーション膜３は、例えば、非晶質シリコン、非晶質シリコンの酸化物、非晶質シリコンの窒化物、非晶質シリコンの酸窒化物、および多結晶シリコンのいずれかからなる。
　パッシベーション膜３が非晶質シリコンの酸化物からなる場合、パッシベーション膜３は、シリコンの熱酸化膜からなっていてもよいし、プラズマＣＶＤ（Chemical Vapor Deposition）法等の気相成膜法によって形成されたシリコンの酸化物からなっていてもよい。
　パッシベーション膜３は、例えば、１～２０ｎｍの膜厚を有し、好ましくは、３～８ｎｍの膜厚を有する。そして、パッシベーション膜３がシリコンの絶縁膜からなる場合、パッシベーション膜３は、キャリア（電子および正孔）がトンネル可能な膜厚を有する。実施の形態１においては、パッシベーション膜３は、シリコンの熱酸化膜からなり、パッシベーション膜３の膜厚は、２ｎｍに設定されている。
　ｎ型非晶質半導体層４は、ｎ型の導電型を有し、水素を含有する非晶質半導体層である。ｎ型非晶質半導体層４は、例えば、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、およびｎ型非晶質シリコンカーボンオキサイド等からなる。ｎ型非晶質半導体層４は、例えば、ｎ型ドーパントとしてリン（Ｐ）を含む。そして、ｎ型非晶質半導体層４は、例えば、５～５０ｎｍの膜厚を有する。
　ｐ型非晶質半導体層５は、ｐ型の導電型を有し、水素を含有する非晶質半導体層である。ｐ型非晶質半導体層５は、例えば、ｐ型非晶質シリコン、ｐ型非晶質シリコンゲルマニウム、ｐ型非晶質ゲルマニウム、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイド、ｐ型非晶質シリコンオキシナイトライド、およびｐ型非晶質シリコンカーボンオキサイド等からなる。ｐ型非晶質半導体層５は、例えば、ｐ型ドーパントとしてボロン（Ｂ）を含む。そして、ｐ型非晶質半導体層５は、例えば、５～５０ｎｍの膜厚を有する。
　[テクスチャサイズの定義]
　ここで、テクスチャサイズについて説明する。本明細書において、テクスチャのサイズとは、半導体基板１の主面を平面視した状態、すなわち半導体基板１の主面に対して垂直上方から見た状態におけるサイズを意味する。テクスチャの具体例としては、主面が（１００）面であるｎ型単結晶シリコン基板に、異方性エッチングを施すことによって得られるピラミッド状（四角錐状や四角錐台状）の凹凸構造がある。実際のテクスチャは、図２に示すように、大きさや形状がさまざまなピラミッド状の凹凸が複数形成されている。この凹凸には、重なり合っているものや、変形したものも含まれている。
　本実施の形態では、テクスチャを平面視した場合に、テクスチャの凸部の外接円の直径の平均値をテクスチャのサイズと定義する。ここでは、下記の方法により、テクスチャのサイズを求めた。
　半導体基板１の主面において１００μｍ×１００μｍの大きさの領域を抽出し、抽出した領域に含まれるピラミッド状の凹凸の側面の斜線長（平面視における斜線長）ｒのうち、斜線長ｒが長いものから順に２０個（ｒ１、ｒ２、…、ｒ２０）を検出する。そして、検出した２０個の斜線長ｒ（ｒ１、ｒ２、…、ｒ２０）の平均値ｒａｖｅの２倍をテクスチャ構造のサイズとする。これは、半導体基板１の主面における１００μｍ×１００μｍの大きさの領域内で、テクスチャを平面視した場合に、ピラミッド状の凸部の外接円の直径Ｒのうち、長いものから順に２０個（Ｒ１、Ｒ２、…、Ｒ２０）を検出し、検出した２０個の外接円の直径Ｒの平均長と等しい。
　なお、ピラミッド状の凹凸の底面の一辺の長さに基づいて、テクスチャのサイズを定義してもいいし、ピラミッド状の凹凸の高さに基づいて、テクスチャのサイズを定義してもよい。例えば、ピラミッド状の凹凸の形状が、正方形の底面を有する四角錐である場合、底面の一辺の長さａは、平面視した側面の斜線長ｒとａ＝２×ｒ／√２の関係がある。また、底面と、側面の斜辺との成す角θをテクスチャの傾斜角とした場合、高さｂは、ｂ＝ｒ×ｔａｎθの関係がある。
　次に、電極６、７及び保護膜８の具体的な構造について説明する。図３は、図１に示す電極６，７および保護膜８の拡大図である。図３の（ａ）は、電極６が形成されている部分の拡大図であり、図３の（ｂ）は、電極７が形成されている部分の拡大図である。なお、図３では、電極６，７および保護膜８の構造を分かり易くするため、半導体基板１の裏面が平坦であり、平坦なパッシベーション膜３の上にｎ型非晶質半導体層４、及びｐ型非晶質半導体層５が形成されている構造を図示している。実際には、テクスチャが形成された半導体基板１の裏面にパッシベーション膜３が形成され、凹凸形状を有するパッシベーション膜３の上にｎ型非晶質半導体層４、及びｐ型非晶質半導体層５が形成されている。
　図３の（ａ）に示すように、電極６は、導電層６ａ、６ｂからなる。導電層６ａは、ｎ型非晶質半導体層４に接して配置される。導電層６ｂは、導電層６ａに接して配置される。保護膜８の開口部８Ａの幅をＬとし、電極６，７の端から開口部８Ａまでの距離をＨとした場合、導電層６ａ，６ｂは、ｎ型非晶質半導体層４の面内方向において、ｎ型非晶質半導体層４の中心から両側にＨ＋Ｌ／２の範囲に形成される。幅Ｌは、例えば、２０μｍ以上であり、好ましくは、１００μｍ以上である。幅Ｌがこのような値に設定されることによって、外部配線と電極６，７との密着性を確保できるとともに、コンタクト抵抗を低下できる。また、距離Ｈは、電極６，７と保護膜８との密着性を考慮すると、例えば、５μｍ以上である。
　図３の（ｂ）に示すように、電極７は、導電層７ａ，７ｂからなる。導電層７ａは、ｐ型非晶質半導体層５に接して配置される。導電層７ｂは、導電層７ａに接して配置される。導電層７ａ，７ｂは、ｐ型非晶質半導体層５の面内方向において、ｐ型非晶質半導体層５の中心から両側にＨ＋Ｌ／２の範囲に形成される。
　その結果、電極６，７の各々は、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の面内方向において、２Ｈ＋Ｌの長さを有する。
　図３の（ａ）（ｂ）に示すように、保護膜８は、例えば、保護層８ａ，８ｂの２層構造からなる。保護膜８がｎ型非晶質半導体層４上に形成される場合、保護層８ａは、パッシベーション膜３、ｎ型非晶質半導体層４および電極６に接して配置される。保護層８ｂは、保護層８ａに接して配置される。保護膜８がｐ型非晶質半導体層５上に形成される場合、保護層８ａは、パッシベーション膜３、ｐ型非晶質半導体層５および電極７に接して配置される。保護層８ｂは、保護層８ａに接して配置される。
　そして、ｎ型非晶質半導体層４の面内方向において、電極６の端よりもｎ型非晶質半導体層４の外側の領域をギャップ領域Ｇ１と言い、ｐ型非晶質半導体層５の面内方向において、電極７の端よりもｐ型非晶質半導体層５の外側の領域をギャップ領域Ｇ２と言う。その結果、ｎ型非晶質半導体層４の面内方向においてｎ型非晶質半導体層４の両側にギャップ領域Ｇ１が存在する。また、ｐ型非晶質半導体層５の面内方向においてｐ型非晶質半導体層５の両側にギャップ領域Ｇ２が存在する。
　保護膜８がパッシベーション膜３、ｎ型非晶質半導体層４および電極６に接して配置されるとともにパッシベーション膜３、ｐ型非晶質半導体層５および電極７に接して配置される結果、半導体基板１の面内方向において隣接するｎ型非晶質半導体層４およびｐ型非晶質半導体層５の領域では、ギャップ領域Ｇ（＝Ｇ１＋Ｇ２）が存在し、保護膜８は、図１に示すように、電極６，７およびギャップ領域Ｇ上に形成されることになる。このギャップ領域Ｇは、パッシベーション膜３、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５がむき出しになった領域であり、例えば、２０μｍ～５００μｍの幅を有する。
　電極６、７が例えば銀（Ａｇ）やアルミニウム（Ａｌ）で構成されている場合、電極６、７の反射率は９０％以上となる。半導体基板１の裏面には、８００－１２００ｎｍ程度の長波長領域の光が到達する。半導体基板１の受光面から入射してきた光が、電極６、７が設けられている領域ｎ、ｐに入射すると、電極６、７によって反射されて半導体基板１内に戻り、半導体基板１に吸収される。しかし、電極６、７が設けられていないギャップ領域Ｇ（図１参照）に光が入射した場合、電極６、７による反射が無いため、半導体基板１の裏面側に光が抜け、入射光を有効に利用できない場合がある。ギャップ領域Ｇの幅が広くなると、電極６、７で反射されない光が増えるため、好ましくない。このため、ギャップ領域Ｇの幅は５００μｍ以下が好ましく、３００μｍ以下であることがより好ましい。
　導電層６ａ，７ａの各々は、透明導電膜からなる。透明導電膜は、例えば、ＩＴＯ（Indium Tin Oxide）、ＺｎＯおよびＩＷＯ（Indium Tungsten Oxide）などからなる。
　導電層６ｂ，７ｂの各々は、金属からなる。金属は、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、錫（Ｓｎ）、白金（Ｐｔ）、金（Ａｕ）、クロム（Ｃｒ）、タングステン（Ｗ）、コバルト（Ｃｏ）およびチタン（Ｔｉ）のいずれか、またはこれらの合金、またはこれら金属の２層以上の積層膜からなる。
　導電層６ａ，７ａとしては、それぞれ、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５と密着性が良い透明導電膜を用いることが好ましく、導電層６ｂ，７ｂとしては、導電率が高い金属を用いることが好ましい。
　導電層６ａ，７ａの各々の膜厚は、例えば、３～１００ｎｍである。導電層６ｂ，７ｂの各々の膜厚は、５０ｎｍ以上であることが好ましく、実施の形態１においては、例えば、０．８μｍである。
　なお、実施の形態１においては、電極６は、導電層６ｂのみからなっており、電極７は、導電層７ｂのみからなっていてもよい。この場合、導電層６ａ，７ａが無く、導電層６ｂ，７ｂがそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５に接する。
　導電層６ａ，７ａが無い場合、導電層６ｂ，７ｂは、金属膜で構成されており、それぞれ、下地であるｎ型非晶質半導体層４およびｐ型非晶質半導体層５と密着性が高い金属であることが好ましい。例えば、導電層６ｂ，７ｂは、Ｔｉ，Ｎｉ，Ａｌ，Ｃｒ等からなり、かつ、１～１０ｎｍ程度の膜厚を有する密着層と、Ａｌ，Ａｇ等を主成分とする光反射金属との積層構造からなる。
　また、導電層６ｂ，７ｂは、保護膜８と接するため、保護膜８との密着性を考慮する必要がある。保護膜８として、シリコン、アルミニウム、チタンおよびジルコニア等の酸化膜、シリコンおよびアルミニウムの窒化膜、シリコンおよびアルミニウムの酸窒化膜等を用いた場合、導電層６ｂ，７ｂの保護膜８側の表面は、Ａｌ、インジウム（Ｉｎ）、Ｔｉ、Ｎｉ、Ｃｕ、Ｃｒ、Ｗ、Ｃｏ、パラジウム（Ｐｄ）およびＳｎ等の金属からなることが好ましい。
　更に、電極６，７の各々は、透明導電膜の単膜からなっていてもよい。この場合、透明導電膜は、上述したＩＴＯ等からなる。
　保護層８ａ，８ｂの各々は、無機絶縁膜からなる。無機絶縁膜は、酸化膜、窒化膜および酸窒化膜等からなる。
　酸化膜は、シリコン、アルミニウム、チタン、ジルコニア、ハフニウム、亜鉛、タンタルおよびイットリウム等の酸化膜からなる。
　窒化膜は、シリコンおよびアルミニウム等の窒化膜からなる。
　酸窒化膜は、シリコンおよびアルミニウム等の酸窒化膜からなる。
　そして、保護層８ｂは、保護層８ａと異なる無機絶縁膜からなる。即ち、上述した無機絶縁膜の中から２種類の膜を選択して保護層８ａ，８ｂを形成する。
　また、保護層８ａが半導体層からなり、保護層８ｂが上述した無機絶縁膜からなっていてもよい。
　この場合、半導体層は、非晶質半導体層からなる。そして、非晶質半導体層は、非晶質シリコン、非晶質シリコンゲルマニウム、非晶質ゲルマニウム、非晶質シリコンカーバイド、非晶質シリコンナイトライド、非晶質シリコンオキサイド、非晶質シリコンオキシナイトライドおよび非晶質シリコンカーボンオキサイド等からなる。絶縁性が高い方が電極６，７間のリークを抑制できるため、保護層８ａは、真性の非晶質半導体層からなることが好ましい。例えば、保護層８ａは、真性の非晶質シリコンからなり、保護層８ｂは、シリコンの窒化膜からなる。
　但し、保護層８ｂが絶縁膜からなる場合、保護層８ａは、ｎ型非晶質半導体層またはｐ型非晶質半導体層からなっていてもよい。
　保護層８ｂは、正の固定電荷を持つ誘電体膜からなることが好ましい。正の固定電荷を持つ誘電体膜は、例えば、シリコンの窒化膜およびシリコンの酸窒化膜である。
　半導体基板１は、ｎ型単結晶シリコンからなるので、保護層８ｂが正の固定電荷を持つ誘電体膜からなる場合、保護層８ｂは、少数キャリアである正孔に対して電界を及ぼし、ギャップ領域Ｇにおける少数キャリア（正孔）のライフタイムを長く維持することができる。
　保護膜８は、２層構造に限らず、単層、または２層構造以上の多層構造からなっていてもよい。
　保護膜８が単層からなる場合、保護膜８は、上述した無機絶縁膜の中から選択された１種類の膜からなる。
　保護膜８が多層構造からなる場合、保護膜８は、上述した保護層８ａ，８ｂを多層構造の中に含む。
　上述したように、保護膜８が２層構造からなる場合、保護層８ａを非晶質半導体層で形成し、保護層８ｂを絶縁膜で形成することによって、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５に対するパッシベーション性と、電極６，７間の絶縁性とを両立できるので、好ましい。
　また、半導体基板１がｎ型シリコン基板からなる場合、正の固定電荷を持つ誘電体膜によって保護層８ｂを形成することにより、電界をギャップ領域に及ぼし、ギャップ領域における少数キャリア（正孔）のライフタイムを長くできるので、更に、好ましい。
　更に、上述した無機絶縁膜が保護膜８の多層構造の中に含まれる場合、非晶質半導体層（ｎ型非晶質半導体層４およびｐ型非晶質半導体層５）に拡散してくる水分等を防ぐ防湿効果を得ることができるので、好ましい。上述した無機絶縁膜の中でも、シリコンの窒化膜、シリコンの酸窒化膜は、他の無機絶縁膜に比べて防湿性が特に高いため、特に好ましい。そして、ｎ型シリコン基板を用いた場合には、防湿性と正の固定電荷による電界効果とを合わせて得ることができるので、光電変換素子１０の長期的な信頼性と高効率化とを両立することができる。
　例えば、保護膜８が２層構造以上の多層膜、例えば、３層構造からなる場合、１つの保護層（ｎ型非晶質半導体層４またはｐ型非晶質半導体層５に接する保護層）が非晶質半導体層からなり、残りの２つの保護層が無機絶縁膜の中から選択された２種類の膜からなる。
　更に、保護膜８が単層または多層からなる場合、保護膜８は、上述した無機絶縁膜上に有機物の絶縁膜等が形成された構造からなっていてもよい。
　有機物は、例えば、イミド系樹脂、エポキシ樹脂、フッ素樹脂、ポリカーボネート、および液晶ポリマー等からなる。
　イミド系樹脂は、例えば、ポリイミドである。フッ素樹脂は、例えば、ポリテトラフルオロエチレン（ＰＴＦＥ）である。また、有機物は、スクリーン印刷で形成されたレジストであってもよい。
　図４は、図１に示すｎ型非晶質半導体層４の詳細な構造を示す断面図である。なお、この図では、半導体基板１の裏面が平坦であり、平坦なパッシベーション膜３の上に、ｎ型非晶質半導体層４が形成されている構造を示しているが、実際には、半導体基板１の裏面にはテクスチャ構造が形成されている。
　図４を参照して、ｎ型非晶質半導体層４は、ｎ型非晶質半導体層４の面内方向において、フラット領域ＦＴと、膜厚減少領域ＴＤとを有する。フラット領域ＦＴは、ｎ型非晶質半導体層４のうち、最も厚い膜厚を有し、かつ、膜厚がほぼ一定である部分からなる。
　フラット領域ＦＴの両端の点をＡ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＢ点としたとき、膜厚減少領域ＴＤは、ｎ型非晶質半導体層４の面内方向においてＡ点からＢ点までの領域である。
　そして、膜厚減少領域ＴＤは、ｎ型非晶質半導体層４の面内方向においてフラット領域ＦＴの両側に配置される。
　ｎ型非晶質半導体層４が膜厚減少領域ＴＤを有するのは、後述するように、シャドーマスクを用いてプラズマＣＶＤ法によってｎ型非晶質半導体層４を形成するからである。膜厚減少領域ＴＤは、フラット領域ＦＴよりも薄い膜厚を有するので、膜厚減少領域ＴＤのドーパント濃度は、フラット領域ＦＴのドーパント濃度よりも高い。
　電極６は、ｎ型非晶質半導体層４のフラット領域ＦＴの全体と膜厚減少領域ＴＤの一部とに接して配置される。
　ｐ型非晶質半導体層５も、図４に示すｎ型非晶質半導体層４と同じ構造からなる。そして、電極７は、ｐ型非晶質半導体層５のフラット領域ＦＴの全体と膜厚減少領域ＴＤの一部とに接して配置される。
　その結果、キャリア（電子）がｎ型非晶質半導体層４を介して電極６へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｐ型非晶質半導体層５を介して電極７へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子１０の変換効率を向上できる。
　なお、電極６は、ｎ型非晶質半導体層４の膜厚減少領域ＴＤの全体に接していてもよく、電極７は、ｐ型非晶質半導体層５の膜厚減少領域ＴＤの全体に接していてもよい。
　図５は、図１に示すｎ型非晶質半導体層４の他の詳細な構造を示す断面図である。図５の（ａ）を参照して、光電変換素子１０は、ｎ型非晶質半導体層４に代えてｎ型非晶質半導体層４１を備え、電極６に代えて電極６１を備えていてもよい。
　ｎ型非晶質半導体層４１において、膜厚が最大である点をＣ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＤ点とする。その結果、膜厚減少領域ＴＤは、ｎ型非晶質半導体層４１の面内方向においてＣ点からＤ点までの領域である。
　そして、ｎ型非晶質半導体層４１は、ｎ型非晶質半導体層４１の面内方向において２つの膜厚減少領域ＴＤを有する。２つの膜厚減少領域ＴＤは、ｎ型非晶質半導体層４１の面内方向において相互に接して配置される。
　電極６１は、２つの膜厚減少領域ＴＤのうち、一方の膜厚減少領域ＴＤの一部と他方の膜厚減少領域ＴＤの一部とに接して配置される。
　光電変換素子１０は、ｐ型非晶質半導体層５に代えて、図５の（ａ）に示すｎ型非晶質半導体層４１と同じ構造からなるｐ型非晶質半導体層を備えていてもよい。
　その結果、キャリア（電子）がｎ型非晶質半導体層４１を介して電極６１へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｎ型非晶質半導体層４１と同じ構造を有するｐ型非晶質半導体層を介して電極へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子１０の変換効率を向上できる。
　なお、電極６１は、ｎ型非晶質半導体層４１と、ｎ型非晶質半導体層４１と同じ構造を有するｐ型非晶質半導体層とにおいて、２つの膜厚減少領域ＴＤの全体に接して配置されていてもよい。
　図５の（ｂ）を参照して、光電変換素子１０は、ｎ型非晶質半導体層４に代えてｎ型非晶質半導体層４２を備え、電極６に代えて電極６２を備えていてもよい。
　ｎ型非晶質半導体層４２において、膜厚が最大である点をＥ点とし、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点をＦ点とし、膜厚の変化率の符号が負から正に変化する点をＧ点とする。
　その結果、膜厚減少領域ＴＤ１は、ｎ型非晶質半導体層４２の面内方向においてＥ点からＦ点までの領域であり、膜厚減少領域ＴＤ２は、ｎ型非晶質半導体層４２の面内方向においてＥ点からＧ点までの領域である。
　そして、ｎ型非晶質半導体層４２は、ｎ型非晶質半導体層４２の面内方向において２つの膜厚減少領域ＴＤ１と２つの膜厚減少領域ＴＤ２とを有する。
　２つの膜厚減少領域ＴＤ２は、ｎ型非晶質半導体層４２の面内方向における膜厚分布がＧ点を通る線に対して対称になるように配置される。２つの膜厚減少領域ＴＤ１は、ｎ型非晶質半導体層４２の面内方向において２つの膜厚減少領域ＴＤ２の両側に配置される。
　電極６２は、２つの膜厚減少領域ＴＤ２の全体と、一方の膜厚減少領域ＴＤ１の一部と、他方の膜厚減少領域ＴＤ１の一部とに接して配置される。
　光電変換素子１０は、ｐ型非晶質半導体層５に代えて、図５の（ｂ）に示すｎ型非晶質半導体層４２と同じ構造からなるｐ型非晶質半導体層を備えていてもよい。
　その結果、キャリア（電子）がｎ型非晶質半導体層４２を介して電極６２へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｎ型非晶質半導体層が形成される場合に比べ低抵抗になる。また、キャリア（正孔）がｎ型非晶質半導体層４２と同じ構造を有するｐ型非晶質半導体層を介して電極へ到達するときの抵抗は、パッシベーション膜３の面内方向において一定の膜厚を有するｐ型非晶質半導体層が形成される場合に比べ低抵抗になる。従って、光電変換素子１０の変換効率を向上できる。
　なお、電極６２は、ｎ型非晶質半導体層４２と、ｎ型非晶質半導体層４２と同じ構造を有するｐ型非晶質半導体層とにおいて、２つの膜厚減少領域ＴＤ１の全体と、２つの膜厚減少領域ＴＤ２の全体とに接して配置されていてもよい。
　このように、光電変換素子１０は、膜厚減少領域ＴＤ（ＴＤ１，ＴＤ２）を有するｎ型非晶質半導体層およびｐ型非晶質半導体層を備える。そして、この発明の実施の形態においては、膜厚減少領域は、膜厚減少領域ＴＤ，ＴＤ１，ＴＤ２のいずれかからなる。
　従って、ｎ型非晶質半導体層またはｐ型非晶質半導体層の膜厚が最大である点を第１の点とし、ｎ型非晶質半導体層またはｐ型非晶質半導体層の面内方向において、膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点、または膜厚の変化率の符号が負から正に変化する点を第２の点としたとき、膜厚減少領域は、ｎ型非晶質半導体層またはｐ型非晶質半導体層の面内方向において、第１の点から第２の点までの領域である。
　なお、この発明の実施の形態においては、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５の少なくとも一方が膜厚減少領域を有していればよい。
　次に、光電変換素子１０の製造方法について説明する。図６から図１０は、それぞれ、図１に示す光電変換素子１０の製造方法を示す第１から第５の工程図である。
　図６を参照して、光電変換素子１０の製造が開始されると、バルクのシリコンからワイヤソーによって１００～３００μｍの厚さを有するウェハを切り出す。そして、ウェハの表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行い、半導体基板１’を準備する（図６の工程（ａ）参照）。
　一般的に、テクスチャ構造を有するシリコン基板は、シリコンインゴットをワイヤソー等によりスライスして得られるシリコン基板をエッチングすることにより製造される。テクスチャを形成する基板は、遊離砥粒スライス基板を使用した単結晶シリコンが主流であるが、コスト削減やスライス技術の向上もあり固定砥粒スライス基板おいても同様のテクスチャが形成可能である。
　半導体基板１’のエッチングは、アルカリ性のエッチング液を用いた湿式エッチングにより行うことができる。このエッチングは水酸化ナトリウム溶液中の場合、以下の反応式（１）、（２）、（３）等の反応によって進行する。
　Ｓｉ＋２ＮａＯＨ＋Ｈ２Ｏ → Ｎａ２ＳｉＯ３＋２Ｈ２　　…（１）
　２Ｓｉ＋２ＮａＯＨ＋３Ｈ２Ｏ → Ｎａ２Ｓｉ２Ｏ５＋４Ｈ２　…（２）
　３Ｓｉ＋４ＮａＯＨ＋４Ｈ２Ｏ → Ｎａ４Ｓｉ３Ｏ８＋６Ｈ２　…（３）
　半導体基板１’の表面にテクスチャ構造を形成するために、例えばエッチング速度を制御したエッチング液を使用することにより異方性エッチングを行う。半導体基板１’の表面へのテクスチャ構造の形成は以下のメカニズムに基づく。半導体基板１’のアルカリ水溶液によるエッチング速度は、シリコンの（１００）面が最も早く、（１１１）面が最も遅い。そのため、アルカリ水溶液にエッチング速度を低下させることができる特定の添加剤（以下、「エッチング抑制剤」ということもある。）を添加することによってテクスチャーエッチングの速度を抑制すると、シリコンの（１００）面等のエッチングされやすい結晶面が優先的にエッチングされ、エッチング速度の遅い（１１１）面が表面に残存する。この（１１１）面は、（１００）面に対して約５４度の傾斜を持つためにプロセスの最終段階では（１１１）面とその等価な面で構成されるピラミッド状の凹凸構造が形成される。
　しかし、エッチング条件によっては、おおよそ４０－５４度程度の傾斜を持ったテクスチャが形成されることもあり、必ずしもテクスチャの表面が（１１１）が形成される訳ではない。本発明でも、テクスチャの傾斜面が、（１１１）面である必要はなく、傾斜が緩やかであってもよい。
　また、テクスチャ形成用エッチング液として、水酸化ナトリウム（ＮａＯＨ）水溶液に、エッチング抑制剤としてイソプロピルアルコール（以下、「ＩＰＡ」と称する場合がある。）を添加したエッチング液を使用してもよい。このエッチング液を６０～８０℃程度に加温し、（１００）面のシリコン基板を１０～３０分間浸漬させてエッチングする。
　また、水酸化ナトリウム又は水酸化カリウムと、添加剤としてリグニン等の特定の添加剤と、炭酸水素ナトリウム又は炭酸水素カリウムを含むエッチング液を使用することにより、微小なピラミッド状（凹部の底面から凸部の頂点までの高さが１μｍ以下）のテクスチャ構造を形成することができる。このように、エッチング液の温度、処理時間、エッチング抑制剤の種類、エッチング速度、基板の種類など種々の条件を変えることで、テクスチャのサイズを制御することができる。ここでは、テクスチャのサイズが１５μｍ以下となるようにエッチング条件が設定されている。
　本実施の形態では、図６の工程（ａ）の後、半導体基板１’をＮａＯＨおよびＫＯＨ等のアルカリ溶液（例えば、ＫＯＨ：１～５ｗｔ％、イソプロピルアルコール：１～１０ｗｔ％の水溶液）を用いてエッチングする。これによって、半導体基板１’の両面が異方性エッチングされ、テクスチャのサイズが１５μｍ以下のテクスチャ構造が形成される。（図６の工程（ｂ）参照）。
　引き続いて、半導体基板１の表面を熱酸化して酸化膜１１を半導体基板１の受光面に形成するとともにパッシベーション膜３を半導体基板１の裏面（受光面と反対側の表面）に形成する（図６の工程（ｃ）参照）。
　半導体基板１の酸化は、ウェット処理および熱酸化のいずれでもよい。ウェット酸化の場合は、例えば、半導体基板１を過酸化水素、硝酸およびオゾン水等に浸漬し、その後、ドライ雰囲気中で８００～１０００℃で半導体基板１を加熱する。また、熱酸化の場合、例えば、酸素または水蒸気の雰囲気中で半導体基板１を９００～１０００℃に加熱する。
　図６の工程（ｃ）の後、スパッタリング法、ＥＢ（Electron Beam）蒸着およびＴＥＯＳ法等を用いて酸化膜１１に接して窒化シリコン膜１２を形成する。これによって、反射防止膜２が半導体基板１の受光面に形成される（図７の工程（ｄ）参照）。
　図７の工程（ｄ）の後、半導体基板１をプラズマ装置の反応室に入れ、シャドーマスク３０を半導体基板１のパッシベーション膜３上に配置する（図７の工程（ｅ）参照）。
　ここで、シャドーマスク３０について説明する。図１１Ａは、シャドーマスク３０を上から見た模式図である。シャドーマスク３０は、複数の開口部３０ａと、開口部３０ｂとを有する。開口部３０ａは、パッシベーション膜３の上にｎ型非晶質半導体層４を形成するための開口部であり、隣接する開口部３０ａと一定の距離を隔てて形成されている。開口部３０ｂは、ｐ型非晶質半導体層５を形成する際の基準となるアライメントマークを形成するための開口部である。
　シャドーマスク３０は、例えば、ステンレス鋼からなり、厚さが２００μｍのメタルマスクで構成される。開口部３０ａは、略長方形の形状を有し、開口部３０ｂは、略正方形の形状を有する。開口部３０ａの開口幅ｗは約４００μｍである。また、開口部３０ｂは、１．０ｍｍ×１．０ｍｍの大きさを有するが、０．４ｍｍ×０．４ｍｍの大きさがより好ましい。
　半導体基板１の温度を１３０～１８０℃に設定し、０～１００ｓｃｃｍの水素（Ｈ２）ガス、４０ｓｃｃｍのＳｉＨ４ガス、および４０ｓｃｃｍのホスフィン（ＰＨ３）ガスを反応室に流し、反応室の圧力を４０～１２０Ｐａに設定する。その後、ＲＦパワー密度が５～１５ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、ＰＨ３ガスは、水素によって希釈されており、ＰＨ３ガスの濃度は、例えば、１％である。
　これによって、シャドーマスク３０によって覆われていないパッシベーション膜３の領域にｎ型非晶質シリコンが堆積され、ｎ型非晶質半導体層４とアライメントマーク４Ｍとがパッシベーション膜３上に形成される（図７の工程（ｆ）参照）。
　シャドーマスク３０がパッシベーション膜３上に配置された場合、シャドーマスク３０とパッシベーション膜３との間には、隙間が存在する。その結果、プラズマによって分解されたＳｉＨおよびＳｉＨ２等の活性種がシャドーマスク３０とパッシベーション膜３との間の隙間に回り込み、シャドーマスク３０によって覆われた一部の領域にもｎ型非晶質半導体層４が形成される。テクスチャ構造が形成されていない半導体基板にシャドーマスク３０を用いて成膜する場合に比べ、シャドーマスク３０とパッシベーション膜３との間の隙間への回り込みが多くなる。これにより、膜厚減少領域ＴＤを有するｎ型非晶質半導体層４がパッシベーション膜３上に形成される。また、シャドーマスク３０上にも、ｎ型非晶質シリコン３１が堆積する。
　なお、ｎ型非晶質半導体層４における膜厚減少領域ＴＤの幅および膜厚減少率は、ｎ型非晶質半導体層４を成膜するときの成膜圧力、シャドーマスク３０の厚さおよびシャドーマスク３０の開口幅を変えることによって制御される。例えば、シャドーマスク３０の厚さを厚くすると、膜厚減少領域ＴＤの幅が広くなる。
　図７の工程（ｆ）の後、シャドーマスク３０に代えてシャドーマスク４０をパッシベーション膜３、ｎ型非晶質半導体層４及びアライメントマーク４Ｍの上に配置する（図８の工程（ｇ）参照）。
　ここで、シャドーマスク４０について説明する。図１１Ｂは、シャドーマスク４０を上から見た模式図である。シャドーマスク４０は、パッシベーション膜３の上にｐ型非晶質半導体層５を形成するための複数の開口部４０ａと、パッシベーション膜３の上に形成されたアライメントマーク４Ｍ(図７の（ｆ）参照)と位置合わせを行うためのアライメント用開口部４０ｂとを有する。
　開口部４０ａは、シャドーマスク３０の開口部３０ａと同様、略長方形の形状を有し、その開口幅ｗが約４００μｍである。アライメント用開口部４０ｂの内側は開口しており、シャドーマスク３０の開口部３０ｂと同じ大きさの破線枠４０１ｂの各辺と接する位置に、アライメント用開口部４０ｂの内側に突出した４つの凸部４０２ｂ～４０５ｂを有する。シャドーマスク４０の材質及び厚さは、シャドーマスク３０と同様である。
　シャドーマスク４０を配置する際、パッシベーション膜３の上に形成されたアライメントマーク４Ｍを光学顕微鏡で観察し、アライメントマーク４Ｍの位置を特定する。本実施の形態では、半導体基板１の裏面の全体にテクスチャサイズが１５μｍ未満のテクスチャ構造が形成されている。そのため、アライメントマーク４Ｍの下の半導体基板１の部分の反射率が略均一となっており、光学顕微鏡でアライメントマーク４Ｍの位置を確実に特定することができる。
　アライメントマーク４Ｍの位置を特定した後、図１１Ｃに示すように、アライメントマーク４Ｍの各辺に、シャドーマスク４０のアライメント用開口部４０ｂの凸部４０２ｂ～４０５ｂが接するようにシャドーマスク４０を配置する。これにより、シャドーマスク４０の開口部４０ａがｎ型非晶質半導体層４と一定の距離を隔てた位置に配置される。
　なお、図８の工程（ｇ）においては、シャドーマスク４０は、パッシベーション膜３から離れているように図示されているが、ｎ型非晶質半導体層４の膜厚は、上述したように５～５０ｎｍと非常に薄いので、実際には、シャドーマスク４０は、パッシベーション膜３に近接して配置されている。
　そして、半導体基板１の温度を１３０～１８０℃に設定し、０～１００ｓｃｃｍのＨ２ガス、４０ｓｃｃｍのＳｉＨ４ガス、および４０ｓｃｃｍのジボラン（Ｂ２Ｈ６）ガスを反応室に流し、反応室の圧力を４０～２００Ｐａに設定する。その後、ＲＦパワー密度が５～１５ｍＷ／ｃｍ２である高周波電力（１３．５６ＭＨｚ）を平行平板電極に印加する。なお、Ｂ２Ｈ６ガスは、水素によって希釈されており、Ｂ２Ｈ６ガスの濃度は、例えば、２％である。
　これによって、シャドーマスク４０によって覆われていないパッシベーション膜３の領域にｐ型非晶質シリコンが堆積される。その結果、パッシベーション膜３上において、アライメントマーク４Ｍの上にｐ型非晶質シリコン５Ｍが堆積するとともに、ｎ型非晶質半導体層４と一定の間隔を隔てた適切な位置に、ｐ型非晶質半導体層５が形成される（図８の工程（ｈ）参照）。
　シャドーマスク４０がパッシベーション膜３およびｎ型非晶質半導体層４上に配置された場合、シャドーマスク４０とパッシベーション膜３との間には、隙間が存在する。その結果、プラズマによって分解されたＳｉＨおよびＳｉＨ２等の活性種がシャドーマスク４０とパッシベーション膜３との間の隙間に回り込み、シャドーマスク４０によって覆われた一部の領域にもｐ型非晶質半導体層５が形成される。従って、膜厚減少領域ＴＤを有するｐ型非晶質半導体層５がパッシベーション膜３上に形成される。また、シャドーマスク４０上にも、ｐ型非晶質シリコン３２が堆積する。
　なお、ｐ型非晶質半導体層５における膜厚減少領域ＴＤの幅および膜厚減少率は、ｐ型非晶質半導体層５を成膜するときの成膜圧力、シャドーマスク４０の厚さおよびシャドーマスク４０の開口幅を変えることによって制御される。例えば、シャドーマスク４０の厚さを厚くすると、膜厚減少領域ＴＤの幅が広くなる。
　ｐ型非晶質シリコンを堆積した後、シャドーマスク４０を除去すると、半導体基板１の面内方向に交互に配置されたｎ型非晶質半導体層４およびｐ型非晶質半導体層５がパッシベーション膜３上に形成されるとともに、アライメントマーク４Ｍの上にｐ型非晶質シリコン５Ｍが形成された状態になる（図８の工程（ｉ）参照）。
　図８の工程（ｉ）の後、開口部がｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に位置するようにシャドーマスク５０を配置する（図９の工程（ｊ）参照）。シャドーマスク５０は、材質および厚さがシャドーマスク３０と同じである。また、開口幅は、ｎ型非晶質半導体層４又はｐ型非晶質半導体層５のフラット領域ＦＴの幅と、その非晶質半導体層における２つの膜厚減少領域ＴＤの幅との和に設定される。
　図９の工程（ｊ）の後、シャドーマスク５０を介して導電層６ａ，７ａおよび導電層６ｂ，７ｂを順次堆積する。これによって、電極６，７がそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に堆積される（図９の工程（ｋ）参照）。
　導電層６ａ，７ａおよび導電層６ｂ，７ｂは、スパッタリング法、蒸着法、イオンプレーティング法、熱ＣＶＤ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ゾルゲル法、液状にした原料を噴霧加熱する方法、およびインクジェット法等を用いて形成される。
　導電層６ａ，７ａは、例えば、ＩＴＯ，ＩＷＯ，ＺｎＯのいずれかであり、導電層６ｂ，７ｂは、Ｔｉ（３ｎｍ）／Ａｌ（５００ｎｍ）の２層構造からなる。
　ＩＴＯは、例えば、ＳｎＯ２を０．５～４ｗｔ％ドープしたＩＴＯターゲットを、アルゴンガスまたはアルゴンガスと酸素ガスとの混合ガスを流し、２５～２５０℃の基板温度
、０．１～１．５Ｐａの圧力、０．０１～２ｋＷの電力でスパッタ処理を行うことによって形成される。
　ＺｎＯは、ＩＴＯターゲットに代えて、Ａｌを０．５～４ｗｔ％ドープしたＺｎＯターゲットを用いて同様の条件でスパッタ処理を行うことにより形成される。
　Ｔｉ／Ａｌの２層構造は、ＥＢ蒸着によって形成される。
　また、電極６，７は、それぞれ、導電層６ａ，７ａをシード電極としてメッキ成膜法によって導電層６ｂ，７ｂを形成してもよい。この場合、導電層６ｂ，７ｂは、例えば、Ｎｉ，Ｗ，Ｃｏ，Ｔｉ，Ｃｒ、これらの合金、およびこれらの合金とＰ，Ｂとの合金のいずれかからなる。また、導電層６ｂ，７ｂ上にメッキ法でＣｕ，Ａｌ，Ｓｎ等を形成することもできる。
　図９の工程（ｋ）の後、シャドーマスク６０を電極６，７上に配置する（図９の工程（ｌ）参照）。シャドーマスク６０は、材質および厚さがシャドーマスク３０と同じである。
　そして、保護膜８をパッシベーション膜３、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７上に形成する。
　より具体的には、プラズマＣＶＤ法を用いて真性非晶質半導体膜およびシリコンの窒化膜をパッシベーション膜３、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７上に順次堆積する。この場合、例えば、ＳｉＨ４ガスを材料ガスとして真性非晶質半導体膜を形成し、真性非晶質半導体膜の膜厚は、例えば、１０ｎｍである。また、例えば、ＳｉＨ４ガスおよびＮＨ３ガスを材料ガスとしてシリコンの窒化膜を形成し、シリコンの窒化膜の膜厚は、例えば、１２０ｎｍである。これによって、光電変換素子１０が完成する（図１０の工程（ｍ）参照）。
　上述の例では、シャドーマスク３０，４０，５０，６０の材料として、ステンレス鋼を例示したが、ステンレス鋼に限定されず、例えば、銅、ニッケル、ニッケル合金（４２アロイ、インバー材等）およびモリブデン等を用いてもよい。また、シャドーマスク３０，４０，５０，６０は、メタルマスクに限定されず、例えば、ガラスマスク、セラミックマスクおよび有機フィルムマスク等のいずれかでもよい。また、半導体基板１と同じ材質の半導体基板をエッチングで加工して、シャドーマスクとしてもよい。この場合、半導体基板とシャドーマスクとは同じ材質のため、熱膨張係数が同一となり、熱膨張係数の違いによるずれは生じない。また、半導体基板１の熱膨張係数との関係および原料コストを考慮すると、シャドーマスク３０，４０，５０，６０の材料は、４２アロイが好ましい。半導体基板１との熱膨張係数の関係から、シャドーマスク３０，４０，５０，６０の材料は、ニッケルの組成が３６％程度、鉄の組成が６４％の場合が、半導体基板１の熱膨張係数に最も近くなり、熱膨張係数の差によるアライメント誤差を最も小さくできる。
　また、シャドーマスク３０，４０，５０，６０の厚さに関しては、生産のランニングコストを抑制する観点から、再生して多数回使用できることが好ましい。この場合、シャドーマスク３０，４０，５０，６０に付着した成膜物は、フッ酸またはＮａＯＨを用いて除去することができる。これらの再生回数を考慮すると、シャドーマスク３０，４０，５０，６０の厚さは、３０μｍ～３００μｍが好ましい。
　また、上述した製造方法においては、保護膜８を構成する真性非晶質半導体膜／シリコンの窒化膜を１つの反応室で連続して形成すると説明したが、この発明の実施の形態においては、これに限らず、真性非晶質半導体層を形成した後、シリコンの窒化膜をスパッタリング装置、または別のＣＶＤ装置で形成するように、１回、試料を大気に暴露してもよい。
　保護膜８を構成する真性非晶質半導体膜／シリコンの窒化膜を、大気暴露せずに形成した場合、大気中における有機物または水分のコンタミネーションを抑制することができるため、好ましい。
　更に、保護膜８は、ＥＢ蒸着、スパッタリング法、レーザアブレーション法、ＣＶＤ法およびイオンプレーティング法を用いて形成されてもよい。
　更に、この発明の実施の形態においては、パッシベーション膜３を形成した後、窒素（Ｎ２）ガスを用いたプラズマＣＶＤ法によりパッシベーション膜３を窒化し、ＳｉＯＮからなるパッシベーション膜を形成してもよい。その結果、パッシベーション膜上に形成したｐ型非晶質半導体層５中のドーパント（Ｂ）が半導体基板１へ拡散するのを抑制できる。そして、トンネル電流を流すことができる膜厚を有するパッシベーション膜を形成した場合であっても、有効にボロン（Ｂ）の拡散を抑制できるため、好ましい。
　上述したように、半導体基板１の裏面の全体には、テクスチャサイズが１５μｍ未満のテクスチャ構造が形成されている。このテクスチャ構造によって半導体基板１の裏面の反射率が略均一となるため、パッシベーション膜３の上にｎ型非晶質半導体層４とともに形成されたアライメントマーク４Ｍを光学顕微鏡で観察した際、アライメントマーク４Ｍの位置を確実に特定することができる。そのため、アライメントマーク４Ｍを基準にシャドーマスク４０のアライメント用開口部４０ｂの凸部４０２ｂ～４０５ｂの位置を合わせることができ、シャドーマスク４０を適切な位置に配置することができる。その結果、ｎ型非晶質半導体層４と一定の間隔を隔てた位置にｐ型非晶質半導体層５を形成することができ、隣接するｎ型非晶質半導体層４とｐ型非晶質半導体層５の間に、ギャップ領域Ｇを形成することができる。また、特に、ｎ型非晶質シリコンは、光学顕微鏡で観察した際、ｐ型非晶質シリコンと比べてコントラストが低いため、ｎ型非晶質半導体層４を形成した後、ｐ型非晶質半導体層５を形成する場合に上記の構成は特に有効である。
　また、アライメントマーク４Ｍとその他の領域との膜厚差が、例えば、ｎ型非晶質半導体層の膜厚の分だけしかない場合、アライメントマーク４Ｍとその他の領域との境界の認識が難しい。しかしながら、アライメントマーク４Ｍにおけるｎ型非晶質シリコンが形成された領域の境界（外縁）部分の下にテクスチャ構造が形成されることで、アライメントマーク４Ｍにおけるｎ型非晶質シリコンの境界部分の視認性が高くなり、アライメントマーク４Ｍの認識精度が向上する。その結果、ｎ型非晶質半導体層４の膜厚をより薄くすることが可能となり、ｎ型非晶質半導体層４における直列抵抗を低減し、より高い変換効率を実現することが可能となる。
　また、テクスチャサイズによって、半導体基板１の裏面を光学顕微鏡で観察した際のテクスチャのエッジの鮮明さが異なる。これは、テクスチャサイズが大きいほど、シャドーマスクの裏側への膜の回り込み量が増加するからである。上述の例では、半導体基板１の裏面に形成されたテクスチャのサイズが１５μｍ未満である。テクスチャのサイズが１５μｍ未満では、半導体基板１の裏面からの反射光量が小さくなり、裏面の反射率が略均一となるため、アライメントマーク４Ｍが認識しやすくなる。
　ここで、図１２の（ａ）～（ｄ）に、裏面の状態が各々異なる半導体基板にアライメントマークを形成した場合のアライメントマークの光学顕微鏡画像を示す。図１２の(ａ)は、半導体基板の裏面がミラー面である場合のアライメントマークの光学顕微鏡画像である。図１２の（ｂ）は、半導体基板の裏面にテクスチャ構造が形成されていないフラット面である場合のアライメントマークの光学顕微鏡画像である。図１２の（ｃ）は、半導体基板の裏面にテクスチャサイズが１μｍのテクスチャ構造が形成されている場合のアライメントマークの光学顕微鏡画像である。図１２の（ｄ）は、半導体基板の裏面にテクスチャサイズが１５μｍのテクスチャ構造が形成されている場合のアライメントマークの光学顕微鏡画像である。図１２の（ａ）～（ｄ）に示す領域Ａの画像部分はアライメントマークが形成された領域であり、領域Ｂの画像部分はパッシベーション膜３が形成されている領域である。
　図１２の（ａ）の場合、半導体基板の裏面は原子レベルでフラットなミラー面であるため、半導体基板の反射率が面内で略一様である。また、ｎ型非晶質半導体層４を形成する際のシャドーマスクの裏側にｎ型非晶質シリコンが回り込みにくくなり、図１２の（ａ）に示すように、アライメントマークの部分と他の領域とのコントラストが高くなり、アライメントマークを認識しやすい。
　図１２の（ｂ）の場合には、半導体基板のディンプルによる大きな光学的コントラストがノイズ源になり、さらに、半導体基板の裏面がフラット面であることから半導体基板の反射光量が大きいため、アライメントマークの部分を光学的に認識することが困難である。
　図１２の（ｃ）において、破線枠で示す最も明るく見える領域Ｃは、ｐ型非晶質半導体層５を形成する際のシャドーマスクのマスク用アライメントマークである。アライメントマークが形成されている領域Ａの境界部分にはテクスチャ構造が形成されているため、半導体基板の裏面からの反射光量が図１２の（ｂ）の場合よりも小さくなり、面内の反射率が略均一となる。その結果、図１２の（ｂ）の場合よりもアライメントマークを光学的に認識しやすくなる。
　図１２の（ｄ）の場合、図１２の（ｃ）に比べ、半導体基板の裏面に形成されたテクスチャ構造のテクスチャサイズが大きく、アライメントマークが形成されている領域Ａの境界が認識しにくくなっている。これは、テクスチャサイズが大きくなるに従い、ｎ型非晶質半導体層４を形成する際のシャドーマスクの裏側にｎ型非晶質シリコンが回り込みやすくなることによる。よって、半導体基板の裏面に形成されるテクスチャ構造のテクスチャサイズは１５μｍ未満が好ましく、１５ｕｍ以上になるとアライメントマークの境界部が認識しにくくなることが分かる。
　さらに、テクスチャの傾斜角θが小さいほど半導体基板の表面がフラットに近づき、反射率が高くなるため、アライメントマーク４Ｍの視認性が低下する。そのため、例えば、テクスチャの傾斜角θを４０°以上とすることで、アライメントマーク４Ｍの境界のコントラスト比が高くなり、アライメントマーク４Ｍがより認識しやすくなる。
　そして、隣接する電極６，７間において、保護膜８が電極６，７およびギャップ領域Ｇ（パッシベーション膜３、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５）上に形成される。その結果、隣接する電極６，７間に、導電性の塵が付着した場合でも、短絡が防止される。従って、光電変換素子１０の信頼性を向上できる。
　また、電極６，７は、端から内側に向かって５μｍ以上の領域が保護膜８によって覆われている。その結果、保護膜８の開口端から水分が浸入するのを効果的に抑制することができるとともに、保護膜８のはがれを抑制でき、生産時のアライメントずれによる歩留まりの低下を防止できる。
　また、電極６，７が接している半導体層と電極６，７との密着性が比較的弱い場合においても、保護膜８で電極６，７を覆うことにより、電極剥がれを効果的に抑制することができるため、好ましい。つまり、非晶質半導体と密着性の乏しい電極材料であっても、保護膜８を形成することで、使用することができるようになり、電極用の金属の選択範囲が広がり、特性向上が容易になるため好ましい。半導体基板の表面の一面にｎ型非晶質半導体層またはｐ型非晶質半導体層とＴＣＯ（透明導電膜）をほぼ全面に形成する従来のヘテロ接合型太陽電池では、非晶質半導体層とＴＣＯに切れ目はない。
　しかし、本実施形態における裏面ヘテロ接合型太陽電池のように、ｎ型非晶質半導体層またはｐ型非晶質半導体層や、ＴＣＯ、電極等の層を交互に複数形成する場合、図１３Ａに示すように、各層の端部が多数発生することになる。このような構成でピールテスト等を行うと、端部から剥がれる可能性がある。しかし、半導体基板１の表面にテクスチャ構造を形成することによりアンカー効果が生じ、剥がれ等を抑制しやすくなるので好ましい。また、最も剥がれやすい電極端部を保護膜によって覆うことで、剥がれをより効果的に抑制することができ、より好ましい。
　更に、ギャップ領域Ｇにおいては、パッシベーション膜３、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、保護膜８によって覆われる。その結果、光電変換素子１０の長期安定性の効果を得ることができる。
　図１３Ａは、図１に示す光電変換素子１０の裏面側から見た平面図である。図１３Ａの（ａ）を参照して、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板１の面内方向に交互に所望の間隔で配置される。そして、電極６，７は、それぞれ、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に配置される。その結果、隣り合う電極６，７間には、ギャップ領域Ｇが形成される。
　図１３Ａの（ｂ）を参照して、保護膜８は、ギャップ領域Ｇおよび半導体基板１の周辺領域上に配置される。そして、電極６，７上には、幅Ｌを有する開口部８Ａが形成される。電極６，７は、開口部８Ａを介して配線シートに接続される。
　なお、図１３Ａの（ｂ）においては、半導体基板１の周辺部には、保護膜８で覆われていない領域が存在するが、光電変換素子１０においては、半導体基板１の裏面の全面を保護膜で覆い、電極６，７の一部が露出している状態が最も好ましい。
　図１３Ｂは、配線シートの平面図である。図１３Ｂを参照して、配線シート７０は、絶縁基材７１０と、配線材７１～８７とを含む。
　絶縁基材７１０は、電気絶縁性の材質であればよく、特に限定なく用いることができる。絶縁基材７１０は、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリビニルフルオライド（ＰＶＦ）およびポリイミド等からなる。
　また、絶縁基材７１０の膜厚は、特に限定されないが、好ましくは、２５μｍ以上１５０μｍ以下である。そして、絶縁基材７１０は、１層構造であってもよく、２層以上の多層構造であってもよい。
　配線材７１は、バスバー部７１１と、フィンガー部７１２とを有する。フィンガー部７１２は、その一方端がバスバー部７１１に接続される。
　配線材７２は、バスバー部７２１と、フィンガー部７２２，７２３とを有する。フィンガー部７２２は、その一方端がバスバー部７２１に接続される。フィンガー部７２３は、バスバー部７２１に対してバスバー部７２１とフィンガー部７２２との接続部の反対側において、その一方端がバスバー部７２１に接続される。
　配線材７３は、バスバー部７３１と、フィンガー部７３２，７３３とを有する。フィンガー部７３２は、その一方端がバスバー部７３１に接続される。フィンガー部７３３は、バスバー部７３１に対してバスバー部７３１とフィンガー部７３２との接続部の反対側において、その一方端がバスバー部７３１に接続される。
　配線材７４は、バスバー部７４１と、フィンガー部７４２，７４３とを有する。フィンガー部７４２は、その一方端がバスバー部７４１に接続される。フィンガー部７４３は、バスバー部７４１に対してバスバー部７４１とフィンガー部７４２との接続部の反対側において、その一方端がバスバー部７４１に接続される。
　配線材７５は、バスバー部７５１と、フィンガー部７５２，７５３とを有する。フィンガー部７５２，７５３は、バスバー部７５１の長さ方向において隣接して配置され、その一方端がバスバー部７５１の同じ側においてバスバー部７５１に接続される。
　配線材７６は、バスバー部７６１と、フィンガー部７６２，７６３とを有する。フィンガー部７６２は、その一方端がバスバー部７６１に接続される。フィンガー部７６３は、バスバー部７６１に対してバスバー部７６１とフィンガー部７６２との接続部の反対側において、その一方端がバスバー部７６１に接続される。
　配線材７７は、バスバー部７７１と、フィンガー部７７２，７７３とを有する。フィンガー部７７２は、その一方端がバスバー部７７１に接続される。フィンガー部７７３は、バスバー部７７１に対してバスバー部７７１とフィンガー部７７２との接続部の反対側において、その一方端がバスバー部７７１に接続される。
　配線材７８は、バスバー部７８１と、フィンガー部７８２，７８３とを有する。フィンガー部７８２は、その一方端がバスバー部７８１に接続される。フィンガー部７８３は、バスバー部７８１に対してバスバー部７８１とフィンガー部７８２との接続部の反対側において、その一方端がバスバー部７８１に接続される。
　配線材７９は、バスバー部７９１と、フィンガー部７９２，７９３とを有する。フィンガー部７９２，７９３は、バスバー部７９１の長さ方向において隣接して配置され、その一方端がバスバー部７９１の同じ側においてバスバー部７９１に接続される。
　配線材８０は、バスバー部８０１と、フィンガー部８０２，８０３とを有する。フィンガー部８０２は、その一方端がバスバー部８０１に接続される。フィンガー部８０３は、バスバー部８０１に対してバスバー部８０１とフィンガー部８０２との接続部の反対側において、その一方端がバスバー部８０１に接続される。
　配線材８１は、バスバー部８１１と、フィンガー部８１２，８１３とを有する。フィンガー部８１２は、その一方端がバスバー部８１１に接続される。フィンガー部８１３は、バスバー部８１１に対してバスバー部８１１とフィンガー部８１２との接続部の反対側において、その一方端がバスバー部８１１に接続される。
　配線材８２は、バスバー部８２１と、フィンガー部８２２，８２３とを有する。フィンガー部８２２は、その一方端がバスバー部８２１に接続される。フィンガー部８２３は、バスバー部８２１に対してバスバー部８２１とフィンガー部８２２との接続部の反対側において、その一方端がバスバー部８２１に接続される。
　配線材８３は、バスバー部８３１と、フィンガー部８３２，８３３とを有する。フィンガー部８３２，８３３は、バスバー部８３１の長さ方向において隣接して配置され、その一方端がバスバー部８３１の同じ側においてバスバー部８３１に接続される。
　配線材８４は、バスバー部８４１と、フィンガー部８４２，８４３とを有する。フィンガー部８４２は、その一方端がバスバー部８４１に接続される。フィンガー部８４３は、バスバー部８４１に対してバスバー部８４１とフィンガー部８４２との接続部の反対側において、その一方端がバスバー部８４１に接続される。
　配線材８５は、バスバー部８５１と、フィンガー部８５２，８５３とを有する。フィンガー部８５２は、その一方端がバスバー部８５１に接続される。フィンガー部８５３は、バスバー部８５１に対してバスバー部８５１とフィンガー部８５２との接続部の反対側において、その一方端がバスバー部８５１に接続される。
　配線材８６は、バスバー部８６１と、フィンガー部８６２，８６３とを有する。フィンガー部８６２は、その一方端がバスバー部８６１に接続される。フィンガー部８６３は、バスバー部８６１に対してバスバー部８６１とフィンガー部８６２との接続部の反対側において、その一方端がバスバー部８６１に接続される。
　配線材８７は、バスバー部８７１と、フィンガー部８７２とを有する。フィンガー部８７２は、その一方端がバスバー部８７１に接続される。
　配線材７１は、フィンガー部７１２が配線材７２のフィンガー部７２２と噛み合うように絶縁基材７１０上に配置される。
　配線材７２は、フィンガー部７２２が配線材７１のフィンガー部７１２と噛み合い、フィンガー部７２３が配線材７３のフィンガー部７３２と噛み合うように絶縁基材７１０上に配置される。
　配線材７３は、フィンガー部７３２が配線材７２のフィンガー部７２３と噛み合い、フィンガー部７３３が配線材７４のフィンガー部７４２と噛み合うように絶縁基材７１０上に配置される。
　配線材７４は、フィンガー部７４２が配線材７３のフィンガー部７３３と噛み合い、フィンガー部７４３が配線材７５のフィンガー部７５２と噛み合うように絶縁基材７１０上に配置される。
　配線材７５は、フィンガー部７５２が配線材７４のフィンガー部７４３と噛み合い、フィンガー部７５３が配線材７６のフィンガー部７６２と噛み合うように絶縁基材７１０上に配置される。
　配線材７６は、フィンガー部７６２が配線材７５のフィンガー部７５３と噛み合い、フィンガー部７６３が配線材７７のフィンガー部７７２と噛み合うように絶縁基材７１０上に配置される。
　配線材７７は、フィンガー部７７２が配線材７６のフィンガー部７６３と噛み合い、フィンガー部７７３が配線材７８のフィンガー部７８２と噛み合うように絶縁基材７１０上に配置される。
　配線材７８は、フィンガー部７８２が配線材７７のフィンガー部７７３と噛み合い、フィンガー部７８３が配線材７９のフィンガー部７９２と噛み合うように絶縁基材７１０上に配置される。
　配線材７９は、フィンガー部７９２が配線材７８のフィンガー部７８３と噛み合い、フィンガー部７９３が配線材８０のフィンガー部８０２と噛み合うように絶縁基材７１０上に配置される。
　配線材８０は、フィンガー部８０２が配線材７９のフィンガー部７９３と噛み合い、フィンガー部８０３が配線材８１のフィンガー部８１２と噛み合うように絶縁基材７１０上に配置される。
　配線材８１は、フィンガー部８１２が配線材８０のフィンガー部８０３と噛み合い、フィンガー部８１３が配線材８２のフィンガー部８２２と噛み合うように絶縁基材７１０上に配置される。
　配線材８２は、フィンガー部８２２が配線材８１のフィンガー部８１３と噛み合い、フィンガー部８２３が配線材８３のフィンガー部８３２と噛み合うように絶縁基材７１０上に配置される。
　配線材８３は、フィンガー部８３２が配線材８２のフィンガー部８２３と噛み合い、フィンガー部８３３が配線材８４のフィンガー部８４２と噛み合うように絶縁基材７１０上に配置される。
　配線材８４は、フィンガー部８４２が配線材８３のフィンガー部８３３と噛み合い、フィンガー部８４３が配線材８５のフィンガー部８５２と噛み合うように絶縁基材７１０上に配置される。
　配線材８５は、フィンガー部８５２が配線材８４のフィンガー部８４３と噛み合い、フィンガー部８５３が配線材８６のフィンガー部８６２と噛み合うように絶縁基材７１０上に配置される。
　配線材８６は、フィンガー部８６２が配線材８５のフィンガー部８５３と噛み合い、フィンガー部８６３が配線材８７のフィンガー部８７２と噛み合うように絶縁基材７１０上に配置される。
　配線材８７は、フィンガー部８７２が配線材８６のフィンガー部８６３と噛み合うように絶縁基材７１０上に配置される。
　配線材７１～８７の各々は、電気導電性のものであればよく、特に限定されない。配線材７１～８７の各々は、例えば、Ｃｕ，Ａｌ，Ａｇおよびこれらを主成分とする合金からなる。
　また、配線材７１～８７の厚さは、特に限定されないが、例えば、１０μｍ以上８０μｍ以下が好適である。１０μｍ未満では、配線抵抗が高くなり、８０μｍを超えると、光電変換素子１０と貼り合わせるときに印加される熱によって配線材とシリコン基板との熱膨張係数の違いに起因してシリコン基板に反りが発生する。
　絶縁基材７１０の形状は、図１３Ｂに示す形状に限定されず、適宜、変更可能である。また、配線材７１～８７の表面の一部に、Ｎｉ，Ａｕ，Ｐｔ，Ｐｄ，Ｓｎ，ＩｎおよびＩＴＯ等の導電性材料を形成してもよい。このように、配線材７１～８７の表面の一部に、Ｎｉ等の導電性材料を形成するのは、配線材７１～８７と光電変換素子１０の電極６，７との電気的接続を良好なものとし、配線材７１～８７の耐候性を向上させるためである。更に、配線材７１～８７は、単層構造であってもよく、多層構造であってもよい。
電極６が配線材７１のフィンガー部７１２に接続され、電極７が配線材７２のフィンガー部７２２に接続されるように光電変換素子１０を領域ＲＥＧ１上に配置し、電極６が配
線材７２のフィンガー部７２３に接続され、電極７が配線材７３のフィンガー部７３２に接続されるように光電変換素子１０を領域ＲＥＧ２上に配置する。以下、同様にして光電変換素子１０を配線材７３～８７上に配置する。これによって、１６個の光電変換素子１０が直列に接続される。
　光電変換素子１０の電極６，７は、接着剤によって配線材７１～８７に接続される。接着剤は、例えば、半田樹脂、半田、導電性接着剤、熱硬化型Ａｇペースト、低温硬化型銅ペースト、異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）、異方性導電ペースト（ＡＣＰ：Anisotropic Conductive Paste）および絶縁性接着剤（ＮＣＰ：Non Conductive Paste）からなる群から選択された１種類以上の接着材からなる。
　例えば、半田樹脂としては、タムラ科研（株）製のＴＣＡＰ－５４０１－２７等を用いることができる。
　絶縁性接着剤としては、エポキシ樹脂、アクリル樹脂およびウレタン樹脂等を用いることができ、熱硬化型および光硬化型の樹脂を用いることができる。
　導電性接着剤としては、錫およびビスマスの少なくとも一方を含む半田粒子等を用いることができる。より好ましくは、導電性接着剤は、錫と、ビスマス、インジウムおよび銀等との合金である。これにより、半田融点を抑えることができ、低温による接着プロセスが可能になる。
　ｎ型非晶質半導体層４、ｐ型非晶質半導体層５および電極６，７上に保護膜８を形成した光電変換素子１０を用いる場合には、電極６，７上の無機絶縁膜と、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５上の無機絶縁膜とが存在し、これら２つの無機絶縁膜は、下地が異なる。そして、光電変換素子１０においては、下地が異なる無機絶縁膜が連続して形成されている。このような状況では、熱履歴が、下地が異なる無機絶縁膜に印加されると、下地の熱膨張係数の違いから無機絶縁膜の剥がれ等が発生する場合がある。
　従って、低温、特に、２００℃以下の熱プロセスが好ましく、その結果、低温で硬化し、電気的に接合できる熱硬化型Ａｇペースト、低温硬化型銅ペースト、異方性導電フィルムおよび異方性導電ペーストが特に好ましい。
　上述したように、配線シート７０上に配置した光電変換素子１０を、ガラス基板上に配置されたエチレンビニルアセテート樹脂（ＥＶＡ樹脂）と、ＰＥＴフィルム上に配置されたＥＶＡ樹脂との間に配置する。そして、ラミネータ装置を用いて真空圧着によりガラス基板側のＥＶＡ樹脂を光電変換素子１０に圧着させるとともに、ＰＥＴフィルム側のＥＶＡ樹脂を光電変換素子１０に圧着させた状態で１２５℃に加熱し、硬化させた。これにより、ガラス基板とＰＥＴフィルムとの間で硬化したＥＶＡ樹脂中に、配線シート７０が付いた光電変換素子１０が封止されることによって太陽電池モジュールを作製することができる。
　なお、上述の実施の形態１では、ｎ型非晶質半導体層４を形成した後、ｐ型非晶質半導体層５を形成する例を説明したが、ｐ型非晶質半導体層５を形成した後、ｎ型非晶質半導体層４を形成してもよい。この場合、アライメントマークは、ｐ型非晶質半導体層５と同じ半導体層を含み、アライメントマークの上部にはｎ型非晶質半導体層４と同じ半導体層が堆積する。
　また、上述の実施の形態１では、半導体基板１の裏面の全面にテクスチャ構造が形成される例を説明したが、アライメントマーク４Ｍにおけるｎ型非晶質シリコンが形成された領域の境界（外縁部）の下に少なくともテクスチャ構造が形成されていればよい。このように構成した場合であっても、アライメントマーク４Ｍにおけるｎ型非晶質シリコンの境界部分の反射率が略均一となるため、光学顕微鏡でアライメントマーク４Ｍの位置を確実に認識することができる。
　また、アライメントマーク４Ｍとその他の領域との膜厚差が小さいほど、アライメントマーク４Ｍとその他の領域との境界の認識が難しいが、アライメントマーク４Ｍにおけるｎ型非晶質シリコンが形成された領域の境界（外縁）部分の下にテクスチャ構造が形成されることで、アライメントマーク４Ｍにおけるｎ型非晶質シリコンの境界部分の視認性が高くなり、アライメントマーク４Ｍの認識精度が向上する。これにより、ｎ型非晶質半導体層４の膜厚をより薄くすることが可能となり、ｎ型非晶質半導体層４における直列抵抗を小さくすることができ、より高い変換効率を実現することが可能となる。
　[実施の形態２]
　本実施の形態では、半導体基板１の裏面の一部にテクスチャ構造が形成され、アライメントマーク４Ｍが形成されない点で実施の形態１と異なる。以下、実施の形態１と異なる構成について説明する。
　図１４Ａに示すように、本実施の形態における半導体基板１Ａの裏面には、ｎ型非晶質半導体層４とｐ型非晶質半導体層５が形成され、ｎ型非晶質半導体層４及びｐ型非晶質半導体層５が形成される領域と異なる領域にアライメントマーク４Ｍは形成されない。また、本実施の形態では、図１４Ａにおいて、半導体基板１Ａの裏面の破線枠Ｐ１、Ｐ２で示す部分（以下、テクスチャ領域）に、上述した実施の形態１と同様のテクスチャ構造が形成されている。そして、テクスチャ領域Ｐ１、Ｐ２の上に、それぞれ、隣接する１組のｎ型非晶質半導体層４及びｐ型非晶質半導体層５の各境界の一部が重なっている。テクスチャ領域Ｐ１、Ｐ２の上に形成されたｎ型非晶質半導体層４の破線部分４１Ｍは、光散乱層の一例であり、アライメント部として機能する。
　本実施の形態では、上述した実施の形態１の図６の（ｂ）の工程に替えて、図１４Ｂの（ｂ１）～（ｂ５）に示す各工程を行う。具体的には、図１４Ｂの工程（ｂ１）において、半導体基板１’の裏面の全面に、ＳｉＯ２からなる保護膜９０をスパッタリング法により形成する。そして、保護膜９０の上に、レジスト９１を塗布してパターニングを行い、所定の領域におけるレジスト９１を除去し、開口部９１ａを形成する（図１４の工程（ｂ２））。
　続いて、レジスト９１をマスクとして開口部９１ａにおける保護膜９０をフッ酸によりエッチングして開口部９０’ａを形成し、レジスト９１を除去する（図１４の工程（ｂ３））。そして、半導体基板１’の裏面側の開口部９０’ａの部分と、半導体基板１’の受光面側に、上述した実施の形態１と同様の異方性エッチングを行い、テクスチャ構造を形成する（図１４の工程（ｂ４））。続いて、半導体基板１’の裏面側の保護膜９０’をフッ酸を用いてエッチングし、半導体基板１Ａが形成される（図１４の工程（ｂ５））。これにより、半導体基板１Ａの受光面側の全面と、裏面側の一部の領域Ｐ１，Ｐ２の部分にテクスチャ構造が形成される。その後、実施の形態１と同様、図６の（ｃ）～図１０の（ｍ）の工程を行う。
　なお、本実施の形態では、図７の（ｅ）の工程において、ｎ型非晶質半導体層４を形成するためのシャドーマスクとして、シャドーマスク３０と同様の開口部３０ａのみを有するシャドーマスク（図示略）を用いる。本実施の形態では、図１４Ａの破線枠Ｐ１，Ｐ２の部分に、このシャドーマスクにおける１つの開口部３０ａの一の長辺の一部が重なるように配置し、ｎ型非晶質半導体層４を形成する。これにより、破線枠Ｐ１，Ｐ２に形成されたテクスチャ構造の上にｎ型非晶質半導体層４の一部からなるアライメントマーク４１Ｍが形成される。
　また、本実施の形態では、図８の（ｇ）の工程において、ｐ型非晶質半導体層５を形成するためのシャドーマスクとして、シャドーマスク４０と同様の開口部４０ａのみを有するシャドーマスク（図示略）を用いる。アライメントマーク４１Ｍの下にはテクスチャ構造が形成されているため、アライメントマーク４１Ｍの部分の反射率は略均一となり、アライメントマーク４１Ｍの位置を光学顕微鏡で特定することができる。よって、本実施の形態においては、アライメントマーク４１Ｍを基に、ｎ型非晶質半導体層４の上に開口部４０ａが重なるようにシャドーマスクを配置した後、ｎ型非晶質半導体層４の配列方向に沿ってギャップ領域Ｇの幅だけシャドーマスクをずらす。
　これにより、ｎ型非晶質半導体層４と一定の距離だけ離れた位置にｐ型非晶質半導体層５が形成されるとともに、テクスチャ領域Ｐ１、Ｐ２のそれぞれに、隣接する１組のｎ型非晶質半導体層４とｐ型非晶質半導体層５の各境界の一部が配置される。なお、ｐ型非晶質半導体層５の形成後は、実施の形態１と同様、図８の（ｈ）～図１０の（ｍ）の各工程を行う。
　半導体基板１Ａにおけるテクスチャ領域Ｐ１、Ｐ２の反射率は略均一となる。そのため、テクスチャ領域Ｐ１、Ｐ２の部分を光学顕微鏡で観察することで、ｎ型非晶質半導体層４とｐ型非晶質半導体層５のそれぞれの境界を認識することができる。これにより、ｎ型非晶質半導体層４とｐ型非晶質半導体層５の形成後、ｎ型非晶質半導体層４とｐ型非晶質半導体層５が形成されている位置を確認することができ、ｎ型非晶質半導体層４とｐ型非晶質半導体層５が適切な位置に形成されているか否かを検査することができる。
　つまり、テクスチャ領域Ｐ１、Ｐ２においてｎ型非晶質半導体層４とｐ型非晶質半導体層５の境界が形成された部分は光散乱層であり、ｎ型非晶質半導体層４とｐ型非晶質半導体層５が形成された位置を検査するための検査部として機能する。
　なお、半導体基板１Ａの裏面においてテクスチャ領域は複数存在する方が検査精度の観点から好ましいが、少なくとも１つのテクスチャ領域が存在していればよい。複数のテクスチャ領域が形成されている場合、１つのテクスチャ領域が形成されている場合と比べ、ｎ型非晶質半導体層４とｐ型非晶質半導体層５のそれぞれを形成するための各シャドーマスクを配置する際の位置ずれをより正確に認識することができる。また、本実施の形態では、アライメントマーク４１Ｍは、ｎ型非晶質半導体層４の一部であるため、実施の形態１と比べ、半導体基板１Ａにおけるｎ型非晶質半導体層４及びｐ型非晶質半導体層５が占める割合を大きくできるので、光電変換素子の変換効率が向上する。
　なお、図１４Ａでは、半導体基板１Ａの裏面において、隣接する１組のｎ型非晶質半導体層４とｐ型非晶質半導体層５の各境界部分の下にテクスチャ領域が形成されている例を示したが、図１４Ｃに示すように、少なくとも１つのｎ型非晶質半導体層４の一の長辺と重なる破線枠で示す領域Ｐ３にテクスチャ領域が形成されていてもよい。または、ｎ型非晶質半導体層４の一の長辺の一部と重なる領域にテクスチャ領域が形成されていてもよい。要は、半導体基板１Ａの裏面において、ｎ型非晶質半導体層４及びｐ型非晶質半導体層５が形成される領域の全体にテクスチャ領域が形成されていてもよいし、少なくとも１つのｎ型非晶質半導体層４の一の長辺の少なくとも一部と重なる位置にテクスチャ領域が形成されていてもよい。なお、図１４Ｃの例では、テクスチャ領域Ｐ３に形成されたｎ型非晶質半導体層４の破線部分４２Ｍがアライメント部として機能するとともに検査部として機能する。
　また、上記の例は、ｎ型非晶質半導体層４を形成後、ｐ型非晶質半導体層５を形成する例であるが、ｐ型非晶質半導体層５を形成後、ｎ型非晶質半導体層４を形成してもよい。この場合には、少なくとも１つのｐ型非晶質半導体層５の一の長辺、又は長辺の一部と重なる領域にテクスチャ構造が形成されていればよい。
　[実施の形態３]
　本実施の形態では、半導体基板１の一部にテクスチャ構造が形成され、シャドーマスク３０とは異なるシャドーマスクを用い、ｎ型非晶質半導体層４と、光電変換素子１０を識別するための個体識別情報とが形成される点で実施の形態１と異なる。
　図１５Ａは、ｎ型非晶質半導体層４を形成するための本実施形態におけるシャドーマスク３１００を示す模式図である。図１５Ａに示すように、シャドーマスク３１００は、ｎ型非晶質半導体層４を形成するための複数の開口部３０ａと、光電変換素子１０の個体識別情報を形成するための、複数の開口部３００１からなる開口領域３０ｃを有する。個体識別情報は、例えば、光電変換素子１０の製造時期や製造場所等を示す情報であり、シャドーマスク３１００における開口部３００１の配置及び数は、製造される光電変換素子１０によって異なる。
　本実施の形態では、実施の形態１の図６の（ａ）の工程に替えて、上述した実施の形態２の図１４Ｂの工程（ｂ１）～（ｂ５）と同様の工程によって、半導体基板１’の裏面の一部にテクスチャ構造を形成するとともに、半導体基板１’の受光面の全面にテクスチャ構造を形成する。その後、実施の形態１と同様、図６の（ｃ）～図１０の（ｍ）の工程を行う。
　なお、本実施の形態では、図７の（ｅ）に示す工程において、シャドーマスク３０に替えて、パッシベーション膜３の上に、シャドーマスク３１００を配置する。具体的には、テクスチャ構造が形成された領域の上にシャドーマスク３１００の開口領域３０ｃが配置されるようにシャドーマスク３１００を配置し、ｎ型非晶質シリコンを成膜する。これにより、シャドーマスク３１００における開口部３０ａ及び開口領域３０ｃの部分に、ｎ型非晶質シリコンが堆積し、ｎ型非晶質半導体層４と個体識別情報とが形成される。
　ｎ型非晶質半導体層４と個体識別情報の形成後、図８の（ｇ）に示す工程において、シャドーマスク４０に替えて、図１５Ｂに示すシャドーマスク３２００を配置し、ｐ型非晶質半導体層５を形成する。シャドーマスク３２００は、シャドーマスク４０と同様の開口部４０ａと、マスク用アライメントマーク４０ｃとを有する。マスク用アライメントマーク４０ｃの内側は開口しておらず、シャドーマスク３１００の開口領域３０ｃにおける四隅の開口部３００１に対応する破線枠４０１ｃと接する位置に４つの凸部４０２ｃ～４０５ｃを有する。本実施の形態では、シャドーマスク３１００における四隅の開口部３００１によって形成された個体識別情報の一部に、シャドーマスク３２００のマスク用アライメントマーク４０ｃの４つの凸部４０２ｃ～４０５ｃが接するように位置合わせを行い、シャドーマスク３２００を配置する。
　個体識別情報が形成された領域の下にはテクスチャ構造が形成されており、反射率が略均一となっているため、位置合わせの基準となる個体識別情報の一部を光学顕微鏡によって特定することができる。つまり、半導体基板１において個体識別情報が形成された領域がアライメント部として機能する。これにより、シャドーマスク３２００の開口部４０ａがｎ型非晶質半導体層４と一定の距離を隔てた位置に配置される。なお、ｐ型非晶質半導体層５の形成後は、実施の形態１と同様に図８の（ｈ）～図１０の（ｍ）に示す各工程を行う。
　光電変換素子１０の製造ごとに、開口領域３０ｃにおける開口部３００１の位置関係が異なるシャドーマスクを用いてｎ型非晶質半導体層４を形成することにより、光電変換素子ごとの個体識別情報が半導体基板１の裏面に形成される。個体識別情報が形成される領域の下の半導体基板１にはテクスチャ構造が形成されているため、光電変換素子１０の製造後、光学顕微鏡によって個体識別情報を認識することができ、個々の光電変換素子１０を特定することができる。
　なお、上記の例では、ｎ型非晶質半導体層４を形成するためのシャドーマスク３１００を用い、ｎ型非晶質シリコンからなる個体識別情報を形成する例を説明したが、さらに、ｐ型非晶質半導体層５を形成するためのシャドーマスクを用い、ｎ型非晶質シリコンからなる識別情報と、ｐ型非晶質シリコンからなる識別情報とを組み合わせた個体識別情報を形成してもよい。つまり、例えば、図１６に示すように、半導体基板１Ｂの裏面において、ｎ型非晶質半導体層４とｐ型非晶質半導体層５が交互に隣接して形成されるとともに、ｎ型非晶質シリコンからなる識別情報４ｓとｐ型非晶質シリコンからなる識別情報５ｓとを組み合わせた個体識別情報Ｓが形成されてもよい。
　この場合には、上述の実施の形態１における図７の（ｅ）の工程で、シャドーマスク３１００と同様、ｎ型非晶質半導体層４を形成するための開口部３０ａと、ｎ型非晶質シリコンからなる識別情報４ｓを形成するための開口部３００１が設けられたシャドーマスクを用い、ｎ型非晶質シリコンを成膜する。また、図８の（ｇ）の工程で、シャドーマスク３２００と同様の開口部４０ａと、シャドーマスク３２００におけるマスク用アライメントマーク４０ｃの内側に識別情報５ｓを形成するための開口部とを有するシャドーマスクを用い、ｐ型非晶質シリコンを成膜する。つまり、このシャドーマスクは、マスク用アライメントマーク４０ｃの内側に、識別情報５ｓを形成するための開口部が設けられている点でシャドーマスク３２００と異なる。これにより、図１６に示すように、半導体基板１Ｂの裏面において、ｎ型非晶質半導体層４及びｐ型非晶質半導体層５とともに、識別情報４ｓ及び識別情報５ｓからなる個体識別情報Ｓが形成される。
　[実施の形態４]
　図１７は、本実施の形態による光電変換素子の構成を示す断面図である。図１７において実施の形態１と同様の構成には、実施の形態１の構成と同じ符号を付している。図１７に示すように、本実施の形態による光電変換素子２０は、光電変換素子１０のパッシベーション膜３に替えて、パッシベーション膜３０１、３０２を備える点で光電変換素子１０と異なる。
　パッシベーション膜３０１は、半導体基板１の裏面に接して半導体基板１の裏面上に配置される。
　パッシベーション膜３０２は、半導体基板１の面内方向においてパッシベーション膜３０１に隣接するとともに半導体基板１の裏面に接して半導体基板１の裏面上に配置される。
　つまり、パッシベーション膜３０１，３０２は、半導体基板１の面内方向に交互に配置される。
　ｎ型非晶質半導体層４は、パッシベーション膜３０１に接してパッシベーション膜３０１上に配置される。
　ｐ型非晶質半導体層５は、パッシベーション膜３０２に接してパッシベーション膜３０２上に配置される。
　ｎ型非晶質半導体層４およびｐ型非晶質半導体層５がそれぞれパッシベーション膜３０１，３０２上に配置される結果、ｎ型非晶質半導体層４およびｐ型非晶質半導体層５は、半導体基板１の面内方向に交互に配置される。
　保護膜８は、パッシベーション膜３０１，３０２、ｎ型非晶質半導体層４、ｐ型非晶質半導体層５、電極６，７、及び半導体基板１の裏面の一部に接して電極６，７の上に形成されている。
　パッシベーション膜３０１，３０２の各々は、パッシベーション膜３と同様の材料からなり、パッシベーション膜３と同様の膜厚を有する。なお、パッシベーション膜３０１の膜厚は、パッシベーション膜３０２の膜厚と同じあってもよく、異なっていてもよい。
　図１８から図２１は、それぞれ、図１７に示す光電変換素子２０の製造方法を示す工程図である。
　本実施の形態では、まず、上述した図６の（ａ）～（ｃ）及び図７の（ｄ）の各工程を順次行った後、半導体基板１の裏面上にシャドーマスク３１０を配置する（図１８の工程（ｅ）参照）。シャドーマスク３１０は、上述したシャドーマスク３０と同じ材料からなり、シャドーマスク３０と同様の開口部３０ａ及び３０ｂ（図８Ａ参照）を有する。
　そして、シャドーマスク３１０を介してｉ型非晶質シリコンからなるパッシベーション膜３０１と、ｎ型非晶質シリコンからなるｎ型非晶質半導体層４及びアライメントマーク４ＭとをプラズマＣＶＤ法によって半導体基板１の裏面上に順次堆積する（図１８の工程（ｆ）参照）。ｉ型非晶質シリコンおよびｎ型非晶質シリコンの形成条件は、実施の形態１において説明したとおりである。これにより、ｎ型非晶質半導体層４とアライメントマーク４Ｍの下にパッシベーション膜３０１が形成される。パッシベーション膜３０１、ｎ型非晶質半導体層４、及びアライメントマーク４Ｍの形成時に、ｉ型非晶質シリコン／ｎ型非晶質シリコンの積層膜３１１がシャドーマスク３１０上に形成される。
　図１８の工程（ｆ）の後、ｎ型非晶質半導体層４及びアライメントマーク４Ｍの上にシャドーマスク３２０を配置する（図１８の工程（ｇ）参照）。シャドーマスク３２０も、上述したシャドーマスク４０と同じ材料からなり、シャドーマスク４０と同様の開口部４０ａとアライメント用開口部４０ｂ（図１１Ｂ参照）を有する。本実施の形態においても、実施の形態１と同様、シャドーマスク３２０におけるアライメント用開口部４０ｂと、半導体基板１の裏面に形成されたアライメントマーク４Ｍと位置合わせを行い、シャドーマスク３２０をｎ型非晶質半導体層４の上に配置する。本実施の形態では、アライメントマーク４Ｍ及びｎ型非晶質半導体層４が形成されていない他の領域には、パッシベーション膜３０１が形成されていない。そのため、アライメントマーク４Ｍ及びｎ型非晶質半導体層４が形成された部分の膜厚は、実施の形態１の場合よりも厚い。その結果、実施の形態１の場合よりアライメントマーク４Ｍのコントラストが高くなり、光学顕微鏡で観察した際のアライメントマーク４Ｍの認識精度が向上し、シャドーマスク３２０をより確実に適切な位置に配置することができる。
　そして、シャドーマスク３２０を介してｉ型非晶質シリコンからなるパッシベーション膜３０２と、ｐ型非晶質シリコンからなるｐ型非晶質半導体層５とをプラズマＣＶＤ法によって半導体基板１の裏面上に順次堆積する（図１９の工程（ｈ）参照）。ｉ型非晶質シリコンおよびｐ型非晶質シリコンの形成条件は、実施の形態１において説明したとおりである。パッシベーション膜３０２およびｐ型非晶質半導体層５の形成によって、アライメントマーク４Ｍの上に、ｉ型非晶質シリコン／ｐ型非晶質シリコンの積層膜５１Ｍが形成されるとともに、シャドーマスク３２０上にｉ型非晶質シリコン／ｐ型非晶質シリコンの積層膜３２１が形成される。
　図１９の工程（ｈ）の後、シャドーマスク３３０が配置される（図１９の工程（ｉ）参照）。シャドーマスク３３０は、上述したシャドーマスク３０と同じ材料からなる。
　そして、シャドーマスク３３０を介して電極６，７をそれぞれｎ型非晶質半導体層４およびｐ型非晶質半導体層５上に形成する（図２０の工程（ｊ）参照）。
　その後、シャドーマスク３４０が配置される（図２０の工程（ｋ）参照）。シャドーマスク３４０は、上述したシャドーマスク３０と同じ材料からなる。
　そして、シャドーマスク３４０を介して保護膜８を電極６，７上に形成する。これによって、光電変換素子２０が完成する（図２１の工程（ｌ）参照）。光電変換素子２０は、上述した配線シート７０を用いてモジュール化される。なお、本実施の形態におけるその他の説明は、実施の形態１における説明と同じである。
　このように、本実施の形態では、ｐ型非晶質半導体層５を形成する前は、アライメントマーク４Ｍ及びｎ型非晶質半導体層４が形成されていない他の領域にパッシベーション膜３０１が形成されていない。そのため、アライメントマーク４Ｍの部分の膜厚が他の領域よりも厚くなり、アライメントマーク４Ｍの部分のコントラストが他の領域よりも高くなる。その結果、ｐ型非晶質半導体層５を形成する際、光学顕微鏡によってアライメントマーク４Ｍをより確実に認識することができ、アライメントマーク４Ｍにシャドーマスク３２０のアライメント用開口部４０ｂの凸部の位置を合わせることができる。よって、半導体基板１の裏面の全体にパッシベーション膜３が形成される実施の形態１と比べて、ｎ型非晶質半導体層４及びｐ型非晶質半導体層５をより確実に適切な位置に形成することができる。
　［実施の形態５］
　図２２は、この実施の形態による光電変換素子を備える光電変換モジュールの構成を示す概略図である。図２２を参照して、光電変換モジュール１０００は、複数の光電変換素子１００１と、カバー１００２と、出力端子１００３，１００４とを備える。
　複数の光電変換素子１００１は、アレイ状に配置され、直列に接続される。なお、複数の光電変換素子１００１は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。
　そして、複数の光電変換素子１００１の各々は、光電変換素子１０，２０からなる。
　カバー１００２は、耐候性のカバーからなり、複数の光電変換素子１００１を覆う。カバー１００２は、例えば、光電変換素子１００１の受光面側に設けられた透明基材（例えば、ガラス等）と、光電変換素子１００１の受光面側と反対の裏面側に設けられた裏面基材（たとえば、ガラス、樹脂シート等）と、透明基材と裏面基材との間の隙間を埋める封止材（例えば、ＥＶＡ等）とを含む。
　出力端子１００３は、直列に接続された複数の光電変換素子１００１の一方端に配置される光電変換素子１００１に接続される。
　出力端子１００４は、直列に接続された複数の光電変換素子１００１の他方端に配置される光電変換素子１００１に接続される。
　上述したように、光電変換素子１０，２０は、光電変換効率が向上している。従って、光電変換モジュール１０００の光電変換効率を向上できる。
　なお、光電変換モジュール１０００に含まれる光電変換素子１００１の数は、２以上の任意の整数である。
　また、本実施の形態による光電変換モジュールは、図２２に示す構成に限らず、光電変換素子１０，２０のいずれかを用いる限り、どのような構成であってもよい。
　［実施の形態６］
　図２３は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
　図２３を参照して、太陽光発電システム１１００は、光電変換モジュールアレイ１１０１と、接続箱１１０２と、パワーコンディショナー１１０３と、分電盤１１０４と、電力メーター１１０５とを備える。
　接続箱１１０２は、光電変換モジュールアレイ１１０１に接続される。パワーコンディショナー１１０３は、接続箱１１０２に接続される。分電盤１１０４は、パワーコンディショナー１１０３および電気機器１１１０に接続される。電力メーター１１０５は、分電盤１１０４および系統連系に接続される。
　光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２に供給する。
　接続箱１１０２は、光電変換モジュールアレイ１１０１が発電した直流電力を受け、その受けた直流電力をパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４に供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力および／または電力メーター１１０５を介して受けた商用電力を電気機器１１１０へ供給する。また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも多いとき、余った交流電力を電力メーター１１０５を介して系統連系へ供給する。
　電力メーター１１０５は、系統連系から分電盤１１０４へ向かう方向の電力を計測するとともに、分電盤１１０４から系統連系へ向かう方向の電力を計測する。
　図２４は、図２３に示す光電変換モジュールアレイ１１０１の構成を示す概略図である。
　図２４を参照して、光電変換モジュールアレイ１１０１は、複数の光電変換モジュール１１２０と、出力端子１１２１，１１２２とを含む。
　複数の光電変換モジュール１１２０は、アレイ状に配列され、直列に接続される。なお、複数の光電変換モジュール１１２０は、直列に接続される代わりに、並列接続されてもよく、直列と並列を組み合わせて接続されてもよい。そして、複数の光電変換モジュール１１２０の各々は、図２２に示す光電変換モジュール１０００からなる。
　出力端子１１２１は、直列に接続された複数の光電変換モジュール１１２０の一方端に位置する光電変換モジュール１１２０に接続される。
　出力端子１１２２は、直列に接続された複数の光電変換モジュール１１２０の他方端に位置する光電変換モジュール１１２０に接続される。
　なお、光電変換モジュールアレイ１１０１に含まれる光電変換モジュール１１２０数は、２以上の任意の整数である。
　太陽光発電システム１１００における動作を説明する。光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２を介してパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、光電変換モジュールアレイ１１０１から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４へ供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力以上であるとき、パワーコンディショナー１１０３から受けた交流電力を電気機器１１１０に供給する。そして、分電盤１１０４は、余った交流電力を電力メーター１１０５を介して系統連系へ供給する。
　また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも少ないとき、系統連系から受けた交流電力およびパワーコンディショナー１１０３から受けた交流電力を電気機器１１１０へ供給する。
　太陽光発電システム１１００は、上述したように、光電変換効率に優れた光電変換素子１０，２０のいずれかを備えている。従って、太陽光発電システム１１００の光電変換効率を改善できる。
　図２５は、この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
　この実施の形態による光電変換素子を備える太陽光発電システムは、図２５に示す太陽光発電システム１１００Ａであってもよい。
　図２５を参照して、太陽光発電システム１１００Ａは、図２３に示す太陽光発電システム１１００に蓄電池１１０６を追加したものである、その他は、太陽光発電システム１１００と同じである。
　蓄電池１１０６は、パワーコンディショナー１１０３に接続される。
　太陽光発電システム１１００Ａにおいては、パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力の一部または全部を適切に変換して蓄電池１１０６に蓄電する。
　パワーコンディショナー１１０３は、その他、太陽光発電システム１１００における動作と同じ動作を行う。
　蓄電池１１０６は、パワーコンディショナー１１０３から受けた直流電力を蓄電する。また、蓄電池１１０６は、光電変換モジュールアレイ１１０１の発電量および／または電気機器１１１０の電力消費量の状況に応じて、蓄電した電力を、適宜、パワーコンディショナー１１０３へ供給する。
　このように、太陽光発電システム１１００Ａは、蓄電池１１０６を備えているので、日照量の変動による出力変動を抑制できるとともに、日照のない時間帯であっても、蓄電池１１０６に蓄電された電力を電気機器１１１０に供給することができる。
　なお、蓄電池１１０６は、パワーコンディショナー１１０３に内蔵されていてもよい。
　また、本実施の形態による太陽光発電システムは、図２３，２４に示す構成または図２４，２５に示す構成に限らず、光電変換素子１０，２０のいずれかを用いる限り、どのような構成であってもよい。
　［実施の形態７］
　図２６は、この実施の形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。
　図２６を参照して、太陽光発電システム１２００は、サブシステム１２０１～１２０ｎ（ｎは２以上の整数）と、パワーコンディショナー１２１１～１２１ｎと、変圧器１２２１とを備える。太陽光発電システム１２００は、図２３，２５に示す太陽光発電システム１１００，１１００Ａよりも規模が大きい太陽光発電システムである。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎに接続される。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎおよび系統連系に接続される。
　サブシステム１２０１～１２０ｎの各々は、モジュールシステム１２３１～１２３ｊ（ｊは２以上の整数）からなる。
　モジュールシステム１２３１～１２３ｊの各々は、光電変換モジュールアレイ１３０１～１３０ｉ（ｉは２以上の整数）と、接続箱１３１１～１３１ｉと、集電箱１３２１とを含む。
　光電変換モジュールアレイ１３０１～１３０ｉの各々は、図２３に示す光電変換モジュールアレイ１１０１と同じ構成からなる。
　接続箱１３１１～１３１ｉは、それぞれ、光電変換モジュールアレイ１３０１～１３０ｉに接続される。
　集電箱１３２１は、接続箱１３１１～１３１ｉに接続される。また、サブシステム１２０１のｊ個の集電箱１３２１は、パワーコンディショナー１２１１に接続される。サブシステム１２０２のｊ個の集電箱１３２１は、パワーコンディショナー１２１２に接続される。以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、パワーコンディショナー１２１ｎに接続される。
　モジュールシステム１２３１のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。モジュールシステム１２３２のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。以下、同様にして、モジュールシステム１２３ｊのｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。
　そして、サブシステム１２０１のｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１１へ供給する。
　サブシステム１２０２のｊ個の集電箱１３２１は、同様にして直流電力をパワーコンディショナー１２１２へ供給する。
　以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１ｎへ供給する。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎから交流電力を受け、その受けた交流電力の電圧レベルを変換して系統連系へ供給する。
　太陽光発電システム１２００は、上述したように、光電変換効率に優れた光電変換素子１０，２０のいずれかを備えている。従って、太陽光発電システム１２００の光電変換効率を改善できる。
　図２７は、この実施の形態による光電変換素子を備える別の太陽光発電システムの構成を示す概略図である。
　この実施の形態による光電変換素子を備える太陽光発電システムは、図２７に示す太陽光発電システム１２００Ａであってもよい。
　図２７を参照して、太陽光発電システム１２００Ａは、図２６に示す太陽光発電システム１２００に蓄電池１２４１～１２４ｎを追加したものであり、その他は、太陽光発電システム１２００と同じである。
　蓄電池１２４１～１２４ｎは、それぞれ、パワーコンディショナー１２１１～１２１ｎに接続される。
　太陽光発電システム１２００Ａにおいては、パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。また、パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を適切に変換し、その変換した直流電力をそれぞれ蓄電池１２４１～１２４ｎへ蓄電する。
　蓄電池１２４１～１２４ｎは、サブシステム１２０１～１２０ｎからの直流電力量に応じて、蓄電した電力をそれぞれパワーコンディショナー１２１１～１２１ｎへ供給する。
　このように、太陽光発電システム１２００Ａは、蓄電池１２４１～１２４ｎを備えているので、日照量の変動による出力変動を抑制できるとともに、日照のない時間帯であっても、蓄電池１２４１～１２４ｎに蓄電された電力を変圧器１２２１に供給することができる。
　なお、蓄電池１２４１～１２４ｎは、それぞれ、パワーコンディショナー１２１１～１２１ｎに内蔵されていてもよい。
　また、本実施の形態による太陽光発電システムは、図２６，２７に示す構成に限らず、光電変換素子１０，２０のいずれかを用いる限り、どのような構成であってもよい。
　更に、本実施の形態においては、太陽光発電システム１２００，１２００Ａに含まれる全ての光電変換素子が光電変換素子１０，２０である必要はない。
　例えば、あるサブシステム（サブシステム１２０１～１２０ｎのいずれか）に含まれる光電変換素子の全てが光電変換素子１０，２０のいずれかであり、別のサブシステム（サブシステム１２０１～１２０ｎのいずれか）に含まれる光電変換素子の一部または全部が光電変換素子１０，２０以外の光電変換素子である場合も有り得るものとする。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　（１）上述の実施の形態３、４では、半導体基板１の裏面にｎ型非晶質半導体層４を先に形成した後、ｐ型非晶質半導体層５を形成する例を説明したが、ｐ型非晶質半導体層５を先に形成した後、ｎ型非晶質半導体層４を形成してもよい。
　（２）上述の実施の形態２、３において、実施の形態４と同様、ｎ型非晶質半導体層４、アライメントマーク４Ｍ、及びｐ型非晶質半導体層５のそれぞれの下の部分のみに、真性非晶質半導体層からなるパッシベーション膜を形成してもよい。この場合、実施の形態２において、アライメントマーク４１Ｍ，４２Ｍは、ｎ型非晶質半導体層４と、ｎ型非晶質半導体層４の下に形成されたパッシベーション膜とを含む。そのため、アライメントマーク４１Ｍ，４２Ｍが形成された部分のコントラストが高くなり、ｐ型非晶質半導体層５を形成する際に用いるシャドーマスクをより適切な位置に配置することができる。また、実施の形態３において、ｎ型非晶質半導体層４からなる個体識別情報は、ｎ型非晶質半導体層４と、ｎ型非晶質半導体層４の下に形成されたパッシベーション膜とを含む。そのため、個体識別情報が形成された部分のコントラストが高くなり、ｐ型非晶質半導体層５を形成する際に用いるシャドーマスク３２００の凸部４０２ｃ～４０５ｃの位置合わせをより正確に行うことができる。
　（３）上述した実施の形態２では、ｎ型非晶質半導体層４の一部からなるアライメントマーク４１Ｍを基に、ｐ型非晶質半導体層５を形成する際に用いるシャドーマスクの位置を調整する例を説明したが、アライメントマーク４１Ｍを用いずにシャドーマスクの位置を調整してもよい。つまり、例えば、ｎ型非晶質半導体層４を形成する際に用いるシャドーマスクと、ｐ型非晶質半導体層５を形成する際に用いるシャドーマスクの各位置を合わせるためのアライメントピンを、半導体基板１Ａを固定する台に予め固定する。そして、実施の形態２と同様、半導体基板１Ａの裏面の少なくとも一部にテクスチャ構造を形成した後、各アライメントピンに合わせて、ｎ型非晶質半導体層４とｐ型非晶質半導体層５をそれぞれ形成するためのシャドーマスクを配置し、ｎ型非晶質半導体層４とｐ型非晶質半導体層５を順次形成する。
　そして、ｎ型非晶質半導体層４及びｐ型非晶質半導体層５を形成後、テクスチャ構造が形成された領域を光学顕微鏡で観察することで、テクスチャ構造の上に形成されたｎ型非晶質半導体層４とｐ型非晶質半導体層４の境界を特定することができる。これにより、ｎ型非晶質半導体層４とｐ型非晶質半導体層５が重ならず、適切な位置に形成されているか否かを検査することができる。つまり、アライメントピンを用いてシャドーマスクを配置し、半導体基板１Ａの裏面におけるテクスチャ構造の上に形成されたｎ型非晶質半導体層４及びｐ型非晶質半導体層５の境界部分は、光散乱層の一例であり、検査部として機能する。なお、上記では、アライメントピンを用いる例を説明したが、シャドーマスクの位置合わせを行う方法はアライメントピンを用いる方法に限らない。
　この発明は、光電変換素子、それを備えた太陽電池モジュールおよび太陽光発電システムに適用される。
　１，１Ａ，１Ｂ…半導体基板、２…反射防止膜、３，３０１，３０２…パッシベーション膜、４…ｎ型非晶質半導体層、４ｓ，５ｓ…識別情報、５…ｐ型非晶質半導体層、６，７…電極、６ａ，６ｂ，７ａ，７ｂ…導電層、８…保護膜、１０，２０…光電変換素子、３０，４０，５０，６０，３１０，３２０，３３０，３４０，３１００，３２００…シャドーマスク、７０…配線シート、１０００…太陽電池モジュール、１１００，１１００Ａ，１２００，１２００Ａ…太陽光発電システム、１１０１，１３０１…光電変換モジュールアレイ、１１２０…光電変換モジュール、Ｓ…個体識別情報、４Ｍ，４１Ｍ，４２Ｍ…アライメントマーク

Claims (5)

  1. 　半導体基板と、
    　前記半導体基板の一方の面に形成され、第１の導電型を有する第１非晶質半導体層と、
    　前記半導体基板の一方の面に形成されるとともに前記半導体基板の面内方向において前記第１非晶質半導体層に隣接して形成され、前記第１の導電型と反対の第２の導電型を有する第２非晶質半導体層と、
    　前記半導体基板の一方の面の少なくとも一部に形成されたテクスチャ構造と、前記テクスチャ構造の上に、前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方の非晶質半導体層を含む光散乱層と、を備える光電変換素子。
  2. 　請求項１に記載の光電変換素子において、
    　前記光散乱層は、前記半導体基板の一方の面において、前記第１非晶質半導体層と前記第２非晶質半導体層が形成される領域と異なる領域に形成され、前記第１非晶質半導体層及び前記第２非晶質半導体層の一方を形成する際の位置の調整に用いるためのアライメント部である、光電変換素子。
  3. 　請求項１に記載の光電変換素子において、
    　前記光散乱層は、前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方が形成された領域に形成され、前記第１非晶質半導体層及び前記第２非晶質半導体層の一方を形成する際の位置の調整に用いるためのアライメント部である、光電変換素子。
  4. 　請求項１から３のいずれか一項に記載の光電変換素子において、
    　前記光散乱層は、さらに、前記一方の半導体層と前記半導体基板の一方の面との間に真性非晶質半導体層を含む、光電変換素子。
  5. 　請求項１から４のいずれか一項に記載の光電変換素子において、
    　前記テクスチャ構造を平面視した場合に、前記テクスチャ構造の凸部の外接円の直径の平均値は、１５μｍ未満である、光電変換素子。
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