JP6639407B2 - 光電変換素子 - Google Patents

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Description

本発明は、光電変換素子に関する。
近年、光電変換素子としての太陽電池が注目されている。特開２０１２−２８７１８号公報には、ｎ型の結晶シリコン基板とｐ型の非晶質シリコン層との間に、真性（ｉ型）非晶質シリコンを介在させた裏面接合型太陽電池が開示されている。真性非晶質シリコンを介在させることによって、パッシベーション性が向上し、ｎ型結晶シリコン基板とｐ型非晶質シリコン層の界面におけるキャリアの再結合が抑制され、光電変換効率が向上する。
特開２０１２−２８７１８号公報のように、ｎ型結晶シリコン基板とｐ型非晶質シリコン層との間に、真性非晶質シリコン等のパッシベーション膜を設けることによってパッシベーション性を向上させることができるが、一方で直列抵抗成分が高くなり、光電変換効率が低下する。
本発明の目的は、直列抵抗成分を低減し、光電変換効率を向上可能な光電変換素子を提供することを目的とする。
本発明に係る光電変換素子は、半導体基板と、前記半導体基板の一方の面上に形成された第１導電型を有する第１非晶質半導体層と、前記半導体基板の一方の面上に形成され、かつ前記半導体基板の面内方向において前記第１非晶質半導体層に隣接して形成され、前記第１導電型と反対の第２導電型を有する第２非晶質半導体層と、前記第１非晶質半導体層の上に形成された第１電極と、前記第２非晶質半導体層の上に形成された第２電極とを備え、前記半導体基板上に成膜された一の薄膜において、膜厚が最大である点を第１の点とし、当該一の薄膜の面内方向において当該薄膜の膜厚の減少率が第１の減少率から前記第１の減少率よりも大きい第２の減少率に変化する点、または当該一の薄膜の面内方向において当該一の薄膜の膜厚の変化率の符号が負から正に変化する点を第２の点とし、当該一の薄膜の面内方向において前記第１の点から前記第２の点までの領域を膜厚減少領域と定義したとき、前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方の半導体層は、前記膜厚減少領域を有し、前記少なくとも一方の半導体層に形成された電極の少なくとも一部は、前記膜厚減少領域上に形成されている。
本発明によれば、直列抵抗成分を低減し、光電変換効率を向上させることができる。
図１は、第１実施形態に係る光電変換素子を模式的に示す断面図である。 図２は、図１に示す電極を拡大した模式図である。 図３Ａは、図２に示すｎ型半導体層の膜厚を測定した結果を示す図である。 図３Ｂの（ａ）は、シリコン基板の表面の顕微鏡写真を示す図である。図３Ｂの（ｂ）は、図３Ｂの（ａ）に示すシリコン基板の表面の高さを測定した結果を示す図である。 図３Ｃの（ａ）は、シリコン基板上のパッシベーション膜とシリコン基板表面との界面から半導体層表面までの膜厚を測定した結果を例示した図である。図３Ｃの（ｂ）は、図３Ｃの（ａ）に示す各膜厚をプロットし直した結果を示す図である。 図４は、隣接するｎ型半導体層とｐ型半導体層の膜厚減少領域が重なっている状態を示す断面図である。 図５は、ｎ型電極の構成を示す断面図である。 図６Ａは、第１実施形態に係る光電変換素子の製造工程を説明する図である。 図６Ｂは、第１実施形態に係る光電変換素子の製造工程を説明する図である。 図６Ｃは、第１実施形態に係る光電変換素子の製造工程を説明する図である。 図６Ｄは、第１実施形態に係る光電変換素子の製造工程を説明する図である。 図７は、メタルマスクの厚さ及び開口幅と、膜厚減少領域及びテーパー形状領域との関係を説明する図である。 図８は、ｎ型電極の両端部の位置が各々異なる４つの電極の断面図である。 図８に示す各電極の直列抵抗成分と開放電圧とを測定した結果を示す図である。 図１０は、第２実施形態に係る光電変換素子の電極の断面図である。 図１１は、図１０に示すｎ型半導体層の膜厚を測定した結果を示す図である。 図１２は、第４実施形態に係る光電変換素子の断面図である。 図１３は、図１２に示す電極が形成された領域を拡大した模式図である。 図１４は、第１パッシベーション層と第２パッシベーション層の膜厚の比率）とその光電変換効率の測定結果とを示す図である。 図１５は、第５実施形態に係る光電変換素子の断面図である。 図１６Ａは、第６実施形態に係る光電変換素子の断面図である。 図１６Ｂは、第６実施形態における配線シートの一部を拡大した模式図である。 図１７Ａは、第７実施形態に係る光電変換素子の断面図である。 図１７Ｂは、図１７Ａに示すシリコン基板の表面の顕微鏡写真を示す図である。 図１８は、第８実施形態に係る光電変換モジュールの構成を示す概略図である。 図１９Ａは、第９実施形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。 図１９Ｂは、図１９Ａに示す太陽光発電システムの他の構成例を示す概略図である。 図２０は、図１９Ａに示す光電変換モジュールアレイの構成を示す概略図である。 図２１Ａは、第１０実施形態による光電変換素子を備える太陽光発電システムの構成を示す概略図である。 図２１Ｂは、図２１Ａに示す太陽光発電システムの他の構成例を示す概略図である。
本発明の一実施形態に係る光電変換素子は、半導体基板と、前記半導体基板の一方の面上に形成された第１導電型を有する第１非晶質半導体層と、前記半導体基板の一方の面上に形成され、かつ前記半導体基板の面内方向において前記第１非晶質半導体層に隣接して形成され、前記第１導電型と反対の第２導電型を有する第２非晶質半導体層と、前記第１非晶質半導体層の上に形成された第１電極と、前記第２非晶質半導体層の上に形成された第２電極とを備え、前記半導体基板上に成膜された一の薄膜において、膜厚が最大である点を第１の点とし、当該一の薄膜の面内方向において当該薄膜の膜厚の減少率が第１の減少率から前記第１の減少率よりも大きい第２の減少率に変化する点、または当該一の薄膜の面内方向において当該一の薄膜の膜厚の変化率の符号が負から正に変化する点を第２の点とし、当該一の薄膜の面内方向において前記第１の点から前記第２の点までの領域を膜厚減少領域と定義したとき、前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方の半導体層は、前記膜厚減少領域を有し、前記少なくとも一方の半導体層に形成された電極の少なくとも一部は、前記膜厚減少領域上に形成されている（第１の構成）。
第１の構成によれば、第１非晶質半導体層と第２非晶質半導体層の少なくとも一方の半導体層において、膜厚減少領域を有する。膜厚減少領域を有する半導体層上に形成された電極の少なくとも一部は、膜厚減少領域の少なくとも一部に接して形成されている。膜厚減少領域の膜厚は、当該半導体層の第１の点における膜厚よりも薄いため、膜厚が均一な非晶質半導体層を設ける場合と比べ、直列抵抗成分を低減させることができる。
また、第２の構成に係る光電変換素子は、第１の構成において、前記膜厚減少領域を有する前記半導体層は、前記半導体基板と同じ導電型を有することとしてもよい。
第２の構成によれば、半導体基板と同じ導電型の半導体層に膜厚減少領域が設けられているため、多数キャリアに対する直列抵抗成分をより低減することができる。
また、第３の構成に係る光電変換素子は、第１又は第２の構成において、前記第１非晶質半導体層及び前記第２非晶質半導体層の各々は、前記膜厚減少領域を有し、隣接する前記第１非晶質半導体層と前記第２非晶質半導体層の前記膜厚減少領域は、離間して配置されていることとしてもよい。
第３の構成によれば、第１非晶質半導体層と第２非晶質半導体層の膜厚減少領域とが重なって配置される場合と比べ、膜厚減少領域における膜厚が薄いため、直列抵抗成分を低減することができる。
また、第４の構成に係る光電変換素子は、第１から第３のいずれかの構成の前記膜厚減少領域を有する前記半導体層において、前記膜厚減少領域におけるドーパント濃度は、前記膜厚減少領域よりも膜厚が厚い領域のドーパント濃度より高いこととしてもよい。
第４の構成によれば、膜厚減少領域を有する半導体層において、膜厚減少領域におけるドーパント濃度は、膜厚減少領域よりも膜厚が厚い領域のドーパント濃度よりも高い。そのため、膜厚減少領域における直列抵抗を低減できるとともに、膜厚減少領域を有する半導体層と、当該半導体層上に形成される電極との間のコンタクト抵抗を低減することができる。
また、第５の構成に係る光電変換素子は、第１から第４のいずれかの構成において、さらに、前記半導体基板と、前記第１非晶質半導体層及び前記第２非晶質半導体層との間に形成された第１パッシベーション膜を備えることとしてもよい。
第５の構成によれば、直列抵抗成分の低減を図るとともに、半導体基板のパッシベーション性を向上させることができる。
また、第６の構成に係る光電変換素子は、第５の構成において、さらに、前記第１パッシベーション膜と、前記第１非晶質半導体層及び前記第２非晶質半導体層との間に形成され、第２パッシベーション膜を備え、前記第１パッシベーション膜及び前記第２パッシベーション膜は、真性非晶質半導体からなることとしてもよい。
第６の構成によれば、さらに、第１非晶質半導体層及び第２非晶質半導体層と第１パッシベーション膜との界面におけるキャリアの再結合を抑制することができる。
また、第７の構成に係る光電変換素子は、第６の構成において、前記第２パッシベーション膜は、前記膜厚減少領域を有することとしてもよい。
第７の構成によれば、第２パッシベーション膜における膜厚減少領域の膜厚は、第２パッシベーション膜における第１の点の膜厚より薄いため、第２パッシベーション膜における膜厚減少領域において直列抵抗成分を低減することができる。
また、第８の構成に係る光電変換素子は、第６又は第７の構成において、前記第２パッシベーション膜は、前記第１パッシベーション膜よりも膜厚が薄いこととしてもよい。
第８の構成によれば、パッシベーション性の向上を図るとともに、直列抵抗成分を低減することができる。
また、第９の構成に係る光電変換素子は、第５の構成において、前記第１パッシベーション膜は、キャリアがトンネル可能な絶縁物で構成されていることとしてもよい。第９の構成によれば、半導体基板をパッシベーションするとともに、キャリアを容易に取り出すことができる。
また、第１０の構成に係る光電変換素子は、第９の構成において、前記絶縁物は、少なくとも第４族元素を含む非晶質半導体の酸化物、窒化物、及び酸窒化物のいずれか、又は多結晶シリコンからなることとしてもよい。
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一または相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る光電変換素子の構成を模式的に示す断面図である。光電変換素子１は、シリコン基板１１、ＡＲＣ（Ａｎｔｉ Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔ）１２、パッシベーション層１３、ｎ型半導体層（第１非晶質半導体層）１５ｎ、ｐ型半導体層（第２非晶質半導体層）１５ｐ、ｎ型電極１６ｎ、及びｐ型電極１６ｐを備える。
シリコン基板１１は、例えば、ｎ型の単結晶シリコン基板である。シリコン基板１１の厚さは、例えば、１００〜１５０μｍである。なお、シリコン基板１１は、ｎ型の単結晶シリコン基板に代えて、ｐ型の単結晶シリコン基板を用いてもよい。
図１において、シリコン基板１１の一方（Ｚ軸負方向側）の面はテクスチャが形成されている。テクスチャは、シリコン基板１１の表面反射率を低下させ、短絡電流を増加させる。以下の説明において、テクスチャが形成されている面をシリコン基板１１の受光面と称し、他方（Ｚ軸正方向側）の面を裏面と称する。
シリコン基板１１の受光面を覆うように、ＡＲＣ１２が形成されている。ＡＲＣ１２は、例えば、厚さ６０ｎｍ程度の窒化シリコン膜を堆積して構成されている。ＡＲＣ１２は、シリコン基板１１の表面反射率を低下させ、短絡電流を増加させる。
シリコン基板１１の裏面上には、パッシベーション層１３が形成されている。パッシベーション層１３は、シリコン基板１１の熱酸化膜で構成されている。なお、パッシベーション層１３としては、例えば、非晶質シリコン、又は非晶質シリコンの酸化物、窒化物、及び酸窒化物、又は多結晶シリコン等であってもよい。パッシベーション層１３の厚さは、例えば１〜２０ｎｍが好ましく、１〜３ｎｍがより好ましい。本実施形態において、パッシベーション層１３の厚さは２ｎｍである。
図１に示すように、パッシベーション層１３の上には、面内方向（Ｘ軸方向）において、ｎ型半導体層（第１非晶質半導体層）１５ｎとｐ型半導体層（第２非晶質半導体層）１５ｐが交互に隣接して形成されている。隣接するｎ型半導体層１５ｎとｐ型半導体層１５ｎは、所定の距離（Ｇ）を隔てて配置されている。
ｎ型半導体層１５ｎは、水素を含有するｎ型の非晶質半導体層である。ｎ型半導体層１５ｎは、例えばリン（Ｐ）を不純物として含有する、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、ｎ型非晶質シリコンカーボンオキサイド等であってもよい。ｎ型半導体層１５ｎの厚さは、例えば、３〜５０ｎｍである。
ｐ型半導体層１５ｐは、水素を含有するｐ型の非晶質半導体層である。ｐ型半導体層１５ｐは、例えばボロン（Ｂ）を不純物として含有する、ｐ型非晶質シリコン、ｐ型非晶質シリコンゲルマニウム、ｐ型非晶質ゲルマニウム、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイド、ｐ型非晶質シリコンオキシナイトライド、ｐ型非晶質シリコンカーボンオキサイド等であってもよい。ｐ型半導体層１５ｐの厚さは、例えば、５〜５０ｎｍである。
シリコン基板１１の面内方向（Ｘ軸方向）において、ｎ型半導体層１５ｎの幅は、ｐ型半導体層１５ｐの幅よりも小さい。ｎ型半導体層１５ｎの面積とｐ型半導体層１５ｐの面積の和に対するｐ型半導体層１５ｐの面積の割合が高いほど、光照射によって生成される少数キャリア（正孔）が、ｐ型半導体層１５ｐに到達するまでに移動する距離が減少する。その結果、ｐ型半導体層１５ｐに到達するまでに再結合する正孔の数が減少し、短絡電流が増加し、光電変換効率が向上する。
ｎ型半導体層１５ｎの上には、ｎ型電極１６ｎが形成されている。ｐ型半導体層１５ｐの上には、ｐ型電極１６ｐが形成されている。ｎ型電極１６ｎ及びｐ型電極１６ｐは、後述する２つの導電層を積層して構成されている。ｎ型電極１６ｎ及びｐ型電極１６ｐの詳細な構造の説明については後述する。
なお、本明細書において、ｎ型及びｐ型の非晶質半導体層には、微結晶相が含まれてもよい。また、微結晶相は、平均粒子径が１〜５０ｎｍである結晶を含む。
ここで、ｎ型半導体層１５ｎ及びｐ型半導体層１５ｐの形状について説明する。図２は、図１に示すｎ型半導体層１５ｎが形成された部分を拡大した模式図である。また、図３Ａは、触針段差計にてｎ型半導体層１５ｎを面内方向（Ｘ軸方向）にスキャンし、ｎ型半導体層１５ｎの膜厚を測定した結果を示している。
図２に示すように、ｎ型半導体層１５ｎは、Ｌ、Ｔ、Ｒで示す３つの領域を有する。以下、領域Ｌをフラット領域Ｌ、領域Ｔを膜厚減少領域Ｔ、領域Ｒをテーパー形状領域Ｒと称する。なお、ｐ型半導体層１５ｐの構造の図示を省略するが、ｐ型半導体層１５ｐもｎ型半導体層１５ｎと同様に、フラット領域Ｌ、膜厚減少領域Ｔ、テーパー形状領域Ｒを有する。以下、各領域について具体的に説明する。
図３Ａに示すように、ｎ型半導体層１５ｎは、ｎ型半導体層１５ｎの略中心となるＣ点からスキャン方向の長さが２８０μｍの間、及びＣ点から３８０μｍの間は膜厚が殆ど変化していない。フラット領域Ｌは、最大の膜厚から膜厚が殆ど変化しない領域であり、図３Ａの例では、スキャン方向の長さが２８０μｍ〜３８０μｍの間の領域である。
また、図３Ａに示すように、フラット領域Ｌの一方の端部Ｋ１０からＫ１１（Ｋ１）の領域と、フラット領域Ｌの他方の端部Ｋ２０からＫ１２（Ｋ１）の領域は、膜厚が緩やかに減少している。これに対し、Ｋ１１からＫ２１（Ｋ２）の領域及びＫ１２からＫ２２（Ｋ２）の領域は、膜厚が急峻に減少している。つまり、フラット領域Ｌの一方の端部Ｋ１０からＫ１１の領域、及びフラット領域Ｌの他方の端部Ｋ２０からＫ１２の領域における膜厚の減少率（第１減少率）よりも、Ｋ１１からＫ２１の領域及びＫ１２からＫ２２の領域における膜厚の減少率（第２減少率）が大きくなっている。
膜厚減少領域Ｔは、ｎ型半導体層１５ｎにおいて膜厚の減少率が緩やかに変化する領域であり、図３Ａにおいて、フラット領域Ｌの端部Ｋ１０から点Ｋ１１までの領域と、フラット領域Ｌの端部Ｋ２０から点Ｋ１２までの領域である。すなわち、本実施形態において、膜厚減少領域は、シリコン基板１１上に成膜される一の薄膜において、当該薄膜の膜厚が最大となる点を第１の点とし、当該薄膜の面内方向において膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点を第２の点とした場合、当該薄膜の面内方向における第１の点から第２の点までの領域である。
テーパー形状領域Ｒは、テーパー状に成膜された領域であり、点Ｋ２（Ｋ２１，Ｋ２２）からｎ型半導体層１５ｎの下方端Ｋ３（Ｋ３１，Ｋ３２）までの領域である。テーパー形状領域Ｒの幅は、後述する半導体層の成膜条件等によって変動するが、例えば４００μｍ以下であり、１００μｍ以下がより好ましい。
図２において、ｎ型半導体層１５ｎの膜厚減少領域Ｔにおける膜厚の減少量ｄが、フラット領域Ｌの膜厚ｈの５％以上であることが好ましく、１０％以上であることがより好ましい。つまり、図３Ａにおいて、フラット領域Ｌの端部Ｋ１０，Ｋ２０から点Ｋ１１，Ｋ２１までの膜厚の減少量が、フラット領域Ｌの膜厚の５％以上であることが好ましく、１０％以上であることがより好ましい。図３Ａの縦軸は、フラット領域Ｌの膜厚を１．０として規格化したｎ型半導体層１５ｎの膜厚を示している。図３Ａに示すように、膜厚減少領域Ｔは、フラット領域Ｌの膜厚よりも２０％以上減少しており、好ましい状態である。また、膜厚減少領域Ｔの幅は、後述する成膜方法によって制御可能であり、２０μｍ以上が好ましく、１００μｍ以上がより好ましい。
なお、図１及び図２では、便宜上、シリコン基板１１の表面が平坦な例を図示したが、シリコン基板１１の表面は凹凸形状を有する場合がある。図３Ｂの（ａ）は、シリコン基板１１の表面の顕微鏡写真である。また、図３Ｂの（ｂ）は、シリコン基板１１表面の高さを測定した結果を示す図である。
図３Ｂの（ａ）（ｂ）に示すように、シリコン基板１１におけるダメージ層を除去するためのエッチングによって、テクスチャが形成されていないシリコン基板１１の面にも１μｍ程度の凹凸が形成される場合がある。上記図３Ａに示すシリコン基板１１の膜厚は、シリコン基板１１の凹凸を除いた膜厚である。シリコン基板１１に凹凸がある場合のｎ型半導体層１５ｎ、ｐ型半導体層１５ｐにおける膜厚減少領域Ｔは、以下のようにして判断することができる。
例えば、シリコン基板１１の表面に凹凸が形成されている場合において、シリコン基板１１の表面にパッシベーション膜１３を形成し、パッシベーション膜１３の上にｎ型半導体層１５ｎ又はｐ型半導体層１５ｐを形成して、走査電子顕微鏡（ＳＥＭ）又は透過電子顕微鏡（ＴＥＭ）を用いて撮影する。撮影結果から、パッシベーション膜１３とシリコン基板１１の表面の界面を確認することができる。図３Ｃの（ａ）は、パッシベーション膜１３とシリコン基板１１の表面との界面１１Ｓからｎ型半導体層１５ｎ又はｐ型半導体層１５ｐの表面までの膜厚ｈを測定した結果を表す模式図である。図３Ｃの（ａ）に示す各膜厚ｈをプロットし直すことにより、図３Ｃの（ａ）に示す各膜厚ｈを、図３Ｃの（ｂ）に示すように表すことができる。つまり、図３Ａで示したように、シリコン基板１１の表面が略平坦なものとして半導体層（ｎ型半導体層１５ｎ、ｐ型半導体層１５ｐ）の膜厚を特定できる。よって、シリコン基板１１の表面が凹凸形状を有している場合であっても、ｎ型半導体層１５ｎ、ｐ型半導体層１５ｐにおける各膜厚減少領域Ｔを、このような方法を用いることで検証可能である。また後述するように、シリコン基板１１の両面にテクスチャが形成されている基板を用いた場合においても、上記の方法で、テクスチャ上の膜厚を測定しプロットしなおすことで膜厚減少領域Ｔを判断することができる。
本実施形態では、シリコン基板１１としてｎ型の単結晶シリコン基板を用いるため、ｎ型半導体層１５ｎの低抵抗化が重要となる。そのため、ｐ型半導体層１５ｐの膜厚減少領域Ｔの幅より、ｎ型半導体層１５ｎの膜厚減少領域Ｔの幅が大きいことが好ましい。シリコン基板１１にｐ型の単結晶シリコン基板を用いる場合には、上記とは逆に、ｐ型半導体層１５ｐの膜厚減少領域Ｔの幅が、ｎ型半導体層１５ｎの膜厚減少領域Ｔの幅よりも大きいことが好ましい。また、膜厚減少領域Ｔの膜厚の減少量についても、シリコン基板１１と同じ導電型を有する半導体層の膜厚の減少量が、他方の半導体層の膜厚の減少量よりも大きいことがより好ましい。
ここで、隣接するｎ型半導体層１５ｎとｐ型半導体層１５ｐの膜厚減少領域Ｔが重なっている場合の模式図を図４に示す。図４に示すように、ｎ型半導体層１５ｎの膜厚減少領域Ｔｎ上に、ｐ型半導体層１５ｐの膜厚減少領域Ｔｐが形成されると、膜厚が厚くなるためパッシベーション性は向上する。しかしながら、ｎ型半導体層１５ｎとｐ型半導体層１５ｐにおける膜厚減少領域Ｔｎ、Ｔｐの上にｎ型電極１６ｎ、ｐ型電極１６ｐをそれぞれ形成しても、直列抵抗成分は減少せず、低抵抗化の効果は得られなくなる。そのため、低抵抗化を考慮した場合、隣接する半導体層における各膜厚減少領域Ｔが重ならないほうが好ましい。さらに、生産性の歩留まりなどを考慮すると、隣接する半導体層における各膜厚減少領域Ｔの端部となるＫ１点の間隔が、２０μｍ以上離れていることが好ましく、１００μｍ以上がより好ましい。
次に、図５を用いて、ｎ型電極１６ｎ及びｐ型電極１６ｐの構造について説明する。図５は、ｎ型半導体層１５ｎが配置されている領域を拡大した模式図である。図５に示すように、ｎ型電極１６ｎは、第１導電層１６１と第２導電層１６２とを積層した積層構造を有する。なお、図示を省略するが、ｐ型電極１６ｐもｎ型電極１６ｎと同様に、第１導電層１６１と第２導電層１６２とを積層した積層構造を有する。
第１導電層１６１は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ＺｎＯ、ＩＷＯ（Ｉｎｄｉｕｍ Ｔｕｎｇｓｔｅｎ Ｏｘｉｄｅ）等の透明導電膜で構成されている。
第２導電層１６２は、例えば、Ａｇ（銀）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｓｎ（錫）、Ｐｔ（プラチナ）、Ａｕ（金）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｃｏ（コバルト）等の金属、又はこれらの金属の合金、又はこれら金属の積層膜であってもよい。
第１導電層１６１は、ｎ型半導体層１５ｎ及びｐ型半導体層１５ｐと密着性の高い透明導電膜が用いられることが好ましい。第１導電層１６１の厚さは、例えば３〜１００ｎｍが好ましい。また、第２導電層１６２は、第１導電層１６１よりも導電率の高い金属を用いることが好ましい。第２導電層１６２の厚さは、５０ｎｍ以上が好ましい。本実施形態における第２導電層１６２の厚さは、例えば０．８μｍ程度である。
なお、この例では、ｎ型電極１６ｎ及びｐ型電極１６ｐは、第１導電層１６１と第２導電層１６２とを積層した積層構造を有するが、第１導電層１６１を設けず、第２導電層１６２を、ｎ型半導体層１５ｎ又はｐ型半導体層１５ｐに接するように形成してもよい。この場合には、第２導電層１６２は、ｎ型半導体層１５ｎ及びｐ型半導体層１５ｐと密着性の高い金属を用いることが好ましい。具体的には、第２導電層１６２は、例えば、１〜１０ｎｍ程度の厚さのＴｉ（チタン）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、Ｃｒ（クロム）等のいずれかの金属と、Ａｌ（アルミニウム）又はＡｇ（銀）等を主成分とする光を反射させる金属とを積層した積層構造を有することとしてもよい。
図５に示すように、ｎ型電極１６ｎは、膜厚減少領域Ｔの上にも形成されている。具体的には、ｎ型電極１６ｎのＸ軸方向の両端部Ｚ１，Ｚ２が、膜厚減少領域Ｔ内に位置するようにｎ型電極１６ｎは形成されている。図示を省略するが、ｐ型電極１６ｐもｎ型電極１６ｎと同様、ｐ型半導体層１５ｐにおける膜厚減少領域Ｔ内に、ｐ型電極１６ｐのＸ軸方向の両端部が位置するように形成されている。
（光電変換素子１の製造方法）
次に、図６Ａ〜６Ｄを用い、光電変換素子１の製造方法について説明する。
まず、バルクのシリコンから１００〜３００μｍの厚さのウェハを切り出し、ウェハ表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行う。これらのエッチングされたウェハの片面に保護膜を形成する。保護膜は、例えば、酸化シリコン、窒化シリコン等が用いられる。保護膜が形成されたウェハを、ＮａＯＨ、ＫＯＨ等のアルカリ溶液（例えば、ＫＯＨ：１〜５ｗｔ％、イソプロピルアルコール：１〜１０ｗｔ％の水溶液）を用いてウェットエッチングを行う。このとき、異方性エッチングによって、保護膜が形成されていない面にテクスチャ構造が形成される。エッチング後に保護膜を除去することにより、図６Ａに示すシリコン基板１１が生成される。
続いて、図６Ａに示すように、シリコン基板１１の受光面にＡＲＣ１２を形成し、裏面にパッシベーション層１３を形成する。以下、ＡＲＣ１２は、酸化シリコン膜と窒化シリコン膜とを積層した積層構造を有し、パッシベーション層１３は、酸化シリコン膜で構成されている場合について説明する。
この場合、まず、シリコン基板１１の表面を熱酸化させ、受光面の酸化膜と裏面のパッシベーション層１３とを形成する。その後、受光面の酸化膜の上に窒化シリコン膜を形成することによりＡＲＣ１２を形成する。シリコン基板１１の酸化は、ウェット処理および熱酸化処理のいずれを用いてもよい。ウェット処理の場合、例えば、シリコン基板１１を過酸化水素、硝酸、又はオゾン水等に浸漬し、その後、ドライ雰囲気で８００〜１０００℃に加熱する。また、熱酸化処理の場合には、例えば、シリコン基板１１を酸素又は水蒸気の雰囲気で９００〜１０００℃に加熱する。窒化シリコン膜の形成は、スパッタ法、ＥＢ（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着法、ＴＥＯＳ（ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ）法等によって行うことができる。
熱酸化膜の形成後、プラズマＣＶＤ（Ｐｌａｓｍａ Ｅｎｃｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用い、パッシベーション層１３を窒素プラズマで窒化し、さらに５００℃以上でアニールすることにより、シリコン基板１１の裏面にＳｉＯＮ膜が形成される。このように、パッシベーション層１３をＳｉＯＮで形成することにより、パッシベーション層１３の上に形成されるｐ型半導体層１５ｐに含有されるボロン等の不純物がシリコン基板１１に拡散することを抑制することができる。また、トンネル電流を流すことができる膜厚のパッシベーション層１３を形成した場合であっても、有効にボロン等の不純物の拡散を抑制することができる。
太陽電池の作製において、シリコン基板１１の表面のパッシベーション性は重要なポイントの１つである。本実施形態では、１回の成膜によって、パッシベーション膜１３が、シリコン基板１１表面の全面に略均一な膜厚で形成される。意図的に複数回の成膜によって、シリコン基板１１の表面の全面をパッシベーションするのではなく、本実施形態のように、１回の成膜でパッシベーション膜１３を形成することは、製造プロセスの観点より好ましい。なお、パッシベーション膜１３は、完全に面内が均一な膜厚でなくてもよい。また、パッシベーション膜１３はシリコン基板１１の表面の全面に限らず、ウェハ周辺やアライメントマーク部分等、シリコン基板１１の表面の一部にパッシベーション膜１３が形成されていなくてもよい。このように、パッシベーション膜１３をシリコン基板１１の略全面において略均一に形成することにより、シリコン基板１１のパッシベーション性を向上させることができる。
次に、図６Ｂに示すように、パッシベーション層１３の上にメタルマスク１１０を配置し、ｎ型半導体層１５ｎを形成する。本実施形態では、フラット領域Ｌの幅が約１００μｍ、膜厚減少領域Ｔの幅が約１５０μｍとなるようにｎ型半導体層１５ｎが形成される。
メタルマスク１１０（１１０Ａ）は、シリコン基板１１上のｎ型半導体層１５ｎが形成される部分に開口１１０ａを有する。メタルマスク１１０の厚さＭは２００μｍであり、開口幅Ｏは４００μｍである。メタルマスク１１０は、ステンレス鋼、銅、ニッケル、ニッケルを含む合金（例えば、４２アロイ、又はインバー材等）、モリブデン等の金属で構成されていてもよい。シリコン基板１１の熱膨張係数と、原料コストとを考慮するとメタルマスク１１０は４２アロイがより好ましい。メタルマスク１１０の厚さＭに関し、製造コストを考慮すると、メタルマスク１１０を１回で使い捨てることは問題となる。メタルマスク１１０を何度も使用することによって生産のランニングコストを抑制することができるため、メタルマスク１１０を再生して多数回使用することが好ましい。この場合、メタルマスク１１０に付着する成膜物を、弗酸やＮａＯＨを用いて除去する。再生回数を考慮すると、メタルマスク１１０の厚さＭは、３０μｍ〜３００μｍ程度が好ましい。
なお、本実施形態では、メタルマスクを用いる例を説明するが、メタルマスクに代えて、ガラス、セラミック、有機フィルム等で構成されたマスクを用いてもよい。
ｎ型半導体層１５ｎは、例えば、プラズマＣＶＤを用いて形成される。プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス、水素ガス、及び水素希釈されたホスフィンガス（ホスフィン濃度：１％）である。この場合、水素ガス流量は０〜１００ｓｃｃｍ、シランガス流量は４０ｓｃｃｍ、ホスフィンガス流量は４０ｓｃｃｍである。シリコン基板１１の温度は、例えば、１３０〜１８０℃である。また、反応室内の圧力は、４０〜１２０Ｐａであり、ＲＦパワー密度は５〜１５ｍＷ／ｃｍ２である。これにより、リンがドープされたｎ型非晶質シリコン（ｎ型半導体層１５ｎ）が形成される。
ｎ型半導体層１５ｎの膜厚減少領域Ｔの幅や膜厚減少量は、成膜圧力を変えることによって制御することができる。また、メタルマスク１１０Ａの厚さＭと開口幅Ｏによっても制御することができる。メタルマスク１１０の厚さＭを厚くすると、図７に示すように、メタルマスク１１０Ａ上の開口部１１０ａ近傍の領域Ｓａにおける成膜が顕著となり、それに伴って膜厚減少領域Ｔの幅も広くなる。また、開口幅Ｏを狭くすることによって、この現象は顕著に現れる。このように、メタルマスク１１０の厚さＭと開口幅Ｏ、成膜圧力などを制御することで、適切な膜厚減少領域Ｔを形成することができる。
また、図７に示すように、プラズマＣＶＤなどの気相成膜法を用いて半導体層を成膜した場合、メタルマスク１１０Ａの下部、つまり、パッシベーション層１３とメタルマスク１１０Ａの隙間の領域Ｓｂに原料が回り込み、テーパー状に成膜される。反応室における圧力が高いほど原料の回り込みが大きくなり、テーパー形状領域Ｒの幅が大きくなる。テーパー形状領域Ｒの幅は、プラズマＣＶＤ装置の反応室における圧力や、メタルマスク１１０Ａとパッシベーション層１３の隙間の距離によって変動する。テーパー形状領域Ｒの幅は狭いことが好ましく、４００μｍ以下が好ましい。より好ましくは１００μｍ以下である。
続いて、図６Ｃに示すように、メタルマスク１１０Ａを除去し、ｎ型半導体層１５ｎが形成されていない領域に開口部１１０ｂを有するメタルマスク１１０（１１０Ｂ）をシリコン基板１１上に配置し、ｐ型半導体層１５ｐを形成する。
ｐ型半導体層１５ｐは、例えばプラズマＣＶＤを用いて形成される。プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス、水素ガス、及び水素希釈されたジボランガス（ジボラン濃度：２％）である。この場合、水素ガス流量は０〜１００ｓｃｃｍ、シランガス流量は４０ｓｃｃｍ、ジボランガス流量は４０ｓｃｃｍである。シリコン基板１１の温度は、１３０〜１８０℃である。また、反応室内の圧力は、４０〜１２０Ｐａであり、ＲＦパワー密度は５〜１５ｍＷ／ｃｍ２である。これにより、ボロンがドープされたｐ型非晶質シリコン（ｐ型半導体層１５ｐ）が形成される。
なお、ｐ型半導体層１５ｐにおいても、ｎ型半導体層１５ｎと同様に、成膜圧力、メタルマスク１１０Ｂの厚さと開口幅を調整することにより、ｐ型半導体層１５ｐの膜厚減少領域Ｔを制御することができる。
図６Ｃにおいて、メタルマスク１１０Ｂを除去することにより、パッシベーション層１３の上に、ｎ型半導体層１５ｎとｐ型半導体層１５ｐとが隣接して形成される。
続いて、図６Ｄに示すように、ｎ型半導体層１５ｎとｐ型半導体層１５ｎの間をメタルマスク１１０（１１０Ｃ）で覆い、ｎ型半導体層１５ｎとｐ型半導体層１５ｎの上に、ｎ型電極１６ｎ及びｐ型電極１６ｐを形成する。メタルマスク１１０Ｃは、開口部１１０ｃの端部が、隣接するｎ型半導体層１５ｎとｐ型半導体層１５ｐの膜厚減少領域Ｔ内に位置するように配置される。
ｎ型電極１６ｎ及びｐ型電極１６ｐは、第１導電層１６１と第２導電層１６２ｎとを積層した積層構造を有する。第１導電層１６１及び第２導電層１６２は、スパッタ法、ＥＢ蒸着法、イオンプレーティング法、熱ＣＶＤ法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法、ゾルゲル法、液状にした原料を噴霧して加熱する方法、又はインクジェット法等を用いて形成することができる。本実施形態では、第１導電層１６１がＩＴＯ、ＩＷＯ、ＺｎＯのいずれかで構成されている。また、第２導電層１６２は、第１金属と第２金属の積層膜で構成されている。
第１導電層１６１は、例えばスパッタリングを用いて形成する。第１導電層１６１がＩＴＯの場合、以下の成膜条件でスパッタリングを行ってもよい。例えば、ＳｎＯ２を０．５〜４ｗｔ％ドープしたＩＴＯターゲットを用い、アルゴンガス、又はアルゴンガスと酸素ガスとの混合ガスを導入する。シリコン基板１１の温度は２５〜２５０℃であり、ガス圧力は０．１〜１．５Ｐａ、投入電力は０．０１〜２ｋＷである。また、第１導電層１６１がＺｎＯの場合は、上記ＩＴＯターゲットに代えて、Ａｌを０．５〜４ｗｔ％ドープしたＺｎＯターゲットを用いる。
第２導電層１６２は、例えばＥＢ蒸着法を用いて形成してもよいし、第１導電層１６１をシード層とし、メッキ成膜法によって第２導電層１６２を形成してもよい。例えば、第２導電層１６２の第１金属としてＴｉを成膜し、第１金属の上に、第２金属としてＡｌを成膜することにより、ＴｉとＡｌの積層膜（Ｔｉ／Ａｌ）からなる第２導電層１６２が形成される。なお、第１金属としては、Ｔｉ以外に、例えば、Ｎｉ、Ｗ、Ｃｏ等を用いてもよい。又は、これら金属の合金を用いてもよいし、これらの金属とＰ又はＢとの合金を用いてもよい。また、第２金属として、Ａｌ以外に、例えばＣｕ、Ｓｎ等を用いてもよい。
メタルマスク１１０Ｃの開口部１１０ｃの幅の端部が、ｎ型半導体層１５ｎ及びｐ型半導体層１５ｐの各膜厚減少領域Ｔ内に位置するようにメタルマスク１１０Ｃを配置することにより、図５に示すように、ｎ型電極１６ｎの両端部Ｚ１，Ｚ２がｎ型半導体層１５ｎの膜厚減少領域Ｔ内に位置するようにｎ型電極１６ｎが形成される。また、図示を省略するが、ｐ型電極１６ｐも同様に、ｐ型電極１６ｐの両端部Ｚ１，Ｚ２がｐ型半導体層１５ｐの膜厚減少領域Ｔ内に位置するように形成される。
上記した製造方法により、図１に示す光電変換素子１が形成される。光電変換素子１において、ｐ型半導体層１５ｐとシリコン基板１１は、パッシベーション層１３を介してｐｎ接合を形成する。ｐｎ接合に光が入射すると、電子と正孔とが生成される。電子と正孔は、パッシベーション層１３をトンネリングして、ｎ型半導体層１５ｎとｐ型半導体層１５ｐにそれぞれ移動し、ｎ型電極１６ｎとｐ型電極１６ｐを通じて、電流として外部に取り出される。パッシベーション層１３によって、シリコン基板１１とｎ型半導体層１５ｎとの間の界面、及びシリコン基板１１とｐ型半導体層１５ｐとの間の界面の欠陥が低減される。
上述した実施形態では、ｎ型電極１６ｎ及びｐ型電極１６ｐは、各電極の両端部Ｚ１，Ｚ２が、対応する半導体層における膜厚減少領域Ｔ内に位置するように形成される例を説明した。ここで、ｎ型電極１６ｎ及びｐ型電極１６ｐの両端部Ｚ１，Ｚ２の位置と、光電変換素子の直列抵抗成分Ｒｓ及び開放電圧Ｖｏｃとの関係について説明する。
図８の（ａ）〜（ｄ）は、ｎ型電極１６ｎの両端部Ｚ１，Ｚ２の位置が各々異なる４つの電極（１６１ｎ、１６ｎ、１６２ｎ、１６３ｎ）を示す模式図であり、図９は、図８の（ａ）〜（ｄ）に示す各ｎ型電極を用いた場合の直列抵抗成分Ｒｓと開放電圧Ｖｏｃとを測定した結果を示す図である。
図８の（ａ）〜（ｄ）に示す各ｎ型電極の下のｎ型半導体層１５ｎは、フラット領域Ｌ、膜厚減少領域Ｔ、テーパー形状領域Ｒを有する。図８の（ａ）は、ｎ型電極１６１ｎの両端部Ｚ１，Ｚ２がフラット領域Ｌ内に位置し、図８の（ｂ）は、上述した実施形態と同様、ｎ型電極１６ｎの両端部Ｚ１，Ｚ２が膜厚減少領域Ｔ内に位置している。また、図８の（ｃ）は、ｎ型電極１６２ｎの両端部Ｚ１，Ｚ２がテーパー形状領域Ｒ内に位置し、図８の（ｄ）は、ｎ型電極１６３ｎの両端部Ｚ１，Ｚ２がテーパー形状領域Ｒの外側に位置している。
図８の（ａ）に示すｎ型電極１６１ｎの場合、膜厚減少領域Ｔを形成しない場合と略同様の特性を有する。そのため、図９に示すように、図８の（ａ）の場合の直列抵抗成分Ｒｓ及び開放電圧Ｖｏｃをそれぞれ１．０とし、これをレファレンスとする。
図９に示すように、図８の（ｂ）に示すｎ型電極１６ｎの場合、図８の（ａ）に示す電極１６１ｎよりも直列抵抗成分Ｒｓが８８％まで低下し、開放電圧Ｖｏｃはｎ型電極１６１ｎの場合と同じである。つまり、図８の（ｂ）に示すｎ型電極１６ｎを用いた場合は、ｎ型電極１６１ｎを用いた場合と比べ、パッシベーション性を確保しつつ、低抵抗化を図ることができる。また、図９に示すように、図８の（ｃ）に示すｎ型電極１６２ｎ、及び図８の（ｄ）に示すｎ型電極１６３ｎを用いた場合、図８の（ｂ）に示すｎ型電極１６ｎを用いた場合に比べて直列抵抗成分Ｒｓが低下するが、開放電圧Ｖｏｃも若干低下する。よって、図８の（ｃ）に示すｎ型電極１６２ｎ、及び図８の（ｄ）に示すｎ型電極１６３ｎのように、ｎ型電極１６ｎの両端部Ｚ１，Ｚ２がテーパー形状領域Ｒの内側や外側に位置する場合には、低抵抗化を図ることができる。上記のとおり、ｎ型電極１６ｎの両端部Ｚ１，Ｚ２が膜厚減少領域Ｔ内に位置する図８の（ｂ）の場合、パッシベーション性を確保しつつ、低抵抗化を図ることができるため、図８の（ｃ）（ｄ）のｎ型電極１６２ｎ、１６３ｎを用いた場合よりも好ましいと言える。
なお、上記実施形態の例では、ｎ型半導体層１５ｎとｐ型半導体層１５ｐのそれぞれに膜厚減少領域Ｔを形成する例を説明したが、いずれか一方の半導体層に膜厚減少領域Ｔが設けられている場合であっても低抵抗の効果を得ることができる。よって、ｎ型半導体層１５ｎとｐ型半導体層１５ｐの少なくとも一方の半導体層において膜厚減少領域Ｔが設けられていればよい。
上述した実施形態では、ｎ型及びｐ型半導体層１５ｎ，１５ｐにおける膜厚減少領域Ｔは、ｎ型及びｐ型半導体層１５ｎ，１５ｐの中心部分よりも膜厚が薄い。そのため、膜厚減少領域Ｔにｎ型電極１６ｎ又はｐ型電極１６ｐの少なくとも一部を形成することにより、直列抵抗を減少させることができ、光電変換素子の特性を向上させることができる。
また、上述した実施形態では、ｎ型及びｐ型半導体層１５ｎ、１５ｐを形成する際、メタルマスク１１０の開口部の幅やメタルマスク１１０の厚さ、又は成膜圧力を制御することで、フラット領域Ｌと膜厚減少領域Ｔが１回の成膜で形成される。フラット領域Ｌに比べて膜厚減少領域Ｔは、相対的に成膜レートが遅くなるため、フラット領域Ｌよりも不純物濃度が相対的に増加する。その結果、膜厚減少領域Ｔにおける直列抵抗成分を低減し、さらにコンタクト抵抗を低減することができる。
また、上述した実施形態では、メタルマスク１１０を用い、ｎ型及びｐ型半導体層１５ｎ、１５ｐの上に、導電率の異なる第１導電層１６１及び第２導電層１６２を１回の成膜で形成することができる。そのため、フォトリソグラフィー等を用いて第１導電層１６１及び第２導電層１６２を形成する場合と比べ、光電変換素子１の製造工程を短縮し、製造コストを低減することができる。
また、上述した実施形態では、シリコン基板１１の裏面に、熱酸化処理によって形成されたシリコンの非晶質膜がパッシベーション層１３として全面に形成される。そのため、面内分布は若干生じるものの、略均一な膜厚でシリコン基板１１の裏面を覆い、パッシベーションすることができる。また、上述した実施形態では、略均一なパッシベーション膜１３の上に、膜厚減少領域Ｔを有する半導体層（ｎ型半導体層１５ｎ、ｐ型半導体層１５ｐ）が離間して形成され、膜厚減少領域Ｔの上に電極（ｎ型電極１６ｎ、ｐ型電極１６ｐ）が形成されている。このように構成することで、シリコン基板１１の界面におけるパッシベーション性と低抵抗化を両立することができるため、より好ましい。
＜第２実施形態＞
上述した第１実施形態では、ｎ型半導体層１５ｎ及びｐ型半導体層１５ｐがフラット領域Ｌを有する構成について説明したが、本実施形態では、ｎ型半導体層１５ｎ及びｐ型半導体層１５ｐにフラット領域Ｌが形成されていない構成について説明する。
図１０は、本実施形態に係る光電変換素子の電極の断面図である。図１０の例において、電極２４ｎは、ｎ型半導体層２５ｎとｎ型電極２６ｎとを含む。ｎ型半導体層２５ｎとｎ型電極２６ｎはそれぞれ、第１実施形態におけるｎ型半導体層１５ｎ及びｎ型電極１６ｎと同様の材料で構成されている。図１０に示すように、ｎ型半導体層２５ｎは、膜厚減少領域Ｔ１とテーパー形状領域Ｒとを有する。
ｎ型半導体層２５ｎは、上述した第１実施形態と同様に、メタルマスク１１０を用いて形成される。メタルマスク１１０の厚さ、開口部の幅、又は成膜圧力を制御することにより、膜厚減少領域Ｔ１とテーパー形状領域Ｒが形成される。
図１１は、メタルマスク１１０の開口幅Ｏを、第１実施形態と同様に４００μｍとし、成膜圧力を第１実施形態の成膜圧力よりも高く（例えば１５０Ｐａ）した場合のｎ型半導体層２５ｎの膜厚の測定結果を示している。
図１１に示すｎ型半導体層２５ｎの中心となる点Ｃ１０の膜厚と、第１実施形態におけるｎ型半導体層１５ｎの中心点Ｃの膜厚とは略同じである。図１１に示すように、ｎ型半導体層２５ｎのＣ１０からＫ１０までの領域の膜厚の減少率は、Ｋ１０からＫ２０までの領域の膜厚の減少率よりも小さい。図１１において、Ｃ１０からＫ１０までの各領域Ｔ１がｎ型半導体層２５ｎにおける膜厚減少領域である。
なお、図１１に示すように、上記成膜条件下では、点Ｋ２０からｎ型半導体層２５ｎの外側に向けて略同じ膜厚となっており、テーパー形状領域Ｒが形成されていないが、成膜圧力やメタルマスク１１０とパッシベーション層１３との間の隙間の距離を調整することにより、テーパー形状領域Ｒを形成することができる。
また、図１０に示すように、第１実施形態と同様、ｎ型半導体層２５ｎの膜厚減少領域Ｔ１内にｎ型電極２６ｎの両端部Ｚ１、Ｚ２が位置するようにｎ型電極２６ｎを形成する。このように構成することにより、図８の（ａ）に示したｎ型電極１６１ｎの場合と比べ、直列抵抗成分を低減することができる。よって、ｎ型及びｐ型半導体層１５ｎ、１５ｐにおいて、フラット領域Ｌが形成されていない場合でも、膜厚減少領域Ｔ１の上に、ｎ型電極１６ｎ及びｐ型電極１６ｐの少なくとも一部が形成されていれば、低抵抗化を図ることができる。
（製造方法）
本実施形態における光電変換素子は、上述した第１実施形態と同様の製造方法によって形成される。つまり、本実施形態におけるｎ型半導体層２５ｎ及びｐ型半導体層（図示略）は、図６Ｂ、６Ｃに示すメタルマスク１１０Ａ，１１０Ｂを用い、成膜圧力、メタルマスク１１０の厚さＭ、メタルマスク１１０の開口幅Ｏ等を適宜調整することにより形成することができる。
＜第３実施形態＞
上述した第１実施形態では、図１におけるパッシベーション層１３をシリコンの熱酸化膜で構成する例を説明したが、本実施形態では、パッシベーション層１３として、水素を含有する真性（ｉ型）非晶質半導体層で構成する例について説明する。
ｉ型非晶質半導体層は、例えば、ｉ型非晶質シリコン、ｉ型非晶質シリコンゲルマニウム、ｉ型非晶質ゲルマニウム、ｉ型非晶質シリコンカーバイド、ｉ型非晶質シリコンナイトライド、ｉ型非晶質シリコンオキシナイトライド、ｉ型非晶質シリコンオキサイド、又はｉ型非晶質シリコンカーボンオキサイド等を用いてもよい。
ｉ型非晶質半導体層の厚さは、例えば、１〜１０ｎｍである。このように、ｉ型非晶質半導体層をｉ型非晶質シリコンオキシナイトライドや、ｉ型非晶質シリコンナイトライドで形成することにより、ｉ型非晶質半導体層上に形成されるｐ型半導体層１５ｐに含有されるボロン等の不純物がシリコン基板１１に拡散することを抑制することができる。また、ｉ型非晶質半導体層によって、シリコン基板１１とｎ型半導体層１５ｎとの間の界面、及びシリコン基板１１とｐ型半導体層１５ｐとの間の界面の欠陥を低減することができる。
（光電変換素子の製造方法）
本実施形態では、第１実施形態におけるパッシベーション層１３として、ｉ型非晶質シリコン層を形成する。ｉ型非晶質シリコン層は、ＡＲＣ１２を形成する前に形成してもよいし、ＡＲＣ１２を形成した後に形成してもよい。また、ＡＲＣ１２を、ｉ型非晶質シリコン層（例えば５ｎｍ）、ｎ型非晶質シリコン層（例えば８ｎｍ）、シリコンの窒化膜（例えば６０ｎｍ）をこの順に積層した３層構造としてもよい。
この場合、まず、シリコン基板１１の受光面に、例えば、プラズマＣＶＤを用いて、非晶質シリコン半導体層（ｉ型非晶質シリコン層とｎ型非晶質シリコン層）を形成する。続いて、同じプラズマＣＶＤ装置において、反応ガスとしてアンモニアガスを追加し、シリコンの窒化物又は酸窒化物（ＳｉＮ、ＳｉＯＮ）からなるシリコンの窒化膜を形成する。これにより、真空雰囲気で上記３層を連続で成膜することができる。
さらに、プラズマＣＶＤ装置の反応室において真空状態でシリコン基板１１を反転し、シリコン基板１１の裏面にパッシベーション層１３として、上記ｉ型非晶質シリコン層を成膜する。ｉ型非晶質シリコン層は、プラズマＣＶＤを用いて、シリコン基板１１の裏面の略全面に形成される。プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス及び水素ガスである。この場合、水素ガス流量は０〜１００ｓｃｃｍ、シランガス流量は４０ｓｃｃｍである。シリコン基板１１の温度は、１３０〜１８０℃である。また、反応室内の圧力は、４０〜１２０Ｐａであり、ＲＦパワー密度は５〜１５ｍＷ／ｃｍ２である。
シリコン基板１１の裏面の略全面に成膜されたｉ型非晶質シリコン層の膜厚は、例えば８ｎｍである。ｉ型非晶質シリコン層の膜厚は、２〜２０ｎｍ程度が好ましく、より好ましくは３〜１２ｎｍ程度である。
次に、プラズマＣＶＤ装置の反応室において真空状態で、パッシベーション層１３の上の適切な位置にメタルマスク１１０を配置する。そして、第１実施形態と同様の成膜条件の下、ｎ型及びｐ型半導体層１５ｎ、１５ｐと、ｎ型及びｐ型電極１６ｎ、１６ｐを順に成膜する。このようにすることにより、真空雰囲気内で光電変換素子を作製することができる。
なお、シリコン基板１１の裏面にパッシベーション層１３を成膜する際の熱履歴によって受光面のパッシベーション性が低下する現象が生じる場合がある。シリコン基板１１の裏面を成膜する前に、受光面における非晶質シリコン半導体層上にシリコンの窒化膜を形成しておくことで、シリコンの窒化物膜によって上記パッシベーション性の低下を抑制することができる。
本実施形態では、パッシベーション層１３としてｉ型非晶質シリコン層をシリコン基板１１の裏面の略全面に１回の成膜で形成することができる。そのため、面内分布は若干生じるものの、略均一な膜厚でシリコン基板１１の裏面を覆い、パッシベーションすることができる。また、上述した実施形態では、略均一なパッシベーション膜１３の上に、膜厚減少領域Ｔを有する半導体層（ｎ型半導体層１５ｎ、ｐ型半導体層１５ｐ）が離間して形成され、膜厚減少領域Ｔの上に電極（ｎ型電極１６ｎ、ｐ型電極１６ｐ）が形成されている。このように構成することで、シリコン基板１１の界面におけるパッシベーション性と低抵抗化を両立することができるため、より好ましい。
＜第４実施形態＞
上述した第１実施形態から第３実施形態では、１層のパッシベーション層１３を形成する場合を例に説明したが、本実施形態では、２層のパッシベーション層１３を形成する場合を例に説明する。なお、本実施形態では、パッシベーション層１３として、上述した第３実施形態と同様にｉ型非晶質シリコン層を用いる。
図１２は、本実施形態に係る光電変換素子１００の断面を示す模式図である。また、図１３は、図１２に示すｎ型半導体層１５ｎが形成された領域を拡大した模式図である。図１２及び図１３において、第１実施形態と同様の構成には、第１実施形態と同じ符号を付している。
図１２に示すように、パッシベーション層１３の上において、ｎ型半導体層１５ｎ、ｐ型半導体層１５ｐが形成される位置にパッシベーション層１３と同じｉ型非晶質シリコン層からなるパッシベーション層１３１が形成されている。以下、パッシベーション層１３を第１パッシベーション層１３、パッシベーション層１３１を第２パッシベーション層１３１と称する。
図１３に示すように、ｎ型半導体層１５ｎは、膜厚減少領域Ｔを有し、ｎ型半導体層１５ｎの下に形成される第２パッシベーション層１３１も膜厚減少領域ｔを有する。また、図示を省略するが、ｐ型半導体層１５ｐも同様に、膜厚減少領域Ｔを有し、ｐ型半導体層１５ｐの下に形成される第２パッシベーション層１３１も膜厚減少領域ｔを有する。
本実施形態では、プラズマＣＶＤを用いて、シリコン基板１１の裏面の略全面に、ｉ型非晶質シリコン層からなる第１パッシベーション層１３を成膜する。第１パッシベーション層１３の膜厚は約５ｎｍである。続いて、第１パッシベーション層１３の上にメタルマスク１１０Ｄ（図示略）を配置する。メタルマスク１１０Ｄは、開口部を有し、ｎ型半導体層１５ｎを形成する部分に開口部が位置するように、第１パッシベーション層１３の上に配置される。そして、ｉ型非晶質シリコン層からなる第２パッシベーション層１３１を成膜し、続けて、ｎ型非晶質シリコン層からなるｎ型半導体層１５ｎを成膜する。
次に、メタルマスク１１０Ｄを除去し、シリコン基板１１上に、ｎ型半導体層１５ｎを覆うメタルマスク１１０Ｅ（図示略）を配置する。メタルマスク１１０Ｅは、開口部を有し、ｐ型半導体層１５ｐを形成する部分に開口部が位置するように配置される。そして、ｉ型非晶質シリコン層からなる第２パッシベーション層１３１を成膜し、続けて、ｐ型非晶質シリコン層からなるｐ型半導体層１５ｐを成膜する。
なお、ｎ型半導体層１５ｎの面内方向の幅は例えば約４００μｍであり、ｐ型半導体層１５ｐの面内方向の幅は例えば約１２００μｍである。また、ｎ型半導体層１５ｎの下に形成される第２パッシベーション層１３１の膜厚は例えば約１ｎｍであり、ｎ型半導体層１５ｎの膜厚は例えば約１３ｎｍである。ｐ型半導体層１５ｐの下に形成される第２パッシベーション層１３１の膜厚は例えば約３ｎｍであり、ｐ型半導体層１５ｐの膜厚は例えば約１５ｎｍである。また、この例において、第１パッシベーション層１３の膜厚は、約５ｎｍである。
メタルマスクの開口幅によって半導体層における膜厚減少領域Ｔの幅や膜厚の減少量が変動する。シリコン基板１１にｎ型の非晶質シリコンを用いている場合は、ｎ型半導体層１５ｎの低抵抗化が重要となる。そのため、ｐ型半導体層１５ｐの膜厚減少領域Ｔの幅よりｎ型半導体層１５ｎの膜厚減少領域Ｔの幅が大きいことが好ましい。ｐ型の非晶質シリコンをシリコン基板１１として用いる場合には、上記とは逆に、ｎ型半導体層１５ｎの膜厚減少領域Ｔの幅よりｐ型半導体層１５ｐの膜厚減少領域Ｔの幅が大きいことが好ましい。また、第２パッシベーション層１３１も膜厚減少領域ｔを有することで、第２パッシベーション層１３１に膜厚減少領域ｔを有しない場合と比べ、膜厚減少領域ｔの部分における膜厚が薄くなるため、より低抵抗化することができる。
本実施形態では、第１パッシベーション層１３の膜厚（約５ｎｍ）よりも、ｎ型半導体層１５ｎの下に形成される第２パッシベーション層１３１の膜厚（約１ｎｍ）とｐ型半導体層１５ｐの下に形成される第２パッシベーション層１３１の膜厚（約３ｎｍ）の方が薄い。第１パッシベーション層１３と第２パッシベーション層１３１の合計膜厚を１０ｎｍとして、第１パッシベーション層１３の膜厚Ｈ１と第２パッシベーション層１３１の膜厚Ｈ２の比率（Ｈ１／Ｈ２）を変化させて光電変換効率を測定した。図１４は、第１パッシベーション層１３と第２パッシベーション層１３１の膜厚の比率（Ｈ１／Ｈ２）とその光電変換効率の測定結果とを示す図である。
図１４に示すように、膜厚比率が１．０以上において光電変換効率が２４．０％以上となっており、膜厚比率が０．２５のときに光電変換効率が２２．３％と最も低くなった。これにより、第１パッシベーション層１３と第２パッシベーション層１３１の合計膜厚で光電変換効率が決まるのではなく、第１パッシベーション層１３の膜厚が、第２パッシベーション層１３１の膜厚より厚い方が、光電変換特性が良くなることが分かる。
よって、本実施形態のように、第１パッシベーション層１３がシリコン基板１１の略全面に形成され、第１パッシベーション層１３上の一部に第２パッシベーション層１３１を形成する場合には、ｎ型半導体層１５ｎ及びｐ型半導体層１５ｐの少なくとも一方の半導体層の下に形成される第２パッシベーション層１３１の膜厚を、第１パッシベーション層１３の膜厚よりも薄くすることにより、光電変換素子の特性を向上させることができる。
つまり、シリコン基板１１の略全面に形成された第１パッシベーション層１３の上の一部に第２パッシベーション層１３１を形成する場合には、第２パッシベーション層１３１の膜厚を第１パッシベーション層１３よりも薄くすることが好ましい。また、本施形態のように、２層のパッシベーション層を形成する場合には、ｎ型半導体層１５ｎの下に形成される第２パッシベーション層１３１においても膜厚減少領域が形成されていることが、低抵抗化の観点からより好ましい。
＜第５実施形態＞
上述した第１実施形態〜第４実施形態では、ｎ型半導体層１５ｎとｐ型半導体層１５ｐの少なくとも一方の半導体層における膜厚減少領域Ｔは、当該半導体層の中心から外側に向かって膜厚が減少する領域の例を説明したが、膜厚減少領域は以下のように構成されていてもよい。
図１５は、本実施形態に係る光電変換素子の断面を示す模式図である。図１５に示すように、光電変換素子１０１におけるｎ型及びｐ型半導体層１５ｎ、１５ｐの少なくとも一方は、膜厚減少領域として、膜厚が最大となる点Ｃｍから各半導体層の内側に向かって膜厚が減少する領域Ｔ２を有する。膜厚減少領域Ｔ２は、膜厚が最大となる点Ｃｍ（第１の点）から、半導体層の面内方向において膜厚の変化率の符号が負から正に変化する点Ｃｎ（第２の点）までの領域である。
すなわち、膜厚減少領域は、シリコン基板１１上に成膜される一の薄膜において、膜厚が最大となる点を第１の点とし、当該薄膜の面内方向において膜厚の減少率が第１の減少率から第１の減少率よりも大きい第２の減少率に変化する点、または、当該薄膜の面内方向において膜厚の変化率の符号が負から正に変化する点を第２の点とした場合、当該薄膜の面内方向における第１の点から第２の点までの領域である。
＜第６実施形態＞
本実施形態では、上述した第１実施形態から第５実施形態に係る光電変換素子をモジュール化する場合について説明する。
光電変換素子をモジュール化する場合には、図１６Ａに示すように、ｎ型半導体層１５ｎ及びｐ型半導体層１５ｐを覆い、ｎ型電極１６ｎ及びｐ型電極１６ｐの上で離間するように、絶縁膜１７を形成する。絶縁膜１７は、例えば、Ｓｉ、Ａｌ、Ｔｉ、ジルコニア等の酸化膜、Ｓｉ又はＡｌの窒化物膜、Ｓｉ又はＡｌの酸窒化物膜等の無機絶縁膜を用いてもよい。また、絶縁膜１７は、例えば、イミド系樹脂、エポキシ樹脂、フッ素樹脂、ポリカーボネート、液晶ポリマー等の有機物であってもよい。なお、イミド系樹脂としては、例えばポリイミドでもよい。フッ素樹脂としては、例えばポリテトラフルオロエチレン（ＰＴＦＥ）でもよい。また、絶縁膜１７は、レジストをスクリーン印刷で形成してもよいし、シリコン樹脂等を用いてもよい。
次に、図１６Ａに示す光電変換素子１０２と電気的に接合される外部配線回路（以下、配線シートと称する）について説明する。図１６Ｂは、本実施形態における配線シートの一部を拡大した模式図である。
配線シート２００は、絶縁基材２０１の上に、配線材２０２ａ、２０２ｂが形成されて構成されている。絶縁基材２０１は、絶縁性の材料であればよく、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリフェニレンサルファイド（ＰＰＳ）、ポリビニルフルオライド（ＰＶＦ）、ポリイミド等を用いてもよい。絶縁基材２０１の膜厚は特に限定されないが、２５μｍ以上、１５０μｍ以下程度が好ましい。また、絶縁基材２０１は、１層構造でもよいし、２層以上の多層構造であってもよい。
配線材２０２ａ、２０２ｂは、導電性の材料であればよく、例えば、Ｃｕ、Ａｌ、Ａｇ等のいずれかの金属でもよいし、又はこれらいずれかの金属を主成分とする合金等であってもよい。配線材２０２ａ、２０２ｂの膜厚は特に限定されないが、例えば、１０μｍ以上、８０μｍ以下が好ましい。配線材２０２ａ、２０２ｂの膜厚が１０μｍ以下になると配線抵抗が高くなることがある。また、８０μｍ以上になると、配線シート２００と光電変換素子１０１とを貼り合せる際に熱をかける必要がある。配線材２０２ａ、２０２ｂと、光電変換素子１０１のシリコン基板１１の熱膨張係数の違いなどにより、配線シート２００の反りが大きくなるため、配線材２０２ａ、２０２ｂの膜厚は８０μｍ以下がより好ましい。
配線材２０２ａ、２０２ｂの表面の一部には、ニッケル、金、白金、パラジウム、銀、錫、インジウム、ＩＴＯなどの導電性材料が形成されてもよい。このように構成することで、配線材２０２ａ、２０２ｂと光電変換素子１０１のｎ型及びｐ型電極１６ｎ、１６ｐとの電気的接続が良好となり、配線材２０２ａ、２０２ｂの耐候性が向上する。配線材２０２ａ、２０２ｂは、１層構造でもよいし、２層以上の多層構造であってもよい。
なお、配線シート２００の形状及び配線材２０２ａ、２０２ｂのパターンは、図１６Ｂに示すものに限定されない。
配線シート２００の配線材２０２ａ、２０２ｂと、光電変換素子１０２の裏面に形成されたｎ型電極１６ｎ及びｐ型電極１６ｐとが接合される。例えば、図１６Ｂに示す破線枠２００Ａにおける配線材２０２ａは光電変換素子１０１のｐ型電極１６ｐと接合され、配線材２０２ｂは光電変換素子１０２のｎ型電極１６ｎと接合される。また、破線枠２００Ｂにおける配線材２０２ａは光電変換素子１０１のｎ型電極１６ｎと接合され、配線材２０２ｂはｐ型電極１６ｐと接合される。つまり、図１６ＢにおいてＹ軸方向に隣接する光電変換素子１０２の同じ導電型の各電極は、互いに異なる配線材と接合される。
このようにして接合することにより、各光電変換素子１０２は、電気的に直列に接続される。これにより、光電変換素子１０２に太陽光が入射して発生した電流は、配線シート２００における配線材２０２ａ、２０２ｂを通じて外部に出力することができる。
光電変換素子１０２のｎ型電極１６ｎ及びｐ型電極１６ｐと、配線シート２００の配線材２０２ａ、２０２ｂとを接合する方法は特に限定されないが、以下の方法を用いることができる。例えば、半田樹脂、半田、導電性接着剤、熱硬化型銀ペースト、低温効果型銅ペースト、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）、異方性導電ペースト（ＡＣＰ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）、及び絶縁性接着剤（ＮＣＰ：Ｎｏｎ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）のいずれか１種類以上の導電性接着剤を用いて接合してもよい。例えば、半田樹脂は、タムラ科研（株）製のＴＣＡＰ−５４０１−２７等を用いてもよい。また、絶縁性接着剤は、エポキシ樹脂、アクリル樹脂、及びウレタン樹脂等のいずれかを用いてもよいし、熱硬化型又は光硬化型の樹脂を用いてもよい。また、導電性接着剤は、錫及びビスマスの少なくとも一方を含む半田粒子などを用いてもよい。より好ましくは、錫と、ビスマス、インジウム、銀等のいずれかとの合金であることが好ましい。このように構成することで、半田融点を抑えることができ、低温での接着プロセスが可能となる。
本実施形態では、図１６Ａに示すように、光電変換素子１０２は、非晶質半導体層であるｎ型半導体層１５ｎ及びｐ型半導体層１５ｐと、ｎ型電極１６ｎ及びｐ型電極１６ｐの上に、絶縁膜１７が形成されている。つまり、絶縁膜１７は、非晶質半導体層の上と、ｎ型電極１６ｎ及びｐ型電極１６ｐの上とに存在し、絶縁膜１７が形成される下地が異なる。下地が異なる絶縁膜１７は、接着プロセスによる熱により、下地の熱膨張係数の違いから剥離等が生じることがある。そのため、特に、２００℃以下での接着プロセスが好ましく、低温で硬化し、電気的に接合できる、熱硬化型銀ペースト、低温効果型銅ペースト、異方性導電フィルム、異方性導電ペースト等を用いることが好ましい。
なお、ｎ型電極１６ｎとｐ型電極１６ｐの上に上記導電性接着剤を塗布する際、隣り合う導電性接着剤が短絡しないように、導電性接着剤同士を空間的に分離し、電気的に絶縁する。このとき、導電性接着剤は、配線シート２００と光電変換素子１０２との導通を阻害しないように塗布される。
導電性接着剤のパターニングは、スクリーン印刷等を用いてもよい。なお、異方性導電フィルムや異方性導電ペーストの場合には、パターニングの必要はない。配線材２０２ａ、２０２ｂと、光電変換素子１０２上のｎ型電極１６ｎ及びｐ型電極１６ｐとが重なるように位置合わせを行い、圧着させながら加熱処理を行うことで、接着剤の接着力によって、光電変換素子１０２と配線シート２００とが接合される。加熱処理の温度と加熱時間は、導電性接着剤、ｎ型電極１６ｎ及びｐ型電極１６ｐ、配線材２０２ａ、２０２ｂの種類によって異なるが、１２０〜２２０℃程度であればよい。本実施形態の加熱処理の温度は１５０℃、加熱時間は数分から１時間程度である。
上記導電性接着剤は、光電変換素子１０２における絶縁膜１７の開口領域Ｆ（図１６Ａ参照）の上に少なくとも形成される。なお、絶縁膜１７によって、電気的絶縁性が保たれているため、開口領域Ｆの外側に導電性接着剤が形成されてもよい。
ｎ型電極１６ｎ及びｐ型電極１６ｐの上を絶縁膜１７が覆っている領域は、絶縁膜１７によって電極表面の酸化等が抑制される。そのため、酸化防止、信頼性向上の観点から、絶縁膜１７で覆われる領域は広い方が好ましく、ｎ型電極１６ｎ、ｐ型電極１６ｐの面内方向の幅Ｘ（図１６Ａ参照）に対し、絶縁膜１７の開口領域Ｆの両側の領域の幅Ｊ１、Ｊ２（図１６Ａ参照）の合計が、３０％以上であることがより好ましい。なお、製造プロセスの尤度を考慮すると、絶縁膜１７の開口領域Ｆは、ｎ型電極１６ｎ、ｐ型電極１６ｐの略中心付近に設けられていることが好ましい。
上記のようにして、配線シート２００と光電変換素子１０２とが接合された配線シート付き光電変換素子は、エチレンビニルアセテート樹脂（ＥＶＡ樹脂）が形成されたガラス基板と、ＥＶＡ樹脂が形成されたＰＥＴフィルムとの間に配置される。そして、ガラス基板側のＥＶＡ樹脂を配線シート付き光電変換素子に真空圧着させる。また、ＰＥＴフィルム側のＥＶＡ樹脂を配線シート付き光電変換素子に真空圧着させた状態で１２５℃に加熱して硬化する。このようにすることで、ガラス基板とＰＥＴフィルムとの間で硬化したＥＶＡ樹脂中に、配線シート付き光電変換素子が封止され、太陽電池モジュールが作製される。
＜第７実施形態＞
上述した第１実施形態から第６実施形態では、シリコン基板１１の受光面にテクスチャ構造を有する場合を例に説明したが、シリコン基板１１の受光面と裏面にテクスチャ構造を有していてもよい。
図１７Ａは、両面にテクスチャ構造が形成されたシリコン基板４０１を用いて作製した光電変換素子４００の断面図である。なお、図１７Ａにおいて、第１実施形態と同様の構成には、第１実施形態と同じ符号を付している。
光電変換素子４００は、両面にテクスチャ構造を形成したウェハを用いて、上述した図６Ａ〜６Ｄに示す各工程によって作製される。
図１７Ｂは、シリコン基板４０１の表面のＳＥＭ（Scanning Electron Microscopy）写真を示す図である。図１７Ｂの（ａ）は、テクスチャ構造を構成するピラミッドの底辺の長さが２μｍ以下である場合のＳＥＭ写真を示し、図１７Ｂの（ｂ）は、ピラミッドの底辺の長さが１０μｍ以下である場合のＳＥＭ写真を示している。また、図１７Ｂの（ｃ）は、ピラミッドの底辺の長さが１５μｍ程度である場合のＳＥＭ写真を示している。
図１７Ｂの（ａ），（ｂ），（ｃ）に示す３種類のテクスチャ構造を両面に形成したシリコン基板４０１の裏面に、ｐ型半導体層１５ｐとｎ型半導体層１５ｎを形成した。ｐ型半導体層１５ｐとｎ型半導体層１５ｎは、上述した実施形態と同様に、膜厚減少領域Ｔを有する。このように、両面にテクスチャ構造が形成されたシリコン基板４０１を用いても、膜厚減少領域Ｔを有することによるパッシベーション性と低抵抗化の効果を得ることができる。
また、テクスチャ構造を有するシリコン基板４０１の裏面に、膜厚減少領域Ｔを有するｐ型半導体層１５ｐ及び／又はｎ型半導体層１５ｎを形成し、半導体層上に、ＴＣＯ（Transparent Conductive Oxide）及び／又は電極１６を形成した場合に、凹凸形状に起因するアンカー効果などによって半導体層との密着性が向上する効果が得られた。よって、太陽電池の長期信頼性を向上させるため、シリコン基板の両面にテクスチャが形成される方が好ましい。
なお、光電変換素子４００は、配線シート２００を用いてモジュール化される。また、本実施形態による光電変換素子に用いるシリコン基板は、上述した他の実施形態において用いてもよい。
＜第８実施形態＞
本実施形態では、上述した第１実施形態から第５実施形態及び第７実施形態の少なくとも１つの光電変換素子を備えた光電変換モジュールについて説明する。図１８は、本実施形態に係る光電変換モジュールの構成を示す概略図である。光電変換モジュール１０００は、複数の光電変換素子１００１と、カバー１００２と、出力端子１００３，１００４とを備える。
複数の光電変換素子１００１は、例えば、第６実施形態に係る配線シート２００上にアレイ状に配置され、直列に接続されている。直列に接続する代わりに、並列接続、または、直列と並列を組み合わせた接続を行ってもよい。
カバー１００２は、耐候性のカバーからなり、複数の光電変換素子１００１を覆う。カバー１００２は、例えば、光電変換素子１００１の受光面側に設けられた透明基材（例えばガラス等）と、光電変換素子１００１の受光面側とは反対の裏面側に設けられた裏面基材（例えば、ガラス、樹脂シート等）と、前記透明基材と前記樹脂基材との間の隙間を埋める封止材（例えばＥＶＡ等）とを含む。
出力端子１００３は、直列に接続された複数の光電変換素子１００１の一方端に配置される配線シート付き光電変換素子１００１に接続される。
出力端子１００４は、直列に接続された複数の光電変換素子１００１の他方端に配置される光電変換素子１００１に接続される。
上述したように、上述した第１実施形態から第５実施形態に係る光電変換素子１、１００〜１０２、及び第７実施形態に係る光電変換素子４００は、素子特性が向上している。従って、光電変換モジュール１０００の性能を向上させることができる。
なお、本実施形態による光電変換モジュールは、図１８に示す構成に限らず、第１実施形態から第５実施形態及び第７実施形態に係る光電変換素子のいずれかを用いる限り、どのような構成であってもよい。
＜第９実施形態＞
図１９Ａは、本実施形態に係る太陽光発電システムの構成を示す概略図である。太陽光発電システム１１００は、光電変換モジュールアレイ１１０１と、接続箱１１０２と、パワーコンディショナー１１０３と、分電盤１１０４と、電力メーター１１０５とを備える。太陽光発電システム１１００には、「ホーム・エネルギー・マネジメント・システム（ＨＥＭＳ：Ｈｏｍｅ Ｅｎｅｒｇｙ Ｍａｎａｇｅｍｅｎｔ Ｓｙｓｔｅｍ）」、「ビルディング・エネルギー・マネジメント・システム（ＢＥＭＳ：Ｂｕｉｌｄｉｎｇ Ｅｎｅｒｇｙ Ｍａｎａｇｅｍｅｎｔ Ｓｙｓｔｅｍ）」等の機能を付加することができる。これにより、太陽光発電システム１１００の発電量の監視、太陽光発電システム１１００に接続される各電気機器類の消費電力量の監視・制御等を行うことができ、エネルギー消費量を削減することができる。
接続箱１１０２は、光電変換モジュールアレイ１１０１に接続される。パワーコンディショナー１１０３は、接続箱１１０２に接続される。分電盤１１０４は、パワーコンディショナー１１０３および電気機器１１１０に接続される。電力メーター１１０５は、分電盤１１０４および系統連携に接続される。
光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２に供給する。
接続箱１１０２は、光電変換モジュールアレイ１１０１が発電した直流電力を受け、その受けた直流電力をパワーコンディショナー１１０３へ供給する。
パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４に供給する。
分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力および／または電力メーター１１０５を介して受けた商用電力を電気機器１１１０へ供給する。また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも多いとき、余った交流電力を、電力メーター１１０５を介して、系統連携へ供給する。
電力メーター１１０５は、系統連携から分電盤１１０４へ向かう方向の電力を計測するとともに、分電盤１１０４から系統連携へ向かう方向の電力を計測する。
図２０は、図１９Ａに示す光電変換モジュールアレイ１１０１の構成を示す概略図である。図２０を参照して、光電変換モジュールアレイ１１０１は、複数の光電変換モジュール１１２０と、出力端子１１２１，１１２２とを含む。
複数の光電変換モジュール１１２０は、アレイ状に配列され、直列に接続される。複数の光電変換モジュール１１２０の各々は、図１８に示す光電変換モジュール１０００からなる。
出力端子１１２１は、直列に接続された複数の光電変換モジュール１１２０の一方端に位置する光電変換モジュール１１２０に接続される。
出力端子１１２２は、直列に接続された複数の光電変換モジュール１１２０の他方端に位置する光電変換モジュール１１２０に接続される。
太陽光発電システム１１００における動作を説明する。光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を、接続箱１１０２を介してパワーコンディショナー１１０３へ供給する。
パワーコンディショナー１１０３は、光電変換モジュールアレイ１１０１から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４へ供給する。
分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力以上であるとき、パワーコンディショナー１１０３から受けた交流電力を電気機器１１１０に供給する。そして、分電盤１１０４は、余った交流電力を、電力メーター１１０５を介して系統連携へ供給する。
また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも少ないとき、系統連携から受けた交流電力およびパワーコンディショナー１１０３から受けた交流電力を電気機器１１１０へ供給する。
太陽光発電システム１１００は、上述したように、素子特性が向上している第１実施形態から第５実施形態及び第７実施形態に係る光電変換素子のいずれかを備えている。従って、太陽光発電システム１１００の性能を向上させることができる。
なお、本実施形態による太陽光発電システムは、図１９Ａ，２０に示す構成に限らず、第１実施形態から第５実施形態及び第７実施形態に係る光電変換素子のいずれかを用いる限り、どのような構成であってもよい。また、図１９Ｂに示すようにパワーコンディショナー１１０３には蓄電池１１０６が接続されていてもよい。この場合、日照量の変動による出力変動を抑制することができるとともに、日照のない時間帯であっても蓄電池１１０６に蓄電された電力を供給することができる。蓄電池１１０６はパワーコンディショナー１１０３に内蔵されていてもよい。
＜第１０実施形態＞
図２１Ａは、本実施形態に係る太陽光発電システムの構成を示す概略図である。太陽光発電システム１２００は、サブシステム１２０１〜１２０ｎ（ｎは２以上の整数）と、パワーコンディショナー１２１１〜１２１ｎと、変圧器１２２１とを備える。太陽光発電システム１２００は、図１９Ａ、１９Ｂに示す太陽光発電システム１１００よりも規模が大きい太陽光発電システムである。
パワーコンディショナー１２１１〜１２１ｎは、それぞれ、サブシステム１２０１〜１２０ｎに接続される。
変圧器１２２１は、パワーコンディショナー１２１１〜１２１ｎおよび系統連携に接続される。
サブシステム１２０１〜１２０ｎの各々は、モジュールシステム１２３１〜１２３ｊ（ｊは２以上の整数）からなる。
モジュールシステム１２３１〜１２３ｊの各々は、光電変換モジュールアレイ１３０１〜１３０ｉ（ｉは２以上の整数）と、接続箱１３１１〜１３１ｉと、集電箱１３２１とを含む。
光電変換モジュールアレイ１３０１〜１３０ｉの各々は、図２０に示す光電変換モジュールアレイ１１０１と同じ構成からなる。
接続箱１３１１〜１３１ｉは、それぞれ、光電変換モジュールアレイ１３０１〜１３０ｉに接続される。
集電箱１３２１は、接続箱１３１１〜１３１ｉに接続される。また、サブシステム１２０１のｊ個の集電箱１３２１は、パワーコンディショナー１２１１に接続される。サブシステム１２０２のｊ個の集電箱１３２１は、パワーコンディショナー１２１２に接続される。以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、パワーコンディショナー１２１ｎに接続される。
モジュールシステム１２３１のｉ個の光電変換モジュールアレイ１３０１〜１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を、それぞれ接続箱１３１１〜１３１ｉを介して集電箱１３２１へ供給する。モジュールシステム１２３２のｉ個の光電変換モジュールアレイ１３０１〜１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ、接続箱１３１１〜１３１ｉを介して集電箱１３２１へ供給する。以下、同様にして、モジュールシステム１２３ｊのｉ個の光電変換モジュールアレイ１３０１〜１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ、接続箱１３１１〜１３１ｉを介して集電箱１３２１へ供給する。
そして、サブシステム１２０１のｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１１へ供給する。
サブシステム１２０２のｊ個の集電箱１３２１は、同様にして直流電力をパワーコンディショナー１２１２へ供給する。
以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１ｎへ供給する。
パワーコンディショナー１２１１〜１２１ｎは、それぞれ、サブシステム１２０１〜１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。
変圧器１２２１は、パワーコンディショナー１２１１〜１２１ｎから交流電力を受け、その受けた交流電力の電圧レベルを変換して系統連携へ供給する。
太陽光発電システム１２００は、上述したように、素子特性が向上している第１実施形態から第５実施形態に係る光電変換素子のいずれかを備えている。従って、太陽光発電システム１２００の性能を向上させることができる。
なお、本実施形態による太陽光発電システムは、図２１Ａに示す構成に限らず、第１実施形態から第５実施形態及び第７実施形態に係る光電変換素子のいずれかを用いる限り、どのような構成であってもよい。
また、図２１Ｂに示すようにパワーコンディショナー１２１１〜１２１ｎに蓄電池１２１３が接続されていてもよいし、蓄電池１２１３がパワーコンディショナー１２１１〜１２１ｎに内蔵されていてもよい。この場合、パワーコンディショナー１２１１〜１２１ｎは、集電箱１３２１から受けた直流電力の一部または全部を適切に電力変換して、蓄電池１２１３に蓄電することができる。蓄電池１２１３に蓄電された電力は、サブシステム１２０１〜１２０ｎの発電量に応じて適宜パワーコンディショナー１２１１〜１２１ｎ側に供給され、適切に電力変換されて変圧器１２２１へ供給される。
＜変形例＞
以上、本発明の第１〜第１０実施形態にかかる光電変換素子について説明した。本発明の光電変換素子は上述の各実施形態のみに限定されず、発明の範囲内で種々の変更が可能である。また、各実施形態は、適宜組み合わせて実施することが可能である。
（１）上述した第１実施形態〜第１０実施形態において、シリコン基板１１，４０１は、ｎ型単結晶シリコンからなるものでもよいし、ｐ型単結晶シリコンからなるものでもよい。また、ｎ型多結晶シリコン又はｐ型多結晶シリコンからなるものでもよい。なお、シリコン基板１１，４０１がｎ型多結晶シリコンまたはｐ型多結晶シリコンからなる場合、シリコン基板１１，４０１は、受光面、または受光面および裏面がドライエッチングを用いてハニカムテクスチャのようなテクスチャ構造に加工される。
（２）上述した第１実施形態〜第１０実施形態では、シリコン基板１１，４０１の受光面にＡＲＣ１２が形成されている場合を説明したが、ＡＲＣ１２が形成されていなくてもよい。また、ＡＲＣ１２に代えて、高濃度のｎ型ドーパントが拡散されたｎ＋層が形成されていてもよい。あるいは、シリコン基板１１の受光面とＡＲＣ１２との間に、高濃度のｎ型ドーパントが拡散されたｎ＋層が形成されていてもよい。
（３）上述した第１実施形態〜第４実施形態では、プラズマＣＶＤ法を用いて非晶質半導体層を形成する場合を説明したが、プラズマＣＶＤ法に代えて、ＣａｔＣＶＤ（Ｃａｔａｌｙｔｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて非晶質半導体層を形成してもよい。ＣａｔＣＶＤ法を用いる場合、成膜条件は、例えば、シリコン基板１１の温度を１００〜３００℃、成膜圧力を１０〜５００Ｐａ、熱触媒体の温度（熱触媒体としてタングステンを使用する場合）を１５００〜２０００℃、ＲＦパワー密度を０．０１〜１Ｗ／ｃｍ２としてもよい。このようにすることで、品質の高い非晶質半導体層を比較的低温かつ短時間で形成することができる。
（４）また、上述した第３実施形態及び第４実施形態において、ｎ型半導体層１５ｎとｐ型半導体層１５ｐにフラット領域Ｌが形成されていなくてもよい。

Claims (5)

  1. 半導体基板と、
    前記半導体基板の一方の面上に形成された第１導電型を有する第１非晶質半導体層と、
    前記半導体基板の一方の面上に形成され、かつ前記半導体基板の面内方向において前記第１非晶質半導体層に隣接して形成され、前記第１導電型と反対の第２導電型を有する第２非晶質半導体層と、
    前記第１非晶質半導体層の上に形成された第１電極と、
    前記第２非晶質半導体層の上に形成された第２電極とを備え、
    前記半導体基板上に成膜された一の薄膜において、膜厚が最大となる部分の端部を第１の点とし、当該一の薄膜の面内方向において当該薄膜の膜厚の減少率が第１の減少率から前記第１の減少率よりも大きい第２の減少率に変化する点、または当該一の薄膜の面内方向において当該一の薄膜の膜厚の変化率の符号が負から正に変化する点を第２の点とし、当該一の薄膜の面内方向において前記第１の点から前記第２の点までの領域を膜厚減少領域と定義したとき、
    前記第１非晶質半導体層及び前記第２非晶質半導体層の少なくとも一方の半導体層は、前記膜厚減少領域を有し、
    前記少なくとも一方の半導体層に形成された電極の両端は前記膜厚減少領域内に配置されている、光電変換素子。
  2. 前記膜厚減少領域を有する前記半導体層は、前記半導体基板と同じ導電型を有する、請求項１に記載の光電変換素子。
  3. 前記第１非晶質半導体層及び前記第２非晶質半導体層の各々は、前記膜厚減少領域を有し、
    隣接する前記第１非晶質半導体層と前記第２非晶質半導体層の前記膜厚減少領域は、離間して配置されている、請求項１に記載の光電変換素子。
  4. さらに、前記半導体基板と、前記第１非晶質半導体層及び前記第２非晶質半導体層との間に形成された第１パッシベーション膜を備える、請求項１から３のいずれか一項に記載の光電変換素子。
  5. さらに、前記第１パッシベーション膜と、前記第１非晶質半導体層及び前記第２非晶質半導体層との間に形成された第２パッシベーション膜を備え、
    前記第１パッシベーション膜及び前記第２パッシベーション膜は、真性非晶質半導体からなる、請求項４に記載の光電変換素子。
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