WO2016076299A1 - 光電変換装置 - Google Patents

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WO2016076299A1
WO2016076299A1 PCT/JP2015/081561 JP2015081561W WO2016076299A1 WO 2016076299 A1 WO2016076299 A1 WO 2016076299A1 JP 2015081561 W JP2015081561 W JP 2015081561W WO 2016076299 A1 WO2016076299 A1 WO 2016076299A1
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WO
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layer
photoelectric conversion
amorphous semiconductor
type amorphous
thickness
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Application number
PCT/JP2015/081561
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English (en)
French (fr)
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敏彦 酒井
神川　剛
真臣 原田
督章 國吉
柳民 鄒
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シャープ株式会社
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0224—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier
    • H01L31/072—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN heterojunction type
    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H01L31/0747—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells comprising a heterojunction of crystalline and amorphous materials, e.g. heterojunction with intrinsic thin layer or HIT® solar cells; solar cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present disclosure relates to a photoelectric conversion device.
  • Japanese Patent Application Laid-Open No. 2010-10620 discloses a back junction solar cell in which an i-type amorphous semiconductor layer is provided between a semiconductor substrate and p-type and n-type amorphous semiconductor layers.
  • an i-type amorphous semiconductor layer includes a covering portion covered with a p-type or n-type amorphous semiconductor layer and an exposed portion exposed from the p-type and n-type amorphous semiconductor layers. And have.
  • the exposed portion is disposed between the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer.
  • the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer are planarly separated on the semiconductor substrate by the exposed portion.
  • Japanese Unexamined Patent Application Publication No. 2012-28718 also discloses a back junction solar cell in which an i-type amorphous semiconductor layer is provided between a semiconductor substrate and p-type and n-type amorphous semiconductor layers.
  • an i-type amorphous semiconductor layer is provided between a semiconductor substrate and p-type and n-type amorphous semiconductor layers.
  • the end portions of the p-type and n-type amorphous semiconductor layers are overlapped with each other via an insulating layer on the back surface of the semiconductor substrate. That is, the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer are separated in the thickness direction by the insulating layer.
  • the thickness of the exposed portion separating the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer is the thickness of the other portion. Smaller than. For this reason, the open circuit voltage (Voc) becomes low, and there is a possibility that deterioration with time proceeds relatively quickly.
  • the portion where the p-type amorphous semiconductor layer and the n-type amorphous semiconductor layer are separated by the insulating layer is a very thin film of about several tens of nanometers. is there. In this portion, there is a possibility that a leak current may be generated due to process variations such as film formation and patterning.
  • This disclosure aims to provide a photoelectric conversion device that can suppress deterioration over time.
  • a photoelectric conversion device includes a semiconductor substrate, a first passivation layer formed on one surface of the semiconductor substrate and made of an intrinsic amorphous semiconductor, a first passivation layer, and a first conductivity type.
  • a second amorphous semiconductor layer formed on the second passivation layer and having a second conductivity type opposite to the first conductivity type, and between the first passivation layer and the second passivation layer on one surface of the semiconductor substrate;
  • a separation portion made of an intrinsic amorphous semiconductor, and the thickness of the separation portion is larger than the thickness of the first passivation layer and the thickness of the second passivation layer.
  • FIG. 1 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the first embodiment.
  • FIG. 2A is a diagram showing a first step in the method of manufacturing the photoelectric conversion element shown in FIG.
  • FIG. 2B is a diagram showing a second step in the method of manufacturing the photoelectric conversion element shown in FIG.
  • FIG. 2C is a diagram showing a third step in the method of manufacturing the photoelectric conversion element shown in FIG.
  • FIG. 2D is a diagram showing a fourth step in the method of manufacturing the photoelectric conversion element shown in FIG.
  • FIG. 2E is a diagram showing a fifth step in the method for manufacturing the photoelectric conversion element shown in FIG. 1.
  • 2F is a diagram showing a sixth step in the method of manufacturing the photoelectric conversion element shown in FIG. FIG.
  • FIG. 2G is a diagram showing a seventh step in the method of manufacturing the photoelectric conversion element shown in FIG.
  • FIG. 2H is a cross-sectional view showing a schematic configuration of the photoelectric conversion element completed through the first to seventh steps.
  • FIG. 3 is a diagram showing lifetimes of photoelectric conversion elements having different thicknesses of the separation portions.
  • FIG. 4 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the second embodiment.
  • FIG. 5A is a diagram illustrating a step in the method of manufacturing the photoelectric conversion element illustrated in FIG. 4.
  • FIG. 5B is a diagram showing one step in the method for manufacturing the photoelectric conversion element shown in FIG. 4.
  • FIG. 5C is a diagram showing one step in the method for manufacturing the photoelectric conversion element shown in FIG. 4.
  • FIG. 5A is a diagram illustrating a step in the method of manufacturing the photoelectric conversion element illustrated in FIG. 4.
  • FIG. 5B is a diagram showing one step in the method for manufacturing the photo
  • FIG. 5D is a cross-sectional view showing a schematic configuration of the photoelectric conversion element completed through the steps shown in FIGS. 5A to 5C.
  • FIG. 6 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the third embodiment.
  • FIG. 7A is a diagram showing one step in the method for manufacturing the photoelectric conversion element shown in FIG. 6.
  • FIG. 7B is a diagram showing one step in the method for manufacturing the photoelectric conversion element shown in FIG. 6.
  • FIG. 7C is a cross-sectional view showing a schematic configuration of the photoelectric conversion element completed through the steps shown in FIGS. 7A and 7B.
  • FIG. 8 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the fourth embodiment.
  • FIG. 8 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the fourth embodiment.
  • FIG. 9A is a diagram showing one step in the method for manufacturing the photoelectric conversion element shown in FIG. 8.
  • FIG. 9B is a diagram showing one step in the method for manufacturing the photoelectric conversion element shown in FIG. 8.
  • FIG. 9C is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element completed through the steps illustrated in FIGS. 8A and 8B.
  • FIG. 10 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the fifth embodiment.
  • FIG. 11A is a diagram illustrating a step in the method of manufacturing the photoelectric conversion element illustrated in FIG. 10.
  • FIG. 11B is a diagram illustrating a step in the method for manufacturing the photoelectric conversion element illustrated in FIG. 10.
  • FIG. 11C is a diagram illustrating a step in the method of manufacturing the photoelectric conversion element illustrated in FIG. 10.
  • FIG. 11D is a diagram illustrating a step in the method of manufacturing the photoelectric conversion element illustrated in FIG. 10.
  • FIG. 11E is a cross-sectional view showing a schematic configuration of the photoelectric conversion element completed through the steps shown in FIGS. 11A to 11D.
  • FIG. 12 is a schematic diagram illustrating a configuration example of a photoelectric conversion module according to the sixth embodiment.
  • FIG. 13 is a schematic diagram illustrating a configuration example of the solar power generation system according to the seventh embodiment.
  • FIG. 14 is a schematic diagram illustrating a configuration example of the photoelectric conversion module array illustrated in FIG. 13.
  • FIG. 15 is a schematic diagram illustrating another configuration example of the solar power generation system according to the seventh embodiment.
  • FIG. 16 is a schematic diagram illustrating a configuration example of the solar power generation system according to the eighth embodiment.
  • FIG. 17 is a schematic diagram illustrating another configuration example of the solar power generation system according to the eighth embodiment.
  • the photoelectric conversion device includes a semiconductor substrate, a first passivation layer formed on one surface of the semiconductor substrate, made of an intrinsic amorphous semiconductor, and a first passivation layer.
  • a first amorphous semiconductor layer having a first passivation layer formed on the first surface of the semiconductor substrate, spaced apart from the first passivation layer in the in-plane direction of the semiconductor substrate, and made of an intrinsic amorphous semiconductor;
  • a second amorphous semiconductor layer formed on the second passivation layer and having a second conductivity type opposite to the first conductivity type, and between the first passivation layer and the second passivation layer on one surface of the semiconductor substrate
  • a separation portion made of an intrinsic amorphous semiconductor wherein the thickness of the separation portion is larger than the thickness of the first passivation layer and the thickness of the second passivation layer.
  • the thickness of the separation portion that separates the first amorphous semiconductor layer and the second amorphous semiconductor layer is disposed between the semiconductor substrate and the first amorphous semiconductor layer. It is larger than the thickness of the first passivation layer and larger than the thickness of the second passivation layer disposed between the semiconductor substrate and the second amorphous semiconductor layer.
  • an open circuit voltage (Voc) can be increased and deterioration with time of the photoelectric conversion device can be suppressed.
  • the separation unit may include a plurality of intrinsic amorphous semiconductor layers (second configuration).
  • the separation portion has not only a thickness larger than each thickness of the first and second passivation layers, but also a multi-layered laminated structure. For this reason, the various properties required for the separation unit can be shared by each layer, and a separation unit having a plurality of layers specialized for different properties can be configured. Therefore, the degree of freedom in designing the separation unit is increased, and the efficiency of the photoelectric conversion device can be increased.
  • the first layer adjacent to the semiconductor substrate is made a highly passivating layer to increase the open-circuit voltage, and the second layer disposed on the first layer is difficult to absorb moisture. It is possible to suppress deterioration over time by using a layer.
  • the first layer adjacent to the semiconductor substrate is made a highly passivating layer to increase the open-circuit voltage, and the second layer disposed on the first layer is insulated. It is also possible to reduce the leakage current between the first amorphous semiconductor layer and the second amorphous semiconductor layer and increase the fill factor (Fill Factor (FF)) by using a high-performance layer.
  • FF Fill Factor
  • the separation unit may include a nitride layer containing nitrogen atoms (third configuration).
  • the separation portion includes a nitride layer having high moisture absorption resistance. For this reason, the first and second amorphous semiconductor layers can be protected from moisture by the separation portion.
  • the separation portion may include another intrinsic amorphous semiconductor layer disposed between the nitride layer and the semiconductor substrate (fourth configuration).
  • the nitride layer is provided at a relatively high position in the thickness direction in the separation portion. Thereby, the protective effect of the first and second amorphous semiconductor layers can be further enhanced.
  • the photoelectric conversion device further includes a first electrode provided on the first amorphous semiconductor layer and a second electrode provided on the second amorphous semiconductor layer, the first electrode and the second electrode May be separated on the separation part (fifth configuration).
  • the first electrode and the second electrode are separated at an appropriate position on the separation unit. For this reason, it is possible to prevent a short circuit from occurring between the first electrode and the second electrode.
  • FIG. 1 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the first embodiment.
  • the photoelectric conversion element 10 includes a semiconductor substrate 1, an antireflection film 2, passivation layers 3 and 4, an n-type amorphous semiconductor layer 5, and a p-type amorphous semiconductor layer 6.
  • the separation part 7 and the electrodes 8 and 9 are provided.
  • the semiconductor substrate 1 is, for example, an n-type single crystal silicon substrate.
  • the semiconductor substrate 1 has a thickness of 100 to 150 ⁇ m, for example.
  • a texture structure is formed on one surface of the semiconductor substrate 1.
  • the surface on which the texture structure is formed is referred to as a light receiving surface, and the surface opposite to the light receiving surface is referred to as a back surface.
  • the antireflection film 2 is formed on the light receiving surface of the semiconductor substrate 1.
  • the antireflection film 2 is made of, for example, a silicon nitride film.
  • the antireflection film 2 has a film thickness of 60 nm, for example.
  • the passivation layer 3 is formed on the back surface of the semiconductor substrate 1.
  • the thickness T3 of the passivation layer 3 is, for example, 2 to 7 nm.
  • the passivation layer 4 is formed on the back surface of the semiconductor substrate 1.
  • the passivation layer 4 is arranged away from the passivation layer 3 in the in-plane direction of the semiconductor substrate 1. Although illustration is omitted, on the back surface of the semiconductor substrate 1, the plurality of passivation layers 3 and the plurality of passivation layers 4 are alternately arranged in the in-plane direction.
  • the thickness T4 of the passivation layer 4 may be the same as the thickness T3 of the passivation layer 3, or may be different from the thickness T3 of the passivation layer 3.
  • the thickness T4 of the passivation layer 4 can be set to 4 to 8 nm, for example.
  • the passivation layers 3 and 4 are made of a substantially intrinsic amorphous semiconductor.
  • the passivation layers 3 and 4 are made of, for example, amorphous silicon, amorphous silicon oxide, amorphous silicon nitride, amorphous silicon oxynitride, or polycrystalline silicon.
  • the passivation layers 3 and 4 can be formed, for example, by a vapor deposition method such as a plasma CVD (Chemical Vapor Deposition) method.
  • the n-type amorphous semiconductor layer 5 is formed on the passivation layer 3.
  • the thickness T5 of the n-type amorphous semiconductor layer 5 can be set to 3 to 50 nm, for example.
  • the n-type amorphous semiconductor layer 5 is an amorphous semiconductor layer having n-type conductivity and containing hydrogen.
  • the n-type amorphous semiconductor layer 5 contains, for example, phosphorus (P) as an n-type dopant.
  • the n-type amorphous semiconductor layer 5 includes, for example, n-type amorphous silicon, n-type amorphous silicon germanium, n-type amorphous germanium, n-type amorphous silicon carbide, and n-type amorphous silicon nitride. N-type amorphous silicon oxide, n-type amorphous silicon oxynitride, n-type amorphous silicon carbon oxide, or the like.
  • the p-type amorphous semiconductor layer 6 is formed on the passivation layer 4.
  • the thickness T6 of the p-type amorphous semiconductor layer 6 can be set to 5 to 50 nm, for example.
  • the p-type amorphous semiconductor layer 6 is an amorphous semiconductor layer having p-type conductivity and containing hydrogen.
  • the p-type amorphous semiconductor layer 6 includes, for example, boron (B) as a p-type dopant.
  • the p-type amorphous semiconductor layer 6 includes, for example, p-type amorphous silicon, p-type amorphous silicon germanium, p-type amorphous germanium, p-type amorphous silicon carbide, and p-type amorphous silicon nitride. , P-type amorphous silicon oxide, p-type amorphous silicon oxynitride, p-type amorphous silicon carbon oxide, or the like.
  • the passivation layer 4 is disposed away from the passivation layer 3 in the in-plane direction of the semiconductor substrate 1. Therefore, in the in-plane direction of the semiconductor substrate 1, the p-type amorphous semiconductor layer 6 provided on the passivation layer 4 is disposed away from the n-type amorphous semiconductor layer 5 provided on the passivation layer 3.
  • the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6 are arranged with an interval capable of suppressing leakage current.
  • the gap G1 between the edge of the n-type amorphous semiconductor layer 5 and the edge of the p-type amorphous semiconductor layer 6 is preferably 1 ⁇ m or more.
  • the gap G1 is more preferably 20 ⁇ m or more.
  • the interval G1 is the shortest distance from the edge of the n-type amorphous semiconductor layer 5 to the edge of the p-type amorphous semiconductor layer 6 in the in-plane direction of the semiconductor substrate 1.
  • the plurality of passivation layers 3 and the plurality of passivation layers 4 are alternately arranged on the back surface of the semiconductor substrate 1 in the in-plane direction. Therefore, the n-type amorphous semiconductor layers 5 and the p-type amorphous semiconductor layers 6 are also alternately arranged in the in-plane direction of the semiconductor substrate 1.
  • the separation part 7 is formed on the back surface of the semiconductor substrate 1.
  • the separation unit 7 is disposed between the passivation layer 3 and the passivation layer 4.
  • the separation part 7 is made of a substantially intrinsic amorphous semiconductor.
  • the separation unit 7 is made of, for example, amorphous silicon, amorphous silicon oxide, amorphous silicon nitride, amorphous silicon oxynitride, or polycrystalline silicon.
  • the separation part 7 may be made of the same material as that of the passivation layer 3 and / or the passivation layer 4, or may be made of a material different from that of the passivation layer 3 and the passivation layer 4.
  • the thickness T7 of the separation part 7 is larger than the thickness T3 of the passivation layer 3 and the thickness T4 of the passivation layer 4.
  • the thickness T7 of the separation part 7 can be set to 5 to 100 nm, for example.
  • the thickness T7 of the separation portion 7 is smaller than the combined thickness Tn of the passivation layer 3 and the n-type amorphous semiconductor layer 5, and the passivation layer 4 and the p-type amorphous semiconductor layer 6 Is smaller than the combined thickness Tp.
  • the electrode 8 is formed on the n-type amorphous semiconductor layer 5.
  • the electrode 9 is formed on the p-type amorphous semiconductor layer 6.
  • each electrode 8 and 9 may have a laminated structure.
  • each electrode 8 and 9 may include a transparent conductive layer and a metal layer.
  • the thickness of the transparent conductive layer of each electrode 8, 9 can be set to 3 to 100 nm, for example.
  • the thickness of the metal layer of each electrode 8, 9 is preferably 50 nm or more.
  • the transparent conductive layer of the electrode 8 is preferably made of a material having high adhesion to the n-type amorphous semiconductor layer 5.
  • the transparent conductive layer of the electrode 9 is preferably made of a material having high adhesion to the p-type amorphous semiconductor layer 6. It is preferable that the metal layer of each electrode 8 and 9 is comprised with a metal with high electrical conductivity.
  • the transparent conductive layers of the electrodes 8 and 9 can be made of, for example, ITO (Indium Tin Oxide), ZnO, or IWO (Indium Tungsten Oxide).
  • the metal layers of the electrodes 8 and 9 are, for example, silver (Ag), nickel (Ni), aluminum (Al), copper (Cu), tin (Sn), platinum (Pt), gold (Au), chromium (Cr ), Tungsten (W), cobalt (Co), titanium (Ti), alloys thereof, or laminated films thereof.
  • the electrodes 8 and 9 may not include the above-described transparent conductive layer or metal layer.
  • the metal layer of each of the electrodes 8 and 9 is made of Ti, Ni, Al, Cr or the like and has an adhesion layer having a thickness of about 1 to 10 nm, Al, It can have a laminated structure with a light reflecting metal layer mainly composed of Ag or the like.
  • FIG. 1 are diagrams showing each step in the method for manufacturing the photoelectric conversion element 10.
  • the semiconductor substrate 1 shown in FIG. 2A is prepared (first step).
  • a wafer having a thickness of 100 to 300 ⁇ m is cut out from bulk silicon, and etching for removing a damaged layer on the wafer surface and etching for adjusting the thickness are performed.
  • a protective film is formed on one surface of the etched wafer.
  • silicon oxide, silicon nitride, or the like is used for the protective film.
  • wet etching is performed on the wafer on which the protective film is formed using an alkaline solution such as NaOH or KOH (for example, an aqueous solution of KOH: 1 to 5 wt%, isopropyl alcohol: 1 to 10 wt%).
  • an alkaline solution such as NaOH or KOH
  • KOH for example, an aqueous solution of KOH: 1 to 5 wt%, isopropyl alcohol: 1 to 10 wt%.
  • the antireflection film 2 is formed on the light receiving surface of the semiconductor substrate 1, that is, the surface on which the texture structure is formed (second step).
  • the antireflection film 2 is formed by forming a silicon oxide film on the light receiving surface of the semiconductor substrate 1 and then forming a silicon nitride film on the silicon oxide film.
  • the silicon oxide film and the silicon nitride film can be formed by, for example, a plasma CVD method.
  • the separation part 7 is formed on the back surface of the semiconductor substrate 1 (third step).
  • the separation part 7 can be formed by, for example, a plasma CVD method. Specifically, as shown in FIG. 2C, a mask 200 is disposed on the back surface of the semiconductor substrate 1, and i-type amorphous silicon is applied to the separation region 17 on the back surface of the semiconductor substrate 1 by plasma CVD. accumulate. Thereby, the separation part 7 is formed in the separation part region 17.
  • the mask 200 has an opening 200 a in a region corresponding to the separation portion region 17. That is, the mask 200 is configured to cover the passivation layer regions 13 and 14 where the passivation layers 3 and 4 will be formed later when the mask 200 is disposed on the back surface of the semiconductor substrate 1.
  • the reaction gas introduced into the reaction chamber provided in the plasma CVD apparatus can be, for example, silane gas and hydrogen gas.
  • the temperature of the semiconductor substrate 1 at this time can be set to 100 to 300 ° C., for example.
  • passivation layers 3 and 4 are formed on the back surface of the semiconductor substrate 1 (fourth step).
  • the passivation layers 3 and 4 can be formed by, for example, a plasma CVD method. Specifically, as shown in FIG. 2D, a mask 201 is disposed on the back surface of the semiconductor substrate 1, and an i-type amorphous material is formed in the passivation layer regions 13 and 14 on the back surface of the semiconductor substrate 1 by using a plasma CVD method. Deposit silicon. In the passivation layer regions 13 and 14, i-type amorphous silicon is deposited so as not to exceed the thickness T7 of the separation portion 7. Thereby, the passivation layers 3 and 4 having a thickness smaller than that of the separation portion 7 are formed in the passivation layer regions 13 and 14.
  • the mask 201 has an opening 201 a in a region corresponding to the passivation layer regions 13 and 14. That is, the mask 201 is configured to cover the separation portion 7 that has already been formed when the mask 201 is disposed on the back surface of the semiconductor substrate 1.
  • the reaction gas introduced into the reaction chamber provided in the plasma CVD apparatus can be, for example, silane gas and hydrogen gas.
  • the temperature of the semiconductor substrate 1 at this time can be set to 100 to 300 ° C., for example.
  • an n-type amorphous semiconductor layer 5 is formed on the passivation layer 3 (fifth step).
  • the n-type amorphous semiconductor layer 5 can be formed by, for example, a plasma CVD method. Specifically, as shown in FIG. 2E, a mask 202 is disposed on the passivation layers 3 and 4 and the separation portion 7, and n-type amorphous silicon is deposited on the passivation layer 3 using a plasma CVD method. . Thereby, the n-type amorphous semiconductor layer 5 is formed only on the passivation layer 3.
  • the mask 202 has an opening 202 a in a region corresponding to the passivation layer 3. That is, the mask 202 is configured to cover the passivation layer 4 and the separation part 7 when disposed on the passivation layers 3 and 4 and the separation part 7.
  • the reaction gas introduced into the reaction chamber included in the plasma CVD apparatus is silane gas, hydrogen gas, and phosphine gas diluted with hydrogen (phosphine concentration: 1%).
  • the hydrogen gas flow rate can be 0 to 100 sccm
  • the silane gas flow rate can be 40 sccm
  • the phosphine gas flow rate can be 40 sccm.
  • the temperature of the semiconductor substrate 1 at this time is, for example, 130 to 180 ° C.
  • the pressure in the reaction chamber can be 40 to 120 Pa, and the RF power density can be 5 to 15 mW / cm 2 .
  • the p-type amorphous semiconductor layer 6 is formed on the passivation layer 4 (sixth step).
  • the p-type amorphous semiconductor layer 6 can be formed by, for example, a plasma CVD method. Specifically, as shown in FIG. 2F, a mask 203 is disposed on the passivation layer 4, the n-type amorphous semiconductor layer 5, and the separation portion 7, and only on the passivation layer 4 using a plasma CVD method. P-type amorphous silicon is deposited. Thereby, the p-type amorphous semiconductor layer 6 is formed on the passivation layer 4.
  • the mask 203 has an opening 203 a in a region corresponding to the passivation layer 4. That is, the mask 203 is configured to cover the n-type amorphous semiconductor layer 5 and the separation part 7 when disposed on the passivation layer 4, the n-type amorphous semiconductor layer 5, and the separation part 7.
  • the reaction gas introduced into the reaction chamber provided in the plasma CVD apparatus is silane gas, hydrogen gas, and diborane gas diluted with hydrogen (diborane concentration: 2%). It can be.
  • the hydrogen gas flow rate can be 0 to 100 sccm
  • the silane gas flow rate can be 40 sccm
  • the diborane gas flow rate can be 40 sccm.
  • the temperature of the semiconductor substrate 1 at this time is, for example, 130 to 180 ° C.
  • the pressure in the reaction chamber can be 40 to 120 Pa
  • the RF power density can be 5 to 15 mW / cm 2 .
  • the p-type amorphous semiconductor layer 6 may be formed before the n-type amorphous semiconductor layer 5. That is, the n-type amorphous semiconductor layer 5 can be formed after the p-type amorphous semiconductor layer 6 is formed.
  • electrodes 8 and 9 are formed on the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6 respectively (seventh step).
  • the electrodes 8 and 9 are, for example, a sputtering method, an EB (Electron Beam) vapor deposition method, an ion plating method, a thermal CVD method, a MOCVD (Metal Organic Chemical Deposition) method, a sol-gel method, a sol-gel method, and sprayed with a liquid material It can be formed by the method of carrying out, the inkjet method, etc.
  • a mask 204 is disposed on the n-type amorphous semiconductor layer 5, the p-type amorphous semiconductor layer 6, and the separation portion 7, and an n-type amorphous semiconductor layer is formed by sputtering.
  • a transparent conductive layer is formed on the semiconductor layer 5 and the p-type amorphous semiconductor layer 6.
  • a metal layer is formed on the transparent conductive layer using an EB vapor deposition method or the like while the mask 204 is disposed.
  • the electrodes 8 and 9 including the transparent conductive layer and the metal layer are formed on the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6, respectively.
  • the mask 204 has an opening 204 a in a region corresponding to the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6. That is, the mask 204 is configured to cover the separation part 7 when disposed on the n-type amorphous semiconductor layer 5, the p-type amorphous semiconductor layer 6, and the separation part 7.
  • the mask 204 is disposed on the n-type amorphous semiconductor layer 5, the p-type amorphous semiconductor layer 6, and the separation part 7, the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6 are arranged. 2 may be exposed, but as shown in FIG. 2G, a part of the n-type amorphous semiconductor layer 5 and / or a part of the p-type amorphous semiconductor layer 6 is covered. May be.
  • the transparent conductive layers of the electrodes 8 and 9 are made of ITO, for example, an ITO target doped with 0.5 to 4 wt% of SnO 2 is used, and argon gas or a mixed gas of argon gas and oxygen gas is introduced. Sputtering may be performed.
  • the temperature of the semiconductor substrate 1 at this time is 25 to 250 ° C., for example.
  • the gas pressure can be 0.1 to 1.5 Pa, and the input power can be 0.01 to 2 kW.
  • a ZnO target doped with 0.5 to 4 wt% Al can be used instead of the ITO target.
  • the metal layers of the electrodes 8 and 9 can be composed of, for example, a laminated film of Ti and Al (Ti / Al).
  • the laminated film of Ti and Al is formed by depositing Ti as the first metal and depositing Al as the second metal on the first metal.
  • the first metal Ni, W, Co or the like can be used instead of Ti.
  • an alloy of these metals or an alloy of these metals and P or B may be used as the first metal.
  • Cu, Sn or the like can be used instead of Al.
  • the photoelectric conversion element 10 shown in FIG. 2H is manufactured.
  • Each of the masks 200 to 204 used in the above steps is a metal mask made of a metal such as stainless steel, copper, nickel, an alloy containing nickel (for example, 42 alloy or Invar material), molybdenum, or the like. is there.
  • Each mask 200 to 204 may be made of glass, ceramic, organic film or the like.
  • FIG. 3 is a diagram illustrating the lifetime of the photoelectric conversion element for each thickness of the separation unit 7.
  • the film thickness of 1.75 times, the film thickness of 1.5 times, and the film thickness of 1.25 times are the thickness T7 of the separation portion 7 and the thickness T3 of the passivation layer 3 or the passivation layer 4 respectively. It is 1.75 times, 1.5 times, and 1.25 times the thickness T4.
  • the thickness T7 of the separation portion 7 is larger than any of the thicknesses T3 and T4 of the passivation layers 3 and 4.
  • the standard film thickness means that the thickness T7 of the separation portion 7 is equal to the thickness T3 of the passivation layer 3 or the thickness T4 of the passivation layer 4.
  • each photoelectric conversion element in which the thickness T7 of the separation portion 7 is 1.75 times, 1.5 times, and 1.25 times the thickness T3 of the passivation layer 3 or the thickness T4 of the passivation layer 4 is The lifetime after 16 hours from the film formation is longer than that of a photoelectric conversion element having a standard film thickness. From this, it can be seen that if the thickness T7 of the separation portion 7 is larger than the thicknesses T3 and T4 of the passivation layers 3 and 4, good passivation properties can be realized and deterioration with time of the photoelectric conversion element can be suppressed.
  • the thickness T7 of the separation part 7 is 1.5 times the thickness T3 of the passivation layer 3 or the thickness T4 of the passivation layer 4, the lifetime after 16 hours from the film formation is the life immediately after the film formation. It turns out that it is equal to or more than time. Therefore, the thickness T7 of the separation part 7 is particularly preferably 1.5 times or more the thickness T3 of the passivation layer 3 or the thickness T4 of the passivation layer 4.
  • FIG. 4 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the second embodiment.
  • the photoelectric conversion element 102 is different from the photoelectric conversion element 10 according to the first embodiment in that it includes a separation unit 72 including a plurality of intrinsic amorphous semiconductor layers.
  • the photoelectric conversion element 102 according to the second embodiment also includes the same electrodes 8 and 9 as in the first embodiment.
  • the separation unit 72 includes a first layer 72a and a second layer 72b.
  • the first layer 72 a is formed on the back surface of the semiconductor substrate 1.
  • the second layer 72b is formed on the first layer 72b.
  • the thickness T72a of the first layer 72a is equal to the thickness T3 of the passivation layer 3 and the thickness T4 of the passivation layer 4. Accordingly, the total thickness T72 of the separation portion 72, that is, the total thickness T72 of the first layer 72a and the thickness T72b of the second layer 72b is larger than the thickness T3 of the passivation layer 3 and the thickness T4 of the passivation layer 4.
  • the thickness T72b of the second layer 72b is larger than the thickness T5 of the n-type amorphous semiconductor layer 5 and the thickness T6 of the p-type amorphous semiconductor layer 6.
  • the thickness T72b of the second layer 72b may be smaller than the thickness T5 of the n-type amorphous semiconductor layer 5 and the thickness T6 of the p-type amorphous semiconductor layer 6.
  • the thickness T72a of the first layer 72a is equal to the thicknesses T3 and T4 of the passivation layers 3 and 4
  • the total thickness T72 of the separation portion 72 is greater than the thicknesses T3 and T4 of the passivation layers 3 and 4. Also grows.
  • the first layer 72a and the second layer 72b are made of a substantially intrinsic amorphous semiconductor.
  • the first layer 72a and the second layer 72b can be formed by the same method using the same material as that of the separation part 7 of the photoelectric conversion element 10 according to the first embodiment.
  • the first layer 72a and the second layer 72b may be made of the same material, or may be made of different materials.
  • a texture structure is formed on the light receiving surface of the semiconductor substrate 1, and the antireflection film 2 is formed.
  • passivation layers 3 and 4 and a first layer 72 a are formed on the back surface of the semiconductor substrate 1.
  • the passivation layers 3 and 4 and the first layer 72a can be formed by, for example, a plasma CVD method under the same film formation conditions as the third and fourth steps of the first embodiment.
  • the separation part 7 is formed using the mask 200, and then the passivation layers 3 and 4 are formed using the mask 201.
  • the passivation layers 3 and 4 and the first and second passivation layers 3 and 4 are formed.
  • One layer 72a is formed simultaneously. For this reason, it is not necessary to mask a part of the back surface of the semiconductor substrate 1 in forming the passivation layers 3 and 4 and the first layer 72a. That is, by depositing i-type amorphous silicon on the entire back surface of the semiconductor substrate 1, the passivation layers 3, 4 and the first layer 72 a are formed on the back surface of the semiconductor substrate 1.
  • the second layer 72b is formed on the first layer 72a.
  • the second layer 72b can be formed by a plasma CVD method under the same film formation conditions as those in the third and fourth steps of the first embodiment.
  • a mask 205 is disposed on the passivation layers 3 and 4 and the first layer 72a, and i-type amorphous silicon is deposited on the first layer 72a by plasma CVD. To do. Thereby, the second layer 72b is formed on the first layer 72a.
  • the total thickness T72 of the separation portion 72 formed of the first layer 72a and the second layer 72b formed in this manner is larger than the thicknesses T3 and T4 of the passivation layers 3 and 4.
  • the mask 205 has an opening 205 a in a region corresponding to the separation part 72. That is, the mask 205 is configured to cover the passivation layers 3 and 4 when disposed on the passivation layers 3 and 4 and the first layer 72a.
  • the n-type amorphous semiconductor layer 5 is formed on the passivation layer 3 and the p-type non-layer is formed on the passivation layer 4 in the same manner as the fifth and sixth steps of the first embodiment.
  • a crystalline semiconductor layer 6 is formed.
  • electrodes 8 and 9 are formed on the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6 in the same manner as in the seventh step of the first embodiment.
  • the separation portion 72 has a laminated structure of a plurality of layers, and the thickness T72 of the entire separation portion 72 is the thicknesses T3 and T4 of the passivation layers 3 and 4. Bigger than. For this reason, according to the photoelectric conversion element 102, an open circuit voltage (Voc) can be made higher and deterioration with time can be suppressed.
  • Voc open circuit voltage
  • the separation unit 72 by configuring the separation unit 72 to include the first layer 72a and the second layer 72b, various properties necessary for the separation unit 72 are shared by the first layer 72a and the second layer 72b, respectively.
  • 72a and the second layer 72b can be layers specialized for different properties. Thereby, the freedom degree of design of the isolation
  • the first layer 72a adjacent to the semiconductor substrate 1 can be made to be a highly passivating layer to increase the open-circuit voltage
  • the second layer 72b can be made to be a layer that hardly absorbs moisture, thereby suppressing deterioration with time.
  • the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor are formed by using the first layer 72a as a highly passivating layer and increasing the open-circuit voltage while the second layer 72b as a highly insulating layer. Leakage current between the layers 6 can be suppressed and the fill factor (FF) can be increased.
  • FF fill factor
  • the first layer 72a of the separation portion 72 is formed at the same time as the passivation layers 3 and 4, the number of processes compared to the case where the first layer 72a is formed separately from the passivation layers 3 and 4. Can be reduced.
  • FIG. 6 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the third embodiment.
  • the separation part 73 of the photoelectric conversion element 103 includes a plurality of intrinsic amorphous semiconductor layers, as in the second embodiment. That is, the separation unit 73 includes a first layer 73a and a second layer 73b, as in the second embodiment.
  • the first layer 73a and the second layer 73b can be made of the same material as the first layer 72a and the second layer 72b of the second embodiment.
  • the photoelectric conversion element 103 according to the third embodiment also includes the same electrodes 8 and 9 as in the first embodiment.
  • the separation part 73 of the third embodiment is different from the second embodiment in that the thickness T73a of the first layer 73a is larger than the thickness T3 of the passivation layer 3 and the thickness T4 of the passivation layer 4. Since the thickness T73a of the first layer 73a is larger than the thickness T3 of the passivation layer 3 and the thickness T4 of the passivation layer 4, the thickness T73 of the entire separation portion 73 including the first layer 73a and the second layer 73b is naturally The thickness T3 of the passivation layer 3 and the thickness T4 of the passivation layer 4 are larger. The thickness T73b of the second layer 73b is equal to the thickness T3 of the passivation layer 3 and the thickness T4 of the passivation layer 4.
  • a texture structure is formed on the light receiving surface of the semiconductor substrate 1 and an antireflection film 2 is formed. Further, the first layer 73 a of the separation portion 73 is formed on the back surface of the semiconductor substrate 1 in the same manner as the third step of the first embodiment.
  • the passivation layers 3 and 4 are formed on the back surface of the semiconductor substrate 1, and the second layer 73b is formed on the first layer 73a.
  • the passivation layers 3 and 4 and the second layer 73b can be formed by, for example, a plasma CVD method under the same film formation conditions as the third and fourth steps of the first embodiment.
  • the passivation layers 3 and 4 and the second layer 73b are formed simultaneously. That is, i-type amorphous silicon is deposited by plasma CVD without placing a mask on the back surface of the semiconductor substrate 1. Thereby, the passivation layers 3 and 4 are formed on the back surface of the semiconductor substrate 1, and at the same time, the second layer 73b is formed on the first layer 73a.
  • the n-type amorphous semiconductor layer 5 is formed on the passivation layer 3 and the p-type non-layer is formed on the passivation layer 4 in the same manner as the fifth and sixth steps of the first embodiment.
  • a crystalline semiconductor layer 6 is formed.
  • electrodes 8 and 9 are formed on the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6 in the same manner as in the seventh step of the first embodiment.
  • the separation portion 73 has a multilayer structure, and the entire separation portion 73 has a thickness T73 of the passivation layer 3. 4 is larger than each thickness T3, T4. For this reason, according to the photoelectric conversion element 103, an open circuit voltage (Voc) can be increased and deterioration with time can be suppressed.
  • Voc open circuit voltage
  • the separation parts 72 and 73 are formed of a plurality of layers as in the second and third embodiments, if the thickness of the lower layer is small, the lower layer may be thermally deteriorated by heat applied during the formation of the upper layer.
  • the thickness T73a of the first layer 73a which is the lower layer, is relatively large, it is possible to suppress the first layer 73a from being thermally deteriorated during the formation of the second layer 73b, which is the upper layer. Can do.
  • FIG. 8 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the fourth embodiment.
  • the separation part 74 of the photoelectric conversion element 104 includes a plurality of intrinsic amorphous semiconductor layers, as in the second embodiment.
  • the separation unit 74 is different from the separation unit 72 of the second embodiment in that it includes a nitride layer containing nitrogen atoms.
  • illustration is omitted in FIG. 8 for convenience of explanation, the photoelectric conversion element 104 according to the fourth embodiment also includes the same electrodes 8 and 9 as in the first embodiment.
  • the separation unit 74 includes a first layer 74a, a second layer 74b, and a third layer 74c that is a nitride layer.
  • the first layer 74a and the second layer 74b can be made of the same material as the first layer 72a and the second layer 72b of the second embodiment.
  • the third layer 74c is formed on the second layer 74b.
  • the third layer 74c can be made of, for example, amorphous silicon nitride having high moisture absorption resistance, oxynitride of amorphous silicon, or the like.
  • the n-type amorphous semiconductor layer 5 is formed by moisture diffusing into the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6. In addition, the p-type amorphous semiconductor layer 6 can be protected.
  • a third layer 74 c is provided as the uppermost layer of the separation unit 74. That is, the upper surface of the third layer 74 c is positioned above the upper surfaces of the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6. For this reason, the high moisture absorption effect by the 3rd layer 74c can be expected.
  • the third layer 74 c may not be the uppermost layer of the separation unit 74.
  • the third layer 74c may be a lowermost layer of the separation unit 74 or an intermediate layer of the separation unit 74. If the separation part 74 includes the third layer 74c, the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6 can be protected from moisture.
  • separation part 74 is larger than each thickness T3, T4 of the passivation layers 3 and 4 similarly to each embodiment mentioned above.
  • a texture structure is formed on the light receiving surface of the semiconductor substrate 1 and an antireflection film 2 is formed.
  • the passivation layers 3 and 4 and the first layer 74a are simultaneously formed on the back surface of the semiconductor substrate 1, and the second layer 74b is formed on the first layer 74a.
  • the third layer 74c is formed on the second layer 74b while the mask 205 used to form the second layer 74b is placed on the passivation layers 3 and 4.
  • the third layer 74c can be formed, for example, by depositing amorphous silicon nitride, oxynitride, or the like on the second layer 74b using a plasma CVD method.
  • the n-type amorphous semiconductor layer 5 is formed on the passivation layer 3 and the p-type non-layer is formed on the passivation layer 4 in the same manner as the fifth and sixth steps of the first embodiment.
  • a crystalline semiconductor layer 6 is formed.
  • electrodes 8 and 9 are formed on the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6, respectively.
  • the separation unit 74 includes the third layer 74c that is a nitride layer containing nitrogen atoms. For this reason, the moisture absorption resistance of the separation part 74 can be increased, and the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6 can be protected.
  • the third layer 74c is formed on the first layer 74a and the second layer 74b. That is, since the third layer 74 c is provided relatively upward in the separation portion 74, the protective effect of the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6 can be further enhanced. In addition, the first layer 74a and the second layer 74b can be protected by the third layer 74c.
  • the third layer 74c is located in the lowermost layer or the intermediate layer of the separation portion 74, the n-type amorphous semiconductor layer 5 and the p-type amorphous are separated by the third layer 74c having high moisture absorption resistance.
  • the semiconductor layer 6 can be protected.
  • FIG. 10 is a cross-sectional view illustrating a schematic configuration of the photoelectric conversion element according to the fifth embodiment.
  • the photoelectric conversion element 105 is different from the first embodiment in that the electrodes 85 and 95 are separated on the separation unit 7. That is, in the fifth embodiment, the gap G5 between the edge of the electrode 85 and the edge of the electrode 95 is substantially equal to the length of the separation portion 7 in the in-plane direction of the semiconductor substrate 1.
  • a texture structure is formed on the light receiving surface of the semiconductor substrate 1 and an antireflection film 2 is formed.
  • the separation part 7 is formed on the back surface of the semiconductor substrate 1 in the same manner as the third step of the first embodiment.
  • a release layer 300 is formed on the separation portion 7.
  • the release layer 300 is formed, for example, by depositing amorphous silicon nitride, silicon oxide, silicon oxynitride, or the like on the separation portion 7 using a plasma CVD method.
  • the release layer 300 can also be composed of a photoresist.
  • a mask similar to the mask 200 used in the third step of the first embodiment can be used.
  • the passivation layers 3 and 4 are formed on the back surface of the semiconductor substrate 1 in the same manner as in the fourth step of the first embodiment. Further, the n-type amorphous semiconductor layer 5 and the p-type amorphous semiconductor layer 6 are respectively formed on the passivation layers 3 and 4 in the same manner as the fifth and sixth steps of the first embodiment.
  • a conductive layer 400 is formed on the n-type amorphous semiconductor layer 5, the p-type amorphous semiconductor layer 6, and the release layer 300.
  • the conductive layer 400 can be formed in the same manner as in the seventh step of the first embodiment. However, when forming the conductive layer 400, the mask 204 used in the seventh step of the first embodiment is not disposed. Therefore, the conductive layer 400 is formed so as to cover the n-type amorphous semiconductor layer 5, the p-type amorphous semiconductor layer 6, and the entire peeling layer 300.
  • the release layer 300 is peeled off from the separation part 7.
  • the separation layer 300 is formed of amorphous silicon nitride, silicon oxide, silicon oxynitride, or the like
  • the separation layer 300 may be separated from the separation portion 7 using a fluorine acid solution or the like. it can.
  • the peeling layer 300 is made of a photoresist
  • the peeling layer 300 can be peeled from the separation portion 7 using a developer or the like.
  • the peeling layer 300 is peeled from the separation part 7, whereby the conductive layer 400 is separated at the position of the separation part 7 as shown in FIG. 11E.
  • the conductive layer 400 separated at the position of the separation part 7 becomes the electrodes 85 and 95, respectively.
  • the electrodes 85 and 95 are separated on the separation unit 7.
  • the electrodes 85 and 95 are formed by peeling the peeling layer 300 formed on the separation part 7 from the separation part 7 and separating the conductive layer 400 at the position of the separation part 7. By doing in this way, the electrodes 85 and 95 can be separated at an appropriate position on the separation part 7, and a short circuit can be prevented from occurring between the electrodes 85 and 95.
  • FIG. 12 is a schematic diagram illustrating a configuration of a photoelectric conversion module according to the sixth embodiment.
  • the photoelectric conversion module 1000 includes a plurality of photoelectric conversion elements 1001, a cover 1002, and output terminals 1003 and 1004.
  • At least one of the plurality of photoelectric conversion elements 1001 is any one of the photoelectric conversion elements 10 and 102 to 105 according to the first to fifth embodiments.
  • the plurality of photoelectric conversion elements 1001 are, for example, arranged in an array and connected in series. Instead of connecting in series, parallel connection or a combination of series and parallel may be performed.
  • the cover 1002 is made of a weather resistant cover and covers the plurality of photoelectric conversion elements 1001.
  • the cover 1002 includes, for example, a transparent base material (for example, glass) provided on the light receiving surface side of the photoelectric conversion element 1001 and a back surface base material (on the reverse side opposite to the light receiving surface side of the photoelectric conversion element 1001).
  • a transparent base material for example, glass
  • a back surface base material on the reverse side opposite to the light receiving surface side of the photoelectric conversion element 1001
  • glass, a resin sheet, etc. and the sealing material (for example, EVA etc.) which fills the clearance gap between the said transparent base material and the said resin base material are included.
  • the output terminal 1003 is connected to a photoelectric conversion element 1001 with a wiring sheet disposed at one end of a plurality of photoelectric conversion elements 1001 connected in series.
  • the output terminal 1004 is connected to the photoelectric conversion element 1001 disposed at the other end of the plurality of photoelectric conversion elements 1001 connected in series.
  • the photoelectric conversion elements 10 and 102 to 105 have a high open circuit voltage (Voc) and improved element characteristics. Therefore, the performance of the photoelectric conversion module 1000 can be improved.
  • Voc open circuit voltage
  • the photoelectric conversion module according to the present embodiment is not limited to the configuration shown in FIG. 12, but may have any configuration as long as any one of the photoelectric conversion elements 10 and 102 to 105 according to the first to fifth embodiments is used. May be.
  • FIG. 13 is a schematic diagram illustrating a configuration of a photovoltaic power generation system according to the seventh embodiment.
  • the photovoltaic power generation system 1100 includes a photoelectric conversion module array 1101, a connection box 1102, a power conditioner 1103, a distribution board 1104, and a power meter 1105.
  • Functions such as “Home Energy Management System (HEMS)” and “Building Energy Management System (BEMS)” are added to the photovoltaic power generation system 1100.
  • HEMS Home Energy Management System
  • BEMS Building Energy Management System
  • connection box 1102 is connected to the photoelectric conversion module array 1101.
  • the power conditioner 1103 is connected to the connection box 1102.
  • Distribution board 1104 is connected to power conditioner 1103 and electrical equipment 1110.
  • the power meter 1105 is connected to the distribution board 1104 and system linkage.
  • the photoelectric conversion module array 1101 converts sunlight into electricity to generate DC power, and supplies the generated DC power to the connection box 1102.
  • connection box 1102 receives the DC power generated by the photoelectric conversion module array 1101 and supplies the received DC power to the power conditioner 1103.
  • the power conditioner 1103 converts the DC power received from the connection box 1102 into AC power, and supplies the converted AC power to the distribution board 1104.
  • Distribution board 1104 supplies AC power received from power conditioner 1103 and / or commercial power received via power meter 1105 to electrical equipment 1110. Further, when the AC power received from the power conditioner 1103 is larger than the power consumption of the electrical equipment 1110, the distribution board 1104 supplies the surplus AC power to the system linkage via the power meter 1105.
  • the power meter 1105 measures the power in the direction from the grid connection to the distribution board 1104 and measures the power in the direction from the distribution board 1104 to the grid cooperation.
  • FIG. 14 is a schematic diagram showing the configuration of the photoelectric conversion module array 1101 shown in FIG. Referring to FIG. 14, photoelectric conversion module array 1101 includes a plurality of photoelectric conversion modules 1120 and output terminals 1121 and 1122.
  • the plurality of photoelectric conversion modules 1120 are arranged in an array and connected in series. Each of the plurality of photoelectric conversion modules 1120 includes a photoelectric conversion module 1000 shown in FIG.
  • the output terminal 1121 is connected to a photoelectric conversion module 1120 located at one end of a plurality of photoelectric conversion modules 1120 connected in series.
  • the output terminal 1122 is connected to the photoelectric conversion module 1120 located at the other end of the plurality of photoelectric conversion modules 1120 connected in series.
  • the photoelectric conversion module array 1101 generates sunlight by converting sunlight into electricity, and supplies the generated DC power to the power conditioner 1103 via the connection box 1102.
  • the power conditioner 1103 converts the DC power received from the photoelectric conversion module array 1101 into AC power, and supplies the converted AC power to the distribution board 1104.
  • the distribution board 1104 supplies the AC power received from the power conditioner 1103 to the electrical device 1110 when the AC power received from the power conditioner 1103 is greater than or equal to the power consumption of the electrical device 1110. Then, the distribution board 1104 supplies surplus AC power to the system linkage via the power meter 1105.
  • Distribution board 1104 supplies AC power received from system cooperation and AC power received from power conditioner 1103 to electric device 1110 when the AC power received from power conditioner 1103 is less than the power consumption of electric device 1110. To do.
  • the photovoltaic power generation system 1100 includes any of the photoelectric conversion elements according to the first to fifth embodiments having improved element characteristics. Therefore, the performance of the photovoltaic power generation system 1100 can be improved.
  • the photovoltaic power generation system according to the present embodiment is not limited to the configuration shown in FIGS. 13 and 14, but may be any configuration as long as any of the photoelectric conversion elements according to the first to fifth embodiments is used. Also good.
  • a storage battery 1106 may be connected to the power conditioner 1103. In this case, output fluctuation due to fluctuations in the amount of sunlight can be suppressed, and power stored in the storage battery 1106 can be supplied even in a time zone without sunlight.
  • the storage battery 1106 may be built in the power conditioner 1103.
  • FIG. 16 is a schematic diagram illustrating a configuration of a photovoltaic power generation system according to the eighth embodiment.
  • the photovoltaic power generation system 1200 includes subsystems 1201 to 120n (n is an integer of 2 or more), power conditioners 1211 to 121n, and a transformer 1221.
  • the photovoltaic power generation system 1200 is a photovoltaic power generation system having a larger scale than the photovoltaic power generation system 1100 shown in FIGS.
  • the power conditioners 1211 to 121n are connected to the subsystems 1201 to 120n, respectively.
  • the transformer 1221 is connected to the power conditioners 1211 to 121n and the system linkage.
  • Each of the subsystems 1201 to 120n includes module systems 1231 to 123j (j is an integer of 2 or more).
  • Each of the module systems 1231 to 123j includes photoelectric conversion module arrays 1301 to 130i (i is an integer of 2 or more), connection boxes 1311 to 131i, and a current collection box 1321.
  • Each of the photoelectric conversion module arrays 1301 to 130i has the same configuration as the photoelectric conversion module array 1101 shown in FIG.
  • connection boxes 1311 to 131i are connected to the photoelectric conversion module arrays 1301 to 130i, respectively.
  • the current collection box 1321 is connected to the connection boxes 1311 to 131i. Also, j current collection boxes 1321 of the subsystem 1201 are connected to the power conditioner 1211. The j current collection boxes 1321 of the subsystem 1202 are connected to the power conditioner 1212. Hereinafter, similarly, j current collection boxes 1321 of the subsystem 120n are connected to the power conditioner 121n.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1231 generate sunlight by converting sunlight into electricity, and the generated DC power is collected through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 1232 generate sunlight by converting sunlight into electricity, and the generated DC power is collected through the connection boxes 1311 to 131i, respectively.
  • the i photoelectric conversion module arrays 1301 to 130i of the module system 123j convert sunlight into electricity to generate DC power, and the generated DC power is connected to the connection boxes 1311 to 131i, respectively. To the current collection box 1321.
  • the j current collection boxes 1321 of the subsystem 1201 supply DC power to the power conditioner 1211.
  • the j current collection boxes 1321 of the subsystem 1202 supply DC power to the power conditioner 1212 in the same manner.
  • the j current collecting boxes 1321 of the subsystem 120n supply DC power to the power conditioner 121n.
  • the power conditioners 1211 to 121n convert the DC power received from the subsystems 1201 to 120n into AC power, and supply the converted AC power to the transformer 1221.
  • the transformer 1221 receives AC power from the power conditioners 1211 to 121n, converts the voltage level of the received AC power, and supplies it to the system linkage.
  • the photovoltaic power generation system 1200 includes any of the photoelectric conversion elements according to the first to fifth embodiments having improved element characteristics. Therefore, the performance of the photovoltaic power generation system 1200 can be improved.
  • the photovoltaic power generation system according to the eighth embodiment is not limited to the configuration shown in FIG. 16, but may have any configuration as long as any of the photoelectric conversion elements according to the first to fifth embodiments is used. Good.
  • a storage battery 1213 may be connected to the power conditioners 1211 to 121n, or the storage battery 1213 may be built in the power conditioners 1211 to 121n.
  • the power conditioners 1211 to 121n can appropriately convert part or all of the DC power received from the current collection box 1321 and store it in the storage battery 1213.
  • the electric power stored in the storage battery 1213 is appropriately supplied to the power conditioners 1211 to 121n according to the power generation amount of the subsystems 1201 to 120n, and is appropriately converted into electric power and supplied to the transformer 1221.
  • the texture structure is formed only on the light receiving surface of the semiconductor substrate.
  • the texture structure can be formed on the back surface of the semiconductor substrate.
  • the adhesion between the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer and each electrode is improved, and as a result, the yield and reliability of the photoelectric conversion element can be improved.
  • the contact area between the n-type amorphous semiconductor layer and the p-type amorphous semiconductor layer and each electrode is larger than when the back surface of the semiconductor substrate is flat, the contact resistance can also be reduced. .
  • the semiconductor substrate is an n-type single crystal silicon substrate.
  • the semiconductor substrate may be a p-type silicon substrate.
  • the antireflection film is formed on the light receiving surface of the semiconductor substrate, but the antireflection film may not be provided on the light receiving surface of the semiconductor substrate.
  • an n + layer in which a high concentration n-type dopant is diffused may be formed on the light receiving surface of the semiconductor substrate instead of the antireflection film.
  • an n + layer in which a high concentration n-type dopant is diffused may be formed between the light receiving surface of the semiconductor substrate and the antireflection film.
  • each amorphous semiconductor layer and the isolation portion are formed by using the plasma CVD method.
  • a CatCVD (Catalytic Chemical Vapor Deposition) method is used instead of the plasma CVD method.
  • the temperature of the semiconductor substrate is 100 to 300 ° C.
  • the deposition pressure is 10 to 500 Pa
  • the temperature of the thermal catalyst is 1500 to 2000 ° C.
  • RF power The film may be formed at a density of 0.01 to 1 W / cm 2 . By doing so, a high-quality amorphous semiconductor layer and a separation portion can be formed at a relatively low temperature and in a short time.

Abstract

経時劣化を抑制することができる光電変換装置を提供する。光電変換素子（１０）は、半導体基板（１）と、半導体基板（１）の一方面上に形成される第１パッシベーション層（３）と、第１パッシベーション層（３）上に形成され、第１導電型を有する第１非晶質半導体層（５）と、半導体基板（１）の一方面上において第１パッシベーション層（３）から離間して形成される第２パッシベーション層（４）と、第２パッシベーション層（４）上に形成され、第２導電型を有する第２非晶質半導体層（６）と、半導体基板（１）の一方面上において第１パッシベーション層（３）と第２パッシベーション層（４）との間に形成される分離部（７）とを備える。分離部（７）の厚み（Ｔ７）は、第１パッシベーション層（３）の厚み（Ｔ３）及び第２パッシベーション層（４）の厚み（Ｔ４）よりも大きい。

Description

光電変換装置
　本開示は、光電変換装置に関する。
　近年、光電変換装置としての太陽電池が注目されている。太陽電池の一例として、裏面接合型の太陽電池を挙げることができる。
　例えば、特開２０１０－１０６２０号公報には、半導体基板とｐ型及びｎ型非晶質半導体層との間にｉ型非晶質半導体層を設けた裏面接合型の太陽電池が開示されている。特開２０１０－１０６２０号公において、ｉ型非晶質半導体層は、ｐ型又はｎ型非晶質半導体層によって覆われる被覆部と、ｐ型及びｎ型非晶質半導体層から露出する露出部とを有する。露出部は、ｐ型非晶質半導体層とｎ型非晶質半導体層との間に配置される。ｐ型非晶質半導体層とｎ型非晶質半導体層とは、露出部によって半導体基板上で平面的に分離されている。
　特開２０１２－２８７１８号公報にも、半導体基板とｐ型及びｎ型非晶質半導体層との間にｉ型非晶質半導体層を設けた裏面接合型の太陽電池が開示されている。特開２０１２－２８７１８号公報では、半導体基板の裏面において、ｐ型及びｎ型非晶質半導体層の端部同士が絶縁層を介して重なっている。つまり、ｐ型非晶質半導体層とｎ型非晶質半導体層とは、絶縁層によって厚み方向に分離されている。
　特開２０１０－１０６２０号公報の太陽電池では、ｉ型非晶質半導体層において、ｐ型非晶質半導体層とｎ型非晶質半導体層とを分離する露出部の厚みが他の部分の厚みよりも小さい。このため、開放電圧（Ｖｏｃ）が低くなり、経時劣化が比較的早く進む可能性がある。
　特開２０１２－２８７１８号公報の太陽電池において、ｐ型非晶質半導体層とｎ型非晶質半導体層とが絶縁層によって分離されている部分は、数十ナノメートル程度の非常に薄い膜である。当該部分では、例えば成膜やパターニング等のプロセスのばらつきに起因して、リーク電流が発生する可能性がある。
　本開示は、経時劣化を抑制することができる光電変換装置を提供することを目的とする。
　本開示に係る光電変換装置は、半導体基板と、半導体基板の一方面上に形成され、真性非晶質半導体からなる第１パッシベーション層と、第１パッシベーション層上に形成され、第１導電型を有する第１非晶質半導体層と、半導体基板の一方面上において、第１パッシベーション層から半導体基板の面内方向へ離間して形成され、真性非晶質半導体からなる第２パッシベーション層と、第２パッシベーション層上に形成され、第１導電型と反対の第２導電型を有する第２非晶質半導体層と、半導体基板の一方面上において第１パッシベーション層と第２パッシベーション層との間に形成され、真性非晶質半導体からなる分離部と、を備え、分離部の厚みは、第１パッシベーション層の厚み及び第２パッシベーション層の厚みよりも大きい。
　本開示によれば、経時劣化を抑制することができる。
図１は、第１実施形態に係る光電変換素子の概略構成を示す断面図である。 図２Ａは、図１に示す光電変換素子の製造方法における第１工程を示す図である。 図２Ｂは、図１に示す光電変換素子の製造方法における第２工程を示す図である。 図２Ｃは、図１に示す光電変換素子の製造方法における第３工程を示す図である。 図２Ｄは、図１に示す光電変換素子の製造方法における第４工程を示す図である。 図２Ｅは、図１に示す光電変換素子の製造方法における第５工程を示す図である。 図２Ｆは、図１に示す光電変換素子の製造方法における第６工程を示す図である。 図２Ｇは、図１に示す光電変換素子の製造方法における第７工程を示す図である。 図２Ｈは、第１～第７工程を経て完成した光電変換素子の概略構成を示す断面図である。 図３は、分離部の厚みが異なる光電変換素子の各ライフタイムを示す図である。 図４は、第２実施形態に係る光電変換素子の概略構成を示す断面図である。 図５Ａは、図４に示す光電変換素子の製造方法における一工程を示す図である。 図５Ｂは、図４に示す光電変換素子の製造方法における一工程を示す図である。 図５Ｃは、図４に示す光電変換素子の製造方法における一工程を示す図である。 図５Ｄは、図５Ａ～図５Ｃに示す工程を経て完成した光電変換素子の概略構成を示す断面図である。 図６は、第３実施形態に係る光電変換素子の概略構成を示す断面図である。 図７Ａは、図６に示す光電変換素子の製造方法における一工程を示す図である。 図７Ｂは、図６に示す光電変換素子の製造方法における一工程を示す図である。 図７Ｃは、図７Ａ及び図７Ｂに示す工程を経て完成した光電変換素子の概略構成を示す断面図である。 図８は、第４実施形態に係る光電変換素子の概略構成を示す断面図である。 図９Ａは、図８に示す光電変換素子の製造方法における一工程を示す図である。 図９Ｂは、図８に示す光電変換素子の製造方法における一工程を示す図である。 図９Ｃは、図８Ａ及び図８Ｂに示す工程を経て完成した光電変換素子の概略構成を示す断面図である。 図１０は、第５実施形態に係る光電変換素子の概略構成を示す断面図である。 図１１Ａは、図１０に示す光電変換素子の製造方法における一工程を示す図である。 図１１Ｂは、図１０に示す光電変換素子の製造方法における一工程を示す図である。 図１１Ｃは、図１０に示す光電変換素子の製造方法における一工程を示す図である。 図１１Ｄは、図１０に示す光電変換素子の製造方法における一工程を示す図である。 図１１Ｅは、図１１Ａ～図１１Ｄに示す工程を経て完成した光電変換素子の概略構成を示す断面図である。 図１２は、第６実施形態に係る光電変換モジュールの構成例を示す概略図である。 図１３は、第７実施形態に係る太陽光発電システムの構成例を示す概略図である。 図１４は、図１３に示す光電変換モジュールアレイの構成例を示す概略図である。 図１５は、第７実施形態に係る太陽光発電システムの他の構成例を示す概略図である。 図１６は、第８実施形態に係る太陽光発電システムの構成例を示す概略図である。 図１７は、第８実施形態に係る太陽光発電システムの他の構成例を示す概略図である。
　実施の形態に係る光電変換装置は、半導体基板と、半導体基板の一方面上に形成され、真性非晶質半導体からなる第１パッシベーション層と、第１パッシベーション層上に形成され、第１導電型を有する第１非晶質半導体層と、半導体基板の一方面上において、第１パッシベーション層から半導体基板の面内方向へ離間して形成され、真性非晶質半導体からなる第２パッシベーション層と、第２パッシベーション層上に形成され、第１導電型と反対の第２導電型を有する第２非晶質半導体層と、半導体基板の一方面上において第１パッシベーション層と第２パッシベーション層との間に形成され、真性非晶質半導体からなる分離部と、を備え、分離部の厚みは、第１パッシベーション層の厚み及び第２パッシベーション層の厚みよりも大きい（第１の構成）。なお、本明細書における光電変換装置とは、光電変換素子、光電変換素子を用いた光電変換モジュール、及び光電変換モジュールを備えた太陽光発電システム、を含む広い概念での装置である。
　第１の構成によれば、第１非晶質半導体層と第２非晶質半導体層とを分離する分離部の厚みは、半導体基板と第１非晶質半導体層との間に配置される第１パッシベーション層の厚みよりも大きく、且つ、半導体基板と第２非晶質半導体層との間に配置される第２パッシベーション層の厚みよりも大きい。これにより、開放電圧（Ｖｏｃ）を高くすることができ、光電変換装置の経時劣化を抑制することができる。
　上記分離部は、複数の真性非晶質半導体層を含んでいてもよい（第２の構成）。
　第２の構成によれば、分離部は、その厚みが第１及び第２パッシベーション層の各厚みよりも大きいだけでなく、複数層の積層構造を有している。このため、分離部に必要な各種性質を各層に分担させ、各々異なる性質に特化した複数層を有する分離部を構成することができる。よって、分離部の設計の自由度が高くなり、光電変換装置をより高効率化することが可能となる。
　例えば、複数の真性非晶質半導体層のうち、半導体基板に隣接する第１層をパッシベーション性が高い層にして開放電圧を高めつつ、第１層上に配置される第２層を吸湿しにくい層にして経時劣化を抑えることができる。また、例えば、複数の真性非晶質半導体層のうち、半導体基板に隣接する第１層をパッシベーション性が高い層にして開放電圧を高めつつ、第１層上に配置される第２層を絶縁性の高い層にして、第１非晶質半導体層と第２非晶質半導体層との間のリーク電流を抑え、曲線因子（Ｆｉｌｌ　Ｆａｃｔｏｒ（ＦＦ））を高めることもできる。
　上記分離部は、窒素原子を含有する窒化物層を含んでいてもよい（第３の構成）。
　第３の構成によれば、分離部は、耐吸湿性が高い窒化物層を含んでいる。このため、分離部によって第１及び第２非晶質半導体層を水分から保護することができる。
　分離部は、上記窒化物層と半導体基板との間に配置される他の真性非晶質半導体層を含んでいてもよい（第４の構成）。
　第４の構成によれば、分離部において、厚み方向の比較的高い位置に窒化物層が設けられる。これにより、第１及び第２非晶質半導体層の保護効果をより高めることができる。
　上記光電変換装置は、さらに、第１非晶質半導体層上に設けられる第１電極と、第２非晶質半導体層上に設けられる第２電極と、を備え、第１電極及び第２電極は、分離部上で分離されていてもよい（第５の構成）。
　第５の構成によれば、分離部上の適切な位置で第１電極と第２電極とが分離されている。このため、第１電極と第２電極との間で短絡が生じるのを防止することができる。
　以下、実施の形態について図面を参照しつつ説明する。図中同一又は相当する構成については同一の符号を付し、同じ説明を繰り返さない。
　［第１実施形態］
　（光電変換素子の構成）
　図１は、第１実施形態に係る光電変換素子の概略構成を示す断面図である。図１に示すように、光電変換素子１０は、半導体基板１と、反射防止膜２と、パッシベーション層３，４と、ｎ型非晶質半導体層５と、ｐ型非晶質半導体層６と、分離部７と、電極８，９とを備える。
　半導体基板１は、例えば、ｎ型単結晶シリコン基板である。半導体基板１は、例えば、１００～１５０μｍの厚みを有する。
　半導体基板１の一方の面には、テクスチャ構造が形成されている。以下、半導体基板１において、テクスチャ構造が形成されている面を受光面と称し、受光面と反対の面を裏面と称する。
　反射防止膜２は、半導体基板１の受光面上に形成されている。反射防止膜２は、例えば、窒化シリコン膜で構成される。反射防止膜２は、例えば、６０ｎｍの膜厚を有する。
　パッシベーション層３は、半導体基板１の裏面上に形成されている。パッシベーション層３の厚みＴ３は、例えば、２～７ｎｍである。
　パッシベーション層４は、半導体基板１の裏面上に形成されている。パッシベーション層４は、パッシベーション層３から半導体基板１の面内方向に離間して配置される。図示は省略するが、半導体基板１の裏面上では、複数のパッシベーション層３及び複数のパッシベーション層４が面内方向において交互に配置される。
　パッシベーション層４の厚みＴ４は、パッシベーション層３の厚みＴ３と同じであってもよいし、パッシベーション層３の厚みＴ３と異なっていてもよい。パッシベーション層４の厚みＴ４は、例えば、４～８ｎｍとすることができる。
　パッシベーション層３，４は、実質的に真性な非晶質半導体からなる。パッシベーション層３，４は、例えば、非晶質シリコン、非晶質シリコンの酸化物、非晶質シリコンの窒化物、非晶質シリコンの酸窒化物、又は多結晶シリコン等で構成される。パッシベーション層３，４は、例えば、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｕｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等の気相成膜法によって形成することができる。
　ｎ型非晶質半導体層５は、パッシベーション層３上に形成されている。ｎ型非晶質半導体層５の厚みＴ５は、例えば、３～５０ｎｍとすることができる。
　ｎ型非晶質半導体層５は、ｎ型の導電型を有し、水素を含有する非晶質半導体層である。ｎ型非晶質半導体層５は、例えば、ｎ型ドーパントとしてリン（Ｐ）を含有する。ｎ型非晶質半導体層５は、例えば、ｎ型非晶質シリコン、ｎ型非晶質シリコンゲルマニウム、ｎ型非晶質ゲルマニウム、ｎ型非晶質シリコンカーバイド、ｎ型非晶質シリコンナイトライド、ｎ型非晶質シリコンオキサイド、ｎ型非晶質シリコンオキシナイトライド、又はｎ型非晶質シリコンカーボンオキサイド等で構成することができる。
　ｐ型非晶質半導体層６は、パッシベーション層４上に形成されている。ｐ型非晶質半導体層６の厚みＴ６は、例えば、５～５０ｎｍとすることができる。
　ｐ型非晶質半導体層６は、ｐ型の導電型を有し、水素を含有する非晶質半導体層である。ｐ型非晶質半導体層６は、例えば、ｐ型ドーパントとしてボロン（Ｂ）を含む。ｐ型非晶質半導体層６は、例えば、ｐ型非晶質シリコン、ｐ型非晶質シリコンゲルマニウム、ｐ型非晶質ゲルマニウム、ｐ型非晶質シリコンカーバイド、ｐ型非晶質シリコンナイトライド、ｐ型非晶質シリコンオキサイド、ｐ型非晶質シリコンオキシナイトライド、又はｐ型非晶質シリコンカーボンオキサイド等で構成することができる。
　上述した通り、パッシベーション層４は、半導体基板１の面内方向において、パッシベーション層３から離間して配置されている。このため、半導体基板１の面内方向において、パッシベーション層４上に設けられるｐ型非晶質半導体層６は、パッシベーション層３上に設けられるｎ型非晶質半導体層５から離間して配置される。
　ｎ型非晶質半導体層５及びｐ型非晶質半導体層６は、リーク電流を抑制することが可能な間隔を空けて配置される。例えば、ｎ型非晶質半導体層５のエッジとｐ型非晶質半導体層６のエッジとの間隔Ｇ１は、１μｍ以上であることが好ましい。ｎ型非晶質半導体層５及びｐ型非晶質半導体層６のパターニングの位置ずれ等を考慮すると、間隔Ｇ１は２０μｍ以上であることがより好ましい。なお、間隔Ｇ１は、半導体基板１の面内方向において、ｎ型非晶質半導体層５のエッジからｐ型非晶質半導体層６のエッジまでの最短距離である。
　上述したように、半導体基板１の裏面には、複数のパッシベーション層３及び複数のパッシベーション層４が面内方向において交互に配置される。よって、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６も、半導体基板１の面内方向において交互に配置される。
　分離部７は、半導体基板１の裏面上に形成される。分離部７は、パッシベーション層３とパッシベーション層４との間に配置されている。
　分離部７は、実質的に真性な非晶質半導体からなる。分離部７は、例えば、非晶質シリコン、非晶質シリコンの酸化物、非晶質シリコンの窒化物、非晶質シリコンの酸窒化物、又は多結晶シリコン等で構成される。分離部７は、パッシベーション層３及び／又はパッシベーション層４と同じ材料で構成されていてもよいし、パッシベーション層３及びパッシベーション層４と異なる材料で構成されていてもよい。
　分離部７の厚みＴ７は、パッシベーション層３の厚みＴ３及びパッシベーション層４の厚みＴ４よりも大きい。分離部７の厚みＴ７は、例えば、５～１００ｎｍとすることができる。本実施形態では、分離部７の厚みＴ７は、パッシベーション層３とｎ型非晶質半導体層５とを合わせた厚みＴｎよりも小さく、且つ、パッシベーション層４とｐ型非晶質半導体層６とを合わせた厚みＴｐよりも小さくなっている。
　電極８は、ｎ型非晶質半導体層５上に形成される。電極９は、ｐ型非晶質半導体層６上に形成される。
　各電極８，９は、積層構造を有していてもよい。例えば、各電極８，９は、透明導電層と、金属層とを含んでいてもよい。各電極８，９の透明導電層の厚みは、例えば、３～１００ｎｍとすることができる。各電極８，９の金属層の厚みは、５０ｎｍ以上であることが好ましい。
　電極８の透明導電層は、ｎ型非晶質半導体層５と密着性が高い材料で構成されることが好ましい。電極９の透明導電層は、ｐ型非晶質半導体層６と密着性が高い材料で構成されることが好ましい。各電極８，９の金属層は、導電率が高い金属で構成されることが好ましい。
　各電極８，９の透明導電層は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）、ＺｎＯ、又はＩＷＯ（Ｉｎｄｉｕｍ　Ｔｕｎｇｓｔｅｎ　Ｏｘｉｄｅ）で構成することができる。各電極８，９の金属層は、例えば、銀（Ａｇ）、ニッケル（Ｎｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、錫（Ｓｎ）、白金（Ｐｔ）、金（Ａｕ）、クロム（Ｃｒ）、タングステン（Ｗ）、コバルト（Ｃｏ）、もしくはチタン（Ｔｉ）、これらの合金、又はこれらの積層膜で構成することができる。
　各電極８，９は、上述の透明導電層又は金属層を含んでいなくてもよい。各電極８，９が透明導電層を含まない場合、各電極８，９の金属層は、Ｔｉ，Ｎｉ，Ａｌ，Ｃｒ等からなり、且つ１～１０ｎｍ程度の厚みを有する密着層と、Ａｌ，Ａｇ等を主成分とする光反射金属層との積層構造を有することができる。
　（光電変換素子の製造方法）
　以下、上述のように構成された光電変換素子１０の製造方法について説明する。図２Ａ～図２Ｈは、光電変換素子１０の製造方法における各工程を示す図である。
　まず、図２Ａに示す半導体基板１を準備する（第１工程）。
　具体的には、バルクのシリコンから１００～３００μｍの厚さのウェハを切り出し、ウェハ表面のダメージ層を除去するためのエッチングと、厚さを調整するためのエッチングとを行う。これらのエッチングがなされたウェハの片面に保護膜を形成する。保護膜には、例えば、酸化シリコン、窒化シリコン等が用いられる。
　保護膜が形成されたウェハに対し、ＮａＯＨ、ＫＯＨ等のアルカリ溶液（例えば、ＫＯＨ：１～５ｗｔ％、イソプロピルアルコール：１～１０ｗｔ％の水溶液）を用いてウェットエッチングを行う。これにより、保護膜が形成されていない面が異方性エッチングされ、当該面に複数のピラミッド形状を含むテクスチャ構造が形成される。その後、ウェハから保護膜を除去することにより、図２Ａに示す半導体基板１が得られる。
　次に、図２Ｂに示すように、半導体基板１の受光面、つまりテクスチャ構造が形成された面に反射防止膜２を形成する（第２工程）。
　具体的には、半導体基板１の受光面上にシリコン酸化膜を形成し、その後、シリコン酸化膜上に窒化シリコン膜を形成することにより、反射防止膜２を形成する。シリコン酸化膜及び窒化シリコン膜は、例えば、プラズマＣＶＤ法によって形成することができる。
　次に、半導体基板１の裏面上に分離部７を形成する（第３工程）。
　分離部７は、例えば、プラズマＣＶＤ法によって形成することができる。具体的には、図２Ｃに示すように、半導体基板１の裏面上にマスク２００を配置し、プラズマＣＶＤ法を用いて、半導体基板１の裏面の分離部領域１７にｉ型非晶質シリコンを堆積する。これにより、分離部７が分離部領域１７に形成される。
　マスク２００は、分離部領域１７に対応する領域に開口２００ａを有する。すなわち、マスク２００は、半導体基板１の裏面上に配置された際、後にパッシベーション層３，４が形成されるパッシベーション層領域１３，１４を覆うように構成される。
　プラズマＣＶＤ法によって分離部７を形成する場合、プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、例えば、シランガス及び水素ガスとすることができる。このときの半導体基板１の温度は、例えば、１００～３００℃とすることができる。
　次に、パッシベーション層３，４を半導体基板１の裏面上に形成する（第４工程）。
　パッシベーション層３，４は、例えば、プラズマＣＶＤ法によって形成することができる。具体的には、図２Ｄに示すように、半導体基板１の裏面上にマスク２０１を配置し、プラズマＣＶＤ法を用いて、半導体基板１の裏面のパッシベーション層領域１３，１４にｉ型非晶質シリコンを堆積する。パッシベーション層領域１３，１４には、分離部７の厚みＴ７を超えないようにｉ型非晶質シリコンを堆積する。これにより、分離部７よりも厚みが小さいパッシベーション層３，４がパッシベーション層領域１３，１４に形成される。
　マスク２０１は、パッシベーション層領域１３，１４に対応する領域に開口２０１ａを有する。すなわち、マスク２０１は、半導体基板１の裏面上に配置された際、既に形成されている分離部７を覆うように構成される。
　プラズマＣＶＤ法によってパッシベーション層３，４を形成する場合、プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、例えば、シランガス及び水素ガスとすることができる。このときの半導体基板１の温度は、例えば、１００～３００℃とすることができる。
　次に、ｎ型非晶質半導体層５をパッシベーション層３上に形成する（第５工程）。
　ｎ型非晶質半導体層５は、例えば、プラズマＣＶＤ法によって形成することができる。具体的には、図２Ｅに示すように、パッシベーション層３，４及び分離部７上にマスク２０２を配置し、プラズマＣＶＤ法を用いて、パッシベーション層３上にｎ型非晶質シリコンを堆積する。これにより、ｎ型非晶質半導体層５がパッシベーション層３上にのみ形成される。
　マスク２０２は、パッシベーション層３に対応する領域に開口２０２ａを有する。すなわち、マスク２０２は、パッシベーション層３，４及び分離部７上に配置された際、パッシベーション層４及び分離部７を覆うように構成される。
　プラズマＣＶＤ法によってｎ型非晶質半導体層５を形成する場合、プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス、水素ガス、及び水素希釈されたホスフィンガス（ホスフィン濃度：１％）とすることができる。例えば、水素ガス流量は０～１００ｓｃｃｍ、シランガス流量は４０ｓｃｃｍ、ホスフィンガス流量は４０ｓｃｃｍとすることができる。このときの半導体基板１の温度は、例えば、１３０～１８０℃である。反応室内の圧力は４０～１２０Ｐａ、ＲＦパワー密度は５～１５ｍＷ／ｃｍ２とすることができる。
　次に、ｐ型非晶質半導体層６をパッシベーション層４上に形成する（第６工程）。
　ｐ型非晶質半導体層６は、例えば、プラズマＣＶＤ法によって形成することができる。具体的には、図２Ｆに示すように、パッシベーション層４、ｎ型非晶質半導体層５、及び分離部７上にマスク２０３を配置し、プラズマＣＶＤ法を用いて、パッシベーション層４上にのみｐ型非晶質シリコンを堆積する。これにより、ｐ型非晶質半導体層６がパッシベーション層４上に形成される。
　マスク２０３は、パッシベーション層４に対応する領域に開口２０３ａを有する。すなわち、マスク２０３は、パッシベーション層４、ｎ型非晶質半導体層５、及び分離部７上に配置された際、ｎ型非晶質半導体層５及び分離部７を覆うように構成される。
　プラズマＣＶＤ法によってｐ型非晶質半導体層６を形成する場合、プラズマＣＶＤ装置が備える反応室に導入される反応ガスは、シランガス、水素ガス、及び水素希釈されたジボランガス（ジボラン濃度：２％）とすることができる。例えば、水素ガス流量は０～１００ｓｃｃｍ、シランガス流量は４０ｓｃｃｍ、ジボランガス流量は４０ｓｃｃｍとすることができる。このときの半導体基板１の温度は、例えば、１３０～１８０℃である。反応室内の圧力は４０～１２０Ｐａ、ＲＦパワー密度は５～１５ｍＷ／ｃｍ２とすることができる。
　なお、ｐ型非晶質半導体層６は、ｎ型非晶質半導体層５の前に形成されてもよい。つまり、ｐ型非晶質半導体層６を形成した後、ｎ型非晶質半導体層５を形成することもできる。
　次に、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６上にそれぞれ電極８，９を形成する（第７工程）。
　電極８，９は、例えば、スパッタ法、ＥＢ（Ｅｌｅｃｔｒｏｎ　Ｂｅａｍ）蒸着法、イオンプレーティング法、熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ゾルゲル法、液状にした原料を噴霧して加熱する方法、又はインクジェット法等によって形成することができる。
　例えば、図２Ｇに示すように、ｎ型非晶質半導体層５、ｐ型非晶質半導体層６、及び分離部７上にマスク２０４を配置し、スパッタ法を用いて、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６上に透明導電層を形成する。続いて、マスク２０４を配置したまま、ＥＢ蒸着法等を用いて透明導電層上に金属層を形成する。これにより、透明導電層及び金属層を含む電極８，９がそれぞれｎ型非晶質半導体層５及びｐ型非晶質半導体層６上に形成される。
　マスク２０４は、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６に対応する領域に開口２０４ａを有する。すなわち、マスク２０４は、ｎ型非晶質半導体層５、ｐ型非晶質半導体層６、及び分離部７上に配置された際、分離部７を覆うように構成される。マスク２０４は、ｎ型非晶質半導体層５、ｐ型非晶質半導体層６、及び分離部７上に配置された際、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６の全部を露出させるよう構成されてもよいが、図２Ｇに示すように、ｎ型非晶質半導体層５の一部及び／又はｐ型非晶質半導体層６の一部を覆うように構成されてもよい。
　各電極８，９の透明導電層をＩＴＯで構成する場合、例えば、ＳｎＯ２を０．５～４ｗｔ％ドープしたＩＴＯターゲットを用い、アルゴンガス、又はアルゴンガスと酸素ガスとの混合ガスを導入してスパッタリングを行ってもよい。このときの半導体基板１の温度は、例えば、２５～２５０℃である。ガス圧力は０．１～１．５Ｐａ、投入電力は０．０１～２ｋＷとすることができる。また、透明導電層をＺｎＯで構成する場合は、ＩＴＯターゲットに代えて、Ａｌを０．５～４ｗｔ％ドープしたＺｎＯターゲットを用いることができる。
　各電極８，９の金属層は、例えば、ＴｉとＡｌの積層膜（Ｔｉ／Ａｌ）で構成することができる。ＴｉとＡｌの積層膜は、第１金属としてＴｉを成膜し、第１金属の上に、第２金属としてＡｌを成膜することにより形成される。第１金属としては、Ｔｉに代えて、Ｎｉ、Ｗ、Ｃｏ等を用いることもできる。また、これら金属の合金や、これらの金属とＰ又はＢとの合金を第１金属として用いてもよい。第２金属としては、Ａｌに代えて、Ｃｕ、Ｓｎ等を用いることもできる。
　以上の各工程により、図２Ｈに示す光電変換素子１０が製造される。
　なお、上記各工程において使用される各マスク２００～２０４は、例えば、ステンレス鋼、銅、ニッケル、ニッケルを含む合金（例えば、４２アロイ、又はインバー材等）、モリブデン等の金属からなるメタルマスクである。各マスク２００～２０４は、ガラス、セラミック、有機フィルム等で構成されていてもよい。
　（効果）
　以上のように、第１実施形態に係る光電変換素子１０では、ｎ型非晶質半導体層５とｐ型非晶質半導体層６とが分離部７によって平面的に分離されているため、リーク電流が発生する可能性を低減することができる。また、分離部７の厚みＴ７は、パッシベーション層３，４の各厚みＴ３，Ｔ４よりも大きいため、開放電圧（Ｖｏｃ）を高くすることができ、経時劣化を抑制することができる。
　ここで、第１実施形態に係る光電変換素子１０によって得られる効果をより具体的に説明する。図３は、光電変換素子のライフタイムを分離部７の厚みごとに示す図である。
　図３において、１．７５倍の膜厚、１．５倍の膜厚、及び１．２５倍の膜厚とは、それぞれ、分離部７の厚みＴ７がパッシベーション層３の厚みＴ３又はパッシベーション層４の厚みＴ４の１．７５倍、１．５倍、及び１．２５倍であることを意味する。ただし、分離部７の厚みＴ７がパッシベーション層３，４の厚みＴ３，Ｔ４のいずれよりも大きいことが前提である。図３において、標準膜厚とは、分離部７の厚みＴ７がパッシベーション層３の厚みＴ３又はパッシベーション層４の厚みＴ４と等しいことを意味する。
　図３に示すように、分離部７の厚みＴ７がパッシベーション層３の厚みＴ３又はパッシベーション層４の厚みＴ４の１．７５倍、１．５倍、及び１．２５倍である各光電変換素子は、成膜から１６時間経過後のライフタイムが標準膜厚の光電変換素子と比べて大きい。このことから、分離部７の厚みＴ７をパッシベーション層３，４の厚みＴ３，Ｔ４よりも大きくすれば、良好なパッシベーション性を実現することができ、光電変換素子の経時劣化を抑制できることがわかる。
　図３より、分離部７の厚みＴ７がパッシベーション層３の厚みＴ３又はパッシベーション層４の厚みＴ４の１．５倍以上であれば、成膜から１６時間経過後のライフタイムが成膜直後のライフタイムと同等以上であることがわかる。したがって、分離部７の厚みＴ７は、パッシベーション層３の厚みＴ３又はパッシベーション層４の厚みＴ４の１．５倍以上であることが特に好ましい。
　［第２実施形態］
　（光電変換素子の構成）
　図４は、第２実施形態に係る光電変換素子の概略構成を示す断面図である。図４に示すように、光電変換素子１０２は、複数の真性非晶質半導体層を含む分離部７２を備える点で第１実施形態に係る光電変換素子１０と異なる。図４では、説明の便宜上図示を省略しているが、第２実施形態に係る光電変換素子１０２も、第１実施形態と同様の電極８，９を備える。
　分離部７２は、第１層７２ａと、第２層７２ｂとを含む。第１層７２ａは、半導体基板１の裏面上に形成されている。第２層７２ｂは、第１層７２ｂ上に形成される。
　第１層７２ａの厚みＴ７２ａは、パッシベーション層３の厚みＴ３及びパッシベーション層４の厚みＴ４と等しい。したがって、分離部７２全体の厚み、つまり第１層７２ａの厚みＴ７２ａと第２層７２ｂの厚みＴ７２ｂとを合わせた厚みＴ７２は、パッシベーション層３の厚みＴ３及びパッシベーション層４の厚みＴ４よりも大きい。
　図４の例では、第２層７２ｂの厚みＴ７２ｂは、ｎ型非晶質半導体層５の厚みＴ５及びｐ型非晶質半導体層６の厚みＴ６よりも大きい。ただし、第２層７２ｂの厚みＴ７２ｂは、ｎ型非晶質半導体層５の厚みＴ５及びｐ型非晶質半導体層６の厚みＴ６よりも小さくてもよい。この場合であっても、第１層７２ａの厚みＴ７２ａがパッシベーション層３，４の各厚みＴ３，Ｔ４と等しいため、分離部７２全体の厚みＴ７２はパッシベーション層３，４の各厚みＴ３，Ｔ４よりも大きくなる。
　第１層７２ａ及び第２層７２ｂは、実質的に真性な非晶質半導体で構成される。第１層７２ａ及び第２層７２ｂは、第１実施形態に係る光電変換素子１０の分離部７と同様の材料を用い、同様の方法で形成することができる。第１層７２ａ及び第２層７２ｂは、同じ材料で構成されていてもよいし、異なる材料で構成されていてもよい。
　（光電変換素子の製造方法）
　以下、光電変換素子１０２の製造方法について説明する。
　図５Ａに示すように、まず、第１実施形態の第１及び第２工程と同様にして、半導体基板１の受光面にテクスチャ構造を形成し、反射防止膜２を形成する。
　次に、図５Ｂに示すように、半導体基板１の裏面において、パッシベーション層３，４及び第１層７２ａを形成する。パッシベーション層３，４及び第１層７２ａは、例えば、第１実施形態の第３及び第４工程と同様の成膜条件で、プラズマＣＶＤ法によって形成することができる。
　第１実施形態では、マスク２００を用いて分離部７を形成し、その後、マスク２０１を用いてパッシベーション層３，４を形成していたが、第２実施形態では、パッシベーション層３，４及び第１層７２ａを同時に形成する。このため、パッシベーション層３，４及び第１層７２ａの形成に際し、半導体基板１の裏面の一部をマスクする必要がない。つまり、半導体基板１の裏面全体にｉ型非晶質シリコンを堆積することによって、半導体基板１の裏面上にパッシベーション層３，４及び第１層７２ａが形成される。
　続いて、第１層７２ａ上に第２層７２ｂを形成する。第２層７２ｂは、第１実施形態の第３及び第４工程と同様の成膜条件で、プラズマＣＶＤ法によって形成することができる。
　具体的には、図５Ｃに示すように、パッシベーション層３，４及び第１層７２ａ上にマスク２０５を配置し、プラズマＣＶＤ法を用いて第１層７２ａ上にｉ型非晶質シリコンを堆積する。これにより、第１層７２ａ上に第２層７２ｂが形成される。このようにして形成された第１層７２ａ及び第２層７２ｂからなる分離部７２の全体の厚みＴ７２は、パッシベーション層３，４の各厚みＴ３，Ｔ４よりも大きくなる。
　マスク２０５は、分離部７２に対応する領域に開口２０５ａを有する。すなわち、マスク２０５は、パッシベーション層３，４及び第１層７２ａ上に配置された際、パッシベーション層３，４を覆うように構成される。
　その後、図５Ｄに示すように、第１実施形態の第５及び第６工程と同様にして、パッシベーション層３上にｎ型非晶質半導体層５を形成し、パッシベーション層４上にｐ型非晶質半導体層６を形成する。さらに、第１実施形態の第７工程と同様にして、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６上にそれぞれ電極８，９を形成する。
　（効果）
　以上のように、第２実施形態に係る光電変換素子１０２は、分離部７２が複数層の積層構造を有し、且つ分離部７２全体の厚みＴ７２がパッシベーション層３，４の各厚みＴ３，Ｔ４よりも大きい。このため、光電変換素子１０２によれば、開放電圧（Ｖｏｃ）をより高くすることができ、経時劣化を抑制することができる。
　また、分離部７２が第１層７２ａ及び第２層７２ｂを含むように構成することにより、分離部７２に必要な各種性質を第１層７２ａ及び第２層７２ｂ各々に分担させ、第１層７２ａ及び第２層７２ｂをそれぞれ異なる性質に特化した層とすることができる。これにより、分離部７２の設計の自由度が高くなり、光電変換素子１０２をより高効率化することが可能となる。
　例えば、半導体基板１に隣接する第１層７２ａをパッシベーション性が高い層にして開放電圧を高めつつ、第２層７２ｂを吸湿しにくい層にして経時劣化を抑えることができる。また、例えば、第１層７２ａをパッシベーション性が高い層にして開放電圧を高めつつ、第２層７２ｂを絶縁性の高い層にして、ｎ型非晶質半導体層５とｐ型非晶質半導体層６との間のリーク電流を抑え、曲線因子（ＦＦ）を高めることができる。
　さらに、第２実施形態では、分離部７２の第１層７２ａをパッシベーション層３，４と同時に形成したため、第１層７２ａをパッシベーション３，４と別工程で形成する場合と比較して、プロセス数を削減することができる。
　［第３実施形態］
　（光電変換素子の構成）
　図６は、第３実施形態に係る光電変換素子の概略構成を示す断面図である。図６に示すように、光電変換素子１０３の分離部７３は、第２実施形態と同様、複数の真性非晶質半導体層を含む。すなわち、分離部７３は、第２実施形態と同様に、第１層７３ａと、第２層７３ｂとを含んでいる。第１層７３ａ及び第２層７３ｂは、第２実施形態の第１層７２ａ及び第２層７２ｂと同様の材料で構成することができる。図６では、説明の便宜上図示を省略しているが、第３実施形態に係る光電変換素子１０３も、第１実施形態と同様の電極８，９を備える。
　第３実施形態の分離部７３は、第１層７３ａの厚みＴ７３ａがパッシベーション層３の厚みＴ３及びパッシベーション層４の厚みＴ４よりも大きい点で第２実施形態と異なる。第１層７３ａの厚みＴ７３ａがパッシベーション層３の厚みＴ３及びパッシベーション層４の厚みＴ４よりも大きいため、第１層７３ａと第２層７３ｂとを合わせた分離部７３全体の厚みＴ７３は、当然に、パッシベーション層３の厚みＴ３及びパッシベーション層４の厚みＴ４よりも大きくなる。第２層７３ｂの厚みＴ７３ｂは、パッシベーション層３の厚みＴ３及びパッシベーション層４の厚みＴ４と等しい。
　（光電変換素子の製造方法）
　以下、光電変換素子１０３の製造方法について説明する。
　図７Ａに示すように、まず、第１実施形態の第１及び第２工程と同様にして、半導体基板１の受光面にテクスチャ構造を形成し、且つ反射防止膜２を形成する。さらに、第１実施形態の第３工程と同様にして、半導体基板１の裏面に分離部７３の第１層７３ａを形成する。
　次に、図７Ｂに示すように、半導体基板１の裏面上にパッシベーション層３，４を形成し、第１層７３ａ上に第２層７３ｂを形成する。パッシベーション層３，４及び第２層７３ｂは、例えば、第１実施形態の第３及び第４工程と同様の成膜条件で、プラズマＣＶＤ法によって形成することができる。
　第３実施形態では、パッシベーション層３，４及び第２層７３ｂを同時に形成する。すなわち、半導体基板１の裏面にマスクを配置せず、プラズマＣＶＤ法によるｉ型非晶質シリコンの堆積を行う。これにより、パッシベーション層３，４が半導体基板１の裏面上に形成され、これと同時に、第２層７３ｂが第１層７３ａ上に形成される。
　その後、図７Ｃに示すように、第１実施形態の第５及び第６工程と同様にして、パッシベーション層３上にｎ型非晶質半導体層５を形成し、パッシベーション層４上にｐ型非晶質半導体層６を形成する。さらに、第１実施形態の第７工程と同様にして、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６上にそれぞれ電極８，９を形成する。
　（効果）
　以上のように、第３実施形態に係る光電変換素子１０３も、第２実施形態と同様、分離部７３が複数層の積層構造を有し、且つ分離部７３全体の厚みＴ７３がパッシベーション層３，４の各厚みＴ３，Ｔ４よりも大きい。このため、光電変換素子１０３によれば、開放電圧（Ｖｏｃ）を高くすることができ、経時劣化を抑制することができる。
　第２及び第３実施形態のように分離部７２，７３が複数層で構成される場合、下層の厚みが小さければ、上層の形成中に加えられる熱によって下層が熱劣化するおそれがある。第３実施形態では、下層である第１層７３ａの厚みＴ７３ａを比較的大きく確保しているため、上層である第２層７３ｂの形成中に第１層７３ａが熱劣化するのを抑制することができる。
　［第４実施形態］
　（光電変換素子の構成）
　図８は、第４実施形態に係る光電変換素子の概略構成を示す断面図である。図８に示すように、光電変換素子１０４の分離部７４は、第２実施形態と同様、複数の真性非晶質半導体層を含む。しかしながら、分離部７４は、窒素原子を含有する窒化物層を含む点で第２実施形態の分離部７２と異なる。図８では、説明の便宜上図示を省略しているが、第４実施形態に係る光電変換素子１０４も、第１実施形態と同様の電極８，９を備える。
　分離部７４は、第１層７４ａと、第２層７４ｂと、窒化物層である第３層７４ｃとを含む。
　第１層７４ａ及び第２層７４ｂは、第２実施形態の第１層７２ａ及び第２層７２ｂと同様の材料で構成することができる。
　第３層７４ｃは、第２層７４ｂ上に形成される。第３層７４ｃは、例えば、耐吸湿性が高い非晶質シリコンの窒化物や、非晶質シリコンの酸窒化物等で構成することができる。
　窒化物層である第３層７４ｃは、耐吸湿性が高いため、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６に拡散してくる水分からｎ型非晶質半導体層５及びｐ型非晶質半導体層６を保護することができる。
　図８の例では、分離部７４の最上層として第３層７４ｃが設けられている。つまり、第３層７４ｃの上面がｎ型非晶質半導体層５及びｐ型非晶質半導体層６の各上面よりも上方に位置付けられている。このため、第３層７４ｃによる高い耐吸湿効果を期待することができる。
　しかしながら、第３層７４ｃは、分離部７４の最上層でなくてもよい。第３層７４ｃは、分離部７４の最下層であってもよいし、分離部７４の中間層であってもよい。分離部７４が第３層７４ｃを含んでいれば、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６を水分から保護することができる。
　なお、分離部７４全体の厚みＴ７４は、上述した各実施形態と同様、パッシベーション層３，４の各厚みＴ３，Ｔ４よりも大きい。
　（光電変換素子の製造方法）
　以下、光電変換素子１０４の製造方法について説明する。
　図９Ａに示すように、まず、第１実施形態の第１及び第２工程と同様にして、半導体基板１の受光面にテクスチャ構造を形成し、且つ反射防止膜２を形成する。その後、第２実施形態と同様にして、半導体基板１の裏面上にパッシベーション層３，４及び第１層７４ａを同時に形成し、第１層７４ａ上に第２層７４ｂを形成する。
　次に、図９Ｂに示すように、第２層７４ｂの形成に用いたマスク２０５をパッシベーション層３，４上に配置したまま、第２層７４ｂ上に第３層７４ｃを形成する。第３層７４ｃは、例えば、プラズマＣＶＤ法を用い、第２層７４ｂ上に非晶質シリコンの窒化物や酸窒化物等を堆積することによって形成することができる。
　その後、図９Ｃに示すように、第１実施形態の第５及び第６工程と同様にして、パッシベーション層３上にｎ型非晶質半導体層５を形成し、パッシベーション層４上にｐ型非晶質半導体層６を形成する。また、第１実施形態の第７工程と同様にして、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６上にそれぞれ電極８，９を形成する。
　（効果）
　以上のように、第４実施形態に係る光電変換素子１０４において、分離部７４は、窒素原子を含有する窒化物層である第３層７４ｃを含んでいる。このため、分離部７４の耐吸湿性を高めることができ、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６を保護することができる。
　光電変換素子１０４において、第３層７４ｃは、第１層７４ａ及び第２層７４ｂの上に形成されている。つまり、分離部７４において第３層７４ｃを比較的上方に設けたため、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６の保護効果をより高めることができる。また、第３層７４ｃにより、第１層７４ａ及び第２層７４ｂを保護することもできる。
　なお、第３層７４ｃが分離部７４の最下層又は中間層に位置する場合であっても、耐吸湿性が高い第３層７４ｃによって、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６を保護することができる。
　［第５実施形態］
　（光電変換素子の構成）
　図１０は、第５実施形態に係る光電変換素子の概略構成を示す断面図である。図１０に示すように、光電変換素子１０５は、電極８５，９５が分離部７上で分離されている点で第１実施形態と異なる。つまり、第５実施形態において、電極８５のエッジと電極９５のエッジとの間隔Ｇ５は、半導体基板１の面内方向における分離部７の長さと実質的に等しい。
　（光電変換素子の製造方法）
　以下、光電変換素子１０５の製造方法について説明する。
　図１１Ａに示すように、まず、第１実施形態の第１及び第２工程と同様にして、半導体基板１の受光面にテクスチャ構造を形成し、且つ反射防止膜２を形成する。続いて、第１実施形態の第３工程と同様にして、半導体基板１の裏面上に分離部７を形成する。
　次に、図１１Ｂに示すように、分離部７上に剥離層３００を形成する。剥離層３００は、例えば、プラズマＣＶＤ法を用い、分離部７上に非晶質シリコンの窒化物、シリコンの酸化物、又はシリコンの酸窒化物等を堆積することによって形成される。剥離層３００は、フォトレジストで構成することもできる。剥離層３００を形成する際、第１実施形態の第３工程で使用したマスク２００と同様のマスクを用いることができる。
　続いて、図１１Ｃに示すように、第１実施形態の第４工程と同様にして、半導体基板１の裏面上にパッシベーション層３，４を形成する。さらに、第１実施形態の第５及び第６工程と同様にして、ｎ型非晶質半導体層５及びｐ型非晶質半導体層６をそれぞれパッシベーション層３，４上に形成する。
　次に、図１１Ｄに示すように、ｎ型非晶質半導体層５、ｐ型非晶質半導体層６、及び剥離層３００上に導電層４００を形成する。導電層４００は、第１実施形態の第７工程と同様にして形成することができる。ただし、導電層４００の形成に際し、第１実施形態の第７工程で使用したマスク２０４は配置されない。したがって、導電層４００は、ｎ型非晶質半導体層５、ｐ型非晶質半導体層６、及び剥離層３００全体を覆うように形成される。
　その後、剥離層３００を分離部７から剥離する。剥離層３００が非晶質シリコンの窒化物、シリコンの酸化物、又はシリコンの酸窒化物等で構成されている場合、フッ素酸溶液等を用いて分離部７から剥離層３００を剥離することができる。剥離層３００がフォトレジストで構成されている場合、現像液等を用いて分離部７から剥離層３００を剥離することができる。
　剥離層３００を分離部７から剥離することにより、図１１Ｅに示すように、導電層４００が分離部７の位置で分離される。分離部７の位置で分離された導電層４００は、それぞれ電極８５，９５となる。
　（効果）
　以上のように、第５実施形態に係る光電変換素子１０５では、電極８５，９５が分離部７上で分離されている。電極８５，９５は、分離部７上に形成された剥離層３００を分離部７から剥離し、導電層４００を分離部７の位置で分離することにより形成される。このようにすることで、分離部７上の適切な位置で電極８５，９５を分離することができ、電極８５，９５間で短絡が生じるのを防止することができる。
　［第６実施形態］
　本実施形態では、上述した第１～第５実施形態の少なくとも１つの光電変換素子を備えた光電変換モジュールについて説明する。図１２は、第６実施形態に係る光電変換モジュールの構成を示す概略図である。光電変換モジュール１０００は、複数の光電変換素子１００１と、カバー１００２と、出力端子１００３，１００４とを備える。
　複数の光電変換素子１００１の少なくとも１つは、第１～第５実施形態に係る光電変換素子１０，１０２～１０５のいずれかである。複数の光電変換素子１００１は、例えば、アレイ状に配置され、直列に接続されている。直列に接続する代わりに、並列接続、又は、直列と並列を組み合わせた接続を行ってもよい。
　カバー１００２は、耐候性のカバーからなり、複数の光電変換素子１００１を覆う。カバー１００２は、例えば、光電変換素子１００１の受光面側に設けられた透明基材（例えばガラス等）と、光電変換素子１００１の受光面側とは反対の裏面側に設けられた裏面基材（例えば、ガラス、樹脂シート等）と、前記透明基材と前記樹脂基材との間の隙間を埋める封止材（例えばＥＶＡ等）とを含む。
　出力端子１００３は、直列に接続された複数の光電変換素子１００１の一方端に配置される配線シート付き光電変換素子１００１に接続される。
　出力端子１００４は、直列に接続された複数の光電変換素子１００１の他方端に配置される光電変換素子１００１に接続される。
　上述したように、第１～第５実施形態に係る光電変換素子１０、１０２～１０５は、開放電圧（Ｖｏｃ）を高く、素子特性が向上している。したがって、光電変換モジュール１０００の性能を向上させることができる。
　なお、本実施形態による光電変換モジュールは、図１２に示す構成に限らず、第１～第５実施形態に係る光電変換素子１０、１０２～１０５のいずれかを用いる限り、どのような構成であってもよい。
　［第７実施形態］
　図１３は、第７実施形態に係る太陽光発電システムの構成を示す概略図である。太陽光発電システム１１００は、光電変換モジュールアレイ１１０１と、接続箱１１０２と、パワーコンディショナー１１０３と、分電盤１１０４と、電力メーター１１０５とを備える。太陽光発電システム１１００には、「ホーム・エネルギー・マネジメント・システム（ＨＥＭＳ：Ｈｏｍｅ　Ｅｎｅｒｇｙ　Ｍａｎａｇｅｍｅｎｔ　Ｓｙｓｔｅｍ）」、「ビルディング・エネルギー・マネジメント・システム（ＢＥＭＳ：Ｂｕｉｌｄｉｎｇ　Ｅｎｅｒｇｙ　Ｍａｎａｇｅｍｅｎｔ　Ｓｙｓｔｅｍ）」等の機能を付加することができる。これにより、太陽光発電システム１１００の発電量の監視、太陽光発電システム１１００に接続される各電気機器類の消費電力量の監視・制御等を行うことができ、エネルギー消費量を削減することができる。
　接続箱１１０２は、光電変換モジュールアレイ１１０１に接続される。パワーコンディショナー１１０３は、接続箱１１０２に接続される。分電盤１１０４は、パワーコンディショナー１１０３及び電気機器１１１０に接続される。電力メーター１１０５は、分電盤１１０４及び系統連携に接続される。
　光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を接続箱１１０２に供給する。
　接続箱１１０２は、光電変換モジュールアレイ１１０１が発電した直流電力を受け、その受けた直流電力をパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、接続箱１１０２から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４に供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力及び／又は電力メーター１１０５を介して受けた商用電力を電気機器１１１０へ供給する。また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも多いとき、余った交流電力を、電力メーター１１０５を介して、系統連携へ供給する。
　電力メーター１１０５は、系統連携から分電盤１１０４へ向かう方向の電力を計測するとともに、分電盤１１０４から系統連携へ向かう方向の電力を計測する。
　図１４は、図１３に示す光電変換モジュールアレイ１１０１の構成を示す概略図である。図１４を参照して、光電変換モジュールアレイ１１０１は、複数の光電変換モジュール１１２０と、出力端子１１２１，１１２２とを含む。
　複数の光電変換モジュール１１２０は、アレイ状に配列され、直列に接続される。複数の光電変換モジュール１１２０の各々は、図１２に示す光電変換モジュール１０００からなる。
　出力端子１１２１は、直列に接続された複数の光電変換モジュール１１２０の一方端に位置する光電変換モジュール１１２０に接続される。
　出力端子１１２２は、直列に接続された複数の光電変換モジュール１１２０の他方端に位置する光電変換モジュール１１２０に接続される。
　太陽光発電システム１１００における動作を説明する。光電変換モジュールアレイ１１０１は、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を、接続箱１１０２を介してパワーコンディショナー１１０３へ供給する。
　パワーコンディショナー１１０３は、光電変換モジュールアレイ１１０１から受けた直流電力を交流電力に変換し、その変換した交流電力を分電盤１１０４へ供給する。
　分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力以上であるとき、パワーコンディショナー１１０３から受けた交流電力を電気機器１１１０に供給する。そして、分電盤１１０４は、余った交流電力を、電力メーター１１０５を介して系統連携へ供給する。
　また、分電盤１１０４は、パワーコンディショナー１１０３から受けた交流電力が電気機器１１１０の消費電力よりも少ないとき、系統連携から受けた交流電力及びパワーコンディショナー１１０３から受けた交流電力を電気機器１１１０へ供給する。
　太陽光発電システム１１００は、上述したように、素子特性が向上している第１～第５実施形態に係る光電変換素子のいずれかを備えている。したがって、太陽光発電システム１１００の性能を向上させることができる。
　なお、本実施形態による太陽光発電システムは、図１３及び図１４に示す構成に限らず、第１～第５実施形態に係る光電変換素子のいずれかを用いる限り、どのような構成であってもよい。また、図１５に示すようにパワーコンディショナー１１０３には蓄電池１１０６が接続されていてもよい。この場合、日照量の変動による出力変動を抑制することができるとともに、日照のない時間帯であっても蓄電池１１０６に蓄電された電力を供給することができる。蓄電池１１０６はパワーコンディショナー１１０３に内蔵されていてもよい。
　［第８実施形態］
　図１６は、第８実施形態に係る太陽光発電システムの構成を示す概略図である。太陽光発電システム１２００は、サブシステム１２０１～１２０ｎ（ｎは２以上の整数）と、パワーコンディショナー１２１１～１２１ｎと、変圧器１２２１とを備える。太陽光発電システム１２００は、図１３、１８Ｂに示す太陽光発電システム１１００よりも規模が大きい太陽光発電システムである。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎに接続される。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎ及び系統連携に接続される。
　サブシステム１２０１～１２０ｎの各々は、モジュールシステム１２３１～１２３ｊ（ｊは２以上の整数）からなる。
　モジュールシステム１２３１～１２３ｊの各々は、光電変換モジュールアレイ１３０１～１３０ｉ（ｉは２以上の整数）と、接続箱１３１１～１３１ｉと、集電箱１３２１とを含む。
　光電変換モジュールアレイ１３０１～１３０ｉの各々は、図１７に示す光電変換モジュールアレイ１１０１と同じ構成からなる。
　接続箱１３１１～１３１ｉは、それぞれ、光電変換モジュールアレイ１３０１～１３０ｉに接続される。
　集電箱１３２１は、接続箱１３１１～１３１ｉに接続される。また、サブシステム１２０１のｊ個の集電箱１３２１は、パワーコンディショナー１２１１に接続される。サブシステム１２０２のｊ個の集電箱１３２１は、パワーコンディショナー１２１２に接続される。以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、パワーコンディショナー１２１ｎに接続される。
　モジュールシステム１２３１のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力を、それぞれ接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。モジュールシステム１２３２のｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ、接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。以下、同様にして、モジュールシステム１２３ｊのｉ個の光電変換モジュールアレイ１３０１～１３０ｉは、太陽光を電気に変換して直流電力を発電し、その発電した直流電力をそれぞれ、接続箱１３１１～１３１ｉを介して集電箱１３２１へ供給する。
　そして、サブシステム１２０１のｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１１へ供給する。
　サブシステム１２０２のｊ個の集電箱１３２１は、同様にして直流電力をパワーコンディショナー１２１２へ供給する。
　以下、同様にして、サブシステム１２０ｎのｊ個の集電箱１３２１は、直流電力をパワーコンディショナー１２１ｎへ供給する。
　パワーコンディショナー１２１１～１２１ｎは、それぞれ、サブシステム１２０１～１２０ｎから受けた直流電力を交流電力に変換し、その変換した交流電力を変圧器１２２１へ供給する。
　変圧器１２２１は、パワーコンディショナー１２１１～１２１ｎから交流電力を受け、その受けた交流電力の電圧レベルを変換して系統連携へ供給する。
　太陽光発電システム１２００は、上述したように、素子特性が向上している第１～第５実施形態に係る光電変換素子のいずれかを備えている。従って、太陽光発電システム１２００の性能を向上させることができる。
　なお、第８実施形態に係る太陽光発電システムは、図１６に示す構成に限らず、第１～第５実施形態に係る光電変換素子のいずれかを用いる限り、どのような構成であってもよい。
　また、図１７に示すようにパワーコンディショナー１２１１～１２１ｎに蓄電池１２１３が接続されていてもよいし、蓄電池１２１３がパワーコンディショナー１２１１～１２１ｎに内蔵されていてもよい。この場合、パワーコンディショナー１２１１～１２１ｎは、集電箱１３２１から受けた直流電力の一部又は全部を適切に電力変換して、蓄電池１２１３に蓄電することができる。蓄電池１２１３に蓄電された電力は、サブシステム１２０１～１２０ｎの発電量に応じて適宜パワーコンディショナー１２１１～１２１ｎ側に供給され、適切に電力変換されて変圧器１２２１へ供給される。
　［変形例］
　以上、実施形態について説明したが、本開示は上記実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて種々の変更が可能である。
　上記第１～第５実施形態では、半導体基板の受光面にのみテクスチャ構造が形成される例を説明したが、半導体基板の裏面にもテクスチャ構造を形成することができる。この場合、ｎ型非晶質半導体層及びｐ型非晶質半導体層と各電極との密着性が向上し、結果として、光電変換素子の歩留まり及び信頼性を向上させることができる。また、半導体基板の裏面が平坦な場合と比較して、ｎ型非晶質半導体層及びｐ型非晶質半導体層と各電極との接触面積が大きくなるため、接触抵抗を低減することもできる。
　上記第１～第５実施形態では、半導体基板がｎ型単結晶シリコン基板である例を説明したが、半導体基板は、ｐ型のシリコン基板であってもよい。
　上記第１～第５実施形態では、半導体基板の受光面に反射防止膜が形成される例を説明したが、半導体基板の受光面には反射防止膜が設けられていなくてもよい。また、半導体基板の受光面には、反射防止膜に代えて、高濃度のｎ型ドーパントが拡散されたｎ＋層が形成されていてもよい。あるいは、半導体基板の受光面と反射防止膜との間に、高濃度のｎ型ドーパントが拡散されたｎ＋層が形成されていてもよい。
　上記第１～第５実施形態では、プラズマＣＶＤ法を用いて、各非晶質半導体層及び分離部を形成する例を説明したが、プラズマＣＶＤ法に代えて、ＣａｔＣＶＤ（Ｃａｔａｌｙｔｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることもできる。ＣａｔＣＶＤ法を用いる場合、例えば、半導体基板の温度を１００～３００℃、成膜圧力を１０～５００Ｐａ、熱触媒体としてタングステンを使用する際には熱触媒体の温度を１５００～２０００℃、ＲＦパワー密度を０．０１～１Ｗ／ｃｍ２として成膜を行ってもよい。このようにすることで、品質の高い非晶質半導体層及び分離部を比較的低温且つ短時間で形成することができる。

Claims (5)

  1. 　半導体基板と、
    　前記半導体基板の一方面上に形成され、真性非晶質半導体からなる第１パッシベーション層と、
    　前記第１パッシベーション層上に形成され、第１導電型を有する第１非晶質半導体層と、
    　前記半導体基板の前記一方面上において、前記第１パッシベーション層から前記半導体基板の面内方向へ離間して形成され、真性非晶質半導体からなる第２パッシベーション層と、
    　前記第２パッシベーション層上に形成され、前記第１導電型と反対の第２導電型を有する第２非晶質半導体層と、
    　前記半導体基板の前記一方面上において前記第１パッシベーション層と前記第２パッシベーション層との間に形成され、真性非晶質半導体からなる分離部と、
    を備え、
    　前記分離部の厚みは、前記第１パッシベーション層の厚み及び前記第２パッシベーション層の厚みよりも大きい、光電変換装置。
  2. 　請求項１に記載の光電変換装置であって、
    　前記分離部は、複数の真性非晶質半導体層を含む、光電変換装置。
  3. 　請求項１又は２に記載の光電変換装置であって、
    　前記分離部は、窒素原子を含有する窒化物層を含む、光電変換装置。
  4. 　請求項３に記載の光電変換装置であって、
    　前記分離部は、前記窒化物層と前記半導体基板との間に配置される他の真性非晶質半導体層を含む、光電変換装置。
  5. 　請求項１から４のいずれか１項に記載の光電変換装置であって、さらに、
    　前記第１非晶質半導体層上に設けられる第１電極と、
    　前記第２非晶質半導体層上に設けられる第２電極と、
    を備え、
    　前記第１電極及び前記第２電極は、前記分離部上で分離されている、光電変換装置。
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JP2005101240A (ja) * 2003-09-24 2005-04-14 Sanyo Electric Co Ltd 光起電力素子およびその製造方法
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