WO2016152059A1 - 半導体装置 - Google Patents

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semiconductor device
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智博 三村
高司 金村
雅裕 杉本
成雅 副島
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Denso Corp
Toyota Motor Corp
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    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs

Definitions

  • the present disclosure relates to a semiconductor device having a trench gate structure, and is particularly suitable for being applied to a semiconductor device composed of silicon carbide (hereinafter referred to as SiC).
  • SiC silicon carbide
  • a semiconductor device having a vertical MOSFET having a trench gate structure is known as a structure in which a channel density is increased so that a large current can flow.
  • this trench gate structure there is a structure in which a thick insulating film (hereinafter referred to as a bottom insulating film) is disposed below the gate insulating film in the trench in which the gate electrode is disposed, that is, at the bottom of the trench (for example, patent document). 1).
  • a bottom insulating film a thick insulating film
  • the trench gate structure in the vertical MOSFET having the bottom insulating film as described above is formed, for example, as follows. First, after forming a p-type base region on the n-type drift layer, an n + -type source region is formed in the surface layer portion of the p-type base region by ion implantation or the like. Subsequently, after forming a trench reaching the n-type drift layer from the n + -type source region through the p-type base region, the bottom insulating film is formed so as to fill the trench, and the same insulation as the gate insulating film is formed. Deposit material. Then, the insulating material buried in the trench is etched back to form the bottom insulating film.
  • a gate electrode is disposed on the gate insulating film. In this way, a trench gate structure of a vertical MOSFET provided with a bottom insulating film is formed.
  • the etch back controllability of the insulating material greatly affects the performance of the MOSFET.
  • FIG. 5A as shown in Figure 5B, the n-type drift layer J1, p-type base region J2 and the n + -type source region J3 are arranged structure, p-type base from the n + -type source region J3 Trench J4 is formed so as to penetrate region J2 and reach n type drift layer J1. Then, a bottom insulating film J5 is formed so as to remain at the bottom of the trench J4.
  • the etch back amount is small, for example, as shown in FIG. 5A, the upper surface of the bottom insulating film J5 is positioned at a shallower position of the trench J4 than the bottom of the p-type base region J2. For this reason, when the gate insulating film J6 and the gate electrode J7 are formed on the bottom insulating film J5, the gate electrode J7 does not face the entire thickness direction of the p-type base region J2. Therefore, the channel region cannot be formed over the entire p-type base region J2 located on the side surface of the trench J4, and a vertical MOSFET having good characteristics cannot be obtained.
  • the bottom insulating film J5 becomes thin, and electric field concentration occurs in the gate insulating film J6 formed on the bottom insulating film J5.
  • the dielectric breakdown of the gate insulating film J6 may reduce the long-term reliability of the vertical MOSFET.
  • a vertical MOSFET having a trench gate structure including a bottom insulating film requires a controllability of etch back when forming the bottom insulating film, and has a problem that a process window is narrow.
  • a semiconductor device includes a drain region formed of a first or second conductivity type semiconductor, and a first conductivity type disposed on the drain region and having a lower impurity concentration than the drain region.
  • a drift layer composed of a semiconductor, a base region disposed on the drift layer and composed of a second conductivity type semiconductor, and disposed on an upper layer portion of the base region and having a higher concentration than the drift layer.
  • a trench gate structure including a bottom insulating film disposed on a bottom portion of the trench below the first gate insulating film; a source electrode electrically connected to the source region and the contact region; and the drain region. And a drain electrode disposed on the back surface side.
  • the trench is disposed deeper than the base region from the surface of the source region.
  • the first gate insulating film is made of an insulating material having a dielectric constant higher than that of the bottom insulating film.
  • the first gate insulating film is made of an insulating material having a dielectric constant higher than that of the bottom insulating film.
  • the electric field concentration in the first gate insulating film can be relaxed, and the dielectric breakdown of the first gate insulating film can be suppressed.
  • the bottom insulating film may be somewhat thinned. For this reason, during the manufacturing process of the trench gate structure, when the insulating material constituting the bottom insulating film embedded in the trench is etched back, it can be designed to have excessive etch back.
  • the bottom insulating film may be somewhat thin.
  • the dielectric breakdown of the first gate insulating film can be suppressed. Accordingly, the bottom of the first gate electrode can be formed to a position deeper than the bottom of the base region, and the channel region can be formed over the entire base region on the side surface of the trench.
  • FIG. 1 is a diagram illustrating a cross-sectional configuration of the SiC semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating a cross-sectional configuration of the SiC semiconductor device according to the second embodiment of the present disclosure
  • FIG. 3 is a diagram illustrating a cross-sectional configuration of the SiC semiconductor device according to the third embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating a cross-sectional configuration of the SiC semiconductor device according to the fourth embodiment of the present disclosure.
  • FIG. 5A is a cross-sectional view showing a change in the trench gate structure due to variations in etch back when forming a bottom insulating film in the trench; and FIG. 5B is a cross-sectional view showing a change in the trench gate structure due to variations in etch back when a bottom insulating film is formed in the trench.
  • a first embodiment of the present disclosure will be described.
  • a SiC semiconductor device in which the semiconductor device is formed of SiC will be described as an example.
  • the semiconductor device may be formed of other semiconductor materials such as Si.
  • FIG. 1 an SiC semiconductor device having a vertical MOSFET having an inverted trench gate structure according to the present embodiment will be described with reference to FIG.
  • FIG. 1 only one cell of the vertical MOSFET is shown, but a plurality of cells having the same structure as the vertical MOSFET shown in FIG. 1 are arranged adjacent to each other.
  • One cell here means from the center of the p + -type contact region 6 described later to the center of the p + -type contact region 6 located adjacent to the trench gate structure.
  • an SiC single crystal having a thickness of about 300 ⁇ m is doped with an n-type impurity (such as phosphorus or nitrogen) at a high concentration, for example, an impurity concentration of 1 ⁇ 10 19 to 1 ⁇ 10 20 cm ⁇ 3.
  • An SiC semiconductor device is formed using the n + type semiconductor substrate 1.
  • an n type drift layer made of SiC having a thickness of about 5 to 15 ⁇ m doped with an n type impurity at an impurity concentration of 1 ⁇ 10 15 to 1 ⁇ 10 16 cm ⁇ 3 , for example. 2 is formed.
  • a p-type base region 4 made of SiC is formed on the surface of the n-type drift layer 2.
  • the p-type base region 4 is a layer constituting a channel region of the vertical MOSFET, and is formed on both sides of a trench 7 constituting a trench gate structure described later so as to be in contact with the side surface of the trench 7.
  • the p-type base region 4 is doped with p-type impurities at an impurity concentration of, for example, 1 ⁇ 10 15 to 1 ⁇ 10 18 cm ⁇ 3 and has a thickness of about 0.7 to 1.8 ⁇ m.
  • an n + -type source region 5 doped with an n-type impurity at a high concentration is formed so as to be in contact with the trench gate structure.
  • the n + type source region 5 is formed by ion implantation into the p type base region 4 and the impurity concentration is about 1 ⁇ 10 21 cm ⁇ 3 and the thickness is about 0.3 ⁇ m.
  • a p + -type contact region 6 doped with a high concentration of p-type impurities is formed on the opposite side of the trench 7 across the n + -type source region 5 in the surface layer portion of the p-type base region 4. .
  • the p + -type contact region 6 is formed by ion implantation into the p-type base region 4 and the impurity concentration is about 1 ⁇ 10 21 cm ⁇ 3 and the thickness is about 0.3 ⁇ m. Forming.
  • a trench 7 is formed which penetrates the p-type base region 4 and the n + -type source region 5 to reach the n-type drift layer 2 and has a bottom portion having a depth separated from the surface of the n + -type semiconductor substrate 1 by a predetermined distance. Has been. Therefore, the p-type base region 4 and the n + -type source region 5 are arranged so as to be in contact with the side surface of the trench 7.
  • a trench gate structure is formed in the trench 7.
  • the first gate electrode 9a is formed on the entrance side of the trench 7 in the trench 7 via the first gate insulating film 8a, and the bottom insulating film 8b is formed below this, that is, at the bottom of the trench 7. ing.
  • the bottom insulating film 8b is formed at the bottom of the trench 7, and the first gate insulating film 8a is formed so as to cover the side surface of the trench 7 and the top surface of the bottom insulating film 8b.
  • the trench 7 is filled up by disposing the first gate electrode 9a on the surface of the first gate insulating film 8a.
  • the trench gate structure is constituted by the structure in which the first gate insulating film 8a, the first gate electrode 9a, and the bottom insulating film 8b are provided in the trench 7.
  • the first gate insulating film 8a is made of an insulating material having a dielectric constant higher than that of the bottom insulating film 8b.
  • the first gate insulating film 8a is made of silicon oxynitride, silicon nitride, aluminum oxide, aluminum nitride, hafnium oxide, hafnium nitride, titanium oxide, zirconium oxide, rare earth oxide (for example, lanthanum oxide, cerium oxide, yttrium oxide). Any one of these, a mixture of any two or more, or a stack of any two or more, and has a film thickness of, for example, about 50 to 200 nm.
  • the first gate electrode 9 a is formed from the surface of the trench 7 to a position deeper than the bottom of the p-type base region 4.
  • the first gate electrode 9a is made of Poly-Si doped with impurities, and a gate voltage can be applied by being connected to a gate wiring (not shown).
  • a gate voltage can be applied by being connected to a gate wiring (not shown).
  • a channel region can be formed on the side surface of the trench 7 in the p-type base region 4, that is, the entire region facing the first gate electrode 9a.
  • the bottom of the first gate electrode 9a may be located deeper than the bottom of the p-type base region 4. For example, the depth is set to 0.8 to 2 ⁇ m.
  • the bottom insulating film 8b provided at the bottom of the trench 7 is made of a material having a dielectric constant lower than that of the first gate insulating film 8a, such as a silicon oxide film (SiO 2 ).
  • the thickness of the bottom insulating film 8b is arbitrary as long as the bottom insulating film 8b is formed within the thickness of the n-type drift layer 2, but in this embodiment, for example, the bottom insulating film 8b is about 0.8 to 2 ⁇ m. Has been.
  • the trench gate structure is, for example, a strip with the vertical direction on the paper as the longitudinal direction, and a plurality of trench gate structures are arranged in stripes at equal intervals in the horizontal direction of the paper. As a result, the structure is provided with a plurality of cells.
  • a source electrode 10 is formed on the surfaces of the n + type source region 5 and the p + type contact region 6.
  • the source electrode 10 is composed of a plurality of metals (for example, Ni / Al). Specifically, the portion connected to n + type source region 5 is made of a metal capable of ohmic contact with n type SiC, and the portion connected to p type base region 4 via p + type contact region 6 is It is made of a metal capable of ohmic contact with p-type SiC.
  • the source electrode 10 is electrically separated from a gate wiring (not shown) that is electrically connected to the first gate electrode 9a via the interlayer insulating film 11.
  • the source electrode 10 is in electrical contact with the n + type source region 5 and the p + type contact region 6 through a contact hole formed in the interlayer insulating film 11.
  • n + -type semiconductor substrate 1 On the back side of the n + -type semiconductor substrate 1 n + -type semiconductor substrate 1 and electrically connected to the drain electrode 12 are formed. With such a structure, an n-channel type inverted MOSFET having a trench gate structure is formed.
  • the portion of the p-type base region 4 that is in contact with the side surface of the trench 7 becomes an inverted channel, and the source electrode 10 and the drain A current is passed between the electrodes 12.
  • a high voltage eg, 1200 V
  • SiC having an electric field breakdown strength close to 10 times that of a silicon device an electric field close to 10 times that of a silicon device is applied to the trench gate structure due to the influence of this voltage, and electric field concentration can occur.
  • the first gate insulating film 8a is made of an insulating material having a high dielectric constant, the electric field concentration at the off time can be reduced. That is, when the first gate insulating film 8a is formed of an insulating material having a high dielectric constant, it is possible to suppress the entry of a high voltage into the first gate insulating film 8a as compared to a case where the first gate insulating film 8a is formed of an insulating material having a low dielectric constant. .
  • the first gate insulating film 8a is made of an insulating material having a dielectric constant higher than that of the bottom insulating film 8b.
  • the electric field concentration in the first gate insulating film 8a can be relaxed, and the dielectric breakdown of the first gate insulating film 8a can be suppressed.
  • the bottom part insulating film 8b may be thinned a little. For this reason, during the manufacturing process of the trench gate structure, when the insulating material constituting the bottom insulating film 8b embedded in the trench 7 is etched back, it can be designed to have excessive etch back.
  • the manufacturing process of the trench gate structure is performed as follows. First, after forming the trench 7 so as to penetrate the p-type base region 4 and the n + -type source region 5 and reach the n-type drift layer 2, the trench 7 is buried with an insulating material constituting the bottom insulating film 8b.
  • the trench 7 is filled with an insulating material constituting the bottom insulating film 8b by CVD (chemical vapor deposition) or ALD (atomic layer deposition). Subsequently, the insulating material constituting the bottom insulating film 8b embedded in the trench 7 is etched back to form the bottom insulating film 8b.
  • the first gate electrode 9a is disposed on the first gate insulating film 8a. In this way, a trench gate structure of a vertical MOSFET provided with a bottom insulating film is formed.
  • the trench gate structure is formed by such a manufacturing process, when the insulating material constituting the bottom insulating film 8b embedded in the trench 7 is etched back, the top surface of the bottom insulating film 8b is surely formed of the p-type base region 4. Excessive etch back is performed so that it is located deeper than the bottom. In this case, there is a possibility that the bottom insulating film 8b is somewhat thin. However, even if the bottom insulating film 8b is somewhat thin, the first gate insulating film 8a is made of an insulating material having a high dielectric constant. The dielectric breakdown of the insulating film 8a can be suppressed.
  • the bottom of the first gate electrode 9a can be formed to a position deeper than the bottom of the p-type base region 4, and a channel region can be formed in the entire region of the p-type base region 4 on the side surface of the trench 7. Can be.
  • the bottom insulating film 8b is made of the same insulating material as the first gate insulating film 8a as in the conventional case, when the bottom insulating film 8b is formed thin, the parasitic capacitance Cgd increases and the switching speed decreases. I could invite you.
  • the bottom insulating film 8b is made of an insulating material having a lower dielectric constant than the first gate insulating film. Therefore, even if the bottom insulating film 8b is thinned, the parasitic capacitance Cgd is reduced. it can. For this reason, it is also possible to suppress a decrease in switching speed.
  • the trench gate structure is a double gate structure having an upper gate structure and a lower gate structure.
  • an upper gate structure having a first gate insulating film 8a and a first gate electrode 9a is provided in the trench 7 on the upper stage side which is the entrance side of the trench 7.
  • a lower gate structure having a bottom insulating film 8b and a second gate electrode 9b is provided on the lower stage side below the upper gate structure. That is, the bottom insulating film 8b constitutes the second gate insulating film, and the second gate electrode 9b is disposed in the bottom insulating film 8b.
  • the second gate electrode 9b is made of Poly-Si doped with impurities, and is connected to the source electrode 10 in a cross section different from that shown in FIG.
  • Such a structure forms a trench gate structure in which a double gate structure having an upper gate structure and a lower gate structure is formed in the trench 7.
  • the first gate insulating film 8a is formed of an insulating material having a high dielectric constant and the second gate insulating film is formed as in the first embodiment.
  • the bottom insulating film 8b can be made of an insulating material having a lower dielectric constant.
  • a third embodiment of the present disclosure will be described.
  • the present embodiment has a structure capable of further increasing the breakdown voltage compared to the first and second embodiments, and the other aspects are the same as those of the first and second embodiments, and therefore the first and second embodiments. Only different parts will be described.
  • the structure of this embodiment is applied with respect to the structure of 1st Embodiment is demonstrated here, the same structure is applicable also to 2nd Embodiment.
  • the p-type deep layer 3 is formed on both sides of the trench gate structure so as to be separated from the trench 7 by a predetermined distance.
  • the p-type deep layer 3 is formed in a strip shape parallel to the trench 7, that is, in a strip shape with the vertical direction in FIG. 3 as the longitudinal direction, and a plurality of p-type deep layers 3 are arranged in a stripe shape.
  • trenches 7 are arranged between the p-type deep layers 3.
  • the n-type drift layer 2 is formed with a recessed portion (first recessed portion) 2a that is partially recessed, and a p-type impurity is formed in the recessed portion 2a.
  • a p-type deep layer 3 is formed by embedding a p-type layer doped with.
  • the p-type deep layer 3 has a higher p-type impurity concentration than the p-type base region 4, for example, about 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the SiC semiconductor device has a structure including the p-type deep layer 3. For this reason, the depletion layer at the PN junction between the p-type deep layer 3 and the n-type drift layer 2 greatly extends toward the n-type drift layer 2, and a high voltage due to the influence of the drain voltage is applied to the bottom insulating film 8b. It becomes difficult to enter.
  • the electric field concentration in the first gate insulating film 8a particularly the electric field concentration at the bottom of the trench 7 in the first gate insulating film 8a is reduced. It becomes possible to do. Thereby, the dielectric breakdown of the first gate insulating film 8a is further suppressed, and a high breakdown voltage SiC semiconductor device is obtained.
  • a fourth embodiment of the present disclosure will be described.
  • This embodiment also has a structure capable of further increasing the breakdown voltage compared to the first and second embodiments, and the other aspects are the same as those of the first and second embodiments, and therefore the first and second embodiments. Only different parts will be described.
  • the structure of this embodiment is applied with respect to the structure of 1st Embodiment is demonstrated here, the same structure is applicable also to 2nd Embodiment.
  • a p-type bottom layer 20 is formed in the surface layer portion of the n-type drift layer 2 at the bottom of the trench gate structure.
  • the p-type bottom layer 20 is formed in a strip shape having the entire length of the bottom portion of the trench 7, that is, the direction perpendicular to the paper surface of FIG.
  • the p-type bottom layer 20 is formed by ion-implanting p-type impurities after forming the trenches 7 and covering portions other than the trenches 7 with a mask.
  • the p-type bottom layer 20 has a p-type impurity concentration higher than that of the p-type base region 4, for example, about 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the SiC semiconductor device according to the present embodiment has a structure including the p-type bottom layer 20. For this reason, the depletion layer at the PN junction between the p-type bottom layer 20 and the n-type drift layer 2 greatly extends to the n-type drift layer 2 side, and a high voltage due to the influence of the drain voltage is applied to the bottom insulating film 8b. It becomes difficult to enter.
  • the electric field concentration in the first gate insulating film 8a particularly the electric field concentration at the bottom of the trench 7 in the first gate insulating film 8a is reduced. It becomes possible to do. Thereby, the dielectric breakdown of the first gate insulating film 8a is further suppressed, and a high breakdown voltage SiC semiconductor device is obtained.
  • the side surface of the trench 7 is perpendicular to the substrate or the bottom of the trench 7 is closer to the entrance side.
  • the side surface is reversely tapered by increasing the width. This is because if the side surface of the trench 7 is inclined, ion implantation is also performed on the side surface, which may change the element characteristics of the vertical MOSFET.
  • the layout of the p-type deep layer 3 described in the third embodiment is an example, and is not limited to being formed in parallel to the trench 7, but may be formed so as to intersect the trench 7, It may be formed in a shape or a mesh shape.
  • the trench 7 is not limited to a stripe shape, but may be a dot shape or a mesh shape.
  • a structure including both the p-type deep layer 3 described in the third embodiment and the p-type bottom layer 20 described in the fourth embodiment may be adopted.
  • the SiC semiconductor device has been described as an example.
  • the semiconductor device may be composed of other semiconductor materials such as Si.
  • the n type drift layer 2 is formed on the n + type semiconductor substrate 1 constituting the drain region.
  • the n-type drift layer 2 is composed of an n-type substrate, and n-type impurity ion implantation is performed on the back side of the n-type substrate, thereby forming a drain region composed of the n + -type layer. You may make it.
  • the p-type deep layer 3 is formed deeper than the trench 7, but it is sufficient that the p-type deep layer 3 is formed deeper than at least the bottom of the first gate insulating film 8a. That is, since it is the first gate insulating film 8a that protects against breakdown in the p-type deep layer 3, it is only necessary to reduce the electric field in the first gate insulating film 8a. Therefore, the effect of electric field relaxation in the first gate insulating film 8a can be obtained by making at least the p-type deep layer 3 deeper than the bottom of the first gate insulating film 8a.
  • an n-channel type MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example.
  • the present disclosure can be applied to a channel type MOSFET.
  • a MOSFET having a trench gate structure has been described as an example, but the present disclosure can be applied to an IGBT having a similar trench gate structure.
  • the IGBT only changes the conductivity type of the substrate 1 from the n-type to the p-type with respect to the above-described embodiments, and the other structures and manufacturing methods are the same as those of the above-described embodiments.

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Abstract

　半導体装置は、ドレイン領域（１）と、前記ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層（２）と、第２導電型半導体で構成されたベース領域（４）と、高濃度の第１導電型半導体で構成されたソース領域（５）と、高濃度とされた第２導電型半導体で構成されたコンタクト領域（６）と、トレンチ（７）の入口側に配置され、前記ベース領域よりも深くまで配置された第１ゲート絶縁膜（８ａ）と第１ゲート電極（９ａ）とを有すると共に、底部絶縁膜（８ｂ）を含むトレンチゲート構造と、前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１０）と、前記ドレイン領域の裏面側に配置されたドレイン電極（１２）と、を備える。前記トレンチは、前記ベース領域よりも深くまで配置される。また、前記第１ゲート絶縁膜は、前記底部絶縁膜よりも高い誘電率の絶縁材料で構成されている。

Description

半導体装置 関連出願の相互参照
　本出願は、２０１５年３月２４日に出願された日本特許出願番号２０１５－６１３９４号に基づくもので、ここにその記載内容を援用する。
　本開示は、トレンチゲート構造を有する半導体装置に関し、特に、炭化珪素（以下、ＳｉＣという）にて構成される半導体装置に適用されて好適である。
　従来より、大電流が流せるようにチャネル密度を高くした構造としてトレンチゲート構造の縦型ＭＯＳＦＥＴを有する半導体装置が知られている。このトレンチゲート構造において、ゲート電極が配置されるトレンチ内におけるゲート絶縁膜の下方、つまりトレンチの底部に厚くされた絶縁膜（以下、底部絶縁膜という）を配置した構造がある（例えば、特許文献１参照）。このような構造とすることで、底部絶縁膜によるシールド効果によって寄生容量Ｃｇｄの低減を図ることが可能となり、底部絶縁膜を形成していないＭＯＳＦＥＴと比較して、高速スイッチングを実現することが可能となる。
　上記のような底部絶縁膜を備える縦型ＭＯＳＦＥＴにおけるトレンチゲート構造は、例えば次のようにして形成される。まず、ｎ型ドリフト層の上にｐ型ベース領域を成膜したのち、さらにｐ型ベース領域の表層部にイオン注入などによってｎ+型ソース領域を形成する。続いて、ｎ+型ソース領域からｐ型ベース領域を貫通してｎ型ドリフト層に達するトレンチを形成したのち、トレンチ内を埋め込むように底部絶縁膜を構成するために、ゲート絶縁膜と同じ絶縁材料を堆積する。そして、トレンチ内を埋め込んだ絶縁材料をエッチバックして底部絶縁膜を構成する。その後、トレンチおよび底部絶縁膜の表面にゲート絶縁膜を成膜したのち、ゲート絶縁膜上にゲート電極を配置する。このようにして、底部絶縁膜を備えた縦型ＭＯＳＦＥＴのトレンチゲート構造が形成される。
　このような工程によって底部絶縁膜を形成する場合、絶縁材料のエッチバック制御性がＭＯＳＦＥＴの性能に大きく影響してくる。
　具体的には、図５Ａ、図５Ｂに示すように、ｎ型ドリフト層Ｊ１、ｐ型ベース領域Ｊ２およびｎ+型ソース領域Ｊ３が配置された構造において、ｎ+型ソース領域Ｊ３からｐ型ベース領域Ｊ２を貫通してｎ型ドリフト層Ｊ１に達するようにトレンチＪ４を形成する。そして、トレンチＪ４の底部に残るように底部絶縁膜Ｊ５を形成する。
　このとき、エッチバック量が少ないと、例えば、図５Ａに示すように底部絶縁膜Ｊ５の上面がｐ型ベース領域Ｊ２の底部よりもトレンチＪ４の浅い位置に位置してしまう。このため、底部絶縁膜Ｊ５の上にゲート絶縁膜Ｊ６およびゲート電極Ｊ７を形成したときに、ゲート電極Ｊ７がｐ型ベース領域Ｊ２の厚み方向全域に対向した状態にならない。したがって、チャネル領域をトレンチＪ４の側面に位置するｐ型ベース領域Ｊ２の全域に形成することができず、良い特性の縦型ＭＯＳＦＥＴが得られなくなる。
　逆に、エッチバック量が多いと、例えば、図５Ｂに示すように底部絶縁膜Ｊ５が薄くなってしまい、底部絶縁膜Ｊ５の上に形成されるゲート絶縁膜Ｊ６内での電界集中が発生し、ゲート絶縁膜Ｊ６の絶縁破壊が懸念される。このため、縦型ＭＯＳＦＥＴの長期信頼性を低下させる可能性がある。
　このように、底部絶縁膜を備えるトレンチゲート構造の縦型ＭＯＳＦＥＴでは、底部絶縁膜を形成する際のエッチバックの制御性が求められ、プロセスウィンドウが狭いという問題がある。
特開２００９－１５２６３０号公報
　本開示は、的確にチャネル領域が形成できるようにしつつ、絶縁耐圧を確保でき、さらに広いプロセスウィンドウが得られる構造の半導体装置を提供することを目的とする。
　本開示の一態様に係る半導体装置は、第１または第２導電型半導体にて構成されたドレイン領域と、前記ドレイン領域の上に配置され、前記ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層と、前記ドリフト層の上に配置され、第２導電型半導体で構成されたベース領域と、前記ベース領域の上層部に配置され、前記ドリフト層よりも高濃度の第１導電型半導体で構成されたソース領域と、前記ベース領域の上層部に配置され、前記ベース層よりも高濃度とされた第２導電型半導体で構成されたコンタクト領域と、トレンチ内における入口側に配置され、前記トレンチの入口から前記ベース領域よりも深くまで配置された第１ゲート絶縁膜と該第１ゲート絶縁膜上に配置された第１ゲート電極とを有すると共に、前記トレンチ内における前記第１ゲート絶縁膜の下となる底部に配置された底部絶縁膜を含むトレンチゲート構造と、前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極と、前記ドレイン領域の裏面側に配置されたドレイン電極と、を備える。前記トレンチは、前記ソース領域の表面から前記ベース領域よりも深くまで配置される。また、前記第１ゲート絶縁膜は、前記底部絶縁膜よりも高い誘電率の絶縁材料で構成されている。
　このように、第１ゲート絶縁膜を底部絶縁膜よりも誘電率の高い絶縁材料で構成している。これにより、第１ゲート絶縁膜内での電界集中を緩和でき、第１ゲート絶縁膜の絶縁破壊を抑制することが可能となる。そして、このように第１ゲート絶縁膜の絶縁破壊を抑制できることから、底部絶縁膜が多少薄くなっても良い。このため、トレンチゲート構造の製造工程中において、トレンチ内に埋め込まれた底部絶縁膜を構成する絶縁材料をエッチバックする際に、エッチバック過多となる設計とすることができる。
　この場合、底部絶縁膜が多少薄くなる可能性があるが、上記のように、底部絶縁膜が多少薄くなっても第１ゲート絶縁膜の絶縁破壊を抑制できる。これにより、第１ゲート電極の底部がベース領域の底部よりも深い位置まで形成されるようにでき、トレンチの側面においてベース領域の全域にチャネル領域が形成されるようにできる。
　したがって、的確にチャネル領域が形成できるようにしつつ、絶縁耐圧を確保でき、さらに広いプロセスウィンドウが得られる構造の半導体装置とすることが可能となる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、本開示の第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図であり、 図２は、本開示の第２実施形態にかかるＳｉＣ半導体装置の断面構成を示す図であり、 図３は、本開示の第３実施形態にかかるＳｉＣ半導体装置の断面構成を示す図であり、 図４は、本開示の第４実施形態にかかるＳｉＣ半導体装置の断面構成を示す図であり、 図５Ａは、トレンチ内に底部絶縁膜を形成する場合のエッチバックのバラツキに伴うトレンチゲート構造の変化を示した断面図であり、及び、 図５Ｂは、トレンチ内に底部絶縁膜を形成する場合のエッチバックのバラツキに伴うトレンチゲート構造の変化を示した断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について説明する。ここでは、半導体装置をＳｉＣによって形成したＳｉＣ半導体装置を例に挙げて説明するが、Ｓｉなどの他の半導体材料によって半導体装置を構成しても良い。
　まず、本実施形態にかかる反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置について、図１を参照して説明する。なお、図１では、縦型ＭＯＳＦＥＴの１セル分しか記載していないが、図１に示す縦型ＭＯＳＦＥＴと同様の構造のものが複数セル隣り合うように配置されている。ここでいう１セルとは、後述するｐ+型コンタクト領域６の中心からトレンチゲート構造を挟んで隣に位置するｐ+型コンタクト領域６の中心までのことを意味している。
　図１に示すように、ｎ型不純物（リンもしくは窒素など）が高濃度、例えば１×１０19～１×１０20ｃｍ-3の不純物濃度でドープされた厚さ３００μｍ程度のＳｉＣ単結晶からなるｎ+型半導体基板１を用いてＳｉＣ半導体装置を形成している。このｎ+型半導体基板１の上に、ｎ型不純物が例えば１×１０15～１×１０16ｃｍ-3の不純物濃度でドープされた厚さが５～１５μｍ程度のＳｉＣからなるｎ型ドリフト層２が形成されている。
　また、ｎ型ドリフト層２の表面上に、ＳｉＣからなるｐ型ベース領域４が形成されている。ｐ型ベース領域４は、縦型ＭＯＳＦＥＴのチャネル領域を構成する層であり、後述するトレンチゲート構造を構成するトレンチ７の両側において、トレンチ７の側面に接するように形成されている。ｐ型ベース領域４は、ｐ型不純物が例えば１×１０15～１×１０18ｃｍ-3の不純物濃度でドープされ、厚さが０．７～１．８μｍ程度で構成されている。
　ｐ型ベース領域４の表層部のうちのトレンチ７側には、トレンチゲート構造に接するようにｎ型不純物が高濃度にドープされたｎ+型ソース領域５が形成されている。本実施形態の場合、例えばｎ+型ソース領域５をｐ型ベース領域４へのイオン注入などによって形成しており、不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。また、ｐ型ベース領域４の表層部のうちｎ+型ソース領域５を挟んでトレンチ７と反対側には、ｐ型不純物が高濃度にドープされたｐ+型コンタクト領域６が形成されている。本実施形態の場合、例えばｐ+型コンタクト領域６をｐ型ベース領域４へのイオン注入などによって形成しており、不純物濃度が１×１０21ｃｍ-3程度、厚さが０．３μｍ程度で形成している。
　さらに、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型ドリフト層２に達し、かつ、底部がｎ+型半導体基板１の表面から所定距離離れる深さとされたトレンチ７が形成されている。このため、トレンチ７の側面と接するようにｐ型ベース領域４およびｎ+型ソース領域５が配置された状態になっている。
　そして、このトレンチ７内にトレンチゲート構造が構成されている。具体的には、トレンチ７内におけるトレンチ７の入口側には第１ゲート絶縁膜８ａを介して第１ゲート電極９ａが形成され、この下、つまりトレンチ７の底部に底部絶縁膜８ｂが形成されている。換言すれば、トレンチ７の底部に底部絶縁膜８ｂが形成され、トレンチ７の側面および底部絶縁膜８ｂの上面を覆うように第１ゲート絶縁膜８ａが形成されている。そして、第１ゲート絶縁膜８ａの表面に第１ゲート電極９ａが配置されることで、トレンチ７内が埋め尽くされている。このように、トレンチ７内に第１ゲート絶縁膜８ａや第１ゲート電極９ａおよび底部絶縁膜８ｂを備えた構造により、トレンチゲート構造が構成されている。
　第１ゲート絶縁膜８ａは、底部絶縁膜８ｂよりも高い誘電率の絶縁材料によって構成されている。例えば、第１ゲート絶縁膜８ａは、酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物（例えば、酸化ランタン、酸化セリウム、酸化イットリウム）のいずれか１つ、もしくはいずれか２つ以上の混合、もしくはいずれか２つ以上の積層によって形成され、例えば５０～２００ｎｍ程度の膜厚とされている。第１ゲート電極９ａは、トレンチ７の表面からｐ型ベース領域４の底部よりも深い位置まで形成されている。第１ゲート電極９ａは、不純物がドープされたＰｏｌｙ－Ｓｉにて構成されており、図示しないゲート配線に接続されることでゲート電圧が印加可能とされている。これにより、ゲート電圧印加時には、ｐ型ベース領域４のうちトレンチ７の側面、つまり第１ゲート電極９ａと対向する部分の全域にチャネル領域が形成可能とされている。第１ゲート絶縁膜８ａおよび第１ゲート電極９ａの全体を含めた部分の深さについては、第１ゲート電極９ａの底部がｐ型ベース領域４の底部よりも深い位置となっていれば良いが、例えば０．８～２μｍの深さに設定してある。
　トレンチ７の底部に備えられる底部絶縁膜８ｂは、第１ゲート絶縁膜８ａよりも低い誘電率の材料、例えばシリコン酸化膜（ＳｉＯ2）などによって構成されている。底部絶縁膜８ｂの厚みについては、底部絶縁膜８ｂがｎ型ドリフト層２の厚み内に形成されていれば任意であるが、本実施形態では例えば底部絶縁膜８ｂは０．８～２μｍ程度とされている。
　なお、図１では示されていないが、トレンチゲート構造は、例えば紙面垂直方向を長手方向とした短冊状とされており、複数本のトレンチゲート構造が紙面左右方向に等間隔にストライプ状に並べられることで複数セルが備えられた構造とされている。
　また、ｎ+型ソース領域５およびｐ+型コンタクト領域６の表面には、ソース電極１０が形成されている。ソース電極１０は、複数の金属（例えばＮｉ／Ａｌ等）にて構成されている。具体的には、ｎ+型ソース領域５に接続される部分はｎ型ＳｉＣとオーミック接触可能な金属で構成され、ｐ+型コンタクト領域６を介してｐ型ベース領域４に接続される部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１０は、層間絶縁膜１１を介して、第１ゲート電極９ａに電気的に接続される図示しないゲート配線と電気的に分離されている。そして、層間絶縁膜１１に形成されたコンタクトホールを通じて、ソース電極１０はｎ+型ソース領域５およびｐ+型コンタクト領域６と電気的に接触させられている。
　さらに、ｎ+型半導体基板１の裏面側にはｎ+型半導体基板１と電気的に接続されたドレイン電極１２が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。
　このように構成された縦型ＭＯＳＦＥＴは、第１ゲート電極９ａに対してゲート電圧を印加すると、ｐ型ベース領域４のうちトレンチ７の側面に接する部分が反転型チャネルとなり、ソース電極１０とドレイン電極１２との間に電流を流す。
　一方、ゲート電圧を印加しない場合はドレイン電圧として高電圧（例えば１２００Ｖ）が印加される。シリコンデバイスの１０倍近い電界破壊強度を有するＳｉＣでは、この電圧の影響によりトレンチゲート構造にもシリコンデバイスの１０倍近い電界がかかり、電界集中が発生し得る。
　しかしながら、本実施形態では、第１ゲート絶縁膜８ａを誘電率の高い絶縁材料によって構成していることから、オフ時の電界集中を緩和できる。すなわち、誘電率の高い絶縁材料によって第１ゲート絶縁膜８ａを構成すると、誘電率の低い絶縁材料で構成する場合と比較して、第１ゲート絶縁膜８ａ内への高電圧の入り込みを抑制できる。これにより、上側の第１ゲート絶縁膜８ａへの電界の入り込みが抑制され、第１ゲート絶縁膜８ａ内における等電位線の間隔が広がって、第１ゲート絶縁膜８ａ内、特にトレンチ７のコーナー部の位置での電界集中が緩和される。したがって、第１ゲート電極９ａとドレインとの間の絶縁を図るべき第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。
　このように、第１ゲート絶縁膜８ａを底部絶縁膜８ｂよりも誘電率の高い絶縁材料で構成している。これにより、第１ゲート絶縁膜８ａ内での電界集中を緩和でき、第１ゲート絶縁膜８ａの絶縁破壊を抑制することが可能となる。そして、このように第１ゲート絶縁膜８ａの絶縁破壊を抑制できることから、底部絶縁膜８ｂが多少薄くなっても良い。このため、トレンチゲート構造の製造工程中において、トレンチ７内に埋め込まれた底部絶縁膜８ｂを構成する絶縁材料をエッチバックする際に、エッチバック過多となる設計とすることができる。
　具体的には、トレンチゲート構造の製造工程は次のようにして行われる。まず、ｐ型ベース領域４およびｎ+型ソース領域５を貫通してｎ型ドリフト層２に達するようにトレンチ７を形成したのち、底部絶縁膜８ｂを構成する絶縁材料でトレンチ７を埋め込む。例えば、ＣＶＤ（chemical vapor deposition）またはＡＬＤ（atomic layer deposition）等によって底部絶縁膜８ｂを構成する絶縁材料でトレンチ７内を埋め込んでいる。続いて、トレンチ７に埋め込まれた底部絶縁膜８ｂを構成する絶縁材料をエッチバックし、底部絶縁膜８ｂを形成する。その後、トレンチ７および底部絶縁膜８ｂの表面にＣＶＤやＡＬＤ等によって第１ゲート絶縁膜８ａを成膜したのち、第１ゲート絶縁膜８ａ上に第１ゲート電極９ａを配置する。このようにして、底部絶縁膜を備えた縦型ＭＯＳＦＥＴのトレンチゲート構造が形成される。
　このような製造工程によってトレンチゲート構造を形成にあたり、トレンチ７に埋め込まれた底部絶縁膜８ｂを構成する絶縁材料をエッチバックする際に、底部絶縁膜８ｂの上面が確実にｐ型ベース領域４の底部よりも深くに位置するようにエッチバックを多めに行う。この場合、底部絶縁膜８ｂが多少薄くなる可能性があるが、底部絶縁膜８ｂが多少薄くなっても第１ゲート絶縁膜８ａを誘電率の高い絶縁材料で構成しているため、第１ゲート絶縁膜８ａの絶縁破壊を抑制できる。これにより、第１ゲート電極９ａの底部がｐ型ベース領域４の底部よりも深い位置まで形成されるようにでき、トレンチ７の側面においてｐ型ベース領域４の全域にチャネル領域が形成されるようにできる。
　したがって、的確にチャネル領域が形成できるようにしつつ、絶縁耐圧を確保でき、さらに広いプロセスウィンドウが得られる構造の半導体装置とすることが可能となる。
　また、底部絶縁膜８ｂを従来と同様に、第１ゲート絶縁膜８ａと同じ絶縁材料で構成すると、底部絶縁膜８ｂが薄く形成された場合に、寄生容量Ｃｇｄが大きくなってスイッチング速度の低下を招きかねない。しかしながら、本実施形態の場合、底部絶縁膜８ｂを第１ゲート絶縁膜よりも誘電率の低い絶縁材料で構成していることから、仮に底部絶縁膜８ｂが薄くなったとしても寄生容量Ｃｇｄを小さくできる。このため、スイッチング速度の低下を抑制することも可能となる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対してトレンチゲート構造を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
　図２に示すように、本実施形態では、トレンチゲート構造を上段側ゲート構造と下段側ゲート構造とを備えたダブルゲート構造としている。具体的には、トレンチ７内において、トレンチ７の入口側となる上段側に、第１ゲート絶縁膜８ａと第１ゲート電極９ａを有する上段側ゲート構造が備えられている。また、その上段側ゲート構造の下となる下段側に、底部絶縁膜８ｂと第２ゲート電極９ｂを有する下段側ゲート構造が備えられている。つまり、底部絶縁膜８ｂによって第２ゲート絶縁膜を構成し、底部絶縁膜８ｂ内に第２ゲート電極９ｂを配置している。第２ゲート電極９ｂは、不純物がドープされたＰｏｌｙ－Ｓｉにて構成されており、図２とは別断面においてソース電極１０に接続されてソース電位とされる。
　このような構造により、トレンチ７内において上段側ゲート構造および下段側ゲート構造のダブルゲート構造が形成されたトレンチゲート構造が構成されている。
　このように、トレンチゲート構造がダブルゲート構造とされる場合においても、第１実施形態と同様に、第１ゲート絶縁膜８ａを誘電率の高い絶縁材料で構成し、第２ゲート絶縁膜を構成する底部絶縁膜８ｂをそれよりも誘電率の低い絶縁材料で構成できる。このような構成とすることで、第１実施形態と同様の効果を得ることが可能とになる。また、第２ゲート電極９ｂをソース電位にすることで、より寄生容量Ｃｇｄの低減やトレンチゲート底部での電界緩和を図ることが可能となり、さらにスイッチング速度および絶縁耐圧の向上を図ることが可能となる。
　（第３実施形態）
　本開示の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して更に高耐圧化できる構造としたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第２実施形態についても同様の構造を適用できる。
　図３に示すように、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造の両側において、トレンチ７から所定距離離れるようにｐ型ディープ層３が形成されている。本実施形態の場合、ｐ型ディープ層３は、トレンチ７と平行に、つまり図３の紙面垂直方向を長手方向とした短冊状とされ、複数本のｐ型ディープ層３がストライプ状に並べられ、各ｐ型ディープ層３の間にトレンチ７が配置されたレイアウトとされている。具体的には、トレンチ７が形成される位置の両側において、ｎ型ドリフト層２には部分的に凹まされた凹部（第１凹部）２ａが形成されており、この凹部２ａ内にｐ型不純物がドープされたｐ型層が埋め込まれることによってｐ型ディープ層３が形成されている。ｐ型ディープ層３は、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされており、例えば１×１０17～１×１０19ｃｍ-3程度とされている。
　このように、本実施形態にかかるＳｉＣ半導体装置では、ｐ型ディープ層３を備えた構造としている。このため、ｐ型ディープ層３とｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧が底部絶縁膜８ｂに入り込み難くなる。
　したがって、第１ゲート絶縁膜８ａへは更に高電圧が入り込み難くなり、第１ゲート絶縁膜８ａ内での電界集中、特に第１ゲート絶縁膜８ａのうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、より第１ゲート絶縁膜８ａの絶縁破壊が抑制され、高耐圧のＳｉＣ半導体装置となる。
　（第４実施形態）
　本開示の第４実施形態について説明する。本実施形態も、第１、第２実施形態に対して更に高耐圧化できる構造としたものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。なお、ここでは第１実施形態の構造に対して本実施形態の構造を適用する場合について説明するが、第２実施形態についても同様の構造を適用できる。
　図４に示すように、本実施形態のＳｉＣ半導体装置では、トレンチゲート構造の底部におけるｎ型ドリフト層２の表層部に、ｐ型ボトム層２０が形成されている。本実施形態の場合、ｐ型ボトム層２０は、トレンチ７の底部の全域、つまり図４の紙面垂直方向を長手方向とした短冊状に形成されている。例えば、ｐ型ボトム層２０は、トレンチ７を形成したのち、トレンチ７以外の部分をマスクで覆った状態でｐ型不純物をイオン注入することで形成される。ｐ型ボトム層２０は、ｐ型ベース領域４よりもｐ型不純物濃度が高濃度とされており、例えば１×１０17～１×１０19ｃｍ-3程度とされている。
　このように、本実施形態にかかるＳｉＣ半導体装置では、ｐ型ボトム層２０を備えた構造としている。このため、ｐ型ボトム層２０とｎ型ドリフト層２とのＰＮ接合部での空乏層がｎ型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧が底部絶縁膜８ｂに入り込み難くなる。
　したがって、第１ゲート絶縁膜８ａへは更に高電圧が入り込み難くなり、第１ゲート絶縁膜８ａ内での電界集中、特に第１ゲート絶縁膜８ａのうちのトレンチ７の底部での電界集中を緩和することが可能となる。これにより、より第１ゲート絶縁膜８ａの絶縁破壊が抑制され、高耐圧のＳｉＣ半導体装置となる。
　なお、本実施形態のようなトレンチ７の底部に形成されるｐ型ボトム層２０をイオン注入によって形成する場合、トレンチ７の側面が基板に対して垂直もしくはトレンチ７の底部の方が入口側よりも幅広となることで側面が逆テーパ状とされるのが好ましい。これは、トレンチ７の側面が傾斜していると、その側面にもイオン注入が行われることになり、縦型ＭＯＳＦＥＴの素子特性を変動させる可能性があるためである。
　（他の実施形態）
　本開示は上記した実施形態に限定されるものではなく、本開示に記載された技術の範囲において適宜変更が可能である。
　例えば、第３実施形態で説明したｐ型ディープ層３のレイアウトは一例であり、トレンチ７に対して平行に形成されている場合に限らず、トレンチ７と交差するように形成されていたり、ドット状や網目状に形成されていても良い。また、トレンチ７についてもストライプ状に限らず、ドット状とされていたり、網目状とされていても良い。
　また、第３実施形態で説明したｐ型ディープ層３と第４実施形態で説明したｐ型ボトム層２０の両方を備えた構造としても良い。
　また、上記実施形態では、ＳｉＣ半導体装置を例に挙げて説明したが、Ｓｉなどの他の半導体材料によって半導体装置を構成しても良い。上記各実施形態で説明したＳｉＣ半導体装置の場合、ドレイン領域を構成するｎ+型半導体基板１の上にｎ型ドリフト層２を成膜するようにしている。これに対して、ｎ型ドリフト層２をｎ型基板で構成し、ｎ型基板の裏面側にｎ型不純物イオン注入を行うことなどにより、ｎ+型層にて構成されるドレイン領域が形成されるようにしても良い。
　また、上記第３実施形態では、ｐ型ディープ層３をトレンチ７よりも深くまで形成しているが、少なくとも第１ゲート絶縁膜８ａの底部よりも深くまで形成されていれば良い。すなわち、ｐ型ディープ層３にて絶縁破壊から保護するのは第１ゲート絶縁膜８ａであることから、第１ゲート絶縁膜８ａ内での電界緩和が図れれば良い。したがって、少なくともｐ型ディープ層３を第１ゲート絶縁膜８ａの底部よりも深くすることで、第１ゲート絶縁膜８ａ内での電界緩和の効果を得ることができる。
　また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本開示を適用することができる。また、上記説明では、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本開示を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
 

Claims (10)

  1. 　第１または第２導電型半導体にて構成されたドレイン領域（１）と、
    　前記ドレイン領域の上に配置され、前記ドレイン領域よりも低不純物濃度の第１導電型半導体で構成されたドリフト層（２）と、
    　前記ドリフト層の上に配置され、第２導電型半導体で構成されたベース領域（４）と、
    　前記ベース領域の上層部に配置され、前記ドリフト層よりも高濃度の第１導電型半導体で構成されたソース領域（５）と、
    　前記ベース領域の上層部に配置され、前記ベース層よりも高濃度とされた第２導電型半導体で構成されたコンタクト領域（６）と、
    　トレンチ（７）内における入口側に配置され、前記トレンチの入口から前記ベース領域よりも深くまで配置された第１ゲート絶縁膜（８ａ）と該第１ゲート絶縁膜上に配置された第１ゲート電極（９ａ）とを有すると共に、前記トレンチ内における前記第１ゲート絶縁膜の下となる底部に配置された底部絶縁膜（８ｂ）を含むトレンチゲート構造と、
    　前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１０）と、
    　前記ドレイン領域の裏面側に配置されたドレイン電極（１２）と、を備え、
    　前記トレンチは、前記ソース領域の表面から前記ベース領域よりも深くまで配置され、
    　前記第１ゲート絶縁膜は、前記底部絶縁膜よりも高い誘電率の絶縁材料で構成されている半導体装置。
  2. 　前記第１ゲート絶縁膜および前記第１ゲート電極は、前記トレンチ内おける上段側に配置された上段側ゲート構造を構成しており、
    　前記トレンチ内における前記上段側ゲート構造の下となる下段側に、前記底部絶縁膜によって構成される第２ゲート絶縁膜と、該第２ゲート絶縁膜上に配置された第２ゲート電極（９ｂ）とを有する下段側ゲート構造が構成され、
    　前記上段側ゲート構造と前記下段側ゲート構造によってダブルゲート構造によるトレンチゲート構造が構成されている請求項１に記載の半導体装置。
  3. 　前記第２ゲート電極は、前記ソース電極と接続されてソース電位とされている請求項２に記載の半導体装置。
  4. 　前記底部絶縁膜はシリコン酸化膜によって構成されており、
    　前記第１ゲート絶縁膜はシリコン酸化膜よりも誘電率の高い絶縁材料によって構成されている請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 　前記第１ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか１つによって構成されている請求項４に記載の半導体装置。
  6. 　前記第１ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか２つ以上の混合材料によって構成されている請求項４に記載の半導体装置。
  7. 　前記第１ゲート絶縁膜は酸窒化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、窒化ハフニウム、酸化チタニウム、酸化ジルコニウム、希土類酸化物のいずれか２つ以上の積層によって構成されている請求項４に記載の半導体装置。
  8. 　前記ベース領域よりも下方に位置する前記ドリフト層内において、前記第１ゲート絶縁膜の底部よりも深くまで配置され、前記ベース領域よりも第２導電型の不純物濃度が高濃度とされた第２導電型のディープ層（３）を有している請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 　前記トレンチの底部における前記ドリフト層内において、前記ベース領域よりも第２導電型の不純物濃度が高濃度とされた第２導電型のボトム層（２０）を有している請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 　請求項１ないし９のいずれか１つに記載の半導体装置を構成する半導体が炭化珪素によって構成されている炭化珪素半導体装置。
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