CN102449770A - 用于半导体器件的3d沟道结构 - Google Patents
用于半导体器件的3d沟道结构 Download PDFInfo
- Publication number
- CN102449770A CN102449770A CN2010800283725A CN201080028372A CN102449770A CN 102449770 A CN102449770 A CN 102449770A CN 2010800283725 A CN2010800283725 A CN 2010800283725A CN 201080028372 A CN201080028372 A CN 201080028372A CN 102449770 A CN102449770 A CN 102449770A
- Authority
- CN
- China
- Prior art keywords
- groove
- lower groove
- table top
- substrate
- along
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000000034 method Methods 0.000 claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 239000011248 coating agent Substances 0.000 claims description 17
- 238000000576 coating method Methods 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 3
- 239000002019 doping agent Substances 0.000 claims description 3
- 230000001143 conditioned effect Effects 0.000 claims 2
- 238000009826 distribution Methods 0.000 abstract description 2
- 229910045601 alloy Inorganic materials 0.000 description 9
- 239000000956 alloy Substances 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 9
- 239000002184 metal Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000009740 moulding (composite fabrication) Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/663—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a silicide layer contacting the layer of silicon, e.g. polycide gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/152—Source regions of DMOS transistors
- H10D62/154—Dispositions
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明描述了包含3D沟道结构的半导体器件和用于制作这样的器件的方法。该3D沟道结构由双沟槽结构形成，该双沟槽结构包含沿x和y方向沟道延伸且被台面隔开的多个下沟槽以及沿y方向延伸且位于衬底的上部中并接近源区的上沟槽。因此，在主要线形沟槽内形成较小的柱沟槽。这种结构产生了额外的沟道区，这些沟道区基本上垂直于常规的线形沟道对齐。这些沟道区，常规的和垂直的，都由它们的角部和顶部区电连接，以在所有的三个维度上产生较高的电流。通过这样的结构，可以使半导体器件获得较高的沟道密度、较强的反型层、以及更一致的阈值分布。其他的实施例也进行了描述。
Description
1.技术领域
本发明总体上涉及半导体器件和用于制作这种器件的方法。更具体地，本发明描述了包含一种三维(3D)沟道结构的半导体器件和用于制作这些器件的方法。
2.背景技术
在集成电路(IC)制造中，诸如晶体管这样的半导体器件可以在典型地由硅制成的半导体晶片或衬底上形成。一类器件，金属氧化硅场效应晶体管(MOSFET)器件，能在许多应用中得以广泛使用，包括汽车用电子设备、磁盘驱动器以及电源。通常地，这些器件的功能是作为开关，并且用它们将电源连接至负载(load)。当开关关闭时，MOSFET器件的电阻应当尽可能的小。否则，就会费电并且可能产生过量的热。
在图8中描述了一类MOSFET，即沟槽MOSFET。栅102和104在沟槽内形成并分别由栅氧化物层106和108所围绕。该MOSFET器件100能在N-外延层110内形成。N+源区112形成在外延层110的表面处。P+接触区114也形成在外延层110的表面处。P-本体区116位于N+源区112以及P+接触区114的下面。金属源接触点118与源区112相接触并将源区112短接至P+接触区114和P本体区116。
该N-外延层110形成在衬底120上，且漏极接触点(未显示)位于衬底120的底部处。用于栅102和104的接触点也未显示，但却通常是通过延伸导电栅材料到沟槽的外部并在远离各个单元的地方形成金属接触点来制造的。该栅典型地由磷或者硼掺杂多晶硅制成。
在该衬底120与该P本体116之间的N-外延层110的区111通常比该衬底120更轻度地掺杂N型杂质。这增强了MOSFET100经受高压的能力。区111有时候会被称为“轻度掺杂”或者“漂移”区(“漂移”意指在电场内载流子的运动)。漂移区111和衬底120构成MOSFET100的漏极。
造成沟槽结构引人注意的一个特性是电流竖直地穿过该MOSFET的沟道。这使得单元密度比其他MOSFET的更高，在其他MOSFET中电流水平地穿过沟道并且然后竖直地穿过漏极。较大的单元密度通常意味着每个单位面积的衬底能够制造更多的MOSFET，由此增加包含沟槽MOSFET的半导体器件的产量。
发明内容
本申请涉及包含3D沟道结构的半导体器件和用于制作这样的器件的方法。该3D沟道结构由双沟槽结构形成，该双沟槽结构包含沿x和y方向沟道延伸且被台面(mesa)隔开的多个下沟槽以及沿y方向延伸且位于衬底的上部中并接近源区的上沟槽。因此，在主要线形沟槽内形成较小的柱沟槽。这种结构产生了额外的沟道区，这些沟道区基本上垂直于常规的线形沟道对齐。这些沟道区，常规的和垂直的，都由它们的角部和顶部区电相连，以在所有的三个维度上产生较高的电流。通过这样的结构，可以使半导体器件获得较高的沟道密度、较强的反型层(inversion layer)、以及更一致的阈值分布。
附图说明
参照附图能对下面的描述有更好的理解，附图中：
图1示出了在两个不同半导体器件的沟槽内形成的沟道区的一些实施例；
图2描绘了在两个不同半导体器件的沟槽内形成的沟道区的其他实施例；
图3也示出了在两个不同半导体器件的沟槽内形成的沟道区的其他实施例；
图4描绘了在沟槽内包含3D沟道结构的半导体器件的一些实施例；
图5示出了包含3D沟道结构的半导体器件的其他实施例；
图6示出了包含3D沟道结构的沟槽功率MOSFET器件的一些实施例；
图7描绘了特殊导通电阻趋势，其随包含沟槽3D沟道结构的半导体器件的一些实施例中的沟槽宽度而变化；以及
图8示出了常规沟槽MOSFET器件。
这些图说明了半导体器件以及用于制造这样的器件的方法的特殊方面。与下面的描述一起，这些图阐明并解释了这些方法的原理以及通过这些方法产生的结构。在这些图中，层和区的厚度为了表示清楚而被夸大。还将理解的是，当层、部件或者衬底被称作位于其他层、部件或衬底“上”时，它能够是直接在其他层、部件或衬底上，或者也可以存在中间层。不同附图中的相同的参考标号代表相同的元件，所以将不会重复对它们的描述。
具体实施方式
以下描述给出了具体的细节以提供透彻的理解。然而，技术人员将理解的是，这些半导体器件以及制造和使用这些器件的相关方法能够在不采用这些具体细节的情况下得以实施和使用。事实上，这些半导体器件和相关方法可以通过修改所说明的器件和方法而付诸实践，并且能够结合在工业中常规使用的任何其他设备和技术使用。例如，当参照沟槽MOSFET器件对本发明进行描述时，能够对在沟槽内形成并需要隔离的其他器件进行修改，诸如双极型器件、BDCMOS器件、或其他类型的晶体管结构。同样，尽管本发明中的器件是参照一个特殊类型的导电性(conductivity，传导性)(P或N)进行的描述，但是这些器件能够通过适当的调整被构造成相反类型的传导性(N或P，分别地)。
图1-7示出了半导体器件和用于制造这种器件的方法的一些实施例。在图1中示出了左侧上的常规器件1的沟道结构与包含3D沟道结构的半导体器件100之间的比较，上述3D沟道结构能够形成于在此描述的一些实施例中。在这个图中，半导体器件包含已经形成的沟槽区或者结构(沟槽5和105)。该沟槽中包含有导电材料(conductive material，传导材料)(诸如多晶硅)，该导电材料形成半导体器件的栅。这些半导体器件还包含位于各沟槽之间的源阱区(源10和110)。
在图1中描绘的两个半导体器件还包含用于半导体器件内电流的沟道区(或者沟道)。在常规结构中，沟道15沿与沟槽5的每侧邻接的线(沿Y方向)延伸。在半导体器件100中，沟道结构包含沿X方向和沿Y方向形成的沟道115。因为沟道115也沿Z方向延伸，半导体器件100包含3D沟道结构并包含相对常规器件1增加的沟道密度。
在图1中描绘的实施例中，3D构造包含24个沟道115，然而常规构造只包含8个沟道15，增加约300％。在其他实施例中，3D构造能够使沟道密度增加多于100％至约300％之间。在其他实施例中，3D构造能够使沟道密度增加100％至约110％之间。
图2说明了常规半导体器件1和那些包含3D沟道结构的半导体器件100的其他实施例。在两种器件中，包含导电材料(25和125)的沟道已经形成在沟槽中。沟道仍然以源区为边界。该沟槽已经在衬底(20和120)上形成，衬底使用阴影显示以使该沟槽的形状能被看到。在这些实施例中，衬底包括半导体材料，诸如硅。该衬底能有选择地包含已经在其上表面形成的硅外延层。该衬底能有选择地包含根据已知技术的任何浓度的掺杂物(p-型或者n-型)或者多种掺杂物。
如图2所示，在常规器件1中的沟道15只沿Y和Z方向延伸。然而，在器件100中的沟道115沿X、Y和Z方向延伸以形成3D构造。在图2种所描绘的实施例中，该3D构造包含6个沟道115，然而常规构造却只包含2个沟道15，增加约300％。
在图1和2中，描绘的沟道115从上面看时基本上呈正方形。在其他实施例中，如下面图3中所示的那些，沟道115能够基本上呈矩形。在其他实施例中，也能够使用任何形状，包括圆角矩形和正方形、圆形或椭圆形。在图3中，常规半导体器件1包含已经在衬底(未显示)内形成的沟槽5。通过掺杂n+型掺杂物而在该衬底的上部区域中已经形成这些源区10。多晶硅已经沉积在了沟槽5内，以形成沿Y和Z方向延伸的沟道15。通过这样的构造，半导体器件1内的电流25沿单个方向(箭头所示)流过沟道15。
这些半导体器件100包含已经在衬底(仍未显示)内形成的沟槽105。这些源区110已经通过掺杂n+型掺杂物而在衬底的上部区域形成。这些半导体器件100，不管怎样，包含沿X、Y和Z方向延伸的沟道115。通过使用包含有下沟槽以及上沟槽的两层(两级)沟槽结构，已经形成这些沟道115。该上沟槽130能被用来包含与所有栅导电材料相连接的导电层。能够使用这些下沟槽形成柱形沟槽135，在这里x和y沟道得以形成。各个柱沟槽135能够通过使用已经形成并存在于一个沟道115与下一个之间的绝缘层14(诸如氧化物层)来隔开。通过这样的构造，如图3所示，电流能够沿X、Y和Z的方向流动。
在一些实施例中，如图3所示，源区110两侧的任一侧都能做成与沟槽区相邻。在其他实施例中，源区5能够被制作在每个柱沟槽135的整个周边。这些后面的实施例中的构造允许该器件在其接触点和/或源区周围较少的电流拥挤现象。
在3D构造中的沟道115能互相电连接。在图3中所示的实施例中，沟道区通过角部(corner)和顶部沟道进行电连接，由此因为电流沿三个方向(X、Y和Z方向)流动而产生了较高的电流125。
沟道115的深度基本上能与常规沟道的深度相似，因此，基本上与沟槽105的深度相似。沟道在y方向上的间距(pitch)(y间距)能够在约0.1μm至约10μm范围之内。沟道在x方向上的间距(x间距)能够在约0.1μm至约10μm范围之内。给出这些尺寸，假设它们各自形成的空间相同，沟道115的总面积能够比沟道15增加约10到约300％。
在一些实施例中，因为新产生的沟道面积能够大于由这种结构而损失的沟道面积，所以x间距能够大于隔开相邻柱沟槽135的台面150的厚度。在其他实施例中，x间距能够小于台面的厚度。
在不增加包含3D沟道结构的半导体器件100的导通电阻的情况下，能够增大x间距。在常规沟道中，增加x方向的间距将因为增大沟道的宽度而使导通电阻增大。在3D结构下，尽管x间距增加，却因为在相邻柱沟槽之间保留的间隙155而不增大导通电阻。该3D沟道结构的特性在图7中得以描述，其中具体的导通电阻(Rsp)随x间距增大而实际上减小。
3D沟道结构能通过提供上述任何结构的任何方法来生产。在一些实施例中，首先提供半导体衬底。在现有技术中任何已知的衬底都可以在本发明中使用。合适的衬底包括硅晶片、外延硅层、诸如使用在绝缘体上的硅结构(SOI)技术中的粘结晶片、和/或非晶硅层，这些全部可以为掺杂的或非掺杂的。在一些例子中，衬底包含的单晶硅晶片，该单晶硅晶片具有一个或多个位于其上部区域中的外延(“epi”)硅层。该外延层能使用在现有技术中的任何已知工艺来提供，包括任何已知的外延沉积工艺。该外延层能够掺杂有期望浓度的n-型掺杂物。接下来，n-型导电性掺杂物被注入以在该外延层(或者该衬底)的上部中形成源区110，直到形成期望的浓度和源区的深度。
接着，形成了双沟槽结构。在一些例子中，双沟槽结构是通过任何已知工艺而形成的。在其他实施例中，沉积第一掩膜并随后用其来蚀刻沟槽区至第一深度，其基本上与在该柱沟槽之间的台面150的上表面相似。随后，沉积第二掩膜以覆盖将要形成该台面的区域。随后开始进行第二蚀刻，以将柱沟槽135蚀刻至第二深度，该深度为双沟槽结构的底部。在其他实施例中，双沟槽结构能够通过抗蚀刻修整工艺而形成。
接着，在这些柱沟槽135中所得到的结构上以及在该台面150的上表面上形成氧化物层140。这个氧化过程能通过现有技术中已知的任何氧化物淀积或者氧化工艺来实现。在一些实施例中，氧化物层140是通过化学气相沉积来形成的。氧化物层140的厚度能根据将要形成的半导体器件的需要调整至任何的厚度。
当一层多晶硅(或其他导电材料)沉积在该双沟槽结构上时工序仍在继续。沉积该多晶硅直到基本上填满或者溢出该柱沟槽135并覆盖该台面(柱之间)。能够使用在现有技术中已知的任何工艺来沉积多晶硅，包括化学气相沉积(CVD)、PECVD、LPCVD等。在一些实施例中，多晶硅层还注入上沟槽内并作为导电层与该柱沟槽内的多晶硅相连接。在其他实施例中，使用现有技术中的任何工艺，多晶硅层能被回蚀刻以除去在台面之上的过多材料。然后，可以在这些柱沟槽和台面的顶部上沉积一层单独的导电层以连接这些柱沟槽中的多晶硅。
3D沟道结构能用在许多半导体器件中。在一些构造中，3D沟道结构能用在如图4和5所描绘的半导体器件200中。这些器件200包含带有外延层240的n+硅衬底205，该外延层的下部掺杂有n-型掺杂物用以形成N-本体区210。该外延层的中部已经掺杂有p-型掺杂物以形成p-阱215。该外延层的上部已经掺杂有n-型掺杂物以形成重本体区220和N-源区225。在该外延层240周围已经形成屏蔽氧化物层230和屏蔽(shield)235(由多晶硅或者金属形成)。
该器件200还具有双沟槽结构245，该双沟槽结构形成在包含外延层240的该衬底的上表面中。该双沟槽结构包含下沟槽250和上沟槽255。下沟槽250包含被台面265隔开的多个柱沟槽260。硅氧化物层270已经形成在该下沟槽250的底部和侧壁中、该台面265的上表面上、以及该上沟槽255的侧壁上。在每个柱沟槽内的多晶硅层290的上表面上以及该台面的上表面上已经形成导电顶层275(例如硅化物、多晶硅、金属或者这些的组合)。并且在硅化物层上形成掺杂介电层280(即，BPSG)。
通过这样的结构，MOSFET器件已经在沟槽内形成。氧化物层270起到了栅氧化物的作用，而在该柱沟槽内的多晶硅层290起到了栅的作用。这些栅多晶硅层通过导电顶层相连，从而不需要媒介结构或者双层金属层使多晶硅栅与源金属相隔离。屏蔽和屏蔽氧化物靠近沟槽形成，以用于更高的击穿电压(BV)级别。
在图6中描绘了模拟半导体器件300内的其他3D沟道结构。在图6中示出的实施例中，器件300包含带有外延层340的n+硅衬底，外延层已经掺杂有n-型掺杂物，以形成N-源区325。屏蔽氧化物层330和屏蔽335(由多晶硅或者金属形成)已经在外延层340的周围形成。该器件300包含双沟槽结构345，该双沟槽结构形成在包含外延层340的衬底的上表面中。该双沟槽结构包含下沟槽350和上沟槽355。该下沟槽350包含被台面365隔开的多个柱沟槽360。在该下沟槽350的底面和侧壁上，在该上沟槽355的侧壁上都形成有硅氧化物层370，但在该台面的顶部上却没有。对于导电顶层(例如硅化物、多晶硅、金属、或者这些的组合)并没有进行描绘，但是它可以形成在每个柱沟槽内的多晶硅层的上表面上以及该台面的上表面上。
如上所述的器件中，不仅能够通过工艺参数(注入剂量、栅氧化物厚度等)，还通过柱沟槽之间的距离(或者台面的宽度)对反型层形成的程度和阈值电压进行调整，并且甚至进行控制。当相邻沟道之间的距离变长时，x方向上的阈值电压变得比y方向上的阈值电压更大。当这个距离变小时，两个沟槽的能量级别干扰，并且阈值电压降低。因此，将这两个效果组合能用来产生一致的阈值电压和更强的反型层，相应地，这个能用来更多地减少Rsp。
在一些实施例中，该台面的宽度能在约0.01至约10μm的范围内。在其他实施例中，该台面的宽度能是约1μm。这些柱沟槽的直径以及柱沟槽之间的距离(台面的宽度)能在它们形成时通过工艺参数来控制，包括在工艺中使用的光掩模、氧化物层的生长以及蚀刻工艺。
沟道结构的3D构造提供了与常规沟道中使用的沟道基本上垂直对齐的额外沟道区。这个构造也由此增加了沟道密度并减少了Rsp。在3D构造中的沟道被角部以及顶部沟道区所连接以产生高电流，这不像在常规沟道中局限于单个方向。同样，该3D构造能有助于避免与间距减少有关的挑战，诸如器件性能降级(如，低UIL能力)或者对工艺变化的敏感性(如，重本体接触形成)。并且这个构造能作为常规间距减少的一个补救方法来保持Rsp降低。
应该理解，这里提供的所有材料类型都仅仅是用于示例性的目的。相应地，此处描述的实施例中的各种介电层的一个或多个可以包含低-k或者高-k介电材料。例如，在该沟槽中的多晶硅沉积之前所形成的氧化物层可以包含高-k介电材料。
在一些实施例中，用于制造一种半导体器件的方法包括工艺：提供半导体衬底；掺杂衬底的上部以形成源区；对衬底进行掩膜以及蚀刻以形成沿y方向延伸的上沟槽，以便其接近该源区；对该衬底进行掩膜以及蚀刻以形成沿x和y方向延伸并由台面所隔开的多个下沟槽；在该下沟槽的底部和侧壁上以及该上沟槽的侧壁上形成氧化物层；在该下沟槽中的氧化物层上沉积导电或半导电层的第一部分；以及在上沟槽内的台面和第一导电或半导电层上沉积导电或者半导电层的第二部分。在这些实施例中，该器件能包含沿x、y、和z方向延伸以形成三维沟道结构的沟道。能够调整在这些下沟槽之间的台面的宽度以控制阈值电压和反型层，而不需要改变掺杂分布。该方法能进一步包括在该台面的上部上形成氧化物层。该方法能使该下沟槽在x方向上的宽度形成为大于用来隔开相邻下沟槽的该台面的长度。该方法能使下沟槽的宽度形成为处于约0.01到约10μm的范围内，且长度在约0.01至约10μm的范围内。该方法能使导电或半导电层的第一部分形成作为包括多晶硅的第一层。该方法能使导电或半导电层的第二部分形成作为包括硅化物的第二层。
除了先前示出的任何修改，很多其他的变化和另外的布置方式都可以由本领域的技术人员设计出来，而不违背该说明书的精神和范围，而所附权利要求旨在涵盖这样的修改以及布置方式。所以，尽管上面所描述的信息都具有与目前被看作是最实用和优选方面相关的特殊性和细节，对于本领域的普通技术人员将显而易见的是，在不违背这里所阐明的原理和概念的前提下，可以做出各种修改，包括但不局限于形式、功能、操作以及使用的方式。另外，诸如这里使用的例子仅仅用于示例性且不应以任何方式理解成限制。
Claims (23)
1.一种半导体器件，包括：
半导体衬底，在所述衬底的上部中包含源区；
双沟槽结构，位于所述衬底的上部中，其中，所述双沟槽结构包含有沿x和y两个方向沟道延伸且被台面隔开的多个下沟槽以及沿y方向延伸且位于所述衬底的上部中并接近所述源区的上沟槽；
氧化物层，位于所述下沟槽的底部、侧壁上、以及所述上沟槽的侧壁上；
导电或半导电层的第一部分，位于所述下沟槽中的所述氧化物层上；以及
导电或半导电层的第二部分，位于所述第一导电层和所述台面上。
2.根据权利要求1所述的器件，其中，所述器件包含沿x、y、和z方向延伸以形成三维沟道结构的沟道。
3.根据权利要求1所述的器件，其中，所述下沟槽的上部通到所述上沟槽的下部。
4.根据权利要求1所述的器件，其中，所述氧化物层还位于所述台面的上部上。
5.根据权利要求4所述的器件，其中，电流在三个维度上流过所述双沟槽结构。
6.根据权利要求1所述的器件，其中，所述下沟槽沿x方向的宽度大于隔开相邻下沟槽的所述台面的长度。
7.根据权利要求1所述的器件，其中，所述下沟槽的宽度在约0.01到约10μm的范围内，且长度在约0.01至约10μm的范围内。
8.根据权利要求1所述的器件，其中，导电或半导电层的所述第一部分形成第一层，并且不同的导电或半导电层的所述第二部分形成第二层。
9.根据权利要求8所述的器件，其中，所述第一部分被沉积以覆盖所述台面，并且所述第二层被沉积在所述第一层上。
10.一种包含三维沟道结构的沟槽MOSFET器件，包括：
硅衬底，在其上部中具有外延层，所述外延区在其上部中包含源区；
双沟槽结构，位于所述衬底的上部中，其中，所述双沟槽结构包含有沿x和y方向延伸且被台面隔开的多个下沟槽以及沿y方向延伸且位于所述衬底的上部中并接近所述源区的上沟槽；
栅氧化物层，位于所述下沟槽的底部、侧壁上、以及所述上沟槽的侧壁上；
多晶硅栅，位于所述下沟槽中的所述氧化物层上；
导电层，位于所述多晶硅栅和所述台面上且在所述上沟槽中；以及
绝缘层，位于所述上沟槽中的所述导电层上且位于所述源区之间。
11.根据权利要求10所述的器件，其中，所述器件包含沿x、y、和z方向延伸以形成三维沟道结构的沟道。
12.根据权利要求10所述的器件，其中，所述氧化物层还位于所述台面的上部上。
13.根据权利要求12所述的器件，其中，电流在三个维度上流过所述双沟槽结构。
14.根据权利要求10所述的器件，其中，所述下沟槽沿x方向的宽度大于隔开相邻下沟槽的所述台面的长度。
15.根据权利要求10所述的器件，其中，所述下沟槽的宽度在约0.01到约10μm的范围内，且长度在约0.01至约10μm的范围内。
16.根据权利要求10所述的器件，其中，所述下沟槽之间的台面宽度能够被调节以控制阈值电压和反型层，而不改变掺杂分布。
17.根据权利要求10所述的器件，进一步包括围绕所述外延层的导电屏蔽和屏蔽氧化物层。
18.一种包含三维沟道结构的沟槽MOSFET器件，包括：
硅衬底，在其上部中具有外延层，所述外延区在其上部中包含源区；
双沟槽结构，位于所述衬底的上部中，其中，所述双沟槽结构包含有沿x和y方向延伸且被台面隔开的多个下沟槽以及沿y方向延伸且位于所述衬底的上部中并接近所述源区的上沟槽，由此形成沿x、y、和z方向延伸的沟道并且制成三维沟道结构，从而电流在三个维度上流过所述双沟槽结构；
栅氧化物层，位于所述下沟槽的底部、侧壁上、以及所述上沟槽的侧壁上；
多晶硅栅，位于所述下沟槽中的所述氧化物层上；
导电层，位于所述多晶硅栅和所述台面上且在所述上沟槽中；以及
绝缘层，位于所述上沟槽中的所述导电层上且位于所述源区之间。
19.根据权利要求10所述的器件，其中，所述氧化物层还位于所述台面的上部上。
20.根据权利要求10所述的器件，其中，所述下沟槽沿x方向的宽度大于隔开相邻下沟槽的所述台面的长度。
21.根据权利要求10所述的器件，其中，所述下沟槽的宽度在约0.01到约10μm的范围内，且长度在约0.01至约10μm的范围内。
22.根据权利要求10所述的器件，其中，所述下沟槽之间的台面宽度能够被调节以控制阈值电压和反型层，而不改变掺杂分布。
23.根据权利要求10所述的器件，进一步包括围绕所述外延层的导电屏蔽和屏蔽氧化物层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/480,065 US8072027B2 (en) | 2009-06-08 | 2009-06-08 | 3D channel architecture for semiconductor devices |
| US12/480,065 | 2009-06-08 | ||
| PCT/US2010/037656 WO2010144375A2 (en) | 2009-06-08 | 2010-06-07 | 3d channel architecture for semiconductor devices |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102449770A true CN102449770A (zh) | 2012-05-09 |
| CN102449770B CN102449770B (zh) | 2015-02-04 |
Family
ID=43300132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201080028372.5A Expired - Fee Related CN102449770B (zh) | 2009-06-08 | 2010-06-07 | 用于半导体器件的3d沟道结构 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8072027B2 (zh) |
| KR (1) | KR101357620B1 (zh) |
| CN (1) | CN102449770B (zh) |
| DE (1) | DE112010002354T5 (zh) |
| WO (1) | WO2010144375A2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114883384A (zh) * | 2022-03-30 | 2022-08-09 | 西安电子科技大学 | 一种三维条形元胞结构、制备方法及其器件 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9818743B2 (en) | 2013-06-21 | 2017-11-14 | Infineon Technologies Americas Corp. | Power semiconductor device with contiguous gate trenches and offset source trenches |
| US10622476B2 (en) | 2017-12-27 | 2020-04-14 | Samsung Electronics Co., Ltd. | Vertical field effect transistor having two-dimensional channel structure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4541001A (en) * | 1982-09-23 | 1985-09-10 | Eaton Corporation | Bidirectional power FET with substrate-referenced shield |
| US5326711A (en) * | 1993-01-04 | 1994-07-05 | Texas Instruments Incorporated | High performance high voltage vertical transistor and method of fabrication |
| CN101199042A (zh) * | 2005-06-21 | 2008-06-11 | 英特尔公司 | 半导体器件结构及形成半导体结构的方法 |
| CN201107811Y (zh) * | 2006-12-12 | 2008-08-27 | 哈尔滨理工大学 | 有机光电三极管 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4379305A (en) * | 1980-05-29 | 1983-04-05 | General Instrument Corp. | Mesh gate V-MOS power FET |
| US4673962A (en) * | 1985-03-21 | 1987-06-16 | Texas Instruments Incorporated | Vertical DRAM cell and method |
| US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| US5315142A (en) * | 1992-03-23 | 1994-05-24 | International Business Machines Corporation | High performance trench EEPROM cell |
| US5670803A (en) * | 1995-02-08 | 1997-09-23 | International Business Machines Corporation | Three-dimensional SRAM trench structure and fabrication method therefor |
| US5705409A (en) * | 1995-09-28 | 1998-01-06 | Motorola Inc. | Method for forming trench transistor structure |
| US6207994B1 (en) * | 1996-11-05 | 2001-03-27 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region |
| US6281547B1 (en) * | 1997-05-08 | 2001-08-28 | Megamos Corporation | Power transistor cells provided with reliable trenched source contacts connected to narrower source manufactured without a source mask |
| DE19743342C2 (de) * | 1997-09-30 | 2002-02-28 | Infineon Technologies Ag | Feldeffekttransistor hoher Packungsdichte und Verfahren zu seiner Herstellung |
| US6081009A (en) * | 1997-11-10 | 2000-06-27 | Intersil Corporation | High voltage mosfet structure |
| DE19808348C1 (de) * | 1998-02-27 | 1999-06-24 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| JP4534303B2 (ja) * | 2000-04-27 | 2010-09-01 | 富士電機システムズ株式会社 | 横型超接合半導体素子 |
| US6710403B2 (en) * | 2002-07-30 | 2004-03-23 | Fairchild Semiconductor Corporation | Dual trench power MOSFET |
| DE10324754B4 (de) * | 2003-05-30 | 2018-11-08 | Infineon Technologies Ag | Halbleiterbauelement |
| JP2008546216A (ja) * | 2005-06-10 | 2008-12-18 | フェアチャイルド・セミコンダクター・コーポレーション | 電荷平衡電界効果トランジスタ |
| US7385248B2 (en) * | 2005-08-09 | 2008-06-10 | Fairchild Semiconductor Corporation | Shielded gate field effect transistor with improved inter-poly dielectric |
| US7492005B2 (en) * | 2005-12-28 | 2009-02-17 | Alpha & Omega Semiconductor, Ltd. | Excessive round-hole shielded gate trench (SGT) MOSFET devices and manufacturing processes |
| US7452777B2 (en) * | 2006-01-25 | 2008-11-18 | Fairchild Semiconductor Corporation | Self-aligned trench MOSFET structure and method of manufacture |
| KR100827529B1 (ko) * | 2007-04-17 | 2008-05-06 | 주식회사 하이닉스반도체 | 다중채널을 갖는 반도체 소자 및 그의 제조 방법 |
| EP2172494A1 (en) | 2008-10-03 | 2010-04-07 | Ineos Europe Limited | Process |
-
2009
- 2009-06-08 US US12/480,065 patent/US8072027B2/en active Active
-
2010
- 2010-06-07 KR KR1020117029166A patent/KR101357620B1/ko active Active
- 2010-06-07 WO PCT/US2010/037656 patent/WO2010144375A2/en active Application Filing
- 2010-06-07 CN CN201080028372.5A patent/CN102449770B/zh not_active Expired - Fee Related
- 2010-06-07 DE DE112010002354T patent/DE112010002354T5/de not_active Ceased
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4541001A (en) * | 1982-09-23 | 1985-09-10 | Eaton Corporation | Bidirectional power FET with substrate-referenced shield |
| US5326711A (en) * | 1993-01-04 | 1994-07-05 | Texas Instruments Incorporated | High performance high voltage vertical transistor and method of fabrication |
| CN101199042A (zh) * | 2005-06-21 | 2008-06-11 | 英特尔公司 | 半导体器件结构及形成半导体结构的方法 |
| CN201107811Y (zh) * | 2006-12-12 | 2008-08-27 | 哈尔滨理工大学 | 有机光电三极管 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114883384A (zh) * | 2022-03-30 | 2022-08-09 | 西安电子科技大学 | 一种三维条形元胞结构、制备方法及其器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101357620B1 (ko) | 2014-02-03 |
| CN102449770B (zh) | 2015-02-04 |
| WO2010144375A2 (en) | 2010-12-16 |
| WO2010144375A3 (en) | 2011-03-03 |
| DE112010002354T5 (de) | 2012-08-30 |
| US8072027B2 (en) | 2011-12-06 |
| KR20120016268A (ko) | 2012-02-23 |
| US20100308402A1 (en) | 2010-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11804520B2 (en) | Semiconductor device | |
| US20220005924A1 (en) | Semiconductor device having a super junction structure and method of manufacturing the same | |
| US7928505B2 (en) | Semiconductor device with vertical trench and lightly doped region | |
| US6670673B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| US11545545B2 (en) | Superjunction device with oxygen inserted Si-layers | |
| JP2005505921A (ja) | フローティングアイランド電圧維持層を有する半導体パワーデバイス | |
| US9000516B2 (en) | Super-junction device and method of forming the same | |
| US10608103B2 (en) | Method for forming vertical field effect transistor devices having alternating drift regions and compensation regions | |
| US7683425B2 (en) | Trench gate-type MOSFET device and method for manufacturing the same | |
| CN215731715U (zh) | 集成电路 | |
| CN104241344B (zh) | 沟渠式功率元件及其制造方法 | |
| JP2008282859A (ja) | 半導体装置 | |
| CN102449770A (zh) | 用于半导体器件的3d沟道结构 | |
| US20080290366A1 (en) | Soi Vertical Bipolar Power Component | |
| KR101403061B1 (ko) | 전력 반도체 디바이스 | |
| CN103839998B (zh) | Ldmos器件及其制造方法 | |
| JP2006261562A (ja) | 半導体装置 | |
| KR100555444B1 (ko) | 트렌치 게이트형 전력용 반도체 소자 및 그 제조 방법 | |
| JP3244414U (ja) | パワー半導体装置およびパワー半導体装置の製造方法 | |
| CN210015858U (zh) | 超结器件结构 | |
| CN120018531A (zh) | Igbt器件及其制备方法 | |
| KR20220121391A (ko) | 슈퍼정션 반도체 소자 및 제조방법 | |
| JP2009295749A (ja) | 半導体装置及びその製造方法 | |
| JP2014060360A (ja) | 電力用半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20150204 Termination date: 20210607 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |