WO2015100813A1

WO2015100813A1 - Goa电路结构

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Publication number: WO2015100813A1
Application number: PCT/CN2014/070940
Authority: WO
Inventors: 戴超
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2013-12-30
Filing date: 2014-01-21
Publication date: 2015-07-09
Anticipated expiration: 2016-06-30
Also published as: US9343032B2; JP6240787B2; US20160055815A1; GB2534096A; JP2017510830A; GB2534096B; CN103730094A; US9311880B2; KR20160078439A; CN103730094B; KR101818384B1; US20150187312A1

Abstract

一种GOA电路结构，包括级联的多个孪生GOA单元，每个所述孪生GOA单元包括第2N-1级GOA单元和第2N级GOA单元，具有与第2N-1级栅极信号点（Q（2N-1））和第2N级栅极信号点（Q（2N））连接的第一下拉维持电路（500），第二下拉维持电路（600），第三下拉维持电路（500'）和第四下拉维持电路（600'）；通过输入第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号使该第一下拉维持电路（500）、第二下拉维持电路（600）、第三下拉维持电路（500'）及第四下拉维持电路（600'）交替工作。该GOA电路结构通过共享下拉维持电路可以让每个部分工作1/4时间，休息3/4时间，这样可以减轻下拉维持电路部分关键TFT的应力作用。

Description

晶显示技术领域，尤其涉及种 GOA电路结构。背景技术

液晶显示器具有机身薄，省电、无辐射等众多优点，得到了广泛的应用。现有市场上的液晶显示器大部分为背光型液晶显示器，其包括液晶面板及背光模组 ( backlight module ) 。液晶面板的工作原理是在两片平行的剥离基板当中放置液晶分子，并在两片玻璃基板上施加驱动电压来控制液晶分子的旋转方向，以将背光模组的光线折射出来产生画面。

主动式液晶显示器中，每个像素具有一个薄膜晶体管（TFT ) , 其櫥极（Gate )连接至水平扫描线，漏极（Drain )连接至垂直方向的数据线，源极（Source ) 则连接至像素电极。在水平扫描线上施加足够的电压，会使得该条线上的所有 TFT打开，此时该水平扫描线上的像素电极会与垂直方向的数据线连接，从而将数据线上的显示信号电压写入像素，控制不同液晶的透光度进而达到控制色彩的效果。目前主动式液晶显示面板水平扫描线的驱动主要由面板外接的来完成，外接的 IC可以控制各级水平扫描线的逐级充电和放电。而 Gate Driver On Array (阵列基板行驱动），简称 GOA , 是利用现有薄膜晶体管液晶显示器阵列（Array )制程将 Gate行扫描驱动信号电路制作在阵列（Array )基板上，实现对 Gate 逐行扫描的驱动方式。因此，可以运用液晶显示面板的原有制程将氷平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接 IC 来完成水平扫描线的驱动。 GOA技术能减少夕卜接 IC的绑定 (bonding)工序, 有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显 rpr /品 _G

现有的 GOA电路，通常包括级联的多个 GOA单元，每一级 GOA单元对应驱动一级水平扫描线。 GOA单元的主要结构包括上拉电路（Pull- up part ) , 上 4立控制电路（Pull- up control part ) , 下传电 ¾ Traiisfer Part), 下 ·电 ^?各 ( Key Pull-down Part ) ^ i维持电珞 ( Pull-down Holding Part ) ，以及负责 -电位抬升的自举 ( Boast ) 电容。上拉电路主要负责将时钟信号（Clock )输出为柵极（Gate )信号；上拉控制电路负责控制上拉电路的打开时间，一般连接前面级 GOA 电路传递过来的下传信号或者 Gate 信号；下拉电路负责在第一时间将 Gate 拉低为低电位，即关闭 Gate 信号；下拉维持电路则负责将 Gate输出信号和上拉电路的 Gate信号（通常称为 Q 点）维持（Holding ) 在关闭状态（即负电位），通常有两个下拉维持模块交替作用；自举电容（C boast ) 则负责 Q点的二次抬升，这样有利于上拉电路的 G(N)输出。

现有技术中 GOA电路结构基本是将上述几部分放置在同一级 GOA单元电路中，尤其是非晶硅 GOA 电路中比较重要的两个下拉维持电路是交替作用在同一级 GOA电路的，如图 1所示，其为现有技术常釆用的 GOA 电路结构示意图。用于传递直流低电压 VSS、以及 CK1-CK4的 4个高频时钟信号的金属线放置于各级 GOA电路的外围。各级 GOA单元分别具有第一下拉维持电路和第二下拉维持电路，第一下拉维持电路和第二下拉维持电路分别连接在 Q ( N ) 和 G ( N )之间，从而用于交替起作用将 Q ( N )和 G ( N ) 维持在关闭状态。第 N级 GOA单元电路分别接受 VSS、 CKi〜CK4中的 1个 CK信号，并产生 G( )信号。 STV信号为 GOA电路的启动信号，所以 STV信号负责启动第一级和第二级 GOA单元电路, 而后面的第 N级 GOA电路的启动信号由前面 N-2级电路的下传电路部分的 ST(N- 2)的信号负责产生，这样就可以逐级打开 GOA驱动电路，实现行扫描驱动。图 1所示的各级 GOA单元电路间的连接方法可保证 GOA信号可以逐级传递，使得各级水平扫描线可以被逐級充电和放电。

】、虽然一和第^拉维持电路交替作用，也就是工作时间和休息时间各占一半，但是对于 TFT 而言应力（Stress )之后的恢复时间还是比较短，因此下拉维持电路的失效远比其他电路部分要严重；

2、相邻两级 GOA单元的下拉维持电路和 Q点没有相互作用使得电路实际作用效率很低，因为 Gate信号打开只是一瞬间，其他很长时间处于关闭状态，相邻级 GOA单元的下拉作用时间和 Q点波形基本是相似的;

3、下拉维持电路部分一般采用的是高频控制信号，这样会增加电路的功耗，也有采用两组低频控制信号，但这样同时也加剧了 TFT 应力

( Stress )作用。发明内容

因此，本发明的目的在于提供一种 GOA电路结构，通过 GOA下拉电路共享实现减少每个下拉维持电路的工作时间，有更多的时间进行应力恢为实现上述目的，本发明提供了一种 GOA 电路结构，其包括级联的多个孪生 GOA单元，设 N为自然数，第 N级 GOA单元控制对显示区域第 N级水平扫描线充电，每个所述孪生 GOA单元包括第 2N 1级 GOA单元和第 2N级 GOA单元，该第 2N 1级 GOA单元包括分别与其第 2N- 1级栅极信号点和第 2N-1 级水平扫描线连接的第一下拉维持电路和第二下拉维持电路，该第 2N级 GOA单元包括分别与其第 2N级柵极信号点和第 2N级水平扫描线连接的第三下拉维持电路和第四下拉维持电路; 该第 2N- 1 级栅极信号点还分别连接该第三下拉维持电路和第四下拉维持电路，该第 2N 级柵极信号点还分别连接该第一下拉维持电路和第二下拉维持电路；

该第一下拉维持电路包括：

第一薄膜晶体管，其柵极输入第二时钟信号，漏极和源极分别输入第一时钟信号和连接第一电路点，该第一下拉维持电路是否工作根据该第一电路点的电位高低决定；

该第二下拉维持电路包括：

第二薄膜晶体管，其栅极输入第四时钟信号，漏极和源极分别输入第三时钟信号和连接第二电路点，该第二下拉维持电路是否工作根据该第二电路点的电位高低决定；

该第三下拉维持电路包括：

第三薄膜晶体管，其柵极输入第三时钟信号，漏极和源极分别输入第二时钟信号和连接第三电路点，该第三下拉维持电路是否工作根据该第三电路点的电位高低决定；

该第四下拉维持电路包括：

第四薄膜晶体管，其树极输入第一时钟信号，漏极和源极分别输入第四时钟信号和连接第四电路点，该第四下拉维持电路是否工作根据该第四电路点的电位高低决定；

该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号设置为使该第一下拉维持电路、第二下拉维持电路、第三下拉维持电路及第四下拉维持电路交替工作。

其中，第一上拉时钟信号、第二上拉时钟信号、第三上拉时钟信号及第四上拉时钟信号分别输入第 2N-1级，第 2N级，第 2N+1级和第 2N+2 级 GOA 单元的上拉电路以分别对显示区域相应的水平扫描线充电，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为该第一上拉时钟信号、第二上拉时钟信号、第三上拉时钟信号及第四上拉时其中，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为个低频时钟信号。

其中，该第一下拉维持电路还包括：

第五薄膜晶体管，其橋极连接该第 2N- 级橋极信号点，漏极和源极分别连接该第一电路点和输入直流低电压；

第六薄膜晶体管，其树极连接该第一电路点，漏极和源极分别连接该第 2N- 1級柵极信号点和输入该直流低电压；

第七薄膜晶体管，其栅极连接该第一电路点 , 漏极和源极分别连接该第 2N-1级水平扫描线和输入该直流低电压；

第八薄膜晶体管，其棚 ·极连接该第 2N 级柵极信号点，漏极和源极分别连接该第一电路点和输入该直流低电压。

其中，该第二下拉维持电路还包括：

第九薄膜晶体管，其 *极连接该第级柵极信号点，漏极和源极分别连接该第二电路点和输入该直流低电压；

第十薄膜晶体管，其柵极连接该第二电路点，漏极和源极分别连接该第 2N- 1级櫥极信号点和输入该直流低电压；

第十一薄膜晶体管，其槲极连接该第二电路点，漏极和源极分别连接该第 2N- 级水平扫描线和输入该直流低电压；

第十二薄膜晶体管，其柵极连接该第 2N 级栅极信号点，漏极和源极分别连接该第二电路点和输入该直流低电压。

其中，该第三下拉维持电路还包括：

第十三薄膜晶体管，其柵极连接该第 2N- 1 级柵极信号点，漏极和源极分别连接该第三电路点和输入该直流低电压；

第十四薄膜晶体管，其柵极连接该第三电路点，漏极和源极分别连接该第 2N级栅极信号点和输入该直流低电压；

第十五薄膜晶体管，其棚-极连接该第三电路点，漏极和源极分别连接该第 2N级水平扫描线和输入该直流低电压；

第十六薄膜晶体管，其柵极连接该第 2N 级栅极信号点，漏极和源极分别连接该第三电路点和输入该直流低电压。

其中，该第四下拉维持电路还包括：

第十七薄膜晶体管，其柵极连接该第 2N- 1 級柵极信号点，漏极和源极分别连接该第四电路点和输入该直流低电压；

第十八薄膜晶体管，其柵极连接该第四电路点，漏极和源极分别连接该第 2N级櫥极信号点和输入该直流低电压；

第十九薄膜晶体管，其栅极连接该：占 - 漏极和源极分别连接该第 2N级水平扫描线和输入该直流低电压;

第二十薄膜晶体管，其柵极连接该第 2N L信号点，漏极和源极分别连接该第四电路点和输入该直流低电压。

其中：

该第 2N- i級 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N-1 级栅极信号点和该第 2N 1 级水平扫描线连接，该上拉控制电路和下传电路（300 )分别与该第 2N〗级楣极信号点连接；

该第 2N级 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N 级栅极信号点和该第 2N 級水平扫描线连接，该上拉控制电路和下传电路分别与该第 2N级 *极信号点连接。

其中，所述第 2N- 级 GOA单元的柵极信号点和第 2N级 GOA单元的栅极信号点连接在一起。

其中，该第 2N- 1 级 GOA单元还包括上拉电路，下拉电路及自举电容，该上拉电、下拉电路及自举电容分别与该第 2N- i 级櫥极信号点和该第 2N 1级水平扫描线连.接；

该第 2N级 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N 级栅极信号点和该第 2N级水平扫描线连接，该上拉控制电路和下传电路分别与该第 2N级栅极信号点连接。

本发明还提供一种 GOA电路结构，包括级联的多个孪生 GOA单元，设. N为自然数，第 N级 GOA单元控制对显示区域第 N級水平扫描线充电，每个所述孪生 GOA单元包括第 2N-1级 GOA单元和第 2N级 GOA单元，该第 2N- 1级 GOA单元包括分别与其第 2N 1级栅极信号点和第 2N 1 级水平扫描线连接的第一下拉维持电路和第二下拉维持电路，该第 2 级

GOA单元包括信号点和第 2N级水

第三下拉维持电路和第四下拉维持电路；该第 2N- 1 级栅极信号点还分别连接该第三下拉维持电路和第四下拉维持电路，该第 2N 级栅极信号点还分别

该第一下拉维持电路包括：

第一薄膜晶体管， -时钟信号，漏极和源极分别输入第一时钟信号和连接第一电路点，该第一下拉维持电路是否工作根据该第一电路点的电位高低决定；

该第二下拉维持电路包括：

该第三下拉维持电路包括：

第三薄膜晶体管，其栅极输入第三时钟信号，漏极和源极分别输入第二时钟信号和连接第三电路点，该第三下拉维持电路是否工作根据该第三电路点的电位高低决定；

该第四下拉维持电路包括：

第四薄膜晶体管，其柵极输入第一时钟信号，漏极和源极分别输入第四时钟信号和连接第四电路点，该第四下拉维持电路是否工作根据该第四电路点的电位高低决定；

该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号设置为使该第一下拉维持电路、第二下拉维持电路、第三下拉维持电路及第四下拉维持电路交替工作；

其中，第一上拉时钟信号、第二上拉时钟信号、第三上拉时钟信号及第四上拉时钟信号分别输入第 2N-1级，第 2N级，第 2N+1级和第 2N+2 级 GOA 单元的上拉电路以分别对显示区域相应的水平扫描线充电，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为该第一上拉时钟信号、第二上拉时钟信号、第三上拉时钟信号及第四上拉时钟信号；

其中，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为个低频时钟信号；

其中，该第一下拉维持电路还包括：

第六薄膜晶体管，其柵极连接该第一电路点，漏极和源极分别连接该第 2N- 1級柵极信号点和输入该直流低电压；

第七薄膜晶体管，其栅极连接该第一电路点 , 漏极和源极分别连接该第 2N-1级水平扫描线和输入该直流低电压;

第八薄膜晶体管，其棚 ·极连接该第 2N 级柵极信号点，漏极和源极分别连接该第一电路点和输入该直流低电压；其中，该第二下拉维持电路还包括：

第九薄膜晶体管，其树极连接该第 2N- 1 级 *极信号点，漏极和源极分别连接该第二电路点和输入该直流低电压；

第十薄膜晶体管，其柵极连接该第二电路点，漏极和源极分别连接该第 2N-1级棚 ·极信号点和输入该直流低电压；

第十一薄膜晶体管，其柵极连接该第二电路点，漏极和源极分别连接该第 2N- i级水平扫描线和输入该直流低电压；

第十二薄膜晶体管，其栅极连接该第 2N 级 *极信号点，漏极和源极分别连.接该第二电路点和输入该直流低电压；

其中，该第三下拉维持电路还包括：

第十三薄膜晶体管，其栅极连接该第 2N- 1 级栅极信号点，漏极和源极分别连接该第三电路点和输入该直流低电压；

第十四薄膜晶体管，其槲极连接该第三电路点，漏极和源极分别连接该第 2N级栅极信号点和输入该直流低电压；

第十五薄膜晶体管，其栅极连接该第三电路点，漏极和源极分别连接该第 2N级水平扫描线和输入该直流低电压；

第十六薄膜晶体管，其柵极连接该第 2N 级栅极信号点，漏极和源极分别连接该第三电路点和输入该直流低电压；

其中，该第四下拉维持电路还包括：

第十七薄膜晶体管，其栅极连接该第 2N- 1 級柵极信号点，漏极和源极分别连接该第四电路点和输入该直流低电压；

第十八薄膜晶体管，其柵极连接该第四电路点，漏极和源极分别连接该第 2N级栅极信号点和输入该直流低电压；

第十九薄膜晶体管，其栅极连接该第四电路点，漏极和源极分别连接该第 2N级水平扫描线和输入该直流低电压；

第二十薄膜晶体管，其橱极连接该第 2N 级栅极信号点，漏极和源极分别连接该第四电路点和输入该直流低电压。

该第 2N- 1级 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N- 1 级櫥极信号点和该第 2N- 1 级水平扫描线连接，该上拉控制电路和下传电路分别与该第 2N 1级柵极信号点连接；

该第 2N级 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N 级柵极信号点和该第 2N 级水平扫描线连接，该上拉控制电路和下传电路分别与该第 2N级栅极信号点连接。

所述第 2N 1级 GOA单元的栅极信号点和第 2N级 GOA单元的栅极信号点连接在一起。

该第 2N -】级 GOA单元还包括上拉电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N- 1 级.槲极信号点和该第 2N-1 级水平扫描线连接；

该第 2N级 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N 级极极信号点和该第 2N 级水平扫描线连接，该上拉控制电路和下传电路分别与该第 2N级栅极信号点连接。

本发明的 GOA 电路结构通过共享下拉维持电路可以让每个部分工作 1/4时间，休息 3/4时间，这样可以减轻下拉维持电路部分关键 TFT的应力 ( Stress )作用；共享 Q点可以减少 GOA电路的部分功能相似的模块，两级电路只需要一个上拉控制部分，而且可以实现 QS 点电位的二次抬升, 这样有利于栅极（Gate )信号的输入; 引入四组低频信号控制下拉维持电路可以降低电路功耗，，¾且更负的 LCL 有利于实现负压应力 ( Stress )恢复作用。附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其他有益效果显而易见。

附图中，

图 1为现有技术常采用的 GOA电路结构示意图；

图 2为本发明的 GOA电路结构的多级架构示意图；

图 3 为本发明的 GOA 电路结构的第一较佳实施例的电路结构示意图；

图 4为图 3所示电路结构的输入信号和各个关键节点的波形示意图；图 5 为本发明的 GOA 电路结构的第二较佳实施例的电路结构示意图；

图 6为图 5所示电路结构的控制信号和各个节点信号的示意图；图 7为图 5所示电路结构的另一种信号接法示意图；

图 8为图 7中四组下拉维持电路的 LC信号的时序以及信号接法示意图。具体实旅方式

参见图 2 , 其为本发明的 GOA 电路结构的多级架构示意图。本发明提出的新的 GOA电路架构基于每两级 GOA电路实现共享，尤其是下拉维持电路部分和上拉控制电路部分的 Q点，每两级的 GOA电路会输出两级栅极 ( Gate ) 波形，这里称之为孪生 GOA单元 ( Twined-GOA ) (图 2中 T100部分）。每个 Twined GOA接受 CK1/CK2/CK3/CK4./VSS/STV信号进行电路驱动，主要输出两组 Gate波形，而 TXvined GOA中四组下拉维持电路是交替作用的，这样每个只要工作 1/4 时间，其他 3Z4 时间用来做

Stress 恢复，这样可以大大降低应力 ( Stress )作用从而提高 GOA 电路的操作寿命。

如图 3 所示，其为本发明的 GOA电路结构的第一较佳实施例的电路结构示意图。孪生 GOA单元主要包括以下几部分：上拉控制电路 100和 100，，上拉电路 200和 200' , 下传电路 300和 300'为，下拉电路 400和 400' , 第一下拉维持电路 500，第二下拉维持电路 600, 第三下拉维持电路 500，，第四下拉维持电路 600'，自举电容 700和 700， ( C boast ) , 其中第一下拉维持电路 500，第二下拉维持电路 600，第三下拉维持电路 500'和第四下拉维持电路 600，构成四组下拉维持电路且交替工作，这样有更多的时间进行 Stress恢复。

第一下拉维持电路 500中 T51 Gate端连接 CK2, Drain端连接 CK1 , Source端连接 P(2N-1); 第二下拉维持电路 600中 T61 Gate端连接 C , Drain端连接 CK3， Source 端连接 K(2N 1); 第三下拉维持电路 500，中 Τ5Γ Gate端连接 CK3， Drain端连接 CK2, Source端连接 P(2N); 第四下拉维持电路 600，中 Τ6Γ Gate端连接 CK1 , Drain端连接 CK4, Source端连接 K(2N)。这样利用 CK信号之间的时序交叠部分可以产生四个独立的下拉维持电路控制信号 P(2N- 1) 、 K(2N- 1)、 P(2N) 、 K(2N)。

其中 T52、 Τ52'、 Τ62、 T62'的 Gate 端接 Q(2N 1)， T54、 T54'。

T64、 T64'的 Gate端接 Q(2N), 主要是为了楣极 ( Gate )信号输出时关闭孪生 GOA单元（Twined- GOA ) 的下拉维持 '电路。

参见图 4，其为图 3 所示电路结构的输入信号和各个关键节点的波形示意图。可以看出 P(2N- 1)、 K(2N- 1)、 P(2N) ' K(2N)的工作时间为 1/4, 应力恢复时间为 3/4，而且图 3 所示 Twined- GO A 电路的 Q(2N- 1)和 Q(IN), G(2N 1)和 G(2N)是独立的，因此实际上只有 P(2N 1)和 K(2N 1)在维持 ( Holding ) Q(2N 1)和 G(2N 1)， P(2N) 和 K(2N)在维持 Q(2N)和 Gi2N), 也就是说每级 T ined- GOA 电路的每个子电路只有一半时间在维持，这样对于 Q点来说存在较高的凤险，因此需要进行一定的改进。

如图 5 所示，其为本发明的 GOA电路结构的第二较佳实施例的电路结构示意图。结合图 3可看出，图 5是在图 3所示电路结构上针对 Q(2N-1) 和 Q(2N)进行的改进，也就是将两级 GOA的 Q点共享（ Q Sharing, 简称 QS点），这样就可以实现四组下拉维持电路对 Q点的一直作用，既降低了下拉维持电路应力作用，又解决了图 3所示电路结构 Q点的风险。

基本电路架构包括：一个共享的上拉控制电路 100'，一个共享的下传电路 300' , 两个上拉电路 200和 200， , 两个下拉电路 400和 400' , 两个自举电容 ( C Boast ) 以及四个共享的下拉维持电路。相对于图 3所示电路结构，这种 Q点共享的架构去掉了一些多余的 TFT，更加简单实用，而且应力作用弱、 Q点风险低。

T52、 Τ62、 Τ52 Τ62，的 Gate 端接 QS 点， Drain端分别接 P(2N- 1) 、 K(2N- 1)、 P(2N) 、 K(2N), Source端都接直流低电压 VSS , 主要是在 QS 高电位时关闭下拉维持电路。 Τ4Γ主要是用来放掉 QS 点的电荷； T31用来拉低 G(2N- 1)，由于 QS打开时 T21可以辅助放掉 G(2N- 1 )，因此 T31的尺寸（Size )可以小一些； T31，用来拉低 G(2N); T22，用来作为孪生 GOA单元电路的下传信号。

如图 6所示，是图 5所示电路结构的控制信号和各个节点信号的示意图。其中 QS(N)点变化比较复杂，可以实现多次抬升。 STV信号为电路启动信号，只在开始扫描的时候打开，后面一直处于低电位； CK信号占空比 ( Duty Ratio )为 50%, 然后利用时钟信号的交叠部分产生 P(2N-1) 、 K(2N- 1)、 P(2N) 、 K(2N)点的下拉维持电路控制信号；后面级的孪生 GOA单元下传信号只连接到偶数级 GOA子电路，因此时序上与 CK2和 CK4刚好相同，这样的做法主要是了避免共享 Q点后产生的错充问题。

QS( )会产生三次抬升的机会，第一次是传递信号输入上拉控制电路的 Τ1 Γ , 第二次是由于 CK1或 CK3的信号输入 G(2N-1) , 第三次是由于 CK2 或 CK4 的信号输入 G(2N)，这样 Q 点的电位可以抬升更高有利于 G(2N- 1)和 G(2N)信号的输入，这样就会产生如图所示的 QS(N)点电位变化。

如图 7所示，是图 5所示电路结构的另一种信号接法示意图。其中四组下拉维持电路分别接入四组低频或超低频信号（LC ) 产生如图所示的 P(2N 1) 、 K.(2N 1)、 P(2N) ' K(2N)信号，而且 LCL (低频信号低电位)可以设置的小于直流低电压 VSS , 这样可以利用 3/4 的休息时间进行一个负压恢复作用，这样更有利于减轻应力作用。这样也可以降低功耗，但是会增加布局（Layout )布线上的难度。

本发明利用时钟信号的错位和 GOA下拉电路共享和 Q点共享实现减少每个下拉维持电路的一半工作时间，有更多的时间进行应力恢复，降低主要下拉 TFT的应力作用；采用四组低频信号可以降低功耗，而且控制低频信号负电位也可以更好的恢复下拉维持电路的主要下拉 TFT 的应力作用。

如图 8所示，是图 7中组下拉维持电路的 LC信号的时序以及信号接法示意图。 T51 Gate 端连接 LC2 , Drain端连接 LCI , Source 端连接 P(2N 1); T61 Gate端连接 LC4, Drain端连接 LC3 , Source端连接 K(2N- 1 ); Τ5 Γ Gate 端连接 LC3 , Drain端连接 LC2 , Source 端连接 P(2N); T6V Gate端连接 LCI， Dram端连接 LC4, Source端连接 K(2N)。这样利用 LC 信号之间的时序交叠部分可以产生四个独立的下拉维持电路控制信号 P(2N 1) 、 K(2N- 1)、 P(2N) 、 K(2N)。

本发明所采用的高频信号 CKi， CK2 , CK3及 CK4可以选挥为波形相同，依次相差四分之一周期的时钟信号，低频信号也可同样如此选择。

综上所述，本发明的 GOA电路结构具有如下益处：

i、两级 GOA电路的下拉维持电路共享，这样就会产生四组下拉维持电路作用于一级 GOA 电路的效果，那么每个电路只需要作用 1/4 时间，行应力恢复，这样等于了减轻了应力作用，延长了下

2、相邻级共享 Q点，构建 T¼ined- GOA架构，可以简化电路且实现 Q点多次抬升；

3、两级 GOA电路的下拉维持电路共享后的输入控制信号可以采用原来的高频时钟信号，利用两两一组的形式连接 TFT 的 Gate 端和 Drain 端; 也可以另外加四组低频甚至超低频控制信号，可以降低电路功耗，也可以通过低频信号的低电位来更好的恢复应力作用。

以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。

Claims

权利要求

】、一种 G0A电路结构，包括级联的多个孪生 GOA单元，设 N为自然数，第 N级 GOA单元控制对显示区域第 N级水平扫描线充电，每个所述孪生 GOA单元包括第 2N-1级 GOA单元和第 2N级 GOA单元，该第 2N-1级 GOA单元包括分别与其第 2N-1级栅极信号点和第 2N-1级水平扫描线连接的第一下拉维持电路和第二下拉维持电路，该第 2N级 GOA单元包括分别与其第 2N级栅极信号点和第 2N 级水平扫描线连接的第三下拉维持电路和第四下拉维持电路；该第 2N 1 级柵极信号点还分别连接该第三下拉维持电路和第四下拉维持电路，该第 2N 级楣-极信号点还分别连接该第一下拉维持电路和第二下拉维持电路；

该第一下拉维持电路包括：

第一薄膜晶体管，其树极输入第二时钟信号，漏极和源极分别输入第一时钟信号和连接第一电路点，该第一下拉维持电路是否工作根据该第一电路点的电位高低决定；

该第二下拉维持电路包括：

第二薄膜晶体管，其栅极输入第时钟信号，漏极和源极分别输入第三时钟信号和连接第二电路点，该第二下拉维持电路是否工作根据该第二电路点的电位高低决定；

该第三下拉维持电路包括：

该第四下拉维持电路包括：

第四薄膜晶体管，其极极输入第时钟信号，漏极和源极分别输入第四时钟信号和连接第四电路点，该第四下拉维持电路是否工作根据该第四电路点的电位高低决定；

该第一时钟信号、第二时钟信号第三时钟信号及第四时钟信号设置为使该第一下拉维持电路、第二下拉维持电路、第三下拉维持电路及第四

2、如权利要求 1所述的 GOA电路结构，其中，第一上拉时钟信号、第二上拉时钟信号、第三上拉时钟信号及第四上拉时钟信号分别输入第 2N-1级，第 2N级，第 2N+1级和第 2N+2级 GOA单元的上拉电路以分别对显示区域相应的水平扫描线充电，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为该第一上拉时钟信号、第二上拉时钟信号、第三上拉时钟信号及第四上拉时钟信号。

3、如权利要求 1所述的 GOA电路结构，其中，该第一时钟信号、第二时钟信号、第三时钟信号及第四时钟信号分别对应为四个低频时钟信 a.

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4、如权利要求 1所述的 GOA电路结构，其中，该第一下拉维持电路还包括：

第五薄膜晶体管，其栅极连接该第 2N 1 级栅极信号点, 漏极和源极分别连接该第一电路点和输入直流低电压；

第六薄膜晶体管，其柵极连接该第一电路点，漏极和源极分别连接该第 2N-1级栅极信号点和输入该直流低电压;

第七薄膜晶体管，其栅极连接该第一电路点，漏极和源极分别连接该第 2N- 1级水平扫描线和输入该直流低电压；

第八薄膜晶体管，其櫥极连.接该第 2N 级柵极信号点，漏极和源极分别连接该第一电路点和输入该直流低电压。

5、如权利要求 I所述的 GOA电路结构，其中，该第二下拉维持电路还包括：

第九薄膜晶体管，其栅极连接该第 2N 1 级栅极信号点, 漏极和源极分别连接该第二电路点和输入该直流低电压；

第十薄膜晶体管，其柵极连接该第二电路点，漏极和源极分别连接该第 2N-1级栅极信号点和输入该直流低电压;

第十二薄膜晶体管，其柵极连接该第 2N 级栅极信号点，漏极和源极分别连.接该第二电路点和输入该直流低电压。

6、如权利要求〗所述的 GOA电路结构，其中，该第三下拉维持电路还包括：

第十四薄膜晶体管，其栅极连接该第三电路点，漏极和源极分别连接该第 2N级栅极信号点和输入该直流低电压;

第十五薄膜晶体管，其栅极连接该第三电路点，漏极和源极分别连接该第 2N级水平扫描线和输入该直流低电压；第十六薄膜晶体管，其栅极连接该第 2N 级 *极信号点，漏极和源极分别连接该第三电路点和输入该直流低电压。

7, 如权利要求 1所述的 GOA电路结构, 其中，该第四下拉维持电路还包括：

第十七薄膜晶体管，其楣-极连接该第 2N- 1 级楣-极信号点，漏极和源极分别连接该第四电路点和输入该直流低电压；

第十八薄膜晶体管，其栅极连接该第四电路点，漏极和源极分别连接该第 2N级櫥极信号点和输入该直流低电压；

第二十薄膜晶体管，其柵极连接该第 2N 级栅极信号点，漏极和源极分别连接该第四电路点和输入该直流低电压。

8 , 如权利要求 1所述的 GOA电路结构，其中：

该第 2N- i級 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N-1 级栅极信号点和该第 2N 1 级水平扫描线连接，该上拉控制电路和下传电路分别与该第 2N 1级柵极信号点连接；

该第 2N级 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N 级柵极信号点和该第 2N 級水平扫描线连接，该上拉控制电路和下传电路分别与该第 2N级柵极信号点连接。

9, 如权利要求 1所述的 GOA电路结构，其中，所述第 2N- 1级 GOA 单元的棚_极信号点和第 2N级 GOA单元的栅极信号点连接在一起。

10, 如权利要求 i 所述的 GOA电结构，其中，该第 2N- i级 GOA 单元还包括上拉电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N 1级櫥极信号点和该第 2N- 1级水平扫描线连接；该第 2N级 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N 级柵极信号点和该第 2N 级水平扫描线连接，该上拉控制电路和下传电路分别与该第 2N级栅极信号点连接。

11 , 一种 GOA电路结构，包括级联的多个孪生 GOA单元，设 N为自然数，第 N级 GOA单元控制对显示区域第 N级水平扫描线充电，每个所述孪生 GOA单元包括第 2N 1级 GOA单元和第 2N级 GOA单元，该第 2N-1级 GOA单元包括分别与其第 2N- 1级柵极信号点和第 2N- 1级水平扫描线连接的第一下拉维持电路和第二下拉维持电路，该第 2N级 GOA单元包括分别与其第 2N 级栅极信号点和第 2N 级水平扫描线连接的第三下拉维持电路和第四下拉维持电路；该第 2N 1 级橱极信号点还分别连接该第三下拉维持电路和第四下拉维持电路，该第 2N 级楣-极信号点还分别连接该第一下拉维持电路和第二下拉维持电路；

该第一下拉维持电路包括：

该第二下拉维持电路包括：

该第三下拉维持电路包括：

该第四下拉维持电路包括：

第四薄膜晶体管，其橱极输入第——时钟信号，漏极和源极分别输入第四时钟信号和连接第四电路点，该第四下拉维持电路是否工作根据该第四电路点的电位高低决定；

该第一时钟信号、第二时钟信号第三时钟信号及第四时钟信号设置为使该第一下拉维持电路、第二下拉维持电路、第三下拉维持电路及第四下拉维持电路交替工作；

其中，该第一下拉维持电路还包括：分别连接该第一电路点和输入直流低电压；

第六薄膜晶体管，其树极连接该第一电路点，漏极和源极分别连接该第 2N-1級柵极信号点和输入该直流低电压；

第七薄膜晶体管，其柵极连接该第一电路点，漏极和源极分别连接该第 2N-1级水平扫描线和输入该直流低电压；

第八薄膜晶体管，其櫥极连接该第 2N 级柵极信号点，漏极和源极分别连接该第一电路点和输入该直流低电压；

其中，该第二下拉维持电路还包括：

第十一薄膜晶体管，其槲极连接该第二电路点，漏极和源极分别连接该第 2N- i级水平扫描线和输入该直流低电压；

第十二薄膜晶体管，其柵极连接该第 2N 级栅极信号点，漏极和源极分别连接该第二电路点和输入该直流低电压；

其中，该第三下拉维持电路还包括：

第十三薄膜晶体管，其槲极连接该第 2N- i 級槲极信号点，漏极.和源极分别连接该第三电路点和输入该直流低电压；

第十六薄膜晶体管，其树极连接该第 2N 级栅极信号点，漏极和源极分别连接该第三电路点和输入该直流低电压；

其中，该第四下拉维持电路还包括：

12、如权利要求 11所述的 GOA电路结构，其中：

该第 2N级 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2N 级栅极信号点和该第 2N 級水平扫描线连接，该上拉控制电路和下传电路分别与该第 2N级栅极信号点连接。

13、如权利要求 11 所述的 GOA 电路结构，其中，所述第 2N-1 级

GOA单元的栅极信号点和第 2N级 GOA单元的橋极信号点连接在一起。

14, 如权利要求 ί ΐ所述的 GOA电路结构，其中，该第 2Ν- 1级 GOA 单元还包括上拉电路，下拉电路及自举电容，该上拉电路，下拉电路及自举电容分别与该第 2Ν- 1级櫪极信号点和该第 2Ν- 1级水平扫描线连接；该第 2Ν级 GOA单元还包括上拉控制电路，上拉电路，下传电路，下拉电路及自举电容，该上拉电路、下拉电路及自举电容分别与该第 2Ν 级栅极信号点和该第 2Ν级水平扫描线连接，该上拉控制电路和下传电路分别与该第 2Ν级栅极信号点连接。