WO2014196255A1 - 半導体装置、固体撮像装置、および撮像装置 - Google Patents

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光宏 月村
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Definitions

  • the present invention relates to a semiconductor device formed by connecting a plurality of substrates, a solid-state imaging device, and an imaging device.
  • This application claims priority based on Japanese Patent Application No. 2013-121045 for which it applied to Japan on June 7, 2013, and uses the content here.
  • CCD Charge Coupled Device
  • amplification type solid-state imaging device signal charges generated and accumulated by a photoelectric conversion unit of a pixel on which light is incident are guided to an amplification unit provided in the pixel. The signal amplified by the amplification unit is output from the pixel.
  • amplification type solid-state imaging device a plurality of such pixels are arranged in a two-dimensional matrix. Examples of the amplification-type solid-state imaging device include a CMOS-type solid-state imaging device using a CMOS (Complementary Metal Oxide Semiconductor) transistor.
  • CMOS Complementary Metal Oxide Semiconductor
  • a general CMOS-type solid-state imaging device employs a method of sequentially reading out signal charges generated by photoelectric conversion units of respective pixels arranged in a two-dimensional matrix for each row.
  • the exposure timing in the photoelectric conversion unit of each pixel is determined by the start and end of reading of the signal charge, the exposure timing is different for each row. For this reason, when a fast moving subject is imaged using such a CMOS solid-state imaging device, the subject is distorted in the captured image.
  • CMOS solid-state imaging devices having a global shutter function In order to eliminate the distortion of the subject, a simultaneous imaging function (global shutter function) that realizes the simultaneous accumulation of signal charges has been proposed.
  • applications of CMOS solid-state imaging devices having a global shutter function are increasing.
  • a storage capacitor portion having a light shielding property In such a conventional CMOS type solid-state imaging device, after all the pixels are exposed simultaneously, the signal charges generated by the respective photoelectric conversion units are simultaneously transferred to the respective storage capacitor units and temporarily accumulated in all the pixels. The accumulated signal charges are sequentially converted into pixel signals and read at a predetermined read timing.
  • CMOS type solid-state imaging device having a global shutter function
  • Patent Document 1 discloses a solid-state imaging device for solving this problem.
  • This solid-state imaging device includes a MOS image sensor substrate having a micropad formed on the wiring layer side for each unit cell, a signal processing substrate having a micropad formed on the wiring layer side at a position corresponding to the micropad of the MOS image sensor substrate, Is provided.
  • the MOS image sensor substrate and the signal processing substrate are connected by micro bumps.
  • Patent Document 2 discloses a method for preventing an increase in substrate area. In this method, a solid-state imaging device in which a first substrate on which a photoelectric conversion unit is formed and a second substrate on which a plurality of MOS transistors are formed is bonded is used.
  • bumps a step of performing alignment (alignment) of the substrate in order to prevent the deviation.
  • Each substrate is provided with a mark called an alignment mark.
  • an alignment mark For example, there is an alignment mark using a base electrode for forming a bump for connecting each substrate.
  • FIG. 9 shows a configuration of a main part of a semiconductor device having two substrates.
  • the upper side of FIG. 9 shows a state in which the alignment mark provided on the semiconductor device is viewed in a plan view. 9 shows a cross section of the semiconductor device. The configuration shown in FIG. 9 will be described below.
  • a semiconductor device 103 illustrated in FIG. 9 includes a semiconductor substrate 101, a semiconductor substrate 102, a connection portion 110, and an alignment mark 120.
  • the main surface of the semiconductor substrate 101 (surface having a relatively larger surface area than the side surface) and the main surface of the semiconductor substrate 102 face each other.
  • the semiconductor substrate 101 and the semiconductor substrate 102 are connected to each other by a connecting portion 110.
  • the semiconductor substrate 101 corresponds to, for example, a first substrate on which a photoelectric conversion unit is formed.
  • the semiconductor substrate 102 corresponds to, for example, a second substrate on which a plurality of MOS transistors are formed.
  • FIG. 9 only part of the semiconductor substrate 101 and the vicinity of the surface of the semiconductor substrate 102 are illustrated, and the remaining portions are not illustrated.
  • the connection part 110 includes a base electrode 111, a base electrode 112, and a bump 113.
  • the base electrode 111 is formed on the surface of the semiconductor substrate 101.
  • the base electrode 112 is formed on the surface of the semiconductor substrate 102.
  • the bump 113 connects the base electrode 111 and the base electrode 112.
  • the base electrode 111 is connected to a through hole 131 formed in the semiconductor substrate 101.
  • the through hole 131 is exposed on the surface of the semiconductor substrate 101.
  • the exposed part of the through hole 131 is connected to the base electrode 111.
  • the through hole 131 is connected to a wiring layer (not shown) formed in the semiconductor substrate 101.
  • the base electrode 112 is connected to a through hole 132 formed in the semiconductor substrate 102.
  • the through hole 132 is exposed on the surface of the semiconductor substrate 102.
  • the exposed part of the through hole 132 is connected to the base electrode 112.
  • the through hole 132 is connected to a wiring layer (not shown) formed in the semiconductor substrate 102.
  • the alignment mark 120 includes a base electrode 121 formed on the surface of the semiconductor substrate 101 and a base electrode 122 formed on the surface of the semiconductor substrate 102.
  • the base electrode 121 has an annular shape (hollow circular shape), and the base electrode 122 has a circular shape.
  • the base electrode 121 is formed to surround the base electrode 122 when the semiconductor substrate 101 and the semiconductor substrate 102 are viewed in plan.
  • the base electrode 121 is made of the same material as that of the base electrode 111.
  • the base electrode 121 is formed simultaneously with the base electrode 111 in the step of forming the base electrode 111.
  • the base electrode 122 is made of the same material as that of the base electrode 112.
  • the base electrode 122 is formed at the same time as the base electrode 112 in the step of forming the base electrode 112.
  • the base electrode 122 is connected to a through hole 133 formed in the semiconductor substrate 102.
  • the through hole 133 is exposed on the surface of the semiconductor substrate 102.
  • the exposed part of the through hole 133 is connected to the base electrode 122.
  • the through hole 133 is connected to a wiring layer (not shown) formed in the semiconductor substrate 102.
  • IR light infrared light
  • the alignment mark 120 is observed from the back side of the main surface of the semiconductor substrate 101 connected to the semiconductor substrate 102 by an IR microscope (infrared microscope) or an IR camera (infrared camera).
  • the size of the gap between the base electrode 121 and the base electrode 122 is entirely equal within the alignment mark 120 (in other words, the distance between the base electrode 121 and the base electrode 122 is the alignment mark 120).
  • the horizontal relative positions of the semiconductor substrate 101 and the semiconductor substrate 102 are adjusted. In FIG.
  • the distance between the inner periphery of the base electrode 121 and the outer periphery of the base electrode 122 is equal at any position and is the distance L.
  • the base electrode 121 and the base electrode 122 are two marks constituting the alignment mark 120.
  • the base electrode 121 is formed on the semiconductor substrate 101, and the base electrode 122 is formed on the semiconductor substrate 102.
  • the focus position is set so that the focus is, for example, an intermediate position between the base electrode 121 and the base electrode 122 (the position of the broken line D2 in FIG. 9). Is set.
  • the focus position is set to this position, the focus is adjusted to a position different from the position where the base electrode 121 and the base electrode 122 are disposed. For this reason, the base electrode 121 and the base electrode 122 appear blurred. As a result, the alignment accuracy tends to decrease.
  • An object of the present invention is to provide a semiconductor device, a solid-state imaging device, and an imaging device that can improve alignment accuracy.
  • a semiconductor device includes: a first substrate; a second substrate; a connection unit that electrically connects the first substrate and the second substrate; An alignment mark used for alignment between the first substrate and the second substrate.
  • the connection portion connects the first electrode disposed on the first substrate, the second electrode disposed on the second substrate, and the first electrode and the second electrode. Connecting bumps.
  • the alignment mark includes a first mark disposed on the first substrate, and a second mark disposed on the second substrate at a position corresponding to the position of the first mark. .
  • the sum of the height of the first mark and the height of the second mark is substantially equal to the sum of the height of the first electrode, the height of the second electrode, and the height of the connection bump.
  • the height of the second mark is approximately the sum of the height of the second electrode and the height of the connection bump. May be equal.
  • the first mark may be an electrode disposed on the first substrate.
  • the second mark may be a bump disposed on the second substrate.
  • the first mark is the The periphery of the second mark may be enclosed.
  • the bumps are formed on the second substrate and the surface of the base electrode formed on the surface of the second substrate. It may be connected.
  • the width of the base electrode may be equal to or less than the width of the bump.
  • a solid-state imaging device includes the semiconductor device according to any one of the first aspect to the fifth aspect.
  • the first substrate includes a photoelectric conversion element configured to output a signal corresponding to the amount of incident light.
  • the second substrate includes a processing circuit configured to process a signal output from the photoelectric conversion element.
  • a solid-state imaging device includes the semiconductor device according to any one of the third aspect to the fifth aspect.
  • the second substrate includes a photoelectric conversion element configured to output a signal corresponding to the amount of incident light.
  • the first substrate includes a processing circuit configured to process a signal output from the photoelectric conversion element.
  • an imaging device includes the solid-state imaging device according to the sixth aspect or the seventh aspect.
  • the position of the surface of the first mark and the surface of the second mark in the direction perpendicular to the main surface of the first substrate or the second substrate. are substantially the same. This makes it possible to focus on this position, so that the alignment accuracy can be improved.
  • FIG. 1 is a block diagram illustrating a configuration of an imaging apparatus according to an embodiment of the present invention. It is the top view and sectional view showing the composition of the principal part of the semiconductor device concerning one embodiment of the present invention. It is the top view and sectional view showing the composition of the principal part of the semiconductor device concerning one embodiment of the present invention. It is the top view and sectional view showing the composition of the principal part of the semiconductor device concerning one embodiment of the present invention. It is the top view and sectional view showing the composition of the principal part of the semiconductor device concerning one embodiment of the present invention. It is the top view and sectional drawing which show the structure of the principal part of the conventional semiconductor device. It is sectional drawing of the said semiconductor device in the alignment process of the conventional semiconductor device.
  • the semiconductor device according to the present embodiment is a device that can send and receive signals between two substrates via a connecting portion.
  • the semiconductor device according to the present embodiment is a solid-state imaging device that has, for example, a photoelectric conversion element and images a subject.
  • FIG. 1 shows a configuration of a main part of the semiconductor device according to the present embodiment.
  • the upper drawing of FIG. 1 shows a state in which the alignment mark provided on the semiconductor device is viewed in a plan view.
  • 1 shows a cross section of the semiconductor device. The configuration shown in FIG. 1 will be described below.
  • the semiconductor device 3 includes a semiconductor substrate (first substrate, second substrate) 1, a semiconductor substrate (first substrate, second substrate) 2, a connection unit 10, and an alignment mark 20. And have.
  • the semiconductor substrate 1 and the semiconductor substrate 2 are made of a material containing a semiconductor such as silicon.
  • the main surface of the semiconductor substrate 1 and the main surface of the semiconductor substrate 2 face each other.
  • the semiconductor substrate 1 and the semiconductor substrate 2 are connected by a connecting portion 10.
  • the semiconductor substrate 1 corresponds to, for example, a first substrate on which a photoelectric conversion unit is formed.
  • the semiconductor substrate 2 corresponds to, for example, a second substrate on which a plurality of MOS transistors are formed.
  • Each of the semiconductor substrate 1 and the semiconductor substrate 2 is formed with a plurality of wiring layers that electrically connect circuits arranged on the substrate. Different wiring layers are connected to each other through through holes or vias. In FIG. 1, only a part near the surface of the semiconductor substrate 1 and the semiconductor substrate 2 is shown, and the remaining part is not shown (the same applies to FIGS. 3 and 6 to 8).
  • the connection unit 10 includes a base electrode (first electrode, second electrode) 11, a base electrode (first electrode, second electrode) 12, and a bump (connection bump) 13.
  • the base electrode 11 is formed on the surface of the semiconductor substrate 1.
  • the base electrode 12 is formed on the surface of the semiconductor substrate 2.
  • the bump 13 connects the base electrode 11 and the base electrode 12.
  • the base electrode 11, the base electrode 12, and the bump 13 are made of a conductive material, for example, a metal.
  • the base electrode 11 and the base electrode 12 are formed as thin films, for example.
  • the bump 13 is formed as a columnar structure, for example.
  • the upper surface of the bump 13 is connected to the surface of the base electrode 11.
  • the lower surface of the bump 13 is connected to the surface of the base electrode 12. After the bump 13 is formed on the surface of the base electrode 12, the bump 13 is connected to the base electrode 11 when the semiconductor substrate 1 and the semiconductor substrate 2 are connected to each other.
  • the base electrode 11 is connected to a through hole 31 formed in the semiconductor substrate 1.
  • the through hole 31 is exposed on the surface of the semiconductor substrate 1.
  • the exposed part of the through hole 31 is connected to the base electrode 11.
  • the through hole 31 is connected to a wiring layer (not shown) formed in the semiconductor substrate 1.
  • the base electrode 12 is connected to a through hole 32 formed in the semiconductor substrate 2.
  • the through hole 32 is exposed on the surface of the semiconductor substrate 2.
  • the exposed portion of the through hole 32 is connected to the base electrode 12.
  • the through hole 32 is connected to a wiring layer (not shown) formed in the semiconductor substrate 2.
  • the alignment mark 20 includes a base electrode (first mark) 21, a base electrode 22, and a bump (second mark) 23.
  • the base electrode 21 is formed on the surface of the semiconductor substrate 1.
  • the base electrode 22 is formed on the surface of the semiconductor substrate 2.
  • the bumps 23 are formed on the surface of the semiconductor substrate 2.
  • the base electrode 21, the base electrode 22, and the bump 23 are made of a conductive material, for example, a metal.
  • the base electrode 21 and the base electrode 22 are formed as thin films, for example.
  • the base electrode 22 is an electrode to which the plating for forming the bump 23 adheres when the bump 23 is formed by electroless plating described later.
  • the bumps 23 are formed as columnar structures, for example. The bumps 23 are connected to the surface of the base electrode 22.
  • the bump 23 completely covers the surface of the base electrode 22. A part of the bump 23 is connected to the surface of the semiconductor substrate 2. In a state where the semiconductor substrate 1 and the semiconductor substrate 2 are connected, the bump 23 and the semiconductor substrate 1 are not connected. In this state, there is a gap between the surface of the bump 23 and the surface of the semiconductor substrate 1.
  • the base electrode 21 is annular (hollow circular), and the base electrode 22 and the bumps 23 are circular.
  • the base electrode 21 is formed so as to surround the base electrode 22 and the bump 23.
  • the diameter of the bump 23 is larger than the diameter of the base electrode 22, and the area of the bump 23 is larger than the area of the base electrode 22.
  • the width of the base electrode 22 (the width in the direction parallel to the surface of the semiconductor substrate 2, for example, the diameter) may be equal to or less than the width of the bump 23.
  • the base electrode 22 is disposed on the semiconductor substrate 2 at a position corresponding to the position of the base electrode 21 of the semiconductor substrate 1. That is, when the respective positions of the semiconductor substrate 1 and the semiconductor substrate 2 are adjusted so that the base electrode 11 and the bump 13 can be connected, the base electrode 22 is positioned inside the inner periphery of the base electrode 21. A base electrode 22 is disposed on the substrate. More specifically, when the positions of the semiconductor substrate 1 and the semiconductor substrate 2 are adjusted so that the base electrode 11 and the bump 13 can be connected, the center of the base electrode 22 coincides with the center of the base electrode 21. Thus, the base electrode 22 is arranged. When ideal alignment is performed, in the state where the semiconductor substrate 1 and the semiconductor substrate 2 are connected, the center of the base electrode 21, the center of the base electrode 22, and the center of the bump 13 substantially coincide.
  • the base electrode 21 is made of the same material as that of the base electrode 11.
  • the base electrode 21 is formed at the same time as the base electrode 11 in the step of forming the base electrode 11.
  • the base electrode 22 is made of the same material as that of the base electrode 12.
  • the base electrode 22 is formed at the same time as the base electrode 12 in the step of forming the base electrode 12.
  • the bump 23 is made of the same material as that of the bump 13.
  • the bump 23 is formed simultaneously with the bump 13 in the step of forming the bump 13.
  • the base electrode 22 is connected to a through hole 33 formed in the semiconductor substrate 2.
  • the through hole 33 is exposed on the surface of the semiconductor substrate 2.
  • the exposed portion of the through hole 33 is connected to the base electrode 22.
  • the through hole 33 is connected to a wiring layer (not shown) formed in the semiconductor substrate 2.
  • the alignment step IR light is irradiated from the back side of the main surface of the semiconductor substrate 2 connected to the semiconductor substrate 1.
  • the alignment mark 20 is observed from the back side of the main surface of the semiconductor substrate 1 connected to the semiconductor substrate 2 with an IR microscope or an IR camera.
  • the size of the gap between the base electrode 21 and the bump 23 is entirely equal within the alignment mark 20 (in other words, the distance between the base electrode 21 and the bump 23 is the alignment mark 20).
  • the horizontal relative positions of the semiconductor substrate 1 and the semiconductor substrate 2 are adjusted.
  • the distance between the inner periphery of the base electrode 21 and the outer periphery of the bump 23 is equal at any position and is the distance L.
  • the semiconductor substrate 1 corresponds to a first substrate.
  • the semiconductor substrate 2 corresponds to a second substrate.
  • the base electrode 11 corresponds to a first electrode disposed on the first substrate.
  • the base electrode 12 corresponds to a second electrode disposed on the second substrate.
  • the base electrode 21 corresponds to a first mark arranged on the first substrate.
  • the bump 23 corresponds to a second mark arranged at a position corresponding to the position of the first mark on the second substrate.
  • the height of the base electrode 21 (the vertical width and thickness of the base electrode 21 in the cross-sectional view of FIG. 1) and the height of the bump 23 (the vertical direction of the bump 23 in the cross-sectional view of FIG. 1).
  • the sum of the width and thickness is the height of the base electrode 11 (the width and thickness in the vertical direction of the base electrode 11 in the cross-sectional view of FIG. 1) and the height of the base electrode 12 (in the cross-sectional view of FIG. 1). It is substantially equal to the sum of the vertical width and thickness of the base electrode 12 and the height of the bump 13 (the vertical width and thickness of the bump 13 in the cross-sectional view of FIG. 1).
  • the position of the surface of the base electrode 21 and the position of the surface of the bump 23 in the direction perpendicular to the main surface of the semiconductor substrate 1 or the semiconductor substrate 2 are substantially the same. This makes it possible to focus on this position (the position of the broken line D1 in FIG. 1). When this position is in focus, the outline of the base electrode 21 and the outline of the bump 23 can be clearly recognized, so that the alignment accuracy is improved.
  • the base electrode 11 and the base electrode 21 are formed simultaneously.
  • the position of the surface of the base electrode 11 and the position of the surface of the base electrode 21 in the direction perpendicular to the main surface of the semiconductor substrate 1 or the semiconductor substrate 2 are substantially the same. That is, the height of the base electrode 11 is substantially equal to the height of the base electrode 21.
  • the bump 13 and the bump 23 are formed simultaneously.
  • the position of the surface of the bump 13 and the position of the surface of the bump 23 in the direction perpendicular to the main surface of the semiconductor substrate 1 or the semiconductor substrate 2 are substantially the same. That is, the height of the bump 23 is substantially equal to the sum of the height of the base electrode 12 and the height of the bump 13.
  • connection portion 10 and the alignment mark 20 are formed at the same time, the above structure can be easily formed without requiring special control.
  • the bumps 23 are larger than the base electrode 22 when the semiconductor substrate 1 and the semiconductor substrate 2 are viewed in plan. For this reason, alignment is performed in a state in which the entire base electrode 22 is disposed inside the outer periphery of the bump 23. In this state, IR light irradiated from the back side of the main surface of the semiconductor substrate 2 connected to the semiconductor substrate 1 is blocked by the entire outer periphery of the bump 23. Therefore, alignment can be performed based on the distance between the inner periphery of the base electrode 21 and the outer periphery of the bump 23.
  • the position of the surface of the base electrode 21 and the position of the surface of the bump 23 in the direction perpendicular to the main surface of the semiconductor substrate 1 or the semiconductor substrate 2 are substantially the same. For this reason, it is possible to satisfactorily perform alignment in a state in which the position is in focus.
  • the alignment is performed in a state where the entire bump 23 is disposed inside the outer periphery of the base electrode 22.
  • IR light irradiated from the back side of the main surface of the semiconductor substrate 2 connected to the semiconductor substrate 1 is blocked by the outer periphery of the base electrode 22. Therefore, alignment can be performed based on the distance between the inner periphery of the base electrode 21 and the outer periphery of the base electrode 22.
  • the position of the surface of the base electrode 21 and the position of the surface of the base electrode 22 in the direction perpendicular to the main surface of the semiconductor substrate 1 or the semiconductor substrate 2 are different. For this reason, it is not possible to focus on at least one of the base electrode 21 and the bump 23. As a result, the alignment accuracy tends to decrease.
  • the bump 23 is larger than the base electrode 22.
  • alignment can be performed based on the distance between the inner periphery of the base electrode 21 and the outer periphery of the bump 23 in a state where the surface of the base electrode 21 and the surface of the bump 23 are in focus. Therefore, the alignment accuracy is improved.
  • FIG. 2A to 2D show a manufacturing process of the connection portion 10 and the alignment mark 20.
  • FIG. 2A to 2D a cross section of the semiconductor substrate 2 is shown.
  • FIG. 2A shows a state in which a thin film of resist 34 is formed on the surface of the semiconductor substrate 2 after the base electrode 12 and the base electrode 22 are formed on the surface of the semiconductor substrate 2.
  • the resist 34 is formed so that the height of the resist 34 is larger than the height of the base electrode 12 and the base electrode 22. That is, the entire surface of the base electrode 12 and the base electrode 22 (excluding the surface connected to the semiconductor substrate 2) is covered with the resist 34.
  • the base electrode 12 and the base electrode 22 are formed such that the width of the base electrode 22 is smaller than the width of the base electrode 12.
  • the base electrode 22 is formed in a circular shape.
  • FIG. 2B shows a state in which the resist 34 at the position where the bump 13 and the bump 23 are formed is patterned.
  • the resist 34 is removed by etching so that a part of the surface of the base electrode 12 is exposed, and an opening is formed.
  • the corners of the surface of the base electrode 12 are covered with a resist 34.
  • the entire surface of the base electrode 22 (excluding the surface connected to the semiconductor substrate 2) and the surface of the semiconductor substrate 2 around the base electrode 22 are exposed.
  • the resist 34 is removed by etching, and an opening is formed.
  • the shape of the opening formed corresponding to the base electrode 12 matches the shape of the bump 13.
  • the shape of the opening formed corresponding to the base electrode 22 matches the shape of the bump 23.
  • FIG. 2C shows a state in which the bump 13 and the bump 23 are formed in the opening formed by removing the resist 34.
  • Bumps 13 are formed at positions where the base electrode 12 is disposed.
  • Bumps 23 are formed at positions where the base electrode 22 is disposed.
  • the bump 13 and the bump 23 are formed by electroless plating. In electroless plating, the plating that forms the bumps 13 and the bumps 23 adheres to the surfaces of the base electrode 12 and the base electrode 22. As this plating grows, bumps 13 and bumps 23 are formed. The bump 13 and the bump 23 are formed simultaneously. The height of the bump 13 from the surface of the semiconductor substrate 2 and the height of the bump 23 from the surface of the semiconductor substrate 2 are substantially the same.
  • the bumps grow isotropically with respect to the base electrode, so that the bumps 23 can be formed outside the range where the base electrode 22 is disposed.
  • the method of forming bumps by electroless plating has been described.
  • bumps may be formed by methods other than electroless plating.
  • FIG. 2D shows a state in which the resist 34 is removed after the bump 13 and the bump 23 are formed.
  • Bumps 13 are formed so that a part of the surface of the base electrode 12 is exposed.
  • Bumps 23 are formed so as to cover the entire surface of the base electrode 22.
  • FIG. 10 shows a cross section of the semiconductor device in a conventional alignment process of the semiconductor device.
  • the semiconductor device 103 shown in FIG. 10 there is a positional deviation of the bump 113 generated when the bump 113 is formed on the surface of the base electrode 112.
  • the conventional alignment process alignment is performed based on the distance between the base electrode 121 and the base electrode 122. Therefore, when the alignment is performed so that the distance between the base electrode 121 and the base electrode 122 is equal in the alignment mark 120, the position of the base electrode 111 and the position of the base electrode 112 are aligned. However, since the bump 113 is displaced from the base electrode 112, the bump 113 remains displaced from the base electrode 111. As described above, in the conventional alignment process, when there is a positional deviation of the bump 113, the alignment is performed in a state where the positional deviation cannot be absorbed (see an area surrounded by a broken line B in FIG. 10).
  • FIG. 3 shows a cross section of the semiconductor device in the alignment process of the semiconductor device according to the present embodiment.
  • the semiconductor device 3 shown in FIG. 3 there is a positional deviation of the bump 13 generated when the bump 13 is formed on the surface of the base electrode 12.
  • the bump 23 is similarly shifted from the base electrode 22.
  • the amount of positional deviation of the bump 23 is substantially the same as the amount of positional deviation of the bump 13. For this reason, even if the bump 13 is deviated from the base electrode 12 and the bump 23 is deviated from the base electrode 22, the distance between the bump 13 and the bump 23 is substantially the same as the design value.
  • the alignment process of the semiconductor device according to the present embodiment alignment is performed based on the distance between the base electrode 21 and the bump 23. For this reason, when alignment is performed so that the distance between the base electrode 21 and the bump 23 is equal in the alignment mark 20, the positions of the base electrode 11 and the bump 13 are aligned. That is, even if the bump 13 is displaced with respect to the base electrode 12, alignment can be performed with high precision so that the position of the base electrode 11 and the position of the bump 13 are aligned (enclosed by the broken line A in FIG. 3). Area reference). Therefore, in the semiconductor device according to the present embodiment, the connection strength of the connection portion, the electrical characteristics of the connection portion, and the like can be improved as compared with the semiconductor device shown in FIG.
  • FIG. 4 shows a state in which the semiconductor substrate 1 and the semiconductor substrate 2 constituting the semiconductor device 3 according to the present embodiment are viewed in a plan view.
  • a plurality of chips are disposed on each of the semiconductor substrate 1 and the semiconductor substrate 2.
  • a plurality of chips C ⁇ b> 1 are arranged on the semiconductor substrate 1.
  • a plurality of chips C ⁇ b> 2 are arranged on the semiconductor substrate 2.
  • the connected substrate is divided into a plurality of chips.
  • the divided chip C1 and chip C2 constitute one semiconductor device.
  • FIG. 4 shows the positions of the components in each chip when the chip C1 and the chip C2 are viewed in plan.
  • the semiconductor device including the chip C ⁇ b> 1 and the chip C ⁇ b> 2 is the solid-state imaging device 4.
  • the chip C1 has a pixel circuit region (photoelectric conversion element) 40.
  • the pixel circuit region 40 is a region in which a plurality of pixels including a photoelectric conversion element that outputs a signal corresponding to the amount of incident light is two-dimensionally arranged.
  • a base electrode 21 constituting the alignment mark 20 is disposed at the end of the chip C1.
  • the chip C2 has a signal processing circuit area (processing circuit) 50, a vertical scanning circuit area 51, and a horizontal scanning circuit area 52.
  • a readout circuit and a processing circuit are arranged in the signal processing circuit area 50.
  • the readout circuit includes a capacitor that accumulates a signal generated by the photoelectric conversion element in the pixel circuit region 40 and a MOS transistor that reads out the signal accumulated in the capacitor.
  • the processing circuit performs analog signal processing such as amplification and noise removal on the read signal.
  • a vertical scanning circuit that outputs a control signal for performing processing for each row of the pixel array is arranged.
  • a horizontal scanning circuit that outputs a control signal for sequentially outputting the signals processed in the signal processing circuit region 50 to the outside is arranged.
  • a base electrode 22 and a bump 23 constituting the alignment mark 20 are arranged at the end of the chip C2. The base electrode 22 is not shown in FIG.
  • FIG. 5 shows a configuration of an imaging apparatus having a solid-state imaging apparatus which is an example of a semiconductor device according to the present embodiment.
  • the imaging device according to one embodiment of the present invention may be an electronic device having an imaging function, and may be a digital camera, a digital video camera, an endoscope, or the like.
  • An imaging device 200 illustrated in FIG. 5 includes a lens 201, an imaging unit (solid-state imaging device) 202, an image processing unit 203, a display unit 204, a drive control unit 205, a lens control unit 206, and a camera control unit 207. And a camera operation unit 208.
  • FIG. 5 also shows a memory card 209. However, by configuring the memory card 209 to be detachable from the imaging device, the memory card 209 may not have a configuration unique to the imaging device.
  • the lens 201 is a photographing lens for forming an optical image of a subject on the imaging surface of the imaging unit 202 constituting the solid-state imaging device.
  • the imaging unit 202 converts the optical image of the subject formed by the lens 201 into a digital image signal by photoelectric conversion, and outputs the image signal to the image processing unit 203.
  • the image processing unit 203 performs various digital image processing on the image signal output from the imaging unit 202.
  • the display unit 204 displays an image based on the image signal processed for display by the image processing unit 203.
  • the display unit 204 can display a still image, and can perform a moving image (live view) display that displays an image in the captured range in real time.
  • the drive control unit 205 controls the operation of the imaging unit 202 based on an instruction from the camera control unit 207.
  • the lens control unit 206 controls the aperture and focus position of the lens 201 based on an instruction from the camera control unit 207.
  • the camera control unit 207 controls the entire imaging apparatus 200.
  • the operation of the camera control unit 207 is defined by a program stored in a ROM built in the imaging apparatus 200.
  • the camera control unit 207 reads this program and performs various controls according to the contents defined by the program.
  • the camera operation unit 208 has various members for operation for the user to perform various operation inputs to the imaging apparatus 200.
  • the camera operation unit 208 outputs a signal based on the operation input result to the camera control unit 207.
  • Specific examples of the camera operation unit 208 include a power switch for turning on and off the imaging apparatus 200, a release button for instructing still image shooting, and a still image shooting mode between the single shooting mode and the continuous shooting mode. For example, a still image shooting mode switch for switching.
  • the memory card 209 is a recording medium for storing the image signal processed for recording by the image processing unit 203.
  • 6 and 7 show other examples of the shape of the alignment mark.
  • 6 and 7 show a state in which the alignment mark provided on the semiconductor device is viewed in a plan view.
  • 6 and 7 show cross sections of the semiconductor device.
  • the alignment mark 20 has a quadrangular shape. More specifically, when the semiconductor substrate 1 and the semiconductor substrate 2 are viewed two-dimensionally, the base electrode 21 has a quadrangular (square) shape in which the interior is vacant, and the base electrode 22 and the bumps 23 have a quadrangular (square) shape. ). Thus, the shape of the alignment mark 20 may be a triangle or more. Polygonal corners constituting the alignment mark 20 may be rounded. In the present embodiment, the base electrode 21 constituting the alignment mark 20 is formed so as to surround the periphery of the bump 23. However, the base electrode 21 may not surround the bump 23.
  • the alignment mark 20 has a more complicated shape. More specifically, when the semiconductor substrate 1 and the semiconductor substrate 2 are viewed in plan, the base electrode 22 has a cross shape, and the base electrode 21 is divided into four squares. The four base electrodes 21 are respectively arranged at four locations on the upper left, upper right, lower left, and lower right of the base electrode 22.
  • the horizontal distance between the semiconductor substrate 1 and the semiconductor substrate 2 is set so that all the distances between the four base electrodes 21 and the bumps 23 are the distance L. The relative position is adjusted. Compared with the alignment process using the alignment mark 20 shown in FIG. 1, the alignment process using the alignment mark 20 shown in FIG. For this reason, the precision of alignment improves more.
  • the shape of the alignment mark may be other than the shape of the alignment mark shown in FIGS.
  • the alignment mark includes at least a first mark disposed on the first substrate and a second mark disposed on the second substrate at a position corresponding to the position of the first mark. It only has to be.
  • the shape of the alignment mark may be any shape that allows alignment.
  • FIG. 8 shows a configuration of a main part of the semiconductor device 3 having the semiconductor substrate 1 on which the bumps 23 are formed.
  • the upper drawing of FIG. 8 shows a state in which the alignment mark provided on the semiconductor device 3 is viewed in a plan view.
  • the lower diagram of FIG. 8 shows a cross section of the semiconductor device 3.
  • An annular base electrode 21 is formed on the surface of the semiconductor substrate 2, and a circular base electrode 22 and bumps 23 are formed on the surface of the semiconductor substrate 1.
  • the base electrode 22 is connected to a through hole 35 formed in the semiconductor substrate 1.
  • the through hole 35 is exposed on the surface of the semiconductor substrate 1.
  • the exposed portion of the through hole 35 is connected to the base electrode 22.
  • the through hole 35 is connected to a wiring layer (not shown) formed in the semiconductor substrate 1.
  • the semiconductor substrate 2 corresponds to a first substrate.
  • the semiconductor substrate 1 corresponds to a second substrate.
  • the base electrode 12 corresponds to a first electrode disposed on the first substrate.
  • the base electrode 11 corresponds to a second electrode disposed on the second substrate.
  • the base electrode 21 corresponds to a first mark arranged on the first substrate.
  • the bump 23 corresponds to a second mark arranged at a position corresponding to the position of the first mark on the second substrate.
  • a pixel circuit region 40 is arranged on the semiconductor substrate 1 as shown in FIG. 4, and a signal processing circuit region 50, a vertical scanning circuit region 51, and horizontal scanning are arranged on the semiconductor substrate 2.
  • a circuit area 52 is arranged.
  • the bumps 23 are formed on the surface of the semiconductor substrate 1 on which the pixel circuit region 40 including the photoelectric conversion element is arranged.
  • the manufacturing process of the connection portion 10 and the alignment mark 20 is the same as the manufacturing process shown in FIGS.
  • the sum of the height of the base electrode 21 and the height of the bump 23 is the sum of the height of the base electrode 11, the height of the base electrode 12, and the height of the bump 13. It is almost equal to the sum. For this reason, the position of the surface of the base electrode 21 and the position of the surface of the bump 23 in the direction perpendicular to the main surface of the semiconductor substrate 1 or the semiconductor substrate 2 are substantially the same. This makes it possible to focus on this position, so that the alignment accuracy can be improved.
  • the alignment mark By forming an alignment mark with the base electrode 21 and the bump 23, the alignment mark can be formed by using a manufacturing process for forming the base electrode 11 and the bump 13.
  • the base electrode 21 and the bump 23 are formed so that the base electrode 21 surrounds the periphery of the bump 23 when the semiconductor substrate 1 and the semiconductor substrate 2 are viewed in plan. For this reason, alignment can be easily performed based on the distance between the inner periphery of the base electrode 21 and the outer periphery of the bump 23.
  • the bumps 23 are arranged on the surface of the base electrode 22, and the base electrodes 21 and the bumps 23 are formed so that the width of the base electrode 22 is equal to or less than the width of the bumps 23. For this reason, alignment can be performed in a state where the outer periphery of the bump 23 is not blocked by the base electrode 22. Therefore, alignment accuracy can be improved.
  • the configuration of the semiconductor device in which two substrates are connected by the connecting portion is shown, but three or more substrates may be connected by the connecting portion.
  • two of the three or more substrates correspond to the first substrate and the second substrate.
  • the position of the surface of the first mark and the surface of the second mark in the direction perpendicular to the main surface of the first substrate or the second substrate. are substantially the same. This makes it possible to focus on this position, so that the alignment accuracy can be improved.
  • Solid-state imaging device 10 Connection part 11, 12 Base electrode (1st electrode, 2nd electrode) 13 Bump (connection bump) 20 Alignment mark 21 Base electrode (first mark) 23 Bump (second mark) 40 pixel circuit area (photoelectric conversion element) 50 Signal processing circuit area (processing circuit) 200 Imaging device 202 Imaging unit (solid-state imaging device)

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Abstract

　この半導体装置は、第１の基板と、第２の基板と、接続部と、アライメントマークと、を備える。前記接続部は、前記第１の基板に配置された第１の電極と、前記第２の基板に配置された第２の電極と、前記第１の電極と前記第２の電極とを接続する接続バンプと、を備える。前記アライメントマークは、前記第１の基板に配置された第１のマークと、前記第２の基板に配置された第２のマークと、を備える。前記第１のマークの高さと前記第２のマークの高さとの和は、前記第１の電極の高さと前記第２の電極の高さと前記接続バンプの高さとの和と略等しい。

Description

半導体装置、固体撮像装置、および撮像装置
　本発明は、複数枚の基板を接続して形成される半導体装置、固体撮像装置、および撮像装置に関する。本願は、２０１３年６月７日に日本国に出願された特願２０１３－１２１０４５号に基づき優先権を主張し、その内容をここに援用する。
　近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置では、光が入射する画素の光電変換部が生成・蓄積した信号電荷が、画素に設けられた増幅部に導かれる。増幅部が増幅した信号は、画素から出力される。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いたＣＭＯＳ型固体撮像装置等がある。
　従来、一般的なＣＭＯＳ型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなＣＭＯＳ型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
　この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のＣＭＯＳ型固体撮像装置では、全画素を同時に露光した後、各光電変換部が生成した信号電荷は全画素で同時に各蓄積容量部に転送されて一旦蓄積される。蓄積された信号電荷は、所定の読み出しタイミングで順次画素信号に変換して読み出される。
　従来のグローバルシャッタ機能を有するＣＭＯＳ型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作る必要があるため、基板面積が増大する。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化する。
　特許文献１には、この問題を解決するための固体撮像装置が開示されている。この固体撮像装置は、単位セル毎に配線層側にマイクロパッドを形成したＭＯＳイメージセンサ基板と、ＭＯＳイメージセンサ基板のマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理基板とを備える。前記ＭＯＳイメージセンサ基板と前記信号処理基板とは、マイクロバンプによって接続されている。また、特許文献２には、基板面積の増大を防ぐ方法が開示されている。この方法では、光電変換部が形成された第１の基板と、複数のＭＯＳトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置が用いられている。
日本国特開２００６－４９３６１号公報 日本国特開２０１０－２１９３３９号公報
　固体撮像装置等の半導体装置を構成する２枚の基板（例えば、上記のＭＯＳイメージセンサ基板と信号処理基板）をマイクロバンプ（以下、バンプと記載する）等によって接続する工程の途中に、接続時のズレを防止するために基板の位置合わせ（アライメント）を行う工程（アライメント工程）がある。各基板には、アライメントマークと呼ばれるマークが設けられている。例えば、各基板を接続するバンプを形成するための下地電極を利用したアライメントマークがある。
　図９は、２枚の基板を有する半導体装置の主要部の構成を示している。図９の上側は、半導体装置に設けられたアライメントマークを平面的に見た状態を示している。図９の下側は、半導体装置の断面を示している。以下、図９に示す構成を説明する。
　図９に示す半導体装置１０３は、半導体基板１０１と、半導体基板１０２と、接続部１１０と、アライメントマーク１２０とを有する。半導体基板１０１の主面（側面よりも相対的に表面積が大きい表面）と半導体基板１０２の主面とは互いに向かい合っている。半導体基板１０１と半導体基板１０２とは、接続部１１０により互いに接続されている。半導体装置１０３が固体撮像装置である場合、半導体基板１０１は、例えば光電変換部が形成された第１の基板に対応する。半導体基板１０２は、例えば複数のＭＯＳトランジスタが形成された第２の基板に対応する。図９では半導体基板１０１および半導体基板１０２の表面付近の一部のみが図示されており、残りの部分の図示は省略されている。
　接続部１１０は、下地電極１１１と、下地電極１１２と、バンプ１１３とを有する。下地電極１１１は、半導体基板１０１の表面に形成されている。下地電極１１２は、半導体基板１０２の表面に形成されている。バンプ１１３は、下地電極１１１と下地電極１１２とを接続している。下地電極１１１は、半導体基板１０１内に形成されたスルーホール１３１に接続されている。スルーホール１３１は、半導体基板１０１の表面に露出している。スルーホール１３１の露出した部分は、下地電極１１１に接続されている。スルーホール１３１は、半導体基板１０１内に形成された、図示していない配線層に接続されている。下地電極１１２は、半導体基板１０２内に形成されたスルーホール１３２に接続されている。スルーホール１３２は、半導体基板１０２の表面に露出している。スルーホール１３２の露出した部分は、下地電極１１２に接続されている。スルーホール１３２は、半導体基板１０２内に形成された、図示していない配線層に接続されている。上記の構造によって、半導体基板１０１と半導体基板１０２とが電気的に接続されている。このため、半導体基板１０１と半導体基板１０２との間で、接続部１１０を介して信号を伝送することが可能である。
　アライメントマーク１２０は、半導体基板１０１の表面に形成された下地電極１２１と、半導体基板１０２の表面に形成された下地電極１２２とを有する。半導体基板１０１と半導体基板１０２とを平面的に見た場合に、下地電極１２１は環状（中空円状）であり、下地電極１２２は円形状である。下地電極１２１は、半導体基板１０１と半導体基板１０２とを平面的に見た場合に、下地電極１２２の周囲を囲むように形成されている。
　下地電極１２１は、下地電極１１１を構成する材料と同一の材料で構成されている。下地電極１２１は、下地電極１１１を形成する工程で下地電極１１１と同時に形成される。下地電極１２２は、下地電極１１２を構成する材料と同一の材料で構成されている。下地電極１２２は、下地電極１１２を形成する工程で下地電極１１２と同時に形成される。下地電極１２２は、半導体基板１０２内に形成されたスルーホール１３３に接続されている。スルーホール１３３は、半導体基板１０２の表面に露出している。スルーホール１３３の露出した部分は、下地電極１２２に接続されている。スルーホール１３３は、半導体基板１０２内に形成された、図示していない配線層に接続されている。
　アライメント工程では、半導体基板１０１と接続された半導体基板１０２の主面の裏側からＩＲ光（赤外光）が照射される。この状態で、半導体基板１０２と接続された半導体基板１０１の主面の裏側からＩＲ顕微鏡（赤外線顕微鏡）またはＩＲカメラ（赤外線カメラ）によりアライメントマーク１２０が観察される。アライメント工程では、下地電極１２１と下地電極１２２との隙間の大きさがアライメントマーク１２０内で全体的に等しくなるように（言い換えると、下地電極１２１と下地電極１２２との間の距離がアライメントマーク１２０内で全体的に等しくなるように）、半導体基板１０１と半導体基板１０２との水平方向の相対位置が調整される。図９では、下地電極１２１の内周と下地電極１２２の外周との間の距離は、どの位置でも等しく、距離Ｌである。下地電極１２１と下地電極１２２との全体に渡って下地電極１２１の内周と下地電極１２２の外周との距離が均一となるようにアライメントを行うことで、アライメントの精度がより高くなる。
　下地電極１２１および下地電極１２２は、アライメントマーク１２０を構成する２つのマークである。下地電極１２１は半導体基板１０１に形成され、下地電極１２２は半導体基板１０２に形成されている。アライメント工程では、下地電極１２１と下地電極１２２との両方を視認できるようにする必要がある。このため、半導体基板１０１と半導体基板１０２との表面に垂直な方向において、例えば下地電極１２１と下地電極１２２との中間の位置（図９の破線Ｄ２の位置）にフォーカスが合うようにフォーカス位置が設定される。しかし、フォーカス位置がこの位置に設定された場合、下地電極１２１と下地電極１２２とが配置されている位置とは異なる位置にフォーカスが合う。このため、下地電極１２１と下地電極１２２とがぼやけて見える。この結果、アライメントの精度が低下しやすい。
　本発明の目的は、アライメントの精度を向上させることができる半導体装置、固体撮像装置、および撮像装置を提供することである。
　本発明の第一の態様によれば、半導体装置は、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板とを電気的に接続する接続部と、前記第１の基板と前記第２の基板とのアライメントに使用されるアライメントマークと、を備える。前記接続部は、前記第１の基板に配置された第１の電極と、前記第２の基板に配置された第２の電極と、前記第１の電極と前記第２の電極とを接続する接続バンプと、を備える。前記アライメントマークは、前記第１の基板に配置された第１のマークと、前記第２の基板において、前記第１のマークの位置と対応する位置に配置された第２のマークと、を備える。前記第１のマークの高さと前記第２のマークの高さとの和は、前記第１の電極の高さと前記第２の電極の高さと前記接続バンプの高さとの和と略等しい。
　本発明の第二の態様によれば、前記第一の態様に係る半導体装置において、前記第２のマークの高さは、前記第２の電極の高さと前記接続バンプの高さとの和と略等しくてもよい。
　本発明の第三の態様によれば、前記第二の態様に係る半導体装置において、前記第１のマークは、前記第１の基板に配置された電極であってもよい。前記第２のマークは、前記第２の基板に配置されたバンプであってもよい。
　本発明の第四の態様によれば、前記第三の態様に係る半導体装置において、前記第１の基板と前記第２の基板とを平面的に見た場合に、前記第１のマークは前記第２のマークの周囲を囲んでいてもよい。
　本発明の第五の態様によれば、前記第三の態様に係る半導体装置において、前記バンプは、前記第２の基板と、前記第２の基板の表面に形成された下地電極の表面とに接続されていてもよい。前記下地電極の幅は、前記バンプの幅以下であってもよい。
　本発明の第六の態様によれば、固体撮像装置は、前記第一の態様から前記第五の態様のうちのいずれか一態様に係る半導体装置を備える。前記第１の基板は、入射した光量に応じた信号を出力するように構成された光電変換素子を備える。前記第２の基板は、前記光電変換素子から出力された信号を処理するように構成された処理回路を備える。
　本発明の第七の態様によれば、固体撮像装置は、前記第三の態様から前記第五の態様のうちのいずれか一態様に係る半導体装置を備える。前記第２の基板は、入射した光量に応じた信号を出力するように構成された光電変換素子を備える。前記第１の基板は、前記光電変換素子から出力された信号を処理するように構成された処理回路を備える。
　本発明の第八の態様によれば、撮像装置は、前記第六の態様または前記第七の態様に係る固体撮像装置を備える。
　上記各態様の半導体装置、固体撮像装置、および撮像装置によれば、第１の基板または第２の基板の主面に垂直な方向における第１のマークの表面の位置と第２のマークの表面の位置とが略同一となる。これによって、この位置にフォーカスを合わせることが可能となるので、アライメントの精度を向上させることができる。
本発明の一実施形態に係る半導体装置の主要部の構成を示す平面図および断面図である。 本発明の一実施形態に係る半導体装置の接続部とアライメントマークの製造工程を示す断面図である。 本発明の一実施形態に係る半導体装置の接続部とアライメントマークの製造工程を示す断面図である。 本発明の一実施形態に係る半導体装置の接続部とアライメントマークの製造工程を示す断面図である。 本発明の一実施形態に係る半導体装置の接続部とアライメントマークの製造工程を示す断面図である。 本発明の一実施形態に係る半導体装置のアライメント工程における前記半導体装置の断面図である。 本発明の一実施形態に係る半導体装置を構成する半導体基板の平面図である。 本発明の一実施形態に係る撮像装置の構成を示すブロック図である。 本発明の一実施形態に係る半導体装置の主要部の構成を示す平面図および断面図である。 本発明の一実施形態に係る半導体装置の主要部の構成を示す平面図および断面図である。 本発明の一実施形態に係る半導体装置の主要部の構成を示す平面図および断面図である。 従来の半導体装置の主要部の構成を示す平面図および断面図である。 従来の半導体装置のアライメント工程における前記半導体装置の断面図である。
　以下、図面を参照し、本発明の実施形態を説明する。以下では、２枚の基板と、それらの基板を電気的に接続する接続部と、それらの基板のアライメントに使用されるアライメントマークとを有する半導体装置の例を説明する。本実施形態に係る半導体装置は、２枚の基板間で接続部を介して信号を授受できる装置である。本実施形態に係る半導体装置は、例えば光電変換素子を有し被写体の撮像を行う固体撮像装置である。
　図１は、本実施形態に係る半導体装置の主要部の構成を示している。図１の上側の図は、半導体装置に設けられたアライメントマークを平面的に見た状態を示している。図１の下側の図は、半導体装置の断面を示している。以下、図１に示す構成を説明する。
　本実施形態に係る半導体装置３は、半導体基板（第１の基板、第２の基板）１と、半導体基板（第１の基板、第２の基板）２と、接続部１０と、アライメントマーク２０とを有する。半導体基板１と半導体基板２とは、シリコン等の半導体を含む材料で構成されている。半導体基板１の主面と半導体基板２の主面とは互いに向かい合っている。半導体基板１と半導体基板２とは、接続部１０により接続されている。半導体装置３が固体撮像装置である場合、半導体基板１は、例えば光電変換部が形成された第１の基板に対応する。半導体基板２は、例えば複数のＭＯＳトランジスタが形成された第２の基板に対応する。半導体基板１および半導体基板２にはそれぞれ、基板に配置された回路を電気的に接続する配線層が複数の層に形成されている。異なる層の配線層同士は、スルーホールもしくはビアを介して接続されている。図１では半導体基板１および半導体基板２の表面付近の一部のみが図示されており、残りの部分の図示は省略されている（図３、および図６から図８についても同様）。
　接続部１０は、下地電極（第１の電極、第２の電極）１１と、下地電極（第１の電極、第２の電極）１２と、バンプ（接続バンプ）１３とを有する。下地電極１１は、半導体基板１の表面に形成されている。下地電極１２は、半導体基板２の表面に形成されている。バンプ１３は、下地電極１１と下地電極１２とを接続している。下地電極１１と下地電極１２とバンプ１３とは、導電性を有する材料、例えば金属で構成されている。下地電極１１と下地電極１２とは、例えば薄膜として形成されている。バンプ１３は、例えば柱状の構造体として形成されている。バンプ１３の上側の表面は、下地電極１１の表面に接続されている。バンプ１３の下側の表面は、下地電極１２の表面に接続されている。バンプ１３が下地電極１２の表面に形成された後、半導体基板１と半導体基板２とが互いに接続されるときに、バンプ１３が下地電極１１に接続される。
　下地電極１１は、半導体基板１内に形成されたスルーホール３１に接続されている。スルーホール３１は、半導体基板１の表面に露出している。スルーホール３１の露出した部分は、下地電極１１に接続されている。スルーホール３１は、半導体基板１内に形成された、図示していない配線層に接続されている。下地電極１２は、半導体基板２内に形成されたスルーホール３２に接続されている。スルーホール３２は、半導体基板２の表面に露出している。スルーホール３２の露出した部分は、下地電極１２に接続されている。スルーホール３２は、半導体基板２内に形成された、図示していない配線層に接続されている。上記の構造によって、半導体基板１と半導体基板２とが電気的に接続される。このため、半導体基板１と半導体基板２との間で、接続部１０を介して信号を伝送することが可能である。
　アライメントマーク２０は、下地電極（第１のマーク）２１と、下地電極２２と、バンプ（第２のマーク）２３とを有する。下地電極２１は、半導体基板１の表面に形成されている。下地電極２２は、半導体基板２の表面に形成されている。バンプ２３は、半導体基板２の表面に形成されている。下地電極２１と下地電極２２とバンプ２３とは、導電性を有する材料、例えば金属で構成されている。下地電極２１と下地電極２２とは、例えば薄膜として形成されている。下地電極２２は、後述する無電解メッキによってバンプ２３を形成するときに、バンプ２３を形成するメッキが付着する電極である。バンプ２３は、例えば柱状の構造体として形成されている。バンプ２３は、下地電極２２の表面に接続されている。バンプ２３は、下地電極２２の表面を完全に覆っている。バンプ２３の一部は、半導体基板２の表面に接続されている。半導体基板１と半導体基板２とが接続された状態では、バンプ２３と半導体基板１とは接続されていない。この状態において、バンプ２３の表面と半導体基板１の表面との間に隙間がある。
　半導体基板１と半導体基板２とを平面的に見た場合に、下地電極２１は環状（中空円状）であり、下地電極２２およびバンプ２３は円形状である。半導体基板１と半導体基板２とを平面的に見た場合に、下地電極２１は、下地電極２２およびバンプ２３の周囲を囲むように形成されている。半導体基板１と半導体基板２とを平面的に見た場合に、バンプ２３の直径は下地電極２２の直径よりも大きく、バンプ２３の面積は下地電極２２の面積よりも大きい。半導体基板１と半導体基板２とを平面的に見た場合に、下地電極２２の幅（半導体基板２の表面に平行な方向の幅、例えば直径）は、バンプ２３の幅以下であればよい。
　半導体基板１と半導体基板２とを平面的に見た場合に、下地電極２２は、半導体基板２において、半導体基板１の下地電極２１の位置と対応する位置に配置されている。つまり、下地電極１１とバンプ１３とが接続できるように半導体基板１と半導体基板２とのそれぞれの位置が調整された場合に、下地電極２１の内周よりも内側に下地電極２２が位置するように下地電極２２が配置されている。より具体的には、下地電極１１とバンプ１３とが接続できるように半導体基板１と半導体基板２とのそれぞれの位置が調整された場合に、下地電極２２の中心が下地電極２１の中心と一致するように下地電極２２が配置されている。理想的なアライメントが行われた場合、半導体基板１と半導体基板２とが接続されている状態では、下地電極２１の中心と下地電極２２の中心とバンプ１３の中心とが略一致する。
　下地電極２１は、下地電極１１を構成する材料と同一の材料で構成されている。下地電極２１は、下地電極１１を形成する工程で下地電極１１と同時に形成される。下地電極２２は、下地電極１２を構成する材料と同一の材料で構成されている。下地電極２２は、下地電極１２を形成する工程で下地電極１２と同時に形成される。バンプ２３は、バンプ１３を構成する材料と同一の材料で構成されている。バンプ２３は、バンプ１３を形成する工程でバンプ１３と同時に形成される。下地電極２２は、半導体基板２内に形成されたスルーホール３３に接続されている。スルーホール３３は、半導体基板２の表面に露出している。スルーホール３３の露出した部分は、下地電極２２に接続されている。スルーホール３３は、半導体基板２内に形成された、図示していない配線層に接続されている。
　アライメント工程では、半導体基板１と接続された半導体基板２の主面の裏側からＩＲ光が照射される。この状態で、半導体基板２と接続された半導体基板１の主面の裏側からＩＲ顕微鏡またはＩＲカメラによりアライメントマーク２０が観察される。アライメント工程では、下地電極２１とバンプ２３との間の隙間の大きさがアライメントマーク２０内で全体的に等しくなるように（言い換えると、下地電極２１とバンプ２３との間の距離がアライメントマーク２０内で全体的に等しくなるように）、半導体基板１と半導体基板２との水平方向の相対位置が調整される。図１では、下地電極２１の内周とバンプ２３の外周との間の距離は、どの位置でも等しく、距離Ｌである。下地電極２１とバンプ２３との全体に渡って下地電極２１の内周とバンプ２３の外周との距離が均一となるようにアライメントを行うことで、アライメントの精度がより高くなる。
　図１に示された半導体装置３においては、半導体基板１は、第１の基板に相当する。半導体基板２は、第２の基板に相当する。下地電極１１は、第１の基板に配置された第１の電極に相当する。下地電極１２は、第２の基板に配置された第２の電極に相当する。下地電極２１は、第１の基板に配置された第１のマークに相当する。バンプ２３は、第２の基板において、第１のマークの位置と対応する位置に配置された第２のマークに相当する。
　本実施形態では、下地電極２１の高さ（図１の断面図における下地電極２１の縦方向の幅、厚さ）と、バンプ２３の高さ（図１の断面図におけるバンプ２３の縦方向の幅、厚さ）との和は、下地電極１１の高さ（図１の断面図における下地電極１１の縦方向の幅、厚さ）と、下地電極１２の高さ（図１の断面図における下地電極１２の縦方向の幅、厚さ）と、バンプ１３の高さ（図１の断面図におけるバンプ１３の縦方向の幅、厚さ）との和と略等しい。
　このように構成された半導体装置３では、半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面の位置とバンプ２３の表面の位置とが略同一となる。これによって、この位置（図１の破線Ｄ１の位置）にフォーカスを合わせることが可能となる。この位置にフォーカスが合っているとき、下地電極２１の輪郭とバンプ２３の輪郭とをはっきりと視認することができるので、アライメントの精度が向上する。
　本実施形態では、下地電極１１と下地電極２１とは同時に形成されている。半導体基板１または半導体基板２の主面に垂直な方向における下地電極１１の表面の位置と下地電極２１の表面の位置とは略同一である。つまり、下地電極１１の高さは、下地電極２１の高さと略等しい。本実施形態では、バンプ１３とバンプ２３とは同時に形成されている。半導体基板１または半導体基板２の主面に垂直な方向におけるバンプ１３の表面の位置とバンプ２３の表面の位置とは略同一である。つまり、バンプ２３の高さは、下地電極１２の高さとバンプ１３の高さとの和と略等しい。その結果、バンプ１３と下地電極１１とが接続されたときに、半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面の位置とバンプ２３の表面の位置とは略同一となる。したがって、接続部１０とアライメントマーク２０とを同時に形成することによって、特別な制御を必要とせずに、上記の構造を容易に形成することができる。
　本実施形態では、半導体基板１と半導体基板２とを平面的に見た場合に、バンプ２３が下地電極２２よりも大きい。このため、下地電極２２の全体がバンプ２３の外周よりも内側に配置された状態でアライメントが行われる。この状態では、半導体基板１と接続された半導体基板２の主面の裏側から照射されたＩＲ光がバンプ２３の外周の全体で遮られる。したがって、下地電極２１の内周とバンプ２３の外周との間の距離を基準にアライメントを行うことができる。半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面の位置とバンプ２３の表面の位置とは略同一である。このため、この位置にフォーカスが合った状態でアライメントを良好に行うことができる。
　一方、バンプ２３が下地電極２２よりも小さい場合、バンプ２３の全体が下地電極２２の外周よりも内側に配置された状態でアライメントが行われる。この状態では、半導体基板１と接続された半導体基板２の主面の裏側から照射されたＩＲ光が下地電極２２の外周で遮られる。したがって、下地電極２１の内周と下地電極２２の外周との距離を基準にアライメントを行うことができる。しかし、半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面の位置と下地電極２２の表面の位置とは異なる。このため、下地電極２１とバンプ２３との少なくとも一方にはフォーカスを合わせることができない。この結果、アライメントの精度が低下しやすい。
　上記のように、本実施形態では、バンプ２３を下地電極２２よりも大きい。これにより、下地電極２１の表面とバンプ２３の表面とにフォーカスが合った状態で下地電極２１の内周とバンプ２３の外周との間の距離を基準にアライメントを行うことができる。したがって、アライメントの精度が向上する。
　図２Ａから図２Ｄは、接続部１０とアライメントマーク２０との製造工程を示している。図２Ａから図２Ｄでは、半導体基板２の断面が示されている。図２Ａは、半導体基板２の表面に下地電極１２および下地電極２２が形成された後、半導体基板２の表面にレジスト３４の薄膜が形成された状態を示している。レジスト３４は、レジスト３４の高さが下地電極１２および下地電極２２の高さよりも大きくなるように形成されている。つまり、下地電極１２および下地電極２２の表面（半導体基板２と接続されている表面を除く）の全体がレジスト３４で覆われている。半導体基板２を平面的に見た場合に、下地電極１２および下地電極２２は、下地電極２２の幅が下地電極１２の幅よりも小さくなるように形成されている。半導体基板２を平面的に見た場合に、下地電極２２は円形状に形成されている。
　図２Ｂは、バンプ１３とバンプ２３とが形成される位置のレジスト３４がパターニングされた状態を示している。下地電極１２が形成されている位置では、下地電極１２の表面の一部が露出するようにエッチングによりレジスト３４が除去され、開口部が形成されている。下地電極１２の表面の角はレジスト３４で覆われている。下地電極２２が形成されている位置では、下地電極２２の表面（半導体基板２と接続されている表面を除く）の全体と、下地電極２２の周囲の半導体基板２の表面とが露出するようにエッチングによりレジスト３４が除去され、開口部が形成されている。半導体基板２を平面的に見た場合に、下地電極１２に対応して形成されている開口部の形状は、バンプ１３の形状と一致する。下地電極２２に対応して形成されている開口部の形状は、バンプ２３の形状と一致する。
　図２Ｃは、レジスト３４が除去されて形成された開口部にバンプ１３およびバンプ２３が形成された状態を示している。下地電極１２が配置されている位置にバンプ１３が形成されている。下地電極２２が配置されている位置にバンプ２３が形成されている。本実施形態では、一例として、無電解メッキによりバンプ１３およびバンプ２３が形成される。無電解メッキでは、バンプ１３およびバンプ２３を構成するメッキが下地電極１２および下地電極２２の表面に付着する。このメッキが成長することによりバンプ１３およびバンプ２３が形成される。バンプ１３およびバンプ２３は同時に形成される。半導体基板２の表面からのバンプ１３の高さと半導体基板２の表面からのバンプ２３の高さとは略同一となる。無電解メッキでは、下地電極に対してバンプが等方的に成長するため、下地電極２２が配置されている範囲よりも外側にバンプ２３を形成することが可能である。本実施形態では無電解メッキによりバンプを形成する方法を説明したが、無電解メッキ以外の方法でバンプを形成してもよい。
　図２Ｄは、バンプ１３およびバンプ２３が形成された後、レジスト３４が除去された状態を示している。下地電極１２の表面の一部が露出するようにバンプ１３が形成されている。下地電極２２の表面全体を覆うようにバンプ２３が形成されている。
　本実施形態では、バンプ１３の形成時に発生するバンプ１３の位置ズレを吸収するようにアライメントを行うことが可能である。以下、その理由を説明する。図１０は、従来の半導体装置のアライメント工程における前記半導体装置の断面を示している。図１０に示す半導体装置１０３では、下地電極１１２の表面にバンプ１１３を形成したときに発生したバンプ１１３の位置ズレがある。
　従来のアライメント工程では、下地電極１２１と下地電極１２２との間の距離を基準にアライメントが行われる。このため、下地電極１２１と下地電極１２２との間の距離がアライメントマーク１２０内で等しくなるようにアライメントが行われると、下地電極１１１の位置と下地電極１１２の位置とが揃う。しかし、下地電極１１２に対してバンプ１１３がずれているため、下地電極１１１に対してバンプ１１３がずれたままとなる。このように、従来のアライメント工程では、バンプ１１３の位置ズレが存在する場合、その位置ズレを吸収できない状態でアライメントが行われる（図１０の破線Ｂで囲まれた領域参照）。
　図３は、本実施形態に係る半導体装置のアライメント工程における前記半導体装置の断面を示している。図３に示す半導体装置３では、下地電極１２の表面にバンプ１３を形成したときに発生したバンプ１３の位置ズレがある。バンプ１３とバンプ２３とが形成される工程では、下地電極１２に対してバンプ１３がずれると、同様に下地電極２２に対してバンプ２３がずれる。バンプ２３の位置ズレの量はバンプ１３の位置ズレの量と略同一である。このため、下地電極１２に対してバンプ１３がずれ、下地電極２２に対してバンプ２３がずれていても、バンプ１３とバンプ２３との間の距離は設計値と略同一となる。
　本実施形態に係る半導体装置のアライメント工程では、下地電極２１とバンプ２３との間の距離を基準にアライメントが行われる。このため、下地電極２１とバンプ２３との間の距離がアライメントマーク２０内で等しくなるようにアライメントが行われると、下地電極１１とバンプ１３の位置が揃う。つまり、下地電極１２に対してバンプ１３がずれていたとしても、下地電極１１の位置とバンプ１３の位置とが揃うようにアライメントを精度良く行うことができる（図３の破線Ａで囲まれた領域参照）。したがって、本実施形態に係る半導体装置では、図１０に示す半導体装置よりも接続部の接続強度や接続部の電気特性等を向上させることができる。
　図４は、本実施形態に係る半導体装置３を構成する半導体基板１と半導体基板２とを平面的に見た状態を示している。半導体基板１および半導体基板２にはそれぞれ、複数のチップが配置されている。半導体基板１には複数のチップＣ１が配置されている。半導体基板２には複数のチップＣ２が配置されている。半導体基板１と半導体基板２とが互いに接続された後、接続された基板が複数のチップに分割される。分割後のチップＣ１とチップＣ２で１つの半導体装置が構成される。
　図４には、チップＣ１およびチップＣ２を平面的に見た場合の各チップ内の構成の位置が示されている。図４に示す例では、チップＣ１およびチップＣ２で構成される半導体装置は固体撮像装置４である。
　チップＣ１は画素回路領域（光電変換素子）４０を有する。画素回路領域４０は、入射した光量に応じた信号を出力する光電変換素子を含む複数の画素が２次元に配置された領域である。チップＣ１の端部には、アライメントマーク２０を構成する下地電極２１が配置されている。
　チップＣ２は、信号処理回路領域（処理回路）５０と、垂直走査回路領域５１と、水平走査回路領域５２とを有する。信号処理回路領域５０には、読み出し回路と、処理回路とが配置されている。読み出し回路は、画素回路領域４０の光電変換素子で生成された信号を蓄積する容量と、容量に蓄積された信号を読み出すＭＯＳトランジスタとを含む。処理回路は、読み出された信号に対して増幅やノイズ除去等のアナログ信号処理を行う。垂直走査回路領域５１には、画素配列の行毎に処理を行うための制御信号を出力する垂直走査回路が配置されている。水平走査回路領域５２には、信号処理回路領域５０で処理された信号を外部に順次出力するための制御信号を出力する水平走査回路が配置されている。チップＣ２の端部には、アライメントマーク２０を構成する下地電極２２とバンプ２３とが配置されている。下地電極２２については、図４では図示していない。
　図５は、本実施形態に係る半導体装置の一例である固体撮像装置を有する撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラ、デジタルビデオカメラ、内視鏡等であってもよい。
　図５に示す撮像装置２００は、レンズ２０１と、撮像部（固体撮像装置）２０２と、画像処理部２０３と、表示部２０４と、駆動制御部２０５と、レンズ制御部２０６と、カメラ制御部２０７と、カメラ操作部２０８とを備えている。図５にはメモリカード２０９も示されている。しかし、メモリカード２０９を撮像装置に対して着脱可能に構成することによって、メモリカード２０９は撮像装置に固有の構成でなくてもよい。
　レンズ２０１は、固体撮像装置を構成する撮像部２０２の撮像面に被写体の光学像を結像するための撮影レンズである。撮像部２０２は、レンズ２０１によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して、前記画像信号を画像処理部２０３へ出力する。画像処理部２０３は、撮像部２０２から出力される画像信号に種々のデジタル的な画像処理を施す。
　表示部２０４は、画像処理部２０３により表示用に画像処理された画像信号に基づき画像を表示する。表示部２０４は、静止画像を表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画（ライブビュー）表示を行うことができる。駆動制御部２０５は、カメラ制御部２０７からの指示に基づいて撮像部２０２の動作を制御する。レンズ制御部２０６は、カメラ制御部２０７からの指示に基づいて、レンズ２０１の絞りや焦点位置を制御する。
　カメラ制御部２０７は、撮像装置２００の全体を制御する。カメラ制御部２０７の動作は、撮像装置２００が内蔵するＲＯＭに格納されているプログラムに規定されている。カメラ制御部２０７は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部２０８は、ユーザが撮像装置２００に対する各種の操作入力を行うための操作用の各種部材を有する。カメラ操作部２０８は、操作入力の結果に基づく信号をカメラ制御部２０７へ出力する。カメラ操作部２０８の具体例として、撮像装置２００の電源をオン・オフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード２０９は、画像処理部２０３により記録用に処理された画像信号を保存するための記録媒体である。
　次に、本実施形態に係る半導体装置の変形例を説明する。図６および図７は、アライメントマークの形状の他の例を示している。図６および図７の上側の図は、半導体装置に設けられたアライメントマークを平面的に見た状態を示している。図６および図７の下側の図は、半導体装置の断面を示している。
　図６に示す半導体装置では、アライメントマーク２０の形状は四角形状である。より具体的には、半導体基板１と半導体基板２とを平面的に見た場合に、下地電極２１は内部が空いている四角形（正方形）状であり、下地電極２２およびバンプ２３は四角形（正方形）状である。このように、アライメントマーク２０の形状は三角形以上の多角形であってもよい。アライメントマーク２０を構成する多角形の角は丸みを帯びていてもよい。本実施形態では、アライメントマーク２０を構成する下地電極２１がバンプ２３の周囲を囲むように形成されている。しかし、下地電極２１がバンプ２３の周囲を囲んでいなくてもよい。
　図７に示す半導体装置では、アライメントマーク２０の形状は、より複雑な形状である。より具体的には、半導体基板１と半導体基板２とを平面的に見た場合に、下地電極２２は十字形状であり、下地電極２１は４つの正方形に分かれている。４つの下地電極２１は下地電極２２の左上、右上、左下、右下の４箇所にそれぞれ配置されている。図７に示すアライメントマーク２０を用いたアライメント工程では、４つの下地電極２１とバンプ２３との間のそれぞれの距離が全て距離Ｌとなるように、半導体基板１と半導体基板２との水平方向の相対位置が調整される。図１に示すアライメントマーク２０を用いたアライメント工程と比較すると、図７に示すアライメントマーク２０を用いたアライメント工程では、アライメントマークの間隔を確認する箇所が増える。このため、アライメントの精度がより向上する。
　アライメントマークの形状は、図１、図６、図７に示すアライメントマークの形状以外の形状であってもよい。アライメントマークは、少なくとも、第１の基板に配置された第１のマークと、第２の基板において、第１のマークの位置と対応する位置に配置された第２のマークとを含んで構成されていればよい。アライメントマークの形状はアライメントが可能な形状であればよい。
　図１に示す半導体装置３では半導体基板２にバンプ２３が形成されている。しかし、半導体基板１にバンプ２３を形成してもよい。図８は、バンプ２３が形成された半導体基板１を有する半導体装置３の主要部の構成を示している。図８の上側の図は、半導体装置３に設けられたアライメントマークを平面的に見た状態を示している。図８の下側の図は、半導体装置３の断面を示している。以下、図１に示す構成との違いについて説明する。
　環状の下地電極２１が半導体基板２の表面に形成され、円形状の下地電極２２とバンプ２３とが半導体基板１の表面に形成されている。下地電極２２は、半導体基板１内に形成されたスルーホール３５に接続されている。スルーホール３５は、半導体基板１の表面に露出している。スルーホール３５の露出した部分は、下地電極２２に接続されている。スルーホール３５は、半導体基板１内に形成された、図示していない配線層に接続されている。
　図８に示された半導体装置３においては、半導体基板２は、第１の基板に相当する。半導体基板１は、第２の基板に相当する。下地電極１２は、第１の基板に配置された第１の電極に相当する。下地電極１１は、第２の基板に配置された第２の電極に相当する。下地電極２１は、第１の基板に配置された第１のマークに相当する。バンプ２３は、第２の基板において、第１のマークの位置と対応する位置に配置された第２のマークに相当する。
　半導体装置が固体撮像装置である場合、図４に示すように半導体基板１には画素回路領域４０が配置され、半導体基板２には信号処理回路領域５０と、垂直走査回路領域５１と、水平走査回路領域５２とが配置されている。図８に示す半導体装置３では、光電変換素子を含む画素回路領域４０が配置された半導体基板１の表面にバンプ２３が形成されている。接続部１０とアライメントマーク２０との製造工程は、図２Ａ～２Ｄに示す製造工程と同様である。
　上述したように、本実施形態に係る半導体装置３によれば、下地電極２１の高さとバンプ２３の高さとの和が、下地電極１１の高さと下地電極１２の高さとバンプ１３の高さとの和と略等しい。このため、半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面の位置とバンプ２３の表面の位置とが略同一となる。これによって、この位置にフォーカスを合わせることが可能となるので、アライメントの精度を向上させることができる。
　下地電極２１とバンプ２３とでアライメントマークを構成することによって、下地電極１１とバンプ１３とを形成する製造工程を利用してアライメントマークを形成することができる。
　半導体基板１と半導体基板２とを平面的に見た場合に、下地電極２１がバンプ２３の周囲を囲むように下地電極２１とバンプ２３が形成されている。このため、下地電極２１の内周とバンプ２３の外周との間の距離を基準にアライメントを容易に行うことができる。
　バンプ２３が下地電極２２の表面に配置され、下地電極２２の幅がバンプ２３の幅以下となるように、下地電極２１とバンプ２３とが形成されている。このため、バンプ２３の外周が下地電極２２によって遮られない状態でアライメントを行うことが可能となる。したがって、アライメントの精度を向上させることができる。
　本実施形態では、２枚の基板が接続部で接続されている半導体装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される半導体装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。
　以上、本発明の好ましい実施形態を説明したが、本発明はこの実施形態に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　上記実施形態の半導体装置、固体撮像装置、および撮像装置によれば、第１の基板または第２の基板の主面に垂直な方向における第１のマークの表面の位置と第２のマークの表面の位置とが略同一となる。これによって、この位置にフォーカスを合わせることが可能となるので、アライメントの精度を向上させることができる。
　１、２　　半導体基板（第１の基板、第２の基板）
　３　　半導体装置
　４　　固体撮像装置
　１０　　接続部
　１１、１２　　下地電極（第１の電極、第２の電極）
　１３　　バンプ（接続バンプ）
　２０　　アライメントマーク
　２１　　下地電極（第１のマーク）
　２３　　バンプ（第２のマーク）
　４０　　画素回路領域（光電変換素子）
　５０　　信号処理回路領域（処理回路）
　２００　　撮像装置
　２０２　　撮像部（固体撮像装置）

Claims (8)

  1. 　第１の基板と、
    　第２の基板と、
    　前記第１の基板と前記第２の基板とを電気的に接続する接続部と、
    　前記第１の基板と前記第２の基板とのアライメントに使用されるアライメントマークと、
    　を備え、
    　前記接続部は、
    　　前記第１の基板に配置された第１の電極と、
    　　前記第２の基板に配置された第２の電極と、
    　　前記第１の電極と前記第２の電極とを接続する接続バンプと、
    　を備え、
    　前記アライメントマークは、
    　　前記第１の基板に配置された第１のマークと、
    　　前記第２の基板において、前記第１のマークの位置と対応する位置に配置された第２のマークと、
    　を備え、
    　前記第１のマークの高さと前記第２のマークの高さとの和は、前記第１の電極の高さと前記第２の電極の高さと前記接続バンプの高さとの和と略等しい
    　半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記第２のマークの高さは、前記第２の電極の高さと前記接続バンプの高さとの和と略等しい
    　半導体装置。
  3. 　請求項２に記載の半導体装置であって、
    　前記第１のマークは、前記第１の基板に配置された電極であり、
    　前記第２のマークは、前記第２の基板に配置されたバンプである
    　半導体装置。
  4. 　請求項３に記載の半導体装置であって、
    　前記第１の基板と前記第２の基板とを平面的に見た場合に、前記第１のマークは前記第２のマークの周囲を囲んでいる
    　半導体装置。
  5. 　請求項３に記載の半導体装置であって、
    　前記バンプは、前記第２の基板と、前記第２の基板の表面に形成された下地電極の表面とに接続され、
    　前記下地電極の幅は、前記バンプの幅以下である
    　半導体装置。
  6. 　請求項１から請求項５のいずれか一項に記載の半導体装置を備え、
    　前記第１の基板は、入射した光量に応じた信号を出力するように構成された光電変換素子を備え、
    　前記第２の基板は、前記光電変換素子から出力された信号を処理するように構成された処理回路を備える
    　固体撮像装置。
  7. 　請求項３から請求項５のいずれか一項に記載の半導体装置を備え、
    　前記第２の基板は、入射した光量に応じた信号を出力するように構成された光電変換素子を備え、
    　前記第１の基板は、前記光電変換素子から出力された信号を処理するように構成された処理回路を備える
    　固体撮像装置。
  8. 　請求項６または請求項７に記載の固体撮像装置を備える撮像装置。
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