JP6234074B2 - 半導体装置、固体撮像装置、および撮像装置 - Google Patents

半導体装置、固体撮像装置、および撮像装置 Download PDF

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Description

本発明は、複数枚の基板を接続して形成される半導体装置、固体撮像装置、および撮像装置に関する。
近年、ビデオカメラや電子スチルカメラなどが広く一般に普及している。これらのカメラには、CCD（Charge Coupled Device）型や増幅型の固体撮像装置が使用されている。増幅型の固体撮像装置は、光が入射する画素の光電変換部が生成・蓄積した信号電荷を、画素に設けられた増幅部に導き、増幅部が増幅した信号を画素から出力する。増幅型の固体撮像装置では、このような画素が二次元マトリクス状に複数配置されている。増幅型の固体撮像装置には、例えばCMOS（Complementary Metal Oxide Semiconductor）トランジスタを用いたCMOS型固体撮像装置等がある。
従来、一般的なCMOS型固体撮像装置は、二次元マトリクス状に配列された各画素の光電変換部が生成した信号電荷を行毎に順次読み出す方式を採用している。この方式では、各画素の光電変換部における露光のタイミングは、信号電荷の読み出しの開始と終了によって決まるため、行毎に露光のタイミングが異なる。このため、このようなCMOS型固体撮像装置を用いて動きの速い被写体を撮像すると、撮像した画像内で被写体が歪んでしまう。
この被写体の歪みを無くすために、信号電荷の蓄積の同時性を実現する同時撮像機能（グローバルシャッタ機能）が提案されている。また、グローバルシャッタ機能を有するCMOS型固体撮像装置の用途が多くなりつつある。グローバルシャッタ機能を有するCMOS型固体撮像装置では、通常、光電変換部が生成した信号電荷を、読み出しが行われるまで蓄えておくために、遮光性を持った蓄積容量部を有することが必要となる。このような従来のCMOS型固体撮像装置は、全画素を同時に露光した後、各光電変換部が生成した信号電荷を全画素で同時に各蓄積容量部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換して読み出している。
ただし、従来のグローバルシャッタ機能を有するCMOS型固体撮像装置では、光電変換部と蓄積容量部とを同一基板の同一平面上に作りこまねばならず、基板面積の増大が避けられない。さらに、蓄積容量部に蓄積された信号電荷を読み出すまでの待機期間中に、光に起因するノイズや、蓄積容量部で発生するリーク電流（暗電流）に起因するノイズにより信号の品質が劣化してしまうという問題がある。
この問題を解決するために、単位セル毎に配線層側にマイクロパッドを形成したMOSイメージセンサ基板と、MOSイメージセンサ基板のマイクロパッドに対応する位置の配線層側にマイクロパッドを形成した信号処理基板とをマイクロバンプによって接続してなる固体撮像装置が特許文献１に開示されている。また、光電変換部が形成された第１の基板と、複数のMOSトランジスタが形成された第２の基板とを貼り合わせた固体撮像装置により基板面積の増大を防ぐ方法が特許文献２に開示されている。
特開２００６−４９３６１号公報 特開２０１０−２１９３３９号公報
固体撮像装置等の半導体装置を構成する２枚の基板（例えば、上記のMOSイメージセンサ基板と信号処理基板）をマイクロバンプ（以下、バンプと記載する）等によって接続する工程の途中に、接続時のズレを防止するために基板の位置合わせ（アライメント）を行う工程（アライメント工程）がある。各基板には、アライメントマークと呼ばれるマークが設けられている。例えば、各基板を接続するバンプを形成するための下地電極を利用したアライメントマークがある。
図９は、２枚の基板を有する半導体装置の主要部の構成を示している。図９の上側は、半導体装置に設けられたアライメントマークを平面的に見た状態を示している。図９の下側は、半導体装置の断面を示している。以下、図９に示す構成を説明する。
図９に示す半導体装置は、半導体基板１０１および半導体基板１０２と、接続部１１０と、アライメントマーク１２０とを有する。半導体基板１０１と半導体基板１０２の主面（側面よりも相対的に表面積が大きい表面）は向かい合っており、半導体基板１０１と半導体基板１０２は接続部１１０により接続されている。半導体装置が固体撮像装置である場合、半導体基板１０１は、例えば光電変換部が形成された第１の基板に対応し、半導体基板１０２は、例えば複数のMOSトランジスタが形成された第２の基板に対応する。図９では半導体基板１０１，１０２の表面付近の一部のみが図示されており、残りの部分の図示は省略されている。
接続部１１０は、半導体基板１０１の表面に形成された下地電極１１１と、半導体基板１０２の表面に形成された下地電極１１２と、下地電極１１１，１１２を接続するバンプ１１３とを有する。下地電極１１１は、半導体基板１０１内に形成されたスルーホール１３１に接続されている。スルーホール１３１は、半導体基板１０１の表面に露出しており、露出した部分が下地電極１１１に接続されている。また、スルーホール１３１は、半導体基板１０１内に形成された、図示していない配線層に接続されている。下地電極１１２は、半導体基板１０２内に形成されたスルーホール１３２に接続されている。スルーホール１３２は、半導体基板１０２の表面に露出しており、露出した部分が下地電極１１２に接続されている。また、スルーホール１３２は、半導体基板１０２内に形成された、図示していない配線層に接続されている。上記の構造によって、半導体基板１０１と半導体基板１０２が電気的に接続されるので、半導体基板１０１と半導体基板１０２の間で、接続部１１０を介して信号を伝送することが可能となる。
アライメントマーク１２０は、半導体基板１０１の表面に形成された下地電極１２１と、半導体基板１０２の表面に形成された下地電極１２２とを有する。半導体基板１０１と半導体基板１０２を平面的に見た場合に、下地電極１２１はドーナツ状（中空円状）であり、下地電極１２２は円形状である。下地電極１２１は、半導体基板１０１と半導体基板１０２を平面的に見た場合に下地電極１２２の周囲を囲むように形成されている。
下地電極１２１は、下地電極１１１を構成する材料と同一の材料で構成されており、下地電極１１１を形成する工程で下地電極１１１と同時に形成される。同様に、下地電極１２２は、下地電極１１２を構成する材料と同一の材料で構成されており、下地電極１１２を形成する工程で下地電極１１２と同時に形成される。下地電極１２２は、半導体基板１０２内に形成されたスルーホール１３３に接続されている。スルーホール１３３は、半導体基板１０２の表面に露出しており、露出した部分が下地電極１２２に接続されている。また、スルーホール１３３は、半導体基板１０２内に形成された、図示していない配線層に接続されている。
アライメント工程では、半導体基板１０１と接続された半導体基板１０２の主面の裏側からIR光（赤外光）が照射された状態で、半導体基板１０２と接続された半導体基板１０１の主面の裏側からIR顕微鏡（赤外線顕微鏡）またはIRカメラ（赤外線カメラ）によりアライメントマーク１２０が観察される。さらに、アライメント工程では、下地電極１２１と下地電極１２２の隙間の大きさがアライメントマーク１２０内で全体的に等しくなるように（言い換えると、下地電極１２１と下地電極１２２の距離がアライメントマーク１２０内で全体的に等しくなるように）、半導体基板１０１と半導体基板１０２の水平方向の相対位置が調整される。図９では、下地電極１２１の内周と下地電極１２２の外周との距離がどの位置でも等しくLとなっている。下地電極１２１と下地電極１２２の全体に渡って下地電極１２１の内周と下地電極１２２の外周との距離が均一となるようにアライメントを行うことで、アライメントの精度がより高くなる。
アライメントマーク１２０を構成する２つのマークのうち、下地電極１２１は半導体基板１０１に形成され、下地電極１２２は半導体基板１０２に形成されている。アライメント工程では、下地電極１２１と下地電極１２２の両方を視認できるようにするため、半導体基板１０１と半導体基板１０２の表面に垂直な方向において、例えば下地電極１２１と下地電極１２２の中間の位置（図９の破線Ｄ２の位置）にフォーカスが合うようにフォーカス位置が設定される。しかし、フォーカス位置がこの位置に設定された場合、下地電極１２１，１２２が配置されている位置とは異なる位置にフォーカスが合っているので、下地電極１２１，１２２がぼやけて見える。この結果、アライメントの精度が低下しやすい。
本発明は、上述した課題に鑑みてなされたものであって、アライメントの精度を向上させることができる半導体装置、固体撮像装置、および撮像装置を提供することを目的とする。
本発明は、上記の課題を解決するためになされたもので、第１の基板と、第２の基板と、前記第１の基板と前記第２の基板とを電気的に接続する接続部と、前記第１の基板と前記第２の基板とのアライメントに使用されるアライメントマークと、を備え、前記接続部は、前記第１の基板に配置された第１の電極と、前記第２の基板に配置された第２の電極と、前記第１の電極と前記第２の電極とを接続する接続バンプと、を備え、前記アライメントマークは、前記第１の基板に配置された第１のマークと、前記第２の基板において、前記第１のマークの位置と対応する位置に配置され、前記第１のマークから絶縁された第２のマークと、を備え、前記第１の基板および前記第２の基板を平面的に見た場合に前記第１のマークと前記第２のマークとは互いに離間し、前記第１のマークの高さと、前記第２のマークの高さとの和は、前記第１の電極の高さと、前記第２の電極の高さと、前記接続バンプの高さとの和と略等しいことを特徴とする半導体装置である。
また、本発明は、上記の半導体装置を備え、前記第１の基板は、入射した光量に応じた信号を出力する光電変換素子を備え、前記第２の基板は、前記光電変換素子から出力された信号を処理する処理回路を備えることを特徴とする固体撮像装置である。
また、本発明は、上記の半導体装置を備え、前記第２の基板は、入射した光量に応じた信号を出力する光電変換素子を備え、前記第１の基板は、前記光電変換素子から出力された信号を処理する処理回路を備えることを特徴とする固体撮像装置である。
また、本発明は、上記の固体撮像装置を備えることを特徴とする撮像装置である。
本発明によれば、第１のマークの高さと、第２のマークの高さとの和が、第１の電極の高さと、第２の電極の高さと、接続バンプの高さとの和と略等しいため、第１の基板または第２の基板の主面に垂直な方向における第１のマークの表面と第２のマークの表面との位置が略同一となる。これによって、この位置にフォーカスを合わせることが可能となるので、アライメントの精度を向上させることができる。
本発明の一実施形態による半導体装置の主要部の構成を示す平面図および断面図である。 本発明の一実施形態による半導体装置の接続部とアライメントマークの製造工程を示す断面図である。 本発明の一実施形態のアライメント工程における半導体装置の断面図である。 本発明の一実施形態による半導体装置を構成する半導体基板の平面図である。 本発明の一実施形態による撮像装置の構成を示すブロック図である。 本発明の一実施形態による半導体装置の主要部の構成を示す平面図および断面図である。 本発明の一実施形態による半導体装置の主要部の構成を示す平面図および断面図である。 本発明の一実施形態による半導体装置の主要部の構成を示す平面図および断面図である。 従来の半導体装置の主要部の構成を示す平面図および断面図である。 従来のアライメント工程における半導体装置の断面図である。
以下、図面を参照し、本発明の実施形態を説明する。以下では、２枚の基板と、それらの基板を電気的に接続する接続部と、それらの基板のアライメントに使用されるアライメントマークとを有する半導体装置の例を説明する。本実施形態による半導体装置は、２枚の基板間で接続部を介して信号を授受できる装置であり、例えば光電変換素子を有し被写体の撮像を行う固体撮像装置である。
図１は、本実施形態による半導体装置の主要部の構成を示している。図１の上側の図は、半導体装置に設けられたアライメントマークを平面的に見た状態を示している。図１の下側の図は、半導体装置の断面を示している。以下、図１に示す構成を説明する。
本実施形態による半導体装置は、半導体基板１および半導体基板２と、接続部１０と、アライメントマーク２０とを有する。半導体基板１と半導体基板２は、シリコン等の半導体を含む材料で構成されている。半導体基板１と半導体基板２の主面は向かい合っており、半導体基板１と半導体基板２は接続部１０により接続されている。半導体装置が固体撮像装置である場合、半導体基板１は、例えば光電変換部が形成された第１の基板に対応し、半導体基板２は、例えば複数のMOSトランジスタが形成された第２の基板に対応する。それぞれの基板には、基板に配置された回路を電気的に接続する配線層が複数層に形成されている。異なる層の配線層同士は、スルーホールもしくはビアを介して接続されている。図１では半導体基板１，２の表面付近の一部のみが図示されており、残りの部分の図示は省略されている（図３、図６〜図８についても同様）。
接続部１０は、半導体基板１の表面に形成された第１の電極である下地電極１１と、半導体基板２の表面に形成された第２の電極である下地電極１２と、下地電極１１，１２を接続する接続バンプであるバンプ１３とを有する。下地電極１１，１２とバンプ１３は、導電性を有する材料、例えば金属で構成されている。下地電極１１，１２は、例えば薄膜として形成されている。バンプ１３は、例えば柱状の構造体として形成されている。バンプ１３の上側の表面は下地電極１１の表面に接続され、バンプ１３の下側の表面は下地電極１２の表面に接続されている。バンプ１３が下地電極１２の表面に形成された後、半導体基板１と半導体基板２が接続されるときに、バンプ１３が下地電極１１に接続される。
下地電極１１は、半導体基板１内に形成されたスルーホール３１に接続されている。スルーホール３１は、半導体基板１の表面に露出しており、露出した部分が下地電極１１に接続されている。また、スルーホール３１は、半導体基板１内に形成された、図示していない配線層に接続されている。下地電極１２は、半導体基板２内に形成されたスルーホール３２に接続されている。スルーホール３２は、半導体基板２の表面に露出しており、露出した部分が下地電極１２に接続されている。また、スルーホール３２は、半導体基板２内に形成された、図示していない配線層に接続されている。上記の構造によって、半導体基板１と半導体基板２が電気的に接続されるので、半導体基板１と半導体基板２の間で、接続部１０を介して信号を伝送することが可能となる。
アライメントマーク２０は、半導体基板１の表面に形成された第１のマークである下地電極２１と、半導体基板２の表面に形成された下地電極２２と、半導体基板２の表面に形成された第２のマークであるバンプ２３とを有する。下地電極２１，２２とバンプ２３は、導電性を有する材料、例えば金属で構成されている。下地電極２１，２２は、例えば薄膜として形成されている。下地電極２２は、後述する無電解メッキによってバンプ２３を形成するときに、バンプ２３を形成するメッキが付着する電極である。バンプ２３は、例えば柱状の構造体として形成されている。バンプ２３は下地電極２２の表面に接続されており、下地電極２２の表面を完全に覆っている。また、バンプ２３の一部は半導体基板２の表面に接続されている。半導体基板１と半導体基板２が接続された状態では、バンプ２３と半導体基板１は接続されてなく、バンプ２３の表面と半導体基板１の表面との間に隙間がある。
半導体基板１と半導体基板２を平面的に見た場合に、下地電極２１はドーナツ状（中空円状）であり、下地電極２２およびバンプ２３は円形状である。半導体基板１と半導体基板２を平面的に見た場合に、下地電極２１は、下地電極２２およびバンプ２３の周囲を囲むように形成されている。また、半導体基板１と半導体基板２を平面的に見た場合に、バンプ２３の直径は下地電極２２の直径よりも大きく、バンプ２３の面積は下地電極２２の面積よりも大きい。半導体基板１と半導体基板２を平面的に見た場合に、下地電極２２の幅（半導体基板２の表面に平行な方向の幅、例えば直径）は、バンプ２３の幅以下であればよい。
半導体基板１と半導体基板２を平面的に見た場合に、下地電極２２は、半導体基板２において、半導体基板１の下地電極２１の位置と対応する位置に配置されている。つまり、下地電極１１とバンプ１３が接続できるように半導体基板１と半導体基板２のそれぞれの位置が調整された場合に下地電極２１の内周よりも内側に位置するように下地電極２２が配置されている。より具体的には、下地電極１１とバンプ１３が接続できるように半導体基板１と半導体基板２のそれぞれの位置が調整された場合に中心が下地電極２１の中心と一致するように下地電極２２が配置されている。理想的なアライメントが行われた場合、半導体基板１と半導体基板２が接続されている状態では、下地電極２１，２２とバンプ１３のそれぞれの中心が略一致する。
下地電極２１は、下地電極１１を構成する材料と同一の材料で構成されており、下地電極１１を形成する工程で下地電極１１と同時に形成される。同様に、下地電極２２は、下地電極１２を構成する材料と同一の材料で構成されており、下地電極１２を形成する工程で下地電極１２と同時に形成される。同様に、バンプ２３は、バンプ１３を構成する材料と同一の材料で構成されており、バンプ１３を形成する工程でバンプ１３と同時に形成される。下地電極２２は、半導体基板２内に形成されたスルーホール３３に接続されている。スルーホール３３は、半導体基板２の表面に露出しており、露出した部分が下地電極２２に接続されている。また、スルーホール３３は、半導体基板２の表面に露出しており、半導体基板２内に形成された、図示していない配線層に接続されている。
アライメント工程では、半導体基板１と接続された半導体基板２の主面の裏側からIR光が照射された状態で、半導体基板２と接続された半導体基板１の主面の裏側からIR顕微鏡またはIRカメラによりアライメントマーク２０が観察される。さらに、アライメント工程では、下地電極２１とバンプ２３の隙間の大きさがアライメントマーク２０内で全体的に等しくなるように（言い換えると、下地電極２１とバンプ２３の距離がアライメントマーク２０内で全体的に等しくなるように）、半導体基板１と半導体基板２の水平方向の相対位置が調整される。図１では、下地電極２１の内周とバンプ２３の外周との距離がどの位置でも等しくLとなっている。下地電極２１とバンプ２３の全体に渡って下地電極２１の内周とバンプ２３の外周との距離が均一となるようにアライメントを行うことで、アライメントの精度がより高くなる。
本実施形態では、下地電極２１の高さ（図１の断面図における下地電極２１の縦方向の幅、厚さ）と、バンプ２３の高さ（図１の断面図におけるバンプ２３の縦方向の幅、厚さ）との和は、下地電極１１の高さ（図１の断面図における下地電極１１の縦方向の幅、厚さ）と、下地電極１２の高さ（図１の断面図における下地電極１２の縦方向の幅、厚さ）と、バンプ１３の高さ（図１の断面図におけるバンプ１３の縦方向の幅、厚さ）との和と略等しい。
このように構成された半導体装置では、半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面とバンプ２３の表面との位置が略同一となる。これによって、この位置（図１の破線Ｄ１の位置）にフォーカスを合わせることが可能となる。この位置にフォーカスが合っているとき、下地電極２１とバンプ２３の輪郭をはっきりと視認することができるので、アライメントの精度が向上する。
本実施形態では、下地電極１１と下地電極２１が同時に形成され、半導体基板１または半導体基板２の主面に垂直な方向における下地電極１１の表面と下地電極２１の表面との位置が略同一となる。つまり、下地電極１１の高さは下地電極２１の高さと略等しい。また、本実施形態では、バンプ１３とバンプ２３が同時に形成され、半導体基板１または半導体基板２の主面に垂直な方向におけるバンプ１３の表面とバンプ２３の表面との位置が略同一となる。つまり、バンプ２３の高さは、下地電極１２の高さと、バンプ１３の高さとの和と略等しい。その結果、バンプ１３と下地電極１１が接続されたときに、半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面とバンプ２３の表面との位置が略同一となる。したがって、接続部１０とアライメントマーク２０を同時に形成することによって、特別な制御を必要とせずに、上記の構造を容易に形成することができる。
本実施形態では、半導体基板１と半導体基板２を平面的に見た場合に、バンプ２３が下地電極２２よりも大きい。このため、下地電極２２の全体がバンプ２３の外周よりも内側に配置された状態でアライメントが行われる。この状態では、半導体基板１と接続された半導体基板２の主面の裏側から照射されたIR光がバンプ２３の外周の全体で遮られる。したがって、下地電極２１の内周とバンプ２３の外周との距離を基準にアライメントを行うことができる。半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面とバンプ２３の表面との位置が略同一であるため、この位置にフォーカスが合った状態でアライメントを良好に行うことができる。
一方、バンプ２３が下地電極２２よりも小さい場合、バンプ２３の全体が下地電極２２の外周よりも内側に配置された状態でアライメントが行われる。この状態では、半導体基板１と接続された半導体基板２の主面の裏側から照射されたIR光が下地電極２２の外周で遮られる。したがって、下地電極２１の内周と下地電極２２の外周との距離を基準にアライメントを行うことができる。しかし、半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面と下地電極２２の表面との位置が異なるので、下地電極２１とバンプ２３の少なくとも一方にはフォーカスを合わせることができない。この結果、アライメントの精度が低下しやすい。
上記のように、本実施形態では、バンプ２３を下地電極２２よりも大きくすることによって、下地電極２１の表面とバンプ２３の表面にフォーカスが合った状態で下地電極２１の内周とバンプ２３の外周との距離を基準にアライメントを行うことができる。したがって、アライメントの精度が向上する。
図２は、接続部１０とアライメントマーク２０の製造工程を示している。図２では、半導体基板２の断面が示されている。図２（ａ）は、半導体基板２の表面に下地電極１２，２２が形成された後、半導体基板２の表面にレジスト３４の薄膜が形成された状態を示している。レジスト３４は、レジスト３４の高さが下地電極１２，２２の高さよりも大きくなるように形成されている。つまり、下地電極１２，２２の表面（半導体基板２と接続されている表面を除く）の全体がレジスト３４で覆われている。半導体基板１と半導体基板２を平面的に見た場合に、下地電極１２，２２は、下地電極２２の幅が下地電極１２の幅よりも小さくなるように形成されている。また、半導体基板１と半導体基板２を平面的に見た場合に、下地電極２２は円形状に形成されている。
図２（ｂ）は、バンプ１３とバンプ２３が形成される位置のレジスト３４がパターニングされた状態を示している。下地電極１２が形成されている位置では、下地電極１２の表面の一部が露出するようにエッチングによりレジスト３４が除去され、開口部が形成されている。下地電極１２の表面の角はレジスト３４で覆われている。下地電極２２が形成されている位置では、下地電極２２の表面（半導体基板２と接続されている表面を除く）の全体と、下地電極２２の周囲の半導体基板２の表面とが露出するようにエッチングによりレジスト３４が除去され、開口部が形成されている。半導体基板１と半導体基板２を平面的に見た場合に、下地電極１２，２２のそれぞれに対応して形成されている開口部の形状はバンプ１３，２３のそれぞれの形状と一致する。
図２（ｃ）は、レジスト３４が除去されて形成された開口部にバンプ１３，２３が形成された状態を示している。下地電極１２が配置されている位置にバンプ１３が形成され、下地電極２２が配置されている位置にバンプ２３が形成されている。本実施形態では、一例として、無電解メッキによりバンプ１３，２３が形成される。無電解メッキでは、バンプ１３，２３を構成するメッキが下地電極１２，２２の表面に付着し、メッキが成長することによりバンプ１３，２３が形成される。バンプ１３，２３は同時に形成され、半導体基板２の表面からのバンプ１３，２３の高さは略同一となる。無電解メッキでは、下地電極に対してバンプが等方的に成長するため、下地電極２２が配置されている範囲よりも外側にバンプ２３を形成することが可能である。本実施形態では無電解メッキによりバンプを形成する方法を説明したが、無電解メッキ以外の方法でバンプを形成してもよい。
図２（ｄ）は、バンプ１３，２３が形成された後、レジスト３４が除去された状態を示している。下地電極１２の表面の一部が露出するようにバンプ１３が形成されている。また、下地電極２２の表面全体を覆うようにバンプ２３が形成されている。
本実施形態では、バンプ１３の形成時に発生するバンプ１３の位置ズレを吸収したアライメントを行うことが可能である。以下、その理由を説明する。図１０は、従来のアライメント工程における半導体装置の断面を示している。図１０に示す半導体装置では、下地電極１１２の表面にバンプ１１３を形成したときに発生したバンプ１１３の位置ズレがある。
従来のアライメント工程では、下地電極１２１と下地電極１２２の距離を基準にアライメントが行われる。このため、下地電極１２１と下地電極１２２の距離がアライメントマーク１２０内で等しくなるようにアライメントが行われると、下地電極１１１と下地電極１１２の位置が揃う。しかし、下地電極１１２に対してバンプ１１３がずれているため、下地電極１１１に対してバンプ１１３がずれたままとなる。このように、従来のアライメント工程では、バンプ１１３の位置ズレが存在する場合、その位置ズレを吸収できない状態でアライメントが行われる。
図３は、本実施形態のアライメント工程における半導体装置の断面を示している。図３に示す半導体装置では、下地電極１２の表面にバンプ１３を形成したときに発生したバンプ１３の位置ズレがある。バンプ１３とバンプ２３が形成される工程では、下地電極１２に対してバンプ１３がずれると、同様に下地電極２２に対してバンプ２３がずれる。バンプ２３の位置ズレの量はバンプ１３の位置ズレの量と略同一である。このため、下地電極１２に対してバンプ１３がずれ、下地電極２２に対してバンプ２３がずれていても、バンプ１３とバンプ２３との距離は設計値と略同一となる。
本実施形態のアライメント工程では、下地電極２１とバンプ２３の距離を基準にアライメントが行われる。このため、下地電極２１とバンプ２３の距離がアライメントマーク２０内で等しくなるようにアライメントが行われると、下地電極１１とバンプ１３の位置が揃う。つまり、下地電極１２に対してバンプ１３がずれていたとしても、下地電極１１とバンプ１３の位置が揃うようにアライメントを精度良く行うことができる。したがって、本実施形態による半導体装置では、図１０に示す半導体装置よりも接続部の接続強度や接続部の電気特性等を向上させることができる。
図４は、本実施形態による半導体装置を構成する半導体基板１と半導体基板２を平面的に見た状態を示している。それぞれの基板には、複数のチップが配置されている。半導体基板１には複数のチップＣ１が配置され、半導体基板２には複数のチップＣ２が配置されている。半導体基板１と半導体基板２が接続された後、接続された基板が複数のチップに分割される。分割後のチップＣ１とチップＣ２で１つの半導体装置が構成される。
図４には、チップＣ１，Ｃ２を平面的に見た場合の各チップ内の構成の位置が示されている。図４に示す例では、チップＣ１，Ｃ２で構成される半導体装置は固体撮像装置である。
チップＣ１は画素回路領域４０を有する。画素回路領域４０は、入射した光量に応じた信号を出力する光電変換素子を含む複数の画素が２次元に配置された領域である。また、チップＣ１の端部には、アライメントマーク２０を構成する下地電極２１が配置されている。
チップＣ２は、信号処理回路領域５０と、垂直走査回路領域５１と、水平走査回路領域５２とを有する。信号処理回路領域５０は、画素回路領域４０の光電変換素子で生成された信号を蓄積する容量と、容量に蓄積された信号を読み出すMOSトランジスタとを含む読み出し回路や、読み出された信号に対して増幅やノイズ除去等のアナログ信号処理を行う処理回路が配置されている。垂直走査回路領域５１には、画素配列の行毎に処理を行うための制御信号を出力する垂直走査回路が配置されている。水平走査回路領域５２には、信号処理回路領域５０で処理された信号を外部に順次出力するための制御信号を出力する水平走査回路が配置されている。また、チップＣ２の端部には、アライメントマーク２０を構成する下地電極２２とバンプ２３が配置されている。下地電極２２については、図４では図示していない。
図５は、本実施形態による半導体装置の一例である固体撮像装置を有する撮像装置の構成を示している。本発明の一態様に係る撮像装置は、撮像機能を有する電子機器であればよく、デジタルカメラのほか、デジタルビデオカメラ、内視鏡等であってもよい。
図５に示す撮像装置は、レンズ２０１と、撮像部２０２と、画像処理部２０３と、表示部２０４と、駆動制御部２０５と、レンズ制御部２０６と、カメラ制御部２０７と、カメラ操作部２０８とを備えている。図５にはメモリカード２０９も示されているが、このメモリカード２０９を撮像装置に対して着脱可能に構成することによって、メモリカード２０９は撮像装置に固有の構成でなくても構わない。
レンズ２０１は、固体撮像装置を構成する撮像部２０２の撮像面に被写体の光学像を結像するための撮影レンズである。撮像部２０２は、レンズ２０１によって結像された被写体の光学像を光電変換によりデジタルの画像信号に変換して出力する。画像処理部２０３は、撮像部２０２から出力される画像信号に種々のデジタル的な画像処理を施す。
表示部２０４は、画像処理部２０３により表示用に画像処理された画像信号に基づき画像を表示する。この表示部２０４は、静止画像を表示することができると共に、被撮像範囲の画像をリアルタイムに表示する動画（ライブビュー）表示を行うことができる。駆動制御部２０５は、カメラ制御部２０７からの指示に基づいて撮像部２０２の動作を制御する。レンズ制御部２０６は、カメラ制御部２０７からの指示に基づいて、レンズ２０１の絞りや焦点位置を制御する。
カメラ制御部２０７は、撮像装置全体を制御する。カメラ制御部２０７の動作は、撮像装置が内蔵するＲＯＭに格納されているプログラムに規定されている。カメラ制御部２０７は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。カメラ操作部２０８は、ユーザが撮像装置に対する各種の操作入力を行うための操作用の各種部材を有し、操作入力の結果に基づく信号をカメラ制御部２０７へ出力する。カメラ操作部２０８の具体例として、撮像装置の電源をオン・オフするための電源スイッチ、静止画撮影を指示するためのレリーズボタン、静止画撮影モードを単写モードと連写モードの間で切り替えるための静止画撮影モードスイッチなどが挙げられる。メモリカード２０９は、画像処理部２０３により記録用に処理された画像信号を保存するための記録媒体である。
次に、本実施形態の変形例を説明する。図６および図７は、アライメントマークの形状の他の例を示している。図６および図７の上側の図は、半導体装置に設けられたアライメントマークを平面的に見た状態を示している。図６および図７の下側の図は、半導体装置の断面を示している。
図６に示す半導体装置では、アライメントマークの形状は四角形状である。より具体的には、半導体基板１と半導体基板２を平面的に見た場合に、下地電極２１は内部が空いている四角形（正方形）状であり、下地電極２２およびバンプ２３は四角形（正方形）状である。このように、アライメントマークの形状は三角形以上の多角形であってもよい。また、アライメントマークを構成する多角形の角は丸みを帯びていてもよい。また、本実施形態では、アライメントマークを構成する下地電極がバンプの周囲を囲むように形成されているが、下地電極がバンプの周囲を囲んでいなくてもよい。
図７に示す半導体装置では、アライメントマークの形状は、より複雑な形状である。より具体的には、半導体基板１と半導体基板２を平面的に見た場合に、下地電極２２は十字形状であり、下地電極２１は４つの正方形に分かれている。４つの下地電極２１は下地電極２２の左上、右上、左下、右下の４箇所に配置されている。図７に示すアライメントマーク２０を用いたアライメント工程では、４つの下地電極２１の全てとバンプ２３との距離がLとなるように半導体基板１と半導体基板２の水平方向の相対位置が調整される。図１に示すアライメントマーク２０を用いたアライメント工程と比較すると、図７に示すアライメントマーク２０を用いたアライメント工程では、アライメントマークの間隔を確認する箇所が増える。このため、アライメントの精度がより向上する。
アライメントマークの形状は、図１、図６、図７に示すアライメントマークの形状以外であってもよい。アライメントマークは、少なくとも、第１の基板に配置された第１のマークと、第２の基板において、第１のマークの位置と対応する位置に配置された第２のマークとを含んで構成されていればよく、アライメントマークの形状はアライメントが可能な形状であればよい。
図１に示す半導体装置では半導体基板２にバンプ２３が形成されているが、半導体基板１にバンプ２３を形成してもよい。図８は、バンプ２３が形成された半導体基板１を有する半導体装置の主要部の構成を示している。図８の上側の図は、半導体装置に設けられたアライメントマークを平面的に見た状態を示している。図８の下側の図は、半導体装置の断面を示している。以下、図１に示す構成との違いについて説明する。
ドーナツ状の下地電極２１が半導体基板２（第１の基板）の表面に形成され、円形状の下地電極２２とバンプ２３が半導体基板１（第２の基板）の表面に形成されている。下地電極２２は、半導体基板１内に形成されたスルーホール３５に接続されている。スルーホール３５は、半導体基板１の表面に露出しており、露出した部分が下地電極２２に接続されている。また、スルーホール３５は、半導体基板１内に形成された、図示していない配線層に接続されている。
半導体装置が固体撮像装置である場合、図４に示すように半導体基板１には画素回路領域４０が配置され、半導体基板２には信号処理回路領域５０と、垂直走査回路領域５１と、水平走査回路領域５２とが配置されている。図８に示す半導体装置では、光電変換素子を含む画素回路領域４０が配置された半導体基板１の表面にバンプ２３が形成されている。接続部１０とアライメントマーク２０の製造工程は、図２に示す製造工程と同様である。
上述したように、本実施形態によれば、下地電極２１の高さと、バンプ２３の高さとの和が、下地電極１１の高さと、下地電極１２の高さと、バンプ１３の高さとの和と略等しいため、半導体基板１または半導体基板２の主面に垂直な方向における下地電極２１の表面とバンプ２３の表面との位置が略同一となる。これによって、この位置にフォーカスを合わせることが可能となるので、アライメントの精度を向上させることができる。
また、下地電極２１とバンプ２３でアライメントマークを構成することによって、下地電極１１とバンプ１３を形成する製造工程を利用してアライメントマークを形成することができる。
また、半導体基板１と半導体基板２とを平面的に見た場合に、下地電極２１がバンプ２３の周囲を囲むように下地電極２１とバンプ２３が形成されていることによって、下地電極２１の内周とバンプ２３の外周との距離を基準にアライメントを容易に行うことができる。
また、バンプ２３が下地電極２２の表面に配置され、下地電極２２の幅がバンプ２３の幅以下となるように下地電極２１とバンプ２３が形成されていることによって、バンプ２３の外周が下地電極２２によって遮られない状態でアライメントを行うことが可能となる。したがって、アライメントの精度を向上させることができる。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。上記では、２枚の基板が接続部で接続されている半導体装置の構成を示したが、３枚以上の基板が接続部で接続されていてもよい。３枚以上の基板が接続部で接続される半導体装置の場合、３枚以上の基板のうち２枚の基板が第１の基板と第２の基板に相当する。
１，２，１０１，１０２ 半導体基板、１０，１１０ 接続部、１１，１２，２１，２２，１１１，１１２，１２１，１２２ 下地電極、１３，２３，１１３ バンプ、２０，１２０ アライメントマーク、３１，３２，３３，３５，１３１，１３２ スルーホール、３４ レジスト、４０ 画素回路領域、５０ 信号処理回路領域、５１ 垂直走査回路領域、５２ 水平走査回路領域、２０１ レンズ、２０２ 撮像部、２０３ 画像処理部、２０４ 表示部、２０５ 駆動制御部、２０６ レンズ制御部、２０７ カメラ制御部、２０８ カメラ操作部、２０９ メモリカード

Claims (8)

  1. 第１の基板と、
    第２の基板と、
    前記第１の基板と前記第２の基板とを電気的に接続する接続部と、
    前記第１の基板と前記第２の基板とのアライメントに使用されるアライメントマークと、
    を備え、
    前記接続部は、
    前記第１の基板に配置された第１の電極と、
    前記第２の基板に配置された第２の電極と、
    前記第１の電極と前記第２の電極とを接続する接続バンプと、
    を備え、
    前記アライメントマークは、
    前記第１の基板に配置された第１のマークと、
    前記第２の基板において、前記第１のマークの位置と対応する位置に配置され、前記第１のマークから絶縁された第２のマークと、
    を備え、
    前記第１の基板および前記第２の基板を平面的に見た場合に前記第１のマークと前記第２のマークとは互いに離間し、
    前記第１のマークの高さと、前記第２のマークの高さとの和は、前記第１の電極の高さと、前記第２の電極の高さと、前記接続バンプの高さとの和と略等しい
    ことを特徴とする半導体装置。
  2. 前記第２のマークの高さは、前記第２の電極の高さと、前記接続バンプの高さとの和と略等しいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のマークは、前記第１の基板に配置された電極であり、
    前記第２のマークは、前記第２の基板に配置されたバンプであること特徴とする請求項２に記載の半導体装置。
  4. 前記第１の基板と前記第２の基板とを平面的に見た場合に、前記第１のマークは前記第２のマークの周囲を囲んでいることを特徴とする請求項３に記載の半導体装置。
  5. 前記バンプは、前記第２の基板と、前記第２の基板の表面に形成された下地電極の表面とに接続され、
    前記下地電極の幅は、前記バンプの幅以下であることを特徴とする請求項３に記載の半導体装置。
  6. 請求項１〜請求項５のいずれか一項に記載の半導体装置を備え、
    前記第１の基板は、入射した光量に応じた信号を出力する光電変換素子を備え、
    前記第２の基板は、前記光電変換素子から出力された信号を処理する処理回路を備えることを特徴とする固体撮像装置。
  7. 請求項３〜請求項５のいずれか一項に記載の半導体装置を備え、
    前記第２の基板は、入射した光量に応じた信号を出力する光電変換素子を備え、
    前記第１の基板は、前記光電変換素子から出力された信号を処理する処理回路を備えることを特徴とする固体撮像装置。
  8. 請求項６または請求項７に記載の固体撮像装置を備えることを特徴とする撮像装置。
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