WO2014171233A1

WO2014171233A1 - 制御装置

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Publication number: WO2014171233A1
Application number: PCT/JP2014/056676
Authority: WO
Inventors: 川嶋　玲二
Original assignee: ダイキン工業株式会社
Priority date: 2013-04-15
Filing date: 2014-03-13
Publication date: 2014-10-23
Also published as: EP2988414B1; CN105122628B; AU2014255029A1; JP2014207798A; JP5713044B2; AU2014255029B2; CN105122628A; US20160070241A1; EP2988414A1; EP2988414A4; US10048655B2; TR201910595T4; ES2737081T3

Abstract

　補償電流（Ｉｃ）の目標値たる指令値（ｉｄ＊，ｉｑ＊）の変動が周期的に急峻となっても、当該周期的に急峻な変化に対して電圧指令値（Ｖｉｄ，Ｖｉｑ）を、ひいては補償電流Ｉｃを、応答性よく追従させることを目的とする。偏差処理部（７１４，７１５）は、それぞれ偏差（Δｉｄ，Δｉｑ）を比例積分制御して値（ｉｄｏ，ｉｑｏ）を出力する。繰返し制御器（７１６，７１７）は、それぞれ値（ｉｄｏ，ｉｑｏ）に対して繰返し制御を行って値（ｉｄｒ１，ｉｑｒ１）を出力する。加算器（７１８）は値（ｉｄｏ）と値（ｉｄｒ１）とを加算して電圧指令値（Ｖｉｄ）を生成する。加算器（７１９）は値（ｉｑｏ）と値（ｉｑｒ１）とを加算して電圧指令値（Ｖｉｑ）を生成する。

Description

制御装置

　この発明は、制御入力に基づいて動作し、周期的に変動する可観測量が得られる、制御の対象となるシステム（以下「制御対象システム」と称する）に対し、可観測量に基づいて制御入力を出力する技術に関する。

　交流電源から負荷へ負荷電流が流れるとき、一般的には負荷電流にいわゆる高調波成分が発生する。かかる高調波成分はいわゆる高調波障害の原因であって、これを低減することがよく知られた課題となっている。

　当該課題を解決するための一つの手法として、アクティブフィルタが提案されている。アクティブフィルタは、負荷電流の高調波成分を交流電源へ流出させない動作を行う。

　例えば並列形アクティブフィルタは、交流電源に対して連系リアクトルを介して接続される。並列形アクティブフィルタから補償電流を流すことによって、交流電源に流れる電源電流の高調波成分が低減される。

　並列形アクティブフィルタにこのような機能を果たさせるために、並列形アクティブフィルタを制御する制御入力が必要となる。

　並列アクティブフィルタは上記のように負荷と共に交流電源に接続される。よって、連系リアクトルを含めた並列アクティブフィルタと、負荷とを纏めて、制御対象システムとして把握することができる。

　並列アクティブフィルタは制御入力に基づいて動作するのであるから、当該制御対象システムも当該制御入力に基づいて動作すると把握される。

　また交流電源の電源位相に応じて補償電流は変動する。よって上記制御対象システムでは補償電流という周期的に変動する可観測量が得られる。

　当該制御入力は、補償電流についての指令値及び検出値（以下それぞれ「補償電流指令値」「補償電流検出値」と称する）との偏差に基づいて決定される。

　従って、上記制御対象システムは、周期的に変動する可観測量に基づいて決定される制御入力に基づいて動作する、と一般化して把握することができる。

　上述のように、並列アクティブフィルタの制御入力は、補償電流指令値と補償電流検出値との偏差に基づく。より具体的には偏差の積分値の定数倍と、偏差を電源位相に対応して累加した結果の定数倍との和として、制御入力が求められていた。

特開平１－２２７６３０号公報特開２００１－１８６７５２号公報

　しかしながら、このようにして得られた制御入力では、高次高調波成分を相殺する効果が不十分であった。

　そこでこの発明は、可観測量（上述の例では「補償電流」）の目標値（上述の例では「補償電流指令値」）の変動が周期的に急峻となっても、当該周期的に急峻な変化に対して制御入力を、ひいては可観測量を、応答性よく追従させることを目的とする。

　この発明は、制御入力（Ｖｉｄ，Ｖｉｑ）に基づいて動作し、周期的に変動する可観測量（ｉｄ，ｉｑ）が得られる制御対象システム（２，４，６，８）に対し、前記可観測量に基づいて前記制御入力を出力する制御装置（７）である。

　そしてその第１の態様は、前記可観測量の目標値であって周期的に変動する指令値（ｉｄ＊，ｉｑ＊）と、前記可観測量との偏差に対して、少なくとも比例積分制御を行う偏差処理部（７１４，７１５）と、前記偏差処理部の出力（ｉｄｏ，ｉｑｏ）を前記指令値の周期毎に積算して前記制御入力を生成する積算部（７１６，７１７，７１８，７１９）とを備える。

　この発明にかかる制御装置の第２の態様は、その第１の態様であって、前記偏差処理部（７１４，７１５）は、前記指令値（ｉｄ＊，ｉｑ＊）と前記可観測量（ｉｄ，ｉｑ）との偏差に対して第１ゲイン（Ｋｐｄ，Ｋｐｑ）を乗算した結果（ｉｄｐ，ｉｑｐ）を出力する比例演算器（７１４ｐ，７１５ｐ）と、前記偏差の積分に第２ゲイン（Ｋｉｄ，Ｋｉｑ）を乗算した値（ｉｄｉ，ｉｑｉ）を出力する積分演算器（７１４ｉ，７１５ｉ）と、少なくとも前記比例演算器の出力と前記積分演算器の出力とを加算して出力する第１加算器（７１４ｓ，７１５ｓ）とを有する。

　前記積算部は、前記第１加算器の出力を前記指令値の周期毎に繰返して累加し、当該累加の結果に第３ゲイン（Ｋｒｄ，Ｋｒｑ）を乗算した結果（ｉｄｒ１，ｉｑｒ１）を出力する繰返し制御器（７１６，７１７）と、前記第１加算器の出力と、前記繰返し制御器の出力とを加算して、前記制御入力（Ｖｉｄ，Ｖｉｑ）を出力する第２加算器（７１８，７１９）とを備える。

　この発明にかかる制御装置の第３の態様は、その第２の態様であって、前記制御対象システム（２，４，６，８）が起動後、所定時間が経過してから前記積分演算器（７１４ｉ，７１５ｉ）が動作する。

　この発明にかかる制御装置の第４の態様は、その第２の態様又は第３の態様であって、前記偏差処理部（７１４，７１５）は、前記偏差を微分し、当該微分の結果に第４ゲイン（Ｋｄｄ，Ｋｄｑ）を乗算した結果（ｉｄｄ，ｉｑｄ）を出力する微分演算器（７１４ｄ，７１５ｄ）を更に有する。

　前記第１加算器（７１４ｓ，７１５ｓ）は前記比例演算器（７１４ｐ，７１５ｐ）の出力（ｉｄｐ，ｉｑｐ）と前記積分演算器（７１４ｉ，７１５ｉ）の出力（ｉｄｉ，ｉｑｉ）と前記微分演算器の出力とを加算して出力する。

　この発明にかかる制御装置の第５の態様は、その第２の態様乃至第４の態様のいずれかであって、前記繰返し制御器（７１６，７１７）は、入力した値を前記周期で遅延して出力する遅延部（７１６ｂ，７１７ｂ）と、前記第１加算器（７１４ｓ，７１５ｓ）の出力と前記遅延部の出力とを加算して前記遅延部に入力する第３加算器（７１６ｓ，７１７ｓ）と、前記第３ゲイン（Ｋｒｄ，Ｋｒｑ）を乗算して前記繰返し制御器の出力を得る乗算器（７１６ｃ，７１７ｃ）とを有する。

　この発明にかかる制御装置の第６の態様は、その第５の態様であって、前記第３加算器（７１６ｓ，７１７ｓ）は、前記遅延部（７１６ｂ，７１７ｂ）の出力に対して低域透過処理を行ってから前記第１加算器（７１４ｓ，７１５ｓ）の出力との加算を行う。

　この発明にかかる制御装置の第７の態様は、その第２の態様乃至第６の態様のいずれかであって、前記第２加算器（７１８，７１９）は、前記周期の第１の位相における前記繰返し制御器（７１６，７１７）の出力（ｉｄｒ１，ｉｑｒ１）を、前記周期の第２の位相における前記第１加算器（７１４ｓ，７１５ｓ）の出力（ｉｄｏ，ｉｑｏ）と加算して前記制御入力（Ｖｉｄ，Ｖｉｑ）を出力する。前記第１の位相と前記第２の位相とは相違する。

　この発明にかかる制御装置の第１の態様によれば、指令値の変動が周期的に急峻となっても、当該周期的に急峻な変化に対して制御入力が、ひいては可観測量が、応答性よく追従する。

　この発明にかかる制御装置の第２の態様によれば、偏差を制御タイミングに則って積分した結果のみならず、その結果を更に、繰返し制御器が指令値の周期毎に積分する。これにより、指令値の変動が周期的に急峻となっても、当該周期的に急峻な変化に対して制御入力が、ひいては可観測量が、応答性よく追従する。

　この発明にかかる制御装置の第３の態様によれば、起動直後の電源電流の高調波成分が低減される。

　この発明にかかる制御装置の第４の態様によれば、制御対象システムにおける安定性が改善される。

　この発明にかかる制御装置の第５の態様によれば、その第２の態様の構成に資する。

　この発明にかかる制御装置の第６の態様によれば、制御対象システムにおける安定性が改善される。

　この発明にかかる制御装置の第７の態様によれば、指令値の変動が周期的に急峻となっても、当該周期的に急峻な変化に対して制御入力が、ひいては可観測量が、応答性よく追従するように、第１の位相と第２の位相とを選定できる。

　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

この発明を実施するための形態の一例を示すブロック図。比例積分制御器及び繰返し制御器の構成を示すブロック図。比例積分制御器及び繰返し制御器の構成を示すブロック図。比較技術の一例を示すブロック図。本実施の形態にかかる技術における諸量の波形を示すグラフ。比較技術における諸量の波形を示すグラフ。本実施の形態にかかる技術における諸量の波形を示すグラフ。本実施の形態にかかる技術における諸量の波形を示すグラフ。本実施の形態にかかる技術における諸量の波形を示すグラフ。本実施の形態にかかる技術における諸量の波形を示すグラフ。本実施の形態にかかる技術における諸量の波形を示すグラフ。本実施の形態にかかる技術における諸量の波形を示すグラフ。比較技術における諸量の波形を示すグラフ。比較技術における諸量の波形を示すグラフ。比較技術における諸量の波形を示すグラフ。比較技術における諸量の波形を示すグラフ。比較技術における諸量の波形を示すグラフ。比較技術における諸量の波形を示すグラフ。

　以下、制御入力に基づいて動作し、周期的に変動する可観測量が得られる制御対象システムとして、交流電源から負荷電流が流れる負荷と、並列形アクティブフィルタとを備える構成を例にとって説明する。但し、かかる制御対象システムはこの例に限定される必要はない。

　図１はこの発明を実施するための形態の一例を示すブロック図である。三相の交流電源１は負荷２へと三相の負荷電流Ｉｏを供給する。並列形アクティブフィルタ６は交流電源１に三相の連系リアクトル４を介して接続される。並列形アクティブフィルタ６は三相の補償電流Ｉｃを出力する。

　なお、ここでは補償電流Ｉｃについて並列形アクティブフィルタ６から交流電源１へ向かう方向を正に採っており、交流電源１から流れる電源電流Ｉｓと補償電流Ｉｃの和が負荷電流Ｉｏであるとして説明する。

　もちろん、補償電流Ｉｃの向きを当該実施の形態の説明と逆向きに採っても、それは補償電流Ｉｃの極性の符号（正負）が変わるに過ぎない。

　並列形アクティブフィルタ６は例えばインバータ６１とコンデンサ６２とを備える。インバータ６１は補償電流Ｉｃを入出力することにより、コンデンサ６２を直流電圧Ｖｄｃに充放電する。

　例えばインバータ６１は電圧形インバータであり、３つの電流経路（不図示）がコンデンサ６２に対して並列に接続され、各々の電流経路において二つのスイッチング素子（不図示）が設けられる。

　アクティブフィルタ制御装置７は変圧器７０１、位相検出器７０２、ｄｑ変換器７０３、７１１、ハイパスフィルタ７０４，７０５、減算器７０７，７１２，７１３、比例積分制御器７０８，７１４，７１５、加算器７０９，７１８，７１９、及び繰返し制御器７１６，７１７を有している。

　変圧器７０１は交流電源１の三相電圧Ｖｓの一相分を検出し、これを位相検出器７０２に与える。位相検出器７０２は検出した位相ωｔを、ｄｑ変換器７０３，７１１に伝える。

　ｄｑ変換器７０３は検出された負荷電流Ｉｏを三相／二相変換する。ｄ軸及びｑ軸は位相検出器７０２で検出された位相と同期して回転する回転座標系である。

　この際、負荷電流Ｉｏは三相であるので、そのうちの二相分の負荷電流ｉｒ，ｉｔが検出されれば負荷電流Ｉｏのｄ軸成分及びｑ軸成分を得ることができる。図１ではそのように二相分の負荷電流ｉｒ，ｉｔが検出される場合を例示している。

　ｄｑ変換器７１１は検出された補償電流Ｉｃを三相／二相変換してｄ軸電流ｉｄ、ｑ軸電流ｉｑを得る。この際、補償電流Ｉｃも三相であるので、そのうちの二相分が検出されればｄ軸電流ｉｄ、ｑ軸電流ｉｑを得ることができる。図１ではそのように二相分の電流が検出される場合を例示している。

　ハイパスフィルタ７０４，７０５はそれぞれ、負荷電流Ｉｏのｄ軸成分及びｑ軸成分の直流成分を除去する。

　負荷電流Ｉｏのうち、交流電源１の位相と同期する成分は、ｄ軸成分、ｑ軸成分のいずれにおいても直流分として現れる。つまり負荷電流Ｉｏに高調波成分が無ければｄ軸成分、ｑ軸成分は直流となる。よって上記ハイパスフィルタ７０４，７０５は、負荷電流Ｉｏのｄ軸成分、ｑ軸成分のうち、高調波成分のみを出力する。

　補償電流Ｉｃのｄ軸電流ｉｄ、ｑ軸電流ｉｑは、位相のずれなく負荷電流Ｉｏの高調波成分と一致すれば、負荷電流Ｉｏの高調波成分を負担することになり、電源電流Ｉｓには高調波成分が発生しない。従ってハイパスフィルタ７０４，７０５は、後述するｄ軸における修正を無視すれば、補償電流Ｉｃのｄ軸電流ｉｄ、ｑ軸電流ｉｑの指令値を出力すると言える。

　さて、ｑ軸電流ｉｑの指令値ｉｑ＊はハイパスフィルタ７０５から得ることができる。また、ｑ軸電流ｉｑの指令値ｉｑ＊についてハイパスフィルタ７０５を用いることなく、その直流成分も補償するように構成することで、基本波力率を改善することができる。

　他方、ｄ軸電流ｉｄの指令値ｉｄ＊はハイパスフィルタ７０４の出力に対して直流電圧Ｖｄｃの変動に対応するための修正が行われる。具体的には下記のように修正される。

　減算器７０７はコンデンサ６２が支える直流電圧Ｖｄｃとその指令値Ｖｄｃ＊との偏差を求める。比例積分制御器７０８は減算器７０７から得られた偏差に比例積分制御を行って修正値を求める。当該修正値は加算器７０９によってハイパスフィルタ７０４の出力と加算される。これにより、直流電圧Ｖｄｃの変動の影響が小さなｄ軸電流指令値ｉｄ＊が、加算器７０９から得られる。

　減算器７１２，７１３は、それぞれ偏差Δｉｄ，Δｉｑを出力する。偏差Δｉｄはｄ軸電流ｉｄを指令値ｉｄ＊から差し引いて求められる。偏差Δｉｑはｑ軸電流ｉｑを指令値ｉｑ＊から差し引いて求められる。

　比例積分制御器７１４，７１５は、それぞれ偏差Δｉｄ，Δｉｑに対して比例積分制御を行って比例積分の演算結果たる値ｉｄｏ，ｉｑｏを出力する。

　繰返し制御器７１６は、加算器７１８と協動し、値ｉｄｏを指令値ｉｄ＊の周期毎に積算して、電圧指令値Ｖｉｄを出力する。繰返し制御器７１７は、加算器７１９と協動し、値ｉｑｏを指令値ｉｑ＊の周期毎に積算して、電圧指令値Ｖｉｑを出力する。つまり繰返し制御器７１６と加算器７１８とは相まって積算部として把握することができ、繰返し制御器７１７と加算器７１９とは相まって積算部として把握することができる。

　指令値ｉｄ＊，ｉｑ＊は、例えばここでは交流電源１が三相電圧を供給するので、定常状態においては当該三相電圧の周期の１／６倍の周期を有して当該三相電圧と同期する。

　駆動信号生成回路８は、電圧指令値Ｖｉｄ，Ｖｉｑに基づいて、並列形アクティブフィルタ６を駆動する駆動信号Ｇを生成する。かかる機能を有する駆動信号生成回路８の構成は周知であるので、ここでの説明は省略する。

　電圧指令値Ｖｉｄ，Ｖｉｑは間接的に並列形アクティブフィルタ６を制御する。よって負荷２、連系リアクトル４，並列形アクティブフィルタ６、駆動信号生成回路８を備える構成を制御対象システムとし、アクティブフィルタ制御装置７は当該制御対象システムを制御する制御装置であると言える。

　ここで当該制御対象システムから得られる可観測量は補償電流Ｉｃ（特にそのｄ軸電流ｉｄ及びｑ軸電流）であり、可観測量の目標値は指令値ｉｄ＊，ｉｑ＊であり、制御入力は電圧指令値Ｖｉｄ，Ｖｉｑである、と把握することができる。

　なお、ローパスフィルタ９は、補償電流Ｉｃのリプルを除去する観点から、例えば連系リアクトル４と変圧器７０１との間に、設けられることが望ましい。ここではローパスフィルタ９は一相分のみを図示しているが、実際には三相分設けられる。

　本実施の形態での例示では、負荷２はインバータ２３と、インバータ２３で制御されて冷媒（不図示）を圧縮する圧縮機２４とを含む空気調和機である。負荷２は更に、インバータ２３へと直流電源を供給するためにコンバータ２１及びコンバータ２１とインバータ２３との間で並列に介挿されるローパスフィルタ２２をも含んでいる。

　上述の構成により、指令値の変動が周期的に急峻となっても、当該周期的に急峻な変化に対して制御入力が、引いては可観測量が、応答性よく追従することになる。以下、より詳細に説明する。

　図２は比例積分制御器７１４及び繰返し制御器７１６の構成を、加算器７１８、減算器７１２との接続関係も含めて示すブロック図である。比例積分制御器７１４は偏差Δｉｄを処理するので、以下では偏差処理部とも称する。偏差処理部７１４は、比例演算器７１４ｐと、積分演算器７１４ｉと、加算器７１４ｓとを有する。

　比例演算器７１４ｐは、指令値ｉｄ＊とｄ軸電流ｉｄとの偏差Δｉｄに対してゲインＫｐｄを乗算した結果ｉｄｐを出力する。

　積分演算器７１４ｉは、偏差Δｉｄの積分にゲインＫｉｄを乗算した値ｉｄｉを出力する。

　加算器７１４ｓは、少なくとも比例演算器７１４ｐの出力と積分演算器７１４ｉの出力とを加算して値ｉｄｏを出力する。

　繰返し制御器７１６は、値ｉｄｏを指令値ｉｄ＊の周期毎に繰返して累加し、当該累加の結果にゲインＫｒｄを乗算した値ｉｄｒ１を出力する。

　加算器７１８は、繰返し制御器７１６が出力する値ｉｄｒ１と、加算器７１４ｓが出力する値ｉｄｏとを加算して、電圧指令値Ｖｉｄを出力する。

　図３は比例積分制御器７１５及び繰返し制御器７１７の構成を、加算器７１９、減算器７１３との接続関係も含めて示すブロック図である。比例積分制御器７１５は偏差Δｉｑを処理するので、以下では偏差処理部とも称する。偏差処理部７１５は、比例演算器７１５ｐと、積分演算器７１５ｉと、加算器７１５ｓとを有する。

　比例演算器７１５ｐは、指令値ｉｑ＊とｑ軸電流ｉｑとの偏差Δｉｑに対してゲインＫｐｑを乗算した結果ｉｑｐを出力する。

　積分演算器７１５ｉは、偏差Δｉｑの積分にＫｉｑを乗算した値ｉｑｉを出力する。

　加算器７１５ｓは、少なくとも比例演算器７１５ｐの出力と積分演算器７１５ｉの出力とを加算して値ｉｑｏを出力する。

　繰返し制御器７１７は、値ｉｑｏを指令値ｉｑ＊の周期毎に繰返して累加し、当該累加の結果にゲインＫｒｑを乗算した値ｉｑｒ１を出力する。

　加算器７１９は、繰返し制御器７１７が出力する値ｉｑｒ１と、加算器７１５ｓが出力とする値ｉｑｏとを加算して、電圧指令値Ｖｉｑを出力する。

　偏差処理部７１４，７１５は、電源周期よりも短い所定の制御タイミングに則って動作する。

　本実施の形態では、偏差Δｉｄを制御タイミングに則って積分した値ｉｄｉのみならず、その値を更に、繰返し制御器７１６が指令値ｉｄ＊の周期毎に積分する。また偏差Δｉｑを制御タイミングに則って積分した値ｉｑｉのみならず、その値を更に、繰返し制御器７１７が指令値ｉｑ＊の周期毎に積分する。これにより、指令値ｉｄ＊，ｉｑ＊の変動が周期的に急峻となっても、当該周期的に急峻な変化に対して電圧指令値Ｖｉｄ，Ｖｉｑが、ひいては補償電流Ｉｃが、応答性よく追従する。これは電源電流Ｉｓの高調波成分の低減に寄与する。

　このような効果を、他の技術と比較して説明する。図４は他の技術（以下「比較技術」と称す）の一例を示すブロック図である。比較技術における構成は、図１に示された構成に対して、繰返し制御器７１６，７１７への入力を、比例積分制御器７１４，７１５が出力する値ｉｄｏ，ｉｑｏではなく、偏差Δｉｄ，Δｉｑに変更した点のみが異なっている。

　つまり、本実施の形態にかかる技術では偏差処理部７１４，７１５の出力を積算して電圧指令値Ｖｉｄ，Ｖｉｑを生成するのに対し、比較技術では偏差処理部７１４，７１５の出力について偏差Δｉｄ，Δｉｑを積算して電圧指令値Ｖｉｄ，Ｖｉｑを生成している。この違いを明確にするため、繰返し制御器７１６，７１７が出力する値は、図１において値ｉｄｒ１，ｉｑｒ１とし、図４において値ｉｄｒ２，ｉｑｒ２として、相互に異なる記号を採用している。

　図５は本実施の形態にかかる技術における諸量の波形を示すグラフであり、図６は比較技術における諸量の波形を示すグラフである。いずれも上から第１段目に電源電流Ｉｓを、第２段目にｄ軸電流ｉｄ及びその指令値ｉｄ＊を、第３段目にｑ軸電流ｉｑ及びその指令値ｉｑ＊を、それぞれ示している。横軸には時間を採用した。

　図５から判るように、本実施の形態にかかる技術では、ｄ軸電流ｉｄはその指令値ｉｄ＊に、ｑ軸電流ｉｑはその指令値ｉｑ＊に、よく追従している。特にｑ軸電流ｉｑは、その指令値ｉｑ＊が周期的に急峻な変化を呈するものの、ほぼ波形が重なっている。

　これに対して、図６から判るように、比較技術では、ｄ軸電流ｉｄはその指令値ｉｄ＊にほぼ波形が重なっているものの、ｑ軸電流ｉｑは、その指令値ｉｑ＊が周期的に急峻な変化を呈している時点でリンギングが大きくなっている。

　上述のようなｑ軸電流ｉｑの振る舞いに由来して、本実施の形態にかかる技術を採用した場合の方が、比較技術を採用した場合と比較して、電源電流Ｉｓの高調波成分が非常に低減されている。

　このような効果は、上述のように、本実施の形態にかかる技術では、偏差Δｉｄ，Δｉｑを制御タイミングで積分した値ｉｄｉ，ｉｑｉを、更に繰返し制御器７１６，７１７が指令値ｉｄ＊，ｉｑ＊の周期毎に積分することに由来する。

　但し、これは起動時という不安定な状況では、却ってリンギングが増大するという現象の原因ともなる。

　図７及び図８は本実施の形態にかかる技術を採用した場合、上記制御対象システムを起動させた直後の諸量を示すグラフである。横軸には起動時を基点とした時間を採用した。

　図７において上から第１段目には電源電流Ｉｓ及び補償電流Ｉｃを、第２段目にｄ軸電流ｉｄ及びその指令値ｉｄ＊を、第３段目にｑ軸電流ｉｑ及びその指令値ｉｑ＊を、図８において上から第１段目に積分演算器７１４ｉが出力する値ｉｄｉを、第２段目に繰返し制御器７１６が出力する値ｉｄｒ１を、それぞれ示している。

　ｄ軸電流ｉｄの指令値ｉｄ＊に対する追従性は、起動直後は定常状態と比較して顕著に劣る。これは値ｉｄｉ，ｉｄｒ１の波形にも反映されている。特に起動後０．０２秒程度が経過した後に、ｄ軸電流ｉｄは指令値ｉｄ＊と逆相となる。更に、起動後０．０７秒程度が経過した後にはｄ軸電流ｉｄは指令値ｉｄ＊と同相となるものの、両者の乖離は起動後０．１５秒程度が経過するまで大きい。このため、電源電流Ｉｓの波形も定常状態に至るまでは高調波成分が多くなっている。

　また起動直後のｑ軸電流ｉｑは、指令値ｉｑ＊と同相ではあるが、定常状態と比較すると指令値ｉｑ＊との乖離が（特に指令値ｉｑ＊が急峻に変化する時点で）大きい。

　このような起動直後の現象が積分演算器７１４ｉ，７１５ｉの動作に由来することは、ゲインＫｉｄ，Ｋｉｑを０にすることで確認できる。

　図９及び図１０は本実施の形態にかかる技術を採用し、かつゲインＫｉｄ，Ｋｉｑを０にした場合に、上記制御対象システムを起動させた直後の諸量を示すグラフである。横軸には起動時を基点とした時間を採用した。

　図９及び図１０においても図７及び図８と同様にして、電源電流Ｉｓ及び補償電流Ｉｃ、ｄ軸電流ｉｄ及びその指令値ｉｄ＊、ｑ軸電流ｉｑ及びその指令値ｉｑ＊、値ｉｄｉ、値ｉｄｒ１をそれぞれ示している。

　ゲインＫｉｄを０にしているので値ｉｄｉは０となっている。このように値ｉｄｉを０にしておけば、ｄ軸電流ｉｄと指令値ｉｄ＊との乖離は小さい。同様にｑ軸電流ｉｑと指令値ｉｑ＊との乖離も低減する。

　そこで、起動直後から定常状態に移行するために必要と予期される期間、ここでは０．１５秒の間、ゲインＫｉｄ，Ｋｉｑを０にすることが望ましい。つまり制御対象システムが起動後、所定時間が経過してから積分演算器７１４ｉ，７１５ｉが動作すれば、起動直後からｄ軸電流ｉｄ及びｑ電流ｉｑのリンギングが低減され、ひいては電源電流Ｉｓの高調波成分の抑制に資することとなる。

　図１１及び図１２は本実施の形態にかかる技術を採用し、かつゲインＫｉｄ，Ｋｉｑを起動直後から０．１５秒が経過するまでの期間のみ０にした場合に、上記制御対象システムを起動させた直後の諸量を示すグラフである。横軸には起動時を基点とした時間を採用した。

　図１１及び図１２においても図７及び図８、図９及び図１０と同様にして、電源電流Ｉｓ及び補償電流Ｉｃ、ｄ軸電流ｉｄ及びその指令値ｉｄ＊、ｑ軸電流ｉｑ及びその指令値ｉｑ＊、値ｉｄｉ、値ｉｄｒ１をそれぞれ示している。

　図１１及び図１２に示された波形は、起動直後から０．１５秒が経過するまでの期間において図９及び図１０に示された波形と一致し、起動直後から０．１５秒が経過した後は図７及び図８に示された波形とほぼ一致する。

　このように、起動直後に所定の期間において積分演算ができないという観点からは、本実施の形態にかかる技術は、比較技術よりも劣っているかのようであるが、そうではない。後述するように、比較技術においても、起動直後に所定の期間においては、定常状態において望まれる動作を行うべきではないからである。

　図１３及び図１４は比較技術（図４参照）において、上記制御対象システムを起動させた直後の諸量を示すグラフである。図１５及び図１６は比較技術において、ゲインＫｉｄ，Ｋｉｑを起動直後から０．１５秒が経過するまでの期間のみ０にした場合に、上記制御対象システムを起動させた直後の諸量を示すグラフである。いずれも横軸には起動時を基点とした時間を採用した。

　図１３乃至図１６においても図７乃至図１２と同様にして、電源電流Ｉｓ及び補償電流Ｉｃ、ｄ軸電流ｉｄ及びその指令値ｉｄ＊、ｑ軸電流ｉｑ及びその指令値ｉｑ＊、値ｉｄｉ、値ｉｄｒ２をそれぞれ示している。

　図１３及び図１４と、図１５及び図１６とを比較して、ｄ軸電流ｉｄと指令値ｉｄ＊との乖離や、ｑ軸電流ｉｑと指令値ｉｑ＊との乖離は殆ど相違せず、いずれも起動直後において顕著である。つまり、当該乖離はゲインＫｉｄ，Ｋｉｑに殆ど依存していない。これは比較技術が、本実施の形態にかかる技術とは異なり、積分演算器７１４ｉ，７１５ｉが出力する値ｉｄｉ，ｉｑｏが繰返し制御器７１６，７１７によって累加されないことからも当然の結果である。

　よって比較技術においてｄ軸電流ｉｄと指令値ｉｄ＊との乖離及びｑ軸電流ｉｑと指令値ｉｑ＊との乖離を小さくし、引いては電源電流Ｉｓの高調波成分を抑制するためには、起動直後から所定期間においては繰返し制御器７１６、７１７の動作を停止させる（具体的にはゲインＫｒｄ，Ｋｒｑを０にする）ことが望ましい。

　図１７及び図１８は比較技術を採用し、かつ起動直後から０．１５秒が経過するまでの期間のみゲインＫｒｄ，Ｋｒｑを０にした場合に、上記制御対象システムを起動させた直後の諸量を示すグラフである。横軸には起動時を基点とした時間を採用した。

　図１７及び図１８において、起動直後から０．１５秒が経過するまでの期間はゲインＫｒｄ，Ｋｒｑを０にしているので値ｉｄｒ２は０となっている。

　図１７及び図１８において、ｄ軸電流ｉｄが指令値ｉｄ＊と逆相になる期間が起動後０．０７秒を経過するまで持続するものの、それ以降は両者の乖離は小さくなる。またｑ軸電流ｉｑと指令値ｉｑ＊との乖離も低減している。

　以上のように、比較技術であっても、起動直後には定常状態において望まれる動作を行うべきではない。よってこの点において本実施の形態にかかる技術が劣っている訳ではない。

　図２及び図３に戻って、偏差処理部７１４，７１５について説明を追加する。

　上述のように、繰返し制御器７１６，７１７は、それぞれ加算器７１８，７１９と協動し、それぞれ値ｉｄｏ，ｉｑｏを指令値ｉｄ＊，ｉｑ＊の周期毎に積算して、電圧指令値Ｖｉｄ，Ｖｉｑを出力する。具体的には、加算器７１８は繰返し制御器７１６が出力する値ｉｄｒ１を、加算器７１４ｓが出力する値ｉｄｏと加算して電圧指令値Ｖｉｄを出力する。また加算器７１９は繰返し制御器７１７が出力する値ｉｑｒ１を、加算器７１５ｓが出力する値ｉｑｏと加算して電圧指令値Ｖｉｑを出力する。

　但し、加算器７１８で加算されるときの値ｉｄｏ，ｉｄｒ１同士は、当該周期において互いに異なる位相に対応してもよい。また加算器７１９で加算されるときの値ｉｑｏ，ｉｑｒ１同士は、当該周期において互いに異なる位相に対応してもよい。このような手法は、例えば偏差処理部７１４，７１５の動作を制御する制御タイミングの周波数が電源の周波数の整数倍とならない場合において、電源電流Ｉｓの高調波成分の低減に寄与する。このように位相が異なる値について累加して繰り返し制御を行うこと自体は、例えば特許文献２において公知となっている。

　本実施の形態において具体的には、当該周期において互いに異なる第１の位相及び第２の位相を設定する。加算器７１８は第１の位相における値ｉｄｒ１を第２の位相における値ｉｄｏと加算して電圧指令値Ｖｉｄを出力する。加算器７１９は第１の位相における値ｉｄｑ１を第２の位相における値ｉｑｏと加算して電圧指令値Ｖｉｑを出力する。

　指令値ｉｄ＊，ｉｑ＊の変動が周期的に急峻となっても、当該周期的に急峻な変化に対して電圧指令値Ｖｉｄ，Ｖｉｑが、ひいては補償電流Ｉｃのｄ軸電流ｉｄ、ｑ軸電流ｉｑが応答性よく追従するように第１の位相と第２の位相とを選定できる。第１の位相、第２の位相は、位相検出器７０２が検出した位相ωｔを用いて繰返し制御器７１６，７１７を制御することで設定できる。

　偏差処理部７１４は微分演算器７１４ｄを更に有することが望ましい。ここで微分演算器７１４ｄは偏差Δｉｄを微分し、当該微分の結果にゲインＫｄｄを乗算した結果ｉｄｄを出力する。そして加算器７１４ｓは比例演算器７１４ｐが出力する値ｉｄｐと積分演算器７１４ｉが出力する値ｉｄｉと微分演算器７１４ｄが出力する値ｉｄｄとを加算して出力する。

　偏差処理部７１５は微分演算器７１５ｄを更に有することが望ましい。ここで微分演算器７１５ｄは偏差Δｉｑを微分し、当該微分の結果にゲインＫｄｑを乗算した結果ｉｑｄを出力する。そして加算器７１５ｓは比例演算器７１５ｐが出力する値ｉｑｐと積分演算器７１５ｉが出力する値ｉｑｉと微分演算器７１５ｄが出力する値ｉｑｄとを加算して出力する。

　かかる構成は周知の理由により、制御対象システムにおける安定性を改善する。

　繰返し制御器７１６は例えば、遅延部７１６ｂと、加算器７１６ｓと、乗算器７１６ｃとを有する。

　遅延部７１６ｂは、入力した値を指令値ｉｄ＊の周期で遅延して出力し、図２では記憶装置が採用される場合が例示されている。加算器７１６ｓは、加算器７１４ｓの出力と遅延部７１６ｂの出力とを加算して遅延部７１６ｂに入力する。乗算器７１６ｃは、遅延部７１６ｂの出力にゲインＫｒｄを乗算して繰返し制御器７１６の出力を得る。

　繰返し制御器７１７は例えば、遅延部７１７ｂと、加算器７１７ｓと、乗算器７１７ｃとを有する。

　遅延部７１７ｂは、入力した値を指令値ｉｑ＊の周期で遅延して出力し、図３では記憶装置が採用される場合が例示されている。加算器７１７ｓは、加算器７１４ｓの出力と遅延部７１７ｂの出力とを加算して遅延部７１７ｂに入力する。乗算器７１７ｃは、遅延部７１７ｂの出力にゲインＫｒｑを乗算して繰返し制御器７１７の出力を得る。

　加算器７１６ｓ，７１７ｓは、遅延部７１６ｂ，７１７ｂの出力に対して低域透過処理を行ってから加算器７１４ｓ，７１５ｓの出力との加算を行うことが望ましい。電源インピーダンスとローパスフィルタ９のコンデンサとの共振など、高周波帯域で不安定化となることを防止し、制御対象システムにおける安定性を改善するからである。

　かかる低域透過処理を行うべく、例えばローパスフィルタ７１６ａ，７１７ａが、繰返し制御器７１６、７１７において設けられる。

　上記の説明は例示であって、本願発明は上記説明に限定されるものではない。上記の構成要素は、本願発明の作用を損なわない限り相互に組み合わせたり、省略することができる。例えばローパスフィルタ７１７ａ，７１６ａを省略してもよい。

　また図７に示されたｑ軸電流ｉｑの振る舞いがｄ軸電流ｉｄの振る舞いほど乱れないことに鑑み、起動直後の所定の期間において偏差処理部７１４でゲインＫｉｄを０にしつつも偏差処理部７１５でゲインＫｉｑを０にしなくてもよい。

　この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

Claims

　制御入力（Ｖｉｄ，Ｖｉｑ）に基づいて動作し、周期的に変動する可観測量（ｉｄ，ｉｑ）が得られる制御対象システム（２，４，６，８）に対し、前記可観測量に基づいて前記制御入力を出力する制御装置（７）であって、
　前記可観測量の目標値であって周期的に変動する指令値（ｉｄ＊，ｉｑ＊）と、前記可観測量との偏差に対して、少なくとも比例積分制御を行う偏差処理部（７１４，７１５）と、
　前記偏差処理部の出力（ｉｄｏ，ｉｑｏ）を前記指令値の周期毎に積算して前記制御入力を生成する積算部（７１６，７１７，７１８，７１９）と
を備える制御装置。
　前記偏差処理部（７１４，７１５）は、
　前記指令値（ｉｄ＊，ｉｑ＊）と前記可観測量（ｉｄ，ｉｑ）との偏差に対して第１ゲイン（Ｋｐｄ，Ｋｐｑ）を乗算した結果（ｉｄｐ，ｉｑｐ）を出力する比例演算器（７１４ｐ，７１５ｐ）と、
　前記偏差の積分に第２ゲイン（Ｋｉｄ，Ｋｉｑ）を乗算した値（ｉｄｉ，ｉｑｉ）を出力する積分演算器（７１４ｉ，７１５ｉ）と、
　少なくとも前記比例演算器の出力と前記積分演算器の出力とを加算して出力する第１加算器（７１４ｓ，７１５ｓ）と
を有し、
　前記積算部は、
　前記第１加算器の出力を前記指令値の周期毎に繰返して累加し、当該累加の結果に第３ゲイン（Ｋｒｄ，Ｋｒｑ）を乗算した結果（ｉｄｒ１，ｉｑｒ１）を出力する繰返し制御器（７１６，７１７）と、
　前記第１加算器の出力と、前記繰返し制御器の出力とを加算して、前記制御入力（Ｖｉｄ，Ｖｉｑ）を出力する第２加算器（７１８，７１９）と
を備える、請求項１に記載の制御装置。
　前記制御対象システム（２，４，６，８）が起動後、所定時間が経過してから前記積分演算器（７１４ｉ，７１５ｉ）が動作する、請求項２に記載の制御装置。
　前記偏差処理部（７１４，７１５）は、
　前記偏差を微分し、当該微分の結果に第４ゲイン（Ｋｄｄ，Ｋｄｑ）を乗算した結果（ｉｄｄ，ｉｑｄ）を出力する微分演算器（７１４ｄ，７１５ｄ）
を更に有し、
　前記第１加算器（７１４ｓ，７１５ｓ）は前記比例演算器（７１４ｐ，７１５ｐ）の出力（ｉｄｐ，ｉｑｐ）と前記積分演算器（７１４ｉ，７１５ｉ）の出力（ｉｄｉ，ｉｑｉ）と前記微分演算器の出力とを加算して出力する、請求項２又は請求項３に記載の制御装置。
　前記繰返し制御器（７１６，７１７）は、
　入力した値を前記周期で遅延して出力する遅延部（７１６ｂ，７１７ｂ）と、
　前記第１加算器（７１４ｓ，７１５ｓ）の出力と前記遅延部の出力とを加算して前記遅延部に入力する第３加算器（７１６ｓ，７１７ｓ）と、
　前記第３ゲイン（Ｋｒｄ，Ｋｒｑ）を乗算して前記繰返し制御器の出力を得る乗算器（７１６ｃ，７１７ｃ）と
を有する、請求項２又は請求項３に記載の制御装置。
　前記第３加算器（７１６ｓ，７１７ｓ）は、前記遅延部（７１６ｂ，７１７ｂ）の出力に対して低域透過処理を行ってから前記第１加算器（７１４ｓ，７１５ｓ）の出力との加算を行う、請求項５記載の制御装置。
　前記第２加算器（７１８，７１９）は、前記周期の第１の位相における前記繰返し制御器（７１６，７１７）の出力（ｉｄｒ１，ｉｑｒ１）を、前記周期の第２の位相における前記第１加算器（７１４ｓ，７１５ｓ）の出力（ｉｄｏ，ｉｑｏ）と加算して前記制御入力（Ｖｉｄ，Ｖｉｑ）を出力し、
　前記第１の位相と前記第２の位相とが相違する、請求項２又は請求項３に記載の制御装置。
　前記繰返し制御器（７１６，７１７）は、
　入力した値を前記周期で遅延して出力する遅延部（７１６ｂ，７１７ｂ）と、
　前記第１加算器（７１４ｓ，７１５ｓ）の出力と前記遅延部の出力とを加算して前記遅延部に入力する第３加算器（７１６ｓ，７１７ｓ）と、
　前記第３ゲイン（Ｋｒｄ，Ｋｒｑ）を乗算して前記繰返し制御器の出力を得る乗算器（７１６ｃ，７１７ｃ）と
を有する、請求項４記載の制御装置。
　前記第３加算器（７１６ｓ，７１７ｓ）は、前記遅延部（７１６ｂ，７１７ｂ）の出力に対して低域透過処理を行ってから前記第１加算器（７１４ｓ，７１５ｓ）の出力との加算を行う、請求項８記載の制御装置。
　前記第２加算器（７１８，７１９）は、前記周期の第１の位相における前記繰返し制御器（７１６，７１７）の出力（ｉｄｒ１，ｉｑｒ１）を、前記周期の第２の位相における前記第１加算器（７１４ｓ，７１５ｓ）の出力（ｉｄｏ，ｉｑｏ）と加算して前記制御入力（Ｖｉｄ，Ｖｉｑ）を出力し、
　前記第１の位相と前記第２の位相とが相違する、請求項４記載の制御装置。
　前記第２加算器（７１８，７１９）は、前記周期の第１の位相における前記繰返し制御器（７１６，７１７）の出力（ｉｄｒ１，ｉｑｒ１）を、前記周期の第２の位相における前記第１加算器（７１４ｓ，７１５ｓ）の出力（ｉｄｏ，ｉｑｏ）と加算して前記制御入力（Ｖｉｄ，Ｖｉｑ）を出力し、
　前記第１の位相と前記第２の位相とが相違する、請求項５記載の制御装置。
　前記第２加算器（７１８，７１９）は、前記周期の第１の位相における前記繰返し制御器（７１６，７１７）の出力（ｉｄｒ１，ｉｑｒ１）を、前記周期の第２の位相における前記第１加算器（７１４ｓ，７１５ｓ）の出力（ｉｄｏ，ｉｑｏ）と加算して前記制御入力（Ｖｉｄ，Ｖｉｑ）を出力し、
　前記第１の位相と前記第２の位相とが相違する、請求項６記載の制御装置。
　前記第２加算器（７１８，７１９）は、前記周期の第１の位相における前記繰返し制御器（７１６，７１７）の出力（ｉｄｒ１，ｉｑｒ１）を、前記周期の第２の位相における前記第１加算器（７１４ｓ，７１５ｓ）の出力（ｉｄｏ，ｉｑｏ）と加算して前記制御入力（Ｖｉｄ，Ｖｉｑ）を出力し、
　前記第１の位相と前記第２の位相とが相違する、請求項９記載の制御装置。