WO2016114330A1 - ５レベル電力変換器および制御方法 - Google Patents

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長谷川　勇
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株式会社明電舎
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    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/4833—Capacitor voltage balancing
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    • H02M7/483—Converters with outputs that each can have more than two voltages levels

Definitions

  • the present invention relates to a multi-phase five-level power converter, and more particularly to a multi-level power converter in which each phase of the five-level power converter uses a DC connection capacitor in common.
  • FIG. 7 is a circuit diagram showing a diode clamp type five-level power converter. As shown in FIG. 7, in the diode clamp type five-level power converter, the DC connection is divided into four by four capacitors C1 to C4, and the voltages of the four divided capacitors C1 to C4 are controlled equally. Thus, it becomes possible to output a voltage of 5 levels.
  • the level of the output phase voltage relative to the neutral point N is the on-off operation of the switch S p1 ⁇ S p4, S n1 ⁇ S n4, 2E, E, There are 5 levels of 0, -E, -2E.
  • Non-Patent Document 1 describes the voltage balance control of the capacitors C1 to C4.
  • Non-Patent Document 1 as shown in FIG. 7, is a five-level power converter in which an inverter and a converter are integrated, and by superimposing a three-phase common offset (zero-phase voltage) on the output voltage command value. The capacitor voltage divided into four is controlled within a certain range.
  • FIG. 8 is a time chart showing an example of an offset waveform in Non-Patent Document 1.
  • the upper waveform is the output voltage command value (sinusoidal) Vref and offset voltage Voffset before offset superposition.
  • the lower waveform is the output voltage command value Vref after the offset voltage Voffset is superimposed.
  • the left waveform and the right waveform have different offset voltage Voffset duty ratios (ratio of periods when the offset voltage Voffset is not zero).
  • FIG. 9 shows a PWM control configuration for generating the output voltage of the five-level power converter.
  • Output voltage command value Vref and four carrier signals of FIG. 9 carrier1, carrier2, carrier3, from comparing the Carrier4, each switch S of the inverter in the five-level power converter in p1 ⁇ S p4, S n1 ⁇ S n4 The on / off operation is determined, and the output voltage of the PWM waveform is generated.
  • the output voltage command value Vref in FIG. 9 has a waveform as shown in the lower part of FIG.
  • Non-Patent Document 1 determines the offset amount according to the modulation rate, and controls the voltage balance of the four capacitors C1 to C4.
  • the specific control method there is no description about the specific control method.
  • the control configuration in which the voltages of the capacitors C1 to C4 are detected and fed back is not adopted, there arises a problem that the responsiveness to disturbance is deteriorated.
  • One aspect of the present invention is a converter that converts an AC voltage into a DC voltage, and a capacitor having two or more series and one or more parallel on the DC side of the converter.
  • an inverter that converts the DC voltage of the DC connection unit into an AC voltage
  • an offset control circuit that calculates an offset command value based on a voltage detection value of the capacitor
  • a 5-level power converter control method comprising: a PWM generation circuit that performs PWM control based on a value obtained by adding a converter voltage command value and a value obtained by adding an inverter voltage command value to the offset command value.
  • the offset control circuit sets a value that is PI-controlled based on a deviation between the capacitor voltage command value and the average value of the detected voltage value of the capacitor. And outputs a value obtained by multiplying the offset waveform as an offset command value.
  • the DC connection portion is characterized in that four capacitors are connected in series.
  • the offset waveform is a signal obtained by multiplying a square wave that outputs 1 or ⁇ 1 at a duty of 50% by a change rate limitation that makes the offset waveform less than or equal to the slope of the carrier signal. .
  • the frequency of the offset command value is set to be not less than 3 times the output frequency of the 5-level power converter and not more than 1/2 of the carrier frequency.
  • the number of output phases may be three.
  • the present invention in the five-level power converter, it is possible to simplify the voltage balance control of the capacitor and further improve the response to disturbance.
  • FIG. 1 is a block diagram of an entire system of a five-level power converter according to Embodiment 1.
  • FIG. FIG. 2 is a block diagram illustrating an offset control circuit according to the first embodiment.
  • FIG. 10 is a block diagram illustrating an example of generating an offset waveform in the second embodiment.
  • 6 is a time chart showing output voltages and voltage command values in the second embodiment. The time chart which shows the capacitor voltage when the frequency of an offset command value is 3f. The time chart which shows the capacitor voltage when the frequency of an offset command value is set to f.
  • FIG. The time chart which shows an output voltage command value and an offset voltage.
  • the time chart which shows the example of a PWM control structure. A time chart showing an example of level skip occurrence.
  • the present invention improves the response to disturbance by detecting the capacitor voltage and forming a feedback loop. Furthermore, by adjusting the amplitude of the offset to be superimposed, the balance of the capacitor voltage is controlled, and the offset generation is simplified.
  • FIG. 1 shows a block diagram of the entire system of the five-level power converter according to the first embodiment
  • FIG. 2 shows a block diagram of a capacitor voltage offset control circuit. Note that the five-level power converter according to the first embodiment has three output phases.
  • the five-level power converter includes a system 1, a converter CONV that converts an AC voltage output from the system 1 into a DC voltage, and a series number on the DC side of the converter CONV.
  • a DC connection part to which capacitors of two or more and 1 or more in parallel are connected, an inverter INV for converting a DC voltage of the DC connection part into an AC voltage, a load LOAD to which an AC voltage output from the inverter INV is supplied,
  • An input filter 2 interposed between the system 1 and the converter CONV, and an output filter 3 interposed between the inverter INV and the load LOAD are provided.
  • the DC voltage at the DC connection portion is divided into four by the four capacitors C1 to C4.
  • Vdc1 is a voltage between the P arm and the neutral point of the DC connection portion
  • Vdc2 is a voltage between the neutral point and the N arm of the DC connection portion
  • Vc1 and Vc2 are capacitor voltages of the capacitors C3 and C2
  • Vu_cmd, Vv_cmd, and Vw_cmd are U-phase, V-phase, and W-phase voltage command values of the inverter INV
  • Vuc_cmd, Vvc_cmd, and Vwc_cmd are U-phase, V-phase, and W-phase voltage command values of the converter CONV.
  • the PWM control is performed based on the offset control circuit 4 that calculates the offset command value offset_cmd of the converter CONV from the capacitor voltages Vc1 and Vc2, and the value obtained by adding the voltage command values Vuc_cmd, Vvc_cmd, Vwc_cmd, and the offset command value offset_cmd of the converter CONV.
  • PWM converter circuit 5 on the converter CONV side to perform, offset control circuit 6 for calculating offset command value offset_cmd of inverter INV from capacitor voltages Vc1 and Vc2, voltage command values Vu_cmd, Vv_cmd, Vw_cmd and offset command value offset_cmd of inverter INV And an inverter INV-side PWM generation circuit 7 that performs PWM control based on the added value.
  • FIG. 2 is a block diagram showing the offset control circuits 4 and 6 in the first embodiment.
  • Vc_cmd is a voltage command value for the capacitors C1 to C4
  • Kp is a proportional gain
  • Ki is an integral gain
  • Z -1 is a one-sample delay.
  • the capacitor voltages Vc1 and Vc2 are added by the adder 11, and multiplied by 0.5 by the average value calculation unit 12, and the average value of the capacitor voltages Vc1 and Vc2 is calculated.
  • the subtractor 13 calculates the deviation between the average value of the capacitor voltages Vc1 and Vc2 and the capacitor voltage command value Vc_cmd, and the PI calculation unit 14 performs the PI calculation based on the deviation.
  • the PI calculation unit 14 multiplies the deviation between the voltage command value Vc_cmd of the capacitors C1 to C4 and the average value of the capacitor voltage detection values Vc1 and Vc2 by the multiplication unit 15 by the proportional gain Kp.
  • the subtraction unit 16 calculates a deviation between the output of the multiplication unit 15 and the output of the division unit 17, and the multiplication unit 18 multiplies the deviation by an integral gain Ki.
  • the adder 19 adds the output of the multiplier 18 and the output of the multiplier 18 one sample before.
  • the adder 20 adds the output of the multiplier 15 and the output of the adder 19.
  • the limiter 21 performs limiter processing on the output of the adder 20 and outputs the result as AMP.
  • the subtractor 22 calculates a deviation between the output of the adder 20 one sample before and the output of the limiter 21 one sample before.
  • the division unit 17 divides the output of the subtraction unit 22 by the proportional gain Kp and outputs the result to the subtraction unit 16.
  • the multiplier 23 multiplies the AMP output from the PI calculation unit 14 by the offset waveform offset_wave_form, and outputs the result as an offset command value offset_cmd.
  • the offset waveform offset_wave_form here is a square wave of duty 50% that outputs 1 or -1.
  • the offset command value offset_cmd is superimposed on the voltage command values Vuc_cmd, Vvc_cmd, Vw_cmd of the converter CONV and the voltage command values Vu_cmd, Vv_cmd, Vw_cmd of the inverter INV.
  • PWM generation circuits 5 and 7 in FIG. 1 have the same configuration as that in FIG. 9 and generate an on / off signal for each switch of the converter CONV and the inverter INV.
  • the difference between the average value of the capacitor voltages Vc1 and Vc2 and the capacitor voltage command value Vc_cmd is taken, and the PI-controlled output value AMP is used as the amplitude of the waveform of the offset command value offset_cmd.
  • the voltage of .about.C4 can be balanced. Further, since the configuration is based on feedback, stability can be improved even when the capacitor voltage fluctuates due to disturbance. Further, the capacitor voltage can be balanced by the simple control block as described above.
  • FIG. 3 shows an example of offset waveform generation.
  • fo in FIG. 3 represents the frequency of the offset waveform
  • phi represents the phase of the offset waveform.
  • the square wave generating unit 31 generates a square wave based on the frequency fo and the phase phi.
  • This square wave is a waveform that outputs 1 or ⁇ 1 at a duty of 50%.
  • Equation (1) shows an equation representing a square wave.
  • the change rate limiting unit 32 generates an offset waveform by limiting a square wave having a frequency fo and a phase phi.
  • the change rate limiting unit 32 sets the slope of the offset waveform to be equal to or smaller than the slopes of the carrier signals carrier1 to carrier4 of the converter CONV and the inverter INV. As a result, the output voltage command value Vref in the PWM generation circuits 5 and 7 does not have a steep voltage change as shown in FIG. 9, and level skipping can be prevented.
  • the solid line indicates the waveform of the output voltage command value Vref and the output voltage when the change rate limiting unit 32 is provided.
  • the broken line in the upper part of FIG. 4 is the output voltage command value when the change rate limiting unit 32 is not provided, that is, the output of the square wave generating unit 31.
  • the output voltage command value Vref rises with a slope when the broken line (the output of the square wave generator 31) changes in steps.
  • the slope of the output voltage command value Vref is lower than the slope of the carrier signal. Therefore, no voltage change for 2E occurs in the output voltage waveform.
  • the offset frequency fo is set within the range of equation (2).
  • f is an output frequency of the 5-level power converter
  • fc is a carrier frequency of the 5-level power converter.
  • a harmonic current of a 3f component that is three times the output frequency is generated in the power converter.
  • 3f ⁇ fo is satisfied. This is because the suppression of the harmonic current of the f component leads to the suppression of the capacitor voltage fluctuation.
  • the level skip can be suppressed, and thereby, the insulation deterioration / breakdown of the load such as the motor can be suppressed.
  • the capacitor voltage fluctuation can be suppressed even when the output frequency of the five-level power converter is low.
  • Embodiments 1 and 2 have been described using the three-phase five-level power converter of FIG.
  • the present invention is a power conversion device having an inverter INV and a converter CONV, and any configuration other than that shown in FIG. Applicable.
  • the capacitor block 2 series configuration has two circuits, and the number of phases is not limited to three.
  • the offset control circuit 4 on the converter CONV side and the offset control circuit 6 on the inverter INV side have different configurations, but these two offset control circuits 4 and 6 are integrated into one. May be.

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Abstract

コンデンサＣ３，Ｃ２の電圧検出値Ｖｃ１，Ｖｃ２に基づいてオフセット指令値ｏｆｆｓｅｔ＿ｃｍｄを演算するオフセット制御回路４，６と，オフセット指令値ｏｆｆｓｅｔ＿ｃｍｄにコンバータ電圧指令値Ｖｕｃ＿ｃｍｄ，Ｖｖｃ＿ｃｍｄ，Ｖｗｃ＿ｃｍｄを加算した値、および、オフセット指令値ｏｆｆｓｅｔ＿ｃｍｄにインバータ電圧指令値Ｖｕ＿ｃｍｄ，Ｖｖ＿ｃｍｄ，Ｖｗ＿ｃｍｄを加算した値に基づいて、ＰＷＭ制御を行うＰＷＭ発生回路５，７と、を設ける。オフセット制御回路４，６は、コンデンサ電圧指令値Ｖｃ＿ｃｍｄと、前記コンデンサの電圧検出値Ｖｃ１，Ｖｃ２の平均値と、の偏差に基づいてＰＩ制御した値にオフセット波形を乗算した値をオフセット指令値ｏｆｆｓｅｔ＿ｃｍｄとして出力する。これにより、５レベル電力変換器において、コンデンサの電圧バランス制御を簡潔にし、さらに外乱に対する応答性を向上させる。

Description

５レベル電力変換器および制御方法
　本発明は、多相の５レベル電力変換器に係り、特に、各相の５レベル電力変換器が直流接続部のコンデンサを共通して用いたマルチレベル電力変換器に関する。
　図７は、ダイオードクランプ型の５レベル電力変換器を示す回路図である。図７に示すように、ダイオードクランプ型の５レベル電力変換器は、直流接続部を４つのコンデンサＣ１～Ｃ４で４分割しており、４分割したコンデンサＣ１～Ｃ４の電圧をそれぞれ等しく制御することで５レベルの電圧を出力することが可能となる。
　例えば、コンデンサＣ１～Ｃ４の電圧をＥとした場合、中性点Ｎを基準とした出力相電圧のレベルは、スイッチＳp1～Ｓp4、Ｓn1～Ｓn4のオンオフ動作によって、２Ｅ，Ｅ，０，－Ｅ，－２Ｅの５レベルとなる。
　非特許文献１は、そのコンデンサＣ１～Ｃ４の電圧バランス制御に関して記載したものである。非特許文献１は、図７に示すように、インバータとコンバータとを一体構成とした５レベル電力変換器であり、三相共通のオフセット（零相電圧）を出力電圧指令値に重畳することにより、４分割したコンデンサ電圧を一定範囲内に制御している。
　図８は、非特許文献１におけるオフセット波形例を示すタイムチャートである。上部波形がオフセット重畳前の出力電圧指令値（正弦波状）Ｖｒｅｆとオフセット電圧Ｖｏｆｆｓｅｔである。下部波形がオフセット電圧Ｖｏｆｆｓｅｔ重畳後の出力電圧指令値Ｖｒｅｆである。また、左側波形と右側波形では、オフセット電圧Ｖｏｆｆｓｅｔのｄｕｔｙ（オフセット電圧Ｖｏｆｆｓｅｔが零以外の期間の比率）が異なっている。左側波形はｄｕｔｙ＝１００％，右側波形はｄｕｔｙ≒５０％である。このｄｕｔｙを調整することによって、コンデンサＣ１～Ｃ４の電圧をバランス制御する。
　また、この５レベル電力変換器の出力電圧を生成するＰＷＭ制御構成を、図９に示す。図９の出力電圧指令値Ｖｒｅｆと４種類のキャリア信号ｃａｒｒｉｅｒ１，ｃａｒｒｉｅｒ２，ｃａｒｒｉｅｒ３，ｃａｒｒｉｅｒ４とを比較することより、５レベル電力変換器内におけるインバータの各スイッチＳp1～Ｓp4，Ｓn1～Ｓn4のオンオフ動作を決定し、ＰＷＭ波形の出力電圧を生成する。
　図７の各コンデンサＣ１～Ｃ４における印加電圧をＥとすると、各信号と出力電圧との関係は表１のようになる。
Figure JPOXMLDOC01-appb-T000001
　オフセットＶｏｆｆｓｅｔ（零相電圧）重畳時、図９の出力電圧指令値Ｖｒｅｆは、図８の下部のような波形となる。
　非特許文献１の制御方法は、変調率に応じてオフセット量を決定し、４つのコンデンサＣ１～Ｃ４の電圧バランスを制御している。しかし、その具体的な制御方法に関する記述はない。また、コンデンサＣ１～Ｃ４の電圧を検出しフィードバックした制御構成をとらない場合、外乱に対する応答性が悪くなる等の問題が生じる。
　また、オフセット電圧Ｖｏｆｆｓｅｔの波形が急峻に変化するため、図１０に示すように、２段分の電圧変化が発生する。図１０に示すように、出力電圧指令値Ｖｒｅｆに急峻な変化があると、表１のｍｏｄｅ３→ｍｏｄｅ１のようなレベルスキップが発生する。これにより、出力電圧値が０→２Ｅと変化する２段分の電圧変化が発生する。この２段分の電圧変化は、モータなどの負荷の絶縁劣化・絶縁破壊をもたらす問題がある。
"Ａ　Ｓｉｎｕｓｏｉｄａｌ　ＰＷＭ　Ｍｅｔｈｏｄ　Ｗｉｔｈ　Ｖｏｌｔａｇｅ　Ｂａｌａｎｃｉｎｇ　Ｃａｐａｂｉｌｉｔｙ　ｆｏｒ　Ｄｉｏｄｅ－Ｃｌａｍｐｅｄ　Ｆｉｖｅ－Ｌｅｖｅｌ　Ｃｏｎｖｅｒｔｅｒｓ"ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＩＮＤＵＳＴＲＹ　ＡＰＰＬＩＣＡＴＩＯＮＳ，ＶＯＬ４５，Ｎｏ３，ＭＡＹ／ＪＵＮＥ　２００９
　以上示したようなことから、５レベル電力変換器において、コンデンサの電圧バランス制御を簡潔にし、さらに外乱に対する応答性を向上させることが課題となる。
　本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、交流電圧を直流電圧に変換するコンバータと、コンバータの直流側に直列数２以上かつ並列数１以上のコンデンサが接続された直流接続部と、前記直流接続部の直流電圧を交流電圧に変換するインバータと、前記コンデンサの電圧検出値に基づいてオフセット指令値を演算するオフセット制御回路と、前記オフセット指令値にコンバータ電圧指令値を加算した値、および、前記オフセット指令値にインバータ電圧指令値を加算した値に基づいて、ＰＷＭ制御を行うＰＷＭ発生回路と、を備えた５レベル電力変換器の制御方法であって、前記オフセット制御回路は、コンデンサ電圧指令値と、前記コンデンサの電圧検出値の平均値と、の偏差に基づいてＰＩ制御した値にオフセット波形を乗算した値をオフセット指令値として出力することを特徴とする。
　また、その一態様として、前記直流接続部は、４つのコンデンサが直列接続されたことを特徴とする。
　また、その一態様として、前記オフセット波形は、１または－１をｄｕｔｙ５０％で出力する方形波に、オフセット波形がキャリア信号の傾き以下となる変化率制限を掛けた信号であることを特徴とする。
　また、その一態様として、オフセット指令値の周波数を、５レベル電力変換器の出力周波数の３倍以上、かつ、キャリア周波数の１／２以下とすることを特徴とする。
　また、出力相数が３相であってもよい。
　本発明によれば、５レベル電力変換器において、コンデンサの電圧バランス制御を簡潔にし、さらに外乱に対する応答性を向上させることが可能となる。
実施形態１における５レベル電力変換器のシステム全体のブロック図。 実施形態１におけるオフセット制御回路を示すブロック図。 実施形態２におけるオフセット波形生成例を示すブロック図。 実施形態２における出力電圧と電圧指令値を示すタイムチャート。 オフセット指令値の周波数を３ｆとした場合のコンデンサ電圧を示すタイムチャート。 オフセット指令値の周波数をｆとした場合のコンデンサ電圧を示すタイムチャート。 非特許文献１の５レベル電力変換器を示す図。 出力電圧指令値とオフセット電圧を示すタイムチャート。 ＰＷＭ制御構成例を示すタイムチャート。 レベルスキップ発生例を示すタイムチャート。
　本発明は、コンデンサ電圧を検出しフィードバックループを形成することにより、外乱に対する応答性を向上させるものである。さらに、重畳するオフセットの振幅を調整することにより、コンデンサ電圧のバランスを制御し、オフセットの生成を簡単化する。
　以下、本発明に係る５レベル電力変換器の実施形態を図１～図６に基づいて詳述する。
　［実施形態１］
　図１は本実施形態１における５レベル電力変換器のシステム全体のブロック図を示し、図２はコンデンサ電圧のオフセット制御回路のブロック図を示す。なお、本実施形態１の５レベル電力変換器は、出力相数を三相とする。
　まず、５レベル電力変換器の主回路を簡単に説明する。図１に示すように、本実施形態１における５レベル電力変換器は、系統１と、系統１から出力された交流電圧を直流電圧に変換するコンバータＣＯＮＶと、コンバータＣＯＮＶの直流側に、直列数２以上かつ並列数１以上のコンデンサが接続された直流接続部と、直流接続部の直流電圧を交流電圧に変換するインバータＩＮＶと、インバータＩＮＶから出力された交流電圧が供給される負荷ＬＯＡＤと、系統１とコンバータＣＯＮＶとの間に介挿されたインプットフィルタ２と、インバータＩＮＶと負荷ＬＯＡＤとの間に介挿されたアウトプットフィルタと３と、を備える。なお、本実施形態１では、直流接続部の直流電圧を４つのコンデンサＣ１～Ｃ４で４分割している。
　ここで、図１のＶｄｃ１は直流接続部のＰアームと中性点間の電圧，Ｖｄｃ２は直流接続部の中性点とＮアーム間の電圧、Ｖｃ１，Ｖｃ２はコンデンサＣ３，Ｃ２のコンデンサ電圧、Ｖｕ＿ｃｍｄ，Ｖｖ＿ｃｍｄ，Ｖｗ＿ｃｍｄはインバータＩＮＶのＵ相、Ｖ相、Ｗ相の電圧指令値、Ｖｕｃ＿ｃｍｄ，Ｖｖｃ＿ｃｍｄ，Ｖｗｃ＿ｃｍｄはコンバータＣＯＮＶのＵ相、Ｖ相、Ｗ相の電圧指令値である。
　また、コンデンサ電圧Ｖｃ１，Ｖｃ２からコンバータＣＯＮＶのオフセット指令値ｏｆｆｓｅｔ＿ｃｍｄを演算するオフセット制御回路４と、コンバータＣＯＮＶの電圧指令値Ｖｕｃ＿ｃｍｄ，Ｖｖｃ＿ｃｍｄ，Ｖｗｃ＿ｃｍｄとオフセット指令値ｏｆｆｓｅｔ＿ｃｍｄを加算した値に基づいてＰＷＭ制御を行うコンバータＣＯＮＶ側のＰＷＭ発生回路５と、コンデンサ電圧Ｖｃ１，Ｖｃ２からインバータＩＮＶのオフセット指令値ｏｆｆｓｅｔ＿ｃｍｄを演算するオフセット制御回路６と、インバータＩＮＶの電圧指令値Ｖｕ＿ｃｍｄ，Ｖｖ＿ｃｍｄ，Ｖｗ＿ｃｍｄとオフセット指令値ｏｆｆｓｅｔ＿ｃｍｄを加算した値に基づいてＰＷＭ制御を行うインバータＩＮＶ側のＰＷＭ発生回路７と、を備える。
　図２は、本実施形態１におけるオフセット制御回路４，６を示すブロック図である。図２のＶｃ＿ｃｍｄはコンデンサＣ１～Ｃ４の電圧指令値、Ｋｐは比例ゲイン、Ｋｉは積分ゲイン、Ｚ-1は１サンプル遅延を表す。
　図２に示すように、加算器１１によりコンデンサ電圧Ｖｃ１とＶｃ２を加算し、平均値演算部１２で０．５倍して、コンデンサ電圧Ｖｃ１とＶｃ２の平均値を算出する。減算器１３で、このコンデンサ電圧Ｖｃ１とＶｃ２の平均値とコンデンサ電圧指令値Ｖｃ＿ｃｍｄの偏差を算出し、ＰＩ演算部１４で当該偏差に基づいてＰＩ演算を行う。
　ＰＩ演算部１４は、乗算部１５によりコンデンサＣ１～Ｃ４の電圧指令値Ｖｃ＿ｃｍｄとコンデンサ電圧検出値Ｖｃ１，Ｖｃ２の平均値との偏差に比例ゲインＫｐを乗算する。減算部１６では、乗算部１５の出力と除算部１７の出力との偏差を演算し、乗算部１８でこの偏差に積分ゲインＫｉを乗算する。加算部１９では乗算部１８の出力と乗算部１８の１サンプル前の出力とを加算する。加算部２０で乗算部１５の出力と加算部１９との出力とを加算する。リミッタ２１では、加算部２０の出力をリミッタ処理し、ＡＭＰとして出力する。減算部２２は加算部２０の１サンプル前の出力とリミッタ２１の１サンプル前の出力との偏差を演算する。除算部１７は減算部２２の出力を比例ゲインＫｐで除算し、減算部１６に出力する。
　乗算器２３はＰＩ演算部１４の出力であるＡＭＰにオフセット波形ｏｆｆｓｅｔ＿ｗａｖｅ＿ｆｏｒｍを乗算し、オフセット指令値ｏｆｆｓｅｔ＿ｃｍｄとして出力する。なお、ここでのオフセット波形ｏｆｆｓｅｔ＿ｗａｖｅ＿ｆｏｒｍは、１または－１を出力するｄｕｔｙ５０％の方形波である。
　このオフセット指令値ｏｆｆｓｅｔ＿ｃｍｄを図１に示すように、コンバータＣＯＮＶの電圧指令値Ｖｕｃ＿ｃｍｄ，Ｖｖｃ＿ｃｍｄ，Ｖｗ＿ｃｍｄ、インバータＩＮＶの電圧指令値Ｖｕ＿ｃｍｄ，Ｖｖ＿ｃｍｄ，Ｖｗ＿ｃｍｄにそれぞれ重畳する。
　なお、図１のＰＷＭ発生回路５，７は、図９と同じ構成をとり、コンバータＣＯＮＶおよびインバータＩＮＶの各スイッチのオンオフ信号を生成する。
　図２に示すように、コンデンサ電圧Ｖｃ１，Ｖｃ２の電圧の平均値とコンデンサ電圧指令値Ｖｃ＿ｃｍｄとの差をとり、ＰＩ制御した出力値ＡＭＰをオフセット指令値ｏｆｆｓｅｔ＿ｃｍｄの波形の振幅とすることでコンデンサＣ１～Ｃ４の電圧をバランス制御することができる。また、フィードバックによる構成であるため、コンデンサ電圧が外乱により変動した場合においても安定性向上できる。また、上記のような簡単な制御ブロックでコンデンサ電圧のバランスをとることができる。
　［実施形態２］
　本実施形態２では、出力線間電圧のレベルスキップが発生しないオフセット波形の生成方法に関して説明する。図３にオフセットの波形生成例を示す。ここで、図３のｆｏはオフセット波形の周波数、ｐｈｉはオフセット波形の位相を表す。方形波生成部３１は、周波数ｆｏ，位相ｐｈｉに基づいて方形波を生成する。この方形波は、１または－１をｄｕｔｙ５０％で出力する波形である。（１）式に方形波（ｓｑｕａｒｅ　ｗａｖｅ）を表す式を示す。
Figure JPOXMLDOC01-appb-M000002
　図３に示すように、変化率制限部３２により、周波数ｆｏ、位相ｐｈｉの方形波（ｓｑｕａｒｅ　ｗａｖｅ）に制限を掛けることによりオフセット波形が生成される。
　ここで、変化率制限部３２により、オフセット波形の傾きが、コンバータＣＯＮＶ，インバータＩＮＶのキャリア信号ｃａｒｒｉｅｒ１～ｃａｒｒｉｅｒ４の傾き以下となるように設定する。これにより、ＰＷＭ発生回路５，７内の出力電圧指令値Ｖｒｅｆは、図９のような急峻な電圧の変化がなくなり、レベルスキップを防止することができる。
　具体的には、図４のようになる。実線が変化率制限部３２を設けた場合の出力電圧指令値Ｖｒｅｆと出力電圧の波形を示している。（図４上部の破線は、変化率制限部３２を設けない場合の出力電圧指令値、すなわち、方形波生成部３１の出力である。）変化率制限部３２では、図４に示すように、破線（方形波生成部３１の出力）のステップ変化時に出力電圧指令値Ｖｒｅｆは傾きをもって上昇している。この出力電圧指令値Ｖｒｅｆの傾きはキャリア信号の傾きよりも低い。したがって、出力電圧波形では、２Ｅ分の電圧変化が発生していない。
　次に、実施形態１，実施形態２においてのオフセット周波数ｆｏの決定方法に関して説明する。
　５レベル電力変換器の出力周波数が低いときオフセット周波数ｆｏを高くすることにより、コンデンサ電圧の変動を低減することができる。この時、オフセット周波数ｆｏは、（２）式の範囲で設定する。ここでｆは５レベル電力変換器の出力周波数、ｆｃは５レベル電力変換器のキャリア周波数で示す。
Figure JPOXMLDOC01-appb-M000003
　オフセット周波数ｆｏは高いほどコンデンサ電圧変動を小さくすることができるが、キャリア周波数ｆｃの半分よりも高い周波数は制御できないため、ｆｏ＜ｆｃ／２としている。
　また、３相電力変換器の場合、出力周波数の３倍の３ｆ成分の高調波電流が電力変換器内に発生する。この３ｆ成分の高調波電流を抑制するため、３ｆ≦ｆｏとしている。ｆ成分の高調波電流の抑制は、コンデンサ電圧変動の抑制につながるからである。
　図５に、ｆｏ＝３ｆ＝１．５Ｈｚ時のシミュレーション結果、図６に高周波数のｆｏ＝１８０Ｈｚ適用後のシミュレーション結果をそれぞれ示す。図５と図６を比較すると高周波を適用した図６の方がコンデンサ電圧変動を８５％程度低減できていることがわかる。
　以上示したように、本実施形態２によれば、レベルスキップを抑制することができ、これにより、モータなどの負荷の絶縁劣化・絶縁破壊を抑制できる。
　また、オフセット周波数ｆｏを（２）式とすることにより、５レベル電力変換器の出力周波数が低い場合においても、コンデンサ電圧変動を抑制できる。
　以上の実施形態１，２は、図７の３相５レベル電力変換器を用いて説明した。本発明は、インバータＩＮＶとコンバータＣＯＮＶを持つ電力変換装置で、直流部にコンデンサブロック（コンデンサ並列数が１以上ある構成）を２直列以上接続している構成であれば、図７以外の構成でも適用できる。例えば、コンデンサブロック２直列構成が２回路ある構成、さらに、その相数も３相に限らない。
　以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。
　例えば、図１では、コンバータＣＯＮＶ側のオフセット制御回路４と、インバータＩＮＶ側のオフセット制御回路６は、別々の構成となっているが、これら２つのオフセット制御回路４，６は１つに統合してもよい。

Claims (6)

  1. 　交流電圧を直流電圧に変換するコンバータと、
    　コンバータの直流側に直列数２以上かつ並列数１以上のコンデンサが接続された直流接続部と、
    　前記直流接続部の直流電圧を交流電圧に変換するインバータと、
    　前記コンデンサの電圧検出値に基づいてオフセット指令値を演算するオフセット制御回路と、
    　前記オフセット指令値にコンバータ電圧指令値を加算した値、および、前記オフセット指令値にインバータ電圧指令値を加算した値に基づいて、ＰＷＭ制御を行うＰＷＭ発生回路と、
    を備えた５レベル電力変換器の制御方法であって、
    　前記オフセット制御回路は、
    　コンデンサ電圧指令値と、前記コンデンサの電圧検出値の平均値と、の偏差に基づいてＰＩ制御した値にオフセット波形を乗算した値を前記オフセット指令値として出力する５レベル電力変換器の制御方法。
  2. 　前記直流接続部は、４つの前記コンデンサが直列接続されたことを特徴とする請求項１記載の５レベル電力変換装置の制御方法。
  3. 　前記オフセット波形は、
    　１または－１をｄｕｔｙ５０％で出力する方形波に、前記オフセット波形がキャリア信号の傾き以下となる変化率制限を掛けた信号である請求項１または２記載の５レベル電力変換器の制御方法。
  4. 　オフセット指令値の周波数を、５レベル電力変換器の出力周波数の３倍以上、かつ、キャリア周波数の１／２以下とする請求項１～３のうち何れかに記載の５レベル電力変換器の制御方法。
  5. 　請求項１～４のうち何れかに記載の制御方法を用いた５レベル電力変換器。
  6. 　出力相数が３相である請求項５に記載の５レベル電力変換器。
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