JP7403416B2 - スイッチング電源装置 - Google Patents

Description

本発明は、スイッチング素子を備えるスイッチング電源装置に関する。

従来のスイッチング電源装置は、ＰＷＭ制御（パルス幅変調制御）を行う制御回路を備え、制御回路で生成したゲートパルスによってスイッチング素子をオン／オフさせる（例えば、特許文献１参照）。

特許文献１に記載のスイッチング電源装置において、制御回路は、三角波電圧を生成する発振回路と、三角波電圧とスイッチング電源装置のフィードバック電圧とを比較してＰＷＭ信号を生成するＰＷＭコンパレータと、ＰＷＭ信号を増幅してゲートパルスを生成するバッファ回路とを備える。

ＰＷＭコンパレータとバッファ回路との間には、ＮＯＴゲート回路と、Ｄフリップフロップと、ＡＮＤゲート回路とが設けられている。ＰＷＭコンパレータのＰＷＭ信号は、ＮＯＴゲート回路を介してＤフリップフロップのクロック端子に入力されるとともに、ＡＮＤゲート回路を介してバッファ回路に入力される。ＡＮＤゲート回路には、Ｄフリップフロップの反転出力も入力される。

上記の構成によれば、ＰＷＭコンパレータが出力した１回目のＰＷＭ信号（オン信号）が立下がる時点から三角波電圧の昇降が切り替わる時点までの間、Ｄフリップフロップは、ＡＮＤゲート回路を閉状態にして、ＰＷＭ信号（オン信号）がバッファ回路に入力されないようにする。その結果、ＰＷＭコンパレータが三角波電圧の１周期内に２回目のオン信号を出力した場合に、２回目のオン信号がバッファ回路に入力されるのを防ぐことができ、ゲートパルスにダブルパルスが生じるのを抑制できる。

その一方で、ダブルパルス抑制のために設けた上記のＮＯＴゲート回路、Ｄフリップフロップ、およびＡＮＤゲート回路が、制御回路の大型化を招く。すなわち、特許文献１に記載のスイッチング電源装置では、ダブルパルスの発生を抑制できる反面、部品点数の増加により電源装置全体の大型化を招くという問題がある。

特許第４７６４９９７号公報

本発明は上記事情に鑑みてなされたものであって、その課題とするところは、部品点数を増加させることなくダブルパルスの発生を抑制可能なスイッチング電源装置を提供することにある。

上記課題を解決するために、本発明の一実施形態に係るスイッチング電源装置は、
少なくとも１つのスイッチング素子を含む電力変換回路と、
前記スイッチング素子をオン／オフさせるためのゲートパルスを出力するＰＬＤと、
を備えるスイッチング電源装置であって、
前記ＰＬＤは、
キャリア信号を生成するキャリア生成部と、
前記電力変換回路の入出力電流または入出力電圧に関する検出信号と前記キャリア信号とを比較して前記ゲートパルスを生成するＰＷＭ制御部と、を含み、
前記ＰＷＭ制御部は、
前記検出信号の変化量が前記キャリア信号の変化量よりも大きい場合、前記検出信号の変化量が前記キャリア信号の変化量以下になるように、前記検出信号の変化量に制限をかけるレートリミット部を含むことを特徴とする。

この構成によれば、ＰＬＤ内にレートリミット部を設けているので、部品点数を増加させることなくダブルパルスの発生を抑制することができる。

上記スイッチング電源装置において、
前記キャリア生成部は、クロック信号をカウントしたカウント値に所定の周期で設定値を加算または減算するカウント動作を行い、前記キャリア信号として三角波またはのこぎり波を生成するカウント動作部を含み、
前記レートリミット部は、前記設定値に基づいて、前記検出信号の変化量に制限をかけるよう構成できる。

上記課題を解決するために、本発明の他の実施形態に係るスイッチング電源装置は、
少なくとも１つの第１スイッチング素子を含むインバータ回路と、
少なくとも１つの第２スイッチング素子を含むコンバータ回路と、
前記第１スイッチング素子をオン／オフさせるための第１ゲートパルスを出力するインバータ制御部および前記第２スイッチング素子をオン／オフさせるための第２ゲートパルスを出力するコンバータ制御部を含むＰＬＤと、
を備えるスイッチング電源装置であって、
前記インバータ制御部は、
第１キャリア信号を生成する第１キャリア生成部と、
前記インバータ回路の入出力電流または入出力電圧に関する第１検出信号と前記第１キャリア信号とを比較して前記第１ゲートパルスを生成する第１ＰＷＭ制御部と、を含み、
前記コンバータ制御部は、
第２キャリア信号を生成する第２キャリア生成部と、
前記コンバータ回路の入出力電流または入出力電圧に関する第２検出信号と前記第２キャリア信号とを比較して前記第２ゲートパルスを生成する第２ＰＷＭ制御部と、を含み、
前記第１ＰＷＭ制御部は、
前記第１検出信号の変化量が前記第１キャリア信号の変化量よりも大きい場合、前記第１検出信号の変化量が前記第１キャリア信号の変化量以下になるように、前記第１検出信号の変化量に制限をかける第１レートリミット部を含み、
前記第２ＰＷＭ制御部は、
前記第２検出信号の変化量が前記第２キャリア信号の変化量よりも大きい場合、前記第２検出信号の変化量が前記第２キャリア信号の変化量以下になるように、前記第２検出信号の変化量に制限をかける第２レートリミット部を含むことを特徴とする。

この構成によれば、ＰＬＤ内に第１レートリミット部および第２レートリミット部を設けているので、部品点数を増加させることなくダブルパルスの発生を抑制することができる。

上記スイッチング電源装置において、
前記第１キャリア生成部は、第１クロック信号をカウントしたカウント値に所定の周期で第１設定値を加算または減算するカウント動作を行い、前記第１キャリア信号として三角波またはのこぎり波を生成する第１カウント動作部を含み、
前記第１レートリミット部は、前記第１設定値に基づいて、前記第１検出信号の変化量に制限をかけ、
前記第２キャリア生成部は、第２クロック信号をカウントしたカウント値に所定の周期で第２設定値を加算または減算するカウント動作を行い、前記第２キャリア信号として三角波またはのこぎり波を生成する第２カウント動作部を含み、
前記第２レートリミット部は、前記第２設定値に基づいて、前記第２検出信号の変化量に制限をかけるよう構成できる。

上記スイッチング電源装置において、
前記第１レートリミット部は、前記第１検出信号の変化量が前記第１キャリア信号の変化量と一致するように、前記第１検出信号の変化量に制限をかけ、
前記第２レートリミット部は、前記第２検出信号の変化量が前記第２キャリア信号の変化量と一致するように、前記第２検出信号の変化量に制限をかけるよう構成できる。

本発明によれば、部品点数を増加させることなくダブルパルスの発生を抑制可能なスイッチング電源装置を提供することができる。

第１実施形態に係るスイッチング電源装置の回路図である。 第１実施形態に係るＰＬＤのブロック図である。 （Ａ）は第１カウント動作部のカウント動作を説明するための図、（Ｂ）は図３（Ａ）のＢ領域の拡大図である。 （Ａ）は第１判定処理を説明するための図、（Ｂ）は第１演算処理および第１戻し処理を説明するための図である。 （Ａ）は第１レートリミット部がないときの第１偏差信号および第１比較信号を示す図、（Ｂ）は第１レートリミット部があるときの第１偏差信号および第１比較信号を示す図である。 （Ａ）は第１偏差信号および第１の三角波を示す図、（Ｂ）は第１比較信号を示す図、（Ｃ）は第１ゲートパルスを示す図、（Ｄ）はインバータ回路の動作モードを示す図である。 （Ａ）は第１ゲートパルスのデッドタイムを示す図、（Ｂ）は第１ゲートパルスの最小パルス幅を示す図である。 第２実施形態に係るスイッチング電源装置の回路図である。 第２実施形態に係るＰＬＤのインバータ制御部のブロック図である。 （Ａ）は第１偏差信号および第１の三角波を示す図、（Ｂ）は第１比較信号を示す図、（Ｃ）は第１ゲートパルスを示す図、（Ｄ）はインバータ回路の動作モードを示す図である。 第３実施形態に係るスイッチング電源装置の回路図である。

以下、添付図面を参照して、本発明に係るスイッチング電源装置の実施形態について説明する。

［第１実施形態］
図１に、本発明の第１実施形態に係るスイッチング電源装置１００を示す。スイッチング電源装置１００は、電力変換部１１０と、電力変換部１１０を制御するＰＬＤ（プログラマブルロジックデバイス）１２０とを備える。

電力変換部１１０は、インバータ回路１１１と、コンバータ回路１１２と、コンデンサ１１３と、第１入出力端Ｔ１１と、第２入出力端Ｔ１２とを備える。なお、コンデンサ１１３は、インバータ回路１１１またはコンバータ回路１１２に含まれていてもよい。

インバータ回路１１１は、ＰＬＤ１２０の制御下で、入力された直流電圧を交流電圧に変換して出力するＤＣ／ＡＣ変換動作と、入力された交流電圧を直流電圧に変換して出力するＡＣ／ＤＣ変換動作とを行う。インバータ回路１１１は、フルブリッジ接続された４つのスイッチング素子Ｑ１～Ｑ４（本発明の「第１スイッチング素子」に相当）と、第１スイッチング素子Ｑ１～Ｑ４をオン／オフさせるゲート駆動回路（図示略）とを含む。第１スイッチング素子Ｑ１～Ｑ４として、例えば、バイポーラトランジスタ、ＭＯＳＦＥＴ（金属酸化膜半導体型電界効果トランジスタ）またはＩＧＢＴ（絶縁ゲートトランジスタ）等のパワートランジスタが使用される。

コンバータ回路１１２は、ＡＣ／ＤＣコンバータで構成され、ＰＬＤ１２０の制御下でＡＣ／ＤＣ変換動作およびＤＣ／ＡＣ変換動作を行う。コンバータ回路１１２は、少なくとも１つのスイッチング素子（本発明の「第２スイッチング素子」に相当）および第２スイッチング素子をオン／オフさせるゲート駆動回路を含む。第２スイッチング素子として、例えば、バイポーラトランジスタ、ＭＯＳＦＥＴまたはＩＧＢＴ等のパワートランジスタが使用される。なお、コンバータ回路１１２は、少なくとも１つの第２スイッチング素子を含むＤＣ／ＤＣコンバータで構成されていてもよい。

電力変換部１１０は、第２入出力端Ｔ１２に入力された交流電力または直流電力をコンバータ回路１１２で所定の直流電力に変換し、インバータ回路１１１で当該直流電力を所定の交流電力に変換して第１入出力端Ｔ１１から出力する。また、電力変換部１１０は、第１入出力端Ｔ１１に入力された交流電力をインバータ回路１１１で所定の直流電力に変換し、コンバータ回路１１２で当該直流電力を所定の交流電力または直流電力に変換して第２入出力端Ｔ１２から出力する。

ＰＬＤ１２０は、ＦＰＧＡ、ＣＰＬＤ、ＤＳＰおよびマイコンの少なくとも１つで構成された回路であって、回路の機能（プログラム）をソフトウェアにより設計・変更できる。ＰＬＤ１２０は、インバータ回路１１１の第１スイッチング素子Ｑ１～Ｑ４をオン／オフさせるための第１ゲートパルスｑ１～ｑ４を出力し、かつコンバータ回路１１２の第２スイッチング素子をオン／オフさせるための第２ゲートパルスを出力する。

ＰＬＤ１２０は、インバータ回路１１１を制御するためのインバータ制御部として、第１キャリア生成部１３０および第１ＰＷＭ制御部１４０を含み、コンバータ回路１１２を制御するためのコンバータ制御部として、第２キャリア生成部１５０および第２ＰＷＭ制御部１６０を含む。

第１キャリア生成部１３０は、所定の同期信号Ｓに同期させた第１キャリア信号（本実施形態では、第１の三角波）を生成し、第２キャリア生成部１５０は、同期信号Ｓに同期させた第２キャリア信号（本実施形態では、第２の三角波）を生成する。第１ＰＷＭ制御部１４０は、第１の三角波および第１偏差信号に基づいて第１ゲートパルスｑ１～ｑ４を生成し、第２ＰＷＭ制御部１６０は、第２の三角波および第２偏差信号に基づいて第２ゲートパルスを生成する。

第１偏差信号は、インバータ回路１１１の入出力電流（入力電流もしくは出力電流）または入出力電圧（入力電圧もしくは出力電圧）に関する第１検出信号に相当する。本実施形態の第１偏差信号は、電力変換部１１０（インバータ回路１１１）の出力電圧の検出値と所定の基準値との差分に関するアナログ信号をＡＤ変換したデジタル信号と、当該デジタル信号の極性を反転させた反転デジタル信号とを含む。以下では、デジタル信号を第１偏差信号ｄ１とし、反転デジタル信号を第１偏差信号ｄ２とする。なお、第１偏差信号ｄ２は、ＰＬＤ１２０の内部で生成してもよい。

第２偏差信号は、コンバータ回路１１２の入出力電流（入力電流もしくは出力電流）または入出力電圧（入力電圧もしくは出力電圧）に関する第２検出信号に相当する。本実施形態の第２偏差信号は、電力変換部１１０（コンバータ回路１１２）の入力電圧の検出値と所定の基準値との差分に関するアナログ信号をＡＤ変換したデジタル信号と、当該デジタル信号の極性を反転させた反転デジタル信号とを含む。以下では、デジタル信号を第２偏差信号ｄ３とし、反転デジタル信号を第２偏差信号ｄ４とする。なお、第２偏差信号ｄ４は、ＰＬＤ１２０の内部で生成してもよい。

図２に、ＰＬＤ１２０のブロック図を示す。第１キャリア生成部１３０は、第１発振部１３１と、第１カウント動作部１３２と、第１カウント記憶部１３３と、第１同期処理部１３４とを含む。

第１発振部１３１は、所定周期のクロックパルスからなる第１クロック信号を発振する。第１カウント動作部１３２は、上記クロックパルスを所定回数カウントする度に、カウント値に第１設定値Ｘ_１を加算または減算するカウント動作を行う。

図３（Ｂ）に示すように、第１カウント動作部１３２は、カウント値が最小値（本実施形態では、０）から最大値Ｌ_ｍａｘに達するまでは、カウント動作としてカウント値に第１設定値Ｘ_１（本実施形態では、Ｘ_１＝１）を加算する一方、最大値Ｌ_ｍａｘに達した後はカウント値が０になるまで、カウント動作としてカウント値から第１設定値Ｘ_１（Ｘ_１＝１）を減算する。このカウント動作により、第１カウント動作部１３２は、第１の三角波を生成することができる（図３（Ａ）参照）。第１の三角波の周波数は、１５［ｋＨｚ］～２０［ｋＨｚ］の範囲内で設定されることが好ましく、本実施形態では１５［ｋＨｚ］に設定している。

第１カウント記憶部１３３は、第１理想カウント値を記憶している。第１理想カウント値は、同期信号Ｓに同期した状態の第１の三角波（理想の三角波）におけるカウント値である。ＰＬＤ１２０を起動させる度に、第１の三角波を同期信号Ｓに同期させることが好ましい。

第１同期処理部１３４は、同期信号ＳのパルスがＮ回（ただし、Ｎは２以上の整数。本実施形態では、Ｎ＝３）入力される度に、第１の三角波を同期信号Ｓに同期させるための第１同期処理を行う。同期信号Ｓの入力３回につき１回だけ第１同期処理を行うことで、カウント値が急激に増加したり減少したりするのを防止でき、第１同期処理がインバータ回路１１１の出力に悪影響を及ぼしてしまうのを抑制できる。

第１同期処理は、第１判定処理と、第１演算処理と、第１戻し処理とを含む。図４（Ａ）に示すように、第１同期処理部１３４は、ＰＬＤ１２０が起動してから同期信号Ｓの３回目のパルスが入力されると、第１判定処理を行う（時刻ｔ_１参照）。第１判定処理において、第１同期処理部１３４は、現在のカウント値（時刻ｔ_１では、Ｌ_１）と第１理想カウント値（時刻ｔ_１では、Ｌ_ｍａｘ）との差分Ｄ（＝Ｌ_ｍａｘ－Ｌ_１）を算出し、差分Ｄが所定の閾値を超えているか否かの判定を行う。第１カウント記憶部１３３には、例えば、同期信号Ｓのパルスの入力回数に対応した第１理想カウント値が記憶されている。

差分Ｄが所定の閾値を超えている場合、第１同期処理部１３４は第１演算処理を行う。第１演算処理において、第１同期処理部１３４は、現在のカウント値を第１理想カウント値に近づけるために、第１設定値Ｘ_１に１以上の数値（本実施形態では、１）を加算または減算する。図４（Ｂ）に示すように、第１同期処理部１３４が第１設定値Ｘ_１に１加算した場合、第１カウント動作部１３２は、第１演算処理後のカウント動作として、カウント値に加算後の第１設定値Ｘ_１（＝２）を加算する（時刻ｔ_１’参照）。

第１同期処理部１３４は、第１演算処理後に第１カウント動作部１３２によるカウント動作が行われると、第１戻し処理を行う。第１戻し処理において、第１同期処理部１３４は、第１設定値Ｘ_１の数値（Ｘ_１＝２）を第１演算処理前の数値（Ｘ_１＝１）に戻す。第１カウント動作部１３２は、第１同期処理部１３４による第１戻し処理後のカウント動作として、カウント値に第１設定値Ｘ_１（＝１）を加算する。

本実施形態に係る第１同期処理は、第１の三角波を同期信号Ｓに同期させる際にカウント値をリセットするのではなく、カウント値に加算または減算される第１設定値Ｘ_１に、１を加算または減算する。したがって、カウント値が急激に増加したり減少したりするのを防止でき、第１同期処理がインバータ回路１１１の出力に悪影響を及ぼしてしまうのを抑制できる。

図２を参照して、第１ＰＷＭ制御部１４０は、第１レートリミット部１４１と、第１比較部１４２と、第１パルス生成部１４３と、第１パルス保護部１４４とを含む。

第１レートリミット部１４１は、第１偏差信号ｄ１，ｄ２の変化量が第１の三角波の変化量よりも大きい場合に、第１偏差信号ｄ１，ｄ２の変化量が第１の三角波の変化量以下になるように、第１偏差信号ｄ１，ｄ２の変化量に制限をかける。

本実施形態では、第１レートリミット部１４１は、第１設定値Ｘ_１（Ｘ_１＝１）に基づいて、第１偏差信号ｄ１，ｄ２の変化量が第１の三角波の変化量と一致するように、第１偏差信号ｄ１，ｄ２の変化量に制限をかける。具体的には、第１レートリミット部１４１は、第１カウント動作部１３２のカウント動作と同じタイミングで、第１偏差信号ｄ１，ｄ２の信号値を第１設定値Ｘ_１（Ｘ_１＝１）ずつ増加または減少させる。

図５（Ａ）に第１レートリミット部１４１がないときの第１偏差信号ｄ１および第１比較信号ｃ１（第１比較部１４２で生成される信号）を示し、図５（Ｂ）に第１レートリミット部１４１があるときの第１偏差信号ｄ１および第１比較信号ｃ１を示す。第１比較信号ｃ１は、後述するように、第１ゲートパルスｑ１，ｑ２を生成するための信号である。

スイッチング電源装置１００では、インバータ回路１１１の出力電力をプラス方向（図１に示す第１入出力端Ｔ１１の上側端子から下側端子に向けて電流が流れる方向）の出力からマイナス方向（図１に示す第１入出力端Ｔ１１の下側端子から上側端子に向けて電流が流れる方向）の出力に切り替える場合、またはマイナス方向の出力からプラス方向の出力に切り替える場合、第１偏差信号ｄ１，ｄ２の極性を変化させる（図６のＺ１，Ｚ２参照）。

図５（Ａ）に示すように、第１レートリミット部１４１がないと、第１偏差信号ｄ１の信号値は、Ｖｃ－からＶｃ＋（またはＶｃ＋からＶｃ－）に急に変化する（時刻ｔ_１２，ｔ_１７参照）。その結果、第１偏差信号ｄ１と第１の三角波との大小関係が短時間に複数回入れ替わるので、第１比較信号ｃ１に不要なパルスが発生したり（時刻ｔ_１２～ｔ_１３参照）、パルス割れが発生したりする（時刻ｔ_１７～ｔ_１８参照）。また、第１偏差信号ｄ１の極性を変化させないときでも、第１偏差信号ｄ１にチャタリングが生じた場合（時刻ｔ_１５～ｔ_１６参照）、第１比較信号ｃ１に不要な連続パルスが発生する。

一方、第１レートリミット部１４１がある場合、図５（Ｂ）に示すように、第１レートリミット部１４１は、第１偏差信号ｄ１の信号値をＶｃ－からＶｃ＋（またはＶｃ＋からＶｃ－）に急に変化させるのではなく、第１偏差信号ｄ１の変化量が第１の三角波の変化量と一致するように第１設定値Ｘ_１（Ｘ_１＝１）ずつ変化させる。その結果、第１比較信号ｃ１に、不要なパルスが発生することはなく（時刻ｔ_１２～ｔ_１３参照）、パルス割れが発生することもない（時刻ｔ_１７～ｔ_１８参照）。さらに、チャタリングが生じた場合でも（時刻ｔ_１５～ｔ_１６参照）、第１比較信号ｃ１に不要な連続パルスが発生することはない。すなわち、第１レートリミット部１４１は、第１ゲートパルスｑ１～ｑ４にダブルパルスが発生したりパルス割れが発生したりするのを抑制できる。

第１比較部１４２は、コンパレータとして機能する。図６に示すように、第１比較部１４２は、第１偏差信号ｄ１と第１の三角波とを比較して、所定のパルス幅を有する第１比較信号ｃ１，ｃ１’を生成する。第１比較信号ｃ１’は、第１比較信号ｃ１の極性を反転させた信号である。また、第１比較部１４２は、第１偏差信号ｄ２と第１の三角波とを比較して、所定のパルス幅を有する第１比較信号ｃ２，ｃ２’を生成する。第１比較信号ｃ２’は、第１比較信号ｃ２の極性を反転させた信号である。

第１パルス生成部１４３は、第１ゲートパルスｑ１～ｑ４を生成する。図６に示すように、第１パルス生成部１４３は、第１比較信号ｃ１，ｃ２に基づいて第１ゲートパルスｑ１，ｑ２を生成するとともに、第１比較信号ｃ１’，ｃ２’に基づいて第１ゲートパルスｑ３，ｑ４を生成する。第１パルス生成部１４３は、第１ゲートパルスｑ１を第１スイッチング素子Ｑ１のゲート駆動回路に出力し、第１ゲートパルスｑ２を第１スイッチング素子Ｑ２のゲート駆動回路に出力し、第１ゲートパルスｑ３を第１スイッチング素子Ｑ３のゲート駆動回路に出力し、第１ゲートパルスｑ４を第１スイッチング素子Ｑ４のゲート駆動回路に出力する。

図６（Ｄ）に、インバータ回路１１１の動作モードを示す。動作モードが力行のインバータ回路１１１は、コンデンサ１１３から電流が供給される状態になる一方、動作モードが回生のインバータ回路１１１は、コンデンサ１１３に電流を供給する状態になる。また、図６のＺ１～Ｚ２の区間では、インバータ回路１１１の出力電力がマイナス方向の出力になる一方、上記以外の区間では、インバータ回路１１１の出力電力がプラス方向の出力になる。

第１パルス保護部１４４は、図７に示すように（同図では第１ゲートパルスｑ３，ｑ４を省略）、第１ゲートパルスｑ１～ｑ４に対するデッドタイムの設定と最小パルス幅の設定を行う。第１パルス生成部１４３は、第１ゲートパルスｑ１～ｑ４に対して第１パルス保護部１４４で設定した時間のデッドタイムを持たせるとともに、第１パルス保護部１４４で設定した最小パルス幅以上の幅を持つ第１ゲートパルスｑ１～ｑ４を生成する。なお、図６ではデッドタイムを省略している。

図２を参照して、第２キャリア生成部１５０は、第２発振部１５１と、第２カウント動作部１５２と、第２カウント記憶部１５３と、第２同期処理部１５４とを含む。

第２発振部１５１は、所定周期のクロックパルスからなる第２クロック信号を発振する。なお、第２発振部１５１を省略し、第１発振部１３１の第１クロック信号を第２クロック信号として第２カウント動作部１５２に入力してもよい。

第２カウント動作部１５２は、クロックパルスを所定回数カウントする度に、カウント値に第２設定値Ｘ_２（本実施形態では、Ｘ_２＝１）を加算または減算するカウント動作を行う。第２カウント動作部１５２が行うカウント動作は、第１カウント動作部１３２が行うカウント動作と共通する。第２カウント動作部１５２は、第１カウント動作部１３２と同様に、カウント動作によって第２の三角波を生成することができる。第２の三角波の周波数は、本実施形態では１．９［ｋＨｚ］に設定している。

第２カウント記憶部１５３は、第２理想カウント値を記憶している。第２理想カウント値は、同期信号Ｓに同期した状態の第２の三角波（理想の三角波）におけるカウント値である。ＰＬＤ１２０を起動させる度に、第２の三角波を同期信号Ｓに同期させることが好ましい。

第２同期処理部１５４は、同期信号ＳのパルスがＭ回（ただし、Ｍは２以上の整数。本実施形態では、Ｍ＝３）入力される度に、第２の三角波を同期信号Ｓに同期させるための第２同期処理を行う。同期信号Ｓの入力３回につき１回だけ第２同期処理を行うことで、カウント値が急激に増加したり減少したりするのを防止でき、第２同期処理がコンバータ回路１１２の出力に悪影響を及ぼしてしまうのを抑制できる。第２同期処理は、第２判定処理と、第２演算処理と、第２戻し処理とを含む。第２同期処理は、第１同期処理と共通する。

本実施形態では、第２の三角波の周波数を１．９［ｋＨＺ］に設定した場合、ＰＬＤ１２０を起動させてから２０［ｓ］程度で第２の三角波を同期信号Ｓに同期させる（現在のカウント値を第２理想カウント値と一致させる）ことができる。

第２ＰＷＭ制御部１６０は、第２レートリミット部１６１と、第２比較部１６２と、第２パルス生成部１６３と、第２パルス保護部１６４とを含む。

第２レートリミット部１６１は、第２偏差信号ｄ３，ｄ４の変化量が第２の三角波の変化量よりも大きい場合に、第２偏差信号ｄ３，ｄ４の変化量が第２の三角波の変化量以下になるように、第２偏差信号ｄ３，ｄ４の変化量に制限をかける。本実施形態では、第２レートリミット部１６１は、第２偏差信号ｄ３，ｄ４の変化量が第２の三角波の変化量と一致するように、第２カウント動作部１５２のカウント動作と同じタイミングで、第２偏差信号ｄ３，ｄ４の信号値を第２設定値Ｘ_２（Ｘ_２＝１）ずつ増加または減少させる。

第２比較部１６２は、第１比較部１４２と同様に、コンパレータとして機能する。すなわち、第２比較部１６２は、第２偏差信号ｄ３，ｄ４と第２の三角波とを比較して、所定のパルス幅を有する第２比較信号を生成する。

第２パルス生成部１６３は、第１パルス生成部１４３と同様に、第２比較信号に基づいて第２ゲートパルスを生成する。第２パルス生成部１６３は、生成した第２ゲートパルスを第２スイッチング素子のゲート駆動回路に出力する。

第２パルス保護部１６４は、第１パルス保護部１４４と同様に、第２ゲートパルスに対するデッドタイムの設定と最小パルス幅の設定を行う。第２パルス生成部１６３は、第２ゲートパルスに対して第２パルス保護部１６４で設定した時間のデッドタイムを持たせるとともに、第２パルス保護部１６４で設定した最小パルス幅以上の幅を持つ第２ゲートパルスを生成する。

スイッチング電源装置１００では、第１キャリア生成部１３０と第２キャリア生成部１５０とで共通の同期信号Ｓを用いて第１キャリア信号（第１の三角波）および第２キャリア信号（第２の三角波）を生成するので、第１の三角波と第２の三角波とを所定の位相差で同期させることができ、第１ゲートパルスｑ１～ｑ４と第２ゲートパルスとを所定の位相差で同期させることができる。したがって、スイッチング電源装置１００によれば、スイッチングノイズがランダムに発生するのを抑制できる。

さらに、スイッチング電源装置１００によれば、ＰＬＤ１２０内に第１レートリミット部１４１および第２レートリミット部１６１を設けているので、部品点数を増加させることなくダブルパルスおよびパルス割れの発生を抑制することができる。

［第２実施形態］
図８に、本発明の第２実施形態に係るスイッチング電源装置２００を示す。スイッチング電源装置２００は、電力変換部２１０と、電力変換部２１０を制御するＰＬＤ（プログラマブルロジックデバイス）２２０とを備える。

電力変換部２１０は、インバータ回路２１１Ａ，２１１Ｂと、コンバータ回路２１２Ａ，２１２Ｂと、コンデンサ２１３Ａ，２１３Ｂと、第１入出力端Ｔ２１と、第２入出力端Ｔ２２とを備える。インバータ回路２１１Ａ，２１１Ｂ、コンバータ回路２１２Ａ，２１２Ｂ、コンデンサ２１３Ａ，２１３Ｂは、第１実施形態のインバータ回路１１１、コンバータ回路１１２、コンデンサ１１３と同じ構成である。

ＰＬＤ２２０は、インバータ制御部として、第１キャリア生成部２３０および第１ＰＷＭ制御部２４０Ａ，２４０Ｂを含み、コンバータ制御部として、第２キャリア生成部２５０および第２ＰＷＭ制御部２６０Ａ，２６０Ｂを含む。ＰＬＤ２２０に入力される同期信号Ｓ、第１偏差信号ｄ１，ｄ２および第２偏差信号ｄ３，ｄ４は、第１実施形態と共通する。

第１キャリア生成部２３０および第２キャリア生成部２５０は、第１実施形態の第１キャリア生成部１３０および第２キャリア生成部１５０と同じ構成である。第１ＰＷＭ制御部２４０Ａ，２４０Ｂは、後述する第１パルス生成部２４３Ａ，２４３Ｂがパルス幅調整処理を行うこと以外、第１実施形態の第１ＰＷＭ制御部１４０と同じ構成である。第２ＰＷＭ制御部２６０Ａ，２６０Ｂは、第１実施形態の第２ＰＷＭ制御部１６０と同じ構成である。

第１ＰＷＭ制御部２４０Ａは、インバータ回路２１１Ａの第１スイッチング素子Ｑ１～Ｑ４をオン／オフさせるための第１ゲートパルスｑ１～ｑ４を出力し、第１ＰＷＭ制御部２４０Ｂは、インバータ回路２１１Ｂの第１スイッチング素子Ｑ１１～Ｑ１４をオン／オフさせるための第１ゲートパルスｑ１１～ｑ１４を出力する。第２ＰＷＭ制御部２６０Ａは、コンバータ回路２１２Ａの第２スイッチング素子をオン／オフさせるための第２ゲートパルスを出力し、第２ＰＷＭ制御部２６０Ｂは、コンバータ回路２１２Ｂの第２スイッチング素子をオン／オフさせるための第２ゲートパルスを出力する。

図９に示すように、第１ＰＷＭ制御部２４０Ａは、第１レートリミット部２４１Ａと、第１比較部２４２Ａと、第１パルス生成部２４３Ａと、第１パルス保護部２４４Ａとを含む。同様に、第１ＰＷＭ制御部２４０Ｂは、第１レートリミット部２４１Ｂと、第１比較部２４２Ｂと、第１パルス生成部２４３Ｂと、第１パルス保護部２４４Ｂとを含む。

第１パルス生成部２４３Ａ，２４３Ｂは、第１比較信号ｃ１，ｃ２，ｃ１’，ｃ２’に対してパルス幅を増減させるパルス幅調整処理を行い、パルス幅調整処理後の第１比較信号ｃ１，ｃ２，ｃ１’，ｃ２’に基づいて、第１ゲートパルスｑ１～ｑ４，ｑ１１～ｑ１４を生成する。より詳しくは、第１パルス生成部２４３Ａ，２４３Ｂは、増減させるパルス幅Ｙに関する計算式に基づいて、第１比較信号ｃ１，ｃ２，ｃ１’，ｃ２’のパルス幅調整処理を行う。

パルス幅Ｙに関する計算式は、第１パラメータＡ×ｄｉ／ｄｔと、第２パラメータＢとの和で表すことができる。すなわち、Ｙ＝Ａ×ｄｉ／ｄｔ＋Ｂである。第１パラメータＡ×ｄｉ／ｄｔは、インバータ回路２１１Ａ，２１１Ｂの出力電流の時間変化に応じてパルス幅を増減させるためのパラメータであって、Ａは、負の値、ゼロまたは正の値に設定可能である。第２パラメータＢは、常にパルス幅を増減させるためのパラメータであって、負の値、ゼロまたは正の値に設定可能である。

例えば、インバータ回路２１１Ａと第１入出力端Ｔ２１との間に設けられた第１の電流検出手段（例えば、カレントトランス）により検出したインバータ回路２１１Ａの出力電流の電流値と、インバータ回路２１１Ｂと第１入出力端Ｔ２１との間に設けられた第２の電流検出手段（例えば、カレントトランス）により検出したインバータ回路２１１Ｂの出力電流の電流値とに基づいて、第１パルス生成部２４３Ａと第１パルス生成部２４３Ｂとでそれぞれ独立に、第１パラメータＡ×ｄｉ／ｄｔおよび第２パラメータＢの設定を行うことができる。

図１０（Ｂ）に第１比較信号ｃ１，ｃ２，ｃ１’，ｃ２’を示し、図１０（Ｃ）にパルス幅調整処理後の第１比較信号ｃ１，ｃ２，ｃ１’，ｃ２’に基づいて生成した第１ゲートパルスｑ１～ｑ４を示す。図１０では、第１パラメータのＡが負の値に設定され、第２パラメータＢがゼロに設定されているものとする。

図１０（Ｂ）および図１０（Ｃ）に示すように、第１パルス生成部２４３Ａは、パルス幅調整処理を行うことにより、第１比較信号ｃ１，ｃ２，ｃ１’，ｃ２’のパルス幅をＹだけ減少させてから、第１ゲートパルスｑ１～ｑ４を生成する。その結果、第１ゲートパルスｑ１～ｑ４のパルス幅をＹだけ減少させることができる。

例えば、インバータ回路２１１Ａ，２１１Ｂ間で出力電流または出力電圧のバランス（分流バランス）が崩れている場合、第１パルス生成部２４３Ａ，２４３Ｂの少なくとも一方がパルス幅調整処理を行うことで、インバータ回路２１１Ａ，２１１Ｂ間の分流バランスを調整することができる。

スイッチング電源装置２００では、第１実施形態と同様に、第１キャリア生成部２３０と第２キャリア生成部２５０とで共通の同期信号Ｓを用いて第１キャリア信号（第１の三角波）および第２キャリア信号（第２の三角波）を生成するので、第１の三角波と第２の三角波とを所定の位相差で同期させることができ、第１ゲートパルスｑ１～ｑ４，ｑ１１～ｑ１４と第２ゲートパルスとを所定の位相差で同期させることができる。

さらに、スイッチング電源装置２００では、第１ゲートパルスｑ１～ｑ４と第１ゲートパルスｑ１１～ｑ１４とを同期させることができ、第２ＰＷＭ制御部２６０Ａが出力する第２ゲートパルスと第２ＰＷＭ制御部２６０Ｂが出力する第２ゲートパルスとを同期させることができる。したがって、スイッチング電源装置２００によれば、スイッチングノイズがランダムに発生するのを抑制できる。

［第３実施形態］
図１１に、本発明の第３実施形態に係るスイッチング電源装置３００を示す。スイッチング電源装置３００は、電力変換回路３１０と、電力変換回路３１０を制御するＰＬＤ（プログラマブルロジックデバイス）３２０とを備える。

電力変換回路３１０は、インバータ回路３１１と、第１入出力端Ｔ３１と、第２入出力端Ｔ３２とを備える。インバータ回路３１１は、第１実施形態のインバータ回路１１１と同じ構成である。

ＰＬＤ３２０は、キャリア生成部３３０およびＰＷＭ制御部３４０を含む。キャリア生成部３３０は、キャリア信号（本実施形態では、三角波）を生成する。ＰＷＭ制御部３４０は、三角波および偏差信号ｄ１、ｄ２に基づいて、インバータ回路３１１のスイッチング素子Ｑ１～Ｑ４をオン／オフさせるためのゲートパルスｑ１～ｑ４を生成する。偏差信号ｄ１、ｄ２は、第１実施形態の第１偏差信号ｄ１、ｄ２と共通する。

キャリア生成部３３０は、発振部３３１と、カウント動作部３３２とを含む。発振部３３１は、第１実施形態の第１発振部１３１と同じ構成であり、カウント動作部３３２は、第１実施形態の第１カウント動作部１３２と同じ構成である。

発振部３３１は、所定周期のクロックパルスからなるクロック信号を発振する。カウント動作部３３２は、上記クロックパルスを所定回数カウントする度に、カウント値に設定値Ｘを加算または減算するカウント動作を行う。設定値Ｘは、第１実施形態の第１設定値Ｘ_１と共通する。

ＰＷＭ制御部３４０は、レートリミット部３４１と、比較部３４２と、パルス生成部３４３と、パルス保護部３４４とを含む。ＰＷＭ制御部３４０は、第１実施形態の第１ＰＷＭ制御部１４０と同じ構成である。

レートリミット部３４１は、第１実施形態の第１レートリミット部１４１と同様に、偏差信号ｄ１、ｄ２の変化量が三角波の変化量よりも大きい場合に、偏差信号ｄ１、ｄ２の変化量が三角波の変化量以下になるように、偏差信号ｄ１、ｄ２の変化量に制限をかける。

本実施形態では、レートリミット部３４１は、設定値Ｘ（Ｘ＝１）に基づいて、偏差信号ｄ１、ｄ２の変化量が三角波の変化量と一致するように、偏差信号ｄ１、ｄ２の変化量に制限をかける。具体的には、レートリミット部３４１は、カウント動作部３３２のカウント動作と同じタイミングで、偏差信号ｄ１、ｄ２の信号値を設定値Ｘ（Ｘ＝１）ずつ増加または減少させる。偏差信号ｄ１、ｄ２の変化量を三角波の変化量と一致させることで、比較信号（比較部３４２で生成される信号）に不要なパルスが発生するのを抑制でき、かつ比較信号にパルス割れ発生するのを抑制できる。

比較部３４２は、第１実施形態の第１比較部１４２と同様に、コンパレータとして機能する。比較部３４２は、偏差信号ｄ１、ｄ２と三角波とを比較して、所定のパルス幅を有する比較信号を生成する。比較信号は、第１実施形態の第１比較信号と共通する。

パルス生成部３４３は、第１実施形態の第１パルス生成部１４３と同様に、比較信号に基づいてゲートパルスｑ１～ｑ４を生成する。パルス生成部３４３は、生成したゲートパルスｑ１～ｑ４をスイッチング素子Ｑ１～Ｑ４のゲート駆動回路に出力する。

パルス保護部３４４は、第１実施形態の第１パルス保護部１４４と同様に、ゲートパルスｑ１～ｑ４に対するデッドタイムの設定と最小パルス幅の設定を行う。パルス生成部３４３は、ゲートパルスｑ１～ｑ４に対してパルス保護部３４４で設定した時間のデッドタイムを持たせるとともに、パルス保護部３４４で設定した最小パルス幅以上の幅を持つゲートパルスｑ１～ｑ４を生成する。

［変形例］
以上、本発明に係るスイッチング電源装置の実施形態について説明したが、本発明は上記実施形態に限定されるものではない。

本発明に係るスイッチング電源装置は、スイッチング素子を含む電力変換回路と、スイッチング素子をオン／オフさせるためのゲートパルスを出力するＰＬＤとを備え、ＰＬＤが、キャリア信号を生成するキャリア生成部と、電力変換回路の入出力電流または入出力電圧に関する検出信号とキャリア信号とを比較してゲートパルスを生成するＰＷＭ制御部とを含み、ＰＷＭ制御部が、検出信号の変化量がキャリア信号の変化量よりも大きい場合に、検出信号の変化量がキャリア信号の変化量以下になるように検出信号の変化量に制限をかけるレートリミット部を含むのであれば、適宜構成を変更できる。

上記第１、第２実施形態では、第１キャリア信号として第１の三角波を生成し、第２キャリア信号として第２の三角波を生成しているが、三角波以外のキャリア信号を生成してもよい。例えば、第１キャリア信号として第１ののこぎり波を生成し、第２キャリア信号として第２ののこぎり波を生成してもよい。第３実施形態においても、キャリア信号をのこぎり波とすることができる。

上記第３実施形態において、レートリミット部３４１は、偏差信号ｄ１、ｄ２の変化量が三角波の変化量よりも小さくなるように、カウント動作部３３２のカウント動作が複数回（例えば、２回）行われたタイミングで、偏差信号ｄ１、ｄ２の信号値を設定値Ｘ（Ｘ＝１）ずつ増加または減少させてもよい。または、レートリミット部３４１は、カウント動作部３３２のカウント動作と同じタイミングで、偏差信号ｄ１、ｄ２の信号値を設定値Ｘよりも小さい値（例えば、０．５）ずつ増加または減少させてもよい。

上記第３実施形態では、電力変換回路として、インバータ回路３１１を備える電力変換回路３１０を例に挙げているが、例えば、インバータ回路３１１の代わりにコンバータ回路が備えられていてもよい。

上記第１、第２実施形態では、同期信号ＳをＰＬＤ１２０，２２０の外部から入力しているが、ＰＬＤ１２０，２２０の内部で同期信号Ｓを生成してもよい。さらに、ＰＬＤ１２０，２２０は、外部から入力した同期信号Ｓと内部で生成した同期信号Ｓとのいずれか一方を選択して出力する切替部を含んでいてもよい。

上記第１、第２実施形態において同期信号Ｓの周期が長い場合は、第１同期処理部１３４は、同期信号Ｓが入力されるたびに第１同期処理を行ってもよい。同様に、第２同期処理部１５４は、同期信号Ｓが入力されるたびに第２同期処理を行ってもよい。

上記第１、第２実施形態において、第１ゲートパルスと第２ゲートパルスとを同期させる必要がないのであれば、インバータ制御部側とコンバータ制御部側とで異なる同期信号を使用してもよいし、双方とも同期信号を使用しなくてもよい。同期信号を使用しない場合は、本発明の第１カウント記憶部、第２カウント記憶部、第１同期処理部および第２同期処理部は省略できる。

ＰＬＤ１２０，２２０は、外部から停止指令を受信して、第１ゲートパルスおよび第２ゲートパルスの出力を停止させる出力停止部を含んでいてもよい。同様に、ＰＬＤ３２０も、ゲートパルスの出力を停止させる出力停止部を含んでいてもよい。

１００，２００，３００ スイッチング電源装置
１１０，２１０，３１０ 電力変換回路
１１１，２１１Ａ，２１１Ｂ，３１１ インバータ回路
１１２，２１２Ａ，２１２Ｂ コンバータ回路
１１３，２１３Ａ，２１３Ｂ コンデンサ
１２０，２２０，３２０ ＰＬＤ
１３０，２３０ 第１キャリア生成部
１３１ 第１発振部
１３２ 第１カウント動作部
１３３ 第１カウント記憶部
１３４ 第１同期処理部
１４０，２４０Ａ，２４０Ｂ 第１ＰＷＭ制御部
１４１，２４１Ａ，２４１Ｂ 第１レートリミット部
１４２，２４２Ａ，２４２Ｂ 第１比較部
１４３，２４３Ａ，２４３Ｂ 第１パルス生成部
１４４，２４４Ａ，２４４Ｂ 第１パルス保護部
１５０，２５０ 第２キャリア生成部
１５１ 第２発振部
１５２ 第２カウント動作部
１５３ 第２カウント記憶部
１５４ 第２同期処理部
１６０，２６０Ａ，２６０Ｂ 第２ＰＷＭ制御部
１６１ 第２レートリミット部
１６２ 第２比較部
１６３ 第２パルス生成部
１６４ 第２パルス保護部
３３０ キャリア生成部
３３１ 発振部
３３２ カウント動作部
３４０ ＰＷＭ制御部
３４１ レートリミット部
３４２ 比較部
３４３ パルス生成部
３４４ パルス保護部

Claims (3)

1. 少なくとも１つのスイッチング素子を含む電力変換回路と、
   前記スイッチング素子をオン／オフさせるためのゲートパルスを出力するＰＬＤと、
   を備えるスイッチング電源装置であって、
   前記ＰＬＤは、
   キャリア信号を生成するキャリア生成部と、
   前記電力変換回路の入出力電流または入出力電圧に関する検出信号と前記キャリア信号とを比較して前記ゲートパルスを生成するＰＷＭ制御部と、を含み、
   前記ＰＷＭ制御部は、
   前記検出信号の変化量が前記キャリア信号の変化量よりも大きい場合、前記検出信号の変化量が前記キャリア信号の変化量以下になるように、前記検出信号の変化量に制限をかけるレートリミット部を含み、
   前記キャリア生成部は、クロック信号をカウントしたカウント値に所定の周期で設定値を加算または減算するカウント動作を行い、前記キャリア信号として三角波またはのこぎり波を生成するカウント動作部を含み、
   前記レートリミット部は、前記設定値に基づいて、前記検出信号の変化量に制限をかけることを特徴とするスイッチング電源装置。
2. 少なくとも１つの第１スイッチング素子を含むインバータ回路と、
   少なくとも１つの第２スイッチング素子を含むコンバータ回路と、
   前記第１スイッチング素子をオン／オフさせるための第１ゲートパルスを出力するインバータ制御部および前記第２スイッチング素子をオン／オフさせるための第２ゲートパルスを出力するコンバータ制御部を含むＰＬＤと、
   を備えるスイッチング電源装置であって、
   前記インバータ制御部は、
   第１キャリア信号を生成する第１キャリア生成部と、
   前記インバータ回路の入出力電流または入出力電圧に関する第１検出信号と前記第１キャリア信号とを比較して前記第１ゲートパルスを生成する第１ＰＷＭ制御部と、を含み、
   前記コンバータ制御部は、
   第２キャリア信号を生成する第２キャリア生成部と、
   前記コンバータ回路の入出力電流または入出力電圧に関する第２検出信号と前記第２キャリア信号とを比較して前記第２ゲートパルスを生成する第２ＰＷＭ制御部と、を含み、
   前記第１ＰＷＭ制御部は、
   前記第１検出信号の変化量が前記第１キャリア信号の変化量よりも大きい場合、前記第１検出信号の変化量が前記第１キャリア信号の変化量以下になるように、前記第１検出信号の変化量に制限をかける第１レートリミット部を含み、
   前記第２ＰＷＭ制御部は、
   前記第２検出信号の変化量が前記第２キャリア信号の変化量よりも大きい場合、前記第２検出信号の変化量が前記第２キャリア信号の変化量以下になるように、前記第２検出信号の変化量に制限をかける第２レートリミット部を含み、
   前記第１キャリア生成部は、第１クロック信号をカウントしたカウント値に所定の周期で第１設定値を加算または減算するカウント動作を行い、前記第１キャリア信号として三角波またはのこぎり波を生成する第１カウント動作部を含み、
   前記第１レートリミット部は、前記第１設定値に基づいて、前記第１検出信号の変化量に制限をかけ、
   前記第２キャリア生成部は、第２クロック信号をカウントしたカウント値に所定の周期で第２設定値を加算または減算するカウント動作を行い、前記第２キャリア信号として三角波またはのこぎり波を生成する第２カウント動作部を含み、
   前記第２レートリミット部は、前記第２設定値に基づいて、前記第２検出信号の変化量に制限をかけることを特徴とするスイッチング電源装置。
3. 前記第１レートリミット部は、前記第１検出信号の変化量が前記第１キャリア信号の変化量と一致するように、前記第１検出信号の変化量に制限をかけ、
   前記第２レートリミット部は、前記第２検出信号の変化量が前記第２キャリア信号の変化量と一致するように、前記第２検出信号の変化量に制限をかけることを特徴とする請求項２に記載のスイッチング電源装置。

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