JP2005218213A

JP2005218213A - 電力用半導体装置

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Publication number: JP2005218213A
Application number: JP2004021276A
Authority: JP
Inventors: Masuo Shinohara; 益生篠原
Original assignee: Mitsubishi Electric Corp; Renesas Device Design Corp
Current assignee: Mitsubishi Electric Corp; Renesas Device Design Corp
Priority date: 2004-01-29
Filing date: 2004-01-29
Publication date: 2005-08-11
Anticipated expiration: 2024-01-29
Also published as: JP4336214B2; US20050169026A1; US7218540B2

Abstract

【課題】測定精度を高めることができる電力用半導体装置を提供することを目的とする。
【解決手段】インバータ回路１１１〜１１３は、Ｐ電極およびＮ電極に接続され、三相モータ１２０のＵ相、Ｖ相、及びＷ相をそれぞれ制御する。インバータ回路１１１〜１１３と三相モータ１２０とは、それぞれシャント抵抗１３１〜１３３を介して接続される。シャント抵抗１３１〜１３３は、ＨＶＩＣ１４１〜１４３にそれぞれ接続される。ＨＶＩＣ１４１〜１４３は、カウンタ回路１５０に接続される。カウンタ回路１５０は、ＣＰＵ１６０に接続される。ＣＰＵ１６０は、クロック用発信器１７０とゲート駆動回路１８０とに接続される。
【選択図】図１

Description

本発明は電力用半導体装置に関し、特に、自動車用モータ等の負荷電流を検出するための技術に関する。

従来の自動車の電動機駆動用等の電力用半導体装置の電流検出としては、ホール素子を利用したものか、シャント抵抗とリニアアイソレーションアンプとを利用したものが一般的であった。また、最近は、これらよりも安価なものとして、シャント抵抗とＨＶＩＣ（高耐圧ＩＣ）を利用したものが現れて来ている。ＨＶＩＣは、シャント抵抗の高圧側から低圧側に逆レベルシフトすると共に、シャント抵抗に生じた電圧値をパルス幅へ変換する機能（ＰＷＭ）を有する制御素子である。ＨＶＩＣからＩ／Ｏバスを通ってＣＰＵに出力されたパルスは、ＣＰＵにおいてそのパルス幅をカウントされることにより、数値データへ変換される。

ＰＷＭされたパルスのパルス幅をカウントする電力用半導体装置の例は、例えば特許文献１，２に開示されている。

特開平８−６６０４９号公報特開２００２−３４２６３号公報

従来の電力用半導体装置の電流検出においては、ＣＰＵの割り込み機能もしくはインプットキャプチャ機能を用いて、パルス幅のカウントが行われる。

しかし、割り込み機能を用いる場合には、ＣＰＵの負荷が増大するので、リアルタイム性が損なわれたり、測定精度が低下したりするという問題点があった。

また、インプットキャプチャ機能は、通常はエンコーダの読み込みに使用されているので、ＨＶＩＣからのパルスの読み込みを行うだけのチャンネルの余裕がないという問題点があった。

また、一般的なＣＰＵの基準クロックは、ＣＰＵ内部で逓倍されているが、上記パルスの読み込みに使用するには周波数が低過ぎるので、測定精度が低くなってしまう場合があるという問題点があった。例えば、現在市販されている逆レベルシフト機能を搭載したＨＶＩＣのうち最も高いキャリア周波数を有するものとしては、ＩＲ（International Rectifier）社のＩＲ２１７２が挙げられる（４０ｋＨｚ）。ここで、基準クロックの基準周波数が１０ＭＨｚで、電流値のフルスケールが５００Ａであったとすると、誤差は、５００Ａ×（４０ｋＨｚ／１０ＭＨｚ）＝２Ａと大きくなるので、測定精度が低くなってしまう。

また、電流フィードバック周期は、通常はインバータ制御用ＰＷＭキャリア割り込みに同期しており、インバータ制御用ＰＷＭキャリア周期の１／１０程度の応答性が必要である。従って、インバータ制御用ＰＷＭキャリア周期が１００〜２００μｓであれば電流フィードバック周期としては１０〜２０μｓの応答性が必要とされる。一方、ＨＶＩＣのキャリア周波数が上記のように４０ｋＨｚである場合、ＨＶＩＣのキャリア周期は２５μｓであるので、ＣＰＵとＨＶＩＣとが非同期の場合には、読み込んでからカウントするまでに最大で２５μｓ×２＝５０μｓの遅延が生じる。従って、応答性が低くなってしまう場合があるという問題点があった。

また、上記の５０μｓの遅延は、ＣＰＵとＨＶＩＣとの同期のずれに応じてばらつくので、ばらつきは０〜５０μｓとなる。従って、ばらつきの小さいホール素子に比べて、補正が困難となるのでゲインを上げることが困難となってしまうという問題点があった（例えば、出力周波数が５００Ｈｚのときには、周期が２ｍｓとなるので、５０μｓのばらつきは２．５％の変動に相当する）。

本発明は以上の問題点を解決するためになされたものであり、測定精度を高めることができる電力用半導体装置を提供することを目的とする。

上記の課題を解決するために、本発明に係る電力用半導体装置は、インバータ回路の出力電流経路に介挿されたシャント抵抗と、前記シャント抵抗において生じる電圧値を数値データに変換する変換手段と、前記変換手段から出力された前記数値データを入力し前記数値データに基づき前記インバータ回路を制御するＣＰＵとを備える。

本発明に係る電力用半導体装置は、インバータ回路の出力電流経路に介挿されたシャント抵抗と、前記シャント抵抗において生じる電圧値を数値データに変換する変換手段と、前記変換手段から出力された前記数値データを入力し前記数値データに基づき前記インバータ回路を制御するＣＰＵとを備えるので、ＣＰＵの割り込み機能を用いる必要がない。従って、ＣＰＵの負荷を増大させることがないので、リアルタイム性が損なわれたり測定精度を低下させたりすることがないという効果を有する。また、ＣＰＵのインプットキャプチャ機能を用いる必要がないので、インプットキャプチャ用のチャンネルを圧迫しないという効果を有する。また、高耐圧ＩＣとＣＰＵとが同期して動作するので、シャント抵抗で発生する電圧値に基づく数値データが生成されてから、ＣＰＵに読み込まれるまでの遅延および遅延のばらつきを小さくすることができる。従って、応答性を高くすることができるという効果を有する。

＜実施の形態１＞
図１に、本実施の形態に係る電力用半導体装置１００の構成を示す。

図１において、インバータ回路１１１〜１１３は、Ｐ電極およびＮ電極に接続され、三相モータ１２０のＵ相、Ｖ相、及びＷ相にそれぞれ電流を供給し制御する。インバータ回路１１１〜１１３と三相モータ１２０とは、それぞれシャント抵抗１３１〜１３３を介して接続される。シャント抵抗１３１〜１３３は、ＨＶＩＣ１４１〜１４３にそれぞれ接続される。ＨＶＩＣ１４１〜１４３は、カウンタ回路１５０に接続される。カウンタ回路１５０は、ＣＰＵ１６０に接続される。ＣＰＵ１６０は、クロック用発信器１７０とゲート駆動回路１８０とに接続される。

図１において、シャント抵抗１３１〜１３３には、三相モータ１２０のＵ相、Ｖ相、及びＷ相に流される電流に基づき電圧値が生じる。

次に図２のタイミングチャートを用いて、図１に示される電力用半導体装置１００の動作について説明する。

図２（ａ）に示されるような基準クロック１９１は、クロック発信器１７０からＣＰＵ１６０に入力される。

図２（ｂ）に示されるようなインバータ制御用のキャリア信号１９２は、入力された基準クロック１９１をＣＰＵ１６０内部で分周することにより生成される。ここで、キャリア信号１９２は、周期Ｔ１を有するものとする。一般的には、Ｔ１＝１００μｓもしくはＴ１＝２００μｓで制御される。

図２（ｃ）に示されるような第一同期信号１９３は、ＣＰＵ１６０からカウンタ回路１５０に入力される。ここで、第一同期信号１９３は、周期Ｔ１を有しキャリア信号１９２と同期しており、キャリア信号１９２からの遅延時間は０であるとする。

図２（ｄ）に示されるような第二同期信号１９４は、カウンタ回路１５０からＨＶＩＣ１４１〜１４３（図２においては、ＨＶＩＣ１４１について示しているものとする）に入力される。ここで、第二同期信号１９４は、周期Ｔ１を有し第一同期信号１９３と同期しており、第一同期信号１９３からの遅延時間は０であるとする。ＨＶＩＣ１４１は、第二同期信号１９４の立ち上がりにおいて、シャント抵抗１３１で発生する電圧値を読み込む。

図２（ｅ）に示されるように、ＨＶＩＣ１４１は、読み込まれた電圧値を逆鋸波形信号１９５と比較することにより、シャント抵抗１３１で発生する電圧値をパルス１９６のパルス幅に変換する。そして、パルス１９６を、カウンタ回路１５０に出力する。図２（ｅ）において、パルス１９６の立ち下がりは、読み込まれた電圧値が逆鋸波形信号１９５と等しくなる時点に対応している。また、逆鋸波形信号１９５の幅Ｔ２＝Ｔ１／２であり、パルス１９６の幅で表される電圧値の最大値（即ち、シャント抵抗１３１で検出される電流値の最大値）に対応する。

図２（ｆ）に示されるように、カウンタ回路１５０は、パルス１９６のパルス幅を、基準クロックを用いてカウントすることにより、数値データ１９７を生成させる。図２（ｆ）は、基準クロックとして基準クロック１９１と同様のものを用いた場合のイメージを示したものであり、各ステップの１段の高さは基準クロックの幅に対応し、各ステップの高さの合計値が数値データ１９７に対応している。この基準クロックは、入力される第一同期信号１９３を逓倍することによりカウンタ回路１５０内部で生成される。カウンタ回路１５０は、Ｉ／Ｏバスを介してＣＰＵ１６０にこの数値データ１９７を出力する。

ＣＰＵ１６０は、次の周期のキャリア信号１９２の立ち上がりにおいて、数値データ１９７を読み込む。そして、ＣＰＵ１６０は、読み込まれたこの数値データ１９７を用いて、ゲート駆動回路１８０をＩ／Ｏバスを介し制御する。このゲート駆動回路１８０により、インバータ回路１１１〜１１３を用いて三相モータ１２０が制御される。

このように、本実施の形態に係る電力用半導体装置１００は、ＣＰＵ１６０外部のカウンタ回路１５０がパルス１９６のパルス幅を数値データ１９７に変換している。従って、ＣＰＵのインプットキャプチャ機能を用いる必要がないので、インプットキャプチャ用のチャンネルを圧迫しないという効果を有する。

また、ＣＰＵの割り込み機能を用いる必要がないので、ＣＰＵ１６０の負荷を増大させることがなく、従ってリアルタイム性が損なわれたり測定精度を低下させたりすることがないという効果を有する。

即ち、従来の電力用半導体装置においてＣＰＵの割り込み機能を用いる場合には、ＨＶＩＣからのＰＷＭ信号が入力されるタイミングで割り込みが発生するので、ＣＰＵの他の処理に影響を与えてしまうことがあった。しかし、本実施の形態に係る電力用半導体装置１００においては、カウンタ回路１５０の出力が数値データ１９７に保たれており、この数値データ１９７を所定のタイミングで読み込めばいいので、ＣＰＵの他の処理に影響を与えてしまうことがない。

また、ＨＶＩＣ１４１〜１４３とＣＰＵ１６０とが同期して動作するので、シャント抵抗１３１で発生する電圧値に基づく数値データ１９７が生成されてから、ＣＰＵ１６０に読み込まれるまでの遅延および遅延のばらつきを小さくすることができる。従って、ＨＶＩＣとＣＰＵとが非同期で動作する従来の電力用半導体装置に比べて、応答性を高くすることができるという効果を有する。

＜実施の形態２＞
実施の形態１に係る電力用半導体装置１００においては、カウンタ回路１５０は、図２（ｄ）に示されるように、第一同期信号１９３からの遅延時間が０である第二同期信号信号１９４をＨＶＩＣ１４１に入力させる。しかし、カウンタ回路１５０は、第二同期信号１９４を、第一同期信号１９３から遅延時間Ｔ３だけ遅らせＨＶＩＣ１４１に入力させてもよい。ここで、遅延時間Ｔ３は、キャリア信号１９２の周期Ｔ１から、逆鋸波形信号１９５の幅Ｔ２及び、カウンタ回路１５０における処理時間Ｔ４を差し引いたものである（即ち、Ｔ３＝Ｔ１−Ｔ２−Ｔ４）。この処理時間Ｔ４は、カウントが終了してから数値データ１９７を出力するまでのカウンタ回路１５０における処理時間である。

図３は、実施の形態２に係る電力用半導体装置の動作を示すタイミングチャートである。図３は、図２において、第二同期信号１９４を、第一同期信号１９３から遅延時間Ｔ３だけ遅らせたものである。これにより、逆鋸波形信号１９５、パルス１９６、及び数値データ１９７に対応するパルスも、遅延時間Ｔ３だけ遅れることになる。

上述したように、図２においては、ＣＰＵ１６０は、後の周期のキャリア信号１９２の立ち上がりにおいて、前の周期における数値データ１９７を読み込む。従って、数値データ１９７が決定された時点（即ち、信号１９５が０となる時点）から、数値データ１９７が読み込まれる時点までの間に、Ｔ１−Ｔ２の時間差が発生する。これに対し、図３においては、数値データ１９７が決定された時点から数値データ１９７が読み込まれる時点までの間の時間差を、処理時間Ｔ４と等しくすることができる。よって、時間差を最小とすることができるので、測定精度を高めることができる。なお、Ｔ３は、上記のようなＴ３＝Ｔ１−Ｔ２−Ｔ４を満たすものに限らず、０＜Ｔ３＜Ｔ１−Ｔ２−Ｔ４を満たすものであれば、実施の形態１に比べて、時間差を低減することができる。

このように、本実施の形態に係る電力用半導体装置の動作は、実施の形態１に係る動作において、シャント抵抗１３１で発生する電圧値を読み込む時点を遅延時間Ｔ３だけ遅らせている。従って、実施の形態１に比べて、時間差を低減することにより測定精度を高めることができる。

＜実施の形態３＞
一般的に、キャリア信号１９２の周期Ｔ１は、制御対象となる三相モータ１２０やインバータ回路１１１〜１１３等の各種構成要素により異なる。加えて、開発当初には想定されていなかった問題（騒音、発熱、構成部品の品質ばらつき等）が表面化した場合には、、遅延時間Ｔ３を変更する必要性が生じる。そのため、搭載する自動車の種別毎に電力用半導体装置を開発する必要性が生じたり、電力用半導体装置の開発期間が延びたりする場合があるという問題点があった。

図４は、実施の形態３に係る電力用半導体装置１０１を示す構成図である。図４に示される電力用半導体装置１０１は、図１に示される電力用半導体装置１００におけるカウンタ回路１５０に代えて、ＣＰＬＤ（Complex Programmable Logic Devices）等からなりインターフェース１５３を有するカウンタ回路１５２を備えるものである。カウンタ回路１５２は、インターフェース１５３を介して、遅延時間Ｔ３等の設定データが外部から変更可能である。

このように本実施の形態に係る電力用半導体装置１０１においては、遅延時間Ｔ３等の設定データが外部から変更可能であるので、搭載する自動車の種別毎に開発する必要性が生じたり、開発期間が延びたりすることがない。従って、短納期で安価なＩＰＵ（Intelligent Power Unit）を供給することができる。

なお、上記においては、ＨＶＩＣ１４１〜１４３とカウンタ回路１５２とは、異なる回路として説明を行ったが、これらは、１つの制御ＩＣ（変換手段）として統合されていてもよい。これにより、コンパクトで安価な制御ＩＣを供給することができる。シャント抵抗とＨＶＩＣとを用いたシステムは、一般的に、ホール素子を用いたシステム（ホールＣＴ）に比べて安価である。従って、安価に高効率なベクトル制御等を行うことが可能となる。

実施の形態１に係る電力用半導体装置を示す構成図である。実施の形態１に係る電力用半導体装置の動作を示すタイミングチャートである。実施の形態２に係る電力用半導体装置の動作を示すタイミングチャートである。実施の形態３に係る電力用半導体装置を示す構成図である。

符号の説明

１００，１０１電力用半導体装置、１１１〜１１３インバータ回路、１２０三相モータ、１３１〜１３３シャント抵抗、１４１〜１４３ＨＶＩＣ、１５０，１５２カウンタ回路、１６０ＣＰＵ、１７０，１７１クロック用発信器、１８０ゲート駆動回路、１９１基準クロック、１９２キャリア信号、１９３第一同期信号、１９４第二同期信号、１９５逆鋸波形信号、１９６パルス、１９７数値データ、Ｔ１周期、Ｔ２幅、Ｔ３遅延時間、Ｔ４処理時間。

Claims

インバータ回路の出力電流経路に介挿されたシャント抵抗と、
前記シャント抵抗において生じる電圧値を数値データに変換する変換手段と、
前記変換手段から出力された前記数値データを入力し前記数値データに基づき前記インバータ回路を制御するＣＰＵと
を備える電力用半導体装置。
請求項１に記載の電力用半導体装置であって、
前記変換手段は、
前記シャント抵抗において生じる電圧値をパルス幅に変換する高耐圧ＩＣと、
前記高耐圧ＩＣから出力された前記パルス幅を数値データに変換するカウンタと
を有する電力用半導体装置。
請求項２に記載の電力用半導体装置であって、
前記ＣＰＵは第一同期信号を前記カウンタに送り、
前記カウンタは前記第一同期信号に基づく第二同期信号を前記高耐圧ＩＣに送る
電力用半導体装置。
請求項３に記載の電力用半導体装置であって、
前記第二同期信号は前記第一同期信号に対し所定の遅延時間だけ遅れている
電力用半導体装置。
請求項４に記載の電力用半導体装置であって、
前記所定の遅延時間は、前記数値データが前記カウンタから出力される時点と前記ＣＰＵが前記数値データを入力する時点との時間差が最小になるように定められる
電力用半導体装置。
請求項４又は請求項５に記載の電力用半導体装置であって、
前記カウンタの前記所定の遅延時間に関する設定内容は、外部から変更可能である
電力用半導体装置。