JP6301112B2

JP6301112B2 - 高周波電源

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Publication number: JP6301112B2
Application number: JP2013236378A
Authority: JP
Inventors: 佳樹福本
Original assignee: Daihen Corp
Current assignee: Daihen Corp
Priority date: 2013-11-15
Filing date: 2013-11-15
Publication date: 2018-03-28
Anticipated expiration: 2033-11-15
Also published as: JP2015097433A

Description

本発明は、プラズマ処理システムに用いられる高周波電源に関する。

プラズマ処理システムは、例えば、フッ素系のガスと半導体ウェハや液晶基板等の被加工物をプラズマ処理装置のチャンバー内に封入し、そのチャンバー内の一対の電極に高周波電源から高周波電力を供給して放電させ、その放電によりガスのプラズマを発生させて被加工物に薄膜形成処理やエッチング処理を行うシステムである。

従来、プラズマ処理システム用の高周波電源として、高周波の出力周波数よりも低周波のパルス変調制御信号ＰＳにより高周波電源の出力をパルス変調して高周波をパルス出力する高周波電源が知られている。この高周波電源では、図１３に示すように、例えば、パルス変調制御信号ＰＳのハイレベルの期間だけ高周波ｖが出力されるように高周波電源の出力がパルス変調される。

例えば、特開２０１３−１３５１５９号公報には、図１４に示す高周波電源が開示されている。

図１４に示す高周波電源１００は、直流電源（図示省略）の直流出力を正弦波の高周波に変換するフル・ブリッジ型の正弦波インバータ１０２を備える。正弦波インバータ１０２からトランス１０３を介して出力される高周波は、ローパスフィルタ１０４によって高調波が除去されて負荷に出力される。図１４では、高周波電源１００と負荷との間に整合器２００が設けられているので、高周波電源１００から出力される高周波は、整合器２００を介して負荷に出力される。

正弦波インバータ１０２にはスイッチングパルス発振器１０１からパルス信号（１３．５６ＭＨｚの２相スイッチングパルス）が入力され、正弦波インバータ１０２は、そのパルス信号により正弦波インバータ１０２内の２組のスイッチング素子が交互にオン・オフ動作することによって直流を高周波に変換する。

高周波電源１００から出力される高周波の特性（振幅や周波数等）とその高周波のパルス出力は、電源制御部１０５によって制御される。電源制御部１０５は、スイッチングパルス発振器１０１のパルス信号の生成動作を制御することによって正弦波インバータ１０２で生成される高周波の特性を制御する。また、電源制御部１０５は、主制御部１０８から入力されるパルス変調制御信号ＰＳに基づいて、正弦波インバータ１０２内の各スイッチング素子へのパルス信号の入力を制御することにより正弦波インバータ１０２の高周波のパルス出力を制御する。

なお、ＲＦパワーモニタ１０６は、トランス１０３の二次側に生じる進行波電力（トランス１０３から出力端側に進行する電力）と反射波電力（出力端からトランスＴ側に進行する電力）をモニタするためのものである。ＲＦパワーモニタ１０６で検出された進行波電力と反射波電力は電源制御部１０５に入力され、パルス信号の生成制御に利用される。また、ＲＦパワーモニタ１０６で検出された進行波電力と反射波電力は主制御部１０８に入力され、モニタ表示に利用される。

図１５（ａ）は、主制御部１０８から入力されるパルス変調制御信号ＰＳと正弦波インバータ１０２内の４個のスイッチング素子にそれぞれ入力されるパルス信号Ｓ_Q1，Ｓ_Q2，Ｓ_Q3，Ｓ_Q4との関係を示す図である。なお、パルス信号Ｓ_Q1，Ｓ_Q2，Ｓ_Q3，Ｓ_Q4は、図１５（ｂ）に示すように、フル・ブリッジ接続された４個のスイッチング素子Ｑ₁，Ｑ₂，Ｑ₃，Ｑ₄の各ゲートに入力される２相のスイッチングパルスである。

フル・ブリッジ回路の一方の対角位置にある２つのスイッチング素子Ｑ₁，Ｑ₄には、両スイッチング素子Ｑ₁，Ｑ₄のオン・オフ動作を同期させるために、同一波形のスイッチングパルスＳ_Q1，Ｓ_Q4が入力される。フル・ブリッジ回路の他方の対角位置にある２つのスイッチング素子Ｑ₂，Ｑ₃にも、両スイッチング素子Ｑ₂，Ｑ₃のオン・オフ動作を同期させるために、同一波形のスイッチングパルスＳ_Q2，Ｓ_Q3が入力される。スイッチング素子Ｑ₁，Ｑ₄のスイッチングパルスとスイッチング素子Ｑ₂，Ｑ₃のスイッチングパルスの波形は、スイッチング素子Ｑ₁，Ｑ₃とスイッチング素子Ｑ₂，Ｑ₄を交互にオン・オフ動作させるために、互いにレベルが反転した波形となっている。なお、上下のスイッチング素子Ｑ₁とＱ₂，及びスイッチング素子Ｑ₃とＱ₄が同時にオンして過大な電流が流れないようにするために、パルス信号Ｓ_Q1，Ｓ_Q3のレベルとパルス信号Ｓ_Q2，Ｓ_Q4のレベルが反転する部分にデッドタイムが設けられている。

高周波電源１００のパルス出力がパルス変調制御信号ＰＳのハイレベル期間に高周波ｖを出力させ、ローレベル期間に高周波ｖを停止させるように制御される場合、電源制御部１０５は、図１５（ａ）に示すように、パルス変調制御信号ＰＳがハイレベルからローレベルに切り換ると、４つのスイッチングパルスＳ_Q1〜Ｓ_Q4のレベルを全てローレベルにする。

上記の制御によれば、高周波電源１００からはパルス変調制御信号ＰＳのハイレベル期間にだけ高周波ｖが出力される。しかしながら、負荷のインピーダンス変動により高周波電源１００の出力端から負荷側を見たインピーダンス（以下、「負荷インピーダンス」という。）が高周波電源１００の出力インピーダンス（一般に、公称値は特性インピーダンスに設計されている。）に整合しない場合は、パルス変調制御信号ＰＳがハイレベルからローレベルに反転したタイミングｔ_Lで高周波ｖは直ちにゼロにならず、図１６に示すように、振動しながら減衰していく。

高周波ｖの出力オフ時に高周波ｖが直ちにゼロにならず、振動状態が発生すると、プラズマ処理装置におけるプラズマ処理に悪影響を与えるので、図１４に示す高周波電源１００には、残留高周波除去回路１０７が設けられている。残留高周波除去回路１０７は、抵抗Ｒとスイッチング素子１０７ａの直列回路で構成され、ローパスフィルタ１０４の出力端に並列に接続されている。

主制御部１０８は、パルス変調制御信号ＰＳのローレベル期間にスイッチング素子１０７ａをオン動作させる制御信号を出力し、パルス変調制御信号ＰＳがローレベルになると、ローパスフィルタ１０４の出力端に流れている高周波ｖ（進行波と反射波の合成波）を、抵抗Ｒを介してグランドにバイパスさせ、負荷（プラズマ処理装置）に出力させないようにする。

特開２０１３−１３５１５９号公報

図１４に示される従来の高周波電源１００は、パルス出力制御で高周波ｖの出力を停止させるときに生じる振動を抑制するために、抵抗Ｒとスイッチング素子１０７ａの直列回路で構成される残留高周波除去回路１０７を設けているので、回路構成が複雑になっている。

また、パルス変調制御信号ＰＳのローレベルに同期して残留高周波除去回路１０７を高周波ｖのグランドへのバイパス回路として機能させる制御を必要とするので、主制御部１０８の制御も複雑である。

本発明は、上記の課題に鑑みてなされたものであって、従来の残留高周波除去回路のような回路を追加することなく、簡単な構成でパルス出力の高周波停止時における振動を抑制することができる高周波電源を提供することを目的とする。

本発明によって提供される高周波電源は、４個のスイッチング素子のブリッジ回路を含み、ドライブ信号により各スイッチング素子をオン・オフ動作させて前記ブリッジ回路の入力端子対に供給される直流電力を高周波電力に変換して前記ブリッジ回路の出力端子対から出力する電力変換手段と、前記スイッチング素子毎に、前記ドライブ信号を生成するドライブ信号生成手段と、前記高周波電力の出力を停止させる場合、前記ブリッジ回路の２つのアームの上側又は下側に配置される２個のスイッチング素子に対するドライブ信号のレベルを各スイッチング素子が遮断するレベルに設定し、残りの２個のスイッチング素子に対するドライブ信号のレベルを各スイッチング素子が導通するレベルに設定するドライブ信号制御手段を備えたことを特徴とする（請求項１）。

好ましい実施形態によれば、上記の高周波電源において、前記ドライブ信号制御手段は、前記残りの２個のスイッチング素子に対するドライブ信号のレベルを各スイッチング素子が能動領域若しくは飽和領域で動作するレベルに設定する（請求項２，３）。

また、上記の高周波電源において、前記ドライブ信号生成手段は、前記ブリッジ回路の一方のアームの上側と他方のアームの下側に配置される２個のスイッチング素子に対するドライブパルスとして、スイッチング素子毎に前記電力変換手段から出力される前記高周波電力の周波数と同一の周波数を有する所定レベルの第１のドライブパルスを生成するとともに、前記ブリッジ回路の一方のアームの下側と他方のアームの上側に配置される２個のスイッチング素子に対するドライブパルスとして、スイッチング素子毎に前記第１のドライブパルスに対して位相がπだけずれた第２のドライブパルスを生成するドライブパルス生成手段と、前記ドライブパルス生成手段で前記スイッチング素子毎に生成したドライブパルスを増幅して各スイッチング素子に対する前記ドライブ信号をそれぞれ生成する増幅手段と、を含み、前記ドライブ信号制御手段は、前記高周波電力の出力を停止させる場合、前記ブリッジ回路の２つのアームの上側又は下側に配置される２個のスイッチング素子に対してスイッチング素子毎に生成されたドライブパルスのレベルをローレベルに設定し、残りの２個のスイッチング素子に対してスイッチング素子毎に生成されたドライブパルスのレベルをハイレベルに設定する（請求項４）。

また、上記の高周波電源において、前記ドライブ信号制御手段は、前記ブリッジ回路に電力変換動作をさせる第１の状態と前記ブリッジ回路に電力変換動作をさせない第２の状態とが割り当てられた２値信号からなるドライブ制御信号を生成するドライブ制御信号生成手段と、前記ドライブ制御信号と前記ドライブパルス生成手段で前記スイッチング素子毎に生成された４個のドライブパルスを用いて所定の論理演算を行う論理演算手段と、を含み、前記論理演算手段は、前記ドライブ制御信号が前記第１の状態が割り当てられたレベルの期間では、前記ドライブ信号生成手段で生成される４個のドライブパルスと同一波形の信号を出力し、前記ドライブ制御信号が前記第２の状態が割り当てられたレベルの期間では、前記ブリッジ回路の２つのアームの上側又は下側に配置される２個のスイッチング素子に対してローレベルの信号を出力するとともに、残りの２個のスイッチング素子に対してハイレベルの信号を出力する（請求項５）。

また、上記の高周波電源において、前記論理演算手段は、前記ドライブパルスと前記ドライブ制御信号の論理積を演算する２つのＡＮＤ回路と、ＮＯＴ回路によって前記ドライブパルスのレベルを反転した信号と前記ドライブ制御信号の否定論理積を演算する２つのＮＡＮＤ回路とを含み、前記２つのＡＮＤ回路には、前記ブリッジ回路の２つのアームの上側又は下側に配置される２個のスイッチング素子に対して生成されたドライブパルスが入力され、前記２つのＮＡＮＤ回路には、残りの２個のスイッチング素子に対して生成されたドライブパルスが前記ＮＯＴ回路を介して入力される（請求項６）。

本発明によれば、ブリッジ回路の電力変換動作を停止させて高周波電力の出力を停止させる場合、ブリッジ回路の２つのアームの上側又は下側に配置される２個のスイッチング素子に対するドライブ信号のレベルを各スイッチング素子が遮断するレベルに設定して当該２個のスイッチング素子をオフ状態にするとともに、残りの２個のスイッチング素子に対するドライブ信号のレベルを各スイッチング素子がの導通するレベルに設定して当該２個のスイッチング素子をオン状態にする。具体的には、Ｈ型のブリッジ回路の一方のアームがスイッチング素子Ｑ１とスイッチング素子Ｑ２の直列回路で構成され、他方のアームがスイッチング素子Ｑ３とスイッチング素子Ｑ４の直列回路で構成されているとすると、２つのアームの上側に配置されているスイッチング素子Ｑ１とスイッチング素子Ｑ３を遮断状態にするとともに、残りの２個のスイッチング素子Ｑ２とスイッチング素子Ｑ４を導通状態にする。或いはまた、２つのアームの下側に配置されているスイッチング素子Ｑ２とスイッチング素子Ｑ４を遮断状態にするとともに、残りの２個のスイッチング素子Ｑ１とスイッチング素子Ｑ３を導通状態にする。

これにより、高周波電力を出力している状態でその出力を停止させるタイミングになると、２つのアームの上側又は下側に配列される２個のスイッチング素子によりブリッジ回路への直流電力の供給が停止され、ブリッジ回路による高周波電力の出力は停止する。また、残りの２個のスイッチング素子により短絡され、ブリッジ回路の出力端子対に接続されている後段の回路が閉回路となるので、ブリッジ回路から出力されていた高周波（高周波電圧と高周波電流）が負荷のインピーダンスの影響を受けて振動しながら減衰する現象を抑制することができる。また、ブリッジ回路の出力端子対に接続される回路に蓄積されたエネルギーを閉回路によって好適に吸収させることができる。

従って、本発明によれば、４個のドライブ信号の出力波形を制御するだけで、簡単にパルス出力の停止時に発生する振動を抑制することができる。

本発明に係る高周波電源の内部構成を示す機能ブロック図である。ドライブパルス生成部の内部構成を示す機能ブロック図である。パルス発生器が発生する４個のドライブパルスの波形を示す図である。図２の構成のドライブパルス生成部から出力される４個のドライブパルスの波形とドライブ制御信号の波形との関係を示す図である。ドライブ制御信号のハイレベルからローレベルに反転するタイミングが図４とは異なる場合のドライブ制御信号の波形と４個のドライブパルスの波形との関係を示す図である。ドライバ内に含まれる増幅回路の一例を示す図である。図２の構成の場合のドライブ制御信号がローレベル期間のインバータ回路３の回路状態を示す図である。図１６に示した出力オフ時に高周波振動が生じる負荷インピーダンスを用いて図１に示す高周波電源の出力オフ時の波形をシミュレーションした波形図である。ドライブパルス生成部の内部構成の変形例を示す機能ブロック図である。図９の構成のドライブパルス生成部から出力される４個のドライブパルスの波形とドライブ制御信号の波形との関係を示す図である。ドライブ制御信号のハイレベルからローレベルに反転するタイミングが図１０とは異なる場合のドライブ制御信号の波形と４個のドライブパルスの波形との関係を示す図である。図９の構成の場合のドライブ制御信号がローレベル期間のインバータ回路の回路状態を示す図である。高周波をパルス出力させた場合の波形を示す図である。従来の高周波をパルス出力する高周波電源の回路ブロックの一例を示す図である。（ａ）は主制御部から入力されるパルス信号と正弦波インバータ内の４個のスイッチング素子にそれぞれ入力されるパルス信号との関係を示す図、（ｂ）は４つのパルス信号と４個のスイッチング素子との関係を示す図である。高周波のパルス出力で出力をオフにしたときに生じる振動を示す図である。

以下、本発明の好ましい実施の形態を、添付図面を参照して具体的に説明する。

図１は、本発明に係る高周波電源の内部構成を示す機能ブロック図である。図２は、ドライブパルス生成部の内部構成を示す機能ブロック図である。

高周波電源１は、例えば、負荷１０であるプラズマ処理装置に高周波電力を所定の高周波で供給する電源である。プラズマ処理装置は、フッ素系のガスと半導体ウェハや液晶ガラス基板等の被加工物をチャンバー（図示省略）内に封入し、そのチャンバー内の一対の電極（図示省略）に高周波電源１からの高周波電力を供給して放電させ、その放電によりガスのプラズマを発生させて被加工物に薄膜形成処理やエッチング処理を行う装置である。

高周波電源１は、出力電圧可変の可変直流電源２と、可変直流電源２から出力される直流（直流電圧と直流電流）を高周波（高周波電圧と高周波電流）に変換するインバータ回路３と、インダクタＬとキャパシタＣの直列回路からなる直列共振回路４と、高周波を発生する高周波発生段と高周波を負荷１０に出力する高周波出力段を電気的に絶縁するトランスＴと、トランスＴから出力される高周波に含まれる高調波を除去するフィルタ回路５（ローパスフィルタ）と、フィルタ回路５と高周波電源１の出力端（負荷１０の接続端）との間を流れる高周波電力を検出する電力検出器６と、インバータ回路３内の４個のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のオン・オフ駆動を制御するための４個のドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４を発生するドライブパルス発生部７と、インバータ回路３とドライブパルス発生部７を絶縁し、ドライブパルス発生部７で発生した４個のドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４を増幅してインバータ回路３に出力するドライバ８と、高周波電源１から出力される高周波電力と出力モードを制御する制御部９とを備える。

高周波電源１は、可変直流電源２で生成した直流電圧Ｖ_dcをインバータ回路３によって高周波電圧ｖ_invに変換し、その高周波電圧ｖ_invをトランスＴを介して負荷側に出力する。トランスＴから出力される高周波電圧ｖ_invは、フィルタ回路５で高調波が除去されて正弦波の高周波電圧ｖ_outとなり、負荷１０に出力される。インバータ回路３から出力される高周波電圧ｖ_invは、制御部９によりフィードバック制御によって所定の高周波電圧に制御される。制御部９は、可変直流電源２で生成される直流電圧Ｖ_dcのレベルを変化させることにより、インバータ回路３から出力される高周波電圧ｖ_invのレベルを変化させる。

高周波電圧ｖ_invのレベルが変化すると、高周波電源１から負荷１０に供給される進行波電力Ｐ_fが変化するので、制御部９は、進行波電力Ｐ_fと目標出力電力Ｐ_fsの偏差ΔＰを監視し、その誤差ΔＰがゼロになるように可変直流電源２の出力電圧Ｖ_dcを制御する。

可変直流電源２は、入力される交流電圧Ｖ_AC（例えば、商用電源２００［ｖ］など）を整流した後、ＤＣ−ＤＣコンバータによって所定の電圧範囲内の任意の直流電圧を生成する。可変直流電源２は、制御部９から入力される駆動制御信号Ｐ−ＣＮＴによってＤＣ−ＤＣコンバータの変換動作を制御することにより、交流電圧Ｖ_ACを整流した直流電圧Ｖ_DCを駆動制御信号Ｐ−ＣＮＴに基づく所定の直流電圧Ｖ_dcに変換する。

インバータ回路３は、図１に示されるように、４個のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４を用いたＨ型ブリッジ回路で構成される。図１では、スイッチング素子としてＮ型ＭＯＳＦＥＴを用いているが、バイポーラトランジスタ等の他のスイッチング素子を用いることができる。インバータ回路３には、ドライバ８から４個のスイッチング素子Ｑ１，Ｑ２，Ｑ３，Ｑ４のオン・オフ駆動を制御する４個のドライブ信号Ｓ_Q1，Ｓ_Q2，Ｓ_Q3，Ｓ_Q4が入力される。４個のドライブ信号Ｓ_Q1，Ｓ_Q2，Ｓ_Q3，Ｓ_Q4は、ドライブパルス発生部７から出力される４個のドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４をそれぞれ増幅した信号である。ドライブ信号Ｓ_Q1，Ｓ_Q2，Ｓ_Q3，Ｓ_Q4は、それぞれスイッチング素子（ＭＯＳＦＥＴ）Ｑ１，Ｑ２，Ｑ３，Ｑ４のゲートに入力される。

Ｈ型ブリッジ回路の入力端子対（ｃ−ｄ）にスイッチング素子Ｑ１とスイッチング素子Ｑ２の第１の直列回路と、スイッチング素子Ｑ３とスイッチング素子Ｑ４の第２の直列回路とが並列に接続されている。第１の直列回路はＨ型ブリッジ回路の第１のアームを構成し、第２の直列回路はＨ型ブリッジ回路の第２のアームを構成する。Ｈ型ブリッジ回路のスイッチング素子Ｑ１とスイッチング素子Ｑ２の接続点ａと、スイッチング素子Ｑ３とスイッチング素子Ｑ４の接続点ｂはインバータ回路３の出力端子対である。

本実施形態では、負荷１０がプラズマ処理装置であるので、高周波電源１はプラズマ処理システムに規定された２．０ＭＨｚ、１３．５６ＭＨｚ、４０．６８ＭＨｚ等の周波数ｆを基本周波数とする正弦波の高周波電圧ｖ_outを出力する。インバータ回路３の入力端子対（ｃ−ｄ）には可変直流電源２から出力される直流電圧Ｖ_dcが供給される。インバータ回路３の出力端子対（ａ−ｂ）からは、周波数ｆの波形が矩形波の高周波電圧ｖ_invが出力される。インバータ回路３から出力される高周波電圧ｖ_invは、後段の直列共振回路４とフィルタ回路５を通過することによって高調波成分が除去され、高周波電源１の出力端からは周波数ｆの正弦波の高周波電圧ｖ_outが出力される。

直列共振回路４は、スイッチングロスを低減するために、インバータ回路３のゼロ電圧スイッチングを行うための回路である。直列共振回路４は、トランスＴの一次巻線に直列に接続されている。フィルタ回路５は、例えば、２個のキャパシタと１個のインダクタをπ型に接続したローパスフィルタである。フィルタ回路５は、高周波電圧ｖ_invの周波数ｆ（基本周波数）よりも高い周波数の信号の通過を阻止することにより、インバータ回路３で発生する高調波を除去する。

電力検出部６は、負荷１０に供給される進行波電力Ｐ_fをモニタするためのものである。電力検出部６は、方向性結合器を含み、その方向性結合器から高周波電圧ｖ_outに含まれる進行波電圧ｖ_fと反射波電圧ｖ_rを検出する。電力検出部６は、進行波電圧ｖ_fと反射波電圧ｖ_rをそれぞれ進行波電力Ｐ_fと反射波電力Ｐｒに変換して制御部９に出力する。なお、高周波電源１は、例えば、特性インピーダンスＲ_o＝５０Ωで設計されているので、進行波電力Ｐ_f及び反射波電力Ｐ_rは、Ｐ_f＝ｖ_f ²／Ｒ_o、Ｐ_r＝ｖ_r ²／Ｒ_oの演算式により変換される。

ドライブパルス発生部７は、図２に示すように、基準クロックを発生する基準発振器７０１と、基準発振器７０１で発生された基準クロックに基づいて、４個のドライブパルスｄｖ１’，ｄｖ２’，ｄｖ３’，ｄｖ４’を発生するパルス発生器７０２と、制御部９から入力されるドライブ制御信号Ｓ_DCによって各ドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４の出力波形を制御する論理回路７０３を含む。基準発振器７０１とパルス発生回路７０２は、ＦＰＧＡ（field-programmable gate array）やＤＳＰ（Digital Signal Processor）で構成される。

ドライブパルスｄｖ１’〜ｄｖ４’は、図３に示すように、周期Ｔが１／ｆ［μ秒］でデューティ比（Ｔ_ON／Ｔ）が５０％よりも僅かに小さいパルス信号である。ドライブパルスｄｖ２’，ｄｖ３’は、ドライブパルスｄｖ１’，ｄｖ４’に対して、位相がπだけ遅れた関係若しくは進んだ関係となっている。ドライブパルスｄｖ１’〜ｄｖ４’は、オフ期間Ｔ_OFFがオン期間Ｔ_ONよりも長くなっているので、ドライブパルスｄｖ１’，ｄｖ４’がローレベルに反転するタイミングとドライブパルスｄｖ２’，ｄｖ３’がハイレベルに反転するタイミングは僅かにずれている。このずれ時間は、ドライブパルス発生部７から出力されるドライブパルスｄｖ１，ｄｖ２に基づいて生成されるドライブ信号Ｓ_Q1，Ｓ_Q2によってスイッチング素子Ｑ１，Ｑ２が同時にオンしないようにするため（第１のアームの部分で入力端子対（ｃ−ｄ）が短絡しないようにするため）のデッドタイムであり、ドライブパルスｄｖ３，ｄｖ４に基づいて生成されるドライブ信号Ｓ_Q3，Ｓ_Q4によってスイッチング素子Ｑ３，Ｑ４が同時にオンしないようにするため（第２のアームの部分で入力端子対（ｃ−ｄ）短絡しないようにするため）のデッドタイムである。

論理回路７０３は、インバータ回路３から高周波電圧ｖ_invがドライブ制御信号Ｓ_DCの
ＯＮ期間（ハイレベル期間）にだけ出力されるように、ドライブパルスｄｖ１’〜ｄｖ４’のパルス波形を整形する回路である。具体的には、論理回路７０３は、ドライブ制御信号Ｓ_DCのＯＮ期間ではドライブパルスｄｖ１’〜ｄｖ４’と同一の波形を有し、ドライブ制御信号Ｓ_DCのＯＦＦ期間（ローレベル期間）では、ドライブパルスｄｖ２’，ｄｖ４’をハイレベルに固定し、ドライブパルスｄｖ１’，ｄｖ３’をローレベルに固定したドライブパルスｄｖ１〜ｄｖ４を出力する。

論理回路７０３は、２個のＡＮＤ（論理積）回路７０３ａ，７０３ｃと、２個のＮＡＮＤ（否定論理積）回路７０３ｂ，７０３ｄと、１個のバッファ回路７０３ｅと、２個のＮＯＴ（論理否定）回路７０３ｆ，７０３ｇで構成される。ＡＮＤ回路７０３ａ，７０３ｃ及びＮＡＮＤ回路７０３ｂ，７０３ｄの一方の入力端子にはそれぞれドライブ制御信号Ｓ_DCがバッファ回路７０３ｅを介して入力されている。ＡＮＤ回路７０３ａ，７０３ｃの他方の入力端子にはそれぞれドライブパルスｄｖ１’，ｄｖ３’が入力され、ＮＡＮＤ回路７０３ｂ，７０３ｄの他方の入力端子にはそれぞれドライブパルスｄｖ２’，ｄｖ４’がそれぞれＮＯＴ回路７０３ｆ，７０３ｇでレベルが反転されて入力されている。

ＡＮＤ回路７０３ａ，７０３ｃの入出力の論理は、
である。なお、表１で「Ｈ」は、ハイレベルを示し、「Ｌ」はローレベルを示す。

表１より、ドライブ制御信号Ｓ_DCが「Ｈ」のときは、ＡＮＤ回路７０３ａ，７０３ｃの出力は、ドライブパルスｄｖ１’，ｄｖ３’と同一のレベルになるから、ドライブ制御信号Ｓ_DCがハイレベル期間では、ＡＮＤ回路７０３ａ，７０３ｃからドライブパルスｄｖ１’，ｄｖ３’と同一波形のドライブパルスｄｖ１，ｄｖ３が出力される。一方、ドライブ制御信号Ｓ_DCが「Ｌ」のときは、ＡＮＤ回路７０３ａ，７０３ｃの出力は、「Ｌ」に固定されるから、ドライブ制御信号Ｓ_DCがローレベル期間では、ＡＮＤ回路７０３ａ，７０３ｃからローレベルのドライブパルスｄｖ１，ｄｖ３が出力される。

ＮＡＮＤ７０３ｂ，７０３ｄの入出力の論理は、
である。なお、表２で「Ｈ」は、ハイレベルを示し、「Ｌ」はローレベルを示す。また、/ｄｖ２’，/ｄｖ４’は、ｄｖ２’，ｄｖ４’のレベルが反転した信号であることを示す。

表２より、ドライブ制御信号Ｓ_DCが「Ｈ」のときは、ＮＡＮＤ７０３ｂ，７０３ｄの出力は、ドライブパルスｄｖ２，ｄｖ４と同一のレベルになるから、ドライブ制御信号Ｓ_DCがハイレベル期間では、ＮＡＮＤ回路７０３ｂ，７０３ｄからドライブパルスｄｖ２’，ｄｖ４’と同一波形のドライブパルスｄｖ２，ｄｖ４が出力される。一方、ドライブ制御信号Ｓ_DCが「Ｌ」のときは、ＮＡＮＤ回路７０３ｂ，７０３ｄの出力は、「Ｈ」に固定されるから、ドライブ制御信号Ｓ_DCがローレベル期間では、ＮＡＮＤ回路７０３ｂ，７０３ｄからハイレベルのドライブパルスｄｖ２，ｄｖ４が出力される。

従って、ドライブパルス発生部７に入力されるドライブ制御信号Ｓ_DCの波形とドライブパルス発生部７から出力される４つのドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４の波形との関係は、図４，図５に示すようになる。なお、図４は、ドライブパルスｄｖ１，ｄｖ４がローレベルで、かつ、ドライブパルスｄｖ２，ｄｖ３がハイレベルの期間に、ドライブ制御信号Ｓ_DCがローレベルに反転するタイミングｔ_Lが生じた場合の波形図である。また、図５は、ドライブパルスｄｖ１，ｄｖ４がハイレベルで、かつ、ドライブパルスｄｖ２，ｄｖ３がローレベルの期間にタイミングｔ_Lが生じた場合の波形図である。

図４，図５に示されるように、ドライブ制御信号Ｓ_DCのハイレベル期間では、ドライブパルス発生部７から出力されるドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４は、ドライブパルスｄｖ１’，ｄｖ２’，ｄｖ３’，ｄｖ４’と同一波形となるから、インバータ回路３内のスイッチング素子Ｑ１〜Ｑ４のゲートにはそれぞれドライブパルスｄｖ１’，ｄｖ２’，ｄｖ３’，ｄｖ４’のレベルを増幅したドライブ信号Ｓ_Q1〜Ｓ_Q4が入力される。ドライブ信号Ｓ_Q1〜Ｓ_Q4は、ローレベルでスイッチング素子Ｑ１〜Ｑ４が遮断状態となり、ハイレベルで導通状態となるパルス信号である。

従って、ドライブ制御信号Ｓ_DCのハイレベル期間では、Ｈ型ブリッジ回路の第１のアームの上側のスイッチング素子Ｑ１及び第２のアームの下側のスイッチング素子Ｑ４と、Ｈ型ブリッジ回路の第１のアームの下側のスイッチング素子Ｑ２及び第２のアームの上側のスイッチング素子Ｑ３とが交互にオン動作（導通状態）とオフ動作（遮断状態）とを繰り返し、インバータ回路３の出力端子対ａ，ｂに直流電圧＋Ｖ_dcがドライブ信号Ｓ_Q1〜Ｓ_Q4の周期Ｔ＝１／ｆ（秒）で交互に印加されることになるので、出力端子対ａ，ｂから周波数ｆを基本周波数とする矩形波の高周波電圧ｖ_invが出力される。

一方、ドライブ制御信号Ｓ_DCのローレベル期間では、ドライブパルスｄｖ１，ｄｖ３がローレベルとなり、ドライブパルスｄｖ２，ｄｖ４がハイレベルとなるから、インバータ回路３内のスイッチング素子Ｑ１，Ｑ３のゲートにはそれぞれローレベルのドライブ信号Ｓ_Q1，Ｓ_Q3が入力され、スイッチング素子Ｑ２，Ｑ４のゲートにはそれぞれハイレベルのドライブ信号Ｓ_Q2，Ｓ_Q4が入力される。従って、ドライブ制御信号Ｓ_DCのローレベル期間では、Ｈ型ブリッジ回路の第１，第２のアームの上側のスイッチング素子Ｑ１，Ｑ３が遮断状態になることによってインバータ回路３が可変直流電源２から切り離されるとともに、Ｈ型ブリッジ回路の第１，第２のアームの下側のスイッチング素子Ｑ２，Ｑ４が通電状態になることによってインバータ回路３の出力端子対ａ，ｂが短絡されるので、高周波電圧ｖ_invの出力が停止される。

図１に戻り、ドライバ８は、ドライブパルス発生部７から出力される４つのドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４に基づいて、インバータ回路３内の４個のスイッチング素子Ｑ₁〜Ｑ₄をそれぞれオン・オフ駆動させるための４個のドライブ信号Ｓ_Q1，Ｓ_Q2，Ｓ_Q3，Ｓ_Q4を生成する。ドライバ８は、４つのドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４に対応して、電気的に絶縁された電源で駆動される４個の増幅回路を有し、各増幅回路で４つのドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４のレベルをそれぞれ所定のレベルに増幅して４つのドライブ信号Ｓ_Q1，Ｓ_Q2，Ｓ_Q3，Ｓ_Q4を生成する。

図６は、ドライバ８内に設けられる増幅回路の一例を示す図である。

増幅回路８０１は、ドライブパルスの入力回路を構成するフォトカプラ８０１ａと、フォトカプラ８０１ａの出力を増幅するアンプ８０１ｂとで構成される。フォトカプラ８０１ａの駆動電源Ｖ１ａは、低電圧の電源である。アンプ８０１ｂの駆動電源Ｖ１ｂ，Ｖ１ｃは、駆動電源Ｖ１ａよりも電圧値（絶対値）が大きい電源である。フォトカプラ８０１ａの駆動電源Ｖ１ａとアンプ８０１ｂの駆動電源Ｖ１ｂ，Ｖ１ｃは電気的に絶縁されている。フォトカプラ８０１ａの入力端子にはドライブパルス（ｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４）が入力され、フォトカプラ８０１ａの出力信号がアンプ８０１ｂで増幅されてドライブ信号（Ｓ_Q1，Ｓ_Q2，Ｓ_Q3，Ｓ_Q4）として出力される。

アンプ８０１ｂの増幅率は、ドライブ信号Ｓ_Q1〜Ｓ_Q4のハイレベルがスイッチング素子Ｑ１〜Ｑ４を能動領域若しくは飽和領域で動作させることができる所定のレベルである。スイッチング素子Ｑ１〜Ｑ４を能動領域で動作させる場合は、スイッチング素子Ｑ１〜Ｑ４内の抵抗分がスイッチング素子Ｑ１〜Ｑ４を飽和領域で動作させるよりも大きくなり、その抵抗分によって出力停止時の振動を抑制する効果がスイッチング素子Ｑ１〜Ｑ４を飽和領域で動作させる場合よりも良好になる場合がある。スイッチング素子Ｑ１〜Ｑ４内の抵抗分は、能動領域の動作点によって変化するので、アンプ８０１ｂの増幅率を調整してドライブ信号Ｓ_Q1〜Ｓ_Q4のハイレベルの値を適切に設定することにより、高周波電源１の出力停止時に発生する振動の抑制を最適な状態にすることができる。

制御部９は、高周波電源１から負荷１０に出力される高周波電力（進行波電力Ｐ_f）を制御する。従って、制御部９には、制御目標の目標出力電力Ｐ_fsが入力される。ユーザは、目標出力電力Ｐ_fsを、入力装置（図示省略）を操作して手動で入力したり、予め設定したプログラムにより自動で入力させたりすることができる。また、制御部９は、高周波電圧ｖ_outの出力形式を制御する。高周波電源１には、出力形式として高周波電圧ｖ_outを連続的に出力させる連続出力モードと高周波電圧ｖ_outを断続的に出力させるパルス出力モードが設けられており、ユーザは、連続出力モードとパルス出力モードのいずれかの出力形式で高周波電源１から高周波電圧ｖ_outを出力させることができる。従って、制御部９には、モード切替信号Ｓ_MSと、パルス出力の条件（周波数とデューティ比）を含むパルス出力情報ＰＳが入力される。ユーザは、出力形式の切り替えやパルス出力の条件を入力装置（図示省略）を操作して手動で行ったり、予め設定したプログラムにより自動で行わせたりすることができる。

制御部９は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）を備えるマイクロコンピュータやＦＰＧＡで構成される。制御部９は、駆動制御信号Ｐ−ＣＮＴを生成し、その駆動制御信号Ｐ−ＣＮＴを可変直流電源２に出力して可変直流電源２の出力電圧Ｖ_dcを制御する。駆動制御信号Ｐ−ＣＮＴは、高周波電源１の出力電力（進行波電力Ｐ_f）が目標出力電力Ｐｆとなるように、可変直流電源２の出力電圧Ｖ_dcを制御する信号である。

制御部９は、電力検出器６から入力される進行波電力Ｐ_fの検出値と目標出力電力Ｐ_fsの偏差ΔＰ（＝Ｐ_fs−Ｐ_f）を演算し、その偏差ΔＰに基づいて当該偏差ΔＰをゼロにする駆動制御信号Ｐ−ＣＮＴを生成する。具体的な駆動制御信号Ｐ−ＣＮＴの内容は、可変直流電源２の構成によって決定される。例えば、可変直流電源２が内部でＤＣ−ＤＣコンバータの駆動を制御する駆動パルスを生成する構成の場合、その駆動パルスの生成を制御する信号が駆動制御信号Ｐ−ＣＮＴとして制御部９から可変直流電源２に入力される。可変直流電源２が駆動パルスを外部から供給される構成の場合、制御部９が駆動パルスを生成し、その駆動パルスを駆動制御信号Ｐ−ＣＮＴとして可変直流電源２に入力することも可能である。

次に、本発明に係る高周波電源１の作用について説明する。

高周波電源１は、インバータ回路３で直流電力を周波数ｆ（高周波電源１から出力させる高周波電圧ｖ_outの基本周波数。例えば、２．０［ＭＨｚ］、１３．５６［ＭＨｚ］等の高周波）の高周波電力に変換して負荷１０に出力する。制御部９は、フィードバック制御によって可変直流電源２がインバータ回路３に供給する直流電圧Ｖ_dcを制御することにより、インバータ回路３から出力される進行波電力Ｐ_fを目標出力電力Ｐ_fsに制御する。

また、制御部９は、モード切替信号Ｓ_MSに基づいて、インバータ回路３から出力される高周波電圧ｖ_invを連続出力とパルス出力のいずれかで出力させる。制御部９は、連続出力の場合、例えば、出力開始から出力終了までの期間だけハイレベルとなるドライブ制御信号Ｓ_DCをドライブパルス発生部７に出力する。出力開始から出力終了までの期間は、例えば、プラズマ処理中は連続して高周波電力を供給する場合、プラズマ処理の開始から終了までの期間である。

一方、制御部９は、パルス出力の場合、パルス出力情報ＰＳに含まれる周波数ｆ_p［Ｈｚ］とデューティ比Ｄ_p［％］に基づいて周期Ｔ_p＝１／ｆ_p［秒］、オン期間Ｔ_ON＝Ｔ_p×Ｄ／１００［秒］のパルス信号からなるドライブ制御信号Ｓ_DCを生成してドライブパルス発生部７に出力する。周波数ｆ_Pは、高周波電圧ｖ_invの基本周波数ｆよりも低い周波数である。また、パルス信号は、ハイレベル期間にインバータ回路３から高周波電圧ｖ_invを出力させる第１の状態が割り当てられ、ローレベル期間にインバータ回路３から高周波電圧ｖ_invを出力させない第２の状態が割り当てられた２値信号である。

なお、ドライブ制御信号Ｓ_DCのハイレベル期間に第１の状態を割り当て、ローレベル期間に第２の状態を割り当てる論理にしてもよい。

ドライブパルス発生部７は、周波数ｆのデューティ比Ｄが５０％より僅かに小さいパルス信号（図３参照）からなるドライブパルスｄｖ１’，ｄｖ４’を発生する。また、ドライブパルス発生部７は、ドライブパルスｄｖ１’，ｄｖ４’に対して位相がπだけずれているドライブパルスｄｖ２’，ｄｖ３’を発生する。

ドライブパルス発生部７は、ドライブ制御信号Ｓ_DCがハイレベルの期間にはドライブパルスｄｖ１’〜ｄｖ４’と同一波形のドライブパルスｄｖ１〜ｄｖ４をドライバ８に出力し、ドライブ制御信号Ｓ_DCがローレベルの期間にはローレベルのドライブパルスｄｖ１’，ｄｖ３’とハイレベルのドライブパルスｄｖ２’，ｄｖ４’を出力する。

従って、インバータ回路３には、ドライブ制御信号Ｓ_DCのハイレベルの期間にドライブパルスｄｖ１’〜ｄｖ４’を増幅したドライブ信号Ｓ_Q1〜Ｓ_Q4が入力され、ドライブ制御信号Ｓ_DCのローレベルの期間にローレベルのドライブ信号Ｓ_Q1，Ｓ_Q3とドライブパルスｄｖ２’，ｄｖ４’を増幅したハイレベルのドライブ信号Ｓ_Q2，Ｓ_Q4が入力される。

ドライブ制御信号Ｓ_DCがハイレベルからローベルに反転するタイミングｔ_Lでは、ドライブパルスｄｖ１〜ｄｖ４は、ドライブパルスｄｖ１，ｄｖ３がローレベル、ドライブパルスｄｖ２，ｄｖ４がハイレベルに切り替わり（図４，図５参照）、次にハイレベルに反転するタイミングｔ_Hまでその状態が継続される。ドライブ制御信号Ｓ_DCがローレベルからハイレベルに反転するタイミングｔ_Hから次のタイミングｔ_Lまでの期間では、ドライブパルスｄｖ１〜ｄｖ４は、ドライブパルスｄｖ１’〜ｄｖ４’と同一波形となるので（図４，図５参照）、インバータ回路３内のスイッチング素子Ｑ₁〜Ｑ₄は、Ｈ型ブリッジ回路の第１のアームの上側と第２のアームの下側の２個のスイッチング素子Ｑ₁，Ｑ₄と、残りの２個のスイッチング素子Ｑ₂，Ｑ₃（第１のアームの下側と第２のアームの上側のスイッチング素子）が周期Ｔ＝１／ｆで交互にオン・オフ動作をする。従って、ドライブ制御信号Ｓ_DCのハイレベル期間では、高周波ｖ_outが出力される。

ドライブ制御信号Ｓ_DCのローレベル期間では、ドライブパルスｄｖ１，ｄｖ３がローレベル、ドライブパルスｄｖ２，ｄｖ４がハイレベルになるので、インバータ回路３の回路状態は、図７に示すように、Ｈ型ブリッジ回路の第１及び第２のアームの上側の２個のスイッチング素子Ｑ₁，Ｑ₃がオフ状態（遮断状態）となり、Ｈ型ブリッジ回路の第１及び第２のアームの下側の２個のスイッチング素子Ｑ₂，Ｑ₄がオン状態（導通状態）となる。

ドライブ制御信号Ｓ_DCのローレベル期間では、Ｈ型ブリッジ回路の第１及び第２のアームの上側の２個のスイッチング素子Ｑ₁，Ｑ₃がオフ状態になるので、インバータ回路３は可変直流電源２から切り離され、電力変換動作をしない。また、Ｈ型ブリッジ回路の第１及び第２のアームの下側の２個のスイッチング素子Ｑ₂，Ｑ₄がオン状態となり、インバータ回路３の出力端子対（ａ−ｂ）が短絡若しくはスイッチング素子Ｑ₂，Ｑ₄の内部抵抗によって接続されるので、出力端子対（ａ−ｂ）に接続された直列共振回路４とトランスＴの一次巻線は閉回路となる。

出力端子対（ａ−ｂ）が短絡若しくはスイッチング素子Ｑ₂，Ｑ₄の内部抵抗によって接続された状態になると、インバータ回路３の後段側のＬＣ成分（直列共振回路４、トランスＴ、伝送線路、負荷１０などに含まれるＬＣ成分）に蓄積された電気エネルギーが閉回路内の抵抗成分によって消費されるので、負荷１０のインピーダンスの影響によってフィルタ回路５から出力される高周波（高周波電圧と高周波電流）ｖ_outが振動しながら減衰する現象を抑制することができる。特に、スイッチング素子Ｑ₂，Ｑ₄を能動領域でオン動作させるようにすれば、スイッチング素子Ｑ₂，Ｑ₄内の抵抗成分によってＬＣ成分に蓄積された電気エネルギーの消費を効果的に行わせることができるので、負荷１０のインピーダンスの状態によっては、スイッチング素子Ｑ₂，Ｑ₄を飽和領域でオン動作させるよりも振動の抑制効果を高めることができる。

図８は、図１６に示した出力オフ時に高周波振動が生じる負荷インピーダンスを用いて図１に示す高周波電源１の出力オフ時の波形をシミュレーションした波形図である。図８は、周波数ｆ＝１３．５６［ＭＨｚ］、振幅Ａ＝２５０［Ｖ］の高周波ｖを周波数ｆｐ＝５０［ＫＨｚ］、Ｄｐ＝５０［％］のドライブ制御信号Ｓ_DCでパルス出力させた場合の高周波ｖ_outのシミュレーション波形である。

同図に示すように、ドライブ制御信号Ｓ_DCがオフになるタイミングｔ_L（１０μ秒、３０μ秒、５０μ秒、…）でインバータ回路３を停止させた直後の振動の振幅は、高周波ｖ_outの振幅Ａのほぼ１／４以下に抑制されており、高周波ｖ_outの出力を停止させたときに生じる振動を十分に抑制することができることが分かる。

上記の実施形態では、ドライブ制御信号Ｓ_DCのローレベル期間に、インバータ回路３の第１，第２のアームの上側のスイッチング素子Ｑ１，Ｑ３をオフ状態（遮断状態）にし、下側のスイッチング素子Ｑ２，Ｑ４をオン状態（導通状態）にするようにしているが、ドライブパルス発生部７の内部構成を図９に示すように変形し、インバータ回路３の第１，第２のアームの上側のスイッチング素子Ｑ１，Ｑ３をオン状態（導通状態）にし、下側のスイッチング素子Ｑ２，Ｑ４をオフ状態（遮断状態）にするようにしてもよい。

図９は、図２に対して、ドライブパルスｄｖ１’，ｄｖ３’をそれぞれＮＯＴ回路７０３ｆ，７０３ｇを介してＮＡＮＤ回路７０３ｂ，７０３ｄに入力し、ドライブパルスｄｖ２’，ｄｖ４’をそれぞれＡＮＤ回路７０３ａ，７０３ｃに入力するようにしたものである。

図９に示す回路構成から出力されるドライブパルスｄｖ１〜ｄｖ４は、表１の入力ｄｖ１’，ｄｖ３’と表２の入力ｄｖ２’，ｄｖ４’（／ｄｖ２’，／ｄｖ４’）とを入れ替えたものになるから、ドライブ制御信号Ｓ_DCの波形とドライブパルス発生部７から出力される４つのドライブパルスｄｖ１，ｄｖ２，ｄｖ３，ｄｖ４の波形との関係は、図１０，図１１に示すようになる。

図１０，図１１に示されるように、ドライブ制御信号Ｓ_DCのハイレベル期間では、ドライブパルス発生部７から出力されるドライブパルスｄｖ１〜ｄｖ４は、ドライブパルスｄｖ１’〜ｄｖ４’と同一波形となるが、ドライブ制御信号Ｓ_DCのローレベル期間では、ドライブパルスｄｖ１，ｄｖ３がハイレベルとなり、ドライブパルスｄｖ２，ｄｖ４がローレベルとなる。従って、ドライブ制御信号Ｓ_DCのローレベル期間のインバータ回路３の回路状態は、図１２に示すように、スイッチング素子Ｑ₁，Ｑ₃がオン状態（導通状態）となり、スイッチング素子Ｑ₂，Ｑ₄がオフ状態（遮断状態）となる。

ドライブパルス発生部７の内部構成を図９に示すようにした場合でも、図８に示したシミュレーション結果と同様の効果を得ることができる。

上記実施形態では、高周波ｖ_outをパルス出力する場合について説明したが、高周波ｖ_outを連続出力する場合でもドライブ制御信号Ｓ_DCのローレベル期間におけるドライブ信号Ｓ_Q1〜Ｓ_Q4を、ドライブ信号Ｓ_Q1，Ｓ_Q3をハイレベル、ドライブ信号Ｓ_Q2，Ｓ_Q4をローレベルとする組み合わせ、若しくはドライブ信号Ｓ_Q1，Ｓ_Q3をローレベル、ドライブ信号Ｓ_Q2，Ｓ_Q4をハイレベルとする組み合わせの状態にすることによって、高周波ｖ_outの出力停止時における振動の発生を抑制することができる。

上記実施形態では、ドライブパルス発生部７の内部構成を、基準発振器７０１及びドライブパルス発生器７０２と論理回路７０３によって構成したが、図２又は図９に示す回路構成に限定されるものではなく、図４，図５若しくは図１０，図１１に示す波形のドライブパルスｄｖ１〜ｄｖ４を生成する回路であれば、任意の回路構成を採用することができる。

また、上記実施形態では、ドライブ信号Ｓ_Q1〜Ｓ_Q4を生成するためのドライブパルスｄｖ１〜ｄｖ４の波形をドライブ制御信号Ｓ_DCによって制御するようにしていたが、スイッチング素子Ｑ₁〜Ｑ₄のゲートに入力されるドライブ信号Ｓ_Q1〜Ｓ_Q4の波形をドライブ制御信号Ｓ_DCによって直接制御するようにしてもよい。

例えば、スイッチング素子Ｑ₁〜Ｑ₄の各ゲートの前段にスイッチ回路を設け、スイッチング素子Ｑ₁，Ｑ₃の各スイッチ回路では、各ゲートへの入力をドライブ信号Ｓ_Q1，Ｓ_Q3とハイレベル信号のいずれかに切り換えるようにし、Ｈ型ブリッジ回路の第１及び第２のアームの下側の２個のスイッチング素子Ｑ₂，Ｑ₄の各スイッチ回路では、各ゲートへの入力をドライブ信号Ｓ_Q2，Ｓ_Q4とローレベル信号のいずれかに切り換えるようにする。そして、ドライブ制御信号Ｓ_DCのハイレベル期間ではドライブ信号Ｓ_Q1〜Ｓ_Q4の入力側に接続し、ドライブ制御信号Ｓ_DCのローレベル期間では、ハイレベル若しくはローレベルの入力側に接続するように、ドライブ制御信号Ｓ_DCによって各スイッチ回路の接続切替えを制御するようにしてもよい。

なお、Ｈ型ブリッジ回路の第１及び第２のアームの上側の２個のスイッチング素子Ｑ₁，Ｑ₃の各スイッチ回路を、各ゲートへの入力をドライブ信号Ｓ_Q1，Ｓ_Q3とローレベル信号のいずれかに切り換える内容にし、Ｈ型ブリッジ回路の第１及び第２のアームの下側の２個のスイッチング素子Ｑ₂，Ｑ₄の各スイッチ回路を、各ゲートへの入力をドライブ信号Ｓ_Q2，Ｓ_Q4とハイレベル信号のいずれかに切り換える内容にしてもよい。また、ドライブ制御信号Ｓ_DCのハイレベル期間に高周波ｖ_outの出力を停止させ、ローレベル期間に高周波ｖ_outを出力させる論理にしてもよい。

上記のように、本実施形態に係る高周波電源１によれば、インバータ回路３の高周波ｖ_invの出力を停止させるとき、Ｈ型のブリッジ回路を構成する４個のスイッチング素子Ｑ１〜Ｑ４のうち、第１及び第２のアームの上側又は下側に配置される２個のスイッチング素子をオン状態（導通状態）に固定し、残りの２個のスイッチング素子をオフ状態（遮断状態）に固定する（スイッチング素子Ｑ１，Ｑ３をオン状態にし、スイッチング素子Ｑ２，Ｑ４をオフ状態にする、又はスイッチング素子Ｑ２，Ｑ４をオン状態にし、スイッチング素子Ｑ１，Ｑ３をオフ状態にする）ようにしたので、高周波ｖ_invの出力停止時に発生する振動を好適に抑制することができる。

また、上記実施形態では、プラズマ処理システムに適用される１３．５６［ＭＨｚ］等の高周波信号について説明したが、本発明は、プラズマ処理システムに適用される周波数帯に限定されるものではなく任意の周波数帯の周波数に適用することができる。また、本発明は、プラズマ処理装置の負荷に限定させず、ＬＣＲ負荷となる任意の負荷が接続される高周波電源に適用することができる。

１高周波電源
２可変直流電源
３インバータ回路（電力変換手段）
４直列共振回路
５フィルタ回路
６電力検出器
７ドライブパルス発生部（ドライブパルス生成手段）
７０１基準発振器
７０２パルス発生器
７０３論理回路（論理演算手段）
７０３ａ，７０３ｃＡＮＤ（論理積）回路
７０３ｂ，７０３ｄＮＡＮＤ（否定論理積）回路
７０３ｅバッファ回路
７０３ｆ，７０３ｇＮＯＴ（論理否定）回路
８ドライバ（ドライブ信号生成手段）
８０１ａフォトカプラ
８０１ｂアンプ（増幅手段）
９制御部（ドライブ信号制御手段，ドライブ制御信号生成手段）
１０負荷（プラズマ処理装置）
ａ，ｂ出力端子対
ｃ，ｄ入力端子対
Ｔトランス
Ｑ１，Ｑ２，Ｑ３，Ｑ４スイッチング素子

Claims

４個のスイッチング素子のブリッジ回路を含み、ドライブ信号により各スイッチング素子をオン・オフ動作させて前記ブリッジ回路の入力端子対に供給される直流電力を高周波電力に変換して前記ブリッジ回路の出力端子対から出力する電力変換手段と、
前記スイッチング素子毎に、前記ドライブ信号を生成するドライブ信号生成手段と、
前記高周波電力の出力を停止させる場合、前記ブリッジ回路の２つのアームの上側又は下側に配置される２個のスイッチング素子に対するドライブ信号のレベルを各スイッチング素子が遮断するレベルに設定し、残りの２個のスイッチング素子に対するドライブ信号のレベルを各スイッチング素子が能動領域で動作するレベルに設定するドライブ信号制御手段を備えたことを特徴とする高周波電源。
前記ドライブ信号生成手段は、
前記ブリッジ回路の一方のアームの上側と他方のアームの下側に配置される２個のスイッチング素子に対するドライブパルスとして、スイッチング素子毎に前記電力変換手段から出力される前記高周波電力の周波数と同一の周波数を有する所定レベルの第１のドライブパルスを生成するとともに、前記ブリッジ回路の一方のアームの下側と他方のアームの上側に配置される２個のスイッチング素子に対するドライブパルスとして、スイッチング素子毎に前記第１のドライブパルスに対して位相がπだけずれた第２のドライブパルスを生成するドライブパルス生成手段と、
前記ドライブパルス生成手段で前記スイッチング素子毎に生成したドライブパルスを増幅して各スイッチング素子に対する前記ドライブ信号をそれぞれ生成する増幅手段と、
を含み、
前記ドライブ信号制御手段は、前記高周波電力の出力を停止させる場合、前記ブリッジ回路の２つのアームの上側又は下側に配置される２個のスイッチング素子に対してスイッチング素子毎に生成されたドライブパルスのレベルをローレベルに設定し、残りの２個のスイッチング素子に対してスイッチング素子毎に生成されたドライブパルスのレベルをハイレベルに設定する、請求項１に記載の高周波電源。
前記ドライブ信号制御手段は、
前記ブリッジ回路に電力変換動作をさせる第１の状態と前記ブリッジ回路に電力変換動作をさせない第２の状態とが割り当てられた２値信号からなるドライブ制御信号を生成するドライブ制御信号生成手段と、
前記ドライブ制御信号と前記ドライブパルス生成手段で前記スイッチング素子毎に生成された４個のドライブパルスを用いて所定の論理演算を行う論理演算手段と、
を含み、
前記論理演算手段は、前記ドライブ制御信号が前記第１の状態が割り当てられたレベルの期間では、前記ドライブ信号生成手段で生成される４個のドライブパルスと同一波形の信号を出力し、前記ドライブ制御信号が前記第２の状態が割り当てられたレベルの期間では、前記ブリッジ回路の２つのアームの上側又は下側に配置される２個のスイッチング素子に対してローレベルの信号を出力するとともに、残りの２個のスイッチング素子に対してハイレベルの信号を出力する、請求項２に記載の高周波電源。
前記論理演算手段は、
前記ドライブパルスと前記ドライブ制御信号の論理積を演算する２つのＡＮＤ回路と、ＮＯＴ回路によって前記ドライブパルスのレベルを反転した信号と前記ドライブ制御信号の否定論理積を演算する２つのＮＡＮＤ回路とを含み、
前記２つのＡＮＤ回路には、前記ブリッジ回路の２つのアームの上側又は下側に配置される２個のスイッチング素子に対して生成されたドライブパルスが入力され、前記２つのＮＡＮＤ回路には、残りの２個のスイッチング素子に対して生成されたドライブパルスが前記ＮＯＴ回路を介して入力される、請求項３に記載の高周波電源。