JP6389945B1 - インバータ用負荷異常検出回路 - Google Patents

Abstract

【課題】負荷の異常を正確且つ迅速に検出し、インバータの重要な構成要素であるスイッチング素子の破壊が防止可能となるインバータ用負荷異常検出回路を提供する。
【解決手段】スイッチング素子として自己消弧素子３１を有するとともに位相同期ループで出力周波数が負荷の共振周波数となるように制御されるインバータの運転中に前記負荷の異常を検出するインバータ用負荷異常検出回路５０は、自己消弧素子３１のオンオフを制御するゲート電圧信号Ｖｇと、負荷２に与えられるインバータの出力電流Ｉ１との位相ずれを検出し、この位相ずれに基づき第１負荷異常信号を送出する位相ずれ検出手段を備える。
【選択図】図１

Description

本発明は、インバータが電力を供給している負荷に異常が生じた際に、この負荷の異常による影響からインバータを保護するために設けられるインバータ用負荷異常検出回路に関する。

従来より、負荷に交流電力を与える電源装置として、インバータ装置が利用されている。インバータ装置で電力を供給すれば、負荷に与える電圧値および電流値だけでなく、その周波数までも任意に設定できることから、負荷の特性や必要とする仕事量に応じて電力が供給され、負荷への電力供給に無駄がなくなり、電力供給が効率良く行える。

インバータ装置の一例として、図５に示されるように、三相交流電力をダイオード１１および平滑コンデンサ１２で直流電力に変換する整流回路１０と、この整流回路１０の出力電圧を所定電圧に整える定電圧回路２０と、この定電圧回路２０からの直流電圧を交流電力に変換するインバータ回路３０と、このインバータ回路３０から出力される交流電力の周波数を負荷２の共振周波数となるように制御する位相同期ループ回路（以下、「ＰＬＬ回路」と略す。）４０とを備えたインバータ装置１が知られている。このインバータ装置１は、高周波と見なせる高い周波数の交流電力を発生するとともに、出力インピーダンスが小さい電圧型のものとなっている。

定電圧回路２０は、負荷や入力電圧が変動しても所定の直流電圧を安定して出力側に供給するチョッパ方式のものである。この定電圧回路２０には、チョッパ本体となる高速スイッチング素子である電力制御用のＭＯＳＦＥＴ２１と、電圧・電流平滑用のリアクトル２２およびコンデンサ２３と、ＭＯＳＦＥＴ２１がオフのときの負荷電流通路となるフリーホイリングダイオード２４とが設けられている。定電圧回路２０は、ＭＯＳＦＥＴ２１のゲートに加える周期信号のオン時間の幅を変化させることで、出力電圧が調節可能となっている。

インバータ回路３０には、ブリッジ状に接続された高速スイッチング素子である周波数制御用のＭＯＳＦＥＴ３１が設けられている。各ＭＯＳＦＥＴ３１には、誘導負荷の場合の遅れ電流成分を直流回路に帰還させたり、ブリッジ内を環流させるダイオード３２が並列に接続されている。また、インバータ回路３０には、インダクタンスＬおよびキャパシティＣからなる負荷２が接続され、この負荷２への電流Ｉ１および電圧Ｖ１を検出するために、変流器３３および変圧器３４が設けられている。

ＰＬＬ回路４０には、負荷２への電流Ｉ１および電圧Ｖ１の位相ずれを検出する位相比較回路４１と、位相比較回路４１が検出した電流Ｉ１および電圧Ｖ１の位相ずれを合せるように、予め設定された周波数設定値を加減するアナログ加減算器４２と、このアナログ加減算器４２が出力する電圧に応じた周波数の信号を出力する電圧制御発振器４３と、電圧制御発振器４３の出力する信号の周波数に応じて、インバータ回路３０の各ＭＯＳＦＥＴ３１が有するゲートＡ〜Ｄへ信号を順次送出するゲート信号制御回路４４とが設けられている。

このようなインバータ装置１によれば、高周波と見なせる高い周波数の交流電力が発生可能となり、鋼材等の高周波焼き入れに利用可能となる。そのうえ、負荷２への電流Ｉ１および電圧Ｖ１の位相が合うように出力の周波数が制御されるので、出力電力の周波数がインダクタンスＬおよびキャパシティＣからなる負荷２の共振周波数と一致し、負荷２を効率よく運転させることが可能となる。

インバータ装置１の運転中に、負荷２側の回路の一部が短絡したり、又は開放されたりする等の異常が発生すると、負荷２のインピーダンスが急激に変化し、共振周波数が大きく変動する。すると、インバータ装置１のＰＬＬ回路４０は、負荷２の共振周波数で運転するように出力の周波数を制御し、過渡状態において、瞬間的に大きな電流や電圧が発生し、ＭＯＳＦＥＴ３１を破壊する可能性がある。特に、負荷２のインピーダンスの変化により、電流Ｉ１の位相が電圧Ｖ１の位相に対して進むと、比較的大きなサージ電圧が発生し、このサージ電圧でＭＯＳＦＥＴ３１が破壊されやすいという問題がある。

特許文献１に記載されたインバータ用負荷異常検出回路は、上記インバータ装置１に付加され、インバータ装置１から負荷２へ出力される出力電圧Ｖ１及び出力電流Ｉ１の位相ずれを検出し、この位相ずれに基づき負荷異常信号を送出するものである。この負荷異常検出回路には、ＰＬＬ回路４０と接続された変流器３３及び変圧器３４の各々から得られる電流Ｉ１及び電圧Ｖ１が入力される。そして、負荷異常検出回路は、入力された電流Ｉ１及び電圧Ｖ１をそれぞれ所定の方形波に整え、さらに一方（例えば電流Ｉ１）の波形を反転させ、電流Ｉ１及び電圧Ｖ１の波形を比較する。

負荷２に異常が発生し、負荷２の共振周波数がインバータ装置３の作動周波数からずれると、負荷２の共振回路は容量性負荷となり、電圧Ｖ１の位相に対して電流Ｉ１の位相が進む。この場合に、負荷異常検出回路は、インバータ回路３０のＭＯＳＦＥＴ３１のゲート信号をすべてオフし、チョッパ方式の定電圧回路２０に使用しているＭＯＳＦＥＴ２１もオフし、入力側からの電流流入を防ぐ。これにより、負荷２への電力供給が停止されるとともに、ＭＯＳＦＥＴ３１が保護される。

特許第３６５２０９８号公報

インバータ回路３０のＭＯＳＦＥＴ３１として、一般にはＳｉ製のものが用いられるが、近年、Ｓｉ製のものと比較して一素子当たりの定格電流が大きく且つスイッチング速度が高いＳｉＣ製のものも用いられている。しかし、ＳｉＣ−ＭＯＳＦＥＴは、Ｓｉ−ＭＯＳＦＥＴと比較して、高速で動作した際のＯＦＦ時にリンギングを生じやすい。ＭＯＳＦＥＴ３１にリンギングが生じた場合に、特許文献１に記載された負荷異常検出回路では、負荷異常検出回路に入力される電圧Ｖ１の波形に高周波のノイズが重畳され、ノイズ成分の増加に伴う誤動作が懸念される。

ここで、特許文献１に記載された負荷異常検出回路には、入力された電圧Ｖ１の波形を方形波に整える波形整形器が設けられており、波形整形器は、抵抗器、電圧Ｖ１の波形に含まれる不要な高調波分をカットするためのコンデンサ等を備える。このコンデンサの容量を増加することによって、電圧Ｖ１の波形に含まれるノイズ成分を除去可能であるが、コンデンサの容量が過大であると、抵抗器とコンデンサとで形成されるフィルタの時定数が大きくなり、入力された電圧Ｖ１の波形の位相に対して、整形された方形波の位相に遅れが生じ得る。負荷異常検出回路は、電圧Ｖ１及び電流Ｉ１の位相ずれに基づいて負荷異常を検出しており、電圧Ｖ１から生成される方形波の位相の遅れに起因する誤検出が懸念される。

本発明は、負荷の異常を正確且つ迅速に検出し、インバータの重要な構成要素であるスイッチング素子の破壊が防止可能となるインバータ用負荷異常検出回路を提供することにある。

本発明の一態様のインバータ用負荷異常検出回路は、スイッチング素子として自己消弧素子を有するとともに位相同期ループで出力周波数が負荷の共振周波数となるように制御されるインバータの運転中に前記負荷の異常を検出するインバータ用負荷異常検出回路であって、前記自己消弧素子に与えられ、前記自己消弧素子のオンオフを制御するゲート電圧信号と、前記負荷に与えられる前記インバータの出力電流との位相ずれを検出し、この位相ずれに基づき第１負荷異常信号を送出する位相ずれ検出手段を備える。

本発明によれば、負荷の異常を正確に且つ迅速に検出でき、インバータの重要な構成要素であるスイッチング素子の破壊を未然に防止することができる。

本発明の第１実施形態に係るインバータ装置を示す回路図である。 前記第１実施形態の負荷異常検出に用いられるゲート信号の信号電圧Ｖｇとインバータ装置から負荷へ出力される出力電圧との関係を示すグラフである。 前記第１実施形態の負荷異常検出回路を示す回路図である。 本発明の第２実施形態の負荷異常検出回路を示す回路図である。 従来例を示す回路図である。

以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の説明では、既に説明した素子や回路と同じものには、同一符号を付し、その説明を省略若しくは簡略にする。図１には、本発明の第１実施形態に係るインバータ装置３が示されている。このインバータ装置３は、前述したインバータ装置１に負荷異常検出回路５０を付加したものである。インバータ回路３０のＭＯＳＦＥＴ３１としては、例えばＳｉ−ＭＯＳＦＥＴ、ＳｉＣ−ＭＯＳＦＥＴ等が用いられる。

負荷異常検出回路５０は、ＰＬＬ回路４０からＭＯＳＦＥＴ３１に与えられるゲート電圧信号の信号電圧Ｖｇと、インバータ装置３から負荷２へ出力される出力電流Ｉ１との位相ずれを検出し、この位相ずれに基づき第１負荷異常信号を送出する位相ずれ検出式のものである。負荷異常検出回路５０には、ＰＬＬ回路４０から得られるゲート電圧信号と、ＰＬＬ回路４０と接続された変流器３３から得られる電流Ｉ１とが入力されるようになっている。

図２に示されるように、ゲート電圧信号の信号電圧Ｖｇの周期と、インバータ装置３から負荷２へ出力される出力電圧Ｖ１の周期とは互いに一致している。そして、ゲート電圧信号の信号電圧Ｖｇには、ＭＯＳＦＥＴ３１のリンギングに起因して出力電圧Ｖ１に重畳されるノイズ成分が含まれていない。したがって、ゲート電圧信号の信号電圧Ｖｇは、出力電圧Ｖ１に替えて出力電流Ｉ１との位相ずれを検出する電圧として、好適に用いられ得る。

ただし、両電圧Ｖｇ，Ｖ１の間には、ゲート電圧信号に基づいてオンオフされるＭＯＳＦＥＴ３１の応答遅れ時間Δに起因する位相ずれが生じている。ここで、応答遅れ時間とは、ターンオン遅延時間（ｔ_ｄ）と上昇時間（ｔ_ｒ）との合計をいうものとし、ターンオン遅延時間（ｔ_ｄ）とは、ゲート−ソース間電圧（Ｖ_ＧＳ）の立ち上がり１０％からドレイン−ソース間電圧（Ｖ_ＤＳ）の立ち上がり１０％までの時間であり、上昇時間（ｔ_ｒ）とは、ドレイン−ソース間電圧（Ｖ_ＤＳ）の立ち上がり１０％から９０％までの時間である。このＭＯＳＦＥＴ３１の応答遅れ時間Δは、出力電圧Ｖ１の半周期λ／２よりも小さいことが好ましく、半周期λ／２よりも十分に小さい（例えば半周期λ／２の１／１０以下である）ことがより好ましい。上記のとおり、出力電流Ｉ１の出力電圧Ｖ１に対する位相の進みはサージ電圧の発生要因となるところ、ＭＯＳＦＥＴ３１の応答遅れ時間Δが出力電圧Ｖ１の半周期λ／２以上であると、出力電流Ｉ１の出力電圧Ｖ１に対する位相ずれが進み位相であるか又は遅れ位相であるかを、出力電流Ｉ１と信号電圧Ｖｇとの位相ずれの検出結果に基づいて判別することが困難となる。

なお、負荷異常検出回路５０に入力されるゲート電圧信号は、ＰＬＬ回路４０からゲートＡ〜Ｄに送出されるゲート電圧信号のうちいずれか一つのゲート電圧信号（例えばゲートＡ若しくはゲートＢに送出されるゲート電圧信号）であってもよいし、同期してオンオフされる複数のＭＯＳＦＥＴ３１のゲート（例えばゲートＡとゲートＤ）に送出される複数のゲート電圧信号の平均であってもよい。

負荷異常検出回路５０には、図３に示されるように、電圧Ｖｇの波形を所定の方形波に整える波形整形器５１と、電流Ｉ１の波形を所定の方形波に整える波形整形器５２と、電圧Ｖｇおよび電流Ｉ１の位相ずれを検出する位相ずれ検出手段としてのデータフリップフロップ５３と、このデータフリップフロップ５３の出力をホールドするラッチとしてのフリップフロップ５４と、電流Ｉ１の大きさが基準値に達したか否かを検出する比較器５５と、この比較器５５の出力信号を反転する反転器５６とが設けられている。

ここで、波形整形器５１は、データフリップフロップ５３への入力電圧に応じた直流抵抗値を有する抵抗器５１Ａや、電圧Ｖｇの波形に含まれる不要な高調波分をカットするためのコンデンサ５１Ｂ等を備えたものである。波形整形器５２は、波形整形器５１と同様に、データフリップフロップ５３への入力電圧に応じた直流抵抗値を有する抵抗器５２Ａや、電流Ｉ１の波形に含まれる不要な高調波分をカットするためのコンデンサ５２Ｂ等を備えたものである。

ここで、電流Ｉ１は、元の波形から位相が１８０°反転して逆位相となってデータフリップフロップ５３に入力される。換言すれば、電流Ｉ１の元の波形が電圧Ｖｇと同位相の場合には、データフリップフロップ５３に入力される電流Ｉ１の信号は、電圧Ｖｇとは逆位相となっている。

データフリップフロップ５３は、クロック信号が入力されるクロック入力ポートＣＬと、データ信号が入力されるデータ入力ポートＤと、セット信号が入力されるセット入力ポートＳと、リセット信号が入力されるリセット入力ポートＲと、セット状態となるとセット信号を送出するセット信号ポートＱとを有し、クロック信号と同時にデータ信号が入力されると、セット状態となって、セット信号ポートＱからセット信号を送出するものとなっている。

比較器５５は、二つの入力ポートにそれぞれ入力される交流信号の大きさを比較するものである。比較器５５の一方の入力ポートには、負荷２への電流Ｉ１の値を示す交流信号が入力されている。比較器５５の他方の入力ポートには、予め設定された基準値として、所定の交流電圧Ｖ２を可変抵抗器５７で分圧した交流信号が入力されている。この際、電流Ｉ１が基準値よりも大きくなると、比較器５５から定常運転信号が出力されるようになっている。この定常運転信号は、反転器５６で反転されてデータフリップフロップ５３のリセット入力に送られるようになっている。ここにおいて、比較器５５、反転器５６および可変抵抗器５７により、電流Ｉ１の値が基準値よりも大きくなるまで、データフリップフロップ５３へリセット信号を出力し続けるマスク手段５８が形成されている。

このような本実施形態では、インバータ装置３の起動後、インバータ装置３の運転が定常状態に達するまで、具体的には、インバータ装置３の作動周波数が負荷２の共振周波数に一致するとともに、負荷２への電流Ｉ１が基準値よりも大きくなる状態となるまで、マスク手段５８がデータフリップフロップ５３へリセット信号を出力し続け、負荷異常検出回路５０による位相ずれ検出動作は休止される。これにより、負荷２への電流Ｉ１が不安定となり、位相が電圧と一致しないインバータ装置３の起動直後に強制的に停止されるといった不具合が解消される。

そして、インバータ装置３の運転が定常状態に達すると、負荷異常検出回路５０による位相ずれ検出動作が開始される。

ここで、負荷２に異常がなく、負荷２の共振周波数がインバータ装置３の作動周波数に一致し、電圧Ｖｇおよび電流Ｉ１の位相が相互に一致した状態となっている場合には、データフリップフロップ５３のクロック入力ポートＣＬおよびデータ入力ポートＤのそれぞれに入力される信号は、互いに位相が反転している。このため、データフリップフロップ５３は、リセット状態のままとなり、セット状態へ移行することがなく、セット信号ポートＱからセット信号が送出されず、インバータ装置３は、そのまま運転が継続される。

一方、負荷２に異常が発生し、負荷２の共振周波数がインバータ装置３の作動周波数からずれると、電圧Ｖｇおよび電流Ｉ１の位相が相互に一致しない状態となる。このような状態となった場合には、データフリップフロップ５３のクロック入力ポートＣＬおよびデータ入力ポートＤのそれぞれに入力される信号は、同時に正極となる部分が生じ始める。このため、データフリップフロップ５３は、セット状態へ移行し、セット信号ポートＱからセット信号が送出され、このセット信号は、フリップフロップ５４を介して、インバータ装置３のＰＬＬ回路４０に、第１負荷異常信号として入力される。

第１負荷異常信号を受け取ったＰＬＬ回路４０は、ＭＯＳＦＥＴ３１を適宜オフ状態にして、負荷２への電力供給を停止し、ＭＯＳＦＥＴ３１を破壊から保護する。なお、第１負荷異常信号は、フリップフロップ５４がリセットされるまで、出力され続ける。

前述のような本実施形態によれば、次のような効果がある。

すなわち、負荷２への電流Ｉ１とゲート電圧信号の信号電圧Ｖｇとの位相ずれから負荷２の異常を検出する負荷異常検出回路５０を設けたので、事故等により、負荷２のインピーダンスが変化すると、その共振周波数の変動で発生する電流Ｉ１と電圧Ｖｇとの位相ずれから負荷２の異常が迅速に検出可能となり、ＰＬＬ回路４０が負荷２の共振周波数で運転する動作を完了する前に、負荷２の異常を確実に検出することができる。

そして、負荷異常検出回路５０が負荷異常を検出したら、インバータ装置３のＭＯＳＦＥＴ３１を適宜オフ状態にして、負荷２への電力供給を停止するようにしたので、負荷の異常によるＭＯＳＦＥＴ３１の破壊を未然に防止できる。

さらに、電流Ｉ１との位相ずれを検出する電圧として、ＭＯＳＦＥＴ３１のリンギングに起因するノイズ成分が重畳された負荷２への電圧Ｖ１に替えて、ＭＯＳＦＥＴ３１のリンギングに起因するノイズ成分を含まないゲート電圧信号の信号電圧Ｖｇを用いたので、ノイズ成分の増加に伴う負荷異常検出回路５０の誤動作を防止し、負荷２の異常を正確に検出することができる。

また、クロック信号と同時に入力されるデータ信号によりセット状態となり、セット状態の信号であるセット出力を送出するデータフリップフロップ５３を含んで負荷異常検出回路５０を構成し、負荷２に流れる電流Ｉ１の逆位相信号をクロック入力ポートＣＬに入力させ、ゲート電圧信号の信号電圧Ｖｇをデータ入力ポートＤに入力させたので、電流Ｉ１と電圧Ｖｇとの位相がずれたときのみ、データフリップフロップ５３からセット信号が出力されるようになり、これにより、負荷２への電流Ｉ１およびゲート電圧信号の信号電圧Ｖｇの位相ずれが、簡単な回路構成で検出可能となり、負荷異常検出回路５０を著しく簡単なものとできる。

さらに、負荷２に与えられる電流Ｉ１の電流値と、予め設定された基準値とを比較し、電流Ｉ１の値が基準値よりも大きくなるまで、データフリップフロップ５３へリセット信号を出力し続けるマスク手段５８を負荷異常検出回路５０に設けたので、負荷２への電流Ｉ１が不安定となり、位相が電圧Ｖｇと一致しないインバータの起動時に、負荷異常検出回路５０の位相ずれ検出動作が一時的に休止するようになり、起動直後にインバータ装置３が強制的に停止されるといった不具合の発生を未然に防止することができる。

図４には、本発明の第２実施形態の要部が示されている。本実施形態は、前記第１実施形態における位相ずれ検出式の負荷異常検出回路５０に電流低下検出手段６０を付加したものである。なお、以下の説明では、電流低下検出手段６０以外の部分は、前記第１実施形態と同様なので、電流低下検出手段６０についてのみ説明を行う。

電流低下検出手段６０は、負荷２に流れる電流Ｉ１の値に基づいて第２負荷異常信号を送出するものであり、図４に示されるように、負荷２に与えられる電流Ｉ１の値と、予め設定された基準値とを比較し、基準値よりも電流Ｉ１の値が小さくなると第２負荷異常信号を送出する比較器６１を備えている。

この電流低下検出手段６０には、比較器６１の他に、比較器６１からの第２負荷異常信号が入力され、当該第２負荷異常信号が所定の時間以上継続したときのみ、当該第２負荷異常信号を出力する時限手段としてのタイマ６２と、インバータ装置３の運転信号が入力されるとともに、この運転信号が入力されたときのみ、第２負荷異常信号を出力するマスク手段としてのＡＮＤ回路６３と、このＡＮＤ回路６３の出力をホールドするラッチとしてのフリップフロップ６４とが設けられている。

この本実施形態では、負荷２の共振周波数がインバータ装置３の動作周波数と一致していたために、負荷２に流れる電流が極大となっている状態から、事故などにより、負荷２のインピーダンスが変化し、その共振周波数が変動すると、インバータ装置３側の出力電圧が変化しなくとも、その動作周波数とずれるので、負荷２に流れる電流Ｉ１が小さくなり、比較器６１で負荷２への電流低下を検出すれば、ＰＬＬ回路４０が負荷２の共振周波数で運転する動作を完了する前に、負荷２の異常が確実に検出されるようになる。そして、負荷異常を検出したら、インバータの動作を停止する、すなわち、スイッチング素子を適宜オフ状態にして、負荷への電力供給を停止するように回路全体を構成すれば、負荷の異常によるスイッチング素子の破壊が未然に、且つ一層確実に防止されるようになる。

また、タイマ６２により、ノイズ等で電流Ｉ１が瞬間的に低下しても、負荷２への電流Ｉ１が低下したとみなされず、インバータ装置３が安定した運転を行うようになる。

さらに、ＡＮＤ回路６３により、負荷２への電流Ｉ１が定格値に達しないインバータ装置３の起動時に、比較器６１からの第２負荷異常信号が一時的に遮断されるようになり、起動直後に、インバータ装置３が強制的に停止されるといった不具合が解消される。

以上、本発明について好適な実施形態を挙げて説明したが、本発明は、この実施形態に限られるものでなく、本発明の要旨を逸脱しない範囲において種々の改良並びに設計の変更が可能である。

例えば、整流回路の整流方式としては、整流素子としてダイオードを採用したパッシブなものに限らず、ＳＣＲ等の能動的な整流素子を採用するとともに、能動的な整流素子を位相制御するアクティブなものでもよい。

また、定電圧回路のチョッパ方式としては、ＭＯＳＦＥＴを採用したものに限らず、他のバイポーラトランジスタ等のスイッチング素子を採用したものでもよく、さらに、ダイオード整流回路とパルス幅変調式のインバータ回路とを組み合わせる場合等には、チョッパ方式の定電圧回路を省略してもよい。

また、インバータ回路としては、ＭＯＳＦＥＴを採用したものに限らず、他のバイポーラトランジスタ等のスイッチング素子を採用したものでもよく、要するに、本発明におけるインバータ装置の本体側の電気素子、電子素子および回路構成は、実施にあたり適宜選択できる。

なお、前記第１実施形態のマスク手段と、第２実施形態のマスク手段とは、互いに置換し合うことが可能であり、また、前記第１実施形態に、第２実施形態の時限手段を付加してもよい。

３ インバータ装置
３１ 自己消弧素子としてのＭＯＳＦＥＴ
４０ 位相同期ループとしてのＰＬＬ回路
５０ 負荷異常検出回路
５３ 位相ずれ検出手段としてのデータフリップフロップ
５５ マスク手段を構成する比較器
５６ マスク手段を構成する反転器
５７ マスク手段を構成する可変抵抗器
６０ 電流低下検出手段
６１ 比較器
６２ 時限手段としてのタイマ
６３ マスク手段としてのＡＮＤ回路

Claims (8)

1. スイッチング素子として自己消弧素子を有するとともに位相同期ループで出力周波数が負荷の共振周波数となるように制御されるインバータの運転中に前記負荷の異常を検出するインバータ用負荷異常検出回路であって、
   前記自己消弧素子に与えられ、前記自己消弧素子のオンオフを制御するゲート電圧信号の位相と、前記負荷に与えられる前記インバータの出力電流との位相ずれを検出し、この位相ずれに基づき第１負荷異常信号を送出する位相ずれ検出手段を備えるインバータ用負荷異常検出回路。
2. 請求項１記載のインバータ用負荷異常検出回路であって、
   前記位相ずれ検出手段に入力される前記ゲート電圧信号の波形を整える波形整形器と、
   前記位相ずれ検出手段に入力される前記出力電流の波形を整える波形整形器と、
   を備えるインバータ用負荷異常検出回路。
3. 請求項１又は２記載のインバータ用負荷異常検出回路であって、
   前記ゲート電圧信号に対する前記自己消弧素子の応答遅れ時間は、前記インバータの出力周波数における半周期より小さいインバータ用負荷異常検出回路。
4. 請求項１から３のいずれか一項記載のインバータ用負荷異常検出回路であって、
   前記位相ずれ検出手段として、クロック信号と同時に入力されるデータ信号によりセット状態となり、セット状態の信号であるセット出力を送出するデータフリップフロップが設けられているインバータ用負荷異常検出回路。
5. 請求項４に記載のインバータ用負荷異常検出回路であって、
   前記データフリップフロップには、前記セット状態からリセット状態へ移行させるリセット信号が入力されるリセット入力が設けられており、
   前記負荷に与えられる出力電流の電流値と、予め設定された基準値とを比較し、前記電流値が前記基準値よりも大きくなるまで、前記データフリップフロップへ前記リセット信号を出力し続けるマスク手段をさらに備えるインバータ用負荷異常検出回路。
6. 請求項１から５のいずれか一項記載のインバータ用負荷異常検出回路であって、
   前記負荷に与えられる前記インバータの出力電流の電流値と、予め設定された基準値とを比較し、前記基準値よりも前記電流値が小さくなると第２負荷異常信号を送出する電流低下検出手段をさらに備えるインバータ用負荷異常検出回路。
7. 請求項６に記載のインバータ用負荷異常検出回路であって、
   前記電流低下検出手段からの前記第２負荷異常信号が入力され、当該第２負荷異常信号が所定の時間以上継続したときのみ、当該第２負荷異常信号を出力する時限手段が設けられているインバータ用負荷異常検出回路。
8. 請求項７に記載のインバータ用負荷異常検出回路であって、
   前記インバータの運転信号が入力されるとともに、この運転信号が入力されたときのみ、前記第２負荷異常信号を出力するマスク手段が設けられているインバータ用負荷異常検出回路。

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